TWI338927B - Multi-chip ball grid array package and method of manufacture - Google Patents

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TWI338927B
TWI338927B TW093109314A TW93109314A TWI338927B TW I338927 B TWI338927 B TW I338927B TW 093109314 A TW093109314 A TW 093109314A TW 93109314 A TW93109314 A TW 93109314A TW I338927 B TWI338927 B TW I338927B
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grid array
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Fung Leng Chen
Seong Kwang Brandon Kim
Wee Cha Lim
Yi-Sheng Anthony Sun
Wolfgang Hetzel
Jochen Thomas
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United Test And Assembly Ct
Infineon Technologies Ag
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Description

1338927 【發明所屬之技術領域】 本發明大體上係有關於一半導體積體電路（1C)封裝。 詳言之，本發明係有關於一種改良的多晶片球柵陣列（BGA) 封裝，其可與相同尺寸或類似尺寸的1C晶片一起使用，且 有關於該改良的多晶片球柵陣列（BGA)封裝的製造方法。 【先前技術】 半導體為具有絕緣體及導體特性的物質。在現今的技 術中’半導想物質已變得極為重要，因為其已成為電晶趙、 二極想’及其它固態元件的基礎。半導體通常是由錄或石夕 所製’但亦可使用场及銅氡化物及其它材質。當被適當地 製造時，半導體在一方向上的導電性會比在另一方向上的 導電性佳。 目前 1C封裝工業產生一組
浮現的電子產品應用對於 挑戰》當1C晶片被製造且被包封在半導體封裝中時，它們
即可被使用在許？不同的電子設備巾。使料Μ封裝的 電子裝置在最近幾年已大幅地成長且包括行動電話、可機 式電腦、手持式裝置，以及許多其它的裝置。4一種裝置 典型地都包括-主機板’許多半艘封裝被因定在該主機板 上用以提供多種電子功能。隨著消費者需求增>，這此裝 置的尺寸變小且成本被降低…，曰益期望的是縮小 被集成的半導體封裝的輪廓，使得電子系統可整 精巧的裝置及產品中。 1两 3 1338927 最近，多晶片封裝，其為IC封裝的特殊領域且其係有 關於將複數個半導想晶片組合在單—Ic封裝内，已愈來愈 流行。此一流行是受到雇業對於將更多功能性碎晶片在較 低的成本下封裝成更小封裝的需求所驅動。將兩個或更多 個矽晶片封裝在單一封裝内可降低相關成本亦可降低在
其上安裝有ic封裝之印刷電路板上的面積需求。此外，多 晶片封裝可讓晶片更靠近且將該封裝内之晶片與晶片之間 的電子訊號路徑縮短^這可縮短電子訊號的傳遞時間並改 善整體的速度與性能。又’多晶片封裝可節省相當大的安 裝面積’因而可提高有價值之佈局彈性。 與BGA技術相結合的多晶片封裝被視為介於碎密 度及性能’與封裝及板/基材結構的材料能力之間的擴大差 距的解決方案的一部分。多晶片封裝可被視為標準的單一 晶片封裝，其被加以修改以同時容納複數個晶片及被動元 件以提供使用者更高的功能性整合^典型地，大多數的多 晶片封裝包含二至六個晶片且封裝成為一傳統的Bga。
多晶片封裝的好處有很多。例如，其可在無法經由衫 集成來符合的時間-對-市場窗口中，提供更大的功能性^ 有效地使用多晶片封裝可讓密度及性能提高且降低在電路 板或系統層級的尺寸與重量，同時可減少電路板面積及路 徑複雜度。通常’板層縮小可進一步降低使用多晶片封装 的成本。多晶片封裝的其它好處包括透過使用最有經濟效 益的矽解決方案之設計最佳化，及使用不同的半導體技 術、晶粒形狀或晶片種類於相同封裝中進行封裝組合 4 1338927 力。 ic封裝這樣的特殊領域可提高高速設計、組裝處理及 包含在多晶片封裝内的材料之價值。用此方式將多片晶片 封裝在一起亦可便於進行堆疊的晶粒或多層、兩側式封裝 (two-sided package)的組裝製程。使用此技術可輕易地將 不同的互連線（interconnection)技術，如覆晶接合或打線接 合（wire bond)，結合至多晶片封裝》 典型地，在多晶片封裝中，構件晶片被垂直地堆疊或 可被並排設置在封裝本體内。第1 A及1 B圖分別顯示使用 堆疊式或並排式結構之多晶片封裝例。介於晶片與封裝的 外部接腳之間的互連線，可藉由傳統的打線接合，如第1A 及1B圖所示，覆晶方式的凸塊、導線接合（lead bonding) ’ 或經由上述技術的組合來完成。垂直堆疊式的晶片需要的 封裝本體面積較小，所以在印刷電路板上所佔的面積比並 排式晶片小》因此，堆疊式晶片通常是多晶片封裝中較佳 的方式。然而’在與將大小相近的晶片堆疊有關，及與某 些結合塾佈局设計有關的晶片堆昼上，則存在許多基本上 的困難。
如第1A圖所示的，傳統的晶片堆疊技術包含將一第 一 ic晶片115八安裝在一基材1〇1上，然後將一第二晶片 116A安裝在該第一晶片U5A的頂部上。經由數條將該第 一晶片Π5Λ的上表面的結合墊（未帝出）連接至基材ι〇1 的上表面上的導電材料103的細線121A，將第一晶片11 5A 耦合至該基材上導電材料。此方法需要該第一晶片n5A 1338927 的上表面包括結 1 2 1 A。因此，第二 的足跡（footprint) 一樣大或比它還大 空間給連接至該細 如第1B圖所 於該封裝本體内。 安裝在一基材101 該第一晶片1 1 5 B : 晶片 Π 6 B兩者是 116B上表面上的鸟 上的導電材料103 因此，晶片堆 設計之大小相近的 片的結合整會被上 對具有非周邊 墊是位在晶片表面 擋的機率更高，即 對於這些與晶 行的解決方案》本 大幅地對於封裝本 明亦可提高良率。 良率係指一最 件的比例。良率可 合墊在内的某部分能夠連接至細線 晶片1 1 6 A必需具有比第一晶片11 5 A小 B如果第二晶片11 6 A與第一晶片11 5 a 的話，該第一晶片1 1 5 A的上表面就沒 線1 2 1 A的結合墊用。 示的，多晶片封裝使用並排設置的晶片 此封裝技術包含將一第一 1C晶片ΐι5Β 上’然後將一次級IC晶片1 1 6 B安裝在 参的基材101上。第一晶片115B與第二 藉由數條將第一晶片115B及第二晶片 『合墊（未示出）連接至基材101的上表面 的細線121B來耦合至基材1〇1。 疊技術的一項限制為具周邊結合墊佈局 晶片不能直接彼此堆疊，因為下方的晶 方晶片阻擋。 結合墊佈局設計的晶片而言，即，結合 的中心處者’下方晶片上的結合墊被阻 使是較小的晶片疊在上方亦然。 片堆疊有關的問題，本發明提供一種可 發明增加半導體IC的功能性容量，同時 趙面積及印刷電路板空間的需求。本發 終封裝之可用構件辦最初送來處理的構 在處理中的任何輸入-輸出階段被取得，
6 1338927 且必需被小心地界定與瞭解。通常，一晶圓的良率並不是 很高。因此，在進行封裝之前確認哪些晶片是有缺陷的及 哪些晶片是有作用的是很重要的。經過一測試處理，有缺 陷的晶片被拋棄被被修補使得只有那些有作用的晶片被封 裝到最終的電子裝置中。 在晶片被封裝之前知道該晶片是否正常變得愈來愈重 要，因為有愈來愈多的晶片被封裝在一多晶片模組内。在 沒有測試下，複數個晶片的個別良率的複合效果對於多晶 片模組而言可能會造成良率非常的低。因此，對於能夠在 完全組裝之前進行個別晶片的測試之方法存在著需求。 本發明亦提供方便的產品測試。其可讓製造商在將晶 片安裝到一基礎基材結構上之前測試該晶片的功能狀態。 這可降低將壞的晶片與好的晶片結合到多晶片封裝中（這 通常是不可逆的製程）的風險，進而提高該封裝之最終良 率。 【發明内容】 一種依據本發明的一第一舉例性實施例的 B G A封裝 包含一基礎1C結構及多條接線（wires)。該基礎1C結構包 含一基礎基材，該基材具有一開口縱向地穿過它。該基礎 基材包含一第一面及一第二面，其與第一面相對。該基礎 基材亦包含多個介層孔（via)穿透於第一面與第二面之 間，其中該導電部分亦延伸穿過介層孔。該基礎結構更包 含一設置在該第一與第二面上的導電部分。該基礎結構更 7 1338927 包含一層焊劑罩幕層，其設置在該第一及第二面 分之其餘空白部分上，留下該導電部分之沒有焊 指定區域。該基礎1C結構亦包含一第一半導體邊 一半導體晶片包含一第一面；一第二面，其與第-及多個側邊》該第一半導體晶片亦包含複數個結 致上沿著該第一半導體晶片的第二面的中心軸 齊。該第一半導體晶片的第二面安裝到該基礎結 得該等結合墊可經由該基礎基材上的開口來接近 封裝更包含一第一複數條接線。每一條接線都將 導體晶片的一個結合墊經由該開口連接到該基礎 二面上的導電部分的指定區域。 依據本發明的第一舉例性實施例的一個態樣 封裝更包含一次級1C結構。該次級1C結構包含 及一第二面，其與第一面相對。該次級1C結構亦 二半導體晶片，其包含一第一面、一第二面及複 墊，其大致上沿著該第二半導體晶片的第二面的 向地對齊。該第二半導體晶片的第二面安裝到該 上，使得該等結合墊可經由該次級基材上的開口 該次級1C結構亦包含一第二複數條接線，每一條 該第二半導體晶片的一個結合墊經由該開口連接 基材的第二面上的導電部分。該次級1C結構更包 其填充在該開口内，包圍該第二複數條接線並覆 基材的第二面上的導電部分。該次級1C結構安裝 1C結構上。依據該第一舉例性實施例的此態樣
上導電部 劑罩幕的 I片。該第 -面相對； 合整，大 縱向地對 構上，使 。該 BGA 該第一半 基材的第 ，該 BGA 一第一面 包含一第 數個結合 中心軸縱 次級基材 來接近。 接線都將 到該次級 含一封勝 蓋該次級 到該基礎 ，該 BGA 1338927 封裝更包含一第三複數條接線，其每一條都將該次級ic 結構導電部分連接到該基礎基材的第一面上的導電部分的 指定區域。 依據本發明的該第一舉例性實施例的另一態樣，該 BGA封裝可更包含至少一額外的次級Ic結構其安裝在該 第二半導體晶片的第一面上。或者，該封裝可更包含一散 熱件其具有—第一面及一第二面，其中該散熱件的第二面 被安裝在該第二半導體晶片的第一面上。 依據本發明的一第二舉例性實施例的組裝一球柵陣列 封裝的方法包含提供一基礎IC結構及一次級Ic結構。該 基礎1C結構包含一基礎基材及一第一半導體晶片其以晶 粒向下（die-down)的方式被安裝在該基礎基材上。該次級 IC結構包含一次級基材及一第二半導體晶片其以晶粒向 下的方式被安裝在該次級基材上》 該方法亦包含封裝該次級1C結構，使得該封膠於該次 級1C結構的底側上形成一大致平整的表面。該方法亦包本 藉由一黏膠層將該封膠的大致平坦的表面安裝到該基礎 1C結構上且經由複數條接線將該次級1C結構電子地連接 至該基礎1C結構。該等接線中的每一條接線都將該次級 1C結構的一導電部分連接到該基礎IC結構的_導電部 分。而且，該方法包含封裝複數條接線並判段是否有額外 的次級1C結構要增加。該方法更包含封裝整個BGA結構。 【實施方式】 9 1338927 本發明將藉由參照附圖的方式加以更詳細地說明，這 將不會以任何方式來限制本發明的範園。 第2圖顯示具有多個結合墊217之半導體晶片21$的 立體圖，該等結合墊可經由基礎基材中的開口來接近。第 3A-3C及4A-4C圖顯示在依據第一舉例性實施例的封裝中 的製造步驟。第5圖顯示依據本發明的第一舉例性實施例 的球柵陣列封裝。
第3 A-3C圖顯示依據本發明的第一舉例性實施例的基 礎1C結構300。如第3C圖中所示，該基礎ic結構300包 含一 1C晶片315，其以一晶粒向下的方式被安裝在基礎基 材301上。根據此晶粒向下的方式，以及將於下文中進一 步說明的細節’一 1C晶片315以面向下的方式被安裝在一 基材上，該基材中具有一開口 301c。藉此，在1C晶片315 的面上的結合墊317可經由基材中的開口 301c來接近，使 得它們可藉由使用比傳統面向上（face-up)安裝1C晶片的 接線來得短的接線，而連接至在該基材上的導電層306中 的基礎導體307。 第3A圖及3B圖分別顯示具有第一面301a及與第一 面相對之第二面301b的基礎基材301之立體圖及刻面圖。 第3A圖僅顯示由剖面線所切之結構。在下文中，「第一」 及「第二」等用詞係為了方便說明而使用，並不代表它們 在形成、位置或觀察上有次序的關係。在基礎基材301上 有開口 3 0 1 c(此開口可被當作是第一開口）。較佳地’開口 3 0 1 c沿著該基礎基材3 0 1的中心軸縱向地延伸，但並不限 10 1338927 定要如此。開口讓後續被提供的互連接線能夠穿過基材 30卜基材301包含基材材料302,其可為環氧樹脂玻璃層 壓板、BT、FR4、膠帶或FR5。由基礎導體307及導電跡 線303所組成的導電層306被形成在基材3〇1的第一及第 二面301a、301b上，且其是由用來形成電子訊號路徑的導 電材料所製成。
介層孔302d形成在基材的不同位置，並提供介於第一 面與第二面之間的路徑。介層孔302d是提供來形成基礎導 體307之間的電連接。介層孔302d用來將組成訊號從一導 電層傳遞至另一導電層。在基材材料3 〇2上的介層孔可讓 導電跡線4 0 3從基材的一侧穿過到達另一側。通常，會使 用複數個介層孔3〇2d，但為方便之故，圖中僅績示單一介 層孔302d 。
介層孔連導電跡線3 0 3能夠從基材的一側穿過到達另 —側。該等介層孔在基礎基材上的位置沒有任何的限制。 導電層306的導電材料舉例而言可以是納、錄，或金層。 點劑層304，供晶片附著之用，被設置在基材3〇1的第一 西301a上。黏劑304沿著基材301的開口 301c而設置， 五未達基材301的邊緣。藉此’沿著基材材料的第一面301a 的邊緣的導電層306部分沒有黏劑304。黏劑304可包含 唪電的或不導電的環氧樹脂、黏膠，或黏膜或熟習此技藝 者所能理解的類似者，都被包含在本文的範圍中。 焊劑罩幕（solder mask) 305被設置在基礎基材301的 第一及第二面301a、301b上。焊劑罩幕305的指定區域被 11 1338927 移除，以露出在基礎基材3〇1的第一及第二面301a、301b 上的導電跡線303。藉此，導電層306的導電跡線303能 夠連接至後續的互連線》 第3C圖為第3Α及3Β圖的基礎基材的剖面圖，其上 安裝有第一半導體晶片315以形成該基礎1C結構300。該 第一半導體晶片315具有第一面315a，及與第一面相對的 第二面315b’其安裝在第3A及3B圖的基礎基材上。該 第一晶片3丨5與半導體晶片215類似，其第二面被示於第 籲 2圖中。晶片3 1 5具有複數個結合墊3丨7沿著該晶片3 1 5 的第二面315b的中心軸對齊成列。晶片315的第二面315b 被安裝到基礎基材301的黏劑層304上。晶片315的複數 個結合墊317可經由基礎基材3〇1的開口 3〇lc來接近。第 複數條接線321將晶片315的結合整317電連接至基礎 基材的第二面上的導電層306。第一複數條接線321及稍 後說明的互連接線是由金、帶有少量雜質的金、鋁，戒钥 製成。為了要用在該等接線中，金可含有百分之一的雜質， 其可包括接質或添加物以改善接線的特性，這是熟習此技 @ 藝者所瞭解的。 第4 A - 4 C圖顯示依據本發明的第一舉例性實施例的次 級1C結構。第4A及4B圖分別顯示具有第一面4〇la及與 第一面相對之第二面401b的次級基材4〇1的立體圖與刻面 圖。在次級基材401中有沿著縱向貫穿的開口 401c (其可 被當作是一第二開口）。如有關於在基礎基材上的開口所作 的說明，在次級基材401中的開口 401可讓後續的細接線 12 1338927 421穿過基材40卜次級基材4〇1包含基材材料4〇2其可包 含與基礎基材材料3 02相同的材質。導電層4〇6具有複數 的導電跡線403在該基材材料402上。每一條導電跡線4〇3 都設置在次級基材401的第二面401b上，且每一條都繞在 基材401的侧邊的周圍及在第一面4〇1&上。如有關於基礎
基材301所作的說明，黏劑層4〇4施加於次級基材的第一 面401a。黏劑層404’其可包含上文中所述與基礎基材3〇1 的黏劑層304相關之任何物質，設置在次級基材4〇1的第 一面40 la上的開口 401c周圍。
第4C圖為第4A及4B圖的次級基材401的剖面圖， 其上安裝有第二半導體晶片4 1 5以形成次級1C結構400 » 第一半導體晶片415具有第一面415a及與第一面相對的第 二面415b，其安裝在第4A及4B圖的次級基材401上。 該第二半導體晶片415在結構上與第一半導體晶片315類 似°晶片4 1 5具有複數個結合墊4 1 7沿著晶片4 1 5的第二 面415b的中心軸對齊成列。晶片415的第二面415b安裝 到次級基材4 0 1的黏劑層4 0 4上。晶片4 1 5的複數個結合 塾417可經由次級基材4〇1的開口 4〇lc來接近。第二複數 條接線421將晶片415的結合墊417電連接至次級基材401 的第二面401b上的導電跡線403。為了要提供可安裝到基 礎1C結構3〇〇的次級ic結構400表面，將封膠425施用 在次級1C結構4〇〇上。封膠425及稍後說明的封膠可以是 以聚合物為基礎的模製化合物，或是熟習此技藝者所瞭解 之許多已知的封膠物質中的任何一種。封膠425填入到開 13 1338927 口 401C中包圍該等複數條接線421 封膠425亦覆蓋次級 基材的第二面40 1b，藉以形成大致平整表面425a，其可安 裝到第3C圖的基礎基材結構3〇〇上。 第5圖顯示依據本發明的第一舉例性實施例的BGA封 裝5〇〇的剖面圊，該封裝包含有第3A-3C及4A-4C圖所描 逑的基礎1C結構300及次級ic結構400。如圖所示，由 次級1C結構400的封膠425所形成之大致平整表面，透過 黏劑層504安裝到基礎ic結構3〇(^黏劑層5〇4設置在第 —半導體晶片315的第一表面315a上。複數條接線521 可提供次級1C結構400的導電層4〇6，與第—半導體晶片 315的導電跡線303之間的導電連接 > 接線521提供從基 礎結構到第二結構之間的電連接。第二封膠325提供以保 *蔓基礎1C結構的第一複數條接線321。第二封膠325填入 基礎基材上的開口 301c並覆蓋基礎基材的第二面3〇lb圍 繞開口 3 01 c的部分，藉以保護第—複數條接線3 2 1。第三 封膠525被提供來包復整個bg A封裝》第三封膠525封裝 基礎基材的第一面3〇la、第一半導體晶片315及其互連 線’及第二半導體晶片415及其互連線。第三封膠525保 遵BGA封裝5 00的所有元件，並提供該封裝額外的強度及 穩定性。 女1第5圖所示’在本發明的封裝中堆疊的半導體晶片 可以是大小相同的晶片。本發明甚至可以容許讓較大的第 —晶片昼在較小的第—晶片之上，這是熟習此技藝者所能 瞭解的。半導體晶片315及415以晶粒向下的方式安裝促 14 1338927 使這樣的堆疊方式為玎行的。晶粒向下的方式於晶片315 的結合塾317與基礎基材的第一面上的導電跡線303之 間，提供了較短的傳遞路徑。晶粒向下的方式伴隨著接合 可提供直接的散熱，此接合可產生短的接合接線供高速電 子效能所用》
在第6圖中，相同的標號代表與前述實施例相同的元 件。如第6圖所示，第二半導體晶片415的第—面415a 可以是沒有封膠525的。第一舉例性實施例的bga封裝態 樣讓次級IC晶片4 1 5可以進一步連接到額外的第二I c結 構700A，如第7圖所示，或連接至散熱器830，如第8圖 所示。
第7圖顯示依據本發明的第一舉例性實施例的一個態 樣之BGA封装700的剖面圖’該封裝包括額外的次級ic 結構7 0 0 A。如圖所示’本發明的結構容許堆疊兩個以上的 半導趙晶片。此額外的次級1C結構700A與上文中參照第 4圖描述之次級1C結構400相同，且將不在此赞述。接線 721提供從次級1C結構400到額外的次級IC結構7〇〇A之 間的電連接。如與第5圖的BGA封裝500有關的描述相同 地’整個封裝700可由封膠725封裝以提供保護、強度及 穩定性。 第8圖顯示依據本發明的第一舉例性實施例的另一態 樣之BGA封装800的剖面圖，該封裝包括散熱器830。1C 元件所用的電力大部分是以熱的形式被耗用掉。散熱器， 如第8圖所示者，或系統層級的散熱器，亦可安裝到第一 15 1338927 舉例性實施例的BGA封裝上，來繁助散熱，使得封裝的内 部構件不會因為過熱而受損。 ^ 在下又中，與以下實施例及態樣有關的元件，類似於 與j文的實施例及態樣有關的元件，且可包含如前述之相 同得舉例性材料與結構β 依據本發明的第二舉例性實施例並參照之前第 3A-3C ’第4A-4C ’及第5_8圖所示的結構，一種組裝ic 封裝的方法（不於第9圖），其特別適合用在bga封裝的組 裝上，包含下列步驟：提供基礎IC結構3〇〇，該基礎 結構包含基礎基材301及第一半導體晶片315，其以晶粒 向下的方式士裝在基礎基材上（見步載該方法亦包 括下列步戰：藉由使用第一複數條接線321來將基礎晶片 315上的結合墊317導電地連接至在基礎基材3〇lb的第二 面上的導電層306 (見步驟910)。該方法亦包含下列步驟： 提供次級1C結構400，其包含次級基材401及額外的半導 體晶片41 5(見步驟920)。接下來該方法包含下列步騾：封 裝次級1C結構’以於次級基材的第二面上形成平整表面 籲 (見步驟930)。該方法亦包含下列步騍：將次級ic結構4〇〇 的大致平整表面425a安裝到基礎1C結構300(見步騵 940)。黏劑層504設置在第一半導體晶片315的第一面315a 上。大致平整表面425a安裝到黏劑層504上。該方法亦包
含下列步驟：將接線電連接至基礎1C結構3 00或次級IC 結構400(見步驟95〇)。複數條接線521將次級1C結構400 的導電跡線403連接至基礎ic結構300的導電部分303 16 1338927
(見步驟950)»該方法亦包含下列步驟：判斷是否有額外 的次級1C結構要加到封裝（見步驟960)，如果是的話，重 復額外的次級IC結構的準備（或取得）。當判斷出沒有其它 的次級IC結構要加入時，該方法包含下列步驟：組裝基礎 1C结構及至少一次級1C結構（見步驟970)。該方法更包含 下列步驟：用封膠525來封裝基礎1C結構及包括第一及第 二複數接線在内之第一 1C結構（見步驟980)。該方法包含 下列步驟：將焊劑球（solder ball)貼附到結構（.見步驟 990)。最後，該方法包含整個結構之單一化（見步驟9100)。 雖然以上所述係有關於本發明的實施例，但本發明的 其它及進一步的實施例亦可在不偏離本發明的基本範圍下 被實施。因此，本發明的範圍是由以下的申請專範圍來界 定的。
17 1338927 【圖式簡單說明】 本發明的這些及其它特徵、態樣，及優點在參照以下 的說明、申請專利範圍及附圖將會變得更容易瞭解，這些 說明及附圖並不是要用來限制本發明，其中·· 第1A圖為一具有堆疊式半導體晶片之傳統多晶片封 裝的剖面圖；
第1B圖為一具有並排式安裝的多個半導體晶片之傳 統多晶片封裝的剖面圖； 第2圖為一半導體晶片的立體圖； 第3A圖為一依據本發明的一舉例性實施例的基礎基 材的立體圖，其顯示只有一個結構被一剖面線所切； 第3B圖為第3A圖的基材的剖面圖； 第3 C圖為一依據本發明的舉例性實施例的基礎1C結 構的剖面圖； 第4A圖為為一依據本發明的一舉例性實施例的次級 基材的立體圖，其顯示只有一個結構被一剖面線所切；
第4B圖為第4A圖的基材的剖面圖； 第4 C圖為一依據本發明的舉例性實施例的次級IC結 構的剖面圖； 第5圖為一依據本發明的一舉例性實施例的B G A封 裝； 第6圖顯示依據本發明的一舉例性實施例的另一B G A 封裝； 第7圖顯示依據本發明的一舉例性實施例的一具有三 18 1338927 個半導體晶片的BGA封裝的剖面圖； 第8圖顯示依據本發明的一舉例性實施例的一具有散 熱件之BGA封裝的剖面圖；及 第9圖顯示一組裝一 1C封裝之舉例性方法。 【元件代表符號簡單說明】 101 基材 1 1 5 A 1 1 6A 第二晶片 12 1 A 103 導電材料 1 1 5B 1 1 6B 第二晶片 121B 2 15 半導趙晶片 2 17 300 基礎1C結構 3 15 301 基材 301c 306 導電層 307 3 17 結合墊 301a 301b 第二面 302 302d 介層孔 403 304 黏劑層 305 303 導電跡線 3 15a 3 15b 第二面 321 400 次級1C結構 401 401a 第一面 401b 401c 開口 402 403 導電跡線 404 第一 1C晶片
第一 1C晶片 細接線 結合墊 第一半導體（1C)晶片 開口 基礎導體 第一面 基材材料
焊劑罩幕 第一面 接線 次級基材 第二面 基材材料 黏劑層 19 1338927 415 第二半導體晶片 415 415b 第二面 417 425 封膠 425 500 一 BGA封裝 504 52 1 接線 525 900~ 9100 流程步驟 第一 第一面 結合墊 平的表面 黏劑層 第三封膠
20

Claims (1)

1338927 乃年~月f Θ修(更)正本
一種球柵陣列封裝，包含： \ 一基礎1C結構，其至少包含： 一基礎基材，其具有一第一基礎基材面；一第二 基礎基材面，其與第一基礎基材面相對；一基礎基 材開口，其延伸在該第一基礎基材面與第二基礎基 材面之間：及一基礎導體；
一第一半導趙晶片，其包含一第一晶片面；一第 二晶片面，其與第一晶片面相對；及第一結合墊， 其設置在該基礎開口之上；及 一第一複數接線，其被設置成穿過該基礎基材開 口並將第一結合墊電連接至該基礎導體； 一次級（secondary)IC結構，包含：
一次級基材’其具有一第一次級基材面；一第二 次級基材面’其與第一次級基材面相對；一次級基 材開口，其延伸在該第一次級基材面與第二次級基 材面之間；及一次級導體； 一第二半導體晶片，其包含一第一晶片面；—第 二晶片面，其與第一晶片面相對；及第二結合塾， 其設置在該次級基材開口之上；以及 一第二複數接線，其被設置成穿過該次級基材開 口，並將第二結合墊電連接至該次級導體；以及 一第一封膠，其填入到該次級開口内的第二複數接 21 1338927 線的周圍並覆蓋該第二次級基材面。 2.如申請專利範®第1項所述之球柵陣列封裝，其中： 該基礎基材更包含複數個介層孔’其延伸在該第一 基礎基材面與該第二基礎基材面之間； 該基礎導體延伸穿過該等介層孔；及 該基礎基材更包含一層焊劑罩幕（s〇lder mask)，其 被設置在第一及第二晶片面的部分上。 電連接 3 如申請專利範固第1項所述之球柵陣列封裝，其中 該次級1C結構被安裝在該基礎1C結構上，且 更包含一第三複數接線’其將該次級1C結構連接至 該基礎1C結構。 4.如申請專利範圍第3項所述之球栅陣列封裝，其更包含 模製複合物（molding compound)，其封裝該基礎π結 構及該次級1c結構的至少一部分。 5 如申請專利範圍第4項所述之球栅陣列封裝，其中該模 製複合物封裝該第三複數接線。 6.如申請專利範圍第4項所述之球栅陣列封裝，其中該第 22 1338927 一次级晶片面沒有該模製複σ物。 7·如申請專利範圍第1項所述之球栅陣列封裝，其更包 含： 至少一額外的次級I c結構，其安裝在該第一次級晶 片面上；及
各別的接線，其將該至少一額外的次級I c結構的導 電部分連接到該基礎IC結構。 8·如申請專利範圍第1項所述之球栅陣列封裝，其更包含 一散熱元件，其被設置在該第一次級晶片面上。 9. 一種組裝一球柵陣列封裝的方法，包含以下步称： 提供一基礎1C結構，其包含一基礎基材及一第—半 導體晶片，其以晶粒向下的方式安裝在該基礎基材上； 使用第一複數接線將該基礎晶片上的結合墊連接至 該基礎基材上； 提供一第一次級1C結構，其包含一次級基材及一第 一半導體晶片，其以晶粒向下的方式安裝在該次級基材 上； 將該第一次級IC結構安裝到該基礎⑴結構上； 使用至少一第二複數接線，將該次級Ic結構的導電 部分電連接至該基礎1C結構的導電部分；及 23 1338927 封裝包括該等第一複數接線與該等第二複數接線在 内之該基礎1C結構及該第一次級1C結構。 10. 如申請專利範圍第9項所述之方法，其中該封裝步驟包 含下列步驟：先封裝該第一次級IC結構，然後封裝該 基礎1C結構及該第一次級1C結構，還有該等第一複數 接線與該等第二複數接線在内。
11. 如申請專利範®第9項所述之方法，其更包含下列步 驟： 提供一第二次級1C結構，其包含一次級基材及一半 導體晶片’其以晶粒向下的方式安裝在該次級基材上； 封裝該第二次級1C結構，使得封膠形成一大致平整 表面於該次級IC結構的底側上；
將該封膠之該大致平整表面安裝到該第一次級1C 結構上； 將該第二次級1C結構之一導電部分電連接至該基 礎1C結構與該第一次級1C結構中的至少一者之一導電 部分；及 使用複數條接線將該第二次級IC結構連接至該基 礎1C結構與該第一次級1C結構中的至少一者上。 12.如申請專利範圍第 9項所述之方法，其更包含下列步 24 1338927 驟：封裝該基礎1C結構與該次級1C結構的至少一部分。 13.如申請專利範圍第11項所述之方法，其更包含下列步 驟：封裝該基礎1C結構、第一次級1C結構及第二次級 1C結構的至少一部分。
14.如申請專利範圍第13項所述之方法，其更包含下列步 驟：將焊劑球（solder ball)貼附到該基礎1C結構上。 15.如申請專利範圍第 14項所述之方法，其更包含整個 BGA結構之單一化。 1 6. —種球拇陣列封裝，包含： 一基礎結構，其具有一第一開口；
一第一 1C晶片，其在該基礎結構上且位在第一開口 上方，該第一 1C晶片經由該第一開口電連接至該基礎 結構的一導體； 一第二結構，其在該第一 1C晶片上方，其具有一第 二開.口； 一第二1C晶片，在該第二結構上且位在第二開口上 方，該第二1C晶片經由該第二開口電連接至該第二結 構的一導體；及 一電子連線，其從該基礎結構連到該第二結構。 25 1338927 17.如申請專利範圍第16項所述之球柵陣列封裝，其更包 含一封膠，其包圍該第一 1C晶片及該第二結構。 1 8.如申請專利範圍第1 7項所述之球柵陣列封裝，其中該 封膠亦包圍該第二1C晶片》
19.如申請專利範圍第18項所述之球栅陣列封裝，其中該 封膠亦包圍從該基礎結構連到該第二結構的該電子連 線。 20.如申請專利範圍第16項所述之球栅陣列封裝，其中該 第一 1C晶片及第二1C晶片的尺寸大致相同。
26 1338927 竹年~月/日织更)正替換頁 第乐卟號副螺44年^修正
第9圖 1338927 ^ i ^ Sr ^ ^ (一） 、本案指定代表圖為：第5圖。 (二） 、本代表圖之元件代表符號簡單說明 300 基礎IC結構 301a第一面 301b 第二面 301c 開口 302 基材材料 302d介層孔 303 導電跡線 304黏劑層 305 焊劑罩幕 306導電層 315 第一半導體(1C)晶片 315a第一面 315b 第二面 317結合墊 321 接線 325第二封膠 401 次級基材 401a 第一面 401b 第二面 401c 開口 402 基材材料 404黏劑層 415 第二半導體晶片 415a第一面 415b 第二面 417結合墊 425 封膠 425a平的表面 500 一 BGA封裝 504黏劑層 521 接線 . 525 第三封膠 Μ 、丰奉若有化學试時 八氣揭系最、能巔'示奋_1 _徵妨:化/學式 • · ·Λν.·\·>,. ... : Λ‘. Λ X '··..〜V. · . ·- > \ ； ： L· · V: Λ*.* .· ' . . . ·. . ；- :-.-¾ 名、 ，乂
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