JP5574667B2 - パッケージ、半導体装置、それらの製造方法及び機器 - Google Patents

パッケージ、半導体装置、それらの製造方法及び機器 Download PDF

Info

Publication number
JP5574667B2
JP5574667B2 JP2009242784A JP2009242784A JP5574667B2 JP 5574667 B2 JP5574667 B2 JP 5574667B2 JP 2009242784 A JP2009242784 A JP 2009242784A JP 2009242784 A JP2009242784 A JP 2009242784A JP 5574667 B2 JP5574667 B2 JP 5574667B2
Authority
JP
Japan
Prior art keywords
lead
frame member
semiconductor element
side wall
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009242784A
Other languages
English (en)
Other versions
JP2011091170A (ja
JP2011091170A5 (ja
Inventor
光司 小野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2009242784A priority Critical patent/JP5574667B2/ja
Priority to US12/893,103 priority patent/US20110089544A1/en
Publication of JP2011091170A publication Critical patent/JP2011091170A/ja
Publication of JP2011091170A5 publication Critical patent/JP2011091170A5/ja
Application granted granted Critical
Publication of JP5574667B2 publication Critical patent/JP5574667B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16235—Connecting to a semiconductor or solid-state bodies, i.e. cap-to-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Description

本発明は、半導体素子を搭載するためのパッケージ、半導体装置、それらの製造方法及び機器に関する。
半導体装置において、半導体素子を搭載するためにリードフレームを利用して形成されるプラスチックパッケージが広く用いられている。近年、出力電気信号のデジタル化により入出力信号線数が増加しており、それに伴い、パッケージの入出力端子数も増加させる必要が出てきている。また、半導体装置を搭載する機器の小型化に伴い、パッケージの小型化も求められている。一般的にリードフレームを利用して形成されるパッケージでは、入出力端子がパッケージの外周に沿って形成されている。そのため、入出力端子数を増加させようとするとパッケージの外周を大きくせざるを得ず、その結果としてパッケージも大型化してしまう。この問題を解決するために、特許文献１はＬＧＡ（Land Grid Array）タイプのパッケージを提案している。ＬＧＡタイプのパッケージでは、リードフレームを波状にプレス成形して、波状の上側を切断してから樹脂成形することによって、パッケージの裏面に入出力端子が形成される。
特開２００２−２４６５３２号公報
しかしながら、ＬＧＡタイプのように端子がランド形状である場合には入出力端子の下面のみでの半田接合となるため、半田接合性が低下し、使用用途、実装基板の種類によっては半田接合の信頼性が低下する可能性がある。そこで、本発明は、端子数の増加と半田接合の信頼性の向上とを実現する技術を提供することを目的とする。
上記課題に鑑みて、本発明に係るパッケージは、半導体素子を搭載するためのパッケージであって、枠部材と、前記半導体素子との接続に用いられる第１の部分、及び、前記枠部材の外側の側壁から突出し実装基板との接続に用いられる部分を有する第１のリードと、前記半導体素子との接続に用いられる第２の部分、及び、前記枠部材の内側の側壁から突出し実装基板との接続に用いられる部分を有する第２のリードとを備え、前記外側の側壁に沿って複数の前記第１のリードが設けられ、前記内側の側壁に沿って複数の前記第２のリードが設けられ、前記外側の側壁と前記内側の側壁との間に前記第１の部分及び前記第２の部分が位置しており、前記外側の側壁から前記第１のリードの前記突出した部分の先端とは反対側の先端までの距離が、前記外側の側壁から前記第２のリードの前記突出した部分の先端とは反対側の先端までの距離よりも小さいことを特徴とする。
本発明に係る半導体装置は、枠部材と、前記枠部材の外側の側壁よりも内側に配置され半導体素子と、ボンディングワイヤによって前記半導体素子に接続された第１の部分、及び、前記枠部材の外側の側壁から突出し実装基板との接続に用いられる部分を有する第１のリードと、ボンディングワイヤによって前記半導体素子に接続された第２の部分、及び、前記枠部材の内側の側壁から突出し実装基板との接続に用いられる部分を有する第２のリードと、を備えることを特徴とする。
本発明に係る半導体素子を搭載するためのパッケージの製造方法は、外側支持部から内側に延びる第１のリードと、前記外側支持部の内側に位置する内側支持部から外側に前記第１のリードの先端に向かって延びる第２のリードとを有するリードフレームの上に、開口部を有する枠部材を、前記第１のリードの外側の部分が前記枠部材の外側において露出し、且つ前記第２のリードの内側の部分が前記開口部において露出するように形成する工程と、前記第１のリードから前記外側支持部を切り離し、前記第２のリードから前記内側支持部を切り離す工程とを有することを特徴とする。
本発明に係る半導体装置の製造方法は、外側支持部から内側に延びる第１のリードと、前記外側支持部の内側に位置する内側支持部から外側に延びる第２のリードとを有するリードフレームの上に、開口部を有する枠部材を、前記第１のリードの外側の部分が前記枠部材の外側において露出し、且つ前記第２のリードの内側の部分が前記開口部において露出するように形成する工程と、前記第１のリードから前記外側支持部を切り離し、前記第２のリードから前記内側支持部を切り離す工程と、前記開口部を覆う位置に半導体素子を配置する工程と、前記半導体素子をボンディングワイヤによって前記第１のリード及び前記第２のリードに接続する工程とを有することを特徴とする。
上記手段により、端子数の増加と半田接合の信頼性の向上とを実現する技術が提供される。
第１の実施形態のパッケージ１００の一例を説明する図。 第１の実施形態の固体撮像装置２００の一例を説明する図。 第１の実施形態のパッケージ１００の製造方法の一例を説明する図。 第２の実施形態のパッケージ４００の一例を説明する図。 第２の実施形態の固体撮像装置５００の一例を説明する図。 第３の実施形態のパッケージ６００の一例を説明する図。 第３の実施形態の固体撮像装置７００の一例を説明する図。
添付の図面を参照しつつ、本発明の実施形態を以下に説明する。
＜第１の実施形態＞
図１を用いて本実施形態のパッケージ１００の一例を説明する。図１（ａ）はパッケージ１００の平面図を示し、図１（ｂ）はパッケージ１００のＡ−Ａ´断面図を示す。パッケージ１００は、第１のリード１、第２のリード２、及び枠部材３を備える。本実施形態の枠部材３は互いに隣接した内周部３ａと外周部３ｂとを有し、内周部３ａの高さよりも外周部３ｂの高さが高い凹状の形状となっている。枠部材３は、例えば樹脂で形成される。枠部材３は内周部３ａに開口部４を有し、開口部４により枠部材３は上下方向に貫通している。本明細書では、半導体素子が搭載される側を上方向とし、基板側を下方向とする。枠部材３には、外周部に複数の第１のリード１が形成されており、内周部に複数の第２のリード２が形成されている。
第１のリード１は、パッケージ１００に搭載される半導体素子との接続に用いられる露出部１ａと、実装基板との接続に用いられる突出部１ｂとを有する。露出部１ａは枠部材３の上面において露出しており、露出部１ａに半導体素子が電気的に接続される。突出部１ｂは枠部材３の外側の側壁から外側に突出している。突出部１ｂを用いて第１のリード１は実装基板に半田接合される。
第２のリード２は、パッケージ１００に搭載される半導体素子との接続に用いられる露出部２ａと、実装基板との接続に用いられる突出部２ｂとを有する。露出部２ａは枠部材３の上面において露出しており、露出部２ａに半導体素子が電気的に接続される。突出部２ｂは枠部材３の内側の側壁から開口部４の内側に突出している。突出部２ｂを用いて第２のリード２は実装基板に半田接合される。本実施形態では、パッケージ１００が第２のリード２を有するため、パッケージ１００のサイズを大きくすることなく、端子数を増やすことが可能となる。
続いて、図２を用いて、パッケージ１００に半導体素子を搭載した半導体装置の一例を説明する。本実施形態では、半導体素子として固体撮像素子チップ６を用いた固体撮像装置２００を例として扱う。しかしながら、パッケージ１００に電気的に接続可能な半導体素子であれば、いかなるものであっても本発明を適用できる。図２（ａ）は実装基板１０に搭載された固体撮像装置２００の断面図であり、図２（ｂ）は突出部１ｂを矢印５の方向から見た部分断面図である。
パッケージ１００の上に、開口部４を覆うように固体撮像素子チップ６が搭載される。本実施形態では、固体撮像素子チップ６が開口部４を完全に覆うように、開口部４が固体撮像素子チップ６よりも小さくなっている。しかしながら、固体撮像素子チップ６は開口部４よりも小さくてもよく、また固体撮像素子チップ６が開口部４の一部を覆ってもよい。固体撮像素子チップ６と比較して開口部４が小さいほど固体撮像素子チップ６をパッケージ１００に搭載する際の接着領域が広くなり、接着が容易となる。一方、開口部４が大きいほど、第２のリード２の干渉を避けつつ、第２のリード２の本数を増やすことができる。従って、開口部４の大きさは必要な入出力端子数に応じて選択される。例えば、開口部４の大きさは固体撮像素子チップ６の５０〜９０％程度の大きさとするとよい。
固体撮像素子チップ６は、金やアルミ等の金属細線であるボンディングワイヤ９によって、露出部１ａ、２ａと電気的に接続されている。また、固体撮像素子チップ６上には、受光領域７を取り囲むように封止枠１１が接着される。さらに封止枠１１上にガラスや水晶等の透明部材８が接着されており、それにより受光領域７が気密封止されている。ボンディングワイヤ９及び固体撮像素子チップ６の外周部は、封止樹脂１２によって被覆されている。
突出部１ｂ、２ｂは、半田１３によって実装基板１０に半田接合されている。図２（ｂ）に示すように、突出部１ｂの全周囲にわたって半田１３が濡れ広がっている。また、突出部２ｂについても同様に半田１３を濡れ広がっている。そのため、本実施形態のパッケージ１００は信頼性の高い半田接合を実現する。さらに、本実施形態の固体撮像装置２００は、固体撮像素子チップ６の裏面が露出するとともに、固体撮像素子チップ６と実装基板１０との間にスペースが形成されている。そのため、このスペースに放熱部品を設置することが可能であり、さらには固体撮像素子チップ６から直接放熱させることができるため、従来のＬＧＡタイプの半導体装置と比較して放熱性を向上できる。
続いて、図３を用いて、パッケージ１００の製造方法を説明する。図３（ｂ）から図３（ｄ）は図３（ａ）のＢ−Ｂ′断面図である。まず、図３（ａ）に示されるリードフレーム３００を生成する。リードフレーム３００は、外側支持部１４と、外側支持部１４の内側にある内側支持部１５とを備える。内側支持部１５は、吊りリード１６を介して外側支持部１４により連結支持されている。外側支持部１４からは第１のリード１が内側に延びており、内側支持部１５からは第２のリード２が外側に延びている。第１のリード１の内側の部分が露出部１ａとなり、外側の部分が突出部１ｂとなる。第２のリード２の外側の部分が露出部２ａとなり、内側の部分が突出部２ｂとなる。リードフレーム３００は金型を用いた打ち抜き加工又はウェットエッチング加工などの既存の方法を用いて形成される。
次に、図３（ｂ）に示すように、第１のリード１及び第２のリード２に段差を形成するための曲げ加工を行う。第１のリード１は、露出部１ａと突出部１ｂとの間で曲げられる。第２のリード２は、露出部２ａと突出部２ｂとの間で曲げられる。曲げ量や段差量については適宜選択する。例えば、段差量を大きくとった場合には、半導体素子を搭載した場合に、半導体素子の下のスペースを大きくとることが可能である。空間スペースを大きくとることによって、より大きな放熱部品を設置することが可能となる。
次に、図３（ｃ）に示すように、リードフレーム３００の上に、開口部４を有する凹状の枠部材３を成形する。枠部材３は、第１のリード１の外側の部分が枠部材３の外側に露出し、かつ第２のリード２の内側の部分が開口部４に露出するように形成される。枠部材３の加工方法として、金型を用いた樹脂成形、例えば、トランスファー成形、射出成形などが利用できる。また、枠部材３の材料は、熱硬化性樹脂、熱可塑性樹脂など既存の樹脂が利用できる。
最後に、図３（ｄ）に示すように、第１のリード１から外側支持部１４を切り離し、第２のリード２から内側支持部１５を切り離す。さらに、第１のリード１同士を接続しているフレーム部分を切除し、第２のリード２同士を接続しているフレーム部分を切除する。これにより、突出部１ｂ、２ｂがそれぞれ形成される。突出部１ｂ、２ｂの長さは例えば０．３ｍｍ〜０．５ｍｍとするとよい。
以上のように、本実施形態によれば、端子数の増加と半田接合の信頼性の向上とを実現する技術が提供される。
＜第２の実施形態＞
図４を用いて本実施形態のパッケージ４００の一例を説明する。図４はパッケージ４００の断面図を表す。パッケージ４００の平面図は、図１（ａ）に示された第１の実施形態のパッケージ１００の平面図と同様であるため省略する。パッケージ４００は、突出部１ｃ、２ｃの形状が第１の実施形態のパッケージ１００と異なる。パッケージ４００では、突出部１ｃ、２ｃは折り曲げ加工が施されており、ガルウイング状となっている。すなわち、枠部材３から見た場合に、突出部１ｃ、２ｃは水平方向遠方に延び、一度折れ曲がって枠部材３の下方向に延び、さらにもう一度折れ曲がって水平方向遠方に延びる。折り曲げ加工の形状については、ガルウイング状に限定されるものではなく、突出部１ｃ、２ｃの先端が枠部材３の下面よりも下に位置するように、突出部１ｃ、２ｃが曲がっていればよい。
この形状により、第１の実施形態のパッケージ１００と比べて、開口部４の下側のスペースをさらに広くすることが可能となる。従って、パッケージ１００と比べて、より大きな放熱部品を半導体素子と実装基板との間に配置することが可能となり、より放熱性を要求する半導体素子を搭載することが可能となる。また、パッケージ４００についても、突出部１ｃ、２ｃに半田を濡れ広げさせることができ、信頼性の高い半田接合が可能である。
続いて、図５を用いて、パッケージ４００に半導体素子を搭載した半導体装置の一例を説明する。本実施形態でも、半導体素子として固体撮像素子チップ６を用いた固体撮像装置５００を例として扱う。図５は実装基板１０に搭載された固体撮像装置５００の断面図である。第１の実施形態と同様に、固体撮像素子チップ６が開口部４を覆うようにパッケージ４００に搭載される。固体撮像素子チップ６と露出部１ａ、２ａとはボンディングワイヤ９により接続される。枠部材３の上にはさらに透明部材８が接着され、固体撮像素子チップ６及びボンディングワイヤ９が気密封止されている。突出部１ｃ、２ｃの先端は、半田１３によって実装基板１０に半田接合されている。
さらに、固体撮像装置５００は、固体撮像素子チップ６の下のスペースに放熱部品１７を備える。放熱部品１７は例えば板状やフィン形状の金属板などである。突出部１ｃ、２ｃがガルウイング状をしているため、図５に示すように、放熱部品１７は固体撮像素子チップ６と実装基板１０との間に収まる。放熱部品１７は、固体撮像素子チップ６の裏面に直接接着することができるため、固体撮像素子チップ６の発熱を効率良く放熱することが可能である。実装基板１０上に放熱用の配線が施されていれは、放熱性能はさらに向上する。
パッケージ４００の製造方法は、第１の実施形態のパッケージ１００の製造方法において、図３（ｂ）に示した曲げ加工を行う代わりに、突出部１ｃ、２ｃの曲げ加工を行う。この曲げ加工により、ガルウイング状の突出部１ｃ、２ｃが形成される。
以上のように、本実施形態によれば、端子数の増加と半田接合の信頼性の向上とを実現する技術が提供される。さらに、本実施形態によれば、放熱性を向上させることが可能となる。
＜第３の実施形態＞
図６を用いて本実施形態のパッケージ６００の一例を説明する。図６はパッケージ６００の断面図を表す。パッケージ６００の平面図は、図１（ａ）に示された第１の実施形態のパッケージ１００の平面図と同様であるため省略する。パッケージ６００は、突出部１ｄ、２ｄの形状が第１の実施形態のパッケージ１００と異なる。パッケージ４００では、突出部１ｄ、２ｄは折り曲げ加工が施されており、ＤＩＰタイプやＳＩＰタイプと同様に、搭載される半導体素子に対して垂直な方向に突出部１ｄ、２ｄの先端が向いている。
続いて、図７を用いて、パッケージ６００に半導体素子を搭載した半導体装置の一例を説明する。本実施形態でも、半導体素子として固体撮像素子チップ６を用いた固体撮像装置７００を例として扱う。図７は実装基板１０に搭載された固体撮像装置７００の断面図である。第２の実施形態で説明した固体撮像装置５００と同様の部分については説明を省略する。突出部１ｄ、２ｄは実装基板１０に垂直に挿入され、実装基板１０の裏面で半田接合される。したがって、表面実装する場合に比べて、実装基板１０の反りや変形に対してさらに信頼性の高い半田接合が得られる。さらに、突出部１ｄ、２ｄの長さや実装基板１０への挿入量によってパッケージ６００の下面と実装基板１０との間隔を自由に調整できる。従って、パッケージ６００の下面のスペースに配置される放熱部品１７などの部品の形状、大きさなどの自由度が増える。
パッケージ６００の製造方法は第２の実施形態で説明したパッケージ４００の製造方法と同様のため説明を省略する。
以上のように、本実施形態によれば、端子数の増加と半田接合の信頼性の向上とを実現する技術が提供される。さらに、本実施形態によれば、放熱性を向上させることが可能となる。

Claims (13)

  1. 半導体素子を搭載するためのパッケージであって、
    枠部材と、
    前記半導体素子との接続に用いられる第１の部分、及び、前記枠部材の外側の側壁から突出し実装基板との接続に用いられる部分を有する第１のリードと、
    前記半導体素子との接続に用いられる第２の部分、及び、前記枠部材の内側の側壁から突出し実装基板との接続に用いられる部分を有する第２のリードと
    を備え、
    前記外側の側壁に沿って複数の前記第１のリードが設けられ、前記内側の側壁に沿って複数の前記第２のリードが設けられ、前記外側の側壁と前記内側の側壁との間に前記第１の部分及び前記第２の部分が位置しており、
    前記外側の側壁から前記第１のリードの前記突出した部分の先端とは反対側の先端までの距離が、前記外側の側壁から前記第２のリードの前記突出した部分の先端とは反対側の先端までの距離よりも小さいことを特徴とするパッケージ。
  2. 前記第１のリードの前記突出した部分の先端及び前記第２のリードの前記突出した部分の先端が前記枠部材の下面よりも下に位置するように、前記第１のリードの前記突出した部分及び前記第２のリードの前記突出した部分が曲がっていることを特徴とする請求項１に記載のパッケージ。
  3. 前記第１のリードの前記突出した部分の先端及び前記第２のリードの前記突出した部分の先端が前記半導体素子の面に直交する方向に向くように、前記第１のリードの前記突出した部分及び前記第２のリードの前記突出した部分が曲がっていることを特徴とする請求項１に記載のパッケージ。
  4. 請求項１乃至３のいずれか１項に記載のパッケージと、
    前記枠部材の前記外側の側壁よりも内側に配置され、前記第１のリードの前記第１の部分及び前記第２のリードの前記第２の部分に接続された半導体素子と
    を備えることを特徴とする半導体装置。
  5. 前記半導体素子は、ボンディングワイヤによって前記第１の部分及び前記第２の部分と接続されていることを特徴とする請求項４に記載の半導体装置。
  6. 枠部材と、
    前記枠部材の外側の側壁よりも内側に配置され半導体素子と、
    ボンディングワイヤによって前記半導体素子に接続された第１の部分、及び、前記枠部材の外側の側壁から突出し実装基板との接続に用いられる部分を有する第１のリードと、
    ボンディングワイヤによって前記半導体素子に接続された第２の部分、及び、前記枠部材の内側の側壁から突出し実装基板との接続に用いられる部分を有する第２のリードと、
    を備えることを特徴とする半導体装置。
  7. 前記外側の側壁と前記内側の側壁との間に前記第１の部分及び前記第２の部分が位置していることを特徴とする請求項６に記載の半導体装置。
  8. 前記第１のリードの前記突出した部分及び前記第２のリードの前記突出した部分が曲がっていることを特徴とする請求項６又は７に記載の半導体装置。
  9. 前記半導体素子の面に対して垂直な方向において前記半導体素子と前記枠部材とが重なることを特徴とする請求項４乃至８のいずれか１項に記載の半導体装置。
  10. 請求項４乃至９のいずれか１項に記載の半導体装置と、
    前記第１のリードの前記突出した部分および前記第２のリードの前記突出した部分の各々が半田接合された実装基板と
    を備えることを特徴とする機器。
  11. 半導体素子を搭載するためのパッケージの製造方法であって、
    外側支持部から内側に延びる第１のリードと、前記外側支持部の内側に位置する内側支持部から外側に前記第１のリードの先端に向かって延びる第２のリードとを有するリードフレームの上に、開口部を有する枠部材を、前記第１のリードの外側の部分が前記枠部材の外側において露出し、且つ前記第２のリードの内側の部分が前記開口部において露出するように形成する工程と、
    前記第１のリードから前記外側支持部を切り離し、前記第２のリードから前記内側支持部を切り離す工程と
    を有することを特徴とする製造方法。
  12. 半導体装置の製造方法であって、
    外側支持部から内側に延びる第１のリードと、前記外側支持部の内側に位置する内側支持部から外側に延びる第２のリードとを有するリードフレームの上に、開口部を有する枠部材を、前記第１のリードの外側の部分が前記枠部材の外側において露出し、且つ前記第２のリードの内側の部分が前記開口部において露出するように形成する工程と、
    前記第１のリードから前記外側支持部を切り離し、前記第２のリードから前記内側支持部を切り離す工程と、
    前記開口部を覆う位置に半導体素子を配置する工程と、
    前記半導体素子をボンディングワイヤによって前記第１のリード及び前記第２のリードに接続する工程と
    を有することを特徴とする製造方法。
  13. 前記リードフレームにおいて、前記第１のリードの先端と、前記第２のリードの先端とが対向していることを特徴とする請求項１２に記載の製造方法。
JP2009242784A 2009-10-21 2009-10-21 パッケージ、半導体装置、それらの製造方法及び機器 Expired - Fee Related JP5574667B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009242784A JP5574667B2 (ja) 2009-10-21 2009-10-21 パッケージ、半導体装置、それらの製造方法及び機器
US12/893,103 US20110089544A1 (en) 2009-10-21 2010-09-29 Package, manufacturing method thereof, and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009242784A JP5574667B2 (ja) 2009-10-21 2009-10-21 パッケージ、半導体装置、それらの製造方法及び機器

Publications (3)

Publication Number Publication Date
JP2011091170A JP2011091170A (ja) 2011-05-06
JP2011091170A5 JP2011091170A5 (ja) 2012-12-06
JP5574667B2 true JP5574667B2 (ja) 2014-08-20

Family

ID=43878658

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009242784A Expired - Fee Related JP5574667B2 (ja) 2009-10-21 2009-10-21 パッケージ、半導体装置、それらの製造方法及び機器

Country Status (2)

Country Link
US (1) US20110089544A1 (ja)
JP (1) JP5574667B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9978675B2 (en) 2015-11-20 2018-05-22 Canon Kabushiki Kaisha Package, electronic component, and electronic apparatus

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4607276A (en) * 1984-03-08 1986-08-19 Olin Corporation Tape packages
US4542259A (en) * 1984-09-19 1985-09-17 Olin Corporation High density packages
US4839716A (en) * 1987-06-01 1989-06-13 Olin Corporation Semiconductor packaging
US4989069A (en) * 1990-01-29 1991-01-29 Motorola, Inc. Semiconductor package having leads that break-away from supports
JP3061954B2 (ja) * 1991-08-20 2000-07-10 株式会社東芝 半導体装置
JP2982450B2 (ja) * 1991-11-26 1999-11-22 日本電気株式会社 フィルムキャリア半導体装置及びその製造方法
JPH0653277A (ja) * 1992-06-04 1994-02-25 Lsi Logic Corp 半導体装置アセンブリおよびその組立方法
US5828126A (en) * 1992-06-17 1998-10-27 Vlsi Technology, Inc. Chip on board package with top and bottom terminals
US5497032A (en) * 1993-03-17 1996-03-05 Fujitsu Limited Semiconductor device and lead frame therefore
US5451715A (en) * 1993-08-11 1995-09-19 Sgs-Thomson Microelectronics, Inc. Molded package integrated circuit with electrochemical cell
US6339191B1 (en) * 1994-03-11 2002-01-15 Silicon Bandwidth Inc. Prefabricated semiconductor chip carrier
JPH07249723A (ja) * 1994-03-11 1995-09-26 Fujitsu Miyagi Electron:Kk 半導体装置の実装構造及び半導体装置の実装方法及びリードフレーム
JP2780649B2 (ja) * 1994-09-30 1998-07-30 日本電気株式会社 半導体装置
JPH09102575A (ja) * 1995-09-11 1997-04-15 Internatl Business Mach Corp <Ibm> 配線上の飛びの無いリードオン・チップのリードフレーム構成
JP3404446B2 (ja) * 1996-04-24 2003-05-06 シャープ株式会社 テープキャリアパッケージ及びそのテープキャリアパッケージを備えた液晶表示装置
JP2825084B2 (ja) * 1996-08-29 1998-11-18 日本電気株式会社 半導体装置およびその製造方法
US5689091A (en) * 1996-09-19 1997-11-18 Vlsi Technology, Inc. Multi-layer substrate structure
KR100242994B1 (ko) * 1996-12-28 2000-02-01 김영환 버텀리드프레임 및 그를 이용한 버텀리드 반도체 패키지
JP3564970B2 (ja) * 1997-02-17 2004-09-15 セイコーエプソン株式会社 テープキャリアおよびこれを用いたテープキャリアデバイス
CA2233385C (en) * 1997-03-27 2002-10-22 Nec Corporation Electronic-circuit assembly and manufacturing method thereof
US5889658A (en) * 1997-11-25 1999-03-30 Motorola, Inc. Package assembly for an electronic component
JPH11186462A (ja) * 1997-12-19 1999-07-09 Sony Corp 半導体装置と電子機器
JP2000049184A (ja) * 1998-05-27 2000-02-18 Hitachi Ltd 半導体装置およびその製造方法
US6720207B2 (en) * 2001-02-14 2004-04-13 Matsushita Electric Industrial Co., Ltd. Leadframe, resin-molded semiconductor device including the leadframe, method of making the leadframe and method for manufacturing the device
JP2005093494A (ja) * 2003-09-12 2005-04-07 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US7245007B1 (en) * 2003-09-18 2007-07-17 Amkor Technology, Inc. Exposed lead interposer leadframe package
DE102006012781B4 (de) * 2006-03-17 2016-06-16 Infineon Technologies Ag Multichip-Modul mit verbessertem Systemträger und Verfahren zu seiner Herstellung
KR100850666B1 (ko) * 2007-03-30 2008-08-07 서울반도체 주식회사 메탈 ｐｃｂ를 갖는 ｌｅｄ 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9978675B2 (en) 2015-11-20 2018-05-22 Canon Kabushiki Kaisha Package, electronic component, and electronic apparatus

Also Published As

Publication number Publication date
US20110089544A1 (en) 2011-04-21
JP2011091170A (ja) 2011-05-06

Similar Documents

Publication Publication Date Title
US6777819B2 (en) Semiconductor package with flash-proof device
US20070108561A1 (en) Image sensor chip package
KR20190066196A (ko) 이미지 센서 모듈용 기판 구조체 및 이를 포함하는 이미지 센서 모듈
EP0690297A1 (en) Package for electrical components and method for making
JP2005079536A (ja) 固体撮像装置の製造方法
US20090290054A1 (en) Solid-state imaging device
JP6239147B2 (ja) 半導体パッケージ
TWI613782B (zh) 半導體裝置
JPWO2006075381A1 (ja) カメラモジュールおよび半導体装置
JP2006269841A (ja) 固体撮像装置
JP5169964B2 (ja) モールドパッケージの実装構造および実装方法
KR101388857B1 (ko) 반도체 패키지 및 반도체 패키지 제조 방법
JP5574667B2 (ja) パッケージ、半導体装置、それらの製造方法及び機器
JP6597499B2 (ja) 半導体装置およびその製造方法
JP6131308B2 (ja) カメラモジュール及びその製造方法
JP4859016B2 (ja) 半導体パッケージ
JP2006332686A (ja) 固体撮像装置
JP2007150044A (ja) 半導体装置
CN112897451A (zh) 传感器封装结构及其制作方法和电子设备
JP6494723B2 (ja) 半導体パッケージ
JP2006278743A (ja) 固体撮像装置
JP6184106B2 (ja) 固体撮像素子用中空パッケージ、固体撮像素子及び固体撮像装置
JP2009158825A (ja) 半導体装置
JP4994883B2 (ja) 樹脂封止型半導体装置
KR20090012378A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121017

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121017

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130620

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130712

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130905

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140602

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140701

LAPS Cancellation because of no payment of annual fees