CN1820444A - 光学或其它高速通信链路上数据捕获的动态同步 - Google Patents

光学或其它高速通信链路上数据捕获的动态同步 Download PDF

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Abstract

一种动态调整通信网络的链路控制参数的方法和系统。该通信网络包括发射机,其通过第一数据链路与接收机相连。发射机和接收机各具有至少一个可以影响该组件操作的相关链路控制参数。根据一种方法,数据信号在第一数据链路上被发送,并且被发送的数据信号被捕获。将捕获到的数据信号值与这些信号的期望值相比较,并且调整链路控制参参数的值以成功捕获所发送的数据信号。

Description

光学或其它高速通信链路上数据捕获的动态同步
技术领域
本发明一般涉及数据通信系统,特别地,涉及同步数据通信系统以确保该系统所传送的数据信号被成功地传送。
背景技术
传统的计算机系统100包括如图1所示的通过系统总线104与系统存储器106相连的处理器102。系统存储器106包括存储器控制器108,其通过公共数据总线DQ、地址总线ADDR以及控制总线CONT与系统总线104和三个存储模块110A-C相连。110A-C中每一个存储模块都包括多个独立的存储装置112,其中之一在存储模块110A上被示出。每一个存储装置112通常是动态随机存取存储器(DRAM),由于DRAM在相对便宜的价格下可以提供大存储容量,从而DRAM构成了系统存储器106的最大部分。响应于来自处理器102的请求,存储器控制器108通过在控制总线CONT和地址总线ADDR上分别提供控制信号形式的存储指令和存储地址(一般是以行地址和列地址的形式),给所有存储模块110A-C来启动存储操作。如果该存储操作是写操作,则存储器控制器108通过数据总线DQ也将写数据添加到存储模块110A-C上。为防止所有存储模块110A-C都对存储指令作出响应,存储器控制器108一般也通过控制总线CONT施加一个独特的芯片选择或者类似的选择信号给每一个存储模块110A-C,从而只有接收到有效的芯片选择信号的那个存储模块对存储指令作出响应。每一个存储模块110A-C可以接收多于一个的芯片选择信号,而每一组存储装置112接收到同样的芯片选择信号,其被指定为存储器的“等级(rank)”。
与存储模块110A-C相比,传统的处理器102一般在相对较高的速度下操作。正如本领域的技术人员会理解的:由于到系统存储器106的存取是处理器102的频繁操作,所以存储器110A-C较低的操作速度大大降低了计算机系统100的总体操作速度。结果,大量的努力被投入到提高数据传送速率或者数据总线DQ的带宽上以确保系统存储器106更快地传送数据。为提高数据总线DQ的带宽,数据总线的宽度被提高了,并且具有较高传送速度的新型DRAM技术,比如RAMBUS DRAM(“RDRAM”)以及同步链路DRAM(“SLDRAM”),也已经被开发出来。但是,随着数据总线DQ操作速度的提高,噪音、信号偏移、较小的数据眼图—其定义了数据信号有效的持续时间—以及其它因素致使难以可靠地在数据总线上传送数据。
一个已经被用于高数据传送速率下更可靠地传送数据的方法是调整数据信号和与数据信号一起传输的时钟信号之间的延时的适应性处理。接收装置捕获数据信号以响应时钟信号。该处理包含施加时钟信号和数据总线DQ上具有已知值的伪随机位模式。形成伪随机位模式的数据信号与时钟信号之间的时间关系或者延时随后通过一系列值得以调整,并且在每一个延时值时捕获位模式。由于伪随机位模式有已知值,所以可以将捕获到的数据与期望值进行比较从而确定:位模式是否在位模式与时钟信号之间的每一个延时值上都成功地被捕获。位模式未被成功捕获时的位模式与时钟信号之间的延时值被指定为失败值,而位模式被成功捕获时的值则被指定为通过值。通过值的范围定义出所施加位模式的数据眼图,而位模式与时钟信号之间延时的最终值可以选择在数据眼图的中点,用于优化成功捕获位模式的延时。在Manning的题为METHOD AND APPARATUS FORRESYNCHRONIZING A PLURALITY OF CLOCK SIGNALS USEDTO LATCH RESPECTIVE DIGITAL SIGNALS,AND MEMORYDEVICE USING SAME(用于再同步用于锁存各个数字信号的多个时钟信号的方法和设备,以及使用该方法和设备的存储器装置)的美国专利号6,338,127以及Keeth等人的题为METHOD AND APPARATUSFOR BIT-TO-BIT TIMING CORRECTION OF A HIGH SPEEDMEMORY BUS(高速存储总线的位与位定时校正方法和设备)的美国专利号6,374,360中,对这一方法作了更详细地说明,这里引用两个专利作为参考。
除了通过电信号进行通信的系统之外,比如上文提到的RDRAM和SLDRAM技术,包括存储器控制器108和存储模块110A-C之间的光通信链路的光基(optically-based)存储系统也已经开发出来,用于提高系统存储器106的带宽。但是,在这类光基系统中,存储器控制器108和存储模块110A-C之间的光信号传输和接收的问题会引起不可接受的高误码率(BER)并进而妨碍这类系统的商用,特别是在许多现有的个人计算机系统中都有的这类具有并联的和紧密的存储模块的系统存储器106中。例如,在光基系统中,光发射机和接收机必须被设计成具有足够的动态范围以适应系统存储参数中的所有可能的变化比如存储模块的总数。正如本领域的技术人员能够理解的,动态范围定义了接收机或者发射机参数所需的操作范围,比如接收机接收的光学信号的所需功率。要求足够的动态范围以确保光信号被可靠地发送和接收,而具有较大动态范围的发射机和接收机更加昂贵,增加了光基存储系统的总体成本。
这里需要一种用于计算机系统以及其它成本敏感应用中的既能在高带宽下可靠传送数据又有相对低成本的系统存储器。
发明内容
根据本发明的一个方面,该方法能够动态调整通信网络的链路控制参数。该通信网络包含通过第一数据链路与接收机相连的发射机,发射机和接收机各具有至少一个可以影响该组件操作的相关链路控制参数。数据信号在第一数据链路上发送,并且发送的数据信号被捕获。将捕获到的数据信号值与这些信号的期望值相比较,并且调整链路控制参数的值以成功捕获所发送的数据信号。
附图说明
图1是包括系统存储器的传统的计算机系统的部分功能方框图,该系统存储器带有通过地址、控制和数据总线与多个存储模块相连的存储器控制器。
图2是根据本发明的一个实施例来执行光通信链路的适应性同步处理的系统存储器的部分功能方框图。
图3是根据本发明的一个实施例的由图2中的系统存储器所执行的同步处理的流程图。
图4是包括图2中的系统存储器的计算机系统的功能方框图。
具体实施方式
图2是根据本发明的一个实施例,包括用于在存储器控制器204和存储装置206之间传送数据的光通信链路202的系统存储器200的部分功能方框图。如下面要更详细说明的,光通信链路202包括光发射机208,该光发射机通过光纤电缆210或者其它适当的光传输介质将来自存储器控制器204的写数据传送给光接收机212,该光接收机将写数据依次提供给存储装置206。光通信链路202还包含光发射机214,用于通过光纤电缆210将来自存储装置206的读数据传送给光接收机216,该光接收机随后将该读数据提供给存储器控制器204。如下面要更详细说明的,不同于现有的光基存储系统,系统存储器200执行用于调整光发射机208、214和光接收机212、216的各种操作参数的适应性同步处理,从而降低误码率,减少功率消耗,并对光通信链路中的温度和老化影响提供补偿。系统存储器200执行该适应性处理,以优化光通信链路202的性能,而光通信链路202通过提供存储器控制器204和存储装置206之间的可靠的高带宽数据传输,改善了系统存储器的总体性能。如下面要更详细说明的,在由系统存储器200所执行的适应性处理期间,存储装置206提供给存储器控制器204一个错误信号ES,用于指示特定的数据信号在光通信链路上是否被成功传送。
在系统存储器200中,光通信链路202与数据总线DQ通信,用于在存储器控制器204和存储装置206之间传送数据。地址总线ADDR和控制总线CONT是电总线,通过它们存储器控制器204分别施加地址和控制信号给存储装置206。在系统存储器200的其它实施例中,通信链路202也包含地址和控制总线ADDR和CONT,用于将地址和控制信号从存储器控制器204传送到存储装置206。尽管图2中只描述了一个存储装置206,但是这样做仅仅是为了易于说明和描述系统存储器200,并且系统存储器通常会包含一个或多个存储模块(见图1),每个存储模块包括多个存储装置。存储器控制器204产生多个控制信号218,该控制信号被施加给发射机208、214和接收机212、216,用于调整这些组件的链路控制参数。在下面对本发明的几个实施例的说明中,给出某些细节以提供对本发明的充分理解,但是本领域的技术人员能够理解:本发明可以在没有这些具体细节的情况下被实施。在其它例子中,那些众所周知的组件的操作没有示出或说明以避免使本发明不清楚。
在描述由系统存储器200所执行的总体适应性同步处理之前,将对光发射机208、214和光接收机212、216的操作进行更详细地描述。光发射机208和214的操作是一样的,正如光接收机212和216的操作是一样的,因此,为简化起见,只对发射机208和接收机212的操作进行更详细的描述。光发射机208接收来自存储器控制器204的电数据信号的比特流,用接收到的比特流调制光载波信号,并将调制的光载波耦合到光纤电缆210。通常,光发射机208包含发光二极管(LED)或者激光二极管以产生光载波信号。光发射机208包含几个操作参数,其值通常是在包括该光发射机的系统的设计阶段定义的。
光发射机208的一种操作参数是发射机的增益,并确定对应于被耦合到光纤电缆210的光载波信号的光的功率。发射机208必须提供具有足够功率的光载波信号以通过光纤电缆210传送并被光接收机212接收。光发射机208的增益要确保光载波信号有足够的功率以补偿在通信链路202上的各种损失,比如在光纤电缆210上的衰减以及光发射机到光纤电缆的低效耦合所引起的损失。光发射机208的另一个操作参数是脉冲整形参数,其确保光发射机208产生具有所需形状的光载波信号,从而使载波信号能被光接收机212可靠地检测和解调。当LED被用于光发射机208的光发生源时,脉冲整形参数补偿LED的不同的开关时间。
光接收机212感测或检测所接收的通过光纤光学电缆210传送的调制的光载波信号,将调制的光载波信号转换成相应的电信号,并将该信号解调以获得最初发送的数据信号。通常,光接收机212包含光敏二极管,用于检测所接收到的调制的光载波信号。与光接收机212有关的一个操作参数是输入门限电平或灵敏度,其定义接收机在给定的数据速率下能够可靠检测以实现特定的误码率的最小光功率。光接收机212还可以包含链路监视器,它是一个指示何时从光纤电缆210接收到的调制的光载波信号小于所需的最小光功率的电路。本领域的技术人员能够理解用于构成系统存储器200的所有组件202-216的适当的电路,为简化起见,对这样的电路不再作更详细的说明或描述。
现在参照图3的流程图,对由系统存储器200执行的适应性调整光发射机208、214和光接收机212、216的操作参数的总体处理作更详细的说明。在下面的说明中,发射机208、214和接收机212、216的操作参数可以选择被称为链路控制参数,因为这些参数的值影响或控制光通信链路202的总体操作。现在参照图3,对通过光发射机208、电缆210以及光接收机212从存储器控制器204到存储装置206的写数据的传送进行同步的写操作期间,由系统存储器200执行的处理作更详细的说明。该处理开始于步骤300并立刻进入步骤302,在步骤302中,存储器控制器204(图2)初始化与光发射机208和光接收机212相关的各种链路控制参数的值。一旦链路控制参数被初始化,处理进入步骤304,并且存储器控制器204以伪随机位模式的形式施加同步数据给光发射机208。例如,这样的同步数据可以是包括伪随机位的已知重复序列的伪随机位模式。正如本领域的技术人员会理解的,一个适当的伪随机位模式是在同步SLDRAM存储装置中所采用的模式。响应于所施加的同步数据,光发射机208调制光载波信号,该光载波信号通过光纤电缆210依次传送到光接收机212。
从步骤304,处理进入步骤306,并且存储装置206捕获光通信链路202上发送的同步数据。具体而言,光接收机212检测、转换和解调所接收到的调制的光载波信号,从而获得理想地应该与最初发送的同步数据一致的电接收数据信号。处理进入步骤308,其中,来自光接收机212的电接收数据信号被传送给存储装置206,该存储装置依次将所接收到的数据信号的值与信号的期望值作比较。该同步数据有已知值,因此存储装置206能够产生所接收数据信号的期望值。例如,当同步数据是带有位模式的已知重复序列的伪随机位模式时,存储装置206能够确定所接收数据信号的期望值。
当步骤308中的确定结果为否的时候,意味着所收到的数据信号不等于信号的期望值,处理进入步骤310并且存储装置206激活错误信号ES。如果步骤308中的确定结果为是,这意味着所收到的数据信号等于信号的期望值,处理进入步骤312并且存储装置206不激活错误信号ES。从步骤310或者从步骤312,处理都进入步骤314并且与链路控制参数的当前值相关的错误信号ES的当前值被存储。注意,错误信号ES的值可以被存储在存储装置206中并且随后被传送给存储器控制器204,这些值可以在产生时被传送。在图2的实施例中,错误信号ES是电信号,并且通过传统的电总线而不是通过光通信链路202被施加给存储器控制器204。
在与当前链路控制参数相关的错误信号ES的值在步骤314被存储以后,处理进入步骤316,并且存储器控制器204确定链路控制参数的所有值是否都已经被检测。该确定结果表明是否每一个链路控制参数都已经被指定了该参值可能范围内的一个可能的值。当步骤316中的确定结果为否的时候,处理进入步骤318并且存储器控制器204调整一个或多个链路控制参数的值。随后处理返回并且对在步骤318中形成的链路控制参数的新值重复步骤304-316。这样,存储器控制器204重复调整链路控制参数的值,并且此后通过光通信链路202发送同步数据给存储装置206,此时光通信链路202根据链路控制参数的新值进行操作。每一时刻链路控制参数的值都在被调整,存储装置206确定所收到的电数据信号是否具有它们的期望值,并且存储具有适当值的错误信号ES,该适当值与当前链路控制参数相关。因此会产生一组错误信号ES,组中的每一个错误信号的值都与链路控制参数的特定值相关。
处理继续执行步骤304-316,直到步骤316中的确定结果为是,这意味着所有链路控制参数都采用了所有期望的值。因此,当光通信链路202的链路控制参数的所有期望值都被测试之后,步骤316中的确定结果为是并且处理进入步骤319。在步骤319中,如果存储器控制器204还未包含步骤304-316期间所产生的错误信号ES的组,则错误信号被传送给存储器控制器204。此时,存储器控制器204评估错误信号ES的组以确定链路控制参数的最佳值。随后处理进入步骤320,并且存储器控制器204将光发射机208和光接收机212的每一个链路控制参数都设置为已确定的最佳值。同步处理从步骤320进入步骤322并且终止,而光发射机208和光接收机212的链路控制参数已被设值,其值在系统存储器200的正常操作中将被利用。
一旦光发射机208和光接收机212的链路控制参数被设置,系统存储器200就执行与刚刚说明的基本同样的处理,以将光发射机214和光接收机216的链路控制参数调整到最佳值,从而同步光通信链路202的读数据传送操作。由于光发射机214和光接收机216的链路控制参数的设置处理与刚刚说明的基本一样,并且也能够被本领域的技术人员所理解,为简化起见,对这一处理不再做更详细的说明。
系统存储器200(图2)执行同步处理的时间可以不同,例如,可以在初始加电系统存储器时周期性地执行,或者也可以响应于某些其它因素来执行(例如,电压漂移出特定范围之外)。此外,正如本领域的技术人员能够理解的,包含被调整的链路控制参数以及这些参数被调整的顺序的特定的同步处理会有所不同。在一个实施例中,系统存储器200调整光发射机208、214的增益和脉冲整形参数,并且光接收机212和216的灵敏度被调整。在这个实施例中,同步处理可以在其所允许的整个范围内调整每一个链路控制参数,并且存储该参数的相关错误信号ES。每一个链路控制参数随后被设置为“通过”范围的中点的值,该“通过”范围对应于用于相关参数的连续增量的一组无效ES信号。可以利用交互的处理来优化以这些初始值为起点的所有链路控制参数。可选地,系统存储器200可以执行优先次序算法来调整链路控制参数。例如,所有链路控制参数可以被设置成初始标称值,光接收机212和216的灵敏度首先被调整以实现接收机的低功率消耗。接着可以调整光发射机208和214的增益,最后调整脉冲整形参数,从而有效地获得所给出的首要两个参数性能的微小改善。另一个方法是尽可能尝试增益、脉冲整形和灵敏度参值的组合,并且针对另外两个参数的所有可能值,为每一个参数设立通过值的最大范围。但是,由于要尝试潜在大量的组合,这个方法可能会很慢。
返回参见图2,由于每个参数的最终值被动态地确定,并随后在系统存储器的正常操作中被利用,所以系统存储器200所执行的适应性同步处理通过动态调整光发射机208、214和光接收机212、216的链路控制参数,降低了光通信链路202的误码率。由于链路控制参数的调整优化了链路202的操作,而不是在必须确保系统存储器200的所有配置的正常操作的链路预置值范围内,为组件208-216的链路控制参数赋值,所以该处理也降低了系统存储器200的功率消耗。例如,通过适应性调整光发射机208、214的增益,由于发射机不需要提供固定量的光能以确保正常操作,所以发射机的功率消耗减少了,而不像传统的光通信链路,其中发射机要供给一个最小量的光功率,在某些配置下,该功率可能超过其实际所需。系统存储器200的动态同步处理也可以用于调整温度、电压的影响以及光通信链路202上的组件208-216的老化影响,这些影响可以随着时间而变化。
用于同步光通信链路202的处理也可以与调整电子数据信号和同这些电子数据信号一起发送的时钟信号之间的延时的同步处理结合起来。之前参照图1中的传统系统存储器106已经讨论过这样的用于电子数据信号和时钟信号的同步处理。在图2中的系统存储器200中,通常是响应于伴随的时钟信号来执行存储器控制器204和发射机208、接收机216之间的电子数据信号的传送的,正如接收机212、发射机214和存储装置206之间的电子数据信号的传送一样。因此,用于链路控制参数的同步处理可以同这些其它的同步处理相结合以进一步改善系统存储器200的可靠性。例如,根据上面的处理可以首先设置发射机208、214和接收机212、216的链路控制参数。链路控制参数的值会影响由发射机208、214和接收机212、216所引起的延时。因此,在设置链路控制参数后,可以将数据信号与时钟信号的传送与存储器控制器204和发射机208、接收机216之间的数据传送以及接收机212、发射机214和存储装置206之间的电子数据信号的传送同步起来。
图4是包括图2中的系统存储器200的计算机系统400的功能方框图。计算机系统400包含用于执行各种计算功能的计算机电路402,比如执行特定软件以执行特定的计算或任务。另外,计算机系统400包含一个或多个输入装置404,比如键盘或者鼠标,其与计算机电路402相连以允许操作员与该计算机系统交互。通常,计算机系统400也包含与计算机电路402相连的一个或多个输出装置406,这样的输出装置通常是打印机或视频终端。一个或多个数据存储装置408通常也被连接到计算机电路402上用于存储数据或获取来自外部存储介质(未示出)的数据。典型的存储装置408的例子包含硬盘和软盘、盒式磁带以及光盘只读存储器(CD-ROM)。计算机电路402通常通过传统的电子控制、数据和地址总线与系统存储器200相连,用于提供到系统存储器的写数据和来自系统存储器的读数据。
如前述的,光通信链路202可以包含其它适当的发送介质来取代光纤电缆210,比如自由空间。此外,尽管系统存储器200被说明和描述为包含光通信链路202,但是其它高速通信链路比如射频或微波链路也可以被利用于取代光通信链路。正如本领域的技术人员所能够理解的,上面所说明的概念同样适用于适应性地调整这种射频、微波或其它高速通信链路的操作参数。即使在前面的说明中已经阐明了本发明的各种实施例和优势,但是上面的披露仅仅是说明性的,并且本领域的技术人员会理解所说明的组件和概念的各种等价物和变型,它们可以被详细设计并仍保留在本发明的广泛的原则之内。例如,上述的某些组件可以通过使用数字的或模拟的电路或者二者的组合来实施,并且同样,在适当的地方,可以通过在适当的处理电路上执行的软件来实现。因此,本发明只受限于所附的权利要求书。

Claims (51)

1、一种用于动态调整通信链路的操作参数的方法,该通信链路包括通过数据链路与接收机相连的发射机,所述发射机和接收机的每一个都具有影响其操作的至少一个相关链路控制参数,该方法包括:
将每个链路控制参数设置为初始值;
通过所述数据链路发送数据信号;
接收通过所述数据链路发送的所述数据信号;
确定所接收的数据信号是否通过所述数据链路被成功地传送;
调整所述链路控制参数的值;
重复在所述数据链路上发送数据信号的操作,以调整所述链路控制参数的值;
根据确定所接收的数据信号是否通过与所述链路控制参数的每一个被调整的值相关的数据链路被成功地传送的操作,来确定所述发射机和接收机的链路控制参数的最终值;并且
将每个所述链路控制参数设置为所确定的最终值。
2、根据权利要求1所述的方法,其中,所述通信链路包括光通信链路。
3、根据权利要求2所述的方法,其中,所述调整的链路控制参数包括与所述发射机相关的增益和脉冲整形参数,以及与所述接收机相关的输入门限参数。
4、根据权利要求2所述的方法,其中,所述光通信链路包括光纤电缆。
5、根据权利要求1所述的方法,其中,所述链路上发送的数据信号包括具有已知的重复模式的伪随机位模式。
6、根据权利要求1所述的方法,其中,确定所接收的数据信号是否通过所述数据链路被成功地传送的步骤包括:将所接收的数据信号与所接收数据信号的期望值相比较。
7、根据权利要求1所述的方法,其中,调整所述链路控制参数的值的步骤包括在每个参数值的整个范围内调整该参数的值。
8、根据权利要求7所述的方法,其中,确定所接收的数据信号是否通过所述数据链路被成功地传送的步骤包括:产生错误信号,该错误信号指示所述数据信号是否被成功地捕获,每个错误信号与所述链路控制参数的特定值有关。
9、根据权利要求8所述的方法,其中,确定所述发射机和接收机的链路控制参数的最终值的步骤包括:为每个链路控制参数选择最终值,其位于该参数的错误信号的通过范围的中点。
10、根据权利要求1所述的方法,其中,为每个链路控制参数分配一个优先级,并且其中,根据分配给所述参数的优先级,来确定调整所述链路控制参数的最终值的顺序,具有较高的分配优先级的链路控制参数先于具有较低的分配优先级的链路控制参数被确定。
11、根据权利要求10所述的方法,其中,所述链路控制参数包括与所述发射机相关的增益和脉冲整形参数,以及与所述接收机相关的输入门限参数,并且其中,为所述输入门限参数分配第一优先级,为所述增益分配第二优先级,并为所述脉冲整形参数分配第三优先级,所述第一优先级高于所述第二优先级,以及所述第二优先级高于所述第三优先级。
12、根据权利要求1所述的方法,还包括在将每个所述链路控制参数设置为所确定的最终值之后,在时间T以后,重复所述全部方法以确定所述链路控制参数的新值。
13、根据权利要求1所述的方法,还包括在将每个所述链路控制参数设置为所确定的最终值之后,响应于系统参数来重复所述全部方法。
14、根据权利要求13所述的方法,其中,所述系统参数包括电压,并且其中,响应于定义的范围以外的电压值来重复该方法。
15、一种用于动态调整通信网络的链路控制参数的方法,该通信网络包括通过第一数据链路与接收机相连的发射机,所述发射机和接收机的每一个都具有影响其操作的至少一个相关链路控制参数,该方法包括:
通过所述第一数据链路发送数据信号;
捕获所发送的数据信号并且将所捕获的数据信号的值与这些信号的期望值进行比较;并且
调整所述链路控制参数的值以成功捕获所发送的数据信号。
16、根据权利要求15所述的方法,还包括响应于所捕获的数据信号的值与这些信号的期望值的比较的操作产生一个错误信号,并通过第二数据链路发送该错误信号,该错误信号指示所捕获的数据信号是否等于所述期望值。
17、根据权利要求16所述的方法,其中,所述第二数据链路与所述第一数据链路是相同的,并且其中,通过所述第一数据链路发送所述错误信号。
18、根据权利要求15所述的方法,其中,调整所述链路控制参数的值的步骤包括:在每个参数值的整个范围内调整该参数的值。
19、根据权利要求18所述的方法,其中,捕获所发送的数据信号并且比较所捕获的数据信号的值与这些信号的期望值的步骤包括:产生指示所述数据信号是否被成功地捕获的错误信号,每个错误信号都与所述链路控制参数的特定值有关。
20、根据权利要求19所述的方法,其中,调整所述链路控制参数的值的步骤包括:为每个链路控制参数选择最终值,其位于该参数的错误信号的通过范围的中点。
21、根据权利要求15所述的方法,其中,为每个链路控制参数分配一个优先级,并且其中,根据分配给所述参数的优先级,来确定调整所述链路控制参数的顺序,具有较高的分配优先级的链路控制参数先于具有较低分配优先级的链路控制参数被确定。
22、根据权利要求21所述的方法,其中,所述链路控制参数包括与所述发射机相关的增益和脉冲整形参数,以及与所述接收机相关的输入门限参数,并且其中,为所述输入门限参数分配第一优先级,为所述增益分配第二优先级,并为所述脉冲整形参数分配第三优先级,所述第一优先级高于所述第二优先级,以及所述第二优先级高于所述第三优先级。
23、一种系统存储器,包括:
数据链路;
与该数据链路相连的发射机,用于接收数据并通过该数据链路来传送所述数据;
与该数据链路相连的接收机,用于接收来自该数据链路的数据并用于输出所接收的数据;
与所述通信链路上的所述接收机相连的存储器,该存储器用于在同步模式期间接收来自所述接收机的数据,并将所接收的数据与该数据的期望值进行比较,该存储器响应于该比较,产生一个错误信号;以及
与所述发射机和接收机相连并与所述存储器相连的存储器控制器,该存储器控制器用于在同步模式期间施加位模式给所述发射机,并且施加控制信号以调整该发射机和接收机的所述链路控制参数的值,并且所述存储器控制器利用所述存储器所产生的错误信号的值,将所述链路控制参数调整到最终值。
24、根据权利要求23所述的系统存储器,其中,所述数据链路包括光纤电缆,并且其中,所述发射机和接收机分别包括光发射机和光接收机。
25、根据权利要求24所述的系统存储器,其中,所述存储器控制器被配置为调整与所述发射机相关的增益和脉冲整形链路控制参数,以及与所述接收机相关的输入门限链路控制参数。
26、根据权利要求23所述的系统存储器,其中,所述存储器包括动态随机存取存储器。
27、根据权利要求26所述的系统存储器,其中,所述存储器包括具有多个动态随机存取存储器的存储器模块。
28、根据权利要求23所述的系统存储器,其中,通过所述通信链路被传送的数据包括数据、地址以及控制信号。
29、根据权利要求23所述的系统存储器,其中,所述存储器控制器通过地址和控制总线与所述存储器电连接。
30、根据权利要求29所述的系统存储器,其中,所述存储器控制器与所述存储器电连接以接收所述错误信号。
31、根据权利要求23所述的系统存储器,其中,所述数据链路包括射频通信链路,并且其中,所述发射机和接收机分别包括射频发射机和射频接收机。
32、根据权利要求23所述的系统存储器,其中,所述施加给发射机的位模式包括具有已知的重复序列的伪随机位模式。
33、根据权利要求23所述的系统存储器,其中,所述存储器控制器在每个链路控制参数值的整个范围内调整该参数的值。
34、根据权利要求23所述的系统存储器,其中,所述存储器控制器将每个链路控制参数的所述最终值调整到一个位于该参数的相关错误信号的通过范围的中点的值。
35、根据权利要求23所述的系统存储器,其中,每个链路控制参数被分配一个优先级,并且其中,根据分配给所述参数的优先级,来确定所述存储器控制器调整所述链路控制参数的最终值的顺序,具有较高的分配优先级的链路控制参数先于具有较低分配优先级的链路控制参数被确定。
36、根据权利要求35所述的系统存储器,其中,被所述存储器控制器调整的链路控制参数包括:与所述发射机相关的增益和脉冲整形参数以及与所述接收机相关的输入门限参数,并且其中,为所述输入门限参数分配第一优先级,为所述增益分配第二优先级,并为所述脉冲整形参数分配第三优先级,所述第一优先级高于所述第二优先级,以及所述第二优先级高于所述第三优先级。
37、根据权利要求23所述的系统存储器,其中,所述存储器控制器和存储器在同步模式下周期性地操作,以调整所述链路控制参数的最终值。
38、根据权利要求23所述的系统存储器,其中,所述存储器控制器和存储器响应于系统参数,在同步模式下周期性地操作,以调整所述链路控制参数的最终值。
39、根据权利要求38所述的系统存储器,其中,所述系统参数包括电压,并且其中,响应于定义的范围以外的电压值,所述存储器控制器和存储器进入所述同步模式。
40、根据权利要求23所述的系统存储器,还包括与所述存储器相连并与所述数据链路相连的第二发射机,以及与所述存储器控制器和所述数据链路相连的第二接收机。
41、一种计算机系统,包括:
具有处理器总线的处理器;
通过所述处理器总线与所述处理器相连的输入装置,用于允许数据进入所述计算机系统;
通过所述处理器总线与所述处理器相连的输出装置,用于允许数据从所述计算机系统输出;以及
与所述处理器总线相连的系统存储器,该系统存储器包括:
数据链路;
与该数据链路相连的发射机,用于通过所述处理器总线从所述处理器接收数据,并通过该数据链路传送该数据;
与该数据链路相连的接收机,用于从该数据链路接收数据并输出所接收的数据;
与所述接收机相连的存储器,该存储器用于在同步模式期间接收来自所述接收机的数据,并且将所接收的数据与该数据的期望值进行比较,该存储器响应于该比较,产生一个错误信号;以及
与所述发射机、接收机和存储器相连的存储器控制器,该存储器控制器用于在所述同步模式期间,通过所述处理器总线对所述发射机施加位模式,并且发出控制信号以调整所述发射机和接收机的链路控制参数的值,并且所述存储器控制器应用所述存储器所产生的错误信号的值,将所述链路控制参数调整到最终值。
42、根据权利要求41所述的计算机系统,其中,所述数据链路包括光纤电缆,并且其中,所述发射机和接收机分别包括光发射机和光接收机。
43、根据权利要求42所述的计算机系统,其中,所述存储器控制器调整与所述发射机相关的增益和脉冲整形链路控制参数,以及与所述接收机相关的输入门限链路控制参数。
44、根据权利要求41所述的计算机系统,其中,所述存储器包括动态随机存取存储器。
45、根据权利要求44所述的计算机系统,其中,所述存储器包括具有多个动态随机存取存储器的存储器模块。
46、根据权利要求41所述的计算机系统,还包括与所述存储器相连并与所述数据链路相连的第二发射机,以及与所述存储器控制器和所述数据链路相连的第二接收机。
47、根据权利要求46所述的计算机系统,其中,所述错误信号通过所述第二发射机、数据链路和第二接收机与所述存储器控制器相连。
48、根据权利要求41所述的计算机系统,其中,所述存储器控制器通过地址和控制总线与所述存储器电连接。
49、根据权利要求48所述的计算机系统,其中,所述存储器控制器与所述存储器电连接,以接收所述错误信号。
50、根据权利要求15的方法,还包括:
传送数据和时钟信号给所述发射机;
传送来自所述接收机的数据和时钟信号;并且
调整到所述发射机和来自所述接收机的数据与时钟信号之间的各个延时。
51、根据权利要求50所述的方法,其中,所述链路控制参数被调整到最终值,并且其中,在所述链路控制参数被调整到其最终值之后,调整所述数据和时钟信号之间的延时。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6173432B1 (en) 1997-06-20 2001-01-09 Micron Technology, Inc. Method and apparatus for generating a sequence of clock signals
US6349399B1 (en) * 1998-09-03 2002-02-19 Micron Technology, Inc. Method and apparatus for generating expect data from a captured bit pattern, and memory device using same
US6470060B1 (en) 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
JP3782742B2 (ja) * 2002-02-25 2006-06-07 インターナショナル・ビジネス・マシーンズ・コーポレーション 通信装置、コンピュータ及び通信制御方法
US7412640B2 (en) * 2003-08-28 2008-08-12 International Business Machines Corporation Self-synchronizing pseudorandom bit sequence checker
JP4845092B2 (ja) * 2005-08-19 2011-12-28 富士通株式会社 通信機能を有する装置、送信器自動調整方法、システム及びプログラム
US7783935B2 (en) * 2006-06-02 2010-08-24 Hewlett-Packard Development Company, L.P. Bit error rate reduction buffer
US7571340B2 (en) * 2006-06-13 2009-08-04 Intel Corporation Eliminating receiver clock drift caused by voltage and temperature change in a high-speed I/O system that uses a forwarded clock
US7752364B2 (en) * 2006-12-06 2010-07-06 Mosaid Technologies Incorporated Apparatus and method for communicating with semiconductor devices of a serial interconnection
US7865756B2 (en) * 2007-03-12 2011-01-04 Mosaid Technologies Incorporated Methods and apparatus for clock signal synchronization in a configuration of series-connected semiconductor devices
DE102008003089A1 (de) * 2007-08-06 2009-02-26 Siemens Ag Datenübertragungssystem und Verfahren zum Übertragen von Daten in einem Datenübertragungssystem
WO2009062280A1 (en) * 2007-11-15 2009-05-22 Mosaid Technologies Incorporated Methods and systems for failure isolation and data recovery in a configuration of series-connected semiconductor devices
US8781053B2 (en) * 2007-12-14 2014-07-15 Conversant Intellectual Property Management Incorporated Clock reproducing and timing method in a system having a plurality of devices
US8467486B2 (en) * 2007-12-14 2013-06-18 Mosaid Technologies Incorporated Memory controller with flexible data alignment to clock
US8233801B2 (en) * 2008-08-18 2012-07-31 Vetco Gray Inc. Wireless high capacity sub-sea communications system
US7872984B2 (en) * 2008-10-15 2011-01-18 Hewlett-Packard Development Company, L.P. Discovering parameters for a communications link
US8635487B2 (en) * 2010-03-15 2014-01-21 International Business Machines Corporation Memory interface having extended strobe burst for write timing calibration
US8856579B2 (en) * 2010-03-15 2014-10-07 International Business Machines Corporation Memory interface having extended strobe burst for read timing calibration
US8843692B2 (en) 2010-04-27 2014-09-23 Conversant Intellectual Property Management Inc. System of interconnected nonvolatile memories having automatic status packet
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
US9008196B2 (en) * 2011-04-28 2015-04-14 International Business Machines Corporation Updating interface settings for an interface
US20150026397A1 (en) * 2013-07-20 2015-01-22 Samsung Electronics, Ltd. Method and system for providing memory module intercommunication
US10307816B2 (en) 2015-10-26 2019-06-04 United Technologies Corporation Additively manufactured core for use in casting an internal cooling circuit of a gas turbine engine component
US10679722B2 (en) 2016-08-26 2020-06-09 Sandisk Technologies Llc Storage system with several integrated components and method for use therewith

Family Cites Families (313)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US666522A (en) * 1900-05-10 1901-01-22 Johanna I Hartmann Artificial flower made of fur.
US3633174A (en) 1970-04-14 1972-01-04 Us Navy Memory system having self-adjusting strobe timing
JPS5518085B2 (zh) 1974-08-14 1980-05-16
US4096402A (en) 1975-12-29 1978-06-20 Mostek Corporation MOSFET buffer for TTL logic input and method of operation
US4077016A (en) 1977-02-22 1978-02-28 Ncr Corporation Apparatus and method for inhibiting false locking of a phase-locked loop
DE2945331C2 (de) 1979-11-09 1984-05-30 Nixdorf Computer Ag, 4790 Paderborn Vorrichtung in einer Signal-oder Datenverarbeitungsanlage zur Einstellung einer Signalverarbeitungsschaltung
US4404474A (en) 1981-02-06 1983-09-13 Rca Corporation Active load pulse generating circuit
US4481625A (en) 1981-10-21 1984-11-06 Elxsi High speed data bus system
US4511846A (en) 1982-05-24 1985-04-16 Fairchild Camera And Instrument Corporation Deskewing time-critical signals in automatic test equipment
US4508983A (en) 1983-02-10 1985-04-02 Motorola, Inc. MOS Analog switch driven by complementary, minimally skewed clock signals
US4603320A (en) 1983-04-13 1986-07-29 Anico Research, Ltd. Inc. Connector interface
US4638451A (en) 1983-05-03 1987-01-20 Texas Instruments Incorporated Microprocessor system with programmable interface
US4514647A (en) 1983-08-01 1985-04-30 At&T Bell Laboratories Chipset synchronization arrangement
US4697167A (en) 1983-09-19 1987-09-29 Storage Technology Corporation Sync pattern encoding system for data sectors written on a storage medium
US4791622A (en) 1983-09-19 1988-12-13 Storage Technology Partners 11 Optical data format employing resynchronizable data sectors
US4573017A (en) 1984-01-03 1986-02-25 Motorola, Inc. Unitary phase and frequency adjust network for a multiple frequency digital phase locked loop
JPH084336B2 (ja) 1984-06-26 1996-01-17 株式会社日立製作所 スキユ−歪除去装置
JPS6143015A (ja) 1984-08-07 1986-03-01 Toshiba Corp デ−タ遅延記憶回路
US4687951A (en) 1984-10-29 1987-08-18 Texas Instruments Incorporated Fuse link for varying chip operating parameters
JPS61135243A (ja) 1984-12-06 1986-06-23 Fujitsu Ltd 多重伝送方法
US4600895A (en) 1985-04-26 1986-07-15 Minnesota Mining And Manufacturing Company Precision phase synchronization of free-running oscillator output signal to reference signal
US4638187A (en) 1985-10-01 1987-01-20 Vtc Incorporated CMOS output buffer providing high drive current with minimum output signal distortion
GB2184622B (en) 1985-12-23 1989-10-18 Philips Nv Outputbuffer and control circuit providing limited current rate at the output
US4740962A (en) 1985-12-23 1988-04-26 Motorola, Inc. Synchronizer for time division multiplexed data
US4791594A (en) 1986-03-28 1988-12-13 Technology Inc. 64 Random-access psuedo random number generator
JPH07105818B2 (ja) 1986-05-19 1995-11-13 株式会社日立製作所 並列伝送方式
JPS6337894A (ja) 1986-07-30 1988-02-18 Mitsubishi Electric Corp ランダムアクセスメモリ
JPS63276795A (ja) 1986-12-16 1988-11-15 Mitsubishi Electric Corp 可変長シフトレジスタ
JPS63304721A (ja) 1987-06-05 1988-12-13 Anritsu Corp 信号発生装置
US4773085A (en) 1987-06-12 1988-09-20 Bell Communications Research, Inc. Phase and frequency detector circuits
US4972470A (en) 1987-08-06 1990-11-20 Steven Farago Programmable connector
US5086500A (en) 1987-08-07 1992-02-04 Tektronix, Inc. Synchronized system by adjusting independently clock signals arriving at a plurality of integrated circuits
US4893087A (en) 1988-01-07 1990-01-09 Motorola, Inc. Low voltage and low power frequency synthesizer
KR0141494B1 (ko) 1988-01-28 1998-07-15 미다 가쓰시게 레벨시프트회로를 사용한 고속센스 방식의 반도체장치
US5367649A (en) 1988-05-20 1994-11-22 Waferscale Integration, Inc. Programmable controller
US4970609A (en) 1988-10-17 1990-11-13 International Business Machines Corporation Clocking method and apparatus for use with partial response coded binary data
JPH02112317A (ja) 1988-10-20 1990-04-25 Nec Corp 出力回路
US4902986B1 (en) 1989-01-30 1998-09-01 Credence Systems Corp Phased locked loop to provide precise frequency and phase tracking of two signals
US5020023A (en) 1989-02-23 1991-05-28 International Business Machines Corporation Automatic vernier synchronization of skewed data streams
US5475631A (en) 1989-03-09 1995-12-12 Micron Technology, Inc. Multiport RAM based multiprocessor
US5075569A (en) 1989-03-17 1991-12-24 Tektronix, Inc. Output device circuit and method to minimize impedance fluctuations during crossover
US5113519A (en) * 1989-05-15 1992-05-12 International Business Machines Corporation Maintenance of file attributes in a distributed data processing system
US4924516A (en) 1989-05-23 1990-05-08 At&T Paradyne Method and system for a synchronized pseudo-random privacy modem
US4958088A (en) 1989-06-19 1990-09-18 Micron Technology, Inc. Low power three-stage CMOS input buffer with controlled switching
IT1236578B (it) 1989-07-04 1993-03-16 Ind Face Standard S P A Milano Dispositivo per la trasformazione di un flip flop di tipo d in un flip flop denominato di tipo b in grado di campionare i dati sui fronti di salita e sui fronti di discesa del segnale di clock.
US4979185A (en) 1989-10-30 1990-12-18 Texas Instruments Incorporated High speed serial data link
US5165046A (en) 1989-11-06 1992-11-17 Micron Technology, Inc. High speed CMOS driver circuit
US4984255A (en) 1989-11-15 1991-01-08 National Semiconductor Corporation Edge transition insensitive delay line system and method
JP2671538B2 (ja) 1990-01-17 1997-10-29 松下電器産業株式会社 入力バッファ回路
JP2787725B2 (ja) 1990-02-14 1998-08-20 第一電子工業株式会社 データ・クロックのタイミング合わせ回路
US5408640A (en) 1990-02-21 1995-04-18 Digital Equipment Corporation Phase delay compensator using gating signal generated by a synchronizer for loading and shifting of bit pattern to produce clock phases corresponding to frequency changes
US5239206A (en) 1990-03-06 1993-08-24 Advanced Micro Devices, Inc. Synchronous circuit with clock skew compensating function and circuits utilizing same
US5023488A (en) 1990-03-30 1991-06-11 Xerox Corporation Drivers and receivers for interfacing VLSI CMOS circuits to transmission lines
JP3426608B2 (ja) * 1990-04-04 2003-07-14 ユニシス コーポレイシヨン クロック・デスキュー回路
IL96808A (en) 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US5243703A (en) 1990-04-18 1993-09-07 Rambus, Inc. Apparatus for synchronously generating clock signals in a data processing system
US5038115A (en) 1990-05-29 1991-08-06 Myers Glen A Method and apparatus for frequency independent phase tracking of input signals in receiving systems and the like
US5134311A (en) 1990-06-07 1992-07-28 International Business Machines Corporation Self-adjusting impedance matching driver
EP0460692B1 (en) 1990-06-08 1996-01-10 Kabushiki Kaisha Toshiba Semiconductor memory with failure handling circuit
US5120990A (en) 1990-06-29 1992-06-09 Analog Devices, Inc. Apparatus for generating multiple phase clock signals and phase detector therefor
KR930006622B1 (ko) 1990-09-04 1993-07-21 삼성전자 주식회사 반도체 메모리장치
US5416909A (en) 1990-09-14 1995-05-16 Vlsi Technology, Inc. Input/output controller circuit using a single transceiver to serve multiple input/output ports and method therefor
EP0476585B1 (en) 1990-09-18 1998-08-26 Fujitsu Limited Electronic device using a reference delay generator
JPH04135311A (ja) 1990-09-27 1992-05-08 Nec Corp 半導体集積回路
JP2740063B2 (ja) 1990-10-15 1998-04-15 株式会社東芝 半導体記憶装置
US5122690A (en) 1990-10-16 1992-06-16 General Electric Company Interface circuits including driver circuits with switching noise reduction
US5257294A (en) 1990-11-13 1993-10-26 National Semiconductor Corporation Phase-locked loop circuit and method
US5644605A (en) 1990-11-13 1997-07-01 Dallas Semiconductor Corp. Jitter attenuator
TW198135B (zh) 1990-11-20 1993-01-11 Oki Electric Ind Co Ltd
US5281865A (en) 1990-11-28 1994-01-25 Hitachi, Ltd. Flip-flop circuit
US5128563A (en) 1990-11-28 1992-07-07 Micron Technology, Inc. CMOS bootstrapped output driver method and circuit
US5229929A (en) 1990-11-30 1993-07-20 Honda Giken Kogyo Kabushiki Kaisha Output peak current correction for PWM invertors
US5223755A (en) 1990-12-26 1993-06-29 Xerox Corporation Extended frequency range variable delay locked loop for clock synchronization
US5500808A (en) * 1991-01-24 1996-03-19 Synopsys, Inc. Apparatus and method for estimating time delays using unmapped combinational logic networks
US5150186A (en) 1991-03-06 1992-09-22 Micron Technology, Inc. CMOS output pull-up driver
US5128560A (en) 1991-03-22 1992-07-07 Micron Technology, Inc. Boosted supply output driver circuit for driving an all N-channel output stage
US5220208A (en) 1991-04-29 1993-06-15 Texas Instruments Incorporated Circuitry and method for controlling current in an electronic circuit
US5256989A (en) 1991-05-03 1993-10-26 Motorola, Inc. Lock detection for a phase lock loop
US5212601A (en) 1991-05-03 1993-05-18 Western Digital Corporation Disk drive data synchronizer with window shift synthesis
US5289580A (en) 1991-05-10 1994-02-22 Unisys Corporation Programmable multiple I/O interface controller
US5341405A (en) 1991-06-11 1994-08-23 Digital Equipment Corporation Data recovery apparatus and methods
US5194765A (en) 1991-06-28 1993-03-16 At&T Bell Laboratories Digitally controlled element sizing
US5276642A (en) 1991-07-15 1994-01-04 Micron Technology, Inc. Method for performing a split read/write operation in a dynamic random access memory
JP2993200B2 (ja) 1991-07-31 1999-12-20 日本電気株式会社 位相同期ループ
JPH05136664A (ja) 1991-08-14 1993-06-01 Advantest Corp 可変遅延回路
US5168199A (en) 1991-08-14 1992-12-01 Loral Corporation Horizontal linearity correction circuitry for cathode ray tube display
KR970005124B1 (ko) 1991-08-14 1997-04-12 가부시끼가이샤 아드반테스트 가변지연회로
EP0529512A3 (en) 1991-08-23 1993-06-16 Fujitsu Limited Method and system for generating random number sequences
US5130565A (en) 1991-09-06 1992-07-14 Xerox Corporation Self calibrating PWM utilizing feedback loop for adjusting duty cycles of output signal
US5272729A (en) 1991-09-20 1993-12-21 International Business Machines Corporation Clock signal latency elimination network
US5465076A (en) 1991-10-04 1995-11-07 Nippondenso Co., Ltd. Programmable delay line programmable delay circuit and digital controlled oscillator
US5283631A (en) 1991-11-01 1994-02-01 Hewlett-Packard Co. Programmable capacitance delay element having inverters controlled by adjustable voltage to offset temperature and voltage supply variations
US5498990A (en) * 1991-11-05 1996-03-12 Monolithic System Technology, Inc. Reduced CMOS-swing clamping circuit for bus lines
US5315388A (en) 1991-11-19 1994-05-24 General Instrument Corporation Multiple serial access memory for use in feedback systems such as motion compensated television
JPH05151773A (ja) * 1991-11-29 1993-06-18 Mitsubishi Electric Corp ダイナミツク型半導体記憶装置
US5295164A (en) 1991-12-23 1994-03-15 Apple Computer, Inc. Apparatus for providing a system clock locked to an external clock over a wide range of frequencies
JPH05225774A (ja) 1992-02-13 1993-09-03 Mitsubishi Electric Corp マルチポート半導体記憶装置
DE4206082C1 (zh) 1992-02-27 1993-04-08 Siemens Ag, 8000 Muenchen, De
DE4390991T1 (de) 1992-03-06 1995-02-23 Rambus Inc Verfahren und Schaltungsanordnung zum Minimieren der Takt-Daten-Schieflage in einem Bussystem
US5355391A (en) 1992-03-06 1994-10-11 Rambus, Inc. High speed bus system
US5182524A (en) 1992-03-10 1993-01-26 The Regents Of The University Of Calif. Method and apparatus for stabilizing pulsed microwave amplifiers
US5233314A (en) 1992-03-27 1993-08-03 Cyrix Corporation Integrated charge-pump phase-locked loop circuit
JP3217114B2 (ja) 1992-04-02 2001-10-09 富士通株式会社 半導体記憶装置
US5278460A (en) 1992-04-07 1994-01-11 Micron Technology, Inc. Voltage compensating CMOS input buffer
US5390308A (en) 1992-04-15 1995-02-14 Rambus, Inc. Method and apparatus for address mapping of dynamic random access memory
US5379299A (en) 1992-04-16 1995-01-03 The Johns Hopkins University High speed propagation delay compensation network
US5254883A (en) 1992-04-22 1993-10-19 Rambus, Inc. Electrical current source circuitry for a bus
US5317202A (en) 1992-05-28 1994-05-31 Intel Corporation Delay line loop for 1X on-chip clock generation with zero skew and 50% duty cycle
US5608896A (en) 1992-05-28 1997-03-04 Texas Instruments Incorporated Time skewing arrangement for operating memory devices in synchronism with a data processor
US5485490A (en) * 1992-05-28 1996-01-16 Rambus, Inc. Method and circuitry for clock synchronization
US5268639A (en) 1992-06-05 1993-12-07 Rambus, Inc. Testing timing parameters of high speed integrated circuit devices
US5274276A (en) 1992-06-26 1993-12-28 Micron Technology, Inc. Output driver circuit comprising a programmable circuit for determining the potential at the output node and the method of implementing the circuit
AU4597393A (en) 1992-07-22 1994-02-14 Allen Testproducts Division, Allen Group Inc. Method and apparatus for combining video images
FR2694150B1 (fr) * 1992-07-22 1994-08-19 Cit Alcatel Système de transmission d'informations numériques, notamment sur une liaison optique.
US5258936A (en) 1992-08-05 1993-11-02 Motorola, Inc. Method and apparatus for generating pseudo-random numbers
US5473274A (en) 1992-09-14 1995-12-05 Nec America, Inc. Local clock generator
FR2696061B1 (fr) 1992-09-22 1994-12-02 Rainard Jean Luc Procédé pour retarder temporellement un signal et circuit à retard correspondant.
EP0596657A3 (en) 1992-11-05 1994-12-07 American Telephone & Telegraph Normalization of propagation delay.
US5311481A (en) 1992-12-17 1994-05-10 Micron Technology, Inc. Wordline driver circuit having a directly gated pull-down device
JP2792801B2 (ja) 1992-12-28 1998-09-03 三菱電機株式会社 半導体集積回路並びにその設計方法及び製造方法
US5339408A (en) 1992-12-30 1994-08-16 Digital Equipment Corporation Method and apparatus for reducing checking costs in fault tolerant processors
US5347177A (en) 1993-01-14 1994-09-13 Lipp Robert J System for interconnecting VLSI circuits with transmission line characteristics
US5475732A (en) * 1993-02-16 1995-12-12 C & P Of Virginia Common channeling signaling network maintenance and testing
US5544203A (en) 1993-02-17 1996-08-06 Texas Instruments Incorporated Fine resolution digital delay line with coarse and fine adjustment stages
US5430408A (en) 1993-03-08 1995-07-04 Texas Instruments Incorporated Transmission gate circuit
JP2605576B2 (ja) 1993-04-02 1997-04-30 日本電気株式会社 同期型半導体メモリ
US5488321A (en) * 1993-04-07 1996-01-30 Rambus, Inc. Static high speed comparator
US5347179A (en) 1993-04-15 1994-09-13 Micron Semiconductor, Inc. Inverting output driver circuit for reducing electron injection into the substrate
US5304952A (en) 1993-05-10 1994-04-19 National Semiconductor Corporation Lock sensor circuit and method for phase lock loop circuits
US5337285A (en) 1993-05-21 1994-08-09 Rambus, Inc. Method and apparatus for power control in devices
AU6988494A (en) 1993-05-28 1994-12-20 Rambus Inc. Method and apparatus for implementing refresh in a synchronous dram system
US5506814A (en) * 1993-05-28 1996-04-09 Micron Technology, Inc. Video random access memory device and method implementing independent two WE nibble control
JP2636677B2 (ja) 1993-06-02 1997-07-30 日本電気株式会社 半導体集積回路
US5430676A (en) 1993-06-02 1995-07-04 Rambus, Inc. Dynamic random access memory system
AU7049694A (en) 1993-06-14 1995-01-03 Rambus Inc. Method and apparatus for writing to memory components
US5428311A (en) 1993-06-30 1995-06-27 Sgs-Thomson Microelectronics, Inc. Fuse circuitry to control the propagation delay of an IC
US5557781A (en) 1993-07-15 1996-09-17 Vlsi Technology Inc. Combination asynchronous cache system and automatic clock tuning device and method therefor
US5473639A (en) 1993-07-26 1995-12-05 Hewlett-Packard Company Clock recovery apparatus with means for sensing an out of lock condition
JP2727921B2 (ja) 1993-08-13 1998-03-18 日本電気株式会社 半導体集積回路装置
JP3033654B2 (ja) 1993-08-23 2000-04-17 日本電気株式会社 Pll周波数シンセサイザ
JPH0795166A (ja) 1993-09-20 1995-04-07 Fujitsu Ltd 伝送システムの試験装置
JP3232351B2 (ja) 1993-10-06 2001-11-26 三菱電機株式会社 デジタル回路装置
US5451898A (en) 1993-11-12 1995-09-19 Rambus, Inc. Bias circuit and differential amplifier having stabilized output swing
JPH07154221A (ja) 1993-11-25 1995-06-16 Nec Corp 遅延回路
JP3547466B2 (ja) 1993-11-29 2004-07-28 株式会社東芝 メモリ装置、シリアル‐パラレルデータ変換回路、メモリ装置にデータを書き込む方法、およびシリアル‐パラレルデータ変換方法
US5463337A (en) 1993-11-30 1995-10-31 At&T Corp. Delay locked loop based clock synthesizer using a dynamically adjustable number of delay elements therein
JPH07153286A (ja) 1993-11-30 1995-06-16 Sony Corp 半導体不揮発性記憶装置
US5400283A (en) 1993-12-13 1995-03-21 Micron Semiconductor, Inc. RAM row decode circuitry that utilizes a precharge circuit that is deactivated by a feedback from an activated word line driver
KR0132504B1 (ko) 1993-12-21 1998-10-01 문정환 데이타 출력버퍼
JPH086854A (ja) * 1993-12-23 1996-01-12 Unisys Corp アウトボードファイルキャッシュ外部処理コンプレックス
US5579326A (en) 1994-01-31 1996-11-26 Sgs-Thomson Microelectronics, Inc. Method and apparatus for programming signal timing
KR960013858B1 (ko) * 1994-02-03 1996-10-10 현대전자산업 주식회사 데이타 출력버퍼 제어회로
AU1841895A (en) * 1994-02-15 1995-08-29 Rambus Inc. Delay-locked loop
US5554945A (en) 1994-02-15 1996-09-10 Rambus, Inc. Voltage controlled phase shifter with unlimited range
DE69424523T2 (de) 1994-02-18 2001-01-18 Stmicroelectronics S.R.L., Agrate Brianza Inneres Taktsteuerungsverfahren und Schaltung für programmierbare Speichern
US5424672A (en) * 1994-02-24 1995-06-13 Micron Semiconductor, Inc. Low current redundancy fuse assembly
US5402389A (en) 1994-03-08 1995-03-28 Motorola, Inc. Synchronous memory having parallel output data paths
US5440514A (en) 1994-03-08 1995-08-08 Motorola Inc. Write control for a memory using a delay locked loop
EP0671829B1 (en) * 1994-03-11 2006-06-28 Fujitsu Limited Clock regeneration circuit
US5383143A (en) * 1994-03-30 1995-01-17 Motorola, Inc. Self re-seeding linear feedback shift register (LFSR) data processing system for generating a pseudo-random test bit stream and method of operation
US5554946A (en) 1994-04-08 1996-09-10 International Business Machines Corporation Timing signal generator
US5557224A (en) 1994-04-15 1996-09-17 International Business Machines Corporation Apparatus and method for generating a phase-controlled clock signal
US5497115A (en) 1994-04-29 1996-03-05 Mosaid Technologies Incorporated Flip-flop circuit having low standby power for driving synchronous dynamic random access memory
JP3553639B2 (ja) 1994-05-12 2004-08-11 アジレント・テクノロジーズ・インク タイミング調整回路
US5497355A (en) * 1994-06-03 1996-03-05 Intel Corporation Synchronous address latching for memory arrays
US5740213A (en) * 1994-06-03 1998-04-14 Dreyer; Stephen F. Differential charge pump based phase locked loop or delay locked loop
US5515403A (en) * 1994-06-21 1996-05-07 Dsc Communications Corporation Apparatus and method for clock alignment and switching
US5457407A (en) 1994-07-06 1995-10-10 Sony Electronics Inc. Binary weighted reference circuit for a variable impedance output buffer
TW281830B (zh) 1994-07-28 1996-07-21 Nippon Bickter Kk
JP3537500B2 (ja) 1994-08-16 2004-06-14 バー−ブラウン・コーポレーション インバータ装置
JP3176228B2 (ja) * 1994-08-23 2001-06-11 シャープ株式会社 半導体記憶装置
GB9417266D0 (en) * 1994-08-26 1994-10-19 Inmos Ltd Testing a non-volatile memory
US5428317A (en) 1994-09-06 1995-06-27 Motorola, Inc. Phase locked loop with low power feedback path and method of operation
DE69407588T2 (de) 1994-09-21 1998-07-09 Sgs Thomson Microelectronics Programmierbare digitale Verzögerungsschaltungseinheit
JP3013714B2 (ja) 1994-09-28 2000-02-28 日本電気株式会社 半導体記憶装置
JP2771464B2 (ja) 1994-09-29 1998-07-02 日本電気アイシーマイコンシステム株式会社 ディジタルpll回路
TW280027B (zh) 1994-09-30 1996-07-01 Rambus Inc
JPH08123717A (ja) 1994-10-25 1996-05-17 Oki Electric Ind Co Ltd 半導体記憶装置
US5623523A (en) * 1994-11-07 1997-04-22 Motorola, Inc. Method and apparatus for increasing voltage in a charge pump used in a phase locked loop
JPH08139572A (ja) 1994-11-07 1996-05-31 Mitsubishi Electric Corp ラッチ回路
JP3592386B2 (ja) * 1994-11-22 2004-11-24 株式会社ルネサステクノロジ 同期型半導体記憶装置
JP3233801B2 (ja) 1994-12-09 2001-12-04 沖電気工業株式会社 ビット位相同期回路
JP3260048B2 (ja) 1994-12-13 2002-02-25 株式会社東芝 クロック信号発生回路及び半導体装置
US5497127A (en) * 1994-12-14 1996-03-05 David Sarnoff Research Center, Inc. Wide frequency range CMOS relaxation oscillator with variable hysteresis
US5577236A (en) 1994-12-30 1996-11-19 International Business Machines Corporation Memory controller for reading data from synchronous RAM
US5550515A (en) 1995-01-27 1996-08-27 Opti, Inc. Multiphase clock synthesizer having a plurality of phase shifted inputs to a plurality of phase comparators in a phase locked loop
US5655115A (en) 1995-02-14 1997-08-05 Hal Computer Systems, Inc. Processor structure and method for watchpoint of plural simultaneous unresolved branch evaluation
US5489864A (en) * 1995-02-24 1996-02-06 Intel Corporation Delay interpolation circuitry
US5550549A (en) 1995-02-28 1996-08-27 Harris Corporation Transponder system and method
US5544124A (en) 1995-03-13 1996-08-06 Micron Technology, Inc. Optimization circuitry and control for a synchronous memory device with programmable latency period
US5578940A (en) 1995-04-04 1996-11-26 Rambus, Inc. Modular bus with single or double parallel termination
US5550783A (en) 1995-04-19 1996-08-27 Alliance Semiconductor Corporation Phase shift correction circuit for monolithic random access memory
US5621690A (en) * 1995-04-28 1997-04-15 Intel Corporation Nonvolatile memory blocking architecture and redundancy
JP3386924B2 (ja) 1995-05-22 2003-03-17 株式会社日立製作所 半導体装置
JPH08315567A (ja) 1995-05-22 1996-11-29 Mitsubishi Electric Corp 半導体記憶装置
US6023489A (en) * 1995-05-24 2000-02-08 Leica Geosystems Inc. Method and apparatus for code synchronization in a global positioning system receiver
JP3169794B2 (ja) 1995-05-26 2001-05-28 日本電気株式会社 遅延クロック生成回路
GB2301734B (en) 1995-05-31 1999-10-20 Motorola Ltd Communications system and method of operation
US5581197A (en) 1995-05-31 1996-12-03 Hewlett-Packard Co. Method of programming a desired source resistance for a driver stage
US5576645A (en) 1995-06-05 1996-11-19 Hughes Aircraft Company Sample and hold flip-flop for CMOS logic
US5636173A (en) 1995-06-07 1997-06-03 Micron Technology, Inc. Auto-precharge during bank selection
JPH098796A (ja) 1995-06-16 1997-01-10 Hitachi Ltd データ転送装置
JPH0916282A (ja) 1995-07-04 1997-01-17 Toshiba Corp クロック制御方式
JP3403551B2 (ja) 1995-07-14 2003-05-06 沖電気工業株式会社 クロック分配回路
US5621340A (en) * 1995-08-02 1997-04-15 Rambus Inc. Differential comparator for amplifying small swing signals to a full swing output
JP3252666B2 (ja) 1995-08-14 2002-02-04 日本電気株式会社 半導体記憶装置
US5673005A (en) 1995-08-18 1997-09-30 International Business Machine Corporation Time standard circuit with delay line oscillator
US5578941A (en) 1995-08-23 1996-11-26 Micron Technology, Inc. Voltage compensating CMOS input buffer circuit
US5831545A (en) * 1995-08-25 1998-11-03 Motorola, Inc. Method and apparatus for adjusting a communication strategy in a radio communication system using location
US5657289A (en) 1995-08-30 1997-08-12 Micron Technology, Inc. Expandable data width SAM for a multiport RAM
US5692165A (en) 1995-09-12 1997-11-25 Micron Electronics Inc. Memory controller with low skew control signal
JP3408030B2 (ja) 1995-09-21 2003-05-19 日本プレシジョン・サーキッツ株式会社 位相比較器
US5666322A (en) 1995-09-21 1997-09-09 Nec Electronics, Inc. Phase-locked loop timing controller in an integrated circuit memory
US5652530A (en) 1995-09-29 1997-07-29 Intel Corporation Method and apparatus for reducing clock-data skew by clock shifting
US5767715A (en) 1995-09-29 1998-06-16 Siemens Medical Systems, Inc. Method and apparatus for generating timing pulses accurately skewed relative to clock
SE505090C2 (sv) 1995-10-05 1997-06-23 Ericsson Telefon Ab L M Förfarande och anordning vid generering av en signal
US5748914A (en) 1995-10-19 1998-05-05 Rambus, Inc. Protocol for communication with dynamic memory
US5610558A (en) * 1995-11-03 1997-03-11 Motorola, Inc. Controlled tracking of oscillators in a circuit with multiple frequency sensitive elements
JP3183321B2 (ja) 1995-11-10 2001-07-09 日本電気株式会社 半導体記憶装置
US5898674A (en) * 1995-11-14 1999-04-27 Paradyne Corporation System and method for performing non-disruptive diagnostics through a frame relay circuit
US5841707A (en) 1995-11-29 1998-11-24 Texas Instruments Incorporated Apparatus and method for a programmable interval timing generator in a semiconductor memory
US5594690A (en) * 1995-12-15 1997-01-14 Unisys Corporation Integrated circuit memory having high speed and low power by selectively coupling compensation components to a pulse generator
US6005694A (en) * 1995-12-28 1999-12-21 Mci Worldcom, Inc. Method and system for detecting optical faults within the optical domain of a fiber communication network
US5712883A (en) * 1996-01-03 1998-01-27 Credence Systems Corporation Clock signal distribution system
US5636174A (en) 1996-01-11 1997-06-03 Cirrus Logic, Inc. Fast cycle time-low latency dynamic random access memories and systems and methods using the same
US5719508A (en) * 1996-02-01 1998-02-17 Northern Telecom, Ltd. Loss of lock detector for master timing generator
US5805931A (en) 1996-02-09 1998-09-08 Micron Technology, Inc. Programmable bandwidth I/O port and a communication interface using the same port having a plurality of serial access memories capable of being configured for a variety of protocols
US5712580A (en) 1996-02-14 1998-01-27 International Business Machines Corporation Linear phase detector for half-speed quadrature clocking architecture
US5627791A (en) * 1996-02-16 1997-05-06 Micron Technology, Inc. Multiple bank memory with auto refresh to specified bank
US5668763A (en) 1996-02-26 1997-09-16 Fujitsu Limited Semiconductor memory for increasing the number of half good memories by selecting and using good memory blocks
US5812619A (en) 1996-02-28 1998-09-22 Advanced Micro Devices, Inc. Digital phase lock loop and system for digital clock recovery
US5790612A (en) 1996-02-29 1998-08-04 Silicon Graphics, Inc. System and method to reduce jitter in digital delay-locked loops
US5909130A (en) 1996-04-30 1999-06-01 Lucent Technologies Inc. Digital lock detector for phase-locked loop
US5621739A (en) * 1996-05-07 1997-04-15 Intel Corporation Method and apparatus for buffer self-test and characterization
US6209071B1 (en) 1996-05-07 2001-03-27 Rambus Inc. Asynchronous request/synchronous data dynamic random access memory
JPH09304484A (ja) 1996-05-13 1997-11-28 Nec Corp 半導体記憶装置
US5737342A (en) * 1996-05-31 1998-04-07 Quantum Corporation Method for in-chip testing of digital circuits of a synchronously sampled data detection channel
US5953386A (en) 1996-06-20 1999-09-14 Lsi Logic Corporation High speed clock recovery circuit using complimentary dividers
US5784422A (en) 1996-08-05 1998-07-21 Transcrypt International, Inc. Apparatus and method for accurate synchronization with inbound data packets at relatively low sampling rates
JPH1069769A (ja) * 1996-08-29 1998-03-10 Fujitsu Ltd 半導体集積回路
US5872959A (en) * 1996-09-10 1999-02-16 Lsi Logic Corporation Method and apparatus for parallel high speed data transfer
US5917760A (en) 1996-09-20 1999-06-29 Sldram, Inc. De-skewing data signals in a memory system
US5964884A (en) 1996-09-30 1999-10-12 Advanced Micro Devices, Inc. Self-timed pulse control circuit
JPH10145309A (ja) * 1996-11-05 1998-05-29 Kokusai Electric Co Ltd データ伝送システム
US6115318A (en) 1996-12-03 2000-09-05 Micron Technology, Inc. Clock vernier adjustment
US6038219A (en) * 1996-12-31 2000-03-14 Paradyne Corporation User-configurable frame relay network
US5889829A (en) * 1997-01-07 1999-03-30 Microchip Technology Incorporated Phase locked loop with improved lock time and stability
US6125157A (en) 1997-02-06 2000-09-26 Rambus, Inc. Delay-locked loop circuitry for clock delay adjustment
US5940608A (en) 1997-02-11 1999-08-17 Micron Technology, Inc. Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal
US5920518A (en) 1997-02-11 1999-07-06 Micron Technology, Inc. Synchronous clock generator including delay-locked loop
US5852378A (en) 1997-02-11 1998-12-22 Micron Technology, Inc. Low-skew differential signal converter
KR100214559B1 (ko) 1997-02-20 1999-08-02 구본준 주파수 배가기
US5946244A (en) 1997-03-05 1999-08-31 Micron Technology, Inc. Delay-locked loop with binary-coupled capacitor
JP2993559B2 (ja) 1997-03-31 1999-12-20 日本電気株式会社 位相同期回路
US5831929A (en) 1997-04-04 1998-11-03 Micron Technology, Inc. Memory device with staggered data paths
US6172935B1 (en) 1997-04-25 2001-01-09 Micron Technology, Inc. Synchronous dynamic random access memory device
KR100244466B1 (ko) 1997-04-26 2000-02-01 김영환 클럭 위상 비교기
US6484244B1 (en) * 1997-06-17 2002-11-19 Micron Technology, Inc. Method and system for storing and processing multiple memory commands
US6026134A (en) * 1997-06-19 2000-02-15 Cypress Semiconductor Corp. Phase locked loop (PLL) with linear parallel sampling phase detector
US6005823A (en) 1997-06-20 1999-12-21 Micron Technology, Inc. Memory device with pipelined column address path
US6173432B1 (en) * 1997-06-20 2001-01-09 Micron Technology, Inc. Method and apparatus for generating a sequence of clock signals
KR100268361B1 (ko) 1997-07-01 2000-10-16 정규석 코드분할다중접속 고정수신 시스템의 초기동기 방법
US5953284A (en) 1997-07-09 1999-09-14 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing of a clock signal used to latch digital signals, and memory device using same
US6377646B1 (en) * 1997-07-21 2002-04-23 Cypress Semiconductor Corp. Spread spectrum at phase lock loop (PLL) feedback path
DE19881319C2 (de) 1997-08-06 2003-05-28 Advantest Corp Zeitsteuerungsgenerator
US6442644B1 (en) * 1997-08-11 2002-08-27 Advanced Memory International, Inc. Memory system having synchronous-link DRAM (SLDRAM) devices and controller
US6011732A (en) * 1997-08-20 2000-01-04 Micron Technology, Inc. Synchronous clock generator including a compound delay-locked loop
US6021268A (en) * 1997-08-21 2000-02-01 Analytical Graphics, Inc. Method and apparatus for modeling receiver bandwidth for telecommunications analysis
US5940609A (en) 1997-08-29 1999-08-17 Micorn Technology, Inc. Synchronous clock generator including a false lock detector
US5926047A (en) 1997-08-29 1999-07-20 Micron Technology, Inc. Synchronous clock generator including a delay-locked loop signal loss detector
US5945855A (en) 1997-08-29 1999-08-31 Adaptec, Inc. High speed phase lock loop having high precision charge pump with error cancellation
US6101197A (en) 1997-09-18 2000-08-08 Micron Technology, Inc. Method and apparatus for adjusting the timing of signals over fine and coarse ranges
US5990719A (en) 1997-10-07 1999-11-23 Intel Corporation Adaptive filtering scheme for sampling phase relations of clock networks
US6175928B1 (en) 1997-12-31 2001-01-16 Intel Corporation Reducing timing variance of signals from an electronic device
US6105157A (en) 1998-01-30 2000-08-15 Credence Systems Corporation Salphasic timing calibration system for an integrated circuit tester
US6014042A (en) * 1998-02-19 2000-01-11 Rambus Incorporated Phase detector using switched capacitors
US6269451B1 (en) 1998-02-27 2001-07-31 Micron Technology, Inc. Method and apparatus for adjusting data timing by delaying clock signal
US6160423A (en) 1998-03-16 2000-12-12 Jazio, Inc. High speed source synchronous signaling for interfacing VLSI CMOS circuits to transmission lines
US6285726B1 (en) 1998-05-18 2001-09-04 National Semiconductor Corporation 10/100 mb clock recovery architecture for switches, repeaters and multi-physical layer ports
US6041419A (en) * 1998-05-27 2000-03-21 S3 Incorporated Programmable delay timing calibrator for high speed data interface
US6016282A (en) * 1998-05-28 2000-01-18 Micron Technology, Inc. Clock vernier adjustment
US6327318B1 (en) 1998-06-30 2001-12-04 Mosaid Technologies Incorporated Process, voltage, temperature independent switched delay compensation scheme
JP2000048586A (ja) 1998-07-30 2000-02-18 Fujitsu Ltd 不揮発性半導体記憶装置
US6150889A (en) 1998-08-03 2000-11-21 Motorola, Inc. Circuit and method for minimizing recovery time
US6338127B1 (en) * 1998-08-28 2002-01-08 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same
US6438043B2 (en) 1998-09-02 2002-08-20 Micron Technology, Inc. Adjustable I/O timing from externally applied voltage
US6349399B1 (en) 1998-09-03 2002-02-19 Micron Technology, Inc. Method and apparatus for generating expect data from a captured bit pattern, and memory device using same
US6029250A (en) * 1998-09-09 2000-02-22 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing offset between a clock signal and digital signals transmitted coincident with that clock signal, and memory device and system using same
US6185631B1 (en) * 1998-10-14 2001-02-06 International Business Machines Corporation Program for transferring execution of certain channel functions to a control unit and having means for combining certain commands and data packets in one sequence
US6094441A (en) * 1998-10-30 2000-07-25 Advanced Micro Devices, Inc. Apparatus and method for controlling transmission parameters of home network stations transmitting on a telephone line medium
JP3913377B2 (ja) 1998-11-04 2007-05-09 富士通株式会社 半導体記憶装置
US6526111B1 (en) * 1998-11-23 2003-02-25 Sigmatel, Inc. Method and apparatus for phase locked loop having reduced jitter and/or frequency biasing
US6430696B1 (en) * 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same
US6194917B1 (en) * 1999-01-21 2001-02-27 National Semiconductor Corporation XOR differential phase detector with transconductance circuit as output charge pump
US6493320B1 (en) * 1999-02-12 2002-12-10 Fujitsu Limited Automatic initialization and tuning across a high speed, plesiochronous, parallel link
US6470060B1 (en) * 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
US6473871B1 (en) * 1999-08-31 2002-10-29 Sun Microsystems, Inc. Method and apparatus for HASS testing of busses under programmable control
US6502212B1 (en) * 1999-08-31 2002-12-31 Sun Microsystems, Inc. Method and apparatus for bus parameter optimization using probes of system configurations
US6643787B1 (en) 1999-10-19 2003-11-04 Rambus Inc. Bus system optimization
US6580531B1 (en) * 1999-12-30 2003-06-17 Sycamore Networks, Inc. Method and apparatus for in circuit biasing and testing of a modulated laser and optical receiver in a wavelength division multiplexing optical transceiver board
US6910146B2 (en) 1999-12-31 2005-06-21 Intel Corporation Method and apparatus for improving timing margin in an integrated circuit as determined from recorded pass/fail indications for relative phase settings
US6816987B1 (en) * 2000-03-25 2004-11-09 Broadcom Corporation Apparatus and method for built-in self-test of a data communications system
EP1320936B1 (en) * 2000-08-03 2014-04-02 Intel Mobile Communications GmbH Flexible preamble processing
JP4135311B2 (ja) 2000-10-26 2008-08-20 松下電工株式会社 生産計画作成方法およびそのシステム
US6944692B2 (en) * 2001-09-13 2005-09-13 Sun Microsystems, Inc. Automated calibration of I/O over a multi-variable eye window
US7603468B2 (en) * 2002-01-14 2009-10-13 Agere Systems, Inc. Home adaptive transceiver for home networking communication system
US7187656B2 (en) * 2002-05-02 2007-03-06 General Instrument Corporation Method and system for processing tones to reduce false detection of fax and modem communications
US20030219253A1 (en) * 2002-05-21 2003-11-27 Hrl Laboratories, Llc Proactive techniques for sustenance of high-speed fixed wireless links
US7017086B2 (en) * 2002-06-18 2006-03-21 Sun Microsystems, Inc. Round-robin updating for high speed I/O parallel interfaces
US6980824B2 (en) * 2003-04-17 2005-12-27 International Business Machines Corporation Method and system for optimizing transmission and reception power levels in a communication system
US6809555B1 (en) 2003-05-02 2004-10-26 Xilinx, Inc. Glitch-free digital phase detector circuits and methods with optional offset and lock window extension
US7203207B2 (en) * 2003-05-30 2007-04-10 Motorola, Inc. Method for selecting an operating mode based on a detected synchronization pattern
US8606946B2 (en) * 2003-11-12 2013-12-10 Qualcomm Incorporated Method, system and computer program for driving a data signal in data interface communication data link

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