CN102403183B - 等离子体蚀刻处理装置及其方法和半导体元件制造方法 - Google Patents

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Abstract

本发明提供能够更精确地蚀刻成所希望的形状的等离子体蚀刻处理装置及其方法和半导体元件制造方法。等离子体蚀刻处理装置11包括：在内部对被处理基板进行蚀等离子体处理的处理容器12；向处理容器12内供给等离子体处理用的气体的气体供给部13；配置在处理容器12内，在其上支承被处理基板W的支承台14；产生等离子体激励用的微波的微波发生器15；使用由微波发生器15产生的微波，在处理容器12内产生等离子体的等离子体发生单元；调整处理容器12内的压力的压力调整单元；向支承台14供给交流偏置电力的偏置电力供给单元；以交替反复地进行停止和供给的方式控制偏置电力供给单元的交流偏置电力的控制单元。

Description

等离子体蚀刻处理装置及其方法和半导体元件制造方法
技术领域
本发明涉及等离子体蚀刻处理装置、等离子体蚀刻处理方法和半导体元件制造方法，特别是，涉及对被处理基板进行蚀刻处理的等离子体蚀刻处理装置、使用这种等离子体蚀刻处理装置的等离子体蚀刻处理方法和对被处理基板进行蚀刻处理来制造的半导体元件制造方法。
背景技术
LSI(LargeScaleIntegratedcircuit，大规模集成电路)或MOS(MetalOxideSemiconductor，金属氧化物半导体)晶体管等半导体元件，通过对作为被处理基板的半导体基板(晶片)实施蚀刻或CVD(ChemicalVaporDeposition，化学气相沉积)、溅射等处理来制造。就蚀刻或CVD、溅射等处理而言，存在使用等离子体作为其能量供给源的处理方法，即，等离子体蚀刻或等离子体CVD、等离子体溅射等。
这里，在日本特开2008-53516号公报(专利文献1)中，公开了在蚀刻时，能够使形成的槽部和孔部的各底部实质上同时到达蚀刻阻挡膜(etchingstopper)的蚀刻方法的技术。
现有技术文献
专利文献
【专利文献1】日本特开2008-53516号公报
发明内容
发明要解决的课题
对使用专利文献1中公开的装置，对被处理基板进行蚀刻的情况进行简单说明。首先，在作为被处理基板的硅基板上，例如在形成抗蚀剂掩模(resistmask)之后，形成截面呈矩形的作为硬掩模(hardmask)的掩模层。然后，使形成有掩模层的被处理基板支承在等离子体蚀刻处理装置内的支承台上。然后，在规定的压力环境下，向处理容器内供给等离子体处理用的气体，通过利用微波等产生的等离子体进行蚀刻。这样，得到所希望的形状，例如，未形成掩模层的部分以后成为作为绝缘层的较浅的槽的形状。
这里，就被处理基板的蚀刻处理而言，可能产生如下所述的问题。即，在蚀刻处理时，理想的是所形成的截面呈矩形的掩模层保持其原来的形状不变，具体而言，形成矩形的角部和夹在角部之间的平坦部同样地在向下方向被切削的状态下残存。但是，例如在使用各向异性较高的蚀刻气体进行了蚀刻的情况下，有可能仅是掩模层的角部被积极地蚀刻。于是，作为其结果，在应当在掩模层间形成的槽形部分，通过蚀刻形成的槽的侧壁有可能成为锥形即形成倾斜。这种形状并不理想。
本发明的目的在于提供能够更精确地蚀刻成所希望的形状的等离子体蚀刻处理装置。
本发明的其他目的在于提供能够更精确地蚀刻成所希望的形状的等离子体蚀刻处理方法。
本发明的再一个目的在于提供能够更精确地蚀刻成所希望的形状的半导体元件制造方法。
用于解决课题的方法
本发明的等离子体蚀刻处理装置，通过所产生的等离子体对被处理基板进行蚀刻处理，上述等离子体蚀刻处理装置的特征在于，包括：在内部对被处理基板进行等离子体处理的处理容器；向上述处理容器内供给等离子体处理用的气体的气体供给部；支承台，上述支承台配置在上述处理容器内，在该支承台上支承上述被处理基板；产生等离子体激励用的微波的微波发生器；等离子体发生单元，其使用由上述微波发生器产生的微波，在上述处理容器内产生等离子体；调整上述处理容器内的压力的压力调整单元；对上述支承台供给交流偏置电力的偏置电力供给单元；和控制单元，以交替反复地进行停止和供给的方式控制上述偏置电力供给单元的交流偏置电力。
根据本发明的其他方面，本发明的等离子体蚀刻处理方法，其特征在于：使用等离子体蚀刻处理装置，通过所产生的等离子体对被处理基板进行蚀刻处理，上述等离子体蚀刻处理装置包括：在内部对被处理基板进行等离子体处理的处理容器；向上述处理容器内供给等离子体处理用的气体的气体供给部；支承台，上述支承台配置在上述处理容器内，在该支承台上支承上述被处理基板；产生等离子体激励用的微波的微波发生器；等离子体发生单元，其使用由上述微波发生器产生的微波，在上述处理容器内产生等离子体；和调整上述处理容器内的压力的压力调整单元，以交替反复地进行停止和供给的方式控制上述偏置电力供给单元的交流偏置电力，将交流偏置电力供给到上述支承台，对上述被处理基板进行蚀刻处理。
另外，根据本发明的另一个方面，上述半导体元件通过将在被支承于支承台上的硅基板上设置的氮化硅作为掩模进行等离子体蚀刻来制造，上述半导体元件制造方法的特征在于，包括：在对上述硅基板进行蚀刻时，以使含有氧原子的气体相对于等离子体处理用的全部气体的浓度为0.05％以上5％以下的方式，供给上述等离子体处理用的气体的工序；和以使占空比高于0.5低于1.0的方式，控制向上述支承台供给的偏置电力的工序，上述占空比为交流偏置电力的供给时间(a)相对于将上述供给时间(a)与停止时间相加所得到的时间(b)的比(a/b)。
另外，根据本发明的另一个方面，对于被支承在支承台上的被处理基板，通过所产生的等离子体对被处理基板进行等离子体蚀刻处理，上述等离子体蚀刻方法的特征在于，包括：向处理容器内供给蚀刻气体和具有将反应副生成物自由基氧化并改性的作用的气体，来生成等离子体的工序；通过蚀刻切削上述被处理基板的工序；将堆积的反应副生成物自由基氧化并改性的工序；和通过调整被施加于支承上述被处理基板的支承台的偏置电力中的占空比和上述偏置电力的频率，来控制上述反应副生成物的堆积量的工序，上述占空比为交流偏置电力的供给时间(a)相对于将上述供给时间(a)与停止时间相加所得到的时间(b)的比(a/b)。
发明的效果
根据这样的等离子体蚀刻处理装置、等离子体蚀刻处理方法和半导体元件制造方法，在蚀刻处理时，能够更精确地蚀刻成所希望的形状。
附图说明
图1是概略表示本发明的一个实施方式的等离子体蚀刻处理装置的结构的概略截面图。
图2是从板厚方向看到的本发明的一个实施方式的等离子体蚀刻处理装置所具备的缝隙天线(slotantenna)板的图。
图3是表示在STI(ShallowTrenchIsolation，浅槽隔离)形成工序中，形成有截面呈矩形的掩模层的被处理基板的一部分的概略截面图。
图4是表示在STI形成工序中，蚀刻处理中途的理想形状的被处理基板的一部分的概略截面图。
图5是表示在STI形成工序中，蚀刻处理结束后的理想形状的被处理基板的一部分的概略截面图。
图6是表示在STI形成工序中，蚀刻处理中途的侧壁是锥形的被处理基板的一部分的概略截面图。
图7是表示在STI形成工序中，蚀刻处理结束后的侧壁是锥形的被处理基板的一部分的概略截面图。
图8是表示本发明的一个实施方式的STI形成工序中的等离子体蚀刻处理方法的代表性工序的流程图。
图9是表示交流偏置(偏置)的接通断开状态的曲线图。
图10是表示在STI形成工序中，在蚀刻处理中途接通偏置的状态下的被处理基板的一部分的图像(image)的图。
图11是表示在STI形成工序中，在蚀刻处理中途断开偏置的状态下的被处理基板的一部分的图像的图。
图12是关于RIE(ReactiveIonEtching，反应离子刻蚀)延迟(lag)的等高线图。
图13表示关于蚀刻的选择比的等高线图。
图14是在占空比为0.25的情况下，从横方向看到的通过蚀刻切削的区域的间隔较窄时的蚀刻处理结束后的硅基板的一部分的电子显微镜照片。
图15是在占空比为0.25的情况下，从横方向看到的通过蚀刻切削的区域的间隔较宽时的蚀刻处理结束后的硅基板的一部分的电子显微镜照片。
图16是在连续施加偏置的情况下，从横方向看到的通过蚀刻切削的间隔较窄时的蚀刻处理结束后的硅基板的一部分的电子显微镜照片。
图17是在连续施加偏置的情况下，从横方向看到的通过蚀刻切削的间隔较宽时的蚀刻处理结束后的硅基板的一部分的电子显微镜照片。
图18是在占空比为0.75的情况下，从横方向看到的通过蚀刻切削的间隔较窄时的蚀刻处理结束后的硅基板的一部分的电子显微镜照片。
图19是在占空比为0.75的情况下，从横方向看到的通过蚀刻切削的间隔较宽时的蚀刻处理结束后的硅基板的一部分的电子显微镜照片。
图20是表示在SAC(SelfAlignContact，自对准接触)形成工序中，形成有截面呈矩形的掩模层的被处理基板的一部分的概略截面图。
图21是表示在SAC形成工序中，蚀刻处理中途的理想形状的被处理基板的一部分的概略截面图。
图22是表示在SAC形成工序中，蚀刻处理结束后的理想形状的被处理基板的一部分的概略截面图。
图23是表示在SAC形成工序中，蚀刻处理中途的氮化硅膜层的侧壁被切削的被处理基板的一部分的概略截面图。
图24是表示在SAC形成工序中，蚀刻处理结束后的栅极电极层露出的被处理基板的一部分的概略截面图。
图25是表示本发明的其他实施方式的SAC形成工序中的等离子体蚀刻处理方法的代表性工序的流程图。
图26是表示在SAC形成工序中，断开了偏置时的被处理基板的一部分的概略截面图。
图27是表示在SAC形成工序中，接通了偏置时的被处理基板的一部分的概略截面图。
图28是表示在进行间隔物蚀刻(spacereching，间隔层蚀刻)的工序中，形成有栅极电极层等的被处理基板的一部分的概略截面图。
图29是表示在进行间隔物蚀刻的工序中，第一蚀刻结束后的理想形状的被处理基板的一部分的概略截面图。
图30是表示在进行间隔物蚀刻的工序中，第二蚀刻结束后的理想形状的被处理基板的一部分的概略截面图。
图31是表示本发明的又一个实施方式的间隔物蚀刻的等离子体蚀刻处理方法的代表性工序的流程图。
图32是表示在进行间隔物蚀刻的工序中，断开了偏置时的被处理基板的一部分的概略截面图。
图33是表示在进行间隔物蚀刻的工序中，接通了偏置时的被处理基板的一部分的概略截面图。
图34是表示除去了侧区域(侧面区域)的间隔物层(间隔层)的阶段中的被处理基板的一部分的概略截面图。
图35是表示除去了保护膜的阶段中的被处理基板的一部分的概略截面图。
图36是表示侧区域的保护膜的厚度变厚时的被处理基板的一部分的概略截面图。
图37是表示除去了侧区域的保护膜的厚度变厚时的保护膜的阶段中的被处理基板的一部分的概略截面图。
图38是表示在进行间隔物蚀刻的工序中，底壁和侧壁的蚀刻速度与占空比的关系的曲线图。
图39是表示在进行间隔物蚀刻的工序中，底壁和侧壁的蚀刻速度与间歇频率的关系的曲线图。
图40是表示在进行间隔物蚀刻的工序中，接通断开频率与占空比的关系的等高线图。
附图标记说明
11：等离子体蚀刻处理装置
12：处理容器
13：气体供给部
14：支承台
15：微波发生器
16：导波管
17：同轴导波管
18：电介质板
19、41、42：缝隙
20：缝隙天线板
21：电介质窗
22：底部
23：侧壁
24：环状部件
25：排气孔
26：O形环
27：高频电源
28：匹配单元
31、34：气体供给口
32：中央气体供给部
33：中空状部件
35：外部气体供给部
36：微波匹配器
37：中心导体
38：外周导体
39：模式转换器
43：缝隙对
44：内周侧缝隙对组
45：外周侧缝隙对组
46：贯通孔
47：中心
48：下表面
49：电介质窗凹部
51、66、81：硅基板
52a、52b、71：掩模层
53a、53b：角部
54：平坦部
55、72：槽
56a、56b、73a、73b、73c、73d：侧壁
57、74：底壁
58、77：上端
59、76、87：保护膜
61、62：线
63、64、75a、75b、86a、86b、86c、88a、88b、88c、90、91、92、94、95、96、97：区域
67、83：栅极电极层
68、84：栅极侧壁部
69：氮化硅膜层
70：氧化硅膜层
82：栅极绝缘膜层
85、89：间隔物层
93a、93b、93c、93d：端部
具体实施方式
以下参照附图说明本发明的实施方式。首先，说明本发明的一个实施方式的等离子体蚀刻处理装置的结构。图1是概略地表示本发明的一个实施方式的等离子体蚀刻处理装置的结构的概略截面图。图2是从板厚方向看到的图1所示的等离子体蚀刻处理装置所具备的缝隙天线板的图。
参照图1和图2，等离子体蚀刻处理装置11是将微波作为等离子体源的微波等离子体蚀刻处理装置。等离子体蚀刻处理装置11包括：在内部具有对被处理基板W进行等离子体处理的处理空间的处理容器12；向处理容器12内供给等离子体处理用的气体等的气体供给部13；设置在处理容器12内、并在其上支承被处理基板W的支承台14；设置在处理容器12的外部、并产生等离子体激励用的微波的微波发生器15；将由微波发生器15产生的微波导入到处理容器12内的导波管16和同轴导波管17；与同轴导波管17的下方端部连结、并沿着径方向传播由同轴导波管17导入的微波的电介质板(介电体板)18；配置在电介质板18的下方侧，发射由电介质板18传播的微波的具有多个缝隙(长孔)19的缝隙天线板20；配置在缝隙天线板20的下方侧，沿着径方向传播从缝隙19发射出的微波并且使其在处理容器12内透过的电介质窗(介电体窗)21；和控制等离子体蚀刻处理装置11整体的控制部(未图示)。控制部对气体供给部13的气体流量、处理容器12内的温度等用于对被处理基板W进行等离子体处理的工艺条件进行控制。另外，控制部在蚀刻处理时作为控制装置来进行控制动作，以使后述的偏置电力供给单元的交流偏置电力，交替地反复进行停止和供给。另外，等离子体蚀刻处理装置11包括对处理容器12内进行减压的TMP(TurboMolecularPump：涡轮分子泵)(未图示)，控制部还作为控制TMP的工作状态等，将处理容器12内的压力调整为包含真空的规定压力的压力调整单元来工作。另外，从易于理解的观点出发，在图1中，概略地表示了缝隙19的开口形状。
处理容器12包括：位于支承台14的下方侧的底部22；从底部22的外周向上方向延伸的侧壁23；配置成载置在侧壁23的上方侧、并能够在其上载置电介质窗21的环状部件24。侧壁23是圆筒状。在处理容器12的底部22，设置有排气用的排气孔25。处理容器12的上部侧开口，通过配置在处理容器12的上部侧的电介质窗21和在电介质窗21与处理容器12、具体而言是构成处理容器12的环状部件24之间存在的作为密封部件的O形环26，能够密封地构成处理容器12。
在支承台14，RF(radiofrequency，射频)偏置用的高频电源27经由匹配单元28与支承台14的电极电连接。作为该偏置电力供给单元的高频电源27，以规定的功率输出适合于对被引入到被处理基板W的离子的能量进行控制的一定频率，例如13.56MHz的高频，供给到支承台14侧。匹配单元28收容有匹配器，该匹配器用于在高频电源27侧的阻抗与主要是电极、等离子体、处理容器12等负载侧的阻抗之间取得匹配的匹配器，在该匹配器中包括自偏置生成用的隔直流电容器(blockingcapacitor，阻塞电容器)。关于被供给到支承台14侧的偏置的详细内容将在后面叙述。另外，支承台14与底部22绝缘。此外，虽然没有图示，但也可以具备支承被处理基板W的支承机构或进行温度调节的温度调节机构。
气体供给部13包括：具有朝向被处理基板W的中央并供给气体的气体供给口31的中央气体供给部32；和由圆环形的中空状部件33构成，具有朝向径方向内侧供给气体的气体供给口34的外部气体供给部35。中央气体供给部32和外部气体供给部35分别从处理容器12外向处理容器12内供给等离子体处理用的气体等。关于从气体供给口31、34供给的气体各自的流动方向，用图1中的箭头F1和F2表示。另外，关于从中央气体供给部32和外部气体供给部35供给的气体的流量比等能够任意选择，例如，当然也能够完全不从中央气体供给部32供给气体，而仅从外部气体供给部35向处理容器12内供给气体。
具有微波匹配器36的微波发生器15，通过由中心导体37和外周导体38构成的同轴导波管17和模式转换器39，连接到导入微波的导波管16的上游侧。构成同轴导波管17、且均呈圆筒状的中心导体37和外周导体38，它们的径方向的中心一致，中心导体37的外径面与外周导体38的内径面之间隔开间隔，沿着图1纸面中的上下方向延伸地配置。例如，由微波发生器15产生的TE模式的微波通过导波管16，被模式转换器39转换成TEM模式，在同轴导波管17传播。作为在微波发生器15中产生的微波的频率，例如选择2.45GHz。
缝隙天线板20是薄板状，且是圆板状。缝隙天线板20的板厚方向的2个面分别是平坦的。在缝隙天线板20设置有多个贯通板厚方向的多个缝隙(slot)19。缝隙19形成为在一个方向上较长的第一缝隙41和在与第一缝隙41正交的方向上较长的第二缝隙42相邻地构成一对。具体而言，相邻的2个缝隙41、42为一对，配置成大致八字形。即，缝隙天线板20是具有由沿着一个方向延伸的第一缝隙41和沿着与一个方向垂直的方向延伸的第二缝隙42构成的缝隙对43的结构。另外，关于缝隙对43的一例，图示在图2中由虚线表示的区域中。
所设置的缝隙对43大致分为：配置在内周侧的内周侧缝隙对组44和配置在外周侧的外周侧缝隙对组45。在内周侧缝隙对组44中，7对缝隙对43分别沿着周方向(圆周方向)等间隔地配置。在外周侧缝隙对组45中，28对缝隙对43分别沿着周方向等间隔地配置。在缝隙天线板20的径方向的中央也设置有贯通孔46。缝隙天线板20具有以径方向的中心47为中心的旋转对称性。
电介质窗21呈大致圆板状，具有规定的板厚。电介质窗21由电介质构成，作为电介质窗21的具体的材质，能够列举石英或氧化铝等。电介质窗21在图1中的下侧被载置在环状部件24上，气密地安装于等离子体蚀刻处理装置11。电介质窗21中的、在等离子体蚀刻处理装置11具备时作为生成等离子体一侧的下表面48的径方向外侧区域，呈环状地连接，电介质窗21的板厚方向内侧，设置有在这里朝向图1的纸面上方锥状地凹陷的电介质窗凹部49。通过该电介质窗凹部49，能够在电介质窗21的径方向外侧区域，形成使电介质窗21的厚度连续变化的区域，形成具有适合于生成等离子体的各种工艺条件的电介质窗21的厚度的共振区域。于是，能够根据各种工艺条件，确保电介质窗21的下部区域的等离子体的高稳定性。
由微波发生器15产生的微波通过同轴导波管17，向电介质板18传播，从设置在缝隙天线板20的多个缝隙19向电介质窗21发射。透过电介质窗21后的微波，在电介质窗21的正下方产生电场，在处理容器12内生成等离子体。在电介质窗21的正下方生成的等离子体向远离电介质窗21的方向、即朝向支承台14的方向扩散。然后，在由扩散的等离子体形成的、包含载置于支承台14的被处理基板W的等离子体扩散区域，对被处理基板W进行等离子体蚀刻处理等等离子体处理。将在等离子体蚀刻处理装置11中被供于处理的微波等离子体使用上述缝隙天线板20的等离子体蚀刻处理装置称为RLSA(RadialLineSlotAntenna：径向线缝隙天线)方式的等离子体蚀刻处理装置。根据这样的等离子体蚀刻处理装置11，能够以比较低的电子温度和比较高的电子密度进行等离子体处理，因此能够抑制处理时对被处理基板W的等离子体损伤，能够进行高速的处理。
此外，作为用于蚀刻的气体所包含的气体，例如除了Ar(氩)气这样的惰性气体、含有O(氧)原子的O2气之外，还包括HBr气体、BCl3气体、CF3I气体、CH2F2气体、CH3F气体等。另外，当使用在气体的分子结构中较多地含有H(氢)原子的气体时，作为反应副生成物，存在生成蒸气气压较低的化合物的倾向。另外，作为蚀刻对象物，具体而言，例如能够列举硅(Si)。而且，存在根据用于蚀刻的气体而分别不同的情况，但是以硅作为对象物进行了蚀刻时的反应副生成物，例如能够列举SiBrO、SiBr、SiI、SiClO等。
接着，说明使用这样的等离子体蚀刻处理装置11，通过等离子体对被处理基板进行蚀刻处理的情况。目前，基于元件的微细化的观点，存在形成STI作为元件分离区域的情况。首先，简单说明在STI形成工序中，以所希望的形状即所谓的理想形状进行蚀刻的情况。
图3、图4和图5是表示这种情况下的被处理基板的一部分的概略截面图。首先，参照图3，在作为被处理基板的硅基板51上，形成截面呈矩形的作为硬掩模的掩模层52a、52b。然后，进行蚀刻处理。这种情况下，在形成有掩模层52a的部位，如图4所示，无论在角部53a、53b，还是在位于角部53a、53b之间的平坦部54，局部都没有被切削，这是很理想的。即，优选在蚀刻中掩模层52a、52b几乎不被切削，或者，在掩模层52a、52b的上侧的各部分，向图4中的下方向均等地被切削。然后，想要在掩模层52a、52b之间形成的槽55，在垂直方向上被切削而形成。最终，成为图5所示的形状，该形状是理想的。即，构成槽55的左右两侧的侧壁56a、56b是在图5中的上下方向上笔直地延伸的形状，关于位于侧壁56a、56b的最下端、且与侧壁56a、56b一起构成槽55的底壁57，优选是在左右方向上也笔直地延伸的形状。
然而，例如在使用各向异性较高的蚀刻气体的情况下，如图6所示，通过蚀刻也逐渐切削掩模层52a、52b，但是在该情况下，掩模层的角部53a、53b与平坦部54相比被更多地切削。
于是，最终如图7所示，在掩模层52a、52b之间形成的通过蚀刻形成的槽55，其侧壁56a、56b的形状成为锥形。即，并非成为在上下方向上笔直地延伸的形状，硅基板51的上端58与侧壁56a所成的角部度θ在该情况下成为钝角。这样的形状不是蚀刻处理中所希望的形状，故不优选。另外，图6是与上述的图4对应的截面图，图7是与上述的图5对应的截面图。
特别是，目前由于微细化的要求较高，因此所形成的抗蚀剂掩模层的薄膜化进一步发展，与此对应地存在硬掩模的厚度也变薄的倾向。在这样的状况下，为了避免槽55形成锥形，需要进行硅基板51相对于硬掩模的高选择比的蚀刻，以尽可能地不切削掩模层52a、52b。这样的蚀刻由于蚀刻处理条件被限定，所以能够尽可能地避免，故优选。
这里，参照图8，说明本发明的一个实施方式的等离子体蚀刻处理。图8是表示本发明的一个实施方式的STI形成工序中的等离子体蚀刻处理方法的代表性工序的流程图。首先，如图3所示，在作为被处理基板W的硅基板51上形成掩模层52a、52b(图8(A))。然后，使用上述图1所示的等离子体蚀刻处理装置11进行利用等离子体的蚀刻(图8(B))。这里，作为STI形成工序，供给混合有氩(Ar)气、溴化氢(HBr)气体和氧(O2)气的气体进行蚀刻。
这种情况下，通过使用控制部进行控制，交替反复地进行停止和供给、间歇地供给经由支承台14向被处理基板W供给的偏置电力。即，在蚀刻处理时，交替反复地进行作为偏置电力供给单元的高频电源27的交流偏置电力的偏置接通(图8(C))和偏置断开(图8(D))，间歇地供给偏置电力。
这样，交替反复地进行偏置的接通和断开，来进行蚀刻。然后，如图5所示那样，当底壁57的上下方向的位置成为目标位置时，即，当到达规定的槽深度时，结束蚀刻(图8(E))。蚀刻结束时，例如，如果蚀刻开始后经过规定的时间，则可以视为底壁57的上下方向的位置成为目标位置，也可以测定并确认硅基板51的上端58与底壁57在上下方向的长度后，结束蚀刻。
接着，说明在这种情况下，被间歇供给的偏置电力的详细情况。图9是表示上述STI形成工序中的交流偏置的接通断开状态的曲线图。图9中，纵轴表示偏置的接通断开状态，横轴表示时间。在纵轴上，用线61表示的矩形波形中的位于上方位置的状态表示接通状态，位于下方位置的状态表示断开状态。另外，在用线62表示的波形中，波形在上下方向上变动的状态表示接通状态，波形在上下方向上不变动的状态表示断开状态。参照图9，上述的偏置电力的供给时间(a)用图9中的“a”表示。此外，将上述的交流偏置电力的供给时间(a)和停止时间相加所得到的时间(b)用图9中的“b”表示。此外，关于停止时间，是从b减去了a的时间，用图9中的“c”表示。
这里，在STI形成工序中，优选以使占空比高于0.5低于1.0的方式，控制偏置电力的供给，该占空比是交流偏置电力的供给时间(a)相对于将该供给时间(a)与停止时间相加所得到的时间(b)的比(a/b。即，在蚀刻处理时，优选以使占空比(a/b)高于0.5低于1.0的方式，间歇地供给偏置电力。
通过这样的结构，在蚀刻处理时，能够如后述那样利用改性后的保护膜进行蚀刻处理。从而，能够更精确地蚀刻成所希望的形状。
说明这种蚀刻的原理则考虑如下。即，在间歇地进行了偏置供给的情况下，在利用等离子体进行蚀刻处理时，交替出现：偏置断开的状态即不供给偏置电力的状态，和偏置接通的状态即供给偏置电力的状态。
图10是表示这种情况下的被处理基板的一部分的概略截面图，与图4、图6对应。当偏置为断开的状态时，在硅基板51的整个表面以堆积的方式形成有由当偏置为接通状态时所生成的沉积物(反应副生成物)形成的极薄的保护膜59。这种情况下，掩模层52a、52b由于位于上下方向的上侧的区域，即比底壁57附近更接近等离子体的位置，因此形成在掩模层52a、52b上的保护膜59比在槽55的底壁57的区域形成的保护膜59厚。
然后，通过存在于硅基板51附近的自由基对所形成的保护膜59进行改性。这里所说的改性根据所使用的气体等不同，例如是氮化、氧化、Br化、CBr化、Cl化等，使膜硬化。这里，位于上侧的掩模层52a、52b的附近与位于下侧的底壁57的附近相比，由于自由基的存在概率高，因此所形成的保护膜59的改性的效果更显著。即，形成在掩模层52a、52b上的保护膜59的改性的程度，比在槽55的底壁57的区域形成的保护膜59的改性的程度高。于是，形成在掩模层52a、52b上的保护膜59比形成在底壁57的区域的保护膜59硬。
然后，接通偏置。图11是表示这种情况下的被处理基板的一部分的截面图，与图4、图6对应。在偏置为接通的状态时，在硅基板51的整个面，通过蚀刻被切削。这种情况下，关于掩模层52a、52b，由于与底壁57相比位于上侧，因此在蚀刻作用比较强的区域中将改性后的保护膜59切削。但是，由于形成在掩模层52a、52b上的保护膜59比较厚，通过改性变得比较硬，因此其结果是，掩模层52a、52b自身几乎不被切削。与此相对，关于底壁57的区域，由于所形成的保护膜59比较薄，几乎未进行改性，处于不太硬的状态，因此尽管是蚀刻作用比较弱的区域，形成在底壁57的区域的保护膜59也被早早地除去。而且，硅基板51中的底壁57的区域被积极地向垂直方向的下侧切削。
像这样交替反复地进行偏置的断开和接通，来进行蚀刻。于是，能够抑制掩模层52a、52b的由蚀刻进行的除去，并且将掩模层52a、52b之间向垂直方向的下侧切削，且持续切削通过蚀刻得到的槽，进行蚀刻得到所希望的形状。即，像这样通过在上述的定时反复进行偏置的接通和断开，能够更精确地蚀刻成所希望的形状。按照这样的原理进行蚀刻。另外，从容易理解的观点出发，图10和图11中夸张地加厚示出了保护膜59。而且，以下的图中也同样夸张地加厚示出了保护膜。
图12中表示关于RIE延迟的等高线图，即等值线图。图13是关于蚀刻的选择比的等高线图。在图12和图13中，纵轴表示偏置的接通断开的频率，横轴表示接通时间的比例，即上述的占空比。另外，这种情况下的蚀刻处理时的反应气体中的氧气的添加量为0.2％。即，含有氧原子的气体在反应气体整体中所占的比例为0.2％。
这里，说明RIE延迟则如下。图14和图15是从横方向看到的蚀刻处理结束后的硅基板的一部分的电子显微镜照片。关于图14所示的硅基板，是在通过蚀刻切削的间隔较窄的情况下，关于图15所示的硅基板，是在通过蚀刻切削的间隔较宽的情况下。参照图14和图15，将间隔较窄时从硅基板的上端58到底壁57的上下方向的长度记为d1，将间隔较宽时从硅基板的上端58到底壁57的上下方向的长度记为d2，则RIE延迟用d1/d2表示。在蚀刻处理时，与间隔的宽窄无关，由于希望从上端58到底壁57的上下方向的长度相等，因此关于该RIE延迟的值，优选接近于1。另一方面，选择比优选其值较高。即，优选基底层即硅基板的层相对于掩模层的切削比例高。另外，图14和图15是占空比为0.25的情况。
参照图12，当偏置接通时间的比例小时，具体而言，当占空比小于0.5时，则与频率无关，RIE延迟的值至少低于0.9。另一方面，当占空比在0.75附近时，RIE延迟的值更接近于1。特别是，当频率为10Hz(赫兹)～30Hz时，在用图12中的阴影线表示的区域63中，RIE延迟的值高于0.95，成为更优的值。从而，由作为偏置电力供给单元的高频电源供给的偏置电力的频率，优选为10Hz以上30Hz以下。
参照图13，随着朝向曲线的右下方，选择比的值降低。这表示了如果频率变低且占空比变高，则选择比变低的倾向，但是如果占空比超过0.75且频率高于10Hz，则成为大致同等的值，为100左右。这里，关于选择比，优选以与上述图12所示的RIE延迟的良好区域63重叠的方式，选择用阴影线表示的区域64内的值。
图16和图17是从横方向看到的在连续施加偏置的情况下，即所谓的占空比为1的情况下，蚀刻处理结束后的硅基板的一部分的电子显微镜照片。关于图16所示的硅基板，是在通过蚀刻切削的间隔较窄的情况下，关于图17所示的硅基板，是在通过蚀刻切削的间隔较宽的情况下。图18和图19是从横方向看到的在占空比为0.75的情况下，蚀刻处理结束后的硅基板的一部分的电子显微镜照片。关于图18所示的硅基板，是在通过蚀刻切削的间隔较窄的情况下，关于图19所示的硅基板，是在通过蚀刻切削的间隔较宽的情况下。
参照图14～图19，在连续接通偏置的情况下，即占空比为1的情况下，当切削的宽度较窄时，成为底槽的形状向下方向尖的形状。尖的形状成为特殊点，易成为由电场集中引起的异常放电的原因。此外，在占空比为0.25的情况下，侧壁的形状成为锥形的倾向变强。进而，RIE延迟的值变低，小于0.5。即，宽度较窄时的从底壁到上端部的上下方向的长度与宽度较宽时的从底壁到上端部的上下方向的长度差异较大。这种情况下，宽度较窄时成为较浅的槽。
相对于这种情况，在使占空比为0.5以上的情况下，能够较大地缓和侧壁的形状成为锥形的倾向。即，侧壁在上下方向上以接近于笔直的形状延伸。此外，关于RIE延迟，也被缓和为0.8以上。特别是，在将占空比设为0.75左右的情况下，无论是宽度较窄的情况还是宽度较宽的情况下，从底壁到上端部的上下方向的长度几乎不变化。
另外，在上述的情况下，从处理的稳定性等观点出发，优选令处理容器内的压力为10mTorr以上200mTorr以下。
另外，在上述的情况下，由作为偏置电力供给单元的高频电源供给的偏置电力的能量，从减轻对被处理基板的等离子体损伤的观点等出发，优选为200eV以下。
另外，在上述的情况下，在偏置断开时形成的保护膜的厚度，优选控制为100(埃)以下。通过这样做，能够抑制保护膜过度地变厚，能够更可靠地蚀刻成所希望的形状。
另外，在上述的情况下等离子体蚀刻装置11使用微波生成等离子体，因此能够生成自由基丰富的等离子体。从而，能够有效地使偏置接通时所生成的沉积物(反应副生成物)改性，能够形成具有充分的耐蚀刻性的保护膜59。保护膜59是以通过氧自由基进行了改性的SiBrO为主体的膜。这里，氧气在反应气体整体中所占的比例为0.2％，但是并不限于该值。例如，在使氧气的添加量为0.2％以上的情况下，图12和图13所示的最佳区域63、64向图的右侧移动。另一方面，在使氧气的添加量为0.2％以下的情况下，图12和图13所示的最佳区域63、64向图的左侧移动。另外，能够稳定地供给氧气的下限值是0.05％。此外，如果考虑到RIE延迟与选择比的平衡，可以是5％以下。当氧气的添加量为5％以上时，由于占空比接近于1，因此最佳区域63、64有可能成为蚀刻后的形状呈逐渐变细的尖的形状。另外，如果考虑到工艺(处理条件)的选择范围，则也可以为0.1％以上1％以下。
另外，在等离子体处理工序中，向处理容器内供给气体，并通过TMP进行处理容器内的排气，将处理容器内的压力调整为所希望的压力，来进行等离子体处理。当在等离子体处理中生成了反应副生成物时，反应副生成物多数通过TMP被排出到处理容器外。这里，在等离子体蚀刻处理工序中，例如对硅进行蚀刻时，作为反应副生成物，生成上述的SiBrO等。当生成有像该SiBrO等这样的蒸气气压较低的反应副生成物时，有可能产生如下现象：在通过TMP被排出到处理容器外之前，在通过蚀刻形成的图案中的槽的侧壁附着有反应副生成物。
这里，像使用图12等进行说明的那样，在上述的实施方式中，从提高RIE延迟的值的观点出发，偏置电力的频率优选为10Hz以上30Hz以下，但是在像这样有可能导致反应副生成物附着于侧壁的问题的情况下，例如也使偏置电力的频率为5Hz以上10Hz以下。具体而言，以处理容器内的压力为100mTorr，占空比为0.5，偏置电力的频率为5Hz的情况为例进行说明，由于是交流偏置电力，因此成为如下状态：施加偏置电力0.1秒即连续100m(毫)秒，然后不施加偏置电力连续100m(毫)秒。即使是蒸气气压较低的反应副生成物，通过形成这样的不施加偏置电力连续100m秒的状态，使反应副生成物不附着于侧壁，而能够通过TMP被排出到处理容器外。根据这种观点，根据生成的反应副生成物等，也采用使偏置电力的频率为5Hz以上10Hz以下。
接着，说明本发明的其他实施方式。目前，在形成SAC(SelfAlignContact，自对准接触)时的蚀刻工序中，也有可能产生以下的问题。这里，首先，简单说明在SAC形成工序中，按照所希望的形状即所谓理想的形状进行蚀刻的情况。
图20、图21和图22是表示这种情况下的被处理基板的一部分的概略截面图。首先，参照图20，在作为被处理基板W的硅基板66上形成栅极电极层67、栅极侧壁部68、氮化硅膜层69和氧化硅膜层70，在其上形成用于蚀刻的截面呈矩形的掩模层71。然后，如图21所示，通过蚀刻除去氧化硅膜层70中的掩模层71之间的部分，形成槽72。然后，如图22所示，进行蚀刻直至到达硅基板66。
像这样，进行SAC的等离子体蚀刻处理。这种情况下，形成的槽72由位于上方侧的氧化硅膜(siliconoxide，二氧化硅)层70的侧壁73a、73b、位于下方侧的氮化硅膜层69的侧壁73c、73d和位于侧壁73c和73d之间的底壁74构成。这里，当在掩模层71的形成中进行严密的位置控制，仅切削氧化硅膜层70，不切削氮化硅膜层69而形成理想形状时，如图22所示，氧化硅膜层70的侧壁73a、73b的间隔比氮化硅膜层69的侧壁73c、73d的间隔宽，在槽72中，成为氮化硅膜层69露出一部分的形状。
这里，在进行这样的SAC形成中的等离子体蚀刻处理时，存在发生以下问题的情况。即，如果氧化硅膜层70相对于氮化硅膜层69的蚀刻中的选择比较小，则在蚀刻时氮化硅膜层69被切削。而且，如图23所示，在氮化硅膜层69中，逐渐除去掩模层71之间的区域75a、75b。
这里，在掩模层71的形成中不进行严密的位置控制，形成的掩模层71在左右方向上偏移的情况下，随着蚀刻的进行，在氧化硅膜层70的蚀刻结束的时刻，即，在掩模层71之间完全除去氧化硅膜层70，槽72的底壁74到达硅基板66的情况下，如图24所示，氮化硅膜层69的区域75a、75b也向下方向被切削，如在区域75a所示的那样，栅极电极层67的一部分在槽72内露出。这样的状况会造成区域75a的绝缘破裂，故不优选。即，不是所希望的形状。
为了不发生这样的绝缘破裂，在掩模层71的形成中进行严密的位置控制或进行高选择比的蚀刻即可，但是也存在从劳力或时间的观点出发不优选这样的对策的情况。
这里，参照图25，说明本发明的其他实施方式的等离子体蚀刻处理。图25是表示这种情况下的等离子体蚀刻处理的代表性工序的流程图。首先，如图20所示，在作为被处理基板W的硅基板66上，形成栅极电极层67、栅极侧壁部68、氮化硅膜层69、氧化硅膜层70(图25(A))。而且，在氧化硅膜层70上形成掩模层71(图25(B))。接着，使用上述的图1所示的等离子体蚀刻处理装置11，通过等离子体进行蚀刻(图25(C))。这里，作为SAC形成工序，使用具有多重离解性的气体，例如C4F8气体或CH2F2气体进行蚀刻。
这种情况下，通过由控制部进行控制，交替反复地进行停止和供给、间歇地供给经由支承台14向被处理基板W供给的偏置电压。即，交替反复地进行偏置电力供给单元的交流偏置电力的偏置接通(图25(D))和偏置断开(图25(E))，间歇地供给偏置电力。
像这样，交替反复地进行偏置的接通和断开，来进行蚀刻。而且，当底壁74的上下方向的位置成为目标位置时，即当到达规定的槽深度时，结束蚀刻(图25(F))。蚀刻结束时，例如如果蚀刻开始后经过规定的时间，则可以视为底壁74的上下方向的位置成为目标位置，也可以在测定并确认了位于掩模层71的下端的上端77与底壁74的上下方向的长度后，结束蚀刻。
这里，优选以使占空比高于0.5低于1.0的方式，控制偏置电力的供给，该占空比是交流偏置电力的供给时间(a)相对于将供给时间(a)与停止时间相加所得到的时间(b)的比(a/b)。
这样，进行SAC形成工序中的蚀刻。由此，在SAC形成工序中，能够更精确地蚀刻成所希望的形状。
说明这样的蚀刻的原理则考虑如下。即，在间歇地进行偏置供给的情况下，在利用等离子体进行蚀刻处理时，交替出现：偏置断开的状态即不供给偏置电力的状态，和偏置接通的状态即供给偏置电力的状态。
图26是表示断开了偏置时的被处理基板的一部分的概略截面图。参照图26，在断开了偏置的情况下，在掩模层71和稍稍露出的氮化硅膜层69上，形成由沉积物构成的保护膜76。这里，作为形成的保护膜76，由CHF3或CH2F2等CH(碳化氢)系的聚合物或CF(氟化碳)系的聚合物、SiC构成。
由该沉积物构成的保护膜76在等离子体处理中，越接近等离子体的部分，即越是在图26中的上侧的区域越厚。具体而言，形成在掩模层71的上方的保护膜76的厚度t1或沿着侧壁73b的侧面形成的保护膜76的厚度t2、形成在氮化硅膜层69的上侧的保护膜76的厚度t3相对较厚。
另一方面，形成在底壁74侧的保护膜76是上下方向的下侧的区域，保护膜76几乎不形成或非常薄地形成。这一点也取决于所形成的槽72的形状的高宽比(aspectratio，深宽比)，但是也起因于作为构成保护膜76的基础的沉积物没有到达下侧区域。具体而言，形成在底壁74上的保护膜76的厚度t4相对薄。
图27是表示接通了偏置时的被处理基板的一部分的概略截面图。参照图27，在接通了偏置的情况下，通过等离子体进行蚀刻。在这种情况下，首先切削在掩模层71或氮化硅膜层69的上侧形成的保护膜76。这里，在上侧的区域，由于所形成的保护膜76的层变厚，因此通过蚀刻未达到掩模层71的除去，而成为削去保护膜76的层的程度。关于氮化硅膜层69也同样地，由于保护膜76的层比较厚，因此在蚀刻进行中途，即，在偏置接通的状态下，削去形成在氮化硅膜层69上的保护膜76，作为基底层的氮化硅膜层69几乎没有被除去。即，在偏置接通的状态，也是形成在掩模层71或氮化硅膜层69上的保护膜76虽然变薄但是仍然残存的状态。另一方面，在底壁74的区域，将较薄地形成的保护膜76早早地除去，作为基底层的氧化硅膜层70向垂直方向的下侧被切削。
即，掩模层71或氮化硅膜层69由于位于比较上侧的区域，因此由偏置断开的状态时所形成的沉积物构成的保护膜76的层比较厚。然后，当偏置接通的状态时，保护膜76的层被积极地切削，但是作为基底层的掩模层71或氮化硅膜层69几乎没有被切削。与此相对，关于成为槽72的下侧的氧化硅膜层70，由于位于比较下侧的区域，因此由偏置断开的状态时所形成的沉积物构成的保护膜76的层相对较薄。然后，当偏置接通的状态时，保护膜76的层被早早地削去，成为保护膜76的基底层的氧化硅膜层70向垂直方向的下侧被切削。
像这样通过形成SAC时进行等离子体蚀刻，能够按照所希望的形状有效地进行蚀刻。即，即使在掩模层71的形成中不进行严密的位置控制，掩模层71在左右方向上稍稍偏离地形成，在蚀刻时，也能够抑制露出的氮化硅膜层69的除去，更精确地形成栅极电极层67不露出的所希望的形状。
另外，在上述的情况下，也优选进行控制使得在偏置断开时形成的保护膜的厚度为100以下。由此，能够抑制保护膜过度地变厚，能够更可靠地蚀刻成所希望的形状。
接着，说明本发明的又一个实施方式。目前，在进行间隔物蚀刻的工序中，也有可能发生以下问题。这里，首先简单说明在间隔物蚀刻工序中，按照所希望的形状即所谓的理想形状进行蚀刻的情况。
图28、图29和图30是表示这种情况下的被处理基板的一部分的概略截面图。首先，参照图28，在作为被处理基板W的硅基板81上形成栅极绝缘膜层82、栅极电极层83和栅极侧壁部84，以覆盖它们的方式形成作为绝缘层的间隔物层85。这种情况下，如图28所示，形成在栅极电极层83的上方区域86a的间隔物层85的厚度s1和在栅极侧壁部84的侧区域86b的侧面(旁侧)形成的间隔物层85的厚度s2大致相等，在侧区域86b的旁侧，在成为硅基板81上部的端部区域86c形成的间隔物层85的厚度s3与厚度s1或厚度s2相比较稍稍薄一些。
然后，作为第一蚀刻工序，利用离子能量进行垂直方向的蚀刻。这样，所形成的间隔物层85中的、沿着上下方向即垂直方向延伸的部分大量地残留，沿着左右方向即水平方向延伸的部分被积极地切削，成为图29所示的形状。具体而言，关于沿着上下方向延伸的侧区域86b中的间隔物层85，第一蚀刻前的厚度s2和第一蚀刻后的厚度s5几乎不变，关于沿着左右方向延伸的上方区域86a中的间隔物层85，第一蚀刻后的厚度s4相对于第一蚀刻前的厚度s1大幅减少。与上方区域86a同样，关于沿着左右方向延伸的间隔物层85中的端部区域86c，第一蚀刻后的厚度s6相对于第一蚀刻前的厚度s3大幅减少。这样，进行第一蚀刻工序。第一蚀刻工序没有完全除去端部区域86c中的间隔物层85，进行到少许残留的程度。
然后，作为第二蚀刻工序，将间隔物层85中的少许残留的端部区域86c的间隔物层85完全除去，进行蚀刻，使得该区域中的硅基板81的上表面露出。即，进行蚀刻，使得图29中的端部区域86c的厚度s6成为0。这种情况下，考虑成为基底层的硅基板81与成为蚀刻层的间隔物层85的选择比，进行由自由基引起的化学性蚀刻。这样，如图30所示，间隔物层85在侧区域86b中成为包括沿着垂直方向延伸的部分的形状。
这样的蚀刻被称为所谓的两阶段蚀刻。即，在间隔物层85的蚀刻时，在第一蚀刻工序的阶段中，将偏置功率设得较强，并进行各向异性蚀刻，以使得沿着垂直方向延伸的部分残留，沿着左右方向延伸的部分被积极地切削。这样，能够高效地即尽可能减少所需时间地，得到图29所示的形状。而且，在第二蚀刻工序的阶段中，考虑选择比，将多余的端部区域86c的间隔物层85除去，减弱偏置功率并进行各向同性蚀刻，以使得在间隔物层85的侧区域86b的旁侧露出硅基板81。这样，进行间隔物蚀刻。根据这样的两阶段的蚀刻，能够抑制端部区域86c中的硅基板81的过度的蚀刻，能够高效地得到理想的图30所示的形状的硅基板。
然而，在这样的工序中，有可能产生以下那样的问题。在第二蚀刻工序中，由于重视各向同性，因此减小蚀刻时的偏置功率。但是，当这样减小偏置功率时，侧区域86b中的间隔物层85也通过重视各向同性的蚀刻而被切削。即，侧区域86b中的间隔物层85的厚度s5变薄，侧区域86b中的间隔物层85变细。关于厚度s5，由于希望尽可能地厚，因此这样的状况并不理想。
这样的情况下，在第一蚀刻工序中，尽可能使残留的端部区域的间隔物层变薄即可，但是这样的严密控制从劳力和时间的观点出发有时并不理想。
这里，参照图31，说明本发明的又一个实施方式的等离子体蚀刻处理。图31是表示本发明的又一个实施方式的等离子体蚀刻处理的代表性工序的流程图。首先，如图28所示，在作为被处理基板W的硅基板81上，形成栅极绝缘膜层82、栅极电极层83、栅极侧壁部84，以覆盖它们的方式形成间隔物层85(图31(A))。
接着，使用上述的图1所示的等离子体蚀刻处理装置11，首先进行第一蚀刻(图31(B))。在第一蚀刻中，以沿着垂直方向积极地进行蚀刻的方式，使偏置功率变得比较强，主要利用离子能量进行间隔物层85的蚀刻。该第一蚀刻，在未完全除去端部区域86c的间隔物层85的程度结束。这样，得到图29所示的形状的被处理基板W。
第一蚀刻结束之后，接着进行第二蚀刻(图31(C))。这种情况下，交替反复地进行停止和供给、间歇地供给经由支承台14向被处理基板W供给的偏置电力。即，交替反复地进行偏置电力供给单元的交流偏置电力的偏置接通(图31(D))和偏置断开(图31(E))，间歇地供给偏置电力。
这里，以使占空比高于0.18低于0.75的方式，控制偏置电力的供给，该占空比是交流偏置电力的供给时间(a)相对于将供给时间(a)与停止时间相加所得到的时间(b)的比(a/b)。
像这样交替反复地进行偏置的接通和断开，来进行第二蚀刻。然后，当完全除去端部区域86c中的间隔物层85时，结束第二蚀刻(图31(F))。
然后，除去残留在间隔物层85上的后述的保护膜，结束两个阶段的蚀刻工序。
这样，通过进行间隔物蚀刻，在形成间隔物的工序中，能够更精确地蚀刻成所希望的形状。
说明这样的蚀刻的原理则考虑如下。即，在间歇地进行了偏置的供给的情况下，在通过等离子体进行蚀刻处理时，交替出现：偏置断开的状态即不供给偏置电力的状态，和偏置接通的状态即供给偏置电力的状态。
图32是表示断开了偏置时的被处理基板的一部分的概略截面图。参照图32，在断开了偏置的情况下，在形成有间隔物层85的区域的整个面，形成由沉积物构成的保护膜87。关于该保护膜87的层，在等离子体处理中，越接近等离子体的部分，即越是图32中的上侧的区域，形成的保护膜87的层越厚。另一方面，越接近硅基板81一侧，形成得越薄。具体而言，成为间隔物层85的上方区域86a的上侧的上方区域88a中的保护膜87的层的厚度s7，或成为间隔物层85的侧区域86b的旁侧的侧区域88b中的保护膜的厚度s8比较厚，成为间隔物层85的端部区域86c的上侧的端部区域88c中的保护膜87的层的厚度s9比较薄。
图33是表示接通了偏置时的被处理基板的一部分的概略截面图。参照图33，在接通了偏置的情况下，通过等离子体进行蚀刻，首先进行保护膜87的除去。这种情况下，由于形成在上方区域88a的保护膜87的厚度s7或形成在侧区域88b的保护膜87的厚度s8比较厚，因此在切换为偏置接通的状态下，在仅将上方区域88a或侧区域88b中的保护膜87除去后结束，或者，在仅将除去了保护膜87之后的上方区域86a或侧区域86b中的间隔物层85稍稍(微小)除去后结束。另一方面，由于成为接近硅基板81一侧的区域的端部区域88c中的保护膜87的厚度s9比较薄，因此在切换为偏置接通的状态下，将端部区域88c中的保护膜87早早地(早期)完全除去，然后，对露出的间隔物层85的端部区域86c进行蚀刻。
这里，在基本上没有除去上方区域88a或侧区域88b中的保护膜87的期间，通过切换成偏置断开，上方区域86a或侧区域86b的间隔物层85的通过蚀刻进行的除去几乎不进行，而使端部区域88c的间隔物层85的通过蚀刻进行的除去得以进行，能够高效地仅进行端部区域88c的间隔物层85的除去。
然后，如图34所示，在除去了端部区域88c中的间隔物层85的阶段中，结束第二蚀刻，如图35所示，除去上方区域88a或侧区域88b中的保护膜87，形成侧区域86b的间隔物层85的较厚的所希望形状的间隔物层85(图31(G))。这样，进行间隔物蚀刻。
由此，在第二蚀刻工序中，能够抑制形成于侧区域86b中的间隔物层85通过蚀刻而变细，形成所希望形状的间隔物层85。
另外，当偏置电力的频率较小时，则在偏置接通的情况下，存在由沉积物形成的保护膜87的厚度变厚的倾向。这种情况下，如图36所示，当通过偏置的接通断开的切换所形成的侧区域88b中的保护膜87的厚度s8变大时，则有可能不能完全地进行端部区域86c中的间隔物层85的除去。即，如图37所示，在除去端部区域86c中的间隔物层85，使硅基板81露出的情况下，间隔物层89也残留端部区域86c的间隔物层85中的形成在侧区域88b一侧的保护膜87的层的厚度s8相当的量。这样的形状成为侧区域中的间隔物层的阶差，故不优选。
图38是表示在进行间隔物蚀刻的工序中，底壁即这里成为硅基板81的上表面的端部区域中的间隔物层，和侧壁即这里侧区域中的间隔物层的蚀刻速度与占空比的关系的曲线图。图38中，间歇频率为5Hz的情况下，纵轴表示蚀刻速度(nm/分)，横轴表示占空比(无单位)。图39是表示在进行间隔物蚀刻的工序中，底壁和侧壁的蚀刻速度与间歇频率的关系的曲线图。图39中是占空比为0.75的情况，纵轴表示蚀刻速度(nm/分)，横轴表示间歇频率(Hz)。
参照图38，使端部区域的间隔物层的蚀刻得以进行，而不进行侧区域的间隔物层的蚀刻的，是图38中的用阴影线表示的区域90。另外，参照图39，使端部区域的间隔物层的蚀刻得以进行，而不进行侧区域的间隔物层的蚀刻的，是图39中的用阴影线表示的区域91。
图40是表示根据图38和图39的结果推测出的侧区域的间隔物层的蚀刻速度的等高线图。图40中，纵轴表示间歇频率，即所谓的接通/断开(ON/OFF)频率(Hz)，横轴表示占空比(无单位)。
参照图40，用阴影线表示的区域91成为所希望的区域。在区域91中，右端部93a的占空比大约是0.75，左端部93b的占空比大约是0.18。另外，上端部93c的频率是100Hz，下端部93d的频率是5Hz。在区域91的左侧的区域94，存在在端部区域过厚地形成保护膜，端部区域的间隔物层的蚀刻几乎不进行的倾向。此外，在区域91下侧的区域95，形成在侧区域的保护膜变得过厚，如图36和图37所示那样，端部区域的间隔物层的一部分残留，产生阶差(台阶)。在区域91右下侧的区域96和右上侧的区域97，存在形成在侧区域的保护膜自身变薄，侧区域的间隔物层被切削而变细的倾向。
另外，右端部93a的频率大约是10Hz，左端部93b的频率大约是6Hz，上端部93c的占空比大约是0.18，下端部93d的占空比大约是0.5。
从而，在侧区域的间隔物层的蚀刻中的间歇频率和占空比的关系中，优选选择图40所示的区域91内的值。
另外，在上述的情况下，在偏置断开时形成的保护膜的厚度优选控制成10以下。由此，能够抑制保护膜过度地变厚，更可靠地蚀刻成所希望的形状。
另外，在上述的实施方式中，也可以根据等离子体蚀刻处理的进行状况，当场(所谓的原位(insitu))进行控制。这种情况下，例如通过应用使用发光监视器测定等离子体状态的测定装置、使用膜厚监视器测定被处理基板的膜厚的膜厚测定装置、使用散射测量(scatterometry)测定线宽(CD：CriticalDimension，临界尺寸)或形状的测定装置等，来测定等离子体蚀刻处理的进行状况。根据该测定出的数据，通过在等离子体蚀刻处理中适当变更间歇频率和/或占空比，能够得到所希望的形状。另外，也可以通过变更在保护膜改性中使用的气体的导入量，对等离子体蚀刻形状进行调整。关于在等离子体蚀刻处理时进行变更的参数，能够从图12、图13、图38、图39和图40所示的等高线图或曲线图等求出。
另外，在进行了等离子体蚀刻处理之后，当搬出到等离子体蚀刻处理装置外时，也可以通过测定装置来测定形状，变更间歇频率和/或占空比，以使得接下来要处理的被处理基板成为所希望的蚀刻形状。即，也可以进行反馈。另外，也可以通过变更在保护膜的改性中使用的气体的导入量，进行蚀刻形状的调整。
另外，也可以通过使用测定装置测定被处理基板上的蚀刻掩模的形状，变更间歇频率和/或占空比，以得到所希望的蚀刻形状。即，也可以进行前馈。另外，也可以通过变更在保护膜的改性中使用的气体的导入量，进行蚀刻形状的调整。
以上，参照附图对本发明的实施方式进行了说明，但是本发明并不限于图示的实施方式。对于图示的实施方式，在与本发明相同的范围内或等同的范围内，能够进行各种修正或变形。

Claims (2)

1.一种半导体元件制造方法，所述半导体元件通过将在被支承于支承台上的硅基板上设置的氮化硅作为掩模进行等离子体蚀刻来制造，所述半导体元件制造方法的特征在于，包括：
在所述硅基板上形成栅极绝缘膜层、栅极电极层和栅极侧壁部的工序；
以覆盖所述栅极绝缘膜层、所述栅极电极层和所述栅极侧壁部的方式形成间隔物层的工序，其中，所述间隔物层具有：在所述栅极电极层形成的上方区域、在所述栅极侧壁部形成的侧区域和在所述基板上在所述侧区域的侧面形成的端部区域；
在对所述硅基板进行蚀刻时，以使含有氧原子的气体相对于等离子体处理用的全部气体的浓度为0.05％以上5％以下的方式，供给所述等离子体处理用的气体的工序；
第一蚀刻工序，对所述间隔物层进行蚀刻，直到在所述端部区域的所述间隔物层即将被完全除去；
第二蚀刻工序，对所述间隔物层进行蚀刻，将所述间隔物层的所述端部区域完全除去；和
以使占空比在0.18～0.75的范围内的方式，控制向所述支承台供给的偏置电力的工序，所述占空比为交流偏置电力的供给时间(a)相对于将所述供给时间(a)与停止时间相加所得到的时间(b)的比(a/b)，
在所述第二蚀刻工序中，控制所述交流偏置电力交替反复地进行所述交流偏置电力的偏置接通和偏置断开，
在所述交流偏置电力断开时在所述间隔物层上形成了保护膜，
所述保护膜的厚度为以下，
在所述第二蚀刻工序中，所供给的偏置电力的频率为5Hz以上100Hz以下。
2.根据权利要求1所述的半导体元件制造方法，其特征在于：
所供给的偏置电力的能量为200eV以下。
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