KR20120028853A - 플라즈마 에칭 처리 장치, 플라즈마 에칭 처리 방법 및 반도체 소자 제조 방법 - Google Patents

플라즈마 에칭 처리 장치, 플라즈마 에칭 처리 방법 및 반도체 소자 제조 방법 Download PDF

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Abstract

보다 정확하게 원하는 형상으로 에칭할 수 있는 플라즈마 에칭 처리 장치를 제공한다. 플라즈마 에칭 처리 장치(11)는, 그 내부에서 피처리 기판에 플라즈마 처리를 행하는 처리 용기(12)와, 처리 용기(12) 내로 플라즈마 처리용의 가스를 공급하는 가스 공급부(13)와, 처리 용기(12) 내에 배치되고, 그 위에 피처리 기판(W)을 지지하는 지지대(14)와, 플라즈마 여기용의 마이크로파를 발생시키는 마이크로파 발생기(15)와, 마이크로파 발생기(15)에 의해 발생시킨 마이크로파를 이용하여 처리 용기(12) 내에 플라즈마를 발생시키는 플라즈마 발생 수단과, 처리 용기(12) 내의 압력을 조정하는 압력 조정 수단과, 지지대(14)로 교류의 바이어스 전력을 공급하는 바이어스 전력 공급 수단과, 바이어스 전력 공급 수단에서의 교류의 바이어스 전력을 정지 및 공급을 교호로 반복하여 행하도록 제어하는 제어 수단을 구비한다.

Description

플라즈마 에칭 처리 장치, 플라즈마 에칭 처리 방법 및 반도체 소자 제조 방법 {PLASMA ETCHING APPARATUS, PLASMA ETCHING METHOD, AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은, 플라즈마 에칭 처리 장치, 플라즈마 에칭 처리 방법 및 반도체 소자 제조 방법에 관한 것으로서, 특히, 피처리 기판에 대하여 에칭 처리를 행하는 플라즈마 에칭 처리 장치, 이러한 플라즈마 에칭 처리 장치를 이용하는 플라즈마 에칭 처리 방법, 및 피처리 기판에 대하여 에칭 처리를 행하여 제조되는 반도체 소자 제조 방법에 관한 것이다.
LSI(Large Scale Integrated circuit) 또는 MOS(Metal Oxide Semiconductor) 트랜지스터 등의 반도체 소자는, 피처리 기판이 되는 반도체 기판(웨이퍼)에 대하여 에칭 또는 CVD(Chemical Vapor Deposition), 스퍼터링 등의 처리를 실시하여 제조된다. 에칭 또는 CVD, 스퍼터링 등의 처리에 대해서는, 그 에너지 공급원으로서 플라즈마를 이용한 처리 방법, 즉, 플라즈마 에칭 또는 플라즈마 CVD, 플라즈마 스퍼터링 등이 있다.
여기서, 에칭에 있어서, 형성되는 홈부와 홀부의 각 저부(底部)를 실질적으로 동시에 에칭 스토퍼막에 도달시킬 수 있는 에칭 방법에 관한 기술이 일본특허공개공보 2008-53516 호(특허 문헌 1)에 개시되어 있다.
일본특허공개공보 2008-53516 호
특허 문헌 1에 개시된 바와 같은 장치를 이용하여 피처리 기판에 에칭을 행하는 경우에 대하여 간단히 설명한다. 우선, 피처리 기판이 되는 실리콘 기판 상에, 예를 들면 레지스트 마스크를 형성한 후, 단면 직사각형 형상의 하드 마스크로서의 마스크층을 형성한다. 그리고, 마스크층을 형성한 피처리 기판을 플라즈마 에칭 처리 장치 내의 지지대 상에 지지시킨다. 이 후, 소정의 압력 환경 하에 플라즈마 처리용의 가스를 처리 용기 내로 공급하고, 마이크로파 등에 의해 발생시킨 플라즈마에 의해 에칭을 행한다. 이리하여 원하는 형상, 예를 들면 마스크층이 형성되지 않은 부분이 나중에 절연층이 되는 얕은 홈이 되는 형상을 얻는다.
여기서, 피처리 기판에서의 에칭 처리에 대해서는 이하와 같은 문제가 발생할 우려가 있다. 즉, 에칭 처리 시에는 형성된 단면 직사각형 형상의 마스크층이 그대로의 형상, 구체적으로 직사각형 형상을 형성하는 모서리부와, 모서리부 사이에 있는 평탄부가 동일하게 하방향으로 깎인 상태로 잔존하는 것이 이상적이다. 그러나, 예를 들면 이방성(異方性)이 높은 에칭 가스를 이용하여 에칭을 행할 경우, 마스크층의 모서리부만이 적극적으로 에칭될 우려가 있다. 그렇게 되면 결과적으로 마스크층 간에 형성되어야 할 홈 형상 부분에서, 에칭에 의해 형성되는 홈의 측벽이 테이퍼 형상, 즉 비스듬하게 될 우려가 있다. 이러한 형상은 바람직하지 않다.
본 발명의 목적은, 보다 정확하게 원하는 형상으로 에칭할 수 있는 플라즈마 에칭 처리 장치를 제공하는 것이다.
본 발명의 다른 목적은, 보다 정확하게 원하는 형상으로 에칭할 수 있는 플라즈마 에칭 처리 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 보다 정확하게 원하는 형상으로 에칭할 수 있는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명에 따른 플라즈마 에칭 처리 장치는, 발생시킨 플라즈마에 의해 피처리 기판에 에칭 처리를 행하는 플라즈마 에칭 처리 장치로서, 그 내부에서 피처리 기판에 플라즈마 처리를 행하는 처리 용기와, 처리 용기 내로 플라즈마 처리용의 가스를 공급하는 가스 공급부와, 처리 용기 내에 배치되고, 그 위에 피처리 기판을 지지하는 지지대와, 플라즈마 여기용의 마이크로파를 발생시키는 마이크로파 발생기와, 마이크로파 발생기에 의해 발생시킨 마이크로파를 이용하여 처리 용기 내에 플라즈마를 발생시키는 플라즈마 발생 수단과, 처리 용기 내의 압력을 조정하는 압력 조정 수단과, 지지대로 교류의 바이어스 전력을 공급하는 바이어스 전력 공급 수단과, 바이어스 전력 공급 수단에서의 교류의 바이어스 전력을, 정지 및 공급을 교호로 반복하여 행하도록 제어하는 제어 수단을 구비한다.
본 발명의 다른 측면에 있어서, 본 발명에 따른 플라즈마 에칭 처리 방법은, 그 내부에서 피처리 기판에 플라즈마 처리를 행하는 처리 용기와, 처리 용기 내로 플라즈마 처리용의 가스를 공급하는 가스 공급부와, 처리 용기 내에 배치되고, 그 위에 피처리 기판을 지지하는 지지대와, 플라즈마 여기용의 마이크로파를 발생시키는 마이크로파 발생기와, 마이크로파 발생기에 의해 발생시킨 마이크로파를 이용하여 처리 용기 내에 플라즈마를 발생시키는 플라즈마 발생 수단과, 처리 용기 내의 압력을 조정하는 압력 조정 수단을 구비하는 플라즈마 에칭 처리 장치를 이용하여 발생시킨 플라즈마에 의해 피처리 기판에 에칭 처리를 행하는 플라즈마 에칭 처리 방법으로서, 바이어스 전력 공급 수단에서의 교류의 바이어스 전력을, 정지 및 공급을 교호로 반복하여 행하도록 제어하고, 지지대로 교류의 바이어스 전력을 공급하여 피처리 기판에 에칭 처리를 행한다.
또한 본 발명의 다른 측면에 있어서, 반도체 소자 제조 방법은, 지지대 상에 지지된 실리콘 기판 상에 설치된 질화 실리콘을 마스크로서 플라즈마 에칭을 행하여 제조되는 반도체 소자 제조 방법으로서, 실리콘 기판을 에칭할 때에, 전체의 플라즈마 처리용의 가스에 대한 산소 원자를 포함한 가스의 농도를 0.05% 이상 5% 이하가 되도록 하여 플라즈마 처리용의 가스를 공급하는 공정과, 교류의 바이어스 전력의 공급 시간(a) 및 정지 시간을 합한 시간(b)에 대한 공급 시간(a)의 비인 듀티비(a / b)를 0.5 보다 높고 1.0 보다 낮아지도록 하여 지지대로 공급하는 바이어스 전력을 제어하는 공정을 포함한다.
또한 본 발명의 다른 측면에 있어서는, 플라즈마 에칭 처리 방법은, 지지대 상에 지지된 피처리 기판에 대하여, 발생시킨 플라즈마에 의해 피처리 기판에 플라즈마 에칭 처리를 행하는 플라즈마 에칭 방법으로서, 에칭 가스 및 반응 부생성물을 라디칼 산화하여 개질시키는 작용을 가지는 가스를 처리 용기 내로 공급하여 플라즈마를 생성하는 공정과, 피처리 기판을 에칭에 의해 깎는 공정과, 퇴적된 반응 부생성물을 라디칼 산화하여 개질시키는 공정과, 피처리 기판을 지지하는 지지대에 인가되는 바이어스 전력 중, 교류의 바이어스 전력의 공급 시간(a) 및 정지 시간을 합한 시간(b)에 대한 공급 시간(a)의 비인 듀티비(a / b), 및 바이어스 전력의 ON / OFF 주파수를 조정하여 반응 부생성물의 퇴적량을 제어하는 공정을 포함한다.
이러한 플라즈마 에칭 처리 장치, 플라즈마 에칭 처리 방법 및 반도체 소자 제조 방법에 따르면, 에칭 처리 시에 보다 정확하게 원하는 형상으로 에칭할 수 있다.
도 1은 본 발명의 일실시예에 따른 플라즈마 에칭 처리 장치의 구성을 개략적으로 도시한 개략 단면도이다.
도 2는 본 발명의 일실시예에 따른 플라즈마 에칭 처리 장치에 구비되는 슬롯 안테나판을 판 두께 방향에서 본 도이다.
도 3은 STI(Shallow Trench Isolation) 형성 공정에서 단면 직사각형 형상의 마스크층을 형성한 피처리 기판의 일부를 도시한 개략 단면도이다.
도 4는 STI 형성 공정에서 에칭 처리 도중의 이상적인 형상의 피처리 기판의 일부를 도시한 개략 단면도이다.
도 5는 STI 형성 공정에서 에칭 처리 종료 후의 이상적인 형상의 피처리 기판의 일부를 도시한 개략 단면도이다.
도 6은 STI 형성 공정에서 에칭 처리 도중의 측벽이 테이퍼 형상인 피처리 기판의 일부를 도시한 개략 단면도이다.
도 7은 STI 형성 공정에서 에칭 처리 종료 후의 측벽이 테이퍼 형상인 피처리 기판의 일부를 도시한 개략 단면도이다.
도 8은 본 발명의 일실시예에 따른 STI 형성 공정에서의 플라즈마 에칭 처리 방법의 대표적인 공정을 나타낸 순서도이다.
도 9는 교류 바이어스의 온오프 상태를 나타낸 그래프이다.
도 10은 STI 형성 공정에서 에칭 처리 도중에 바이어스를 온한 상태의 피처리 기판의 일부의 이미지를 도시한 도이다.
도 11은 STI 형성 공정에서 에칭 처리 도중에 바이어스를 오프한 상태의 피처리 기판의 일부의 이미지를 도시한 도이다.
도 12는 RIE(Reactive Ion Etching) 래그에 대한 등고선도(콘투어 도)이다.
도 13은 에칭의 선택비에 대한 등고선도(콘투어 도)이다.
도 14는 듀티비가 0.25인 경우에, 에칭에 의해 깎는 영역의 간격이 좁은 경우의 에칭 처리 종료 후의 실리콘 기판의 일부를 횡방향에서 본 전자 현미경 사진이다.
도 15는 듀티비가 0.25인 경우에, 에칭에 의해 깎는 영역의 간격이 넓은 경우의 에칭 처리 종료 후의 실리콘 기판의 일부를 횡방향에서 본 전자 현미경 사진이다.
도 16은 바이어스를 연속하여 가했을 경우에, 에칭에 의해 깎는 간격이 좁은 경우의 에칭 처리 종료 후의 실리콘 기판의 일부를 횡방향에서 본 전자 현미경 사진이다.
도 17은 바이어스를 연속하여 가했을 경우에, 에칭에 의해 깎는 간격이 넓은 경우의 에칭 처리 종료 후의 실리콘 기판의 일부를 횡방향에서 본 전자 현미경 사진이다.
도 18은 듀티비가 0.75인 경우에, 에칭에 의해 깎는 간격이 좁은 경우의 에칭 처리 종료 후의 실리콘 기판의 일부를 횡방향에서 본 전자 현미경 사진이다.
도 19는 듀티비가 0.75인 경우에, 에칭에 의해 깎는 간격이 넓은 경우의 에칭 처리 종료 후의 실리콘 기판의 일부를 횡방향에서 본 전자 현미경 사진이다.
도 20은 SAC(Self Align Contact) 형성 공정에서 단면 직사각형 형상의 마스크층을 형성한 피처리 기판의 일부를 도시한 개략 단면도이다.
도 21은 SAC 형성 공정에서 에칭 처리 도중의 이상적인 형상의 피처리 기판의 일부를 도시한 개략 단면도이다.
도 22는 SAC 형성 공정에서 에칭 처리 종료 후의 이상적인 형상의 피처리 기판의 일부를 도시한 개략 단면도이다.
도 23은 SAC 형성 공정에서 에칭 처리 도중의 실리콘 질화막층의 측벽이 깎인 피처리 기판의 일부를 도시한 개략 단면도이다.
도 24는 SAC 형성 공정에서 에칭 처리 종료 후의 게이트 전극층이 노출된 피처리 기판의 일부를 도시한 개략 단면도이다.
도 25는 본 발명의 다른 실시예에 따른 SAC 형성 공정에서의 플라즈마 에칭 처리 방법의 대표적인 공정을 나타낸 순서도이다.
도 26은 SAC 형성 공정에서 바이어스가 오프되었을 경우의 피처리 기판의 일부를 도시한 개략 단면도이다.
도 27은 SAC 형성 공정에서 바이어스가 온되었을 경우의 피처리 기판의 일부를 도시한 개략 단면도이다.
도 28은 스페이서 에칭을 행하는 공정에서 게이트 전극층 등을 형성한 피처리 기판의 일부를 도시한 개략 단면도이다.
도 29는 스페이서 에칭을 행하는 공정에서 제 1 에칭 종료 후의 이상적인 형상의 피처리 기판의 일부를 도시한 개략 단면도이다.
도 30은 스페이서 에칭을 행하는 공정에서 제 2 에칭 종료 후의 이상적인 형상의 피처리 기판의 일부를 도시한 개략 단면도이다.
도 31은 본 발명의 다른 실시예에 따른 스페이서 에칭에서의 플라즈마 에칭 처리 방법의 대표적인 공정을 나타낸 순서도이다.
도 32는 스페이서 에칭을 행하는 공정에서 바이어스가 오프되었을 경우의 피처리 기판의 일부를 도시한 개략 단면도이다.
도 33은 스페이서 에칭을 행하는 공정에서 바이어스가 온되었을 경우의 피처리 기판의 일부를 도시한 개략 단면도이다.
도 34는 사이드 영역의 스페이서층이 제거된 단계에서의 피처리 기판의 일부를 도시한 개략 단면도이다.
도 35는 보호막이 제거된 단계에서의 피처리 기판의 일부를 도시한 개략 단면도이다.
도 36은 사이드 영역의 보호막의 두께가 두꺼워진 경우의 피처리 기판의 일부를 도시한 개략 단면도이다.
도 37은 사이드 영역의 보호막의 두께가 두꺼워진 경우의 보호막이 제거된 단계에 서의 피처리 기판의 일부를 도시한 개략 단면도이다.
도 38은 스페이서 에칭을 행하는 공정에서 저벽(底壁) 및 측벽에서의 에칭 속도와 듀티비와의 관계를 나타낸 그래프이다.
도 39는 스페이서 에칭을 행하는 공정에서 저벽 및 측벽에서의 에칭 속도와 간헐 주파수와의 관계를 나타낸 그래프이다.
도 40은 스페이서 에칭을 행하는 공정에서 온오프 주파수와 듀티비와의 관계를 나타낸 등고선도(콘투어 도)이다.
이하에, 본 발명의 실시예를 도면을 참조하여 설명한다. 우선, 본 발명의 일실시예에 따른 플라즈마 에칭 처리 장치의 구성에 대하여 설명한다. 도 1은, 본 발명의 일실시예에 따른 플라즈마 에칭 처리 장치의 구성을 개략적으로 도시한 개략 단면도이다. 도 2는, 도 1에 도시한 플라즈마 에칭 처리 장치에 구비되는 슬롯 안테나판을 판 두께 방향에서 본 도이다.
도 1 및 도 2를 참조하여, 플라즈마 에칭 처리 장치(11)는, 마이크로파를 플라즈마원으로 하는 마이크로파 플라즈마 에칭 처리 장치이다. 플라즈마 에칭 처리 장치(11)는, 그 내부에서 피처리 기판(W)에 플라즈마 처리를 행하는 처리 공간을 가지는 처리 용기(12)와, 처리 용기(12) 내로 플라즈마 처리용의 가스 등을 공급하는 가스 공급부(13)와, 처리 용기(12) 내에 설치되고, 그 위에 피처리 기판(W)을 지지하는 지지대(14)와, 처리 용기(12)의 외부에 설치되고, 플라즈마 여기용의 마이크로파를 발생시키는 마이크로파 발생기(15)와, 마이크로파 발생기(15)에 의해 발생시킨 마이크로파를 처리 용기(12) 내로 도입시키는 도파관(16) 및 동축 도파관(17)과, 동축 도파관(17)의 하방 단부(端部)에 연결되어 있고, 동축 도파관(17)에 의해 도입된 마이크로파를 직경 방향으로 전파하는 유전체판(18)과, 유전체판(18)의 하방측에 배치되어 있고, 유전체판(18)에 의해 전파된 마이크로파를 방사하는 슬롯(긴 홀)(19)을 복수 가지는 슬롯 안테나판(20)과, 슬롯 안테나판(20)의 하방측에 배치되어 있고, 슬롯(19)으로부터 방사된 마이크로파를 직경 방향으로 전파하고 또한 처리 용기(12) 내에 투과시키는 유전체창(21)과, 플라즈마 에칭 처리 장치(11) 전체를 제어하는 제어부(도시하지 않음)를 구비한다. 제어부는, 가스 공급부(13)에서의 가스 유량, 처리 용기(12) 내의 온도 등, 피처리 기판(W)을 플라즈마 처리하기 위한 프로세스 조건을 제어한다. 또한 제어부는, 에칭 처리 시에, 후술하는 바이어스 전력 공급 수단에서의 교류의 바이어스 전력에 대하여, 정지 및 공급을 교호로 반복하여 행하도록 제어하는 제어 수단으로서 작동한다. 또한 플라즈마 에칭 처리 장치(11)는, 처리 용기(12) 내의 감압을 행하는 TMP(Turbo Molecular Pump : 터보 분자 펌프)(도시하지 않음) 등을 포함하고, 제어부는, TMP의 작동 상태 등을 제어하여 처리 용기(12) 내의 압력을, 진공을 포함 소정의 압력으로 조정하는 압력 조정 수단으로서도 작동한다. 또한, 용이한 이해의 관점에서, 도 1에서 슬롯(19)의 개구 형상을 개략적으로 도시하고 있다.
처리 용기(12)는, 지지대(14)의 하방측에 위치하는 저부(底部)(22)와, 저부(22)의 외주(外周)로부터 상방향으로 연장되는 측벽(23)과, 측벽(23)의 상방측에 재치(載置)되도록 배치되고, 그 위에 유전체창(21)을 재치 가능한 환상(環狀) 부재(24)를 포함한다. 측벽(23)은 원통 형상이다. 처리 용기(12)의 저부(22)에는, 배기용의 배기홀(25)이 형성되어 있다. 처리 용기(12)의 상부측은 개구되어 있고, 처리 용기(12)의 상부측에 배치되는 유전체창(21), 및 유전체창(21)과 처리 용기(12), 구체적으로는 처리 용기(12)를 구성하는 환상 부재(24)와의 사이에 개재하는 씰링 부재로서의 O링(26)에 의해, 처리 용기(12)는 밀봉 가능하게 구성되어 있다.
지지대(14)에는, RF(radio frequency) 바이어스용의 고주파 전원(27)이 매칭 유닛(28)을 개재하여 지지대(14)의 전극에 전기적으로 접속되어 있다. 이 바이어스 전력 공급 수단으로서의 고주파 전원(27)은, 피처리 기판(W)으로 인입되는 이온의 에너지를 제어하는데 적합한 일정한 주파수, 예를 들면 13.56 MHz의 고주파를 소정의 파워로 출력하여 지지대(14)측으로 공급한다. 매칭 유닛(28)은, 고주파 전원(27)측의 임피던스와, 주로 전극, 플라즈마, 처리 용기(12)라고 하는 부하측의 임피던스와의 사이에서 정합을 취하기 위한 정합기를 수용하고 있고, 이 정합기 내에 자기 바이어스 생성용의 블록킹 콘덴서가 포함되어 있다. 지지대(14)측으로 공급되는 바이어스에 관한 상세한 내용에 대해서는 후술한다. 또한, 지지대(14)는 저부(22)로부터 절연되어 있다. 또한 도시하지는 않지만, 피처리 기판(W)을 지지하는 지지 기구 또는 온도 조절을 행하는 온도 조절 기구를 구비하고 있어도 좋다.
가스 공급부(13)는, 피처리 기판(W)의 중앙을 향해 가스를 공급하는 가스 공급구(31)를 가지는 센터 가스 공급부(32)와, 원환 형상의 중공 형상 부재(33)로 구성되어 있고, 직경 방향 내측을 향해 가스를 공급하는 가스 공급구(34)를 가지는 아우터 가스 공급부(35)를 포함한다. 센터 가스 공급부(32) 및 아우터 가스 공급부(35)는, 각각 처리 용기(12) 외로부터 처리 용기(12) 내로 플라즈마 처리용의 가스 등을 공급한다. 가스 공급구(31, 34)로부터 공급되는 가스의 각각의 흐름 방향에 대해서는, 도 1 중의 화살표(F1 및 F2)로 나타내고 있다. 또한, 센터 가스 공급부(32) 및 아우터 가스 공급부(35)로부터 공급되는 가스의 유량비 등에 대해서는 임의로 선택이 가능하며, 예를 들면, 센터 가스 공급부(32)로부터의 가스의 공급을 완전히 차단하고, 아우터 가스 공급부(35)로부터만 처리 용기(12) 내로 가스를 공급하는 것도 물론 가능하다.
마이크로파 정합기(36)를 가지는 마이크로파 발생기(15)는, 중심 도체(37) 및 외주 도체(38)로 구성되는 동축 도파관(17) 및 모드 변환기(39)를 개재하여, 마이크로파를 도입시키는 도파관(16)의 상류측에 접속되어 있다. 동축 도파관(17)을 구성하며 모두 원통 형상인 중심 도체(37) 및 외주 도체(38)는, 직경 방향의 중심을 일치시키고, 중심 도체(37)의 외경면(外徑面)과 외주 도체(38)의 내경면(內徑面)과의 간격을 두어, 도 1 중의 지면(紙面) 상하 방향으로 연장되도록 배치된다. 예를 들면, 마이크로파 발생기(15)에서 발생시킨 TE 모드의 마이크로파는, 도파관(16)을 통과하여 모드 변환기(39)에 의해 TEM 모드로 변환되고, 동축 도파관(17)을 전파한다. 마이크로파 발생기(15)에서 발생시키는 마이크로파의 주파수로서는, 예를 들면 2.45 GHz가 선택된다.
슬롯 안테나판(20)은 박판 형상이며 원판 형상이다. 슬롯 안테나판(20)의 판 두께 방향의 양면은 각각 평평하다. 슬롯 안테나판(20)에는, 판 두께 방향으로 관통하는 복수의 슬롯(19)이 복수 형성되어 있다. 슬롯(19)은, 일방 방향으로 긴 제 1 슬롯(41)과, 제 1 슬롯(41)과 직교하는 방향으로 긴 제 2 슬롯(42)이 이웃하여 한 쌍이 되도록 형성되어 있다. 구체적으로 이웃하는 2 개의 슬롯(41, 42)이 한 쌍이 되어 대략 八 자 형상이 되도록 배치되어 구성되어 있다. 즉 슬롯 안테나판(20)은, 일방 방향으로 연장되는 제 1 슬롯(41) 및 일방 방향에 대하여 수직인 방향으로 연장되는 제 2 슬롯(42)으로 구성되는 슬롯쌍(43)을 가지는 구성이다. 또한 슬롯쌍(43)의 일례에 대해서는, 도 2 중의 점선으로 나타낸 영역에서 도시하고 있다.
형성된 슬롯쌍(43)은, 내주측에 배치되는 내주측 슬롯쌍군(44)과, 외주측에 배치되는 외주측 슬롯쌍군(45)으로 대별된다. 내주측 슬롯쌍군(44)에서, 7 쌍의 슬롯쌍(43)은 각각 둘레 방향으로 등간격으로 배치되어 있다. 외주측 슬롯쌍군(45)에서, 28 쌍의 슬롯쌍(43)은 각각 둘레 방향으로 등간격으로 배치되어 있다. 슬롯 안테나판(20)의 직경 방향의 중앙에도 관통홀(46)이 형성되어 있다. 슬롯 안테나판(20)은, 직경 방향의 중심(47)을 중심으로 한 회전 대칭성을 가진다.
유전체창(21)은 대략 원판 형상이며, 소정의 판 두께를 가진다. 유전체창(21)은 유전체로 구성되어 있고, 유전체창(21)의 구체적인 재질로서는 석영 또는 알루미나 등을 들 수 있다. 유전체창(21)은, 도 1에서의 하측을 환상 부재(24) 상에 올리도록 하여 플라즈마 에칭 처리 장치(11)에 기밀하게 장착되어 구비된다. 유전체창(21) 중, 플라즈마 에칭 처리 장치(11)에 구비되었을 때에 플라즈마를 생성하는 측이 되는 하면(48)의 직경 방향 외측 영역에는 환상으로 배열되고, 유전체창(21)의 판 두께 방향 내측, 여기서는 도 1에서의 지면 상방향을 향해 테이퍼 형상으로 오목한 유전체창 오목부(49)가 형성되어 있다. 이 유전체창 오목부(49)에 의해, 유전체창(21)의 직경 방향 외측 영역에서, 유전체창(21)의 두께를 연속적으로 변화시키는 영역을 형성하여, 플라즈마를 생성하는 다양한 프로세스 조건에 적합한 유전체창(21)의 두께를 가지는 공진 영역을 형성할 수 있다. 이리하면, 다양한 프로세스 조건에 따라 유전체창(21)의 하부 영역에서의 플라즈마의 높은 안정성을 확보할 수 있다.
마이크로파 발생기(15)에 의해 발생시킨 마이크로파는, 동축 도파관(17)을 통과하여 유전체판(18)으로 전파되고, 슬롯 안테나판(20)에 형성된 복수의 슬롯(19)으로부터 유전체창(21)으로 방사된다. 유전체창(21)을 투과한 마이크로파는, 유전체창(21)의 직하에 전계를 발생시키고, 처리 용기(12) 내에 플라즈마를 생성시킨다. 유전체창(21)의 직하에서 생성된 플라즈마는, 유전체창(21)으로부터 멀어지는 방향, 즉 지지대(14)를 향하는 방향으로 확산된다. 그리고, 확산된 플라즈마로 형성되고, 지지대(14)에 재치된 피처리 기판(W)을 포함하는 플라즈마 확산 영역에서, 피처리 기판(W)에 대한 플라즈마 에칭 처리 등의 플라즈마 처리를 행한다. 상기한 슬롯 안테나판(20)을 이용한 플라즈마 에칭 처리 장치를 RLSA(Radial Line Slot Antenna : 레디얼 라인 슬롯 안테나) 방식의 플라즈마 에칭 처리 장치라고 호칭하고 있다. 이러한 플라즈마 에칭 처리 장치(11)에 따르면, 비교적 낮은 전자 온도 및 비교적 높은 전자 밀도로 플라즈마 처리를 행할 수 있으므로, 처리 시에서의 피처리 기판(W)에 대한 플라즈마 데미지를 억제하고, 고속의 처리를 행할 수 있다.
또한 에칭에 이용하는 가스에 포함되는 것으로서는, 예를 들면 Ar(아르곤) 가스와 같은 불활성 가스, O(산소) 원자를 포함하는 O2가스 외에, HBr 가스, BCl3 가스, CF3I 가스, CH2F2 가스, CH3F 가스 등이 있다. 또한, 가스의 분자 구조 중에 H(수소) 원자를 많이 포함하는 가스를 이용하면, 반응 부생성물로서 증기압이 낮은 화합물이 생성되는 경향이 있다. 또한 에칭 대상물로서는, 구체적으로 예를 들면 실리콘(Si)을 들 수 있다. 그리고, 에칭에 이용하는 가스에 따라 다양하게 상이한 경우가 있는데, 실리콘을 대상물로서 에칭을 행할 경우의 반응 부생성물로서는, 예를 들면 SiBrO, SiBr, SiI, SiClO 등을 들 수 있다.
이어서, 이러한 플라즈마 에칭 처리 장치(11)를 이용하여 피처리 기판에 대하여 플라즈마에 의한 에칭 처리를 행하는 경우에 대하여 설명한다. 최근에는 소자의 미세화의 관점에서, 소자 분리 영역으로서 STI를 형성하는 경우가 있다. 우선, STI 형성 공정에서 원하는 형상, 즉, 이른바 이상적인 형상으로 에칭을 행했을 경우에 대하여 간단히 설명한다.
도 3, 도 4 및 도 5는, 이 경우에서의 피처리 기판의 일부를 도시한 개략 단면도이다. 우선 도 3을 참조하여, 피처리 기판인 실리콘 기판(51) 상에 단면 직사각형 형상의 하드 마스크로서의 마스크층(52a, 52b)을 형성한다. 이 후, 에칭 처리를 행한다. 이 경우, 마스크층(52a)이 형성된 개소는, 도 4에 도시한 바와 같이 모서리부(53a, 53b)에서도 모서리부(53a, 53b) 간에 위치하는 평탄부(54)에서도, 국소적으로 깎이지 않는 것이 이상적이다. 즉, 에칭에서 마스크층(52a, 52b)은 거의 깎이지 않거나, 또는 마스크층(52a, 52b)의 상측의 각 부에서 도 4에서의 하방향으로 균등하게 깎이는 것이 바람직하다. 그리고, 마스크층(52a, 52b) 사이에 형성하고자 하는 홈(55)이 수직 방향으로 깎여 형성된다. 최종적으로는 도 5에 도시한 형상이 되며, 이 형상이 이상적이다. 즉, 홈(55)을 구성하는 좌우 양측의 측벽(56a, 56b)이, 도 5에서의 상하 방향으로 곧게 연장되는 형상이며, 측벽(56a, 56b)의 최하단에 위치하고 측벽(56a, 56b)과 함께 홈(55)을 구성하는 저벽(底壁)(57)에 대해서도, 좌우 방향으로 곧게 연장되는 형상인 것이 바람직하다.
그러나, 예를 들면 이방성이 높은 에칭 가스를 이용했을 경우, 도 6에 도시한 바와 같이 에칭에 의해 마스크층(52a, 52b)도 서서히 깎이지만, 이 경우에 마스크층의 모서리부(53a, 53b)가 평탄부(54)보다도 많이 깎이게 된다.
이리하면 최종적으로는, 도 7에 도시한 바와 같이, 마스크층(52a, 52b) 간에 형성되는 에칭에 의해 형성된 홈(55)에 있어서, 그 측벽(56a, 56b)의 형상이 테이퍼 형상이 된다. 즉, 상하 방향으로 곧게 연장되는 형상으로는 되지 않고, 실리콘 기판(51)의 상단(58)과 측벽(56a)이 이루는 각도(θ)가, 이 경우 둔각이 된다. 이러한 형상은, 에칭 처리에서의 원하는 형상이 아니며, 바람직하지 않다. 또한, 도 6은 전술한 도 4에 대응하는 단면도이고, 도 7은 전술한 도 5에 대응하는 단면도이다.
특히, 최근에는 미세화의 요구가 높기 때문에 형성되는 레지스트 마스크층의 박막화가 진행되고, 이에 따라 하드 마스크의 두께도 얇아지는 경향이 있다. 이러한 상황 하에서 홈(55)의 테이퍼 형상을 회피하기 위해서는, 가능한 한 마스크층(52a, 52b)을 깎지 않도록 하드 마스크에 대한 실리콘 기판(51)의 고선택비의 에칭을 행할 필요가 있다. 이러한 에칭은 에칭 처리 조건이 한정되기 때문에, 가능한 한 피하는 것이 바람직하다.
여기서, 도 8을 참조하여 본 발명의 일실시예에 따른 플라즈마 에칭 처리를 설명한다. 도 8은, 본 발명의 일실시예에 따른 STI 형성 공정에서의 플라즈마 에칭 처리 방법의 대표적인 공정을 나타낸 순서도이다. 우선, 도 3에 도시한 바와 같이, 피처리 기판(W)이 되는 실리콘 기판(51) 상에 마스크층(52a, 52b)을 형성한다(도 8의 (A)). 그리고, 상기한 도 1에 도시한 플라즈마 에칭 처리 장치(11)를 이용하여 플라즈마에 의한 에칭을 행한다(도 8의 (B)). 여기서는, STI 형성 공정으로서 아르곤(Ar) 가스, 취화수소(HBr) 가스 및 산소(O2) 가스를 혼합한 가스를 공급하여 에칭을 행한다.
이 경우, 제어부에 의한 제어에 의해, 지지대(14)를 거쳐 피처리 기판(W)으로 공급하는 바이어스의 전력을, 정지 및 공급을 교호로 반복하여 간헐적으로 공급하도록 한다. 즉, 에칭 처리 시에 바이어스 전력 공급 수단으로서의 고주파 전원(27)에서의 교류의 바이어스 전력의 바이어스 온(도 8의 (C)) 및 바이어스 오프(도 8의 (D))를 교호로 반복하여 간헐적으로 바이어스 전력을 공급한다.
이리하여, 바이어스의 온 및 오프를 교호로 반복하고 에칭을 진행시킨다. 그리고 도 5에 도시한 바와 같이, 저벽(57)의 상하 방향의 위치가 목적한 위치가 되었을 때, 즉 소정의 홈 깊이에 도달했을 때에, 에칭을 종료한다(도 8의 (E)). 에칭의 종료 시는, 예를 들면 에칭 개시 후 소정의 시간이 경과하면 저벽(57)의 상하 방향의 위치가 목적한 위치가 되었다고 간주해도 좋고, 실리콘 기판(51)의 상단(58)과 저벽(57)과의 상하 방향의 길이를 측정하여 확인하면서 에칭을 종료시키는 것도 좋다.
이어서, 이 경우에 간헐적으로 공급되는 바이어스 전력의 상세에 대하여 설명한다. 도 9는, 상기한 STI 형성 공정에서의 교류 바이어스의 온오프 상태를 나타낸 그래프이다. 도 9에서, 종축은 바이어스의 온오프 상태를 나타내고, 횡축은 시간을 나타낸다. 종축에서 선(61)으로 나타낸 직사각형 형상의 파형 중, 위의 위치에 있는 상태가 온 상태를 나타내고, 아래의 위치에 있는 상태가 오프 상태를 나타낸다. 또한, 선(62)으로 나타낸 파형에서, 상하 방향으로 파형이 변동하고 있는 상태가 온 상태를 나타내고, 상하 방향으로 파형이 변동하지 않는 상태가 오프 상태를 나타낸다. 도 9를 참조하여, 상기한 바이어스 전력의 공급 시간(a)은 도 9 중의 ‘a’로 나타낸 것이다. 또한, 상기한 교류의 바이어스 전력의 공급 시간(a) 및 정지 시간을 합한 시간(b)은 도 9 중의 ‘b’로 나타낸 것이다. 또한, 정지 시간은 b에서 a를 뺀 것으로, 도 9 중의 ‘c’로 나타낸 것이다.
여기서, STI 형성 공정에서 교류의 바이어스 전력의 공급 시간(a) 및 정지 시간을 합한 시간(b)에 대한 공급 시간(a)의 비인 듀티비(a / b)를, 0.5 보다 높고 1.0 보다 낮아지도록 하여 바이어스 전력의 공급을 제어하도록 하는 것이 바람직하다. 즉, 에칭 처리 시에 듀티비(a / b)를 0.5 보다 높고 1.0 보다 낮아지도록 하여 간헐적으로 바이어스 전력을 공급하는 것이 바람직하다.
이와 같이 구성함으로써, 에칭 처리 시에 후술하는 바와 같이 개질된 보호막을 이용하여 에칭 처리를 진행시킬 수 있다. 따라서, 보다 정확하게 원하는 형상으로 에칭할 수 있다.
이러한 에칭의 원리에 대하여 설명하면, 이하의 경우가 상정된다. 즉, 간헐적으로 바이어스의 공급을 행했을 경우, 플라즈마에 의한 에칭 처리 시에 바이어스가 오프된 상태, 즉 바이어스 전력이 공급되지 않는 상태와, 온된 상태, 즉 바이어스 전력이 공급되는 상태가 교호로 나타난다.
도 10은, 이 경우에서의 피처리 기판의 일부를 도시한 개략 단면도이며, 도 4, 도 6에 대응한다. 바이어스가 오프 상태일 때에는, 실리콘 기판(51) 전체의 표면에 바이어스가 온 상태일 때에 생성된 퇴적물(반응 부생성물)에 의한 매우 얇은 보호막(59)이 퇴적하여 형성된다. 이 경우, 마스크층(52a, 52b)은 상하 방향의 상측의 영역, 즉 저벽(57) 부근보다 플라즈마에 가까운 위치에 있기 때문에, 마스크층(52a, 52b) 상에 형성되는 보호막(59)이 홈(55)의 저벽(57)의 영역에 형성되는 보호막(59)보다 두꺼워진다.
그리고, 실리콘 기판(51) 부근에 존재하는 라디칼에 의해, 형성된 보호막(59)의 개질이 행해진다. 여기서 말하는 개질은 이용하는 가스 등에 따라 상이하지만, 예를 들면 질화, 산화, Br화, CBr화, Cl화 등이며, 막을 경화시키는 것이다. 여기서, 상측에 위치하는 마스크층(52a, 52b)의 근방이 하측에 위치하는 저벽(57)의 근방보다 라디칼의 존재 확률이 높기 때문에, 형성되는 보호막(59)의 개질에 있어서의 효과가 현저해진다. 즉, 마스크층(52a, 52b) 상에 형성된 보호막(59)의 개질의 정도가, 홈(55)의 저벽(57)의 영역에 형성되는 보호막(59)에 대한 개질의 정도보다 높아진다. 그렇게 되면 마스크층(52a, 52b) 상에 형성된 보호막(59)이 저벽(57)의 영역에 형성되는 보호막(59)보다 견고해진다.
이 후, 바이어스가 온된다. 도 11은, 이 경우에서의 피처리 기판의 일부를 도시한 단면도이며, 도 4, 도 6에 대응한다. 바이어스가 온 상태일 때에는 실리콘 기판(51)의 전면에서 에칭에 의해 깎인다. 이 경우, 마스크층(52a, 52b)에 대해서는 저벽(57)보다 상측에 위치하기 때문에, 에칭 작용이 비교적 강한 영역에서 개질된 보호막(59)을 깎게 된다. 그러나, 마스크층(52a, 52b) 상에 형성된 보호막(59)은 비교적 두껍고 개질에 의해 비교적 견고해져 있기 때문에, 결과적으로 마스크층(52a, 52b) 자체가 거의 깎이지 않는다. 이에 반해, 저벽(57)의 영역에 대해서는 형성되는 보호막(59)은 비교적 얇고 거의 개질이 행해지지 않으며, 그다지 견고하지 않은 상태이기 때문에, 에칭 작용이 비교적 약한 영역임에도 불구하고 저벽(57)의 영역에 형성된 보호막(59)은 조기에 제거되게 된다. 그리고, 실리콘 기판(51)에서의 저벽(57)의 영역이 적극적으로 수직 방향의 하측으로 깎이게 된다.
이리하여, 바이어스의 오프와 온을 교호로 반복하고 에칭을 진행시킨다. 이리하면, 마스크층(52a, 52b)의 에칭에 의한 제거를 억제하면서, 마스크층(52a, 52b)의 사이를 수직 방향의 하측으로 깎아 에칭에 의한 홈을 계속 깎아서 원하는 형상을 얻을 수 있는 에칭을 행할 수 있다. 즉, 이와 같이 바이어스의 온과 오프를 상기한 타이밍으로 반복함으로써, 보다 정확하게 원하는 형상으로 에칭할 수 있다. 이러한 원리로 에칭이 행해진다고 생각된다. 또한 용이한 이해의 관점에서, 도 10 및 도 11에서의 보호막(59)은, 과장하여 두껍게 도시하고 있다. 또한 이하의 도면에 도시한 보호막에 대해서도, 마찬가지로 과장하여 두껍게 도시하고 있다.
도 12에 RIE 래그에 대한 등고선도(콘투어 도), 즉 등치선도를 나타낸다. 도 13은, 에칭의 선택비에 대한 등고선도(콘투어 도)이다. 도 12 및 도 13에서, 종축은 바이어스의 온오프의 주파수를 나타내고, 횡축은 온 시간의 비율, 즉 상기한 듀티비를 나타낸다. 또한, 이 경우의 에칭 처리 시에 있어서의 반응 가스에서의 산소 가스의 첨가량은 0.2%로 하고 있다. 즉, 반응 가스 전체에 차지하는 산소 원자를 포함한 가스의 비율은 0.2%가 된다.
여기서 RIE 래그에 대하여 설명하면 이하와 같다. 도 14 및 도 15는, 에칭 처리 종료 후의 실리콘 기판의 일부를 횡방향에서 본 전자 현미경 사진이다. 도 14에 나타낸 실리콘 기판은 에칭에 의해 깎는 간격이 좁은 경우이며, 도 15에 나타낸 실리콘 기판은 에칭에 의해 깎는 간격이 넓은 경우이다. 도 14 및 도 15를 참조하여, 간격이 좁은 경우에서의 실리콘 기판의 상단(58)으로부터 저벽(57)까지의 상하 방향의 길이를 d1으로 하고, 간격이 넓은 경우에서의 실리콘 기판의 상단(58)으로부터 저벽(57)까지의 상하 방향의 길이를 d2로 하면, RIE 래그는 d1 / d2으로 나타난다. 에칭 처리에서는 간격의 폭에 관계없이 상단(58)으로부터 저벽(57)까지의 상하 방향의 길이는 동일한 것이 바람직하므로, 이 RIE 래그의 값은 1에 가까운 것이 바람직하다. 또한, 선택비에 대해서는 그 값이 높은 것이 바람직하다. 즉, 마스크층에 대한 하지층, 이른바 실리콘 기판의 층이 깎이는 비율이 높은 것이 바람직하다. 또한 도 14 및 도 15는, 듀티비가 0.25인 경우이다.
도 12를 참조하면, 바이어스의 온 시간의 비율이 작으면, 구체적으로 듀티비가 0.5 보다 작으면, ON / OFF 주파수에 관계없이 RIE 래그의 값이 적어도 0.9를 하회하게 된다. 한편 듀티비가 0.75 부근에서는, RIE 래그의 값이 보다 1에 가까워진다. 특히, ON / OFF 주파수가 10 Hz(헤르츠) ~ 30 Hz 까지에서는, 도 12 중의 해칭으로 나타낸 영역(63)에서 RIE 래그의 값이 0.95 보다 높아져 보다 좋은 것이 된다. 따라서, 바이어스 전력 공급 수단으로서의 고주파 전원에 의해 공급되는 바이어스 전력의 ON / OFF 주파수는, 10 Hz 이상 30 Hz 이하인 것이 바람직하다.
도 13을 참조하면, 그래프의 우하(右下)를 향함에 따라 선택비의 값이 낮아진다. 이는, ON / OFF 주파수가 낮고 또한 듀티비가 높아지면 선택비가 낮아지는 경향을 나타내는데, 듀티비가 0.75를 넘고 또한 ON / OFF 주파수가 10 Hz 보다 높으면, 거의 동등한 값, 100 정도가 된다. 여기서 선택비는, 상기한 도 12에 도시한 RIE 래그에서의 양호한 영역(63)과 중첩되도록 해칭으로 나타낸 영역(64) 내의 값을 선택하는 것이 바람직하다.
도 16 및 도 17은, 바이어스를 연속하여 가했을 경우, 즉, 이른바 듀티비가 1인 경우에 있어서 에칭 처리 종료 후의 실리콘 기판의 일부를 횡방향에서 본 전자 현미경 사진이다. 도 16에 나타낸 실리콘 기판은 에칭에 의해 깎는 간격이 좁은 경우이며, 도 17에 나타낸 실리콘 기판은 에칭에 의해 깎는 간격이 넓은 경우이다. 도 18 및 도 19는, 듀티비가 0.75인 경우에 있어서 에칭 처리 종료 후의 실리콘 기판의 일부를 횡방향에서 본 전자 현미경 사진이다. 도 18에 나타낸 실리콘 기판은 에칭에 의해 깎는 간격이 좁은 경우이며, 도 19에 나타낸 실리콘 기판은 에칭에 의해 깎는 간격이 넓은 경우이다.
도 14 ~ 도 19를 참조하여, 연속하여 바이어스를 온으로 했을 경우, 즉, 듀티비가 1일 경우에는, 깎는 폭이 좁을 경우에 홈 바닥의 형상이 하방향으로 뾰족한 형상이 된다. 뾰족한 형상은, 특이점이 되어 전계의 집중에 의한 이상 방전의 원인이 되기 쉽다. 또한 듀티비가 0.25일 경우, 측벽의 형상이 테이퍼 형상이 될 경향이 강해진다. 또한, RIE 래그의 값이 낮아져, 0.5 보다도 작아진다. 즉, 폭이 좁을 경우의 저벽으로부터 상단부까지의 상하 방향의 길이와, 폭이 넓을 경우의 저벽으로부터 상단부까지의 상하 방향의 길이가 크게 상이해진다. 이 경우, 폭이 좁은 쪽이 얕은 홈이 된다.
이에 반해, 듀티비를 0.5 이상으로 했을 경우, 측벽의 형상이 테이퍼 형상이 되는 경향을 크게 완화할 수 있다. 즉, 측벽이 상하 방향으로 거의 곧은 형상으로 연장된다. 또한, RIE 래그도 0.8 이상으로 완화된다. 특히, 듀티비를 0.75 정도로 했을 경우, 폭이 좁을 경우에도 폭이 넓을 경우에도, 저벽으로부터 상단부까지의 상하 방향의 길이는 거의 변함없게 된다.
또한 상기한 경우에 있어서는, 처리의 안정성 등의 관점에서 처리 용기 내의 압력을 10 mTorr 이상 200 mTorr 이하로 하는 것이 바람직하다.
또한 상기한 경우에 있어서, 바이어스 전력 공급 수단으로서의 고주파 전원에 의해 공급되는 바이어스의 에너지는, 피처리 기판에 대한 플라즈마 데미지 경감의 관점 등에서 200 eV 이하인 것이 바람직하다.
또한 상기한 경우에 있어서, 바이어스의 오프 시에 형성되는 보호막의 두께는, 100 Å(옹스트롬) 이하가 되도록 제어하는 것이 바람직하다. 이렇게 함으로써, 보호막이 과잉으로 두꺼워지는 것을 억제하여, 보다 확실하게 원하는 형상으로 에칭할 수 있다.
또한 상기한 경우에 있어서, 플라즈마 에칭 장치(11)는 마이크로파를 이용하여 플라즈마를 생성하기 때문에, 라디칼이 풍부한 플라즈마를 생성할 수 있다. 이때문에, 바이어스 온 시에 생성된 퇴적물(반응 부생성물)을 효율적으로 개질할 수 있어, 충분한 에칭 내성을 가지는 보호막(59)을 형성할 수 있다. 보호막(59)은, 산소 라디칼에 의해 개질된 SiBrO가 주체의 막이라고 생각된다. 여기서, 반응 가스 전체에 차지하는 산소 가스의 비율은 0.2%로 했지만, 이에 한정되지 않는다. 예를 들면, 산소 가스의 첨가량을 0.2% 이상으로 했을 경우에는, 도 12 및 도 13에 도시한 최적인 영역(63, 64)이 도의 우측에 시프트한다. 한편, 산소 가스의 첨가량을 0.2% 이하로 했을 경우에는, 도 12 및 도 13에 도시한 최적인 영역(63, 64)이 도의 좌측에 시프트한다. 또한 안정적으로 산소 가스를 공급할 수 있는 하한치는 0.05%이다. 또한, RIE 래그와 선택비의 비율을 고려하면, 5% 이하이면 된다. 산소 가스의 첨가량이 5% 이상이면, 최적인 영역(63, 64)은, 듀티비(1)에 가까워지기 때문에, 에칭된 형상은 끝이 가는 뾰족한 형상이 될 우려가 있다. 또한 프로세스(처리 조건)의 선택의 폭을 고려하면, 0.1% 이상 1% 이하로 해도 좋다.
또한 플라즈마 처리 공정에서는, 처리 용기 내로 가스를 공급하고 TMP에 의해 처리 용기 내의 배기를 행하면서 처리 용기 내의 압력을 원하는 압력이 되도록 조정하여 플라즈마 처리를 행한다. 플라즈마 처리 중에 반응 부생성물이 생성될 경우, 반응 부생성물의 대부분은 TMP에 의해 처리 용기 외로 배출된다. 여기서, 플라즈마 에칭 처리 공정에서 예를 들면 실리콘을 에칭할 경우, 반응 부생성물로서 상기한 SiBrO 등이 생성된다. 이 SiBrO 등과 같이 비교적 증기압이 낮은 반응 부생성물이 생성될 경우, TMP에 의해 처리 용기 외로 배출되기 전에, 에칭에 의해 형성된 패턴에서의 홈의 측벽에 반응 부생성물이 부착되는 현상이 발생할 우려가 있다.
여기서, 도 12 등을 이용하여 설명한 바와 같이, 상기한 실시예에서는, RIE 래그 값의 향상의 관점에서, 바이어스 전력의 주파수는 10 Hz 이상 30 Hz 이하가 바람직하다고 했지만, 이와 같이 측벽에의 반응 부생성물의 부착이 문제가 될 우려가 있을 경우에는, 예를 들면 바이어스 전력의 주파수를 5 Hz 이상 10 Hz 이하로 하는 것도 채용된다. 구체적으로, 처리 용기 내의 압력을 100 mTorr, 듀티비를 0.5로 하고, 바이어스 전력의 주파수가 5 Hz일 경우를 예로 들어 설명하면, 교류의 바이어스 전력이기 때문에, 0.1 초, 즉 100 m(밀리) 초 연속으로 바이어스 전력이 가해지고, 이 후, 100 m 초 연속으로 바이어스 전력이 가해지지 않는 상태가 발생하게 된다. 비교적 증기압이 낮은 반응 부생성물이어도, 이러한 연속 100 m 초의 바이어스 전력이 가해지지 않는 상태를 만듦으로써, 반응 부생성물을 측벽에 부착시키지 않고 TMP에 의해 처리 용기 외로 배출시킬 수 있다. 이러한 관점에서, 생성되는 반응 부생성물 등에 따라서는, 바이어스 전력의 주파수를 5 Hz 이상 10 Hz 이하로 하는 것도 채용된다.
이어서, 본 발명의 다른 실시예에 대하여 설명한다. 최근에는 SAC(Self .Align Contact)를 형성할 때의 에칭 공정에서도, 이하의 문제가 발생할 우려가 있다. 여기서 우선, SAC 형성 공정에서 원하는 형상, 즉, 이른바 이상적인 형상으로 에칭을 행했을 경우에 대하여 간단히 설명한다.
도 20, 도 21 및 도 22는, 이 경우에서의 피처리 기판의 일부를 도시한 개략 단면도이다. 우선 도 20을 참조하여, 피처리 기판(W)이 되는 실리콘 기판(66) 상에 게이트 전극층(67), 게이트 측벽부(68), 실리콘 질화막층(69), 그리고 실리콘 산화막층(70)을 형성하고, 그 위에 에칭을 위한 단면 직사각형 형상의 마스크층(71)을 형성한다. 이 후, 실리콘 산화막층(70) 중 마스크층(71)의 사이의 부분을, 도 21에 도시한 바와 같이 에칭에 의해 제거하여 홈(72)을 형성한다. 그리고 도 22에 도시한 바와 같이, 에칭을 실리콘 기판(66)에 도달할 때까지 행한다.
이와 같이 하여, SAC에서의 플라즈마 에칭 처리를 행한다. 이 경우, 형성되는 홈(72)은, 상방측에 위치하는 실리콘 산화막층(70)의 측벽(73a, 73b), 하방측에 위치하는 실리콘 질화막층(69)의 측벽(73c, 73d), 및 측벽(73c, 73d) 사이에 위치하는 저벽(74)으로 구성되게 된다. 여기서, 마스크층(71)의 형성에서의 엄밀한 위치 제어를 행하여, 실리콘 산화막층(70)만이 깎이고 실리콘 질화막층(69)은 깎이지 않은 이상적인 형상으로 하면, 도 22에 도시한 바와 같이, 실리콘 산화막층(70)의 측벽(73a, 73b)의 간격은 실리콘 질화막층(69)의 측벽(73c, 73d)의 간격보다 넓어져, 홈(72)에서 실리콘 질화막층(69)이 일부 노출된 형상이 된다.
여기서, 이러한 SAC 형성에서의 플라즈마 에칭 처리를 행할 때에는, 이하와 같은 문제가 발생하는 경우가 있다. 즉, 실리콘 질화막층(69)에 대한 실리콘 산화막층(70)의 에칭에서의 선택비가 작으면, 실리콘 질화막층(69)이 에칭 시에 깎이게 된다. 그리고 도 23에 도시한 바와 같이, 실리콘 질화막층(69)에서 마스크층(71) 간의 영역(75a, 75b)이 서서히 제거되게 된다.
여기서, 마스크층(71)의 형성에서의 엄밀한 위치 제어를 행하지 않고, 형성되는 마스크층(71)이 좌우 방향으로 어긋난 경우에 에칭을 진행시키면, 실리콘 산화막층(70)의 에칭이 종료된 시점, 즉, 마스크층(71) 간에서 실리콘 산화막층(70)이 완전히 제거되어 홈(72)의 저벽(74)이 실리콘 기판(66)에 도달했을 경우, 도 24에 도시한 바와 같이, 실리콘 질화막층(69)의 영역(75a, 75b)도 하방향으로 깎이고, 영역(75a)에서 나타낸 바와 같이, 게이트 전극층(67)의 일부가 홈(72) 내에서 노출된다. 이러한 상황은, 영역(75a)에서의 절연 브레이크를 발생시키게 되므로 바람직하지 않다. 즉, 원하는 형상은 아니다.
이러한 절연 브레이크를 발생시키지 않기 위해서는, 마스크층(71)의 형성에서의 엄밀한 위치 제어 또는 고선택비의 에칭을 행하면 되지만, 이러한 대책은, 노력 또는 시간의 관점에서 바람직하지 않은 경우도 있다.
여기서 도 25를 참조하여, 본 발명의 다른 실시예에 따른 플라즈마 에칭 처리에 대하여 설명한다. 도 25는, 이 경우에서의 플라즈마 에칭 처리의 대표적인 공정을 나타낸 순서도이다. 우선 도 20에서 도시한 바와 같이, 피처리 기판(W)이 되는 실리콘 기판(66) 상에 게이트 전극층(67), 게이트 측벽부(68), 실리콘 질화막층(69), 실리콘 산화막층(70)을 형성한다(도 25의 (A)). 그리고, 실리콘 산화막층(70) 상에 마스크층(71)을 형성한다(도 25의 (B)). 이어서, 상기한 도 1에 도시한 플라즈마 에칭 처리 장치(11)를 이용하여 플라즈마에 의한 에칭을 행한다(도 25의 (C)). 여기서는, SAC 형성 공정으로서 다중 해리성을 가지는 가스, 예를 들면 C4F8 가스 또는 CH2F2 가스를 이용하여 에칭을 행한다.
이 경우, 제어부에 의한 제어에 의해, 지지대(14)를 거쳐 피처리 기판(W)으로 공급하는 바이어스의 전압을, 정지 및 공급을 교호로 반복하여 간헐적으로 공급하도록 한다. 즉, 바이어스 전력 공급 수단에서의 교류의 바이어스 전력의 바이어스 온(도 25의 (D)) 및 바이어스 오프(도 25의 (E))를 교호로 반복하여 간헐적으로 바이어스 전력을 공급한다.
이와 같이 하여, 바이어스의 온 및 오프를 교호로 반복하고 에칭을 진행시킨다. 그리고, 저벽(74)의 상하 방향의 위치가 목적한 위치가 되었을 때, 즉, 소정의 홈 깊이에 도달했을 때에 에칭을 종료한다(도 25의 (F)). 에칭의 종료 시는, 예를 들면 에칭 개시 후 소정의 시간이 경과하면 저벽(74)의 상하 방향의 위치가 목적한 위치가 되었다고 간주해도 좋고, 마스크층(71)의 하단에 위치하는 상단(77)과 저벽(74)과의 상하 방향의 길이를 측정하여 확인하면서 에칭을 종료시키는 것으로 해도 좋다.
여기서, 교류의 바이어스 전력의 공급 시간(a) 및 정지 시간을 합한 시간(b)에 대한 공급 시간(a)의 비인 듀티비(a / b)를, 0.5 보다 높고 1.0 보다 낮아지도록 하여 바이어스 전력의 공급을 제어하는 것이 바람직하다.
이와 같이 하여, SAC 형성 공정에서의 에칭을 행한다. 이렇게 함으로써, SAC 형성 공정에서 보다 정확하게 원하는 형상으로 에칭할 수 있다.
이러한 에칭의 원리에 대하여 설명하면, 이하의 경우가 상정된다. 즉, 간헐적으로 바이어스의 공급을 행했을 경우, 플라즈마에 의한 에칭 처리 시에, 바이어스가 오프된 상태, 즉 바이어스 전력이 공급되지 않는 상태와, 온된 상태, 즉 바이어스 전력이 공급되는 상태가 교호로 나타나게 된다.
도 26은, 바이어스가 오프되었을 경우의 피처리 기판의 일부를 도시한 개략 단면도이다. 도 26을 참조하여, 바이어스가 오프되었을 경우에는 마스크층(71) 및 약간 노출된 실리콘 질화막층(69) 상에 퇴적물에 의해 구성되는 보호막(76)이 형성된다. 여기서 형성되는 보호막(76)으로서는 CHF3 또는 CH2F2 등, CH(탄화수소)계의 폴리머 또는 CF(불화탄소)계의 폴리머, SiC로 구성되는 것이다.
이 퇴적물에 의해 구성되는 보호막(76)은, 플라즈마 처리에서 플라즈마에 가까운 부분, 즉, 도 26에서의 상측의 영역만큼 두꺼워진다. 구체적으로 마스크층(71)의 상방에 형성되는 보호막(76)의 두께(t1), 또는 측벽(73a)의 옆에 형성되는 보호막(76)의 두께(t2), 실리콘 질화막층(69)의 상측에 형성되는 보호막(76)의 두께 (t3)는, 상대적으로 두꺼워진다.
한편, 저벽(74)측에 형성되는 보호막(76)은, 상하 방향의 하측의 영역이며, 보호막(76)은 거의 형성되지 않거나 또는 매우 얇게 형성된다. 이는, 형성되는 홈(72)의 형상의 애스펙트비에 따라서도 다르지만, 하측 영역에서 보호막(76)을 구성하는 기초가 되는 퇴적물이 두루 미치지 않는 것에도 기인한다. 구체적으로 저벽(74) 상에 형성되는 보호막(76)의 두께(t4)는 상대적으로 얇아진다.
도 27은, 바이어스가 온되었을 경우의 피처리 기판의 일부를 도시한 개략 단면도이다. 도 27을 참조하여, 바이어스가 온되었을 경우에는 플라즈마에 의한 에칭이 진행된다. 이 경우에서는, 마스크층(71) 또는 실리콘 질화막층(69)의 상측에 형성되는 보호막(76)을 우선 깎게 된다. 여기서, 상측의 영역에서는 형성되는 보호막(76)의 층은 두꺼워져 있기 때문에, 에칭에 의해 마스크층(71)의 제거에는 미치지 않고, 보호막(76)의 층을 깎아내는 정도가 된다. 실리콘 질화막층(69)도 마찬가지로 보호막(76)의 층이 비교적 두껍기 때문에, 에칭 진행 중, 즉 바이어스가 온인 상태에서는, 실리콘 질화막층(69) 상에 형성된 보호막(76)이 제거되고 하지층이 되는 실리콘 질화막층(69)은 거의 제거되지 않는다. 즉, 바이어스가 온인 상태에서도, 마스크층(71) 또는 실리콘 질화막층(69) 상에 형성된 보호막(76)은 얇아지면서도 잔존하고 있는 상태이다. 한편 저벽(74)의 영역에서는, 얇게 형성된 보호막(76)은 조기에 제거되고, 하지층이 되는 실리콘 산화막층(70)이 수직 방향의 하측으로 깎이게 된다.
즉, 마스크층(71) 또는 실리콘 질화막층(69)은, 비교적 상측의 영역에 위치하기 때문에, 바이어스가 오프인 상태일 때에 형성되는 퇴적물에 의한 보호막(76)의 층이 비교적 두꺼워진다. 그리고, 바이어스가 온인 상태일 때에 보호막(76)의 층이 적극적으로 깎이고, 하지층이 되는 마스크층(71) 또는 실리콘 질화막층(69)이 깎이는 경우는 거의 없다. 이에 대하여, 홈(72)의 하측이 되는 실리콘 산화막층(70)은 비교적 하측의 영역에 위치하기 때문에, 바이어스가 오프인 상태일 때에 형성되는 퇴적물에 의한 보호막(76)의 층이 상대적으로 얇아진다. 그리고, 바이어스가 온인 상태일 때에 보호막(76)의 층은 조기에 제거되고, 보호막(76)의 하지층이 되는 실리콘 산화막층(70)이 수직 방향의 하측으로 깎이게 된다.
이와 같이 하여, SAC를 형성할 때의 플라즈마 에칭을 행함으로써, 원하는 형상으로 효율적으로 에칭을 행할 수 있다. 즉, 마스크층(71)의 형성에서의 엄밀한 위치 제어를 행하지 않고, 마스크층(71)이 다소 좌우 방향으로 어긋나 형성되어 있어도, 에칭 시에 노출된 실리콘 질화막층(69)의 제거를 억제하여, 게이트 전극층(67)이 노출되지 않도록 하는 원하는 형상으로 보다 정확하게 할 수 있다.
또한 상기의 경우에 있어서도, 바이어스의 오프 시에 형성되는 보호막의 두께는, 100 Å 이하가 되도록 제어하는 것이 바람직하다. 이렇게 함으로써, 보호막이 과잉으로 두꺼워지는 것을 억제하여, 보다 확실하게 원하는 형상으로 에칭할 수 있다.
이어서, 본 발명의 다른 실시예에 대하여 설명한다. 최근에는, 스페이서 에칭을 행하는 공정에서도 이하의 문제가 발생할 우려가 있다. 여기서 우선, 스페이서 에칭 공정에서 원하는 형상, 즉, 이른바 이상적인 형상으로 에칭을 행했을 경우에 대하여 간단히 설명한다.
도 28, 도 29 및 도 30은, 이 경우에서의 피처리 기판의 일부를 도시한 개략 단면도이다. 우선 도 28을 참조하여, 피처리 기판(W)이 되는 실리콘 기판(81) 상에 게이트 절연막층(82), 게이트 전극층(83) 및 게이트 측벽부(84)를 형성하고, 이들을 덮도록 절연층인 스페이서층(85)을 형성한다. 이 경우에 있어서, 도 28에 도시한 바와 같이 게이트 전극층(83)의 상방 영역(86a)에 형성되는 스페이서층(85)의 두께(s1)와, 게이트 측벽부(84)의 사이드 영역(86b)의 옆에 형성되는 스페이서층(85)의 두께(s2)는 거의 동일하고, 사이드 영역(86b)의 횡측에서 실리콘 기판(81) 상이 되는 단부(端部) 영역(86c)에 형성되는 스페이서층(85)의 두께(s3)는, 두께(s1) 또는 두께(s2)와 비교하여 약간 얇아진다.
이 후, 제 1 에칭 공정으로서, 이온 에너지에 의한 수직 방향의 에칭을 행한다. 이와 같이 하여 형성된 스페이서층(85) 중, 상하 방향, 즉 수직 방향으로 연장되는 부분을 많이 남기고, 좌우 방향, 즉 수평 방향으로 연장되는 부분을 적극적으로 깎도록 하여, 도 29에 도시한 형상으로 한다. 구체적으로 상하 방향으로 연장되는 사이드 영역(86b)에서의 스페이서층(85)은, 제 1 에칭 전의 두께(s2)와 제 1 에칭 후의 두께(s5)는 거의 변함이 없고, 좌우 방향으로 연장되는 상방 영역(86a)에서의 스페이서층(85)은, 제 1 에칭 전의 두께(s1)에 반해 제 1 에칭 후의 두께(s4)가 크게 감소한다. 상방 영역(86a)과 마찬가지로, 좌우 방향으로 연장되는 스페이서층(85)에서의 단부 영역(86c)도, 제 1 에칭 전의 두께(s3)에 반해 제 1 에칭 후의 두께(s6)가 크게 감소한다. 이와 같이 하여 제 1 에칭 공정을 행한다. 제 1 에칭 공정은, 단부 영역(86c)에서의 스페이서층(85)이 완전히 제거되지 않고 약간 남는 정도까지 행한다.
이 후, 제 2 에칭 공정으로서, 스페이서층(85) 중 약간 남긴 단부 영역(86c)의 스페이서층(85)을 완전히 제거하고, 이 영역에서의 실리콘 기판(81)의 상면이 노출되도록 에칭을 행한다. 즉, 도 29에서의 단부 영역(86c)의 두께(s6)가 0이 되도록 에칭을 행한다. 이 경우, 하지층이 되는 실리콘 기판(81)과 에칭층이 되는 스페이서층(85)과의 선택비를 고려하여, 라디칼에 의한 케미컬인 에칭을 행한다. 이리하여 도 30에 도시한 바와 같이, 스페이서층(85)이 사이드 영역(86b)에서 수직 방향으로 연장되는 부분으로 이루어지는 형상으로 한다.
이러한 에칭은, 이른바 2 단계 에칭으로 불리는 것이다. 즉, 스페이서층(85)의 에칭에 있어서, 제 1 에칭 공정의 단계에서는, 수직 방향으로 연장되는 부분을 남기고 좌우 방향으로 연장되는 부분을 적극적으로 깎도록, 바이어스 파워를 비교적 강하게 하여 이방성 에칭을 행한다. 이리하여 효율적으로, 즉 소요 시간을 가능한 한 줄이고, 도 29에 도시한 형상을 얻는다. 그리고 제 2 에칭 공정의 단계에서, 선택비를 고려하여 여분의 단부 영역(86c)의 스페이서층(85)을 제거하고, 스페이서층(85)의 사이드 영역(86b)의 횡측에서 실리콘 기판(81)이 노출되도록, 바이어스 파워를 약하게 하여 등방성 에칭을 행한다. 이와 같이 하여 스페이서 에칭을 행한다. 이러한 2 단계의 에칭에 따르면, 단부 영역(86c)에서의 실리콘 기판(81)의 과잉 에칭을 억제하여, 이상적인 도 30에 도시한 형상의 실리콘 기판을 효율적으로 얻을 수 있다.
그러나 이러한 공정에서는, 이하와 같은 문제가 발생할 우려가 있다. 제 2 에칭 공정에서는 등방성을 중시하기 때문에 에칭 시에서의 바이어스 파워를 작게 하는 것으로 하고 있다. 그러나, 이와 같이 바이어스 파워를 작게 하면, 사이드 영역(86b)에서의 스페이서층(85)도 등방성을 중시한 에칭에 의해 깎이게 된다. 즉, 사이드 영역(86b)에서의 스페이서층(85)의 두께(s5)가 얇아지고, 사이드 영역(86b)에 서의 스페이서층(85)이 좁아진다. 두께(s5)에 관해서는 가능한 한 두꺼운 것이 바람직하기 때문에, 이러한 상황은 바람직하지 않다.
이러한 경우, 제 1 에칭 공정에서 가능한 한 남기는 단부 영역의 스페이서층을 얇게 하면 좋지만, 이러한 엄밀한 제어는 노력 또는 시간의 관점에서 바람직하지 않은 경우도 있다.
여기서 도 31을 참조하여, 본 발명의 다른 실시예에 따른 플라즈마 에칭 처리에 대하여 설명한다. 도 31은, 본 발명의 다른 실시예에 따른 플라즈마 에칭 처리의 대표적인 공정을 나타낸 순서도이다. 우선 도 28에서 도시한 바와 같이, 피처리 기판(W)이 되는 실리콘 기판(81) 상에 게이트 절연막층(82), 게이트 전극층(83), 게이트 측벽부(84)를 형성하고, 이들을 덮도록 스페이서층(85)을 형성한다(도 31의 (A)).
이어서, 상기한 도 1에 도시한 플라즈마 에칭 처리 장치(11)를 이용하여 우선 제 1 에칭을 행한다(도 31의 (B)). 제 1 에칭에서는 수직 방향으로 적극적으로 에칭을 행하도록 바이어스 파워를 비교적 강하게 하고, 주로 이온 에너지를 이용하여 스페이서층(85)의 에칭을 행한다. 이 제 1 에칭은 단부 영역(86c)의 스페이서층(85)이 완전히 제거되지 않은 레벨에서 종료된다. 이와 같이 하여, 도 29에 도시한 형상의 피처리 기판(W)을 얻는다.
제 1 에칭 종료 후, 이어서 제 2 에칭을 행한다(도 31의 (C)). 이 경우, 지지대(14)를 거쳐 피처리 기판(W)으로 공급하는 바이어스의 전력을, 정지 및 공급을 교호로 반복하여 간헐적으로 공급하도록 한다. 즉, 바이어스 전력 공급 수단에서의 교류의 바이어스 전력의 바이어스 온(도 31의 (D)) 및 바이어스 오프(도 31의 (E))를 교호로 반복하여 간헐적으로 바이어스 전력을 공급한다.
여기서, 교류의 바이어스 전력의 공급 시간(a) 및 정지 시간을 합한 시간(b)에 대한 공급 시간(a)의 비인 듀티비(a / b)를, 0.18 보다 높고 0.75 보다 낮아지도록 하여 바이어스 전력의 공급을 제어한다.
이와 같이 하여, 바이어스의 온 및 오프를 교호로 반복하고 제 2 에칭을 행한다. 그리고, 단부 영역(86c)에서의 스페이서층(85)이 완전히 제거되었을 때에, 제 2 에칭을 종료한다(도 31의 (F)).
이 후, 스페이서층(85) 상에 잔존하는 후술하는 보호막을 제거하고, 2 단계의 에칭 공정을 종료한다.
이와 같이 하여 스페이서 에칭을 행함으로써, 스페이서를 형성하는 공정에서 보다 정확하게 원하는 형상으로 에칭할 수 있다.
이러한 에칭의 원리에 대하여 설명하면, 이하의 경우가 상정된다. 즉, 간헐적으로 바이어스의 공급을 행했을 경우, 플라즈마에 의한 에칭 처리 시에서 바이어스가 오프된 상태, 즉 바이어스 전력이 공급되지 않는 상태와, 온된 상태, 즉 바이어스 전력이 공급되는 상태가 교호로 나타나게 된다.
도 32는, 바이어스가 오프되었을 경우의 피처리 기판의 일부를 도시한 개략 단면도이다. 도 32를 참조하여, 바이어스가 오프되었을 경우에는, 스페이서층(85)이 형성되어 있는 영역의 전면에 걸쳐 퇴적물에 의한 보호막(87)이 형성된다. 이 보호막(87)의 층은 플라즈마 처리에서 플라즈마에 가까운 부분, 즉 도 32에서의 상측의 영역만큼 형성되는 보호막(87)의 층은 두꺼워진다. 한편, 실리콘 기판(81)측에 가까울수록 얇게 형성되는 것이다. 구체적으로 스페이서층(85)의 상방 영역(86a)의 상측이 되는 상방 영역(88a)에서의 보호막(87)의 층의 두께(s7), 또는 스페이서층(85)의 사이드 영역(86b)의 횡측이 되는 사이드 영역(88b)에서의 보호막의 두께(s8)는 비교적 두꺼워지지만, 스페이서층(85)의 단부 영역(86c)의 상측이 되는 단부 영역(88c)에서의 보호막(87)의 층의 두께(s9)는 비교적 얇아진다.
도 33은, 바이어스가 온되었을 경우의 피처리 기판의 일부를 도시한 개략 단면도이다. 도 33을 참조하여, 바이어스가 온되었을 경우에는, 플라즈마에 의한 에칭에 의해 우선 보호막(87)의 제거가 진행된다. 이 경우, 상방 영역(88a)에 형성되는 보호막(87)의 두께(s7), 또는 사이드 영역(88b)에 형성되는 보호막(87)의 두께(s8)가 비교적 두껍기 때문에, 바이어스 온으로 전환된 상태에서 상방 영역(88a) 또는 사이드 영역(88b)에서의 보호막(87)의 제거만으로 끝나거나, 또는 보호막(87)의 제거 후에서의 상방 영역(86a) 또는 사이드 영역(86b)에서의 스페이서층(85)의 미소한 제거만으로 끝난다. 한편, 실리콘 기판(81)측에 가까운 영역이 되는 단부 영역(88c)에서의 보호막(87)의 두께(s9)는 비교적 얇기 때문에, 바이어스 온으로 전환된 상태에서 단부 영역(88c)에서의 보호막(87)은 조기에 완전히 제거되고, 이 후, 노출된 스페이서층(85)의 단부 영역(86c)을 에칭하게 된다.
여기서, 상방 영역(88a) 또는 사이드 영역(88b)에서의 보호막(87)이 거의 제거되지 않는 동안 바이어스의 오프로 전환함으로써, 상방 영역(86a) 또는 사이드 영역(86b)의 스페이서층(85)의 에칭에 의한 제거를 거의 진행시키지 않고, 단부 영역(88c)의 스페이서층(85)의 에칭에 의한 제거를 진행시켜, 단부 영역(88c)의 스페이서층(85)만의 제거를 효율적으로 행할 수 있다(도 31의 (F)).
이 후, 도 34에 도시한 바와 같이, 단부 영역(88c)에서의 스페이서층(85)이 제거된 단계에서 제 2 에칭을 종료하고, 도 35에 도시한 바와 같이 상방 영역(88a) 또는 사이드 영역(88b)에서의 보호막(87)을 제거하여 사이드 영역(86b)의 스페이서층(85)이 두꺼운 원하는 형상의 스페이서층(85)을 형성한다. 이와 같이 하여, 스페이서 에칭을 행한다.
이렇게 함으로써, 제 2 에칭 공정에서 사이드 영역(86b)에 형성된 스페이서층(85)이 에칭에 의해 좁아지는 것을 억제하여, 원하는 형상의 스페이서층(85)을 형성할 수 있다.
또한 바이어스의 전력의 주파수가 작으면, 바이어스의 온 시에 퇴적물에 의해 형성되는 보호막(87)의 두께가 두꺼워지는 경향이 있다. 이 경우, 도 36에 도시한 바와 같이, 바이어스의 온오프의 전환에 의해 형성되는 사이드 영역(88b)의 보호막(87)의 두께(s8)가 커지면, 단부 영역(86c)에서의 스페이서층(85)의 제거가 완전히 행해지지 않을 우려가 있다. 즉, 도 37에 도시한 바와 같이, 단부 영역(86c)에서의 스페이서층(85)을 제거하여, 실리콘 기판(81)이 노출되었을 경우에도 단부 영역(86c)에서의 스페이서층(85) 중 사이드 영역(88b)측에 형성되는 보호막(87)의 층의 두께(s8)만큼 스페이서층(89)이 잔존하게 된다. 이러한 형상은, 사이드 영역에서의 스페이서층이 단차가 되어 바람직하지 않다.
도 38은, 스페이서 에칭을 행하는 공정에서, 저벽, 즉 여기서는 실리콘 기판(81)의 상면이 되는 단부 영역에서의 스페이서층 및 측벽, 즉 여기서는 사이드 영역에서의 스페이서층의 에칭 속도와 듀티비와의 관계를 나타낸 그래프이다. 도 38에 서는, 간헐 주파수가 5 Hz인 경우이며, 종축은 에칭 속도(nm / 분)를 나타내고, 횡축은 듀티비(단위 없음)를 나타낸다. 도 39는, 스페이서 에칭을 행하는 공정에서 저벽 및 측벽에서의 에칭 속도와 간헐 주파수와의 관계를 나타낸 그래프이다. 도 39에 있어서는 듀티비가 0.75인 경우이며, 종축은 에칭 속도(nm / 분)를 나타내고, 횡축은 간헐 주파수(Hz)를 나타낸다.
도 38을 참조하여, 단부 영역의 스페이서층의 에칭을 진행시키고 사이드 영역의 스페이서층의 에칭을 진행시키지 않은 것은, 도 38 중의 해칭으로 나타낸 영역(90)이다. 또한 도 39를 참조하여, 단부 영역의 스페이서층의 에칭을 진행시키고 사이드 영역의 스페이서층의 에칭을 진행시키지 않은 것은, 도 39 중의 해칭으로 나타낸 영역(91)이다.
도 40은, 도 38 및 도 39의 결과에 기초하여 추측한 사이드 영역의 스페이서층의 에칭 속도를 나타낸 등고선도(콘투어 도)이다. 도 40에서 종축은 간헐 주파수, 이른바 ON / OFF 주파수(Hz)를 나타내고, 횡축은 듀티비(단위 없음)를 나타낸다.
도 40을 참조하여, 해칭으로 나타낸 영역(92)이 바람직한 영역이 된다. 영역(92)에서, 우단부(93a)에서의 듀티비는 대략 0.75이고, 좌단부(93b)에서의 듀티비는 대략 0.18이다. 또한, 상단부(93c)에서의 ON / OFF 주파수는 100 Hz이고, 하단부(93d)에 서의 ON / OFF 주파수는 5 Hz이다. 영역(92)보다 좌측의 영역(94)에서는, 보호막이 단부 영역에서 너무 두껍게 형성되어 단부 영역의 스페이서층의 에칭이 거의 진행되지 않는 경향에 있다. 또한, 영역(92)보다 하측의 영역(95)에서는 사이드 영역에 형성되는 보호막이 너무 두꺼워져, 도 36 및 도 37에 도시한 바와 같이, 단부 영역의 스페이서층의 일부가 잔존하여 단차가 생긴다. 영역(92)보다 우하측의 영역(96) 및 우상측의 영역(97)에서는, 사이드 영역에 형성되는 보호막 자체가 얇아져, 사이드 영역의 스페이서층이 깎여 좁아지는 경향이 있다.
또한, 우단부(93a)에서의 주파수는 약 10 Hz이며, 좌단부(93b)에서의 주파수는 약 6 Hz이며, 상단부(93c)에서의 듀티비는 약 0.18이며, 하단부(93d)에서의 듀티비는 약 0.5이다.
따라서, 사이드 영역의 스페이서층의 에칭에서의 간헐 주파수 및 듀티비와의 관계에서는, 도 40에 나타낸 영역(92) 내의 값을 선택하는 것이 바람직하다.
또한 상기한 경우에서, 바이어스의 오프 시에 형성되는 보호막의 두께는, 10 Å 이하가 되도록 제어하는 것이 바람직하다. 이렇게 함으로써, 보호막이 과잉으로 두꺼워지는 것을 억제하여, 보다 확실하게 원하는 형상으로 에칭할 수 있다.
또한 상기한 실시예에서, 플라즈마 에칭 처리의 진행 상황에 따라 그 때(이른바 in situ)에 제어를 행하도록 해도 좋다. 이 경우, 예를 들면 발광 모니터를 이용하여 플라즈마 상태를 측정하는 측정 장치, 또는 막 두께 모니터를 이용하여 피처리 기판의 막 두께를 측정하는 막 두께 측정 장치, 스캐터로메트리를 이용하여 선폭(CD : Critical Dimension) 또는 형상을 측정하는 측정 장치 등을 이용하여, 플라즈마 에칭 처리의 진행 상황을 측정한다. 이 측정된 데이터에 기초하여, 간헐 주파수 또는 듀티비를 플라즈마 에칭 처리 중에 적절히 변경함으로써, 원하는 형상을 얻을 수 있다. 또한, 보호막의 개질에 이용되는 가스의 도입량을 변경함으로써, 플라즈마 에칭 형상의 조정을 행해도 좋다. 플라즈마 에칭 처리 시에 변경하는 파라미터에 대해서는, 도 12, 도 13, 도 38, 도 39 및 도 40에 나타낸 등고선도(콘투어 도) 또는 그래프 등으로부터 구할 수 있다.
또한, 플라즈마 에칭 처리를 행한 후에 플라즈마 에칭 처리 장치 밖으로 꺼냈을 때에, 측정 장치에 의해 형상을 측정하고, 이어서 처리되는 피처리 기판이 원하는 에칭 형상이 되도록, 간헐 주파수 또는 듀티비를 변경하도록 해도 좋다. 즉, 피드백을 행하도록 해도 좋다. 또한, 보호막의 개질에 이용되는 가스의 도입량을 변경함으로써, 에칭 형상의 조정을 행해도 좋다.
또한, 피처리 기판 상의 에칭 마스크의 형상을 측정 장치를 이용하여 측정하고, 원하는 에칭 형상이 얻어지도록 간헐 주파수 또는 듀티비를 변경하도록 해도 좋다. 즉, 피드포워드를 행하도록 해도 좋다. 또한, 보호막의 개질에 이용되는 가스의 도입량을 변경함으로써, 에칭 형상의 조정을 행해도 좋다.
이상, 도면을 참조하여 본 발명의 실시예를 설명했지만, 본 발명은 도시한 실시예에 한정되지 않는다. 도시한 실시예에 대하여, 본 발명과 동일한 범위 내에서 혹은 균등한 범위 내에서, 다양한 수정 또는 변형을 가하는 것이 가능하다.
11 : 플라즈마 에칭 처리 장치
12 : 처리 용기
13 : 가스 공급부
14 : 지지대
15 : 마이크로파 발생기
16 : 도파관
17 : 동축 도파관
18 : 유전체판
19, 41, 42 : 슬롯
20 : 슬롯 안테나판
21 : 유전체창
22 : 저부
23 : 측벽
24 : 환상 부재
25 : 배기홀
26 : O링
27 : 고주파 전원
28 : 매칭 유닛
31, 34 : 가스 공급구
32 : 센터 가스 공급부
33 : 중공 형상 부재
35 : 아우터 가스 공급부
36 : 마이크로파 정합기
37 : 중심 도체
38 : 외주 도체
39 : 모드 변환기
43 : 슬롯쌍
44 : 내주측 슬롯쌍군
45 : 외주측 슬롯쌍군
46 : 관통홀
47 : 중심
48 : 하면
49 : 유전체창 오목부
51, 66, 81 : 실리콘 기판
52 a, 52 b, 71 : 마스크층
53a, 53b : 모서리부
54 : 평탄부
55, 72 : 홈
56a, 56b, 73a, 73b, 73c, 73d : 측벽
57, 74 : 저벽
58, 77 : 상단
59, 76, 87 : 보호막
61, 62 : 선
63, 64, 75a, 75b, 86a, 86b, 86c, 88a, 88b, 88c, 90, 91, 92, 94, 95, 96, 97 : 영역
67, 83 : 게이트 전극층
68, 84 : 게이트 측벽부
69 : 실리콘 질화막층
70 : 실리콘 산화막층
82 : 게이트 절연막층
85, 89 : 스페이서층
93a, 93b, 93c, 93d : 단부

Claims (11)

  1. 발생시킨 플라즈마에 의해 피처리 기판에 에칭 처리를 행하는 플라즈마 에칭 처리 장치로서,
    그 내부에서 피처리 기판에 플라즈마 처리를 행하는 처리 용기와,
    상기 처리 용기 내로 플라즈마 처리용의 가스를 공급하는 가스 공급부와,
    상기 처리 용기 내에 배치되고, 그 위에 상기 피처리 기판을 지지하는 지지대와,
    플라즈마 여기용의 마이크로파를 발생시키는 마이크로파 발생기와,
    상기 마이크로파 발생기에 의해 발생시킨 마이크로파를 이용하여 상기 처리 용기 내에 플라즈마를 발생시키는 플라즈마 발생 수단과,
    상기 처리 용기 내의 압력을 조정하는 압력 조정 수단과,
    상기 지지대로 교류의 바이어스 전력을 공급하는 바이어스 전력 공급 수단과,
    상기 바이어스 전력 공급 수단에서의 교류의 바이어스 전력을, 정지 및 공급을 교호로 반복하여 행하도록 제어하는 제어 수단을 구비하는 플라즈마 에칭 처리 장치.
  2. 제 1 항에 있어서,
    상기 제어 수단은, 상기 바이어스 전력 공급 수단에서의 교류의 바이어스 전력의 공급 시간(a) 및 정지 시간을 합한 시간(b)에 대한 상기 공급 시간(a)의 비인 듀티비(a / b)를 0.5 보다 높고 1.0 보다 낮아지도록 하여 상기 바이어스 전력 공급 수단에 의한 바이어스 전력의 공급을 제어하는 플라즈마 에칭 처리 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 플라즈마 처리용의 가스는 산소 원자를 포함한 가스를 포함하고,
    상기 가스 공급부는, 전체의 상기 플라즈마 처리용의 가스에 대한 상기 산소 원자를 포함한 가스의 농도를 0.05% 이상 5% 이하가 되도록 하여 상기 플라즈마 처리용의 가스를 공급하는 플라즈마 에칭 처리 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 바이어스 전력 공급 수단에 의해 공급되는 바이어스 전력의 ON / OFF 주파수는 10 Hz 이상 30 Hz 이하인 플라즈마 에칭 처리 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 바이어스 전력 공급 수단에 의해 공급되는 바이어스의 에너지는 200 eV 이하인 플라즈마 에칭 처리 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 압력 조정 수단은, 상기 처리 용기 내의 압력을 10 mTorr 이상 200 mTorr 이하가 되도록 조정하는 플라즈마 에칭 처리 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 플라즈마 발생 수단은, 마이크로파를 상기 처리 용기 내에 투과시키는 유전체판과, 복수의 슬롯홀이 형성되어 있고, 상기 유전체판의 상방측에 배치되고, 마이크로파를 상기 유전체판으로 방사하는 슬롯 안테나판을 구비하는 플라즈마 에칭 처리 장치.
  8. 제 1 항에 있어서,
    상기 제어 수단은, 상기 바이어스 전력 공급 수단에서의 교류의 바이어스 전력의 공급 시간(a) 및 정지 시간을 합한 시간(b)에 대한 상기 공급 시간(a)의 비인 듀티비(a / b)를 0.18 보다 높고 0.75 보다 낮아지도록 하여 상기 바이어스 전력 공급 수단에 의한 바이어스 전력의 공급을 제어하는 플라즈마 에칭 처리 장치.
  9. 그 내부에서 피처리 기판에 플라즈마 처리를 행하는 처리 용기와, 상기 처리 용기 내로 플라즈마 처리용의 가스를 공급하는 가스 공급부와, 상기 처리 용기 내에 배치되고, 그 위에 상기 피처리 기판을 지지하는 지지대와, 플라즈마 여기용의 마이크로파를 발생시키는 마이크로파 발생기와, 상기 마이크로파 발생기에 의해 발생시킨 마이크로파를 이용하여 상기 처리 용기 내에 플라즈마를 발생시키는 플라즈마 발생 수단과, 상기 처리 용기 내의 압력을 조정하는 압력 조정 수단을 구비하는 플라즈마 에칭 처리 장치를 이용하여 발생시킨 플라즈마에 의해 피처리 기판에 에칭 처리를 행하는 플라즈마 에칭 처리 방법으로서,
    상기 바이어스 전력 공급 수단에서의 교류의 바이어스 전력을, 정지 및 공급을 교호로 반복하여 행하도록 제어하고, 상기 지지대로 교류의 바이어스 전력을 공급하여 상기 피처리 기판에 에칭 처리를 행하는 플라즈마 에칭 처리 방법.
  10. 지지대 상에 지지된 실리콘 기판 상에 설치된 질화 실리콘을 마스크로서 플라즈마 에칭을 행하여 제조되는 반도체 소자 제조 방법으로서,
    상기 실리콘 기판을 에칭할 때에, 전체의 플라즈마 처리용의 가스에 대한 산소 원자를 포함한 가스의 농도를 0.05% 이상 5% 이하가 되도록 하여 상기 플라즈마 처리용의 가스를 공급하는 공정과,
    교류의 바이어스 전력의 공급 시간(a) 및 정지 시간을 합한 시간(b)에 대한 상기 공급 시간(a)의 비인 듀티비(a / b)를 0.5 보다 높고 1.0 보다 낮아지도록 하여 상기 지지대로 공급하는 바이어스 전력을 제어하는 공정을 포함하는 반도체 소자 제조 방법.
  11. 지지대 상에 지지된 피처리 기판에 대하여, 발생시킨 플라즈마에 의해 피처리 기판에 플라즈마 에칭 처리를 행하는 플라즈마 에칭 방법으로서,
    에칭 가스 및 반응 부생성물을 라디칼 산화하여 개질시키는 작용을 가지는 가스를 처리 용기 내로 공급하여 플라즈마를 생성하는 공정과,
    상기 피처리 기판을 에칭에 의해 깎는 공정과,
    퇴적된 반응 부생성물을 라디칼 산화하여 개질시키는 공정과,
    상기 피처리 기판을 지지하는 지지대에 인가되는 바이어스 전력 중, 교류의 바이어스 전력의 공급 시간(a) 및 정지 시간을 합한 시간(b)에 대한 상기 공급 시간(a)의 비인 듀티비(a / b), 및 상기 바이어스 전력의 ON / OFF 주파수를 조정하여 상기 반응 부생성물의 퇴적량을 제어하는 공정을 포함하는 플라즈마 에칭 처리 방법.
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