WO2010109873A1 - シリコンウェーハおよびその製造方法 - Google Patents
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Abstract
急速昇降温熱処理に供した場合でも、原因となる酸素析出を低減してウェーハ変形発生を防止できるとともに、同時に、ウェーハ強度低下の原因となるボート傷・搬送傷から発生するスリップ伸展をも防止可能なシリコンウェーハを提供可能とすることができるシリコンウェーハの製造方法。
Description
本発明は、シリコンウェーハおよびその製造方法に係り、特に、高い内部応力が発生する熱処理に供されるシリコンウェーハの反り等変形発生防止に用いて好適な技術に関する。
本願は、２００９年３月２５日に、日本に出願された特願２００９－０７４８３６号、特願２００９－０７４８３７号及び特願２００９－０７５００１号、並びに２００９年４月１４日に、日本に出願された特願２００９－０９８２６２号に基づき優先権を主張し、その内容をここに援用する。
本願は、２００９年３月２５日に、日本に出願された特願２００９－０７４８３６号、特願２００９－０７４８３７号及び特願２００９－０７５００１号、並びに２００９年４月１４日に、日本に出願された特願２００９－０９８２６２号に基づき優先権を主張し、その内容をここに援用する。
デバイスプロセスの熱プロセスでは、低温処理、高温処理が多数用いられるため、エピタキシャルウェーハを用いた場合でも、基板ウェーハに酸素析出物形成が起こる。従来、この酸素析出物は、プロセス中に発生する可能性がある金属不純物の捕獲(ゲッタリング)に有効であり、酸素析出物形成は望まれていた。
ところが、最近のデバイス製造プロセスでは急速昇降温熱処理工程が多数用いられてきており、デバイスプロセス中の熱処理における応力負荷が増大している。特に、デバイスの高集積化により、急速昇降温熱処理工程がよりいっそう短時間化し、急速昇降温熱処理工程中の最高温度が高温化する傾向にある。４５ｎｍノード（ｈｐ６５）からはＦＬＡ（flash lamp annealing）、ＬＳＡ（Laser Spike Anneal ）、ＬＴＰ（laser thermal process ）、Ｓｐｉｋｅ－ＲＴＡ（Rapid Thermal Annealing ）と呼ばれるアニール工程が用いられる場合がある。
このうち、ＦＬＡ熱処理ではウェーハを４００℃～６００℃の初期温度に昇温しておき、Ｘｅランプ等の短波長の光を用いてウェーハ全面に光照射し、ウェーハ極表層のみを１１００℃以上シリコンの融点付近まで急速加熱・急冷する。また、熱処理時間はμ（マイクロ）秒からミリ秒の単位（オーダー）である。
ＦＬＡ熱処理に関する技術は以下の特許文献１及び２に開示されている。
ＦＬＡ熱処理に関する技術は以下の特許文献１及び２に開示されている。
これらのＦＬＡ熱処理ではウェーハ表面と裏面に数１００℃の温度差が生じるため、以前からおこなわれてきたＲＴＡに比べて非常に高い応力が負荷されることがある。具体的には、２０ＭＰａをこえるような熱応力が部分的に発生する可能性がある。
また、ＦＬＡ熱処理などの急速昇降温熱処理工程では、酸素析出物が形成される際に、析出物のサイズにばらつきが生じ、サイズの大きな析出物から転位（Slip）が生じる。この転位によって、ウェーハが局所的に反らされるという問題が生じることがある。ウェーハが反りを起こすと、デバイスプロセスにおいて露光時に下地パターンとの重ね合わせズレが起こるため、デバイス歩留まりを低下させることになる。また、このように局所的に反りを起こしたウェーハの形状を元に戻すことは不可能である。
一方、デバイスプロセスにおいてボート傷・搬送傷を完全に抑制することは不可能である。上述したようなウェーハ変形を生じさせる転位（Slip）はこのボート傷・搬送傷からも発生する。このようなスリップ伸展は、ウェーハの酸素濃度・ボロン濃度が高い場合に抑制可能である。
しかし、酸素濃度の増大、ボロン濃度の増大は、同時に、上記酸素析出物の形成を促進する効果がある。したがって、酸素析出物の形成によるウェーハ変形・反りの発生を抑制しつつ、同時に、プロセス起因のSlip発生を抑制させることは困難であった。
しかし、酸素濃度の増大、ボロン濃度の増大は、同時に、上記酸素析出物の形成を促進する効果がある。したがって、酸素析出物の形成によるウェーハ変形・反りの発生を抑制しつつ、同時に、プロセス起因のSlip発生を抑制させることは困難であった。
さらには、デバイスプロセス中に酸素析出物の形成が進むことで、ウェーハ内部の酸素が消費され、格子間酸素が減少する。この場合、発生した転位の伸展がさらに抑制できないことになり、ウェーハ強度がさらに低下することが考えられる。しかも、特許文献２の［００４２］段落に記載されるように、不純物の拡散を抑制するためなどの理由により、ＦＬＡより後の工程においては７００℃以上の熱処理を行なわないなど、デバイス製造工程においては処理条件における制約が多い。従って、デバイス製造前のシリコンウェーハにおいて、Slip発生などの問題を解決したいという要求があった。
本発明は、上記の事情に鑑みてなされたもので、急速昇降温熱処理工程に供した場合でも、原因となる酸素析出を低減してウェーハ変形発生を防止できるとともに、同時に、ウェーハ強度低下の原因となるボート傷・搬送傷から発生するスリップ伸展をも防止可能なウェーハとその製造方法を提供することを目的とする。
本発明の他の目的は、デバイスプロセスにおける局所的なウェーハ変形を防止するため、デバイスプロセス中で析出形成が起こらず、Slip耐性の優れたエピタキシャルウェーハとその製造方法とを提供可能とすることにある。
本発明の他の目的は、デバイスプロセスにおける局所的なウェーハ変形を防止するため、ウェーハ外周部で、デバイスプロセス中に酸素析出物の形成が起こらない、Slip耐性の優れたシリコンウェーハとその製造方法とを提供することにある。
本発明の他の目的は、高温によるＤＺアニール処理を施してもバルク中での酸素析出物の形成がなく、さらにはデバイスプロセス中における酸素析出物の形成も抑制して、デバイスプロセスにおける局所的なウェーハ変形を防止し、さらにデバイスプロセス中に酸素析出物の形成が起こらず、Slip耐性の優れたシリコンウェーハとその製造方法とを提供することにある。
本発明の他の目的は、特にウェーハ外周部でのデバイスプロセスにおける局所的なウェーハ変形を防止するため、ウェーハ外周部でデバイスプロセス中に酸素析出物の形成が起こらない、Slip耐性の優れたシリコンウェーハとその製造方法とを提供することにある。
ＦＬＡ，Ｓｐｉｋｅ－ＲＴＡなど急速昇降温熱処理工程においては、処理温度（ピーク温度）が高く、極めて短時間の間に昇温・降温がおこなわれるため、ウェーハにかかる応力が大きくなり、酸素析出の際に伸展するスリップによりウェーハに反り等の変形が発生する。そこで本発明者らは、急速昇降温熱処理工程に耐え得るウェーハを提供する手段を探求した。まず、従来のような条件の厳しくない熱処理時に、ウェーハ変形防止の手段として採用してきたウェーハ中の酸素析出物によるスリップ伸長防止は、急速昇降温熱処理工程の温度条件が過酷で厳しすぎるため、逆に酸素析出物からのスリップ伸展が生じ、ウェーハ変形の原因となるため、無効であることがわかった。また、ＦＬＡ，Ｓｐｉｋｅ－ＲＴＡにおいては、熱処理に供されるウェーハ種類の違いによりウェーハ中における応力（stress）の発生状態が異なるため、これらのウェーハ種類に対応した変形防止対策が必要であることがわかった。
急速昇降温熱処理工程の一例として、４５ｎｍノード（ｈｐ６５）で、ＭＯＳ ＦＥＴのアニール工程があり、ここでは、従前のＲＴＡに比べて、より高温、短時間なアニールがおこなわれる。図３に示すように、符号Ｍｏｓで示すＭＯＳ ＦＥＴには、ソースＭｓ、ドレインＭｄに隣接し、基板表面からの深さ（接合深さ）Ｘｉが２０ｎｍ程度と浅い不純物拡散領域である極浅接合Ｍｅｘが形成される。この極浅接合Ｍｅｘにおいて、図４に示すような箱形の不純物プロファイル、つまり、極浅接合Ｍｅｘ領域内における不純物濃度の均一性と境界での急峻な変化状態の実現が必要であるため、急速昇降温熱処理工程が行われる。急速昇降温熱処理工程によれば、高い加熱温度により打ち込んだ不純物を充分に活性化して抵抗を下げ、同時に、短い加熱時間により不純物の不必要な拡散を抑えるとともに活性化した不純物の失活（deactination）を避けることができる。
このように、４５ｎｍノード（ｈｐ６５）で要求される２０ｎｍを下回る接合深さＸｉを実現するために、ＦＬＡやＬＳＡ等が行われる。ＦＬＡでは、ウェーハを４００℃以上且つ６００℃以下の初期温度に昇温しておき、Ｘｅフラッシュランプ等の短波長の光を用いてウェーハ全面に光照射し、ミリ秒単位の熱処理時間でウェーハ極表層のみを９００℃～１３５０℃程度まで急速加熱・急冷する。ＬＳＡでは、ウェーハをホットプレート上で４００℃～６００℃の初期温度に昇温しておき、その後、連続発振レーザを照射してウェーハをスポット走査することで、熱処理時間がμ秒からミリ秒となるように１１００℃以上且つシリコンの融点付近まで急速加熱・急冷する。
ＦＬＡ、ＬＳＡにおいては、図３においてＭｅｘで示す極浅接合領域の不純物濃度分布特性維持、接合リークの低減、ゲート・リークの抑制、ソース・ドレインの寄生抵抗の低減、ゲートの空乏化も抑制を実現可能な処理条件が選択される。
ＦＬＡ、ＬＳＡにおいては、図３においてＭｅｘで示す極浅接合領域の不純物濃度分布特性維持、接合リークの低減、ゲート・リークの抑制、ソース・ドレインの寄生抵抗の低減、ゲートの空乏化も抑制を実現可能な処理条件が選択される。
上記のような条件とされたＦＬＡなどにおいては、熱処理時にウェーハで発生する内部応力が５０～１５０ＭＰａというレベルに達することがある。本発明における急速昇降温熱処理工程は、このＦＬＡに限らず、発生する内部応力が２０ＭＰａを超えるような条件の厳しい熱処理を全て対象とする。
ＦＬＡや、急速昇降温熱処理工程としてのＳｐｉｋｅ－ＲＴＡにおいては、温度条件が高く、昇温速度、降温速度が大きいため、上記のように大きな熱応力が生じる。この大きな熱応力によりサイズの大きな酸素析出物からスリップ転位が発生する。
この結果、オーバーレイエラー（Overlay Error ）、すなわち、デバイス製造における急速昇降温熱処理工程前後でおこなわれるフォトリソ工程でパターンの重ね合わせがずれてしまうという事態が生じる。
この結果、オーバーレイエラー（Overlay Error ）、すなわち、デバイス製造における急速昇降温熱処理工程前後でおこなわれるフォトリソ工程でパターンの重ね合わせがずれてしまうという事態が生じる。
一例として、ＩＣ、ＬＳＩ等の製造に見られるようにシリコンウェーハにパターンを露光する場合は、図５に示すように、ウェーハ２１をワークステージ２２上に真空吸着により保持固定し、フォトマスク２３をワークステージ２２より上方のマスクホルダ２４に保持固定し、ワークステージ２２を上昇させ薄板状ウェーハ２１をフォトマスク２３に密着させ、しかる後露光を行う。ウェーハ２１の表面には予めフォトレジスト膜（図示せず）が形成されており、このフォトレジスト膜に対して露光が行われ、フォトマスク２３のパターンが焼き付けられる。
図６においては、ウェーハ上で急速昇降温熱処理工程の前工程で形成したパターンに対して、急速昇降温熱処理工程の後工程で形成しようとするパターンを重ね合わせた際に発生した水平方向の変化量をウェーハ各点における矢印の長さで示している。露光時にはウェーハがステージ上に真空吸着されるが、この吸着されるウェーハに反り等の変形があると、吸着時に反りなどの変形が矯正された状態でステージにウェーハが固定されるため、ウェーハの矯正された変形分だけ前工程でウェーハ上に形成されたパターンが変形（水平移動）し、本来あるべき位置からずれてしまいオーバーレイエラーが生じると考えられる。
このウェーハの反りなどの変形は、サイズの大きな析出物から発生したスリップ転位によって生じると考えられる。反りなどの変形により、一定以上の変形が生じた場合には、この変形は矯正できないことから、当該ウェーハは排棄される。即ち、ウェーハの変形によって、デバイス収率が著しく低下するとともに、全体としてのデバイス製造コストが大幅に増大してしまう。
本発明者らの知見として、このようなオーバーレイエラーは、発生するＢＭＤ（酸素析出物）の密度によってほぼ予測できる。図７に示すように、発生するＢＭＤ密度が５×１０４ 個／ｃｍ２ を超える程度で急激に変形が発生し、最大ずれ量が許容基準値である１０ｎｍを超えてしまう。図に示す最大ずれ量の増大は、スリップ発生量の増大に起因していると考えられる。
また、従来、ウェーハには酸素析出物によってゲッタリング能を付与してきたが、現実にゲッタリングが必要となる頻度、すなわち、重金属汚染が発生する頻度は、現状のデバイス製造工程においては極めて低い。これは、ゲッタリングを必要としていた直径２００ｍｍのウェーハを主に使用していた製造ラインおよびこのラインが設置された環境における清浄度（異物の存在していない率）に対して、現在の直径３００ｍｍのウェーハの清浄度、または直径４５０ｍｍのウェーハの清浄度が極めて向上しているためである。従って、発生確率の低い汚染への対策であるゲッタリング能付与に比べて、ダイレクトにデバイス収率に影響を及ぼすオーバーレイエラーへの対策を選択できる。そこで、本発明者らは、ＢＭＤを低減することを選択した。
また、ＦＬＡや、急速昇降温熱処理工程としてのＳｐｉｋｅ－ＲＴＡにおいては、リング状のサセプタがウェーハのエッジ部分とのみ接触するようにしてウェーハを支持した状態で、熱処理がおこなわれる。このため、＜４，０，０＞方向における反射鉱によるＸ線トポグラフィーで観測した際に、図８に示すような支持されているウェーハエッジ部分にスリップ転位が発生する。
このスリップ転位は支持部分付近、すなわち、ウェーハエッジ部分のみで、デバイス部分にかからない周縁部から３ｍｍ程度であれば、デバイス部分そのものに影響がないとは考えられる。しかし、結果的に、このスリップからウェーハの割れが発生するなど、ウェーハ自体の強度を低下させ、デバイス収率の低下の原因となる。従来は酸素析出物でのスリップ伸長抑制が可能であった。しかし、スリップ伸長抑制効果のある酸素析出物がウェーハ内にあると、急速昇降温熱処理工程で、ウェーハ変形によるオーバーレイエラーを生じさせるため、この手法以外の対策が好ましい。
具体的には、大きなストレスを発生するデバイス工程に供する前に、ウェーハ内部の酸素析出を抑制するように、インゴット引き上げ時における酸素濃度と、引き上げ時に添加するドーパント濃度と、析出核を溶解するＲＴＡ処理の条件を設定する。本発明者らは、後述する実施例のように、これらの条件を適切に設定することにより、急速昇降温熱処理工程によってウェーハに発生する変形の原因となるスリップ抑制状態を実現できることを見出した。更に、本発明者らは、これらの条件を適切に設定することにより、急速昇降温熱処理工程以外の処理で問題となるボート傷・搬送傷から発生するスリップ伸展をも防止可能とする状態を実現できることを見出した。
＜第１の態様＞
［Ａ１］ 本発明の第１の態様におけるシリコンエピタキシャルウェーハの製造方法は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるエピタキシャルシリコンウェーハの製造方法であって、
抵抗値が０．０２Ωｃｍ～１ｋΩｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１４．０×１０１７～２２×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）とされた基板を用い、
前記基板の表面にエピタキシャル層を成長させるエピタキシャル工程と、
処理温度１１５０℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有し、
前記析出溶解熱処理工程を、エピタキシャル工程の前または後に行うことを特徴とする。
［Ａ２］ 本発明の第１の態様は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
窒素が１×１０１３～５×１０１４ａｔｏｍｓ／ｃｍ３ ドープされた基板を用い、
前記基板の表面にエピタキシャル層を成長させるエピタキシャル工程と、
該エピタキシャル工程後に、処理温度１２００℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有する。
［Ａ３］ 本発明の第１の態様は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
抵抗値が０．０２Ωｃｍ～０．００１Ωｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１１．０×１０１７～３×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）とされた基板を用い、
前記基板の表面にエピタキシャル層を成長させるエピタキシャル工程を有する。
［Ａ４］ 本発明の第１の態様は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
抵抗値が０．０２Ωｃｍ～０．００１Ωｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１１．０×１０１７～１８×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）とされた基板を用い
前記基板の表面にエピタキシャル層を成長するエピタキシャル工程と、
該エピタキシャル工程前に、処理温度１１５０℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有する。
［Ａ５］ 前記［Ａ１］～［Ａ４］のいずれかに記載の析出溶解熱処理工程において、処理雰囲気を窒素を含まない非酸化性ガス雰囲気とする手段を採用することもできる。
［Ａ６］ 前記［Ａ１］～［Ａ４］のいずれかに記載の析出溶解熱処理工程において、処理雰囲気を窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気とする手段を採用することもできる。
［Ａ７］ 前記［Ａ１］～［Ａ４］のいずれかに記載の析出溶解熱処理工程において、処理雰囲気を窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気とし、降温速度を５０℃／ｓｅｃ～２０℃／ｓｅｃの範囲とする手段を採用することもできる。
［Ａ８］ 本発明のシリコンエピタキシャルウェーハは、［Ａ１］～［Ａ７］のいずれかに記載のシリコンエピタキシャルウェーハの製造方法により製造される。
［Ａ１］ 本発明の第１の態様におけるシリコンエピタキシャルウェーハの製造方法は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるエピタキシャルシリコンウェーハの製造方法であって、
抵抗値が０．０２Ωｃｍ～１ｋΩｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１４．０×１０１７～２２×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）とされた基板を用い、
前記基板の表面にエピタキシャル層を成長させるエピタキシャル工程と、
処理温度１１５０℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有し、
前記析出溶解熱処理工程を、エピタキシャル工程の前または後に行うことを特徴とする。
［Ａ２］ 本発明の第１の態様は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
窒素が１×１０１３～５×１０１４ａｔｏｍｓ／ｃｍ３ ドープされた基板を用い、
前記基板の表面にエピタキシャル層を成長させるエピタキシャル工程と、
該エピタキシャル工程後に、処理温度１２００℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有する。
［Ａ３］ 本発明の第１の態様は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
抵抗値が０．０２Ωｃｍ～０．００１Ωｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１１．０×１０１７～３×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）とされた基板を用い、
前記基板の表面にエピタキシャル層を成長させるエピタキシャル工程を有する。
［Ａ４］ 本発明の第１の態様は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
抵抗値が０．０２Ωｃｍ～０．００１Ωｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１１．０×１０１７～１８×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）とされた基板を用い
前記基板の表面にエピタキシャル層を成長するエピタキシャル工程と、
該エピタキシャル工程前に、処理温度１１５０℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有する。
［Ａ５］ 前記［Ａ１］～［Ａ４］のいずれかに記載の析出溶解熱処理工程において、処理雰囲気を窒素を含まない非酸化性ガス雰囲気とする手段を採用することもできる。
［Ａ６］ 前記［Ａ１］～［Ａ４］のいずれかに記載の析出溶解熱処理工程において、処理雰囲気を窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気とする手段を採用することもできる。
［Ａ７］ 前記［Ａ１］～［Ａ４］のいずれかに記載の析出溶解熱処理工程において、処理雰囲気を窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気とし、降温速度を５０℃／ｓｅｃ～２０℃／ｓｅｃの範囲とする手段を採用することもできる。
［Ａ８］ 本発明のシリコンエピタキシャルウェーハは、［Ａ１］～［Ａ７］のいずれかに記載のシリコンエピタキシャルウェーハの製造方法により製造される。
(高酸素p-ウェーハにEpiの前または後にRTA処理)
本発明の第１の態様におけるシリコンエピタキシャルウェーハの製造方法は、最高温度の範囲が１０５０℃以上シリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件である熱処理工程を有する半導体デバイスの製造プロセスに供されるエピタキシャルシリコンウェーハの製造方法であって、
抵抗値が０．０２Ωｃｍ～１ｋΩｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１４．０×１０１７～２２×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）とされた基板を用い、
前記基板の表面にエピタキシャル層を成長するエピタキシャル工程と、
該エピタキシャル工程の前または後において、処理温度１１５０℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有する。
本発明の第１の態様のエピタキシャルシリコンウェーハの製造方法によれば、単結晶シリコン引き上げ時の設定で、高酸素濃度とし、かつ、スリップ伸長抑制効果を有するボロン濃度を比較的小さくしたｐ－ウェーハにおいて、析出溶解熱処理工程によって、ウェーハ変形原因となる酸素析出核を溶解することができる。従って、本発明の第１の態様の製造方法で得られたシリコンウェーハを、従来のＲＴＡ処理に比べて条件が厳しく、最高温度の範囲が１０５０℃～シリコン融点の範囲、昇降温レートが１５０℃／ｓｅｃ～１００００℃／ｓｅｃ、５００℃／ｓｅｃ～３０００℃／ｓｅｃ、１０００℃～２０００℃／ｓｅｃとされ、シリコンウェーハで生じる最大応力が２０ＭＰａを超えるような極めて過酷な条件であるデバイス製造プロセスの急速昇降温熱処理に供した場合でも、ウェーハの変形が防止できる。同時に、本発明の第１の態様の製造方法によれば、ウェーハ強度低下の原因となるボート傷・搬送傷から発生するスリップ伸展をも防止可能なシリコンウェーハを提供可能とすることができる。
本発明の第１の態様におけるシリコンエピタキシャルウェーハの製造方法は、最高温度の範囲が１０５０℃以上シリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件である熱処理工程を有する半導体デバイスの製造プロセスに供されるエピタキシャルシリコンウェーハの製造方法であって、
抵抗値が０．０２Ωｃｍ～１ｋΩｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１４．０×１０１７～２２×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）とされた基板を用い、
前記基板の表面にエピタキシャル層を成長するエピタキシャル工程と、
該エピタキシャル工程の前または後において、処理温度１１５０℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有する。
本発明の第１の態様のエピタキシャルシリコンウェーハの製造方法によれば、単結晶シリコン引き上げ時の設定で、高酸素濃度とし、かつ、スリップ伸長抑制効果を有するボロン濃度を比較的小さくしたｐ－ウェーハにおいて、析出溶解熱処理工程によって、ウェーハ変形原因となる酸素析出核を溶解することができる。従って、本発明の第１の態様の製造方法で得られたシリコンウェーハを、従来のＲＴＡ処理に比べて条件が厳しく、最高温度の範囲が１０５０℃～シリコン融点の範囲、昇降温レートが１５０℃／ｓｅｃ～１００００℃／ｓｅｃ、５００℃／ｓｅｃ～３０００℃／ｓｅｃ、１０００℃～２０００℃／ｓｅｃとされ、シリコンウェーハで生じる最大応力が２０ＭＰａを超えるような極めて過酷な条件であるデバイス製造プロセスの急速昇降温熱処理に供した場合でも、ウェーハの変形が防止できる。同時に、本発明の第１の態様の製造方法によれば、ウェーハ強度低下の原因となるボート傷・搬送傷から発生するスリップ伸展をも防止可能なシリコンウェーハを提供可能とすることができる。
本発明者らは、シリコンウェーハの製造工程において、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とする対策を見出した。
なお、本発明の第１の態様において、エピタキシャル工程における処理温度は、析出溶解熱処理工程における処理温度より低ければよく、一般的な条件（例えば１０００℃以上且つ１１００℃以下）とすることが可能である。また、降温速度とは、析出を溶解するために寄与の大きい少なくとも最高温度（例えば１０５０℃以上且つ１４００℃以下の範囲）から７００℃までの範囲における冷却速度を意味するものである。またエピタキシャル層におけるボロン等ドーパントの濃度は形成されるデバイスの規格によって設定されるが、本発明のスリップや変形に対する寄与は小さいため、どのようなドーパント濃度のエピタキシャル層適用可能である。
なお、本発明の第１の態様において、エピタキシャル工程における処理温度は、析出溶解熱処理工程における処理温度より低ければよく、一般的な条件（例えば１０００℃以上且つ１１００℃以下）とすることが可能である。また、降温速度とは、析出を溶解するために寄与の大きい少なくとも最高温度（例えば１０５０℃以上且つ１４００℃以下の範囲）から７００℃までの範囲における冷却速度を意味するものである。またエピタキシャル層におけるボロン等ドーパントの濃度は形成されるデバイスの規格によって設定されるが、本発明のスリップや変形に対する寄与は小さいため、どのようなドーパント濃度のエピタキシャル層適用可能である。
(N-dope版 高温RTA)
本発明の第１の態様は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
窒素が１×１０１３～５×１０１４ａｔｏｍｓ／ｃｍ３ ドープされた基板を用い、
前記基板の表面にエピタキシャル層を成長させるエピタキシャル工程と、
該エピタキシャル工程後に、処理温度１２００℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有する。本発明の第１の態様のエピタキシャルシリコンウェーハの製造方法によれば、酸素析出物の形成しやすい窒素のドープされたｐ－ウェーハにおいても、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。
本発明の第１の態様は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
窒素が１×１０１３～５×１０１４ａｔｏｍｓ／ｃｍ３ ドープされた基板を用い、
前記基板の表面にエピタキシャル層を成長させるエピタキシャル工程と、
該エピタキシャル工程後に、処理温度１２００℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有する。本発明の第１の態様のエピタキシャルシリコンウェーハの製造方法によれば、酸素析出物の形成しやすい窒素のドープされたｐ－ウェーハにおいても、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。
(低酸素p/p+, p/p++ウェーハ)
本発明の第１の態様は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
抵抗値が０．０２Ωｃｍ～０．００１Ωｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１１．０×１０１７～３×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）とされた基板を用い、
前記基板の表面にエピタキシャル層を成長するエピタキシャル工程を有する。本発明の第１の態様のエピタキシャルシリコンウェーハの製造方法によれば、引き上げ時の設定で低酸素濃度とされ、かつ、スリップ伸長抑制効果を有するボロン濃度が比較的大きいｐ＋ウェーハまたはｐ＋＋ウェーハにおいても、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。
本発明の第１の態様は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
抵抗値が０．０２Ωｃｍ～０．００１Ωｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１１．０×１０１７～３×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）とされた基板を用い、
前記基板の表面にエピタキシャル層を成長するエピタキシャル工程を有する。本発明の第１の態様のエピタキシャルシリコンウェーハの製造方法によれば、引き上げ時の設定で低酸素濃度とされ、かつ、スリップ伸長抑制効果を有するボロン濃度が比較的大きいｐ＋ウェーハまたはｐ＋＋ウェーハにおいても、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。
本発明の第１の態様では、シリコンウェーハがスライスされるシリコン単結晶（シリコンインゴット）を、ＣＺ（チョクラルスキー）法で育成する際、上記シリコンウェーハの酸素濃度の範囲に、シリコン単結晶の酸素濃度を設定する場合には、シリコン融液への磁場印加、ルツボ・結晶回転数制御等で対応することができる。しかし、通常のＣＺ法では格子間酸素濃度を４×１０１７ａｔｏｍｓ／ｃｍ３以下にするのは困難な場合がある。従って、低酸素の場合はシリコン融液に磁場を印加して単結晶を育成するＭＣＺ法（Magnetic CZ法）によって、格子間酸素濃度を４×１０１７ａｔｏｍｓ／ｃｍ３以下にするとよい。また、石英ルツボおよび引き上げる単結晶の回転速度を低速にすることによっても格子間酸素濃度の低減が図られる。
実質的には、石英ルツボの回転数をＲ１（ｒｐｍ）、結晶回転数をＲ２（ｒｐｍ）とするとき、Ｒ１：０．１以上２以下、Ｒ２：１以上７以下、の範囲であって、
Ｒ１：０．５以上０．７以下の場合、Ｒ２＜７－５（Ｒ１－０．５）を満足し、
Ｒ１：０．７以上１以下の場合、Ｒ２＜６を満足し、
Ｒ１：１以上２以下の場合、Ｒ２＜６－４（Ｒ１－１）を満足する範囲に設定することができる。
この場合、単結晶中の格子間酸素濃度を４．０×１０１７ａｔｏｍｓ／ｃｍ３以下として低酸素濃度のシリコン単結晶を育成できる。
Ｒ１：０．５以上０．７以下の場合、Ｒ２＜７－５（Ｒ１－０．５）を満足し、
Ｒ１：０．７以上１以下の場合、Ｒ２＜６を満足し、
Ｒ１：１以上２以下の場合、Ｒ２＜６－４（Ｒ１－１）を満足する範囲に設定することができる。
この場合、単結晶中の格子間酸素濃度を４．０×１０１７ａｔｏｍｓ／ｃｍ３以下として低酸素濃度のシリコン単結晶を育成できる。
さらに、石英ルツボ回転数Ｒ１（ｒｐｍ）と結晶回転数Ｒ２（ｒｐｍ）とをＲ１：０．１以上２以下、Ｒ２：１以上７以下、の範囲であって、
但しＲ１：０．３以上、０．５以下の場合、Ｒ２＜７－５（Ｒ１－０．３）を満足し、
Ｒ１：０．５以上０．７以下の場合、Ｒ２＜６を満足し、
Ｒ１：０．７以上１以下の場合、Ｒ２＜６－３．４（Ｒ１－０．７）を満足する範囲に設定すればよい。
この場合、単結晶中の格子間酸素濃度が３．５×１０１７ａｔｏｍｓ／ｃｍ３以下として、低酸素濃度のシリコン単結晶を提供できる。
但しＲ１：０．３以上、０．５以下の場合、Ｒ２＜７－５（Ｒ１－０．３）を満足し、
Ｒ１：０．５以上０．７以下の場合、Ｒ２＜６を満足し、
Ｒ１：０．７以上１以下の場合、Ｒ２＜６－３．４（Ｒ１－０．７）を満足する範囲に設定すればよい。
この場合、単結晶中の格子間酸素濃度が３．５×１０１７ａｔｏｍｓ／ｃｍ３以下として、低酸素濃度のシリコン単結晶を提供できる。
また、本発明の第１の態様では、シリコン融液に印加する磁場は水平磁場やカスプ磁場などを採用することができる。例えば水平磁場の強度としては、３０００～５０００Ｇ（０．３Ｔ～０．５Ｔ）とすることができる。磁場強度が上記の範囲以下であるとシリコン融液の対流抑制効果が充分でなく固液界面の形状を好ましい形状とすることができない上、酸素濃度を充分低下することができず好ましくない。また、上記の範囲以上に磁場強度を上げると、対流が抑制されすぎて、高温のシリコン融液が石英ルツボ内表面の劣化を進め、結晶の無転位化率が低下するため好ましくない。
また、本発明では、磁場中心位置と結晶引き上げ時の融液表面位置の関係を好ましくは、－７５ｍｍ～＋５０ｍｍ、より好ましくは、－２０～＋４５ｍｍとする。ここで磁場中心位置とは、水平磁場にあっては磁場発生コイルの中心が位置する高さ位置を意味する。－７５ｍｍとは、磁場中心位置が融液液面から下方７５ｍｍであることを意味している。＋５０ｍｍとは、磁場中心位置が融液液面から上方５０ｍｍであることを意味している。
また、本発明では、磁場中心位置と結晶引き上げ時の融液表面位置の関係を好ましくは、－７５ｍｍ～＋５０ｍｍ、より好ましくは、－２０～＋４５ｍｍとする。ここで磁場中心位置とは、水平磁場にあっては磁場発生コイルの中心が位置する高さ位置を意味する。－７５ｍｍとは、磁場中心位置が融液液面から下方７５ｍｍであることを意味している。＋５０ｍｍとは、磁場中心位置が融液液面から上方５０ｍｍであることを意味している。
また、ＣＺ法またはＭＣＺ法による引き上げにおいて シリコン融液の対流を抑制し 石英ルツボの溶解量を減らすと共に、合成石英ルツボを使用し、石英ルツボ中の不純物濃度を低減させ、よりＦＺ結晶に近い品質のＣＺ結晶を育成できる。
ここで、合成石英ルツボとは、少なくとも原料融液に当接する内表面が以下のような合成石英から形成されたものを意味する。
ここで、合成石英ルツボとは、少なくとも原料融液に当接する内表面が以下のような合成石英から形成されたものを意味する。
合成石英は、化学的に合成・製造した原料であり、合成石英ガラス粉は非晶質である。合成石英の原料は気体又は液体であるため、容易に精製することが可能であり、合成石英粉は天然石英粉よりも高純度とすることができる。合成石英ガラス原料としては、四塩化炭素などの気体の原料と、ケイ素アルコキシドのような液体の原料がある。合成石英粉ガラスでは、すべての不純物を０．１ｐｐｍ以下とすることが可能である。
合成石英ガラス粉を溶融して得られたガラスでは、光透過率を測定すると、波長２００ｎｍ程度までの紫外線を良く透過する。即ちこのガラスは、紫外線光学用途に用いられている四塩化炭素を原料とした合成石英ガラスに近い特性であると考えられる。
合成石英ガラス粉を溶融して得られたガラスでは、波長２４５ｎｍの紫外線で励起して得られる蛍光スペクトルを測定すると、天然石英粉の溶融品のような蛍光ピークは見られない。
合成石英ガラス粉を溶融して得られたガラスでは、光透過率を測定すると、波長２００ｎｍ程度までの紫外線を良く透過する。即ちこのガラスは、紫外線光学用途に用いられている四塩化炭素を原料とした合成石英ガラスに近い特性であると考えられる。
合成石英ガラス粉を溶融して得られたガラスでは、波長２４５ｎｍの紫外線で励起して得られる蛍光スペクトルを測定すると、天然石英粉の溶融品のような蛍光ピークは見られない。
含有する不純物濃度、シラノール量、光透過率、又は、波長２４５ｎｍの紫外線で励起して得られる蛍光スペクトル等を測定することにより、ガラス材料が天然石英であったか合成石英であったかを判別することができる。
また、本発明の第１の態様では、シリコン融液表面のガス流状態を制御するために、炉内圧力は、１０torr（１．３ｋＰａ）以上、好ましくは３０torr以上且つ２００torr以下（４．０～２７ｋＰａ）、さらに、好ましくは、３０torr以上且つ７０torr以下（４．０～９．３ｋＰａ）が望ましい。炉内の圧力が増大するとＡｒ等の不活性ガスの融液上でのガス流速が低下することにより、融液から蒸発したＳｉＯ等の反応物ガスが排気しにくくなり、結晶中の酸素濃度が高くなる。また、ＳｉＯが排気されず、炉内の融液上部の１１００℃程度またはより低温の部分に凝集することで、ダストを発生させる。そしてこのダストが融液に落下することで結晶の有転位化を引き起こす。炉内圧力の上限は、これらを防止するために上記の上限値の圧力を規定した。
また、本発明の第１の態様では、ＣＺ炉内に供給する雰囲気ガス流量を１００～２００リットル／ｍｉｎ以上とし、ＣＺ炉内の圧力を６７００ｐａ以下として、溶融液表面から蒸発するＳｉＯを効果的に装置外に排出すると共に、溶融液表面を漂う異物もルツボ壁に追いやり、結晶中の酸素濃度が高くなることを防止することができる。
また、本発明の第１の態様では、ＣＺ炉内に供給する雰囲気ガス流量を１００～２００リットル／ｍｉｎ以上とし、ＣＺ炉内の圧力を６７００ｐａ以下として、溶融液表面から蒸発するＳｉＯを効果的に装置外に排出すると共に、溶融液表面を漂う異物もルツボ壁に追いやり、結晶中の酸素濃度が高くなることを防止することができる。
(高酸素p+, p++ウェーハにEpi前、RTA処理後)
本発明の第１の態様のシリコンウェーハの製造方法は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
抵抗値が０．０２Ωｃｍ～０．００１Ωｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１１．０×１０１７～１８×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）とされた基板を用い、
前記基板の表面にエピタキシャル層を成長させるエピタキシャル工程と、
該エピタキシャル工程前に、処理温度１１５０℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲とされる析出溶解熱処理工程とを有する。本発明の第１の態様のエピタキシャルシリコンウェーハの製造方法によれば、引き上げ時の設定で高酸素濃度とされ、かつ、酸素析出増大効果を有するボロン濃度が比較的大きいｐ＋ウェーハまたはｐ＋＋ウェーハにおいても、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。
本発明の第１の態様のシリコンウェーハの製造方法は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
抵抗値が０．０２Ωｃｍ～０．００１Ωｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１１．０×１０１７～１８×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）とされた基板を用い、
前記基板の表面にエピタキシャル層を成長させるエピタキシャル工程と、
該エピタキシャル工程前に、処理温度１１５０℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲とされる析出溶解熱処理工程とを有する。本発明の第１の態様のエピタキシャルシリコンウェーハの製造方法によれば、引き上げ時の設定で高酸素濃度とされ、かつ、酸素析出増大効果を有するボロン濃度が比較的大きいｐ＋ウェーハまたはｐ＋＋ウェーハにおいても、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。
本発明の第１の態様の前記析出溶解熱処理工程において、
処理雰囲気を、窒素を含まない非酸化性ガス雰囲気、窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気、及び窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気の何れかとし、降温速度を５０℃／ｓｅｃ～２０℃／ｓｅｃの範囲とする手段を採用する。このように、空孔注入ガスである窒素を含まない雰囲気で処理することで、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。さらに、これに加えて上記の手段のなかでは比較的高い酸素濃度である場合には大きな降温速度とすることで、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。なお、混合雰囲気の場合、酸素ガスの含有上限値は１０％とする。
処理雰囲気を、窒素を含まない非酸化性ガス雰囲気、窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気、及び窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気の何れかとし、降温速度を５０℃／ｓｅｃ～２０℃／ｓｅｃの範囲とする手段を採用する。このように、空孔注入ガスである窒素を含まない雰囲気で処理することで、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。さらに、これに加えて上記の手段のなかでは比較的高い酸素濃度である場合には大きな降温速度とすることで、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。なお、混合雰囲気の場合、酸素ガスの含有上限値は１０％とする。
本発明の第１の態様のシリコンエピタキシャルウェーハは、上記のいずれか記載のシリコンエピタキシャルウェーハの製造方法により製造されているため、図６に示すオーバーレイエラーの原因となるウェーハの反り等の変形発生と、図５に示すような支持されているウェーハエッジ部分のスリップ転位発生とを同時に防止可能である。
＜第２の態様＞
［Ｂ１］ 本発明の第２の態様におけるシリコンウェーハの製造方法は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
チョクラルスキー法によりシリコン単結晶直胴部をＧｒｏｗｎ－ｉｎ欠陥が存在しない無欠陥領域として育成する、シリコン単結晶引き上げ工程と、
スライスされたウェーハを鏡面加工する鏡面処理工程と、
窒素を含まない非酸化性ガス雰囲気下で、処理温度９５０℃～１２００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有し、
前記析出溶解熱処理工程を、鏡面処理工程の前または後に行うことにより上記課題を解決した。
［Ｂ２］ 本発明の第２の態様は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
チョクラルスキー法によりシリコン単結晶直胴部をＧｒｏｗｎ－ｉｎ欠陥が存在しない無欠陥領域およびＯＳＦ領域を含むようにして育成する、シリコン単結晶引き上げ工程と、
スライスされたウェーハを鏡面加工する鏡面処理工程と、
窒素を含まない非酸化性ガス雰囲気下で、処理温度１２２５℃～１３５０℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有し、
前記析出溶解熱処理工程を、鏡面処理工程の前または後に行うことにより上記課題を解決した。
［Ｂ３］ ［Ｂ１］又は［Ｂ２］に記載の本発明の第２の態様のシリコンウェーハの製造方法では、前記析出溶解熱処理工程において、処理雰囲気として窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気を用いるとよい。
［Ｂ４］ ［Ｂ１］～［Ｂ３］の何れかに記載の本発明の第２の態様のシリコンウェーハの製造方法では、前記引き上げ工程において、初期酸素濃度Ｏｉが、１２．０×１０１７～２０×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）と設定できる。
［Ｂ５］ 本発明の第２の態様のシリコンウェーハは、［Ｂ１］～［Ｂ４］の何れかに記載のシリコンウェーハの製造方法により製造される。
［Ｂ１］ 本発明の第２の態様におけるシリコンウェーハの製造方法は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
チョクラルスキー法によりシリコン単結晶直胴部をＧｒｏｗｎ－ｉｎ欠陥が存在しない無欠陥領域として育成する、シリコン単結晶引き上げ工程と、
スライスされたウェーハを鏡面加工する鏡面処理工程と、
窒素を含まない非酸化性ガス雰囲気下で、処理温度９５０℃～１２００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有し、
前記析出溶解熱処理工程を、鏡面処理工程の前または後に行うことにより上記課題を解決した。
［Ｂ２］ 本発明の第２の態様は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
チョクラルスキー法によりシリコン単結晶直胴部をＧｒｏｗｎ－ｉｎ欠陥が存在しない無欠陥領域およびＯＳＦ領域を含むようにして育成する、シリコン単結晶引き上げ工程と、
スライスされたウェーハを鏡面加工する鏡面処理工程と、
窒素を含まない非酸化性ガス雰囲気下で、処理温度１２２５℃～１３５０℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有し、
前記析出溶解熱処理工程を、鏡面処理工程の前または後に行うことにより上記課題を解決した。
［Ｂ３］ ［Ｂ１］又は［Ｂ２］に記載の本発明の第２の態様のシリコンウェーハの製造方法では、前記析出溶解熱処理工程において、処理雰囲気として窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気を用いるとよい。
［Ｂ４］ ［Ｂ１］～［Ｂ３］の何れかに記載の本発明の第２の態様のシリコンウェーハの製造方法では、前記引き上げ工程において、初期酸素濃度Ｏｉが、１２．０×１０１７～２０×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）と設定できる。
［Ｂ５］ 本発明の第２の態様のシリコンウェーハは、［Ｂ１］～［Ｂ４］の何れかに記載のシリコンウェーハの製造方法により製造される。
本発明の第２の態様におけるシリコンウェーハの製造方法は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
チョクラルスキー法によりシリコン単結晶直胴部をＧｒｏｗｎ－ｉｎ欠陥が存在しない無欠陥領域として育成するシリコン単結晶引き上げ工程と、
スライスされたウェーハを鏡面加工する鏡面処理工程と、
窒素を含まない非酸化性ガス雰囲気下で、処理温度９５０℃～１２００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有し、
前記析出溶解熱処理工程を、鏡面処理工程の前または後に行う。
本発明の第２の態様のシリコンウェーハの製造方法によれば、単結晶シリコン引き上げ時に、Ｇｒｏｗｎ－ｉｎ欠陥フリーとして、さらに、析出溶解熱処理工程によって、変形原因となる酸素析出核を溶解する。従って、従来のＲＴＡ処理に比べて条件が厳しく、最高温度の範囲が１０５０℃～シリコン融点の範囲、昇降温レートが１５０℃／ｓｅｃ～１００００℃／ｓｅｃ、５００℃／ｓｅｃ～３０００℃／ｓｅｃ、１０００℃～２０００℃／ｓｅｃとされ、シリコンウェーハで生じる最大応力が２０ＭＰａを超えるような極めて過酷な条件であるデバイス製造プロセスの急速昇降温熱処理に供した場合でも、ウェーハの変形が防止できる。同時に、ウェーハ強度低下の原因となるボート傷・搬送傷から発生するスリップ伸展をも防止可能なシリコンウェーハを提供可能とすることができる。
チョクラルスキー法によりシリコン単結晶直胴部をＧｒｏｗｎ－ｉｎ欠陥が存在しない無欠陥領域として育成するシリコン単結晶引き上げ工程と、
スライスされたウェーハを鏡面加工する鏡面処理工程と、
窒素を含まない非酸化性ガス雰囲気下で、処理温度９５０℃～１２００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有し、
前記析出溶解熱処理工程を、鏡面処理工程の前または後に行う。
本発明の第２の態様のシリコンウェーハの製造方法によれば、単結晶シリコン引き上げ時に、Ｇｒｏｗｎ－ｉｎ欠陥フリーとして、さらに、析出溶解熱処理工程によって、変形原因となる酸素析出核を溶解する。従って、従来のＲＴＡ処理に比べて条件が厳しく、最高温度の範囲が１０５０℃～シリコン融点の範囲、昇降温レートが１５０℃／ｓｅｃ～１００００℃／ｓｅｃ、５００℃／ｓｅｃ～３０００℃／ｓｅｃ、１０００℃～２０００℃／ｓｅｃとされ、シリコンウェーハで生じる最大応力が２０ＭＰａを超えるような極めて過酷な条件であるデバイス製造プロセスの急速昇降温熱処理に供した場合でも、ウェーハの変形が防止できる。同時に、ウェーハ強度低下の原因となるボート傷・搬送傷から発生するスリップ伸展をも防止可能なシリコンウェーハを提供可能とすることができる。
本発明者らは、シリコンウェーハの製造工程において、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とする対策として、チョクラルスキー法により育成される際に設定するべき条件を見出した。
本発明の第２の態様のシリコンウェーハの製造方法においては、シリコン単結晶をチョクラルスキー法により育成する際に、Ｇｒｏｗｎ－ｉｎ欠陥フリーなシリコン単結晶が引き上げ可能な引き上げ速度で、シリコン単結晶を育成する。
本発明において「Ｇｒｏｗｎ－ｉｎ欠陥フリー」とは、ＣＯＰ欠陥や転位クラスタなどの結晶育成に伴って生じる可能性のある全ての欠陥が排除されることを意味する。更に、ＯＳＦ領域を排除可能で、Ｐｖ領域、Ｐｉ領域であることを意味する。
本発明において「Ｇｒｏｗｎ－ｉｎ欠陥フリー」とは、ＣＯＰ欠陥や転位クラスタなどの結晶育成に伴って生じる可能性のある全ての欠陥が排除されることを意味する。更に、ＯＳＦ領域を排除可能で、Ｐｖ領域、Ｐｉ領域であることを意味する。
ＯＳＦ領域は以下の方法で顕在化できる。まず、ウェーハを乾燥酸素雰囲気で９００℃から１０００℃まで、昇温速度５℃／ｍｉｎで昇温した後、乾燥酸素雰囲気で１０００℃、１時間保持する。その後、ウェーハをウェット酸素雰囲気で１０００℃から１１５０℃まで昇温速度３℃／ｍｉｎで昇温した後、ウェット酸素雰囲気で１１５０℃、２時間保持する。その後、更に、９００℃まで降温する熱処理を行った後に、２μｍのライトエッチングを実施してＯＳＦ領域を顕在化させる。ＯＳＦ領域は、顕在化させたＯＳＦ密度のウェーハ面内分布を測定した際に、ＯＳＦの密度が１０個／ｃｍ２以上の領域を意味する。ＯＳＦ領域を排除可能とは、上述したようにＯＳＦ領域を顕在化させ、ＯＳＦ密度のウェーハ面内分布を測定した際に、ＯＳＦの密度が１０個／ｃｍ２の領域が存在しない場合、ＯＳＦ領域が存在しない、すなわち、ＯＳＦ領域が排除可能と判断する。
また、チョクラルスキー法によりシリコン単結晶インゴットを育成した際、前記インゴット内での格子間シリコン型点欠陥が支配的に存在する領域をＩ領域とし、空孔型点欠陥が支配的に存在する領域をＶ領域とし、格子間シリコン型点欠陥の凝集体及び空孔型点欠陥の凝集体が存在しない領域をＰ領域とする。このとき、前記Ｉ領域に隣接しかつ前記Ｐ領域に属し侵入型転位を形成し得る最低の格子間シリコン濃度未満の領域をＰｉ領域とする。また、前記ＯＳＦ領域に隣接しかつ前記Ｐ領域に属しＣＯＰを形成し得る空孔濃度以下の領域をＰｖ領域とする。
シリコンウェーハは、ＣＺ法により引き上げ炉内のシリコン融液からインゴットをボロンコフ（Voronkov）の理論に基づいた所定の引上げ速度プロファイルで引上げた後、このインゴットを切出して作製される。一般的に、ＣＺ法により炉内のシリコン融液からシリコン単結晶のインゴットを引上げたときには、シリコン単結晶における欠陥として、点欠陥（point defect）と点欠陥の凝集体（agglomerates：三次元欠陥）が発生する。点欠陥は空孔型点欠陥と格子間シリコン型点欠陥という二つの一般的な形態がある。空孔は一つのシリコン原子がシリコン結晶格子で正常的な位置の一つから離脱したものである。このような空孔に起因する欠陥が空孔型点欠陥である。一方、シリコン結晶の格子点以外の位置（インタースチシャルサイト）に存在するシリコン原子が格子間シリコンである。このような格子間シリコンに起因する欠陥が格子間シリコン点欠陥である。
点欠陥は一般的にシリコン融液（溶融シリコン）とインゴット（固状シリコン）の間の接触面で形成される。しかし、インゴットを継続的に引上げることによって接触面であった部分は引上げとともに冷却し始める。冷却の間、空孔又は格子間シリコンは拡散し、空孔の凝集体（vacancy agglomerates）であるＣＯＰ又は格子間シリコンの凝集体（interstitial agglomerates）である転位クラスタが形成される。言い換えれば、凝集体は点欠陥の合併に起因して発生する三次元構造である。空孔型点欠陥の凝集体は前述したＣＯＰの他に、ＬＳＴＤ（Laser Scattering Tomograph Defects）又はＦＰＤ（Flow Pattern Defects）と呼ばれる欠陥を含む。格子間シリコン型点欠陥の凝集体は前述したＬＤと呼ばれる欠陥を含む。ＦＰＤとは、インゴットを切出して作製されたシリコンウェーハを３０分間セコエッチング（Secco etching 、ＨＦ：Ｋ２Ｃｒ２Ｏ７ （０．１５ｍｏｌ／ｌ）＝２：１の混合液によるエッチング）したときに現れる特異なフローパターンを呈する痕跡の源である。ＬＳＴＤとは、シリコン単結晶内に赤外線を照射したときにシリコンとは異なる屈折率を有し散乱光を発生する源である。
ボロンコフの理論では、欠陥の数が少ない高純度インゴットを成長させるために、インゴットの引上げ速度をＶ（ｍｍ／分）、インゴットとシリコン融液の界面近傍のインゴット鉛直方向の温度勾配をＧ（℃／ｍｍ）とするときに、Ｖ／Ｇ（ｍｍ２／分・℃）を制御する。
このＶ／Ｇの値が高い値から低い値と変化するのに対応して、インゴット内に上述したＶ領域、ＯＳＦ領域、Ｐｖ領域、Ｐｉ領域、Ｉ領域が順に形成される。
このＶ／Ｇの値が高い値から低い値と変化するのに対応して、インゴット内に上述したＶ領域、ＯＳＦ領域、Ｐｖ領域、Ｐｉ領域、Ｉ領域が順に形成される。
このような領域の境界となるＶ／Ｇの値は、Ｖ領域とＯＳＦ領域との境界となるしきい値、ＯＳＦ領域とＰｖ領域との境界となるしきい値、Ｐｖ領域とＰｉ領域との境界となるしきい値、Ｐｉ領域とＩ領域との境界となるしきい値の順に減少する。
このＶ／Ｇの値は、引き上げ炉上部におけるホットゾーンの構造等、各実機によって異なるが、ＣＯＰ密度、ＯＳＦ密度、ＢＭＤ密度、ＬＳＴＤ密度又はＦＰＤ、ライトエッチング欠陥密度などを測定することによって、判別可能である。
このＶ／Ｇの値は、引き上げ炉上部におけるホットゾーンの構造等、各実機によって異なるが、ＣＯＰ密度、ＯＳＦ密度、ＢＭＤ密度、ＬＳＴＤ密度又はＦＰＤ、ライトエッチング欠陥密度などを測定することによって、判別可能である。
「ライトエッチング欠陥」とは、以下の方法で検出される欠陥である。まず、Ａｓ-Ｇｒｏｗｎのシリコン単結晶ウェーハを硫酸銅水溶液に浸漬した後自然乾燥し、窒素雰囲気中で９００℃、２０分程度の熱処理と共にＣｕデコレーションを行なう。その後、試片表層のＣｕシリサイド層を除去するために、ＨＦ／ＨＮＯ３混合溶液中に浸漬して、表層を数十ミクロン程度エッチングして除去する。その後、ウェーハ表面を２μｍライトエッチング（クロム酸エッチング）し、光学顕微鏡を用いてライトエッチング欠陥を検出する。この評価手法によれば、結晶育成時に形成した転位クラスタをＣｕデコレーションすることで顕在化させ、転位クラスタを感度良く検出することができる。即ちライトエッチング欠陥には、転位クラスタが含まれる。
また、「ＬＰＤ密度」とは、レーザ光散乱式パーティクルカウンター（ＳＰ１（surfscan SP1）：ＫＬＡ－Ｔｅｎｃｏｒ社製）を用いて検出される０．１μｍサイズ以上の欠陥の密度である。
また、「ＬＰＤ密度」とは、レーザ光散乱式パーティクルカウンター（ＳＰ１（surfscan SP1）：ＫＬＡ－Ｔｅｎｃｏｒ社製）を用いて検出される０．１μｍサイズ以上の欠陥の密度である。
本発明の第２の態様のシリコンウェーハには、以下の方法で育成されたシリコン単結晶を用いる。即ち、チョクラルスキー法によりシリコン単結晶を育成する際に、ＣＺ炉内の雰囲気ガス中にガス換算分圧で４０Ｐａ以上４００Ｐａ以下の範囲となる水素原子含有物質を導入し、シリコン単結晶の引き上げ速度をＧｒｏｗｎ－ｉｎ欠陥フリーなシリコン単結晶が引き上げ可能な速度として育成する。なお、水素ガスを含有しない不活性ガスのみの雰囲気とすることもできる。
水素含有物質とは、水素原子をその分子中に含む物質であって、シリコン融液中に溶け込んだ際に熱分解されることによって水素ガスを発生させる気体状の物質である。この水素含有物質には水素ガス自体も含まれる。この水素含有物質を不活性ガスに混合してネッキング部形成時の雰囲気中に導入することにより、シリコン融液中の水素濃度を向上させることができる。水素含有物質の具体例としては、水素ガス、Ｈ２Ｏ、ＨＣｌ等の水素原子を含む無機化合物や、シランガス、ＣＨ４、Ｃ２Ｈ２などの炭化水素、アルコール、カルボン酸等の水素原子を含む有機化合物を例示できるが、特に水素ガスを用いることが望ましい。また、ＣＺ炉内の雰囲気ガスとしては、安価なＡｒガスが好ましく、これ以外にもＨｅ、Ｎｅ、Ｋｒ、Ｘｅなどの各種希ガス単体またはこれらの混合ガスを用いることができる。
水素含有雰囲気中における水素含有物質の濃度を、水素ガス換算分圧で４０Ｐａ以上４００Ｐａ以下の範囲としている。ここで、水素ガス換算分圧としたのは、水素含有物質が熱分解等して得られる水素原子の量が、水素含有物質に元来含まれる水素原子の数量等によって左右されるためである。例えば、Ｈ２Ｏの１モルには１モル分のＨ２が含まれるが、ＨＣｌの１モルには０．５モル分のＨ２しか含まれない。従って本発明においては、水素ガスが４０～４００Ｐａの分圧で不活性ガス中に導入されてなる水素含有雰囲気を基準とし、この基準となる雰囲気と同等の雰囲気が得られるように、水素含有物質の濃度を決めることが望ましい。このときの好ましい水素含有物質の圧力を水素ガス換算分圧として規定する。
即ち、水素含有物質がシリコン融液に溶解し高温のシリコン融液中で熱分解して水素原子に変換されると仮定した上で、変換後の雰囲気中の水素ガス換算分圧が４０～４００Ｐａの範囲になるように水素含有物質の添加量を調整すればよい。
本発明の第２の態様のシリコン単結晶ウェーハの製造方法では、水素ガス換算分圧で４０Ｐａ以上４００Ｐａ以下の範囲となる水素原子含有物質を導入することで、Ｇｒｏｗｎ－ｉｎ欠陥フリーなシリコン単結晶が引き上げ可能な速度の許容幅を広げることができる。即ち、引き上げ速度マージンを拡大することができ、これにより結晶径方向全域においてＣＯＰ欠陥および転位クラスタが排除されたＰｖ，Ｐｉ領域からなるウェーハを容易に製造できる。
本発明の第２の態様において、Ｐｖ領域がウェーハ外周部から、ウェーハの中心に向かう径方向２０ｍｍ以内の領域に存在せず、それ以外の領域が、Ｐｉ領域からなるように引き上げることが好ましい。このためには、例えば、水素を含まない引き上げ雰囲気におけるＶ／Ｇが、０．２２～０．１５（ｍｍ２）／（℃・ｍｉｎ）の範囲とするとよい。
本発明の第２の態様は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
チョクラルスキー法によりシリコン単結晶直胴部をＧｒｏｗｎ－ｉｎ欠陥が存在しない無欠陥領域およびＯＳＦ領域を含むようにして育成するシリコン単結晶引き上げ工程と、
スライスされたウェーハを鏡面加工する鏡面処理工程と、
窒素を含まない非酸化性ガス雰囲気雰囲気下で、処理温度１２２５℃～１３５０℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲にて行う析出溶解熱処理工程とを有し、
前記析出溶解熱処理工程を、鏡面処理工程の前または後に行う。
このように、析出溶解熱処理工程において、温度条件を、ＯＳＦを含まない状態に比べて高い温度条件とすることで、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。
チョクラルスキー法によりシリコン単結晶直胴部をＧｒｏｗｎ－ｉｎ欠陥が存在しない無欠陥領域およびＯＳＦ領域を含むようにして育成するシリコン単結晶引き上げ工程と、
スライスされたウェーハを鏡面加工する鏡面処理工程と、
窒素を含まない非酸化性ガス雰囲気雰囲気下で、処理温度１２２５℃～１３５０℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲にて行う析出溶解熱処理工程とを有し、
前記析出溶解熱処理工程を、鏡面処理工程の前または後に行う。
このように、析出溶解熱処理工程において、温度条件を、ＯＳＦを含まない状態に比べて高い温度条件とすることで、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とすることができる。
本発明の第２の態様では、前記析出溶解熱処理工程において、処理雰囲気として窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気を用いることにより、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とする。
また、本発明の第２の態様のシリコンウェーハの製造方法では、前記引き上げ工程において、初期酸素濃度Ｏｉが、１２．０×１０１７～２０×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）となるように設定できる。このように、引き上げ時の設定で、シリコン単結晶を高酸素濃度としても、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とする。
また、本発明の第２の態様のシリコンウェーハは、上記のいずれか記載のシリコンウェーハの製造方法により製造される。従って、図６に示すオーバーレイエラーの原因となるウェーハの反り等の変形発生と、図５に示すような支持されているウェーハエッジ部分のスリップ転位発生とを同時に防止可能なウェーハとなる。
＜第３の態様＞
［Ｃ１］ 本発明の第３の態様におけるシリコンウェーハの製造方法は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
チョクラルスキー法によりシリコン単結晶直胴部をＶｏｉｄ欠陥が存在する領域として育成する、シリコン単結晶引き上げ工程と、
窒素を含まない非酸化性ガス雰囲気下で、処理温度９５０℃～１２００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程と、
析出溶解熱処理工程後に、スライスされたウェーハにＨ２ 及び／又はＡｒによる非酸化性雰囲気下で、１１００℃以上且つシリコンの融点以下で、３０ｍｉｎ以上の高温アニール処理を施し、デバイス形成領域であるウェーハ表層のＶｏｉｄ欠陥を消滅させるＤＺ処理工程とを有する。
［Ｃ２］ 本発明の第３の態様は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
チョクラルスキー法によりシリコン単結晶直胴部を窒素が１×１０１３～５×１０１４ａｔｏｍｓ／ｃｍ３ ドープされＶｏｉｄ欠陥が存在する領域として育成する、シリコン単結晶引き上げ工程と、
窒素を含まない非酸化性ガス雰囲気下で、処理温度１２２５℃～１３５０℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程と、
析出溶解熱処理工程後に、スライスされたウェーハにＨ２及び／又はＡｒによる非酸化性雰囲気下で、１１００℃以上で３０ｍｉｎ以上の高温アニール処理を施し、デバイス形成領域であるウェーハ表層のＶｏｉｄ欠陥を消滅させるＤＺ処理工程とを有する。
［Ｃ３］ ［Ｃ１］又は［Ｃ２］に記載のシリコンウェーハの製造方法では、前記析出溶解熱処理工程において、処理雰囲気として窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気を用いることができる。
［Ｃ４］ ［Ｃ１］～［Ｃ３］のいずれかに記載のシリコンウェーハの製造方法では、前記引き上げ工程において、初期酸素濃度Ｏｉが、１２．０×１０１７～１８×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）となるように設定されることがある。
［Ｃ５］ また、本発明の第３の態様のシリコンウェーハは、［Ｃ１］～［Ｃ４］のいずれか記載のシリコンウェーハの製造方法により製造される。
［Ｃ６］ ［Ｃ５］に記載のシリコンウェーハは、１０００℃、１６時間の熱処理後に、酸素析出物密度が１×１０４個／ｃｍ２以下とされる。
［Ｃ１］ 本発明の第３の態様におけるシリコンウェーハの製造方法は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
チョクラルスキー法によりシリコン単結晶直胴部をＶｏｉｄ欠陥が存在する領域として育成する、シリコン単結晶引き上げ工程と、
窒素を含まない非酸化性ガス雰囲気下で、処理温度９５０℃～１２００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程と、
析出溶解熱処理工程後に、スライスされたウェーハにＨ２ 及び／又はＡｒによる非酸化性雰囲気下で、１１００℃以上且つシリコンの融点以下で、３０ｍｉｎ以上の高温アニール処理を施し、デバイス形成領域であるウェーハ表層のＶｏｉｄ欠陥を消滅させるＤＺ処理工程とを有する。
［Ｃ２］ 本発明の第３の態様は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
チョクラルスキー法によりシリコン単結晶直胴部を窒素が１×１０１３～５×１０１４ａｔｏｍｓ／ｃｍ３ ドープされＶｏｉｄ欠陥が存在する領域として育成する、シリコン単結晶引き上げ工程と、
窒素を含まない非酸化性ガス雰囲気下で、処理温度１２２５℃～１３５０℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程と、
析出溶解熱処理工程後に、スライスされたウェーハにＨ２及び／又はＡｒによる非酸化性雰囲気下で、１１００℃以上で３０ｍｉｎ以上の高温アニール処理を施し、デバイス形成領域であるウェーハ表層のＶｏｉｄ欠陥を消滅させるＤＺ処理工程とを有する。
［Ｃ３］ ［Ｃ１］又は［Ｃ２］に記載のシリコンウェーハの製造方法では、前記析出溶解熱処理工程において、処理雰囲気として窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気を用いることができる。
［Ｃ４］ ［Ｃ１］～［Ｃ３］のいずれかに記載のシリコンウェーハの製造方法では、前記引き上げ工程において、初期酸素濃度Ｏｉが、１２．０×１０１７～１８×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）となるように設定されることがある。
［Ｃ５］ また、本発明の第３の態様のシリコンウェーハは、［Ｃ１］～［Ｃ４］のいずれか記載のシリコンウェーハの製造方法により製造される。
［Ｃ６］ ［Ｃ５］に記載のシリコンウェーハは、１０００℃、１６時間の熱処理後に、酸素析出物密度が１×１０４個／ｃｍ２以下とされる。
本発明の第３の態様のシリコンウェーハの製造方法は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
チョクラルスキー法によりシリコン単結晶直胴部をＶｏｉｄ欠陥が存在する領域として育成するシリコン単結晶引き上げ工程と、
窒素を含まない非酸化性ガス雰囲気下で、処理温度９５０℃～１２００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程と、
析出溶解熱処理工程後に、スライスされたウェーハにＨ２及び／又はＡｒによる非酸化性雰囲気下で、１１００℃以上で３０ｍｉｎ以上の高温アニール処理を施し、デバイス形成領域であるウェーハ表層のＶｏｉｄ欠陥を消滅するＤＺ処理工程とを有する。
前記ＤＺ処理工程前に、窒素を含まない非酸化性ガス雰囲気下で、処理温度９５０℃～１２００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理することにより、急速昇降温熱処理に供した場合でも、変形が防止できる。従って、早い引き上げ速度で引き上げられてＶｏｉｄ欠陥を有するＶ領域からなり、極めてＢＭＤのできやすいいわゆるアニールウェーハであっても、析出溶解熱処理工程によって、変形原因となる酸素析出核を溶解できる。従って、従来のＲＴＡ処理に比べて条件が厳しく、シリコンウェーハで生じる最大応力が２０ＭＰａを超えるようなデバイス製造プロセスの急速昇降温熱処理に、アニールウェーハを供した場合でも、変形が防止できる。また同時に、ウェーハ強度低下の原因となるボート傷・搬送傷から発生するスリップ伸展をも防止可能となる。
チョクラルスキー法によりシリコン単結晶直胴部をＶｏｉｄ欠陥が存在する領域として育成するシリコン単結晶引き上げ工程と、
窒素を含まない非酸化性ガス雰囲気下で、処理温度９５０℃～１２００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程と、
析出溶解熱処理工程後に、スライスされたウェーハにＨ２及び／又はＡｒによる非酸化性雰囲気下で、１１００℃以上で３０ｍｉｎ以上の高温アニール処理を施し、デバイス形成領域であるウェーハ表層のＶｏｉｄ欠陥を消滅するＤＺ処理工程とを有する。
前記ＤＺ処理工程前に、窒素を含まない非酸化性ガス雰囲気下で、処理温度９５０℃～１２００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理することにより、急速昇降温熱処理に供した場合でも、変形が防止できる。従って、早い引き上げ速度で引き上げられてＶｏｉｄ欠陥を有するＶ領域からなり、極めてＢＭＤのできやすいいわゆるアニールウェーハであっても、析出溶解熱処理工程によって、変形原因となる酸素析出核を溶解できる。従って、従来のＲＴＡ処理に比べて条件が厳しく、シリコンウェーハで生じる最大応力が２０ＭＰａを超えるようなデバイス製造プロセスの急速昇降温熱処理に、アニールウェーハを供した場合でも、変形が防止できる。また同時に、ウェーハ強度低下の原因となるボート傷・搬送傷から発生するスリップ伸展をも防止可能となる。
本発明者らは、シリコンウェーハの製造工程において、このようなウェーハ変形発生防止とスリップ発生防止とを同時に可能とする対策として、チョクラルスキー法により育成される際に設定するべき条件を見出した。
本発明の第３の態様におけるシリコンウェーハは、シリコン単結晶がチョクラルスキー法により育成される際にＶｏｉｄ欠陥を有するシリコン単結晶を引き上げ可能な高速引き上げにより育成されたものである。
本発明においてＶｏｉｄ欠陥を有するとは、少なくとも、Ｇｒｏｗｎ－ｉｎ欠陥フリーではなく、ＣＯＰ欠陥などの結晶育成に伴って生じる可能性のある欠陥を有しているＶ領域を有することである。つまり、ＣＯＰ発生領域を有することを意味し、このＶ領域を有していれば、ＯＳＦ領域、Ｐｖ領域、Ｐｉ領域を有していてもよいことを意味する。
本発明においてＶｏｉｄ欠陥を有するとは、少なくとも、Ｇｒｏｗｎ－ｉｎ欠陥フリーではなく、ＣＯＰ欠陥などの結晶育成に伴って生じる可能性のある欠陥を有しているＶ領域を有することである。つまり、ＣＯＰ発生領域を有することを意味し、このＶ領域を有していれば、ＯＳＦ領域、Ｐｖ領域、Ｐｉ領域を有していてもよいことを意味する。
本発明の第３の様態のＣＯＰを含むウェーハとは０．０９μｍ以上のＬＰＤ（Ｌｉｇｈｔ ｐｏｉｎｔ ｄｅｆｅｃｔ）数が１００個／ｗｆ以上のウェーハである。
本発明の第３の様態において、Ｖ領域からなるように引き上げるためには、例えば、Ｖ／Ｇが０．２２以上とするとよい。
本発明の第３の様態におけるＤＺ処理を施すウェーハとしては、レーザ光散乱式パーティクルカウンター（ＳＰ１（ｓｕｒｆｓｃａｎ ＳＰ１）：ＫＬＡ－Ｔｅｎｃｏｒ社製））でＬＰＤ密度を測定した際に、０．０９μｍ以上のサイズのＬＰＤ数が１００個／ｗｆ以上のウェーハが採用される。つまり、このようなＣＯＰを含むウェーハとは、窒素をドープして引き上げたインゴットからスライスされ、上記のようなウェーハ面内密度（ウェーハ全面での個数／ウェーハ面積）を有するＣＯＰが存在するものである。即ち、全面にＶｏｉｄ欠陥を含むウェーハとＯＳＦ－ｒｉｎｇも一部含むウェーハとをその対象とする。
本発明の第３の様態の窒素ドープウェーハでは、ＯＳＦ－ｒｉｎｇ領域がＶｏｉｄ領域に拡大する傾向が見られるが、ＯＳＦ領域やＰｖ領域等を含んでいてもよい。
本発明の第３の様態において、Ｖ領域からなるように引き上げるためには、例えば、Ｖ／Ｇが０．２２以上とするとよい。
本発明の第３の様態におけるＤＺ処理を施すウェーハとしては、レーザ光散乱式パーティクルカウンター（ＳＰ１（ｓｕｒｆｓｃａｎ ＳＰ１）：ＫＬＡ－Ｔｅｎｃｏｒ社製））でＬＰＤ密度を測定した際に、０．０９μｍ以上のサイズのＬＰＤ数が１００個／ｗｆ以上のウェーハが採用される。つまり、このようなＣＯＰを含むウェーハとは、窒素をドープして引き上げたインゴットからスライスされ、上記のようなウェーハ面内密度（ウェーハ全面での個数／ウェーハ面積）を有するＣＯＰが存在するものである。即ち、全面にＶｏｉｄ欠陥を含むウェーハとＯＳＦ－ｒｉｎｇも一部含むウェーハとをその対象とする。
本発明の第３の様態の窒素ドープウェーハでは、ＯＳＦ－ｒｉｎｇ領域がＶｏｉｄ領域に拡大する傾向が見られるが、ＯＳＦ領域やＰｖ領域等を含んでいてもよい。
本発明の第３の様態は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
チョクラルスキー法によりシリコン単結晶直胴部を窒素が１×１０１３～５×１０１４ａｔｏｍｓ／ｃｍ３ ドープされＶｏｉｄ欠陥が存在する領域として育成する、シリコン単結晶引き上げ工程と、
窒素を含まない非酸化性ガス雰囲気下で、処理温度１２２５℃～１３５０℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程と、
析出溶解熱処理工程後に、スライスされたウェーハにＨ２及び／又はＡｒによる非酸化性雰囲気下で、１１００℃以上で３０ｍｉｎ以上の高温アニール処理を施し、デバイス形成領域であるウェーハ表層のＶｏｉｄ欠陥を消滅するＤＺ処理工程とを有する。
このシリコンウェーハの製造方法によれば、ＢＭＤの形成されやすい窒素を含むウェーハであっても、析出溶解熱処理工程において、窒素を含まない状態に比べて高い温度条件とすることで、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とする。
チョクラルスキー法によりシリコン単結晶直胴部を窒素が１×１０１３～５×１０１４ａｔｏｍｓ／ｃｍ３ ドープされＶｏｉｄ欠陥が存在する領域として育成する、シリコン単結晶引き上げ工程と、
窒素を含まない非酸化性ガス雰囲気下で、処理温度１２２５℃～１３５０℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程と、
析出溶解熱処理工程後に、スライスされたウェーハにＨ２及び／又はＡｒによる非酸化性雰囲気下で、１１００℃以上で３０ｍｉｎ以上の高温アニール処理を施し、デバイス形成領域であるウェーハ表層のＶｏｉｄ欠陥を消滅するＤＺ処理工程とを有する。
このシリコンウェーハの製造方法によれば、ＢＭＤの形成されやすい窒素を含むウェーハであっても、析出溶解熱処理工程において、窒素を含まない状態に比べて高い温度条件とすることで、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とする。
本発明の第３の様態では、前記析出溶解熱処理工程において、処理雰囲気として窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気を用いることにより、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とする。
また、本発明の第３の様態のシリコンウェーハの製造方法では、前記引き上げ工程において、初期酸素濃度Ｏｉを、１２．０×１０１７～１８×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）となるように設定することにより、引き上げ時の設定でウェーハ内が高酸素濃度とされても、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とする。
また、本発明の第３の様態のシリコンウェーハは、上記のいずれか記載のシリコンウェーハの製造方法により製造され、１０００℃、１６時間の熱処理後に、酸素析出物密度が１×１０４個／ｃｍ２以下とされる。このシリコンウェーハによれば、図６に示すオーバーレイエラーの原因となるウェーハの反り等の変形発生と、図５に示すような支持されているウェーハエッジ部分のスリップ転位発生とを同時に防止可能である。
＜第４の態様＞
［Ｄ１］ 本発明の第４の態様におけるシリコンウェーハの製造方法は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
シリコン単結晶をチョクラルスキー法により育成する引き上げ工程と、
スライスされたウェーハを鏡面加工する鏡面処理工程とを有し、
前記引き上げ工程において、シリコン単結晶直胴部をＧｒｏｗｎ－ｉｎ欠陥が存在しない無欠陥領域として育成し、
前記シリコン単結晶からスライスされたウェーハの外周部において同心円状に分布する空孔優勢な無欠陥領域であるＰｖ領域が、ウェーハ外周部からウェーハ中心に向かって、径方向２０ｍｍ以内の領域に存在せず、
それ以外の領域が、格子間シリコン優勢な無欠陥領域であるＰｉ領域からなるように引き上げる。
［Ｄ２］ ［Ｄ１］に記載のシリコンウェーハの製造方法において、前記引き上げ工程において、ウェーハ全面が前記格子間シリコン優勢な無欠陥領域であるＰｉ領域からなるように引き上げることが好ましい。
［Ｄ３］ ［Ｄ１］又は［Ｄ２］に記載のシリコンウェーハの製造方法は、前記引き上げ工程において、、８００℃４時間＋１０００℃１６時間の熱処理後に、前記格子間シリコン優勢な無欠陥領域であるＰｉ領域の酸素析出物密度が１×１０１４個／ｃｍ２ 以下となるように引き上げ条件が設定されるとよい。
［Ｄ４］ ［Ｄ１］～［Ｄ３］のいずれかに記載のシリコンウェーハの製造方法は、前記引き上げ工程において、初期酸素濃度Ｏｉが、１２．０×１０１７～１４×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）となるように設定されることがある。
［Ｄ５］ 本発明のシリコンウェーハは、［Ｄ１］～［Ｄ３］のいずれかに記載のシリコンウェーハの製造方法により製造される。
［Ｄ１］ 本発明の第４の態様におけるシリコンウェーハの製造方法は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
シリコン単結晶をチョクラルスキー法により育成する引き上げ工程と、
スライスされたウェーハを鏡面加工する鏡面処理工程とを有し、
前記引き上げ工程において、シリコン単結晶直胴部をＧｒｏｗｎ－ｉｎ欠陥が存在しない無欠陥領域として育成し、
前記シリコン単結晶からスライスされたウェーハの外周部において同心円状に分布する空孔優勢な無欠陥領域であるＰｖ領域が、ウェーハ外周部からウェーハ中心に向かって、径方向２０ｍｍ以内の領域に存在せず、
それ以外の領域が、格子間シリコン優勢な無欠陥領域であるＰｉ領域からなるように引き上げる。
［Ｄ２］ ［Ｄ１］に記載のシリコンウェーハの製造方法において、前記引き上げ工程において、ウェーハ全面が前記格子間シリコン優勢な無欠陥領域であるＰｉ領域からなるように引き上げることが好ましい。
［Ｄ３］ ［Ｄ１］又は［Ｄ２］に記載のシリコンウェーハの製造方法は、前記引き上げ工程において、、８００℃４時間＋１０００℃１６時間の熱処理後に、前記格子間シリコン優勢な無欠陥領域であるＰｉ領域の酸素析出物密度が１×１０１４個／ｃｍ２ 以下となるように引き上げ条件が設定されるとよい。
［Ｄ４］ ［Ｄ１］～［Ｄ３］のいずれかに記載のシリコンウェーハの製造方法は、前記引き上げ工程において、初期酸素濃度Ｏｉが、１２．０×１０１７～１４×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）となるように設定されることがある。
［Ｄ５］ 本発明のシリコンウェーハは、［Ｄ１］～［Ｄ３］のいずれかに記載のシリコンウェーハの製造方法により製造される。
本発明の第４の態様におけるシリコンウェーハの製造方法は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
シリコン単結晶をチョクラルスキー法により育成する引き上げ工程と、
スライスされたウェーハを鏡面加工する鏡面処理工程とを有し、
前記引き上げ工程において、シリコン単結晶直胴部をＧｒｏｗｎ－ｉｎ欠陥が存在しない無欠陥領域として育成し、
前記シリコン単結晶からスライスされたウェーハの外周部において同心円状に分布する空孔優勢な無欠陥領域であるＰｖ領域が、ウェーハ外周部からウェーハ中心に向けて径方向２０ｍｍ以内の領域に存在せず、
それ以外の領域が、格子間シリコン優勢な無欠陥領域であるＰｉ領域からなるように引き上げる。
この、第４の態様におけるシリコンウェーハの製造方法によれば、Ｐｖ領域を排除することで外周でのスリップ伸展を抑制することができる。更に、無欠陥領域からなることで、ウェーハ外周部でデバイスプロセス中に析出形成が起こらない。従って、変形原因となる酸素析出核を溶解する析出溶解熱処理を施すことなく、Slip耐性の優れたウェーハを製造することが可能となる。これにより、従来のＲＴＡ処理に比べて条件が厳しく、最高温度が１０５０℃～シリコン融点の範囲、昇降温レートが１５０℃／ｓｅｃ～１００００℃／ｓｅｃ、５００℃／ｓｅｃ～３０００℃／ｓｅｃ、１０００℃／ｓｅｃ～２０００℃／ｓｅｃとされ、シリコンウェーハで生じる最大応力が２０ＭＰａを超えるような極めて過酷な条件であるデバイス製造プロセスの急速昇降温熱処理にウェーハを供した場合でも、変形が防止できる。同時に、ウェーハ強度低下の原因となるボート傷・搬送傷から発生するスリップ伸展をも防止可能なシリコンウェーハが提供可能である。
シリコン単結晶をチョクラルスキー法により育成する引き上げ工程と、
スライスされたウェーハを鏡面加工する鏡面処理工程とを有し、
前記引き上げ工程において、シリコン単結晶直胴部をＧｒｏｗｎ－ｉｎ欠陥が存在しない無欠陥領域として育成し、
前記シリコン単結晶からスライスされたウェーハの外周部において同心円状に分布する空孔優勢な無欠陥領域であるＰｖ領域が、ウェーハ外周部からウェーハ中心に向けて径方向２０ｍｍ以内の領域に存在せず、
それ以外の領域が、格子間シリコン優勢な無欠陥領域であるＰｉ領域からなるように引き上げる。
この、第４の態様におけるシリコンウェーハの製造方法によれば、Ｐｖ領域を排除することで外周でのスリップ伸展を抑制することができる。更に、無欠陥領域からなることで、ウェーハ外周部でデバイスプロセス中に析出形成が起こらない。従って、変形原因となる酸素析出核を溶解する析出溶解熱処理を施すことなく、Slip耐性の優れたウェーハを製造することが可能となる。これにより、従来のＲＴＡ処理に比べて条件が厳しく、最高温度が１０５０℃～シリコン融点の範囲、昇降温レートが１５０℃／ｓｅｃ～１００００℃／ｓｅｃ、５００℃／ｓｅｃ～３０００℃／ｓｅｃ、１０００℃／ｓｅｃ～２０００℃／ｓｅｃとされ、シリコンウェーハで生じる最大応力が２０ＭＰａを超えるような極めて過酷な条件であるデバイス製造プロセスの急速昇降温熱処理にウェーハを供した場合でも、変形が防止できる。同時に、ウェーハ強度低下の原因となるボート傷・搬送傷から発生するスリップ伸展をも防止可能なシリコンウェーハが提供可能である。
本発明者らは、シリコンウェーハの製造工程において、このようなウェーハ変形発生防止とスリップ発生防止とを同時に可能とする対策として、チョクラルスキー法により育成される際に設定するべき条件を見出した。
本発明の第４の態様のシリコンウェーハに用いるシリコン単結晶は、チョクラルスキー法により育成される際にＧｒｏｗｎ－ｉｎ欠陥フリーなシリコン単結晶を引き上げ可能な引き上げ速度で育成されたものである。
本発明において「Ｇｒｏｗｎ－ｉｎ欠陥フリー」とは、ＣＯＰ欠陥や転位クラスタなどの結晶育成に伴って生じる可能性のある全ての欠陥が排除されること、ＯＳＦ領域を排除可能で、Ｐｖ領域、Ｐｉ領域であることを意味する。
本発明において「Ｇｒｏｗｎ－ｉｎ欠陥フリー」とは、ＣＯＰ欠陥や転位クラスタなどの結晶育成に伴って生じる可能性のある全ての欠陥が排除されること、ＯＳＦ領域を排除可能で、Ｐｖ領域、Ｐｉ領域であることを意味する。
本発明の第４の態様のシリコンウェーハに用いるシリコン単結晶は、チョクラルスキー法により育成される際に、ＣＺ炉内の雰囲気ガス中に水素ガス換算分圧で４０Ｐａ以上４００Ｐａ以下の範囲となる水素原子含有物質を導入し、シリコン単結晶の引き上げ速度をＧｒｏｗｎ－ｉｎ欠陥フリーなシリコン単結晶を引き上げ可能な速度で育成されたものである。なお、水素ガスを含有しない不活性ガスのみの雰囲気とすることもできる。
水素含有物質とは、第２の態様で述べた水素含有物質と同じく、水素原子をその分子中に含む物質であって、シリコン融液中に溶け込んだ際に熱分解されることによって水素ガスを発生させる気体状の物質である。
第４の態様のシリコン単結晶ウェーハの製造方法では、水素ガス換算分圧で４０Ｐａ以上４００Ｐａ以下の範囲となる水素原子含有物質を導入することで、Ｇｒｏｗｎ－ｉｎ欠陥フリーなシリコン単結晶が引き上げ可能な速度の許容幅を広げることができる。即ち、引き上げ速度マージンを拡大することができ、これにより結晶径方向全域においてＣＯＰ欠陥および転位クラスタが排除されたＰｖ，Ｐｉ領域からなるウェーハを容易に製造できる。
本発明の第４の態様において、Ｐｖ領域がウェーハ外周部からウェーハの中心に向かう径方向２０ｍｍ以内の領域に存在せず、それ以外の領域が、Ｐｉ領域からなるように引き上げることが好ましい。このためには、例えば、水素を含まない引き上げ雰囲気におけるＶ／Ｇが、０．２０～０．１５（ｍｍ２）／（℃・ｍｉｎ）の範囲とするとよい。
本発明の第４の態様では、前記引き上げ工程において、ウェーハ全面が前記格子間シリコン優勢な無欠陥領域であるＰｉ領域からなるように引き上げると好ましい。このような第４の態様のウェーハの製造方法によれば、酸素析出物が外周部分で形成されることを防止し、ウェーハ全面での析出物起因の変形を防止し、更にスリップ発生を防止するウェーハを製造することができる。
本発明の第４の態様では、前記引き上げ工程において、８００℃４時間＋１０００℃１６時間の熱処理後に、前記格子間シリコン優勢な無欠陥領域であるＰｉ領域において、酸素析出物密度が１×１０１４個／ｃｍ２ 以下となるように引き上げ条件が設定される。このような第４の態様のウェーハの製造方法によれば、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とする。
本発明の第４の態様のシリコンウェーハの製造方法では、前記引き上げ工程において、初期酸素濃度Ｏｉが、１２．０×１０１７～１４×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）となるように設定するとよい。このような第４の態様のウェーハの製造方法によれば、引き上げ時の設定でウェーハが高酸素濃度とされても、ウェーハ変形発生防止とスリップ発生防止とを同時に可能とする。
また、本発明の第４の態様のシリコンウェーハは、上記のいずれか記載のシリコンウェーハの製造方法により製造される。このような第４の態様のウェーハは、図６に示すオーバーレイエラーの原因となるウェーハの反り等の変形発生と、図５に示すような支持されているウェーハエッジ部分のスリップ転位発生とを同時に防止可能である。
なお、第１の態様、第２の態様、第３の態様及び第４の態様のウェーハまたはデバイス生産に係る製造工程においては、ウェーハの反り等の変形とエッジ部分のスリップ転位とは、スリップ長によって判断することができる。具体的には、後述するように、０．５～２ｍｍを○（Ａ；Good）、２～５ｍｍを△（Ｂ；Acceptable）、５～１０ｍｍを×（Ｃ；Not Acceptable）としてそれぞれを判別する。
本発明の第１の態様、第２の態様、第３の態様及び第４の態様によれば、従来のＲＴＡ処理に比べて条件が厳しく、シリコンウェーハで生じる最大応力が２０ＭＰａを超えるようなデバイス製造プロセスの急速昇降温熱処理にウェーハを供した場合でも、原因となる酸素析出を低減してウェーハ変形発生を防止できるシリコンウェーハまたはシリコンエピタキシャルウェーハを提供可能である。また同時に、ウェーハ強度低下の原因となるボート傷・搬送傷から発生するスリップ伸展をも防止可能なシリコンウェーハを提供可能である。
＜第１の態様＞
以下、本発明に係るシリコンエピタキシャルウェーハおよびその製造方法の第１の態様を、図面に基づいて説明する。
図１は、第１の態様におけるシリコンエピタキシャルウェーハおよびその製造方法を示すフローチャートである。
以下、本発明に係るシリコンエピタキシャルウェーハおよびその製造方法の第１の態様を、図面に基づいて説明する。
図１は、第１の態様におけるシリコンエピタキシャルウェーハおよびその製造方法を示すフローチャートである。
第１の態様におけるシリコンエピタキシャルウェーハの製造方法は、図１に示すように、製造条件設定工程S10と、ウェーハ準備工程S111と、析出溶解熱処理工程に対する設定をおこなう設定工程S112と、エピタキシャル工程S12と、析出溶解熱処理工程S13とを有する。製造されたシリコンエピタキシャルウェーハは、急速昇降温熱処理工程S152を有するデバイス製造工程S15に供される。
図１に示す製造条件設定工程S10では、デバイス製造工程S15に供されるウェーハの規格や、ウェーハ準備工程S111におけるＣＺ（チョクラルスキー）法によりシリコン融液からシリコン単結晶を引き上げる際の条件を設定する。
この製造条件設定工程S10においては、ウェーハ準備工程S111における操業条件として引き上げ時に制御するパラメーターとなるシリコンウェーハ（基板）の酸素濃度Ｏｉ、ドーパント濃度としてのボロン濃度、窒素濃度が設定される。
ウェーハ準備工程S111では、エピタキシャル層を成膜するためのシリコンウェーハを準備する工程である。ウェーハ準備工程S111では、ＣＺ法で単結晶を引き上げ、引き上げられたシリコン単結晶インゴットをスライス加工してウェーハを形成し、更に、ウエーハの面取り・研削・研磨・洗浄等の表面処理等を行う。シリコンウェーハは直径が３００ｍｍ以上４５０ｍｍ程度のものが適応可能である。
この製造条件設定工程S10においては、ウェーハ準備工程S111における操業条件として引き上げ時に制御するパラメーターとなるシリコンウェーハ（基板）の酸素濃度Ｏｉ、ドーパント濃度としてのボロン濃度、窒素濃度が設定される。
ウェーハ準備工程S111では、エピタキシャル層を成膜するためのシリコンウェーハを準備する工程である。ウェーハ準備工程S111では、ＣＺ法で単結晶を引き上げ、引き上げられたシリコン単結晶インゴットをスライス加工してウェーハを形成し、更に、ウエーハの面取り・研削・研磨・洗浄等の表面処理等を行う。シリコンウェーハは直径が３００ｍｍ以上４５０ｍｍ程度のものが適応可能である。
図１に示す設定工程S112は、急速昇降温熱処理工程S152において、ウェーハの変形発生とスリップ発生を抑制可能とするために、析出溶解熱処理工程S13における処理条件を設定する工程である。
ウェーハ準備工程S111で準備したシリコンウェーハにエピタキシャル工程S12を介してその表面をエピタキシャル成長させる。得られたシリコンエピタキシャルウェーハは、その後半導体デバイスの製造工程S15に供される。半導体デバイスの製造工程S15は、ＦＬＡ等の急速昇降温熱処理工程S152を有する。設定工程S112では、急速昇降温熱処理工程S152に応じて、ウェーハで発生する応力とこの応力に対応して要求される酸素析出状態を所望の状態に設定する。デバイス工程S15において、シリコンウェーハが供される熱処理は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件とされる急速昇降温熱処理工程S152である。この急速昇降温熱処理工程S152の前後で、前フォトリソ工程S151で形成されたパターンと、後フォトリソ工程S153で形成するパターンとにずれが生じオーバーレイエラーとならないように、設定工程S112で析出溶解熱処理工程S13における処理条件を決定し、この急速昇降温熱処理工程S152において、変形発生とスリップ発生を抑制する。設定工程S112では、同時に、析出溶解熱処理工程S13とエピタキシャル工程S12との処理順も含めて設定する。このとき、析出溶解熱処理工程S13をおこなわないことも選択できる。つまり、設定工程S112においては、製造条件設定工程S10での条件と、急速昇降温熱処理工程S152における条件とを考慮して、析出溶解熱処理工程S13の条件を決定することになる。
ウェーハ準備工程S111で準備したシリコンウェーハにエピタキシャル工程S12を介してその表面をエピタキシャル成長させる。得られたシリコンエピタキシャルウェーハは、その後半導体デバイスの製造工程S15に供される。半導体デバイスの製造工程S15は、ＦＬＡ等の急速昇降温熱処理工程S152を有する。設定工程S112では、急速昇降温熱処理工程S152に応じて、ウェーハで発生する応力とこの応力に対応して要求される酸素析出状態を所望の状態に設定する。デバイス工程S15において、シリコンウェーハが供される熱処理は、最高温度の範囲が１０５０℃以上且つシリコンの融点以下で昇降温レートが１５０℃／ｓｅｃ以上の条件とされる急速昇降温熱処理工程S152である。この急速昇降温熱処理工程S152の前後で、前フォトリソ工程S151で形成されたパターンと、後フォトリソ工程S153で形成するパターンとにずれが生じオーバーレイエラーとならないように、設定工程S112で析出溶解熱処理工程S13における処理条件を決定し、この急速昇降温熱処理工程S152において、変形発生とスリップ発生を抑制する。設定工程S112では、同時に、析出溶解熱処理工程S13とエピタキシャル工程S12との処理順も含めて設定する。このとき、析出溶解熱処理工程S13をおこなわないことも選択できる。つまり、設定工程S112においては、製造条件設定工程S10での条件と、急速昇降温熱処理工程S152における条件とを考慮して、析出溶解熱処理工程S13の条件を決定することになる。
これらの製造条件設定工程S10と設定工程S112とにおける条件は、それぞれ以下のものを選択することができる。
製造条件設定工程S10において、抵抗値が０．０２Ωｃｍ～１ｋΩｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１４．０×１０１７～２２×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）とする。設定工程S112において、処理温度１１５０℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲とする。このとき、初期酸素濃度Ｏｉが、１５．０×１０１７～２０．０×１０１７ａｔｏｍｓ／ｃｍ３ であるとよい。また、好ましくは、処理温度が１１７５℃～１２５０℃の範囲、保持時間が１０ｓｅｃ～３０ｓｅｃの範囲、降温速度が８℃／ｓｅｃ～０．５℃／ｓｅｃの範囲であるとよい。
製造条件設定工程S10において、窒素が１×１０１３～５×１０１４ａｔｏｍｓ／ｃｍ３ ドープされる。設定工程S112において、エピタキシャル工程S12後に析出溶解熱処理工程S13をおこなう設定にするとともに、処理温度１２００℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲とする。また、好ましくは、処理温度が１２２５℃～１２７５℃の範囲、保持時間が１０ｓｅｃ～３０ｓｅｃの範囲、降温速度が８℃／ｓｅｃ～０．５℃／ｓｅｃの範囲であるとよい。
製造条件設定工程S10において、抵抗値が０．０２Ωｃｍ～０．００１Ωｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１１．０×１０１７～３×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ））とする。設定工程S112において、析出溶解熱処理工程S13をおこなわないこととする。より好ましくは、初期酸素濃度Ｏｉが、１０×１０１７～５×１０１７ａｔｏｍｓ／ｃｍ３ であるとよい。
製造条件設定工程S10において、抵抗値が０．０２Ωｃｍ～０．００１Ωｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１１．０×１０１７～１８×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）とする。設定工程S112において、該エピタキシャル工程S12前に析出溶解熱処理工程S13をおこなう設定とするとともに、処理温度１１５０℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲とする。より好ましくは、初期酸素濃度Ｏｉが、１２．０×１０１７～１６×１０１７ａｔｏｍｓ／ｃｍ３ であるとよい。また、好ましくは、処理温度が１１７５℃～１２７５℃の範囲、保持時間が１０ｓｅｃ～４５ｓｅｃの範囲、降温速度が８℃／ｓｅｃ～０．５℃／ｓｅｃの範囲であるとよい。
設定工程S112において、析出溶解熱処理工程S13の処理雰囲気として窒素を含まない非酸化性ガス雰囲気を用いるとよい。析出溶解熱処理工程S13の処理雰囲気として、窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気を用いてもよい。更に、析出溶解熱処理工程S13の処理雰囲気として、窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気を用い、降温速度を５０℃／ｓｅｃ～２０℃／ｓｅｃの範囲としてもよい。なお、それぞれの混合雰囲気中の酸素ガスは、１０％以下であるとよく、５％以下であることがより好ましい。
図１に示すエピタキシャル工程S12においては、ウェーハ表面にエピタキシャル層を成膜するものとされ、例えば、ｐ／ｐ－タイプとすることができる。これは、ｐ－タイプウェーハの上にｐ－タイプのエピタキシャル層を１～１０μｍの膜厚で積層したウェーハを意味する。ここで、ボロン（Ｂ）濃度がｐ－タイプとは抵抗率０．１～１００Ωｃｍに相当する濃度であり、ｐタイプとは抵抗率０．１Ωｃｍ～１００Ωｃｍに相当する濃度である。
図１に示す析出溶解熱処理工程S13は、上記の条件としてＲＴＡ処理装置１０にて、エピタキシャル工程S12での処理温度より高い処理温度にておこなわれる。ＲＴＡ処理装置１０では、図２に示すように、ウェーハＷは、炉内に設けられたＳｉＣからなるリング状のエッジリング１１でその周縁部を支持され水平状態とされる。このウェーハＷを、上記のように設定された雰囲気ガスＧ雰囲気とした状態で、透明石英等からなるアッパードーム１２を通して複数のランプ１３により加熱することで、ウェーハＷ内部の析出核となる元を溶解する。ＲＴＡ処理装置１０におけるランプ１３は、それぞれ金メッキなどの表面処理をされたリフレクタ１４内部に設けられている。また、ＳＵＳ（ステンレス）からなる壁部１５により、アッパードーム１２とロアードーム（図示外）とが接続されてこれらによりチャンバ（炉）が形成されている。
図１に示すデバイス製造工程S15では、６５ｎｍノードや４５ｎｍノードによるデバイスをシリコンウェーハに作り込むための必要な処理がおこなわれる。デバイス製造工程S15は、Ｓｐｉｋｅ－ＲＴＡやＦＬＡ等の急速昇降温熱処理工程S152を有する。
図１に示す前フォトリソ工程S151と後フォトリソ工程S153においては、図５に示すように、ウェーハ２１をワークステージ２２上に真空吸着により保持固定する。また、フォトマスク２３をワークステージ２２より上方のマスクホルダ２４に保持固定する。その後、ワークステージ２２を上昇させ薄板状ウェーハ２１をフォトマスク２３に密着させ、しかる後露光を行う。ウェーハ２１の表面には予めフォトレジスト膜（図示せず）が形成されており、このフォトレジスト膜に対して露光が行われ、フォトマスク２３のパターンが焼き付けられる。
第１の態様におけるシリコンエピタキシャルウェーハの製造方法では、設定工程S112において、製造条件設定工程S10での条件と、急速昇降温熱処理工程S152における条件とを考慮して、析出溶解熱処理工程S13の条件を決定する。そして、この決定された条件に従って、各処理をおこなう。従って、第１の態様におけるシリコンエピタキシャルウェーハには、ウェーハ内部にスリップ転位が発生する５×１０４ 個／ｃｍ２を超える程度の密度およびサイズの析出物が形成されない。従って、図５に示すように、ウェーハ２１をワークステージ２２上に真空吸着により保持固定した場合でも、このような析出物に起因する図７に示す最大ずれ量が許容基準値である１０ｎｍを超えてしまうことがない。即ち、図６に示すオーバーレイエラーを起こす原因となる反り・変形を生じることがない。
同時に、第１の態様におけるシリコンエピタキシャルウェーハでは、図８に示すような支持されているウェーハＷのエッジ部分でスリップ転位が発生することを防止して、ウェーハの強度が低下することを防止できる。
同時に、第１の態様におけるシリコンエピタキシャルウェーハでは、図８に示すような支持されているウェーハＷのエッジ部分でスリップ転位が発生することを防止して、ウェーハの強度が低下することを防止できる。
なお、急速昇降温熱処理工程S152としてＳｐｉｋｅ－ＲＴＡ処理を行う場合には、図２に示すＲＴＡ装置１０において、条件を設定して行うことが可能である。
＜第２の態様＞
以下、本発明に係るシリコンウェーハおよびその製造方法の第２の態様を、図面に基づいて説明する。
図１０は、本実施形態におけるシリコンウェーハおよびその製造方法を示すフローチャートである。
以下、本発明に係るシリコンウェーハおよびその製造方法の第２の態様を、図面に基づいて説明する。
図１０は、本実施形態におけるシリコンウェーハおよびその製造方法を示すフローチャートである。
第２の態様におけるシリコンウェーハの製造方法は、図１０に示すように、製造条件設定工程S２０と、引き上げ工程を含むウェーハ準備工程S２１１と、研磨工程S２１２と、析出溶解熱処理工程S２３とを有する。析出溶解熱処理工程S２３を介して製造されたシリコンウェーハは、急速昇降温熱処理工程S２５２を有するデバイス製造工程S25に供される。
図１０に示す製造条件設定工程S２０では、デバイス製造工程S25に供されるウェーハの規格や、ウェーハ準備工程S２１１におけるＣＺ（チョクラルスキー）法によりシリコン融液からシリコン単結晶を引き上げる際の条件、析出溶解熱処理工程S２３の条件を設定する。ウェーハを供する後工程である半導体デバイスの製造工程S25におけるＦＬＡ等の急速昇降温熱処理工程S２５２の処理条件に応じて、ウェーハで応力が発生する。この応力の発生を防ぐため、応力に対応して要求される酸素析出状態がある。製造条件設定工程S２０では、酸素析出状態を所望の状態に設定するために、析出溶解熱処理工程S２３における処理条件を決定する。デバイス製造工程S25において、シリコンウェーハが供される熱処理は、最高温度の範囲が１１００℃以上且つシリコンの融点以下で処理時間が１μ秒から１００ｍ秒程度までの条件とされる急速昇降温熱処理工程S２５２である。この急速昇降温熱処理工程S２５２の前後で、前フォトリソ工程S２５１で形成されたパターンと、後フォトリソ工程S２５３で形成するパターンとにずれが生じオーバーレイエラーとならないように、この急速昇降温熱処理工程S２５２における変形発生とスリップ発生を抑制可能な条件を、製造条件設定工程S２０で設定する。
この製造条件設定工程S２０においては、ウェーハ準備工程S２１１における操業条件として引き上げ時に制御するパラメーターとなる引き上げ速度Ｖと固液界面からの温度勾配Ｇとの比、つまり、Ｖ／Ｇの値、シリコンウェーハ（基板）の酸素濃度Ｏｉ、ドーパント濃度などが設定される。
この製造条件設定工程S２０においては、ウェーハ準備工程S２１１における操業条件として引き上げ時に制御するパラメーターとなる引き上げ速度Ｖと固液界面からの温度勾配Ｇとの比、つまり、Ｖ／Ｇの値、シリコンウェーハ（基板）の酸素濃度Ｏｉ、ドーパント濃度などが設定される。
ウェーハ準備工程S２１１では、ＣＺ炉により、ＣＺ法で単結晶を引き上げ、引き上げられたシリコン単結晶インゴットをスライス加工してウェーハを形成し、更に、ウェーハの面取り、研削、洗浄等の表面処理をおこなう。その後、仕上げ処理としての研磨工程S２１２にシリコンウェーハを供する。シリコンウェーハは直径が３００ｍｍ以上４５０ｍｍ程度のものが適応可能である。
図１１は、本発明の各態様の実施形態におけるシリコンウェーハの製造方法を実施するのに適したＣＺ炉の縦断面図である。
図１１に示すＣＺ炉は、チャンバー内の中心部に配置されたルツボ１と、ルツボ１の外側に配置されたヒータ２と、ヒータ２の外側に配置された磁場供給装置９とを備えている。ルツボ１は、内側にシリコン融液３を収容する石英ルツボ１ａを外側の黒鉛ルツボ１ｂで保持する二重構造であり、ペディスタルと呼ばれる支持軸１ｃにより回転および昇降駆動される。
ルツボ１の上方には、円筒形状の熱遮蔽体７が設けられている。熱遮蔽体７は、黒鉛で外殻を作り、内部に黒鉛フェルトを充填した構造である。熱遮蔽体７の内面は、上端部から下端部にかけて内径が漸減するテーパー面になっている。熱遮蔽体７の上部外面は内面に対応するテーパー面であり、下部外面は、熱遮蔽体７の厚みを下方に向かって漸増させるようにほぼストレート面に形成されている。
そして、シードチャック５に取り付けた種結晶Ｔをシリコン融液３に浸漬し、ルツボ１および引き上げ軸４を回転させつつ種結晶Ｔを引き上げることにより、シリコン単結晶６を形成できる。
そして、シードチャック５に取り付けた種結晶Ｔをシリコン融液３に浸漬し、ルツボ１および引き上げ軸４を回転させつつ種結晶Ｔを引き上げることにより、シリコン単結晶６を形成できる。
熱遮蔽体７は、ヒータ２およびシリコン融液３面からシリコン単結晶６の側面部への輻射熱を遮断するものであり、育成中のシリコン単結晶６の側面を包囲するとともに、シリコン融液３面を包囲するものである。熱遮蔽体７の仕様例を挙げると次のとおりである。半径方向の幅Ｗは例えば５０ｍｍ、逆円錐台面である内面の垂直方向に対する傾きθは例えば２１°、熱遮蔽体７の下端の融液面からの高さＨ１は例えば６０ｍｍとする。また、磁場供給装置９から供給される磁場は、水平磁場やカスプ磁場などを採用することができ、例えば水平磁場の強度としては、２０００～４０００Ｇ（０．２Ｔ～０．４Ｔ）、より好ましくは２５００～３５００Ｇ（０．２５Ｔ～０．３５Ｔ）とされ、磁場中心高さが融液液面に対して－１５０～＋１００ｍｍ、より好ましくは－７５～＋５０ｍｍの範囲内になるように設定される。
ウェーハ準備工程Ｓ２１１においては、先ず、図１１のルツボ１内に高純度シリコンの多結晶を例えば１００ｋｇ装入するとともに、必要なドーパントを投入してシリコン単結晶中のドーパント濃度を調整することが好ましい。次に、ＣＺ炉内を水素含有物質と不活性ガスとの混合ガスからなる水素含有雰囲気とし、雰囲気圧力を１．３～１３．３ｋＰａ（１０～１００ｔｏｒｒ）とし、雰囲気ガス中における水素含有物質の濃度が水素ガス換算分圧で４０～４００Ｐａ程度になるように調整する。水素含有物質として水素ガスを選択した場合には、水素ガス分圧を４０～４００Ｐａとすればよい。このときの水素ガスの濃度は０．３％～３１％の範囲になる。
なお、水素ガスを含有しない不活性ガスのみの雰囲気とすることもできる。
なお、水素ガスを含有しない不活性ガスのみの雰囲気とすることもできる。
水素含有物質の水素ガス換算分圧が４０Ｐａ未満では、引き上げ速度の許容幅が縮小し、ＣＯＰ欠陥及び転位クラスタの発生を抑制できなくなるので好ましくない。また、水素含有物質の水素ガス換算濃度（水素の濃度）が高い程、転位発生の抑制効果が増大する。ただし、水素ガス換算分圧が４００Ｐａを超えると、ＣＺ炉内に酸素リークを生じた場合に爆発などの危険性が増大するので安全上好ましくない。より好ましい水素含有物質の水素ガス換算分圧は４０Ｐａ以上２５０Ｐａ以下の範囲であり、特に好ましい水素ガス換算分圧は４０Ｐａ以上１３５Ｐａ以下の範囲である。
次いで、磁場供給装置９から例えば３０００Ｇ（０．３Ｔ）の水平磁場を磁場中心高さが融液液面に対して－７５～＋５０ｍｍとなるように供給印加するとともに、ヒータ２によりシリコンの多結晶を加熱してシリコン融液３とする。
次に、シードチャック５に取り付けた種結晶Ｔをシリコン融液３に浸漬し、ルツボ１および引き上げ軸４を回転させつつ結晶引き上げを行う。
この場合の引き上げ条件としては、単結晶の成長速度をＶ（ｍｍ／分）とし、単結晶成長時の融点から１３５０℃の温度勾配をＧ（℃／ｍｍ）としたときの比Ｖ／Ｇ（ｍｍ２／分・℃）を０．２２～０．１５程度に制御し、ＶをＧｒｏｗｎ－ｉｎ欠陥フリーなシリコン単結晶が引き上げ可能な速度である０．６５～０．４２～０．３３ｍｍ／分に制御する、といった条件を例示できる。
次に、シードチャック５に取り付けた種結晶Ｔをシリコン融液３に浸漬し、ルツボ１および引き上げ軸４を回転させつつ結晶引き上げを行う。
この場合の引き上げ条件としては、単結晶の成長速度をＶ（ｍｍ／分）とし、単結晶成長時の融点から１３５０℃の温度勾配をＧ（℃／ｍｍ）としたときの比Ｖ／Ｇ（ｍｍ２／分・℃）を０．２２～０．１５程度に制御し、ＶをＧｒｏｗｎ－ｉｎ欠陥フリーなシリコン単結晶が引き上げ可能な速度である０．６５～０．４２～０．３３ｍｍ／分に制御する、といった条件を例示できる。
また、他の条件としては、石英ルツボの回転数を５～０．２ｒｐｍとし、単結晶の回転速度を２０～１０ｒｐｍとし、アルゴン雰囲気の圧力を３０Ｔｏｒｒとし、更に磁場強度を３０００Ｇａｕｓｓといった条件を例示できる。特に、石英ルツボの回転数を５ｒｐｍ以下にすることで、石英ルツボに含まれる酸素原子のシリコン融液への拡散を防止することができ、シリコン単結晶中の格子間酸素濃度を低減することができる。さらに、他の条件としては、石英ルツボの回転数を０．２ｒｐｍ以下とし、単結晶の回転速度を５ｒｐｍ以下とし、アルゴン雰囲気の圧力を１３３３～２６６６０Ｐａとし、更に磁場強度を３０００～５０００Ｇａｕｓｓといった条件を例示できる。また、単結晶の回転速度を１５ｒｐｍ以上とすることもある。
図１０に示す製造条件設定工程S２０は、それぞれ以下のものを選択することができる。
製造条件設定工程S２０において、抵抗値が０．００１Ωｃｍ～１ｋΩｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１２．０×１０１７～２０×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）の範囲とし、Ｐｖ領域とＰｉ領域の分布した領域を含みＯＳＦ領域を含まない、シリコン単結晶を製造する条件を選択する。更に、製造条件設定工程S２０において、析出溶解熱処理工程S23の条件を、処理温度９５０℃～１２００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲、窒素を含まない非酸化性ガス雰囲気または、窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気と設定する。このとき好ましくは、初期酸素濃度Ｏｉが、１３×１０１７～１８×１０１７ａｔｏｍｓ／ｃｍ３ である。また、好ましくは、処理温度が１０００℃～１１７５℃の範囲、保持時間が１０ｓｅｃ～４５ｓｅｃの範囲、降温速度が８℃／ｓｅｃ～０．５℃／ｓｅｃの範囲で、酸素ガスの濃度が３．５～１０％であるとよい。
製造条件設定工程S２０において、抵抗値が０．００１Ωｃｍ～１ｋΩｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１２．０×１０１７～２０×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）の範囲とし、Ｐｖ領域とＰｉ領域とＯＳＦ領域を含む、シリコン単結晶を製造する条件を選択する。更に、製造条件設定工程S２０において、析出溶解熱処理工程S23の条件を、処理温度１２２５℃～１３５０℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲、窒素を含まない非酸化性ガス雰囲気または、窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気と設定する。このとき好ましくは、初期酸素濃度Ｏｉが、１２．５×１０１７～１８×１０１７ａｔｏｍｓ／ｃｍ３ であるとよい。また、好ましくは、処理温度が１２５０℃～１３２５℃の範囲、保持時間が１０ｓｅｃ～４５ｓｅｃの範囲、降温速度が８℃／ｓｅｃ～０．５℃／ｓｅｃの範囲で、酸素ガスの濃度が３．５～１０％であるとよい。
図１０に示す析出溶解熱処理工程S２３は、上記の条件としてＲＴＡ処理装置１０にておこなわれる。ＲＴＡ処理装置１０は、第１の態様で示した図２のＲＴＡ処理装置１０である。
図１０に示すデバイス製造工程S25では、４５ｎｍノード（ｈｐ６５）によるデバイスをシリコンウェーハに作り込むための必要な処理がおこなわれる。デバイス製造工程S25は、Ｓｐｉｋｅ－ＲＴＡ，ＦＬＡ等の急速昇降温熱処理工程S２５２を有する。
図１０に示す前フォトリソ工程S２５１と後フォトリソ工程S２５３においては、図５に示すように、ウェーハ２１をワークステージ２２上に真空吸着により保持固定し、フォトマスク２３をワークステージ２２より上方のマスクホルダ２４に保持固定し、ワークステージ２２を上昇させ薄板状ウェーハ２１をフォトマスク２３に密着させ、しかる後露光を行う。ウェーハ２１の表面には予めフォトレジスト膜（図示せず）が形成されており、このフォトレジスト膜に対して露光が行われ、フォトマスク２３のパターンが焼き付けられる。
第２の態様におけるシリコンウェーハは、製造条件設定工程S２０において、急速昇降温熱処理工程S２５２における条件を考慮して、ウェーハ準備工程S２１１における引き上げ条件および、析出溶解熱処理工程S２３の処理条件を決定する。そして、この決定された条件に従って、各処理をおこなう。従って、第２の態様におけるシリコンウェーハには、ウェーハ内部にスリップ転位が発生する５×１０４ 個／ｃｍ２ を超える程度の密度およびサイズの析出物が形成されない。従って、図５に示すように、ウェーハ２１をワークステージ２２上に真空吸着により保持固定した場合でも、このような析出物に起因する図７に示す最大ずれ量が許容基準値である１０ｎｍを超えてしまうことがない。即ち、図６に示すオーバーレイエラーを起こす原因となる反り・変形を生じることがない。
同時に、第２の態様におけるシリコンウェーハでは、図８に示すような支持されているウェーハＷのエッジ部分でスリップ転位が発生することを防止して、ウェーハの強度が低下することも防止できる。
同時に、第２の態様におけるシリコンウェーハでは、図８に示すような支持されているウェーハＷのエッジ部分でスリップ転位が発生することを防止して、ウェーハの強度が低下することも防止できる。
なお、急速昇降温熱処理工程S２５２としてＳｐｉｋｅ－ＲＴＡ処理を行う場合には、図２に示すＲＴＡ装置１０において、条件を設定して行うことが可能である。
＜第３の態様＞
以下、本発明に係るシリコンウェーハおよびその製造方法の第３の態様を、図面に基づいて説明する。
図１２は、本実施形態におけるシリコンウェーハおよびその製造方法を示すフローチャートである。
以下、本発明に係るシリコンウェーハおよびその製造方法の第３の態様を、図面に基づいて説明する。
図１２は、本実施形態におけるシリコンウェーハおよびその製造方法を示すフローチャートである。
本実施形態におけるシリコンウェーハの製造方法は、図１２に示すように、製造条件設定工程Ｓ３０と、引き上げ工程を含むウェーハ準備工程S311と、析出溶解熱処理工程S33と、ＤＺ処理工程S313とを有する。析出溶解熱処理工程S33を介して製造されたシリコンウェーハは、急速昇降温熱処理工程S352を有するデバイス製造工程S35に供される。
図１２に示す製造条件設定工程Ｓ３０では、デバイス製造工程S35に供されるウェーハの規格や、ウェーハ準備工程S311におけるＣＺ（チョクラルスキー）法によりシリコン融液からシリコン単結晶を引き上げる際の条件、ＤＺ処理工程S313の処理条件、および、これらの各条件に基づいた析出溶解熱処理工程S33の条件を設定する。ウェーハを供する後工程である半導体デバイスの製造工程S35におけるＦＬＡ等の急速昇降温熱処理工程S352の処理条件に応じて、ウェーハで応力が発生する。この応力の発生を防ぐため、応力に対応して要求される酸素析出状態がある。製造条件設定工程Ｓ３０では、酸素析出状態を所望の状態に設定するために、析出溶解熱処理工程S33における処理条件を決定する。デバイス製造工程S35において、シリコンウェーハが供される熱処理は、最高温度の範囲が１１００℃以上且つシリコンの融点以下で処理時間が１μ秒から１００ｍ秒程度までの条件とされる急速昇降温熱処理工程S352である。この急速昇降温熱処理工程S352の前後で、前フォトリソ工程S351で形成されたパターンと、後フォトリソ工程S353で形成するパターンとにずれが生じオーバーレイエラーとならないように、この急速昇降温熱処理工程S352における変形発生とスリップ発生を抑制可能な条件を、製造条件設定工程Ｓ３０で設定する。
この製造条件設定工程Ｓ３０では、ウェーハ準備工程S311における操業条件として、引き上げ時に制御するパラメーターとなる引き上げ速度Ｖと固液界面からの温度勾配Ｇとの比、Ｖ／Ｇの値、つまり、シリコンウェーハ（基板）の酸素濃度Ｏｉ、ドーパント濃度などが設定される。
この製造条件設定工程Ｓ３０では、ウェーハ準備工程S311における操業条件として、引き上げ時に制御するパラメーターとなる引き上げ速度Ｖと固液界面からの温度勾配Ｇとの比、Ｖ／Ｇの値、つまり、シリコンウェーハ（基板）の酸素濃度Ｏｉ、ドーパント濃度などが設定される。
ウェーハ準備工程S311では、ＣＺ炉により、ＣＺ法で単結晶を引き上げ、引き上げられたシリコン単結晶インゴットをスライス加工してウェーハを形成し、更に、ウェーハの面取り、研削、研磨、洗浄等の表面処理をおこない、シリコンウェーハを準備する。シリコンウェーハは直径が３００ｍｍ以上４５０ｍｍ程度のものが適応可能である。
ウェーハ準備工程S311で、シリコンウェーハを製造するには、第２の態様で示した図１１のＣＺ炉を用いる。
ウェーハ準備工程S311においては、先ず、図１１のルツボ１内に高純度シリコンの多結晶を例えば１００ｋｇ装入するとともに、必要なドーパントを投入してシリコン単結晶中のドーパント濃度を調整することが好ましい。
次に、ＣＺ炉内を不活性ガス等の所定の雰囲気とするとともにその圧力を調整する。
次いで、磁場供給装置９から例えば３０００Ｇ（０．３Ｔ）の水平磁場を磁場中心高さが融液液面に対して－７５～＋５０ｍｍとなるように供給印加するとともに、ヒータ２によりシリコンの多結晶を加熱してシリコン融液３とする。
次に、シードチャック５に取り付けた種結晶Ｔをシリコン融液３に浸漬し、ルツボ１および引き上げ軸４を回転させつつ結晶引き上げを行う。
この場合の引き上げ条件としては、単結晶の成長速度をＶ（ｍｍ／分）とし、単結晶成長時の融点から１３５０℃の温度勾配をＧ（℃／ｍｍ）としたときの比Ｖ／Ｇ（ｍｍ２／分・℃）を０．２２～０．１５程度に制御し、ＶをＶｏｉｄ欠陥が存在するＶ領域としてシリコン単結晶が引き上げ可能な速度である０．６５～０．４２～０．３３ｍｍ／分に制御する、といった条件を例示できる。
ウェーハ準備工程S311においては、先ず、図１１のルツボ１内に高純度シリコンの多結晶を例えば１００ｋｇ装入するとともに、必要なドーパントを投入してシリコン単結晶中のドーパント濃度を調整することが好ましい。
次に、ＣＺ炉内を不活性ガス等の所定の雰囲気とするとともにその圧力を調整する。
次いで、磁場供給装置９から例えば３０００Ｇ（０．３Ｔ）の水平磁場を磁場中心高さが融液液面に対して－７５～＋５０ｍｍとなるように供給印加するとともに、ヒータ２によりシリコンの多結晶を加熱してシリコン融液３とする。
次に、シードチャック５に取り付けた種結晶Ｔをシリコン融液３に浸漬し、ルツボ１および引き上げ軸４を回転させつつ結晶引き上げを行う。
この場合の引き上げ条件としては、単結晶の成長速度をＶ（ｍｍ／分）とし、単結晶成長時の融点から１３５０℃の温度勾配をＧ（℃／ｍｍ）としたときの比Ｖ／Ｇ（ｍｍ２／分・℃）を０．２２～０．１５程度に制御し、ＶをＶｏｉｄ欠陥が存在するＶ領域としてシリコン単結晶が引き上げ可能な速度である０．６５～０．４２～０．３３ｍｍ／分に制御する、といった条件を例示できる。
また、他の条件としては、石英ルツボの回転数を５～０．２ｒｐｍとし、単結晶の回転速度を２０～１０ｒｐｍとし、アルゴン雰囲気の圧力を３０Ｔｏｒｒとし、更に磁場強度を３０００Ｇａｕｓｓといった条件を例示できる。更に磁場強度を３０００～５０００Ｇａｕｓｓといった条件を例示できる。また、単結晶の回転速度を１５ｒｐｍ以上とすることもある。
図１２に示す製造条件設定工程Ｓ３０は、それぞれ以下のように設定する。
製造条件設定工程Ｓ３０において、引き上げ工程における条件として、抵抗値が０．００１Ωｃｍ～１ｋΩｃｍとなるようにボロン等がドープされ、初期酸素濃度Ｏｉが、１２．０×１０１７～１８×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）の範囲とし、Ｖｏｉｄ欠陥が存在するように引き上げ速度を設定する。ＤＺ処理工程S313における条件として、Ｈ２ やＡｒとされる非酸化性雰囲気、処理温度１１５０℃～１３００℃の範囲、処理時間３０ｍｉｎ～１６時間の範囲を設定する。析出溶解熱処理工程S33における条件として、処理温度９５０℃～１２００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲、窒素を含まない非酸化性ガス雰囲気または、窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気を設定する。このとき、初期酸素濃度Ｏｉが、１２．５×１０１７～１７．０×１０１７ａｔｏｍｓ／ｃｍ３ であるとよい。好ましくは、ＤＺ処理工程S313の処理温度が１１７５℃～１２７５℃の範囲、処理時間が４０ｍｉｎ～８時間の範囲である。また、好ましくは、析出溶解熱処理工程S33の処理温度が１０００℃～１１７５℃の範囲、保持時間が１０ｓｅｃ～４５ｓｅｃの範囲、降温速度が８℃／ｓｅｃ～０．５℃／ｓｅｃの範囲で、酸素ガスの濃度が１．５～１０％である。
製造条件設定工程Ｓ３０において、引き上げ工程における条件として、抵抗値が０．００１Ωｃｍ～１ｋΩｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１２．０×１０１７～１８×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）の範囲とし、Ｖｏｉｄ欠陥が存在するように引き上げ速度を設定する。ＤＺ処理工程S313における条件として、Ｈ２ やＡｒとされる非酸化性雰囲気、処理温度１１５０℃～１３００℃の範囲、処理時間３０ｍｉｎ～１６時間の範囲を設定する。析出溶解熱処理工程S33における条件として、処理温度１２２５℃～１３５０℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲、窒素を含まない非酸化性ガス雰囲気または、窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気を設定する。このとき、初期酸素濃度Ｏｉが、１２．５×１０１７～１７×１０１７ａｔｏｍｓ／ｃｍ３ である。好ましくは、ＤＺ処理工程S313の処理温度が１１７５℃～１２７５℃の範囲、処理時間が４０ｍｉｎ～８時間の範囲である。また、好ましくは、析出溶解熱処理工程S33の処理温度が１２５０℃～１３００℃の範囲、保持時間が５ｓｅｃ～３０ｓｅｃの範囲、降温速度が８℃／ｓｅｃ～０．５℃／ｓｅｃの範囲で、酸素ガスの濃度が１．５～１０％である。
図１２に示す析出溶解熱処理工程S33は、上記の条件としてＲＴＡ処理装置１０にてＤＺ処理工程S313の前工程として処理される。ＲＴＡ処理装置１０は、第１の態様で示した図２のＲＴＡ処理装置１０である。
図１２に示すＤＺ処理工程S313は、例えば、縦型のバッチ炉によっておこなわれる。ＤＺ処理工程S313では、析出溶解熱処理工程S33によって溶解処理のされたウェーハに、Ｈ２ やＡｒとされる非酸化性雰囲気で、１１５０℃以上、３０ｍｉｎ以上とされる高温アニール処理を施すことにより、デバイス形成領域であるウェーハ表層のＶｏｉｄ欠陥を消滅させる。
このようにＤＺ処理工程S313終了後のシリコンウェーハは、１０００℃、１６時間の熱処理をおこなった場合、ＢＭＤ（酸素析出物）密度が１×１０４個／ｃｍ２以下とされる。
図１２に示すデバイス製造工程S35では、４５ｎｍノード（ｈｐ６５）によるデバイスをシリコンウェーハに作り込むための必要な処理がおこなわれる。デバイス製造工程S35は、Spike-RTA、ＦＬＡ等の急速昇降温熱処理工程S352を有する。
図１２に示す前フォトリソ工程S351と後フォトリソ工程S353においては、図５に示すように、ウェーハ２１をワークステージ２２上に真空吸着により保持固定し、フォトマスク２３をワークステージ２２より上方のマスクホルダ２４に保持固定し、ワークステージ２２を上昇させ薄板状ウェーハ２１をフォトマスク２３に密着させ、しかる後露光を行う。ウェーハ２１の表面には予めフォトレジスト膜（図示せず）が形成されており、このフォトレジスト膜に対して露光が行われ、フォトマスク２３のパターンが焼き付けられる。
第３の態様におけるシリコンウェーハは、製造条件設定工程Ｓ３０において、急速昇降温熱処理工程S352における条件を考慮して、ウェーハ準備工程S311における引き上げ条件、析出溶解熱処理工程S33、ＤＺ処理工程S313の処理条件を決定する。そして、この決定された条件に従って各処理をおこなう。従って、第３の態様におけるシリコンウェーハには、ウェーハ内部にスリップ転位が発生する５×１０４ 個／ｃｍ２ を超える程度の密度およびサイズの析出物が形成されない。従って、図５に示すように、ウェーハ２１をワークステージ２２上に真空吸着により保持固定した場合でも、このような析出物に起因する図７に示す最大ずれ量が許容基準値である１０ｎｍを超えてしまうことがない。即ち、図６に示すオーバーレイエラーを起こす原因となる反り・変形を生じることがない。
同時に、第３の態様におけるシリコンウェーハでは、図８に示すような支持されているウェーハＷのエッジ部分でスリップ転位が発生することを防止して、ウェーハの強度が低下することも防止できる。
同時に、第３の態様におけるシリコンウェーハでは、図８に示すような支持されているウェーハＷのエッジ部分でスリップ転位が発生することを防止して、ウェーハの強度が低下することも防止できる。
なお、急速昇降温熱処理工程S352としてＳｐｉｋｅ－ＲＴＡ処理を行う場合には、図２に示すＲＴＡ装置１０において、条件を設定して行うことが可能である。
＜第４の態様＞
以下、本発明に係るシリコンウェーハおよびその製造方法の第４の態様を、図面に基づいて説明する。
図１３は、本実施形態におけるシリコンウェーハおよびその製造方法を示すフローチャートである。
以下、本発明に係るシリコンウェーハおよびその製造方法の第４の態様を、図面に基づいて説明する。
図１３は、本実施形態におけるシリコンウェーハおよびその製造方法を示すフローチャートである。
第４の態様におけるシリコンウェーハの製造方法は、図１３に示すように、製造条件設定工程Ｓ４０と、ウェーハ準備工程Ｓ４１１と、研磨工程Ｓ４１２とを有する。第４の態様の方法で製造されたシリコンウェーハは、急速昇降温熱処理工程Ｓ４５２を有するデバイス製造工程Ｓ４５に供される。
図１３に示す製造条件設定工程Ｓ４０では、デバイス製造工程Ｓ４５に供されるウェーハの規格や、ウェーハ準備工程Ｓ４１１におけるＣＺ（チョクラルスキー）法によりシリコン融液からシリコン単結晶を引き上げる際の条件を設定する。
この製造条件設定工程Ｓ４０においては、ウェーハ準備工程Ｓ４１１における操業条件として引き上げ時に制御するパラメーターとなる引き上げ速度Ｖと固液界面からの温度勾配Ｇとの比、Ｖ／Ｇの値、つまり、シリコンウェーハ（基板）の酸素濃度Ｏｉ、ドーパント濃度などが設定される。
この製造条件設定工程Ｓ４０においては、ウェーハ準備工程Ｓ４１１における操業条件として引き上げ時に制御するパラメーターとなる引き上げ速度Ｖと固液界面からの温度勾配Ｇとの比、Ｖ／Ｇの値、つまり、シリコンウェーハ（基板）の酸素濃度Ｏｉ、ドーパント濃度などが設定される。
ウェーハ準備工程Ｓ４１１では、ＣＺ炉により、ＣＺ法で単結晶を引き上げ、引き上げられたシリコン単結晶インゴットをスライス加工してウェーハを形成し、更に、ウェーハの面取り、研削、洗浄等の表面処理をおこなう。その後、仕上げ処理としての研磨工程Ｓ４１２にシリコンウェーハを供する。シリコンウェーハは直径が３００ｍｍ以上４５０ｍｍ程度のものが適応可能である。
ウェーハ準備工程Ｓ４１１で、シリコンウェーハを製造するには、第２の態様で示した図１１のＣＺ炉を用いる。
ウェーハ準備工程Ｓ４１１においては、先ず、図１１のルツボ１内に高純度シリコンの多結晶を例えば１００ｋｇ装入するとともに、必要なドーパントを投入してシリコン単結晶中のドーパント濃度を調整することが好ましい。次に、ＣＺ炉内を水素含有物質と不活性ガスとの混合ガスからなる水素含有雰囲気とし、雰囲気圧力を１．３～１３．３ｋＰａ（１０～１００ｔｏｒｒ）とし、雰囲気ガス中における水素含有物質の濃度が水素ガス換算分圧で４０～４００Ｐａ程度になるように調整する。水素含有物質として水素ガスを選択した場合には、水素ガス分圧を４０～４００Ｐａとすればよい。このときの水素ガスの濃度は０．３％～３１％の範囲になる。
なお、水素ガスを含有しない不活性ガスのみの雰囲気とすることもできる。
ウェーハ準備工程Ｓ４１１においては、先ず、図１１のルツボ１内に高純度シリコンの多結晶を例えば１００ｋｇ装入するとともに、必要なドーパントを投入してシリコン単結晶中のドーパント濃度を調整することが好ましい。次に、ＣＺ炉内を水素含有物質と不活性ガスとの混合ガスからなる水素含有雰囲気とし、雰囲気圧力を１．３～１３．３ｋＰａ（１０～１００ｔｏｒｒ）とし、雰囲気ガス中における水素含有物質の濃度が水素ガス換算分圧で４０～４００Ｐａ程度になるように調整する。水素含有物質として水素ガスを選択した場合には、水素ガス分圧を４０～４００Ｐａとすればよい。このときの水素ガスの濃度は０．３％～３１％の範囲になる。
なお、水素ガスを含有しない不活性ガスのみの雰囲気とすることもできる。
水素含有物質の水素ガス換算分圧が４０Ｐａ未満では、引き上げ速度の許容幅が縮小し、ＣＯＰ欠陥及び転位クラスタの発生を抑制できなくなるので好ましくない。また、水素含有物質の水素ガス換算濃度（水素の濃度）が高い程、転位発生の抑制効果が増大する。ただし、水素ガス換算分圧が４００Ｐａを超えると、ＣＺ炉内に酸素リークを生じた場合に爆発などの危険性が増大するので安全上好ましくない。より好ましい水素含有物質の水素ガス換算分圧は４０Ｐａ以上２５０Ｐａ以下の範囲であり、特に好ましい水素ガス換算分圧は４０Ｐａ以上１３５Ｐａ以下の範囲である。
次いで、磁場供給装置９から例えば３０００Ｇ（０．３Ｔ）の水平磁場を磁場中心高さが融液液面に対して－７５～＋５０ｍｍとなるように供給印加するとともに、ヒータ２によりシリコンの多結晶を加熱してシリコン融液３とする。
次に、シードチャック５に取り付けた種結晶Ｔをシリコン融液３に浸漬し、ルツボ１および引き上げ軸４を回転させつつ結晶引き上げを行う。
この場合の引き上げ条件としては、単結晶の成長速度をＶ（ｍｍ／分）とし、単結晶成長時の融点から１３５０℃の温度勾配をＧ（℃／ｍｍ）としたときの比Ｖ／Ｇ（ｍｍ２／分・℃）を０．２２～０．１５程度に制御し、ＶをＧｒｏｗｎ－ｉｎ欠陥フリーなシリコン単結晶が引き上げ可能な速度である０．６５～０．４２～０．３３ｍｍ／分に制御する、といった条件を例示できる。
次に、シードチャック５に取り付けた種結晶Ｔをシリコン融液３に浸漬し、ルツボ１および引き上げ軸４を回転させつつ結晶引き上げを行う。
この場合の引き上げ条件としては、単結晶の成長速度をＶ（ｍｍ／分）とし、単結晶成長時の融点から１３５０℃の温度勾配をＧ（℃／ｍｍ）としたときの比Ｖ／Ｇ（ｍｍ２／分・℃）を０．２２～０．１５程度に制御し、ＶをＧｒｏｗｎ－ｉｎ欠陥フリーなシリコン単結晶が引き上げ可能な速度である０．６５～０．４２～０．３３ｍｍ／分に制御する、といった条件を例示できる。
また、他の条件としては、石英ルツボの回転数を５～０．２ｒｐｍとし、単結晶の回転速度を２０～１０ｒｐｍとし、アルゴン雰囲気の圧力を３０Ｔｏｒｒとし、更に磁場強度を３０００Ｇａｕｓｓといった条件を例示できる。特に、石英ルツボの回転数を５ｒｐｍ以下にすることで、石英ルツボに含まれる酸素原子のシリコン融液への拡散を防止することができ、シリコン単結晶中の格子間酸素濃度を低減することができる。さらに、他の条件としては、石英ルツボの回転数を０．２ｒｐｍ以下とし、単結晶の回転速度を５ｒｐｍ以下とし、アルゴン雰囲気の圧力を１３３３～２６６６０Ｐａとし、更に磁場強度を３０００～５０００Ｇａｕｓｓといった条件を例示できる。また、単結晶の回転速度を１５ｒｐｍ以上とすることもある。
半導体デバイスの製造工程Ｓ４５は、ウェーハ準備工程Ｓ４１１で準備するシリコンウェーハを供する後工程である。半導体デバイスの製造工程Ｓ４５におけるＦＬＡ等の急速昇降温熱処理工程Ｓ４５２に応じて、ウェーハで応力が発生する。この応力に対応して要求される酸素析出状態がある。図１３に示す製造条件設定工程Ｓ４０では、酸素析出状態を所望の状態に設定するためにウェーハ準備工程Ｓ４１１の条件を決定する。デバイス製造工程Ｓ４５において、シリコンウェーハが供される熱処理は、最高温度の範囲が１１００℃以上且つシリコンの融点以下で処理時間が１μ秒から１００ｍ秒程度までの条件とされる急速昇降温熱処理工程Ｓ４５２である。この急速昇降温熱処理工程Ｓ４５２の前後で、前フォトリソ工程Ｓ４５１で形成されたパターンと、後フォトリソ工程Ｓ４５３で形成するパターンとにずれが生じオーバーレイエラーとならないように、ウェーハ準備工程Ｓ４１１（ＣＺ法の引き上げ条件）における変形発生とスリップ発生を抑制可能な条件を、製造条件設定工程Ｓ４０で設定する。
さらに製造条件設定工程Ｓ４０における条件は、それぞれ以下のものを選択することができる。
製造条件設定工程Ｓ４０において、抵抗値が０．００１Ωｃｍ～１ｋΩｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１２．０×１０１７～１４×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）の範囲とする。このとき好ましくは、初期酸素濃度Ｏｉが、１２．３×１０１７～１３．８×１０１７ａｔｏｍｓ／ｃｍ３ である。
図１３に示すデバイス製造工程Ｓ４５では、４５ｎｍノード（ｈｐ６５）によるデバイスをシリコンウェーハに作り込むための必要な処理がおこなわれる。デバイス製造工程Ｓ４５は、Ｓｐｉｋｅ－ＲＴＡ，ＦＬＡ等の急速昇降温熱処理工程Ｓ４５２を有するものとされる。
図１３に示す前フォトリソ工程Ｓ４５１と後フォトリソ工程Ｓ４５３においては、図５に示すように、ウェーハ２１をワークステージ２２上に真空吸着により保持固定し、フォトマスク２３をワークステージ２２より上方のマスクホルダ２４に保持固定し、ワークステージ２２を上昇させ薄板状ウェーハ２１をフォトマスク２３に密着させ、しかる後露光を行う。ウェーハ２１の表面には予めフォトレジスト膜（図示せず）が形成されており、このフォトレジスト膜に対して露光が行われ、フォトマスク２３のパターンが焼き付けられる。
本実施形態におけるシリコンウェーハは、製造条件設定工程Ｓ４０において、急速昇降温熱処理工程Ｓ４５２における条件を考慮して、ウェーハ準備工程Ｓ４１１における引き上げ条件を決定する。そして、この決定された条件に従って、各処理をおこなう。従って、第４の態様におけるシリコンウェーハは、８００℃４時間＋１０００℃１６時間の熱処理後に酸素析出物密度が１×１０１４個／ｃｍ２ 以下となるＰｉ領域からなるウェーハとなる。即ち、ウェーハ内部にスリップ転位が発生する５×１０４ 個／ｃｍ２ を超える程度の密度およびサイズの析出物が形成されることがない。従って、図５に示すように、ウェーハ２１をワークステージ２２上に真空吸着により保持固定した場合でも、このような析出物に起因する図７に示す最大ずれ量が許容基準値である１０ｎｍを超えてしまうことがない。即ち、図６に示すオーバーレイエラーを起こす原因となる反り・変形を生じることがない。
同時に、第４の態様におけるシリコンウェーハでは、図８に示すような支持されているウェーハＷのエッジ部分でスリップ転位が発生することを防止して、ウェーハの強度が低下することも防止できる。
同時に、第４の態様におけるシリコンウェーハでは、図８に示すような支持されているウェーハＷのエッジ部分でスリップ転位が発生することを防止して、ウェーハの強度が低下することも防止できる。
なお、急速昇降温熱処理工程Ｓ４５２としてＳｐｉｋｅ－ＲＴＡ処理を行う場合には、図２に示すＲＴＡ装置１０において、条件を設定して行うことが可能である。ＲＴＡ処理装置１０は、第１の態様で示した図２のＲＴＡ処理装置１０である。
第１の態様～第４の様態では、さらに、図９に示すように、ウェーハの表面Ｗｕには、平坦面である主面Ｗ２３と、周縁部に形成された表面側面取り部Ｗ２４とが設けられている。また、裏面Ｗｒには、平坦面である主面Ｗ２７と、周縁部に形成された裏面側面取り部Ｗ２８とが設けられている。表面側面取り部Ｗ２４の、その周縁端Ｗｕｔからウェーハ半径方向内方に向けた方向の幅Ａ１は、裏面側面取り部Ｗ２８の周縁端Ｗｒｔからウェーハ半径方向内方に向けた方向の幅Ａ２よりも狭められている。表面側面取り部Ｗ２４の幅Ａ１は５０μｍ以上且つ２００μｍ以下の範囲が好ましい。
。また、裏面側面取り部Ｗ２８の幅Ａ２は２００μｍから３００μｍの範囲が好ましい。
。また、裏面側面取り部Ｗ２８の幅Ａ２は２００μｍから３００μｍの範囲が好ましい。
また、表面側面取り部Ｗ２４は、表面Ｗｕの主面Ｗ２３に対して傾斜する第一傾斜面Ｗ１１を有しており、裏面側面取り部Ｗ２８は、裏面Ｗｒの主面Ｗ２７に対して傾斜する第二傾斜面Ｗ１２を有している。第一傾斜面Ｗ１１の傾斜角度θ１は１０°から５０°の範囲が好ましく、第二傾斜面Ｗ１２の傾斜角度θ２は１０°から３０°の範囲が好ましく、更にθ１≦θ２とされていることが好ましい。
また、第一傾斜面Ｗ１１と周縁端Ｗｔとの間には、これらを接続する第一曲面Ｗ１３が表面最外周Ｗｕｔに設けられている。また、第二傾斜面Ｗ１２と周縁端Ｗｔとの間には、これらを接続する第二曲面Ｗ１４が裏面最外周部Ｗｒｔに設けられている。第一曲面Ｗ１３の曲率半径Ｒ１の範囲は８０μｍから２５０μｍの範囲が好ましく、第二曲面Ｗ１４の曲率半径Ｒ２の範囲は１００μｍから３００μｍの範囲が好ましい。
また、第一傾斜面Ｗ１１と周縁端Ｗｔとの間には、これらを接続する第一曲面Ｗ１３が表面最外周Ｗｕｔに設けられている。また、第二傾斜面Ｗ１２と周縁端Ｗｔとの間には、これらを接続する第二曲面Ｗ１４が裏面最外周部Ｗｒｔに設けられている。第一曲面Ｗ１３の曲率半径Ｒ１の範囲は８０μｍから２５０μｍの範囲が好ましく、第二曲面Ｗ１４の曲率半径Ｒ２の範囲は１００μｍから３００μｍの範囲が好ましい。
上記の端部構成とすることで、ウェーハハンドリング時における傷発生を低減することが可能となる。第１の態様～第４の様態においては、急速昇降温熱処理工程での処理条件を設定することに加えて、このようなウェーハ周縁部において条件を設定することで、厳しい条件である急速昇降温熱処理工程においてさらなる割れ発生防止を可能とするものである。
以下、本発明に係る実施例を説明する。
＜実験例Ａ＞
ボロン濃度（抵抗率）、初期酸素濃度、窒素濃度等を表１～３に示すように設定して引き上げられた直径３００ｍｍのシリコン単結晶インゴットから、スライス、両面研磨（ＤＳＰ）によって、（１００）ウェーハを準備した。
このシリコンウェーハに、析出溶解熱処理工程S13の条件を表１～３に示すように設定し、ＲＴＡ処理をおこなうとともに、エピタキシャル工程１１５０℃で膜厚４μｍのエピタキシャル膜を成膜した。
このシリコンウェーハに、析出溶解熱処理工程S13の条件を表１～３に示すように設定し、ＲＴＡ処理をおこなうとともに、エピタキシャル工程１１５０℃で膜厚４μｍのエピタキシャル膜を成膜した。
さらに、デバイス製造工程における熱処理を次の条件と模して、変形発生に対する強制熱応力試験としてのＲＴＡ熱処理をウェーハに施し、酸素析出物（ＢＭＤ）起因のスリップ発生有無をＸ線トポグラフィーにて確認した。
＜デバイス製造工程における処理の模擬条件＞
１ｓｔｅｐ； ８５０℃ ３０分
２ｓｔｅｐ； １０００℃ ３０分
３ｓｔｅｐ； １０００℃ ６０分
４ｓｔｅｐ； ８５０℃ ３０分
（いずれも昇降温速度は５℃／ｍｉｎ）
＜ＲＴＡ炉熱応力負荷試験条件＞
７００℃からの昇降温レート１５０℃／ｓｅｃとして、最高温度を１２５０℃、保持時間を１ｓｅｃとした。
＜デバイス製造工程における処理の模擬条件＞
１ｓｔｅｐ； ８５０℃ ３０分
２ｓｔｅｐ； １０００℃ ３０分
３ｓｔｅｐ； １０００℃ ６０分
４ｓｔｅｐ； ８５０℃ ３０分
（いずれも昇降温速度は５℃／ｍｉｎ）
＜ＲＴＡ炉熱応力負荷試験条件＞
７００℃からの昇降温レート１５０℃／ｓｅｃとして、最高温度を１２５０℃、保持時間を１ｓｅｃとした。
この結果を表１～３にＲＴＡ炉応力負荷試験結果（ＢＭＤ起因Ｓｌｉｐ発生）として示す。
ここで、ＢＭＤ密度の測定は、上記デバイスシミュレーション後に１０００℃×１６ｈｒの顕在化熱処理後のライトエッチング（エッチング代は２μｍ）後に実施した。
ここで、ＢＭＤ密度の測定は、上記デバイスシミュレーション後に１０００℃×１６ｈｒの顕在化熱処理後のライトエッチング（エッチング代は２μｍ）後に実施した。
また、傷発生に対する応力負荷試験として、次の条件でバッチ炉にて熱処理をおこなった後、Ｘ線トポグラフィーを用いてスリップの長さを測定した。この結果を表１～３に縦型炉応力負荷試験結果（ボート起因Ｓｌｉｐ）として示す。
＜縦型炉熱応力試験条件＞
７００℃から１１５０℃までの昇温レートを８℃／ｍｉｎとして１１５０℃に６０ｍｉｎ保持し、１．５℃／ｍｉｎの降温レートで７００℃まで冷却した。
＜縦型炉熱応力試験条件＞
７００℃から１１５０℃までの昇温レートを８℃／ｍｉｎとして１１５０℃に６０ｍｉｎ保持し、１．５℃／ｍｉｎの降温レートで７００℃まで冷却した。
ここで、結果の表記は、Ｘ線トポグラフィーにより測定したスリップ発生の有無、あるいはスリップ長が次の範囲のものである。
RTA炉熱応力負荷試験結果については、以下のように評価した。
○（Ａ；Good）：X線トポグラフィーにて、微小スリップ発生が確認できない。
×（Ｂ；Not Acceptable）：X線トポグラフィーにて、微小スリップ発生がウェーハ面内に確認できた。
RTA処理は短時間であるため、スリップ長が微細であり、Slip長の測定が困難である。
一方、縦型炉熱応力負荷試験では、ボート跡から伸展したSlip長を測定し以下のように評価した。
○；スリップ長０．５～２ｍｍ（Ａ；Good）
△；スリップ長２～５ｍｍ（Ｂ；Acceptable）
×；スリップ長５～１０ｍｍ（Ｃ；Not Acceptable）
RTA炉熱応力負荷試験結果については、以下のように評価した。
○（Ａ；Good）：X線トポグラフィーにて、微小スリップ発生が確認できない。
×（Ｂ；Not Acceptable）：X線トポグラフィーにて、微小スリップ発生がウェーハ面内に確認できた。
RTA処理は短時間であるため、スリップ長が微細であり、Slip長の測定が困難である。
一方、縦型炉熱応力負荷試験では、ボート跡から伸展したSlip長を測定し以下のように評価した。
○；スリップ長０．５～２ｍｍ（Ａ；Good）
△；スリップ長２～５ｍｍ（Ｂ；Acceptable）
×；スリップ長５～１０ｍｍ（Ｃ；Not Acceptable）
また、エピタキシャル成長後、BMD密度(/cm2)において、＜１ｅ４は実質検出限界以下を意味している。
サンプルA1においては、エピタキシャル成長後でも酸素析出核形成を低レベルとしためにEpi成長+析出処理でも析出物の形成がない。したがってＢＭＤ起因のSlip発生なし。しかし、縦型炉試験では、酸素濃度が低いためにボート起因のSlipが伸びてしまうのでＮＧ。
サンプルA２においては、酸素濃度は低いが、ボロン濃度が高く、EPi後の熱処理で析出核を形成した。ボロン濃度が高いためにボート起因のSlip発生は抑制されるが、BMD起因のSlip発生でＮＧ。
サンプルA３においては、酸素もボロン濃度も高く、BMD起因のSlip発生。ボート起因のSlip発生は抑制。したがってＮＧ。
サンプルA４においては、酸素もボロン濃度も高く、BMD起因のSlip発生。ボート起因のSlip発生は非常に抑制。したがってＮＧ。
サンプルA５においては、低酸素化によりEpi後析出を抑制。ボロンの効果で縦型炉Slipを抑制。したがってＯＫ。
サンプルA６においては、低酸素化によりEpi後析出を抑制。さらに高濃度ボロンの効果で縦型炉Slipを抑制。したがってＯＫ。
サンプルA７においては、RTA処理にてBMD形成を抑制。したがってＯＫ。
サンプルA８においては、RTA処理にてBMD形成を抑制。したがってＯＫ。
サンプルA９においては、RTA処理にてBMD形成を抑制。したがってＯＫ。
サンプルA１０においては、RTA処理にてBMD形成を抑制。したがってＯＫ。
サンプルA１１においては、RTA温度が1150℃以下でBMD起因のSlip発生。したがってＮＧ。
サンプルA１２においては、RTAが急速冷却で空孔を凍結しBMD形成でBMD起因のSlip発生。したがってＮＧ。
サンプルA１３においては、酸素濃度が高く、Epi成長後でも容易に酸素析出核形成でBMD起因のSlip発生。酸素が高いためにボート起因のSlipは抑制。したがってＮＧ。
サンプルA１４においては、BMDなし、高酸素基板だからボートSlipなし。したがってＯＫ。
サンプルA１５においては、BMDなし、高酸素基板だからボートSlipなし。したがってＯＫ。
サンプルA１６においては、BMDなし、高酸素基板だからボートSlipなし。したがってＯＫ。
サンプルA１７においては、酸素濃度が高酸素故、RTA処理後でもBMDの形成が促進してBMD起因のSlip発生。したがってＮＧ。
サンプルA１８においては、冷却速度が速すぎて空孔凍結でBMD起因のSlip発生。したがってＮＧ。
サンプルA１９においては、RTA処理時間不足でBMD核でBMD起因のSlip発生。したがってＮＧ。
サンプルA２０においては、窒素により窒化膜形成によるvacancy注入があり、酸素析出物形成でBMD起因のSlip発生。したがってＮＧ。
サンプルA２１においては、BMDなし、高酸素基板だからボートSlipなし。したがってＯＫ。
サンプルA２２においては、RTA処理中に酸化膜形成により格子間Siが注入され、10℃/sec以上で冷却してもvacancyの凍結がなされないのでＯＫ。
サンプルA２３においては、RTA処理中に酸化膜形成により格子間Siが注入され、10℃/sec以上で冷却してもvacancyの凍結がなされないのでＯＫ。
サンプルA２４においては、酸化膜が形成されたが、冷却速度が速すぎて、空孔が凍結されてBMD起因のSlip発生。したがってＮＧ。
サンプルA２５においては、窒素ドープの効果により、ＢＭＤが形成された。したがって、ＮＧ。
サンプルA２６においては、窒素ドープのエピタキシャルウェーハのＢＭＤは高温安定なので、１１５０℃のＲＴＡでは消滅しない。したがって、ＮＧ。
サンプルA２７～A３０においては、濃度によらず窒素ドープでもＢＭＤが消滅。高酸素基板だからボートSlipなし。したがって、ＯＫ。
この結果から、酸素濃度、ボロン濃度、ＲＴＡ処理の条件を設定することで、変形およびスリップ転位伸長を防止することが可能であることがわかる。
＜実験例Ｂ＞
ボロン濃度（抵抗率）１０Ωｃｍ、初期酸素濃度を表４に示すように設定して引き上げられた直径３００ｍｍのシリコン単結晶インゴットから、スライス、両面研磨（ＤＳＰ）によって、（１００）ウェーハを準備した。また、この際のＰｉとＰｖの領域分布およびその際のＶ／Ｇの値を表に示す。
このシリコンウェーハに、析出溶解熱処理工程S２３の条件を表４にＲＴＡ条件として示すように設定し、ＲＴＡ処理をおこなった。
このシリコンウェーハに、析出溶解熱処理工程S２３の条件を表４にＲＴＡ条件として示すように設定し、ＲＴＡ処理をおこなった。
さらに、デバイス製造工程における熱処理を次の条件と模して、変形発生に対する強制熱応力試験としてのＲＴＡ熱処理を施し、酸素析出物（ＢＭＤ）起因のスリップ発生有無をＸ線トポグラフィーにて確認した。
＜デバイス製造工程における処理の模擬条件＞
１ｓｔｅｐ； ８５０℃ ３０分
２ｓｔｅｐ； １０００℃ ３０分
３ｓｔｅｐ； １０００℃ ６０分
４ｓｔｅｐ； ８５０℃ ３０分
（いずれも昇降温速度は５℃／ｍｉｎ）
この結果を表４にＲＴＡ炉応力負荷試験結果（ＢＭＤ起因Ｓｌｉｐ発生）として示す。
ここで、ＢＭＤ密度の測定は、上記デバイスシミュレーション後に１０００℃×１６ｈｒの顕在化熱処理後のライトエッチング（エッチング代は２μｍ）後に実施した。
＜デバイス製造工程における処理の模擬条件＞
１ｓｔｅｐ； ８５０℃ ３０分
２ｓｔｅｐ； １０００℃ ３０分
３ｓｔｅｐ； １０００℃ ６０分
４ｓｔｅｐ； ８５０℃ ３０分
（いずれも昇降温速度は５℃／ｍｉｎ）
この結果を表４にＲＴＡ炉応力負荷試験結果（ＢＭＤ起因Ｓｌｉｐ発生）として示す。
ここで、ＢＭＤ密度の測定は、上記デバイスシミュレーション後に１０００℃×１６ｈｒの顕在化熱処理後のライトエッチング（エッチング代は２μｍ）後に実施した。
また、傷発生に対する応力負荷試験として、次の条件でバッチ炉にて熱処理をおこなった後、Ｘ線トポグラフィーを用いてスリップの長さを測定した。この結果を表４に縦型炉応力負荷試験結果（ボート起因Ｓｌｉｐ）として示す。
＜縦型炉熱応力試験条件＞
７００℃から１１５０℃までの昇温レートを８℃／ｍｉｎとして１１５０℃に６０ｍｉｎ保持し、１．５℃／ｍｉｎの降温レートで７００℃まで冷却した。
＜縦型炉熱応力試験条件＞
７００℃から１１５０℃までの昇温レートを８℃／ｍｉｎとして１１５０℃に６０ｍｉｎ保持し、１．５℃／ｍｉｎの降温レートで７００℃まで冷却した。
ここで、結果の表記は、Ｘ線トポグラフィーにより測定したスリップ発生の有無、あるいはスリップ長が次の範囲のものである。
◎；スリップ長０～０．５ｍｍ（Ｓ；Very Good）
○；スリップ長０．５～２ｍｍ（Ａ；Good）
△；スリップ長２～５ｍｍ（Ｂ；Acceptable）
×；スリップ長５～１０ｍｍ（Ｃ；Not Acceptable）
××；スリップ長１０～１５ｍｍ（Ｄ；poor）
◎；スリップ長０～０．５ｍｍ（Ｓ；Very Good）
○；スリップ長０．５～２ｍｍ（Ａ；Good）
△；スリップ長２～５ｍｍ（Ｂ；Acceptable）
×；スリップ長５～１０ｍｍ（Ｃ；Not Acceptable）
××；スリップ長１０～１５ｍｍ（Ｄ；poor）
また、表に示す欠陥領域（Ｐｖ，Ｐｉ等）とは、ウェーハ面内に含まれる欠陥領域を示したものである。例えば、ウェーハ面内にＯＳＦとＰｖとＰｉ領域がすべて含まれる場合には、ウェーハ径方向にＧ値が変化してＶ／Ｇ値が面内で変化しているため、各ウェーハはＶ／Ｇ値が範囲を持つことになる。このため、表中のＶ／Ｇ値は範囲を有する記載としてある。
サンプルB1においては、Pv領域の酸素析出物よりSlip発生したのでＮＧ。
サンプルB２、B３においては、外周部も含めて空孔優勢領域が含まれずにBMD Slip発生なし。したがってＯＫ。
サンプルB４においては、Pi領域でも高酸素故、酸素析出物形成。したがってＮＧ。
サンプルB５、B６、B７においては、RTA処理でPv領域の析出核が消滅。したがってＯＫ。
サンプルB８においては、RTA処理でPv領域の析出核が消滅。ボートSlipも極めて抑制。したがってＯＫ。
サンプルB９においては、N2雰囲気にて窒化膜形成し,空孔が注入され析出エンハンス。したがってＮＧ。
サンプルB１０においては、急冷却にて空孔が凍結され析出エンハンス。したがってＮＧ。
サンプルB１１においては、OSF, Pv領域での析出によるSlip。低酸素なので、ボートSlipも発生。したがってＮＧ。
サンプルB１２においては、OSF, Pv領域での析出によるSlip発生。したがってＮＧ。
サンプルB１３においては、RTA処理でもOSF領域の核消滅せず。したがってＮＧ。
サンプルB１４、１５，１６においては、RTA処理でもOSF領域の核消滅。したがってＯＫ。
＜実験例Ｃ＞
窒素濃度、初期酸素濃度を表５に示すように設定して引き上げられたＶｏｉｄ欠陥を含むＶ領域からなる直径３００ｍｍのシリコン単結晶インゴットから、スライス、両面研磨（ＤＳＰ）によって、（１００）ウェーハを準備した。
このシリコンウェーハに、析出溶解熱処理工程S33の条件を表５にＲＴＡ条件として示すように設定してＲＴＡ処理をおこなった後、ＤＺ処理として、縦型バッチ炉において１０００℃、１６時間のアニール処理をおこなった。
このシリコンウェーハに、析出溶解熱処理工程S33の条件を表５にＲＴＡ条件として示すように設定してＲＴＡ処理をおこなった後、ＤＺ処理として、縦型バッチ炉において１０００℃、１６時間のアニール処理をおこなった。
さらに、デバイス製造工程における熱処理を次の条件と模して、変形発生に対する強制熱応力試験としてのＲＴＡ熱処理をウェーハに施し、酸素析出物（ＢＭＤ）起因のスリップ発生有無をＸ線トポグラフィーにて確認した。
＜デバイス製造工程における処理の模擬条件＞
１ｓｔｅｐ； ８５０℃ ３０分
２ｓｔｅｐ； １０００℃ ３０分
３ｓｔｅｐ； １０００℃ ６０分
４ｓｔｅｐ； ８５０℃ ３０分
（いずれも昇降温速度は５℃／ｍｉｎ）
＜デバイス製造工程における処理の模擬条件＞
１ｓｔｅｐ； ８５０℃ ３０分
２ｓｔｅｐ； １０００℃ ３０分
３ｓｔｅｐ； １０００℃ ６０分
４ｓｔｅｐ； ８５０℃ ３０分
（いずれも昇降温速度は５℃／ｍｉｎ）
この結果を表５にＲＴＡ炉応力負荷試験結果（ＢＭＤ起因Ｓｌｉｐ発生）として示す。
ここで、ＢＭＤ密度の測定は、上記デバイスシミュレーション後に１０００℃×１６ｈｒの顕在化熱処理後のライトエッチング（エッチング代は２μｍ）後に実施した。
ここで、ＢＭＤ密度の測定は、上記デバイスシミュレーション後に１０００℃×１６ｈｒの顕在化熱処理後のライトエッチング（エッチング代は２μｍ）後に実施した。
また、傷発生に対する応力負荷試験として、次の条件でバッチ炉にて熱処理をおこなった後、Ｘ線トポグラフィーを用いてスリップの長さを測定した。この結果を表５に縦型炉応力負荷試験結果（ボート起因Ｓｌｉｐ）として示す。
＜縦型炉熱応力試験条件＞
７００℃から１１５０℃までの昇温レートを８℃／ｍｉｎとして１１５０℃に６０ｍｉｎ保持し、１．５℃／ｍｉｎの降温レートで７００℃まで冷却した。
＜縦型炉熱応力試験条件＞
７００℃から１１５０℃までの昇温レートを８℃／ｍｉｎとして１１５０℃に６０ｍｉｎ保持し、１．５℃／ｍｉｎの降温レートで７００℃まで冷却した。
ここで、結果の表記は、Ｘ線トポグラフィーにより測定したスリップ発生の有無、あるいはスリップ長が次の範囲のものである。
○；スリップ長０．５～２ｍｍ（Ａ；Good）
△；スリップ長２～５ｍｍ（Ｂ；Acceptable）
×；スリップ長５～１０ｍｍ（Ｃ；Not Acceptable）
○；スリップ長０．５～２ｍｍ（Ａ；Good）
△；スリップ長２～５ｍｍ（Ｂ；Acceptable）
×；スリップ長５～１０ｍｍ（Ｃ；Not Acceptable）
サンプルC1においては、低酸素基板の適用により高温アニール処理中にBMD形成抑制、アニール処理後のRTA処理にてBMD起因のSlip発生なし。しかし低酸素基板であるので、アニール処理後の縦型炉応力負荷試験にてSlip発生したのでＮＧ。
サンプルC２においては、高温アニール処理中にBMD形成し、RTA処理にてSlip発生。酸素濃度が高く、縦型炉ボート傷からのSlipは抑制。したがってＮＧ。
サンプルC３においては、RTA処理にて結晶育成時に形成した酸素析出核が容体化。その後のアニール処理にてもBMDの再形成がない。したがってＯＫ。
サンプルC４，C５、C６、C７も同様にＯＫ。
サンプルC８においては、RTA処理時の窒化膜形成により空孔が注入され析出核が安定化。高温アニール処理中にBMD成長。したがってＮＧ。
サンプルC９においては、RTA処理時の高速冷却にて空孔が凍結され、析出核が安定化。高温アニール処理中にBMDが成長。したがってＮＧ。
サンプルC１０、C１１，C１２，C１３においては、急冷却にて空孔が凍結され析出エンハンス。したがってＮＧ。
サンプルC１４においては、N-dopeウェーハでは結晶育成時に形成した酸素析出核が安定であり、RTA処理の最高温度が低いため、酸素析出核が消滅せず、アニール処理にてBMDの成長が起こった。したがってＮＧ。
＜実験例Ｄ＞
ボロン濃度（抵抗率）１２Ωｃｍ、初期酸素濃度を表６に示すように設定して引き上げられた直径３００ｍｍのシリコン単結晶インゴットから、スライス、両面研磨（ＤＳＰ）によって、（１００）ウェーハを準備した。
さらに、デバイス製造工程における熱処理を次の条件と模して、変形発生に対する強制熱応力試験としてのＲＴＡ熱処理を施し、酸素析出物（ＢＭＤ）起因のスリップ発生有無をＸ線トポグラフィーにて確認した。
＜デバイス製造工程における処理模擬＞
１ｓｔｅｐ； ８５０℃ ３０分
２ｓｔｅｐ； １０００℃ ３０分
３ｓｔｅｐ； １０００℃ ６０分
４ｓｔｅｐ； ８５０℃ ３０分
（いずれも昇降温速度は５℃／ｍｉｎ）
この結果を表６にＲＴＡ炉応力負荷試験結果（ＢＭＤ起因Ｓｌｉｐ発生）として示す。
ここで、ＢＭＤ密度の測定は、上記デバイスシミュレーション後に１０００℃×１６ｈｒの顕在化熱処理後のライトエッチング（エッチング代は２μｍ）後に実施した。
＜デバイス製造工程における処理模擬＞
１ｓｔｅｐ； ８５０℃ ３０分
２ｓｔｅｐ； １０００℃ ３０分
３ｓｔｅｐ； １０００℃ ６０分
４ｓｔｅｐ； ８５０℃ ３０分
（いずれも昇降温速度は５℃／ｍｉｎ）
この結果を表６にＲＴＡ炉応力負荷試験結果（ＢＭＤ起因Ｓｌｉｐ発生）として示す。
ここで、ＢＭＤ密度の測定は、上記デバイスシミュレーション後に１０００℃×１６ｈｒの顕在化熱処理後のライトエッチング（エッチング代は２μｍ）後に実施した。
また、傷発生に対する応力負荷試験として、次の条件でバッチ炉にて熱処理をおこなった後、Ｘ線トポグラフィーを用いてスリップの長さを測定した。この結果を表６に縦型炉応力負荷試験結果（ボート起因Ｓｌｉｐ）として示す。
＜縦型炉熱応力試験条件＞
７００℃から１１５０℃までの昇温レートを８℃／ｍｉｎとして１１５０℃に６０ｍｉｎ保持し、１．５℃／ｍｉｎの降温レートで７００℃まで冷却した。
＜縦型炉熱応力試験条件＞
７００℃から１１５０℃までの昇温レートを８℃／ｍｉｎとして１１５０℃に６０ｍｉｎ保持し、１．５℃／ｍｉｎの降温レートで７００℃まで冷却した。
ここで、結果の表記は、Ｘ線トポグラフィーにより測定したスリップ発生の有無、あるいはスリップ長が次の範囲のものである。
○；スリップ長０．５～２ｍｍ（Ａ；Good）
△；スリップ長２～５ｍｍ（Ｂ；Acceptable）
×；スリップ長５～１０ｍｍ（Ｃ；Not Acceptable）
○；スリップ長０．５～２ｍｍ（Ａ；Good）
△；スリップ長２～５ｍｍ（Ｂ；Acceptable）
×；スリップ長５～１０ｍｍ（Ｃ；Not Acceptable）
また、研磨後のウェーハにおける外周20mm以内の析出処理後BMD密度 (/cm2)において、＜１ｅ４は実質検出限界以下を意味している。
サンプルＤ1においては、RTA炉では外周の熱応力が大きくBMD起因のSlip発生。縦型炉では酸素濃度が低く、ボート傷からのSlip発生。したがってＮＧ。
サンプルＤ２においては、酸素が高く、ボート傷からのSlipは抑制だが、BMD起因のSlip発生。したがってＮＧ。
サンプルＤ３、４においては、空孔優勢領域が外周部に含まれずにBMD Slip発生なし。したがってＯＫ。
Ｗ…シリコンウェーハ
Claims (24)
- 最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
抵抗値が０．０２Ωｃｍ～１ｋΩｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１４．０×１０１７～２２×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）とされた基板を用い、
前記基板の表面にエピタキシャル層を成長させるエピタキシャル工程と、
処理温度１１５０℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有し、
前記析出溶解熱処理工程を、エピタキシャル工程の前または後に行うことを特徴とするシリコンエピタキシャルウェーハの製造方法。 - 最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
窒素が１×１０１３～５×１０１４ａｔｏｍｓ／ｃｍ３ ドープされた基板を用い、
前記基板の表面にエピタキシャル層を成長させるエピタキシャル工程と、
該エピタキシャル工程後に、処理温度１２００℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有することを特徴とするシリコンエピタキシャルウェーハの製造方法。 - 最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
抵抗値が０．０２Ωｃｍ～０．００１Ωｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１１．０×１０１７～３×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）とされた基板を用い、
前記基板の表面にエピタキシャル層を成長させるエピタキシャル工程を有することを特徴とするシリコンエピタキシャルウェーハの製造方法。 - 最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンエピタキシャルウェーハの製造方法であって、
抵抗値が０．０２Ωｃｍ～０．００１Ωｃｍとなるようにボロンがドープされ、初期酸素濃度Ｏｉが、１１．０×１０１７～１８×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）とされた基板を用い、
前記基板の表面にエピタキシャル層を成長させるエピタキシャル工程と、
該エピタキシャル工程前に、処理温度１１５０℃～１３００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有することを特徴とするシリコンエピタキシャルウェーハの製造方法。 - 前記析出溶解熱処理工程において、処理雰囲気を窒素を含まない非酸化性ガス雰囲気とする請求項１から４のいずれかに記載のシリコンエピタキシャルウェーハの製造方法。
- 前記析出溶解熱処理工程において、処理雰囲気を窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気とする請求項１から４のいずれかに記載のシリコンエピタキシャルウェーハの製造方法。
- 前記析出溶解熱処理工程において、処理雰囲気を窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気とし、降温速度を５０℃／ｓｅｃ～２０℃／ｓｅｃの範囲とする請求項１から４のいずれかに記載のシリコンエピタキシャルウェーハの製造方法。
- 請求項１から７のいずれかに記載のシリコンエピタキシャルウェーハの製造方法により製造されたことを特徴とするシリコンエピタキシャルウェーハ。
- 最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
チョクラルスキー法によりシリコン単結晶直胴部をＧｒｏｗｎ－ｉｎ欠陥が存在しない無欠陥領域として育成するシリコン単結晶引き上げ工程と、
スライスされたウェーハを鏡面加工する鏡面処理工程と、
窒素を含まない非酸化性ガス雰囲気下で、処理温度９５０℃～１２００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有し、
前記析出溶解熱処理工程を、鏡面処理工程の前または後に行うことを特徴とするシリコンウェーハの製造方法。 - 最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
チョクラルスキー法によりシリコン単結晶直胴部をＧｒｏｗｎ－ｉｎ欠陥が存在しない無欠陥領域およびＯＳＦ領域を含んで育成する、シリコン単結晶引き上げ工程と、
スライスされたウェーハを鏡面加工する鏡面処理工程と、
窒素を含まない非酸化性ガス雰囲気下で、処理温度１２２５℃～１３５０℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程とを有し、
前記析出溶解熱処理工程を、鏡面処理工程の前または後に行うことを特徴とするシリコンウェーハの製造方法。 - 前記析出溶解熱処理工程において、処理雰囲気として窒素を含まない非酸化性ガスと３％以上の酸素ガスの混合雰囲気を用いる請求項９又は１０記載のシリコンウェーハの製造方法。
- 前記引き上げ工程において、初期酸素濃度Ｏｉが、１２．０×１０１７～２０×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）となるように設定される請求項９から１１のいずれかに記載のシリコンウェーハの製造方法。
- 請求項９から１２のいずれかに記載のシリコンウェーハの製造方法により製造されたことを特徴とするシリコンウェーハ。
- 最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
チョクラルスキー法によりシリコン単結晶直胴部をＶｏｉｄ欠陥が存在する領域として育成する、シリコン単結晶引き上げ工程と、
窒素を含まない非酸化性ガス雰囲気下で、処理温度９５０℃～１２００℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程と、
析出溶解熱処理工程後に、スライスされたウェーハにＨ２及び／又はＡｒによる非酸化性雰囲気下で、１１００℃以上で３０ｍｉｎ以上の高温アニール処理を施し、デバイス形成領域であるウェーハ表層のＶｏｉｄ欠陥を消滅させるＤＺ処理工程とを有することを特徴とするシリコンウェーハの製造方法。 - 最高温度の範囲が１０５０℃以上且つシリコンの融点以下で、昇降温レートが１５０℃／ｓｅｃ以上である熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
チョクラルスキー法によりシリコン単結晶直胴部を窒素が１×１０１３～５×１０１４ａｔｏｍｓ／ｃｍ３ ドープされＶｏｉｄ欠陥が存在する領域として育成する、シリコン単結晶引き上げ工程と、
窒素を含まない非酸化性ガス雰囲気下で、処理温度１２２５℃～１３５０℃の範囲、保持時間５ｓｅｃ～１ｍｉｎの範囲、降温速度１０℃／ｓｅｃ～０．１℃／ｓｅｃの範囲でウェーハを析出溶解熱処理する工程と、
析出溶解熱処理工程後に、スライスされたウェーハにＨ２及び／又はＡｒによる非酸化性雰囲気下で、１１００℃以上で３０ｍｉｎ以上の高温アニール処理を施し、デバイス形成領域であるウェーハ表層のＶｏｉｄ欠陥を消滅させるＤＺ処理工程と
を有することを特徴とするシリコンウェーハの製造方法。 - 前記析出溶解熱処理工程において、処理雰囲気として窒素を含まない非酸化性ガスと１％以上の酸素ガスの混合雰囲気を用いる請求項１４又は１５に記載のシリコンウェーハの製造方法。
- 前記引き上げ工程において、初期酸素濃度Ｏｉが、１２．０×１０１７～１８×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）となるように設定される請求項１４から１６のいずれかに記載のシリコンウェーハの製造方法。
- 請求項１４から１７のいずれかに記載のシリコンウェーハの製造方法により製造されたことを特徴とするシリコンウェーハ。
- 請求項１８記載のシリコンウェーハであって、１０００℃、１６時間の熱処理後に、酸素析出物密度が１×１０４個／ｃｍ２以下とされるシリコンウェーハ。
- 最高温度の範囲が１０５０℃以上且つシリコンの融点以下の熱処理工程を有する半導体デバイスの製造プロセスに供されるシリコンウェーハの製造方法であって、
シリコン単結晶をチョクラルスキー法により育成する引き上げ工程と、
スライスされたウェーハを鏡面加工する鏡面処理工程とを有し、
前記引き上げ工程において、シリコン単結晶直胴部をＧｒｏｗｎ－ｉｎ欠陥が存在しない無欠陥領域として育成し、
前記シリコン単結晶からスライスされたウェーハの外周部において同心円状に分布する空孔優勢な無欠陥領域であるＰｖ領域が、ウェーハ外周部からウェーハ中心に向かって、径方向２０ｍｍ以内の領域に存在せず、
それ以外の領域が、格子間シリコン優勢な無欠陥領域であるＰｉ領域からなるように引き上げることを特徴とするシリコンウェーハの製造方法。 - 前記引き上げ工程において、ウェーハ全面が前記格子間シリコン優勢な無欠陥領域であるＰｉ領域からなるように引き上げる請求項２０に記載のシリコンウェーハの製造方法。
- 前記引き上げ工程において、８００℃４時間＋１０００℃１６時間の熱処理後に、前記格子間シリコン優勢な無欠陥領域であるＰｉ領域の酸素析出物密度が１×１０１４個／ｃｍ２ 以下となるように引き上げ条件が設定される請求項２０又は２１に記載のシリコンウェーハの製造方法。
- 前記引き上げ工程において、初期酸素濃度Ｏｉが、１２．０×１０１７～１４×１０１７ａｔｏｍｓ／ｃｍ３ （Ｏｌｄ－ＡＳＴＭ）となるように設定される請求項２０～２２のいずれかに記載のシリコンウェーハの製造方法。
- 請求項２０～２３のいずれかに記載のシリコンウェーハの製造方法により製造されたことを特徴とするシリコンウェーハ。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014162373A1 (ja) * | 2013-04-03 | 2014-10-09 | 株式会社Sumco | エピタキシャルシリコンウェーハおよびその製造方法 |
| JP2016152370A (ja) * | 2015-02-19 | 2016-08-22 | 信越半導体株式会社 | シリコンウェーハの製造方法 |
| JP2017152436A (ja) * | 2016-02-22 | 2017-08-31 | 株式会社Sumco | スリップ転位の発生予測方法、該方法を用いたシリコンウェーハの製造方法、シリコンウェーハの熱処理方法およびシリコンウェーハ |
| CN108292605A (zh) * | 2016-06-24 | 2018-07-17 | 富士电机株式会社 | 半导体装置的制造方法和半导体装置 |
| JP7306536B1 (ja) | 2022-06-14 | 2023-07-11 | 信越半導体株式会社 | エピタキシャルウェーハの製造方法 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010109873A1 (ja) | 2009-03-25 | 2010-09-30 | 株式会社Sumco | シリコンウェーハおよびその製造方法 |
| JP5528396B2 (ja) * | 2011-06-20 | 2014-06-25 | 新日鐵住金株式会社 | 溶液成長法によるＳｉＣ単結晶の製造装置、当該製造装置を用いたＳｉＣ単結晶の製造方法及び当該製造装置に用いられる坩堝 |
| JP5682471B2 (ja) * | 2011-06-20 | 2015-03-11 | 信越半導体株式会社 | シリコンウェーハの製造方法 |
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| KR101829676B1 (ko) * | 2011-12-29 | 2018-02-20 | 삼성전자주식회사 | 웨이퍼 열 처리 방법 |
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| JP5885305B2 (ja) * | 2013-08-07 | 2016-03-15 | グローバルウェーハズ・ジャパン株式会社 | シリコンウェーハ及びその製造方法 |
| US9722083B2 (en) * | 2013-10-17 | 2017-08-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Source/drain junction formation |
| JP6052189B2 (ja) | 2014-01-16 | 2016-12-27 | 信越半導体株式会社 | シリコン単結晶ウェーハの熱処理方法 |
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| JP6458551B2 (ja) | 2015-02-25 | 2019-01-30 | 株式会社Sumco | シリコンウェーハの良否判定方法、該方法を用いたシリコンウェーハの製造方法およびシリコンウェーハ |
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| JP6610056B2 (ja) | 2015-07-28 | 2019-11-27 | 株式会社Ｓｕｍｃｏ | エピタキシャルシリコンウェーハの製造方法 |
| US10020203B1 (en) * | 2017-01-06 | 2018-07-10 | Sumco Corporation | Epitaxial silicon wafer |
| JP6717267B2 (ja) * | 2017-07-10 | 2020-07-01 | 株式会社Sumco | シリコンウェーハの製造方法 |
| CN109576796A (zh) * | 2017-09-29 | 2019-04-05 | 胜高股份有限公司 | 硅外延晶片的制备方法 |
| CN109576795A (zh) * | 2017-09-29 | 2019-04-05 | 胜高股份有限公司 | 硅外延晶片的制备方法 |
| TW202107528A (zh) * | 2019-04-30 | 2021-02-16 | 美商得昇科技股份有限公司 | 氫氣輔助的大氣自由基氧化 |
| CN110389108A (zh) * | 2019-08-16 | 2019-10-29 | 西安奕斯伟硅片技术有限公司 | 一种单晶硅缺陷区域的检测方法及装置 |
| US11873574B2 (en) * | 2019-12-13 | 2024-01-16 | Globalwafers Co., Ltd. | Systems and methods for production of silicon using a horizontal magnetic field |
| FR3119849B1 (fr) * | 2021-02-12 | 2024-01-12 | Soitec Silicon On Insulator | Méthode de configuration pour ajuster les conditions de température d’un procédé d’épitaxie |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000031150A (ja) * | 1998-07-07 | 2000-01-28 | Shin Etsu Handotai Co Ltd | シリコン基板の熱処理方法及びその基板、その基板を用いたエピタキシャルウエーハ |
| JP2008028355A (ja) * | 2006-06-20 | 2008-02-07 | Shin Etsu Handotai Co Ltd | シリコンウエーハの製造方法およびこれにより製造されたシリコンウエーハ |
| JP2008066357A (ja) * | 2006-09-05 | 2008-03-21 | Shin Etsu Handotai Co Ltd | シリコン単結晶ウエーハおよびシリコン単結晶ウエーハの製造方法 |
| JP2008098640A (ja) | 2007-10-09 | 2008-04-24 | Toshiba Corp | 半導体装置の製造方法 |
| JP2008515200A (ja) | 2004-09-28 | 2008-05-08 | インテル コーポレイション | フラッシュランプアニール装置 |
| JP2008150283A (ja) * | 2007-12-14 | 2008-07-03 | Sumco Corp | エピタキシャルウェーハの製造方法 |
| JP2009074836A (ja) | 2007-09-19 | 2009-04-09 | Advanced Telecommunication Research Institute International | 画像処理装置、画像処理方法及び画像処理プログラム |
| JP2009075001A (ja) | 2007-09-21 | 2009-04-09 | Mitsubishi Heavy Ind Ltd | 原子炉 |
| JP2009074837A (ja) | 2007-09-19 | 2009-04-09 | Anritsu Corp | 三次元形状測定装置 |
| JP2009098262A (ja) | 2007-10-15 | 2009-05-07 | Yamaha Corp | テンポクロック生成装置およびプログラム |
Family Cites Families (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4851358A (en) | 1988-02-11 | 1989-07-25 | Dns Electronic Materials, Inc. | Semiconductor wafer fabrication with improved control of internal gettering sites using rapid thermal annealing |
| DE69030822T2 (de) * | 1989-02-14 | 1997-11-27 | Seiko Epson Corp | Halbleitervorrichtung und Verfahren zu ihrer Herstellung |
| JP3410828B2 (ja) | 1993-10-15 | 2003-05-26 | コマツ電子金属株式会社 | シリコンウェーハの製造方法 |
| JP3253438B2 (ja) | 1993-12-21 | 2002-02-04 | 株式会社東芝 | 半導体装置 |
| JP3294723B2 (ja) | 1994-09-26 | 2002-06-24 | 東芝セラミックス株式会社 | シリコンウェーハの製造方法およびシリコンウェーハ |
| DE19637182A1 (de) | 1996-09-12 | 1998-03-19 | Wacker Siltronic Halbleitermat | Verfahren zur Herstellung von Halbleiterscheiben aus Silicium mit geringer Defektdichte |
| JP3346249B2 (ja) | 1997-10-30 | 2002-11-18 | 信越半導体株式会社 | シリコンウエーハの熱処理方法及びシリコンウエーハ |
| JP3451908B2 (ja) * | 1997-11-05 | 2003-09-29 | 信越半導体株式会社 | Ｓｏｉウエーハの熱処理方法およびｓｏｉウエーハ |
| JPH11214322A (ja) | 1998-01-29 | 1999-08-06 | Sumitomo Metal Ind Ltd | シリコン半導体基板の製造方法 |
| US6274464B2 (en) | 1998-02-06 | 2001-08-14 | Texas Instruments Incorporated | Epitaxial cleaning process using HCL and N-type dopant gas to reduce defect density and auto doping effects |
| EP0959154B1 (en) * | 1998-05-22 | 2010-04-21 | Shin-Etsu Handotai Co., Ltd | A method for producing an epitaxial silicon single crystal wafer and the epitaxial single crystal wafer |
| WO2000012787A1 (en) * | 1998-08-31 | 2000-03-09 | Shin-Etsu Handotai Co., Ltd. | Silicon single crystal wafer, epitaxial silicon wafer, and method for producing them |
| US6336968B1 (en) | 1998-09-02 | 2002-01-08 | Memc Electronic Materials, Inc. | Non-oxygen precipitating czochralski silicon wafers |
| JP3719021B2 (ja) | 1998-12-04 | 2005-11-24 | 信越半導体株式会社 | シリコンウエーハの製造方法およびシリコンウエーハ |
| EP1087041B1 (en) | 1999-03-16 | 2009-01-07 | Shin-Etsu Handotai Co., Ltd | Production method for silicon wafer and silicon wafer |
| JP3589119B2 (ja) | 1999-10-07 | 2004-11-17 | 三菱住友シリコン株式会社 | エピタキシャルウェーハの製造方法 |
| JP2001217251A (ja) | 1999-11-26 | 2001-08-10 | Mitsubishi Materials Silicon Corp | シリコンウェーハの熱処理方法 |
| JP2001253795A (ja) * | 2000-03-09 | 2001-09-18 | Sumitomo Metal Ind Ltd | シリコンエピタキシャルウェーハとその製造方法 |
| US6599815B1 (en) * | 2000-06-30 | 2003-07-29 | Memc Electronic Materials, Inc. | Method and apparatus for forming a silicon wafer with a denuded zone |
| DE60141611D1 (de) * | 2000-09-19 | 2010-04-29 | Memc Electronic Materials | Mit stickstoff dotiertes silizium das im wesentlichen frei von oxidationsinduzierten stapelfehlern ist |
| JP4055343B2 (ja) * | 2000-09-26 | 2008-03-05 | 株式会社Ｓｕｍｃｏ | シリコン半導体基板の熱処理方法 |
| US8529695B2 (en) * | 2000-11-22 | 2013-09-10 | Sumco Corporation | Method for manufacturing a silicon wafer |
| JP3624827B2 (ja) * | 2000-12-20 | 2005-03-02 | 三菱住友シリコン株式会社 | シリコン単結晶の製造方法 |
| US20020179006A1 (en) * | 2001-04-20 | 2002-12-05 | Memc Electronic Materials, Inc. | Method for the preparation of a semiconductor substrate with a non-uniform distribution of stabilized oxygen precipitates |
| KR20040037031A (ko) * | 2001-06-22 | 2004-05-04 | 엠이엠씨 일렉트로닉 머티리얼즈 인코포레이티드 | 이온 주입에 의한 고유 게터링을 갖는 실리콘 온인슐레이터 구조 제조 방법 |
| EP1983560A2 (en) * | 2001-07-10 | 2008-10-22 | Shin-Etsu Handotai Company Limited | Method for manufacturing a silicon epitaxial wafer |
| US7201800B2 (en) * | 2001-12-21 | 2007-04-10 | Memc Electronic Materials, Inc. | Process for making silicon wafers with stabilized oxygen precipitate nucleation centers |
| US7316745B2 (en) * | 2002-07-17 | 2008-01-08 | Sumco Corporation | High-resistance silicon wafer and process for producing the same |
| JP4605626B2 (ja) * | 2002-09-19 | 2011-01-05 | Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 | シリコンウェーハの製造方法 |
| US6768084B2 (en) | 2002-09-30 | 2004-07-27 | Axcelis Technologies, Inc. | Advanced rapid thermal processing (RTP) using a linearly-moving heating assembly with an axisymmetric and radially-tunable thermal radiation profile |
| JP2004221435A (ja) | 2003-01-16 | 2004-08-05 | Shin Etsu Handotai Co Ltd | 半導体ウエーハの製造方法及び半導体ウエーハ |
| JP4670224B2 (ja) * | 2003-04-01 | 2011-04-13 | 株式会社Ｓｕｍｃｏ | シリコンウェーハの製造方法 |
| JP4794137B2 (ja) | 2004-04-23 | 2011-10-19 | Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 | シリコン半導体基板の熱処理方法 |
| KR100573473B1 (ko) * | 2004-05-10 | 2006-04-24 | 주식회사 실트론 | 실리콘 웨이퍼 및 그 제조방법 |
| JP2006054350A (ja) * | 2004-08-12 | 2006-02-23 | Komatsu Electronic Metals Co Ltd | 窒素ドープシリコンウェーハとその製造方法 |
| JP2006059972A (ja) * | 2004-08-19 | 2006-03-02 | Handotai Rikougaku Kenkyu Center:Kk | ニッケル−シリコン化合物の形成方法 |
| JP2006073580A (ja) | 2004-08-31 | 2006-03-16 | Sumco Corp | シリコンエピタキシャルウェーハ及びその製造方法 |
| JP2006216934A (ja) | 2005-02-07 | 2006-08-17 | Samsung Electronics Co Ltd | エピタキシャル半導体基板の製造方法及び半導体装置の製造方法 |
| DE102005013831B4 (de) * | 2005-03-24 | 2008-10-16 | Siltronic Ag | Siliciumscheibe und Verfahren zur thermischen Behandlung einer Siliciumscheibe |
| JP5140850B2 (ja) | 2005-09-02 | 2013-02-13 | Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 | シリコン基板におけるインターナルゲッタリングの挙動を予測する方法および同挙動を予測するプログラムを記憶した記憶媒体 |
| JP4805681B2 (ja) | 2006-01-12 | 2011-11-02 | ジルトロニック アクチエンゲゼルシャフト | エピタキシャルウェーハおよびエピタキシャルウェーハの製造方法 |
| EP1997940B1 (en) | 2006-03-03 | 2015-08-19 | Niigata University | METHOD FOR MANUFACTURING Si SINGLE CRYSTAL INGOT BY CZ METHOD |
| JP2007305968A (ja) | 2006-04-14 | 2007-11-22 | Covalent Materials Corp | シリコンウェハ、その製造方法および半導体装置用シリコンウェハ |
| WO2008029918A1 (fr) * | 2006-09-07 | 2008-03-13 | Sumco Corporation | Substrat à semi-conducteurs pour dispositif de formation d'image à semi-conducteurs, dispositif de formation d'image à semi-conducteurs et procédé pour les fabriquer |
| JP4997953B2 (ja) | 2006-12-15 | 2012-08-15 | 日本軽金属株式会社 | 高純度α−アルミナの製造方法 |
| JP5217245B2 (ja) | 2007-05-23 | 2013-06-19 | 株式会社Ｓｕｍｃｏ | シリコン単結晶ウェーハ及びその製造方法 |
| JP5262021B2 (ja) | 2007-08-22 | 2013-08-14 | 株式会社Ｓｕｍｃｏ | シリコンウェーハ及びその製造方法 |
| JP5276863B2 (ja) * | 2008-03-21 | 2013-08-28 | グローバルウェーハズ・ジャパン株式会社 | シリコンウェーハ |
| JP5584959B2 (ja) * | 2008-05-07 | 2014-09-10 | 株式会社Ｓｕｍｃｏ | シリコンウェーハの製造方法 |
| US8476149B2 (en) * | 2008-07-31 | 2013-07-02 | Global Wafers Japan Co., Ltd. | Method of manufacturing single crystal silicon wafer from ingot grown by Czocharlski process with rapid heating/cooling process |
| JP5537802B2 (ja) * | 2008-12-26 | 2014-07-02 | ジルトロニック アクチエンゲゼルシャフト | シリコンウエハの製造方法 |
| WO2010109873A1 (ja) | 2009-03-25 | 2010-09-30 | 株式会社Sumco | シリコンウェーハおよびその製造方法 |
-
2010
- 2010-03-25 WO PCT/JP2010/002117 patent/WO2010109873A1/ja active Application Filing
- 2010-03-25 KR KR1020137013027A patent/KR101422713B1/ko active IP Right Grant
- 2010-03-25 EP EP10755675.5A patent/EP2412849B1/en active Active
- 2010-03-25 KR KR1020117025002A patent/KR101389058B1/ko active IP Right Grant
- 2010-03-25 US US13/258,962 patent/US8890291B2/en active Active
- 2010-03-25 EP EP14151040.4A patent/EP2722423B1/en active Active
- 2010-03-25 KR KR1020147011599A patent/KR101507360B1/ko active IP Right Grant
-
2014
- 2014-10-20 US US14/518,594 patent/US9243345B2/en active Active
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000031150A (ja) * | 1998-07-07 | 2000-01-28 | Shin Etsu Handotai Co Ltd | シリコン基板の熱処理方法及びその基板、その基板を用いたエピタキシャルウエーハ |
| JP2008515200A (ja) | 2004-09-28 | 2008-05-08 | インテル コーポレイション | フラッシュランプアニール装置 |
| JP2008028355A (ja) * | 2006-06-20 | 2008-02-07 | Shin Etsu Handotai Co Ltd | シリコンウエーハの製造方法およびこれにより製造されたシリコンウエーハ |
| JP2008066357A (ja) * | 2006-09-05 | 2008-03-21 | Shin Etsu Handotai Co Ltd | シリコン単結晶ウエーハおよびシリコン単結晶ウエーハの製造方法 |
| JP2009074836A (ja) | 2007-09-19 | 2009-04-09 | Advanced Telecommunication Research Institute International | 画像処理装置、画像処理方法及び画像処理プログラム |
| JP2009074837A (ja) | 2007-09-19 | 2009-04-09 | Anritsu Corp | 三次元形状測定装置 |
| JP2009075001A (ja) | 2007-09-21 | 2009-04-09 | Mitsubishi Heavy Ind Ltd | 原子炉 |
| JP2008098640A (ja) | 2007-10-09 | 2008-04-24 | Toshiba Corp | 半導体装置の製造方法 |
| JP2009098262A (ja) | 2007-10-15 | 2009-05-07 | Yamaha Corp | テンポクロック生成装置およびプログラム |
| JP2008150283A (ja) * | 2007-12-14 | 2008-07-03 | Sumco Corp | エピタキシャルウェーハの製造方法 |
Non-Patent Citations (1)
| Title |
|---|
| See also references of EP2412849A4 * |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014162373A1 (ja) * | 2013-04-03 | 2014-10-09 | 株式会社Sumco | エピタキシャルシリコンウェーハおよびその製造方法 |
| JP2014201468A (ja) * | 2013-04-03 | 2014-10-27 | 株式会社Sumco | エピタキシャルシリコンウェーハおよびその製造方法 |
| US9412622B2 (en) | 2013-04-03 | 2016-08-09 | Sumco Corporation | Epitaxial silicon wafer and method for manufacturing same |
| JP2016152370A (ja) * | 2015-02-19 | 2016-08-22 | 信越半導体株式会社 | シリコンウェーハの製造方法 |
| JP2017152436A (ja) * | 2016-02-22 | 2017-08-31 | 株式会社Sumco | スリップ転位の発生予測方法、該方法を用いたシリコンウェーハの製造方法、シリコンウェーハの熱処理方法およびシリコンウェーハ |
| CN108292605A (zh) * | 2016-06-24 | 2018-07-17 | 富士电机株式会社 | 半导体装置的制造方法和半导体装置 |
| CN108292605B (zh) * | 2016-06-24 | 2021-08-27 | 富士电机株式会社 | 半导体装置的制造方法和半导体装置 |
| JP7306536B1 (ja) | 2022-06-14 | 2023-07-11 | 信越半導体株式会社 | エピタキシャルウェーハの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP2722423B1 (en) | 2017-01-11 |
| EP2722423A3 (en) | 2014-07-09 |
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| EP2412849A4 (en) | 2013-06-26 |
| EP2412849A1 (en) | 2012-02-01 |
| EP2722423A2 (en) | 2014-04-23 |
| US8890291B2 (en) | 2014-11-18 |
| KR101507360B1 (ko) | 2015-03-31 |
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| EP2412849B1 (en) | 2016-03-23 |
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| KR101422713B1 (ko) | 2014-07-23 |
| KR101389058B1 (ko) | 2014-04-28 |
| KR20130076895A (ko) | 2013-07-08 |
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