WO1998011605A1 - Carte de circuit permettant le montage de pieces electroniques - Google Patents

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Motoo Asai
Yoichiro Kawamura
Yoji Mori
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    • H05K3/4661—Adding a circuit layer by direct wet plating, e.g. electroless plating; insulating materials adapted therefor

Definitions

  • the present invention relates to an electronic circuit component mounting board having connection terminal groups formed on both front and back surfaces.
  • a wiring board 21 for mounting electronic components shown in FIG. 8 is known.
  • This type of wiring board 21 includes a base board 22, and the base board 22 mainly includes a conductor layer formed by a subtractive method on both front and back surfaces.
  • An area for mounting components is provided at the center of the surface of the base substrate 22. In this area, a large number of pads 23 constituting the first pad group are formed in a dense state. Each pad 23 corresponds to a bump BP located on the bottom surface of the bare chip C1.
  • a large number of pads 24 constituting a second pad group are formed on the outer peripheral portion of the back surface of the base substrate 22.
  • bumps 25 are formed as protruding electrodes for connection with the motherboard.
  • a large number of through holes 26 penetrating through the base substrate 22 are formed in the outer peripheral portion of the base substrate 22. These through holes 26 and the pads 23 on the front side are connected via a conductor pattern 27 formed on the surface of the base substrate 22. Further, the through hole 26 and the pad 24 on the back side are connected via a conductor pattern 28 similarly formed on the back side of the base substrate 22.
  • the first pad group 23 and the second pad group 24 are electrically connected to each other. ing.
  • the wiring drawn out to the outer periphery is pulled back toward the center again on the back surface side. Therefore, the wiring connecting pads 23 and 24 was longer than necessary, and wiring efficiency was poor. Further, when such a wiring board 21 is used, there is a problem that it is difficult to speed up the signal transmission between the mounted electronic components and the motherboard. Also, in order to connect the pads 23 and 24 with the shortest wiring, it is considered that the through hole 26 may be formed not in the outer peripheral portion of the substrate but in the central portion of the substrate. However, in such a case, a dead space where wiring is impossible occurs in a portion where the through hole 26 is formed. Therefore, in order to secure a space where wiring can be performed, there has been a situation that the entire substrate must be enlarged.
  • the signal line 62 connected to the pad 61 has a constant width regardless of its position.
  • the ⁇ 3-line 62 is formed by connecting a first wiring pattern 62 b having a predetermined width to a first wiring pattern 62 b having a width wider than the first wiring pattern 62 b. It has been proposed to form from two wiring patterns 62 a.
  • the first wiring pattern 62b is arranged in a portion where the wiring density is high, and the second wiring pattern 62a is arranged in a portion where the wiring density is low.
  • the frequency of disconnections has been reduced.
  • the first wiring pattern 62b is directly connected to the second wiring pattern 62a, two acute corners are formed at the connection portion. Since stress tends to concentrate on these corners, as shown in FIG. A new problem arises in that cracks 64 are likely to occur in the nearby permanent resist 63. Disclosure of the invention
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to avoid an increase in the size of the entire substrate and improve wiring efficiency. Another object is to improve the wiring efficiency while suppressing the increase in wiring resistance and the occurrence of disconnection, and the prevention of cracks in the permanent resist.
  • the electronic component mounting board of the present invention is:
  • a first connection terminal group including a plurality of connection terminals densely formed on the surface side of the base substrate having a through hole;
  • a second connection terminal group comprising a plurality of connection terminals formed on at least the outer peripheral portion on the back surface side of the base substrate,
  • a build-up multilayer wiring layer is formed on a surface of the base substrate, and the build-up wiring layer includes at least one conductor layer and at least one insulating layer alternately stacked,
  • Each of the insulating layers includes a plurality of via holes for electrically connecting the conductor layers, and the conductor layers are electrically connected to the through holes.
  • the first connection terminal group is formed on an outermost layer of the build-up multilayer wiring layer.
  • the first connection terminal group is densely formed on the substrate, and the second connection terminal group is discretely arranged.
  • the connection is made not only through holes but also via holes. Therefore, the length of the wiring can be reduced without producing a dead space, and the wiring efficiency can be improved. For this reason, an electronic component mounting device with a high processing speed can be realized.
  • connection terminals and signal lines are provided on the insulating layer, the plurality of connection terminals are formed in a dense state, and the plurality of connection terminals are electronic component mounting boards in which signal lines are connected to the plurality of connection terminals.
  • Each signal line is composed of a plurality of wiring patterns having different line widths and a tapered pattern which connects the wiring patterns having different line widths and has a continuously changing width.
  • the electronic component mounting board is characterized in that the line width is formed such that the region of relatively high wiring density is smaller than the region of relatively low wiring density.
  • the line width of the signal line is formed so that the region with a relatively high wiring density is smaller than the region with a relatively low wiring density.
  • a pattern having a large line width can be wired in a region where the wiring density is low. Therefore, the resistance value can be suppressed, and disconnection can be prevented. Further, insulation between patterns can be ensured in a region where the wiring density is high.
  • tapered patterns allow wiring patterns having different line widths to be connected, no permanent resist is cracked, insulation between signal lines is secured, and wiring resistance is not increased.
  • FIG. 1 is a schematic sectional view of a wiring board according to a first embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional view of another example of a wiring board.
  • FIG. 3 is a partial plan view of a wiring board according to a second embodiment of the present invention.
  • FIG. 4 is a cross-sectional perspective view showing a part of a signal line used for the wiring board of FIG.
  • FIGS. 5A, 5B, and 5C are partial plan views showing variations of the signal line in FIG.
  • FIG. 6 is a partially enlarged plan view showing an arrangement of pads used for the wiring board of FIG.
  • FIG. 7 is a partial plan view of a wiring board in another example.
  • FIG. 8 is a schematic sectional view showing a conventional wiring board.
  • FIG. 9 is a partial plan view showing a conventional wiring board corresponding to the wiring board of FIG.
  • FIG. 10 is a sectional perspective view showing a part of a signal line used for the wiring board of FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • the wiring board 1 for mounting electronic circuit components includes a base substrate 2 that can use both the front surface S1 and the back surface S2.
  • the base substrate 2 has conductor layers 3 and 4 formed by a subtractive method on both the front surface S1 and the back surface S2 of the resin base material 5.
  • a plurality of through holes 6 are formed in the base substrate 2 to allow conduction between the conductor layers 3 and 4 on both front and back surfaces of the base substrate 2. These through holes 6 are filled with a heat resistant resin 7.
  • build-up multilayer wiring layers B 1 and B 2 formed by alternately laminating interlayer insulating layers 8 a and 8 b and conductor layers 9 a and 9 b are provided. It is formed.
  • a permanent resist 10 made of a photosensitive resin is partially formed on the upper surface of the first interlayer insulating layer 8 a adjacent to the surface S 1. Have been.
  • An inner conductor layer 9a is formed in a portion where the permanent resist 10 is not formed.
  • the inner conductor layer 9a and the inner conductor layer 3 on the surface S1 of the base substrate 2 are electrically connected to each other by via holes 11 provided in the first interlayer insulating layer 8a.
  • a permanent resist 10 is partially formed on the second interlayer insulating layer 8b provided on the first interlayer insulating layer 8a.
  • the outer conductor layer 9b is formed in a portion where the permanent registry 10 is not formed.
  • the outer conductor layer 9b and the inner conductor layer 9a are electrically connected by via holes 11 provided in the second interlayer insulating layer 8b.
  • the surface of the second interlayer insulating layer 8b on the surface S1 side, that is, the central portion of the first surface of the wiring board 1, constitutes an area for mounting the bare chip C1 of the LSI as an electronic circuit component.
  • I have.
  • a large number of pads 12A and 12B constituting the first connection terminal group, that is, the pad group, are formed in a dense state.
  • These pads 12A and 12B correspond to the bumps BP formed on the bottom surface of the bare chip C1.
  • the outermost one in the first pad group is called “External pad 1 2B”.
  • the pad located at the center of the first pad group, that is, the pad located inside the external pad 12B is called "internal pad 12A".
  • the external pad 12B is only the outermost one row, but the external pads 1 to 5 from the outermost row can be used as external pads. In this case, the pad excluding these is the evening pad 12A.
  • the permanent resist 10 is partially formed on the first interlayer insulating layer 8a adjacent to the back surface S2.
  • the inner conductor layer 9a is formed in a portion where the permanent resist 10 is not formed.
  • the inner conductor layer 9 a and the inner conductor layer 4 on the back of the base substrate 2 [6i S 2] are electrically connected by via holes 11 provided in the first interlayer insulating layer 8 a. .
  • a permanent resist 10 is partially formed on the second interlayer insulating layer 8b provided on the first interlayer insulating layer 8a on the back surface S2.
  • the outer conductor layer 9b is formed in a portion where the permanent resist 10 is not formed.
  • the outer conductor layer 9b and the inner conductor layer 9a are electrically connected by via holes 11 provided in the second interlayer insulating layer 8b on the back surface S2.
  • a large number of pads 13 constituting a second connection terminal group, that is, a pad group are provided on the outer peripheral portion of the second surface of the wiring board 1.
  • bumps 14 are formed as protruding electrodes for electrical connection to a motherboard (not shown).
  • the external pad 12B of the first pad group is electrically connected to the via hole 11 via the outer conductor layer 9b extending toward the outer peripheral portion of the substrate.
  • the internal pad 12A is a via hole in which a metal film is formed on the wall surface and the bottom surface of the hole provided in the interlayer insulating layer 8b, and the metal film connects the conductor layers 9b and 9a. Consists of 1 1
  • the via holes 11 are filled with solder SL, and project from the surface to form so-called solder bumps.
  • the bump of the solder SL is connected to the bare chip C1.
  • the via hole 11 of the second interlayer insulating layer 8b is further electrically connected to the through hole 6 via the inner conductor layer 9a, the via hole 11 and the inner conductor layer 3.
  • the inner conductor layer 4 connected to the through hole 6 is connected to the pad of the second pad group via the via hole 11, the inner conductor layer 9a, the via hole 11 and the outer conductor layer 9b. It is electrically connected to 13.
  • the inner conductor layers 3, 4, 9a and the outer conductor layer 9b connecting the first pad group and the second pad group are wired in a forward direction from the center of the substrate toward the outer periphery of the substrate.
  • the interlayer insulating layers 8a and 8b constituting the build-up layers Bl and B2 are (a) Desirably, the photosensitive resin is made of a photosensitive resin that is hardly soluble in an acid or an oxidizing agent, and (b) heat-resistant resin particles that have been cured and soluble in an acid or an oxidizing agent.
  • the reason for this is that if the cured heat-resistant resin particles are contained, development processing is easy, and even if residual development occurs, it can be removed during the roughening processing. Therefore, even if the via hole 11 has a high aspect ratio, development residue hardly occurs at the time of formation. When only the photosensitive resin is used, it is difficult to form the small via hole 11 having a diameter of about 80 m or less.
  • the interlayer insulating layers 8a and 8b are composed of (a1) a resin which is hardly soluble in an acid or an oxidizing agent and which is made of a thermosetting resin and (a2) a composite resin made of a thermoplastic resin; ) It is preferable that the resin composition is obtained by adding heat-resistant resin particles which have been cured and are soluble in an acid or an oxidizing agent.
  • the acid or oxidizing agent refers to, for example, phosphoric acid, chromic acid, chromate, permanganate, hydrochloric acid, phosphoric acid, formic acid, sulfuric acid and hydrofluoric acid used in the surface roughening step.
  • the resin (a1) which is hardly soluble in an acid or an oxidizing agent and is made of a thermosetting resin, is at least one resin selected from an epoxy acrylate and a photosensitive polyimide (photosensitive PI). It is preferred that The reason is that these resins have high heat resistance and high strength.
  • the thermoplastic resin (a2) is preferably at least one resin selected from polyethersulfone (PES), polysulfone (PSF), phenoxy resin and polyethylene (PE). The reason is that a high glass transition temperature Tg and a high elastic modulus can be imparted to the interlayer insulating layers 8a and 8b while keeping the properties of the thermosetting resin (a1).
  • the heat-resistant resin particles (b) are preferably at least one selected from amino resin particles and epoxy resin (EP resin) particles. The reason is that these particles do not deteriorate the characteristics of the interlayer insulating layer.
  • the epoxy resin cured with a min-based curing agent has a hydroexether structure, particles made of this resin have the advantageous property of being particularly soluble in the resin (al) or (a2).
  • the amino resin for example, melamine resin, urea resin, guanamine resin and the like can be selected. Among them, it is preferable to select a melamine resin in terms of improving electrical characteristics, PCT (Pressure Cooker Test) and HHBT (High Humidity Bias Test) characteristics.
  • the particle size of the heat-resistant resin particles (b) is preferably 10 ⁇ m or less. The reason is that the interlayer thickness can be reduced and a fine pattern can be formed.
  • As the shape of the heat-resistant resin particles various shapes such as a true sphere, a crushed piece, and an aggregated particle can be selected.
  • the wiring board 1 having the above configuration can be manufactured, for example, through the following procedure. First, an adhesive for forming the interlayer insulating layers 8a and 8b by the additive method is prepared as follows. This adhesive contains a component that is hardly soluble in an acid or an oxidizing agent and a component that is soluble in an acid or an oxidizing agent.
  • a sensitizing oligomer (CNA25, molecular weight 4000) obtained by acrylating 25% of epoxy groups of cresol novolak type epoxy resin.
  • Imidazole curing agent manufactured by Shikoku Chemicals, trade name: 2B4MZ—CN
  • Trimethyl triacrylate which is a photosensitive monomer, and an optical initiator (manufactured by Ciba Geigy, trade name: 1-907) are mixed at a predetermined ratio using N-methylpyrrolidone.
  • the mixing ratio of each component is as follows.
  • an epoxy resin powder manufactured by Toray, trade name: Trepal EP-B having an average particle size of 5.5 ⁇ m was added to this mixture in 20 parts by weight, S portion, and an average particle size of 0.5 ⁇ m. Are mixed by 10 parts by weight.
  • this adhesive is applied to both surfaces of the base substrate 2 provided with the conductive scraps 3 and 4, the through holes 6 and the heat-resistant resin 7 in advance. Then, vacuum drying at 25 ° C or drying at 80 ° C in air is performed, followed by ultraviolet curing, formation of a via hole by a development process, and thermal curing. As a result, a first interlayer insulating layer 8a is formed.
  • the surface of the first interlayer insulating layer 8a is treated with a roughening agent such as chromic acid to form a roughened surface having a large number of concave portions for anchors.
  • the inner conductor layer 9a and the via hole 11 are formed by applying a catalyst nucleus, forming a permanent registry 10, activating, and electroless copper plating in a conventional manner.
  • the via hole 11 is formed by covering the wall surface and bottom surface of the hole provided in the interlayer insulating material with a plating film, and electrically connects the lower layer and the -h layer conductor layers 9a and 9b.
  • the wall surface of the hole has been roughened (not shown), and the plated film is in close contact with the hole, making it difficult to peel.
  • the surface of the obtained second interlayer insulating layer 8b is treated with a roughening agent to form a roughened surface.
  • a catalyst nucleus is provided, a permanent resist 10 is formed, an activation process is performed, and electroless copper is deposited.
  • a predetermined portion of the outer conductor layer 9b, pads 12A, 12B, 13 and via holes are formed.
  • Form 1 1 A photosensitive resin is applied to both sides of the substrate and exposed and developed to expose the pads 12A, 12B and 13 to form a solder resist 19.
  • a toda layer SL is formed on the nodes 12A, 12B, and 13.
  • pad 1 2A, 12B, and 13 are coated with nickel-gold (not shown), printed with solder paste by a printing method, and reflowed to form solder bumps or solder patterns.
  • the formed films are laminated and heated to transfer the solder to form solder layers (solder bumps).
  • the internal pad 12A located at the center of the first pad group is not connected to the outer conductor layer 9b.
  • the via hole 11 also serves as the internal pad 12 A, and is directly electrically connected to the inner conductor layer 9a. That is, each internal pad 12 A is electrically connected to the inner conductor layer 9 a via the via hole 11. Therefore, it is not necessary to draw out the outer conductor layer 9a to the outer peripheral portion of the substrate on the second interlayer insulating layer 8b on which the first pad group is formed.
  • the external pads 12B are arranged outside the internal pads 12A, they do not particularly hinder the wiring.
  • the outer conductor layer 9b drawn from the internal pad 12A does not exist, so that the outer conductor layer 9b drawn from the external pad 12B can be densely wired. . That is, the wiring density can be increased as a whole as compared with the conventional configuration.
  • the photosensitive resin which is hardly soluble in an acid or an oxidizing agent and the soluble resin in the acid or the oxidizing agent are used. Adhesive composed of the above heat-resistant resin particles is used.
  • the inner conductor wastes 3, 4, 9b and the outer conductor layer 9b connecting the nodes 12 and 13 are connected by via holes 11 and from the center of the substrate to the outer periphery. It is wired forward and radially towards the part. Therefore, this is different from the conventional structure shown in FIG. 8, in which the wiring drawn to the --M outer peripheral portion is pulled back toward the center again. The length of the wiring connecting between the pads 12 and 13 is shortened by the amount of no such wiring pullback, and the wiring efficiency is surely improved. For this reason, the electronic component mounting apparatus M1 having a high processing speed can be realized.
  • the wiring board 1 of the present embodiment it is assumed that the wiring is formed not only on the conductive scraps 3 and 4 of the base substrate 2 but also on the conductive layers 9 a and 9 b of the build-up layers B 1 and B 2. There is a feature called. Therefore, even if the through holes 6 are provided in the base substrate 2, the through holes 6 do not particularly adversely affect the wiring, and the space on the base substrate can be effectively used. This means that the electronic component mounting substrate 1 can be reliably prevented from becoming large.
  • the build-up layers Bl and B2 having substantially the same thickness are provided on the front surface S1 and the back surface t & i S2.
  • the stresses applied to both sides of the base substrate 2 become substantially equal, and they are likely to be offset by each other. Therefore, it is possible to realize the wiring board 1 that is hard to warp. Further, in this embodiment, since the build-up multilayer wiring layers B 1 and B 2 are formed on both surfaces, it is possible to achieve a higher density and a smaller size than, for example, a case where they are formed only on the surface S 1.
  • the present embodiment can be modified as follows, for example.
  • FIG. 2 shows an electronic circuit component mounting apparatus M2 in which a bare chip C1 is mounted on another wiring board 18.
  • a build-up multilayer wiring layer B 3 having a three-layer structure is provided only on the surface S 1.
  • the pad 13 constituting the second pad group is connected to the conductor layer 4 formed on the back surface S2.
  • the conductor layer 4 on the back surface S 2 is entirely covered with the solder resist 19. Even with such a configuration, the same operation and effect as those of the above-described embodiment can be obtained.
  • the number of stacked build-up multilayer wiring layers B1 to B3, that is, the number of interlayer insulating layers 8a and 8b is not limited to 2 or 3, but may be another number.
  • the number of layers on the front surface S1 and the number of layers on the back surface S2 do not necessarily have to be the same.
  • a multilayer board such as a 4- to 8-layer board may be used.
  • pins can be provided on the pads 13 constituting the second connection terminal group instead of the bumps 14 of the embodiment. Further, it is of course possible to adopt a configuration in which neither the bumps 14 nor the pins are provided. Also, unlike the embodiment, the component mounting area may be plural.
  • the pad 13 constituting the second pad group may be provided over the entire build-up multilayer wiring layer B2 on the back surface S2. With this configuration, more T / JP9
  • the conductor layers 9 a and 9 b constituting the build-up multilayer wiring layers B 1 to B 3 may have metal plating other than electroless copper plating (for example, electroless nickel plating or electroless gold plating). Good. Further, instead of a metal layer formed by a chemical film forming method such as plating, a metal layer formed by a physical thin film method such as sputtering can be selected.
  • the electronic circuit components mounted on the wiring board 1 include, in addition to the bare chip 2 of the embodiment, for example, BGA (Bump Grid Array), QFN (Quatro Flat Non-Leaded Array), and PGA (Pin Grid Array) having short pins. And the like.
  • the internal null 12 A does not necessarily need to be directly connected to the upper surface of the via hole 11, for example, is connected to the via hole 11 via a short outer conductor layer 9 b that does not extend to the outer periphery of the substrate. It may be.
  • the combination (a) + a2 + b of the resin obtained by sensitizing the thermosetting resin, the thermoplastic resin, and the heat-resistant resin may be any of the combinations listed in the examples below. Good. That is, a l + a 2 + b two
  • Epoxy acrylate + phenoxy resin + amino resin and EP Epoxy acrylate + PE + amino resin and EP,
  • Epoxy acrylate and photosensitive PI + PSF + amino resin Epoxy acrylate and photosensitive PI + PSF + amino resin
  • FIG. 3 shows a substantially quarter of a wiring board 51 for mounting electronic components.
  • the wiring board 51 includes a glass epoxy board 54 as a core material.
  • the epoxy substrate 54 it is also possible to use, for example, a polyimide substrate or a BT (bismaleid triazine) resin substrate.
  • An adhesive layer (insulating layer) 55 is formed on both sides of a certain plate 54 by an adhesive peculiar to the additive method.
  • the surface of the adhesive layer 55 is roughened to have a large number of anchor concave portions.
  • the adhesive an adhesive composed of a photosensitive resin which becomes hardly soluble in an acid or an oxidizing agent by a curing treatment, and a cured heat-resistant resin particle soluble in an acid or an oxidizing agent is used. This is because the adhesive agent having such a composition is suitable for J: which forms a fine image with high accuracy.
  • the detailed stringing of the adhesive is the same as in the above-described embodiment.
  • a permanent resist 56 made of a photosensitive resin is formed on the surface of the roughened adhesive waste 55.
  • conductive dust such as the pad 53 is formed by electroless copper plating.
  • Conductive waste ([not shown]) is also formed on the back surface of the wiring board 51, that is, on the surface facing the mother board.
  • a component mounting area A1 is defined substantially at the center.
  • a plurality of signal lines 52 and a plurality of circular pads 53 are formed on the outer periphery of the component mounting area A1.
  • the plurality of pads 53 constitute four pad rows L1 to L4 on the outer periphery of the component mounting area A1 and are closely arranged in a zigzag manner.
  • One signal line 52 is connected to the pad 53. Most of the wires 52 extend radially toward the outer periphery of the substrate. One end of such a signal line 52 is connected to a plurality of pads (not shown) discretely arranged on the rear surface of the board 51 through through holes (not shown) formed discretely on the outer peripheral portion of the board. ). Further, a part of the signal line 52 is extremely short and is connected to the adjacent interstitial via hole 57. In the present embodiment, each signal line 52 is connected to a first wiring pattern 58 having a predetermined width, a second wiring pattern 59 wider than the first Isti line pattern 58, and both wiring patterns. A trapezoidal tapered pattern 60 is provided.
  • the evening 58 is disposed at a substantially central portion of the substrate, which is a region where the wiring density is relatively high, and is connected to the pads 53.
  • the second wiring pattern 59 is arranged on the outer peripheral portion of the substrate, which is a region where the wiring density is relatively low. Therefore, the width of each signal line 52 changes according to the change in the wiring density.
  • the first wiring pattern 58 and the second wiring pattern 59 are connected along a common center line CL by a tape-shaped pattern 60. Both sides ⁇ T 1 of the tapered pattern 60 are inclined at a predetermined angle with respect to the center line CL and both side edges of each wiring pattern 59 (see FIG. 5).
  • the width of the tapered pattern 60 is set so as to increase from the width of the first wiring pattern 58 toward the width of the second wiring pattern 59.
  • the angle is 10 as shown in Fig. 5 (a). ⁇ 4 5. , And 15. To 40 °, particularly preferably 20 ° to 35 °.
  • the angle ⁇ is set to 10 ° to 45 °, it is convenient even when automatic wiring is performed by CAD (Computer Aided Design System).
  • the angle is 10 as illustrated in FIG. 5 (c). If it is less than this, the tape-shaped pattern 60 may be too long and wiring may be difficult.
  • the dimensions W1 to W9 of each part in the wiring board 51 of this embodiment are set within the following ranges:
  • the pitch between pads 53 indicated by W2 is 11 mil to 17 mil, and the pitch between pads 53 indicated by W2 is 5.5 mil to 8.5 mil
  • the pitch between pads 53 indicated by W3 is 8 mil
  • the maximum inner diameter of the initial via hole 57 shown by W 4 is 4 mil to 6 mil.
  • the diameter of C53 is also equal to this value.
  • the minimum inner diameter of the iconic via hole 7 indicated by W5 is 3 mil to 4 mil.
  • the width of the first wiring pattern 58 indicated by W6 is 1.3 mil to 2 mil, and the space between the first wiring patterns 58 indicated by W7 is 1.3 mil to 2 mil.
  • the width of the second wiring pattern 59 indicated by W8 in FIG. 3 is 2.8 mil to 5.8 mil, and the space between the second wiring patterns 59 indicated by W9 is 1.8 mil to 3 mil. 8 mi !.
  • 1 mil is 1/1000 inch, which is about 25.4.
  • the second wiring pattern 59 having a large line width formed in the portion is connected by a force tapered pattern 60.
  • the width W 6 of the signal line 52 is narrow at almost the center of the substrate where the wiring density is relatively high. Therefore, it is possible to sufficiently secure the space W7 between the first wiring patterns 58 and relatively easily secure a suitable insulation interval. This eliminates the difficulty of wiring in regions where the 3 ⁇ 4-line density is relatively high. More specifically, even if the pads 53 are close to each other, a plurality of signal lines 52 can be passed through those questions. Further, in the present embodiment, as shown in FIG. 3, the width W 8 of the signal line 52 is increased in the outer peripheral portion of the substrate having a low wiring density.
  • the first wiring pattern 58 and the second wiring pattern 59 having different line widths are connected by a taper-shaped pattern 60 whose line width changes continuously. .
  • stress is less likely to concentrate on a specific portion of the permanent register 56 as compared with the conventional example in which the second wiring pattern 62a is connected to the first wiring pattern 62b in close contact (see FIG. 9). Therefore, the occurrence of cracks 64 in the permanent registry 63 as shown in the conventional example of FIG. 10 can be reliably prevented. Therefore, the wiring board 51 for mounting electronic components according to this embodiment has excellent reliability.
  • the second embodiment can be changed as follows, for example.
  • the first and second wiring patterns 58 and 59 are connected by a tapered pattern 66.
  • the connection portion 66 in this example is inclined with respect to the first side edge 66 a extending parallel to the center lines ⁇ 1 and CL 2 of both wiring patterns 58 and 59 and to both center lines CL 1 and CL 2 A second side edge 66b.
  • the wiring patterns 58 and 59 constituting each signal line 52 need not always be two types as in the second embodiment, and the wiring patterns may be formed in two or more steps according to the wiring density on the substrate surface. The width may be increased. Industrial applicability

Landscapes

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Description

明細書 電子回路部品搭載用基板 技術分野
本発明は、 表裏両面にそれぞれ接続端子群が形成された電子回路部品搭載用基 板に関するものである。 背景技術
従来、 フリップチヅプ等のベアチヅプゃ、 B G A (Bump Grid Array)等のパッ ケージを搭載するためのプリント配線板として、 例えば図 8に示す電子部品搭載 用の配線基板 2 1が知られている。 この種の配線基板 2 1はべ一ス基板 2 2を備え、 そのべ一ス基板 2 2は、 主に サブトラクティブ法によって形成された導体層を表裏両面に備えている。 ベース 基板 2 2の表面の中央部には、 部品搭載用のエリアが設けられている。 同エリア 内には、 第 1のパッ ド群を構成する多数のパッ ド 2 3が密集した状態で形成され ている。 各パッ ド 2 3は、 ベアチップ C 1の底面に位 するバンプ B Pに対応し ている。 一方、 ベース基板 2 2の裏面の外周部には、 第 2のパッ ド群を構成する多数の パヅ ド 2 4が形成されている。 これらのパッ ド 2 4上には、 マザ一ボードとの接 続を図るための突起電極としてバンプ 2 5が形成されている。 また、 ベース基板 2 2の外周部には、 ベース基板 2 2を貫通する多数のスルーホール 2 6が形成さ れている。 これらのスルーホール 2 6と表面側のパッ ド 2 3とは、 ベース基板 2 2の表面に形成された導体パターン 2 7を介して接続されている。 また、 スルー ホール 2 6と裏面側のパッ ド 2 4とは、 同様にベース基板 2 2の裏面に形成され た導体パターン 2 8を介して接続されている。 その結果、 この配線基板 2 1にお いては、 第 1のパッ ド群 2 3と第 2のパヅ ド群 2 4とが互いに電気的に接続され ている。 ところが、 従来の配線基板 2 1の場合、 図 8に すように、 表面において -旦、 外周部まで引き出された配線が、 裏面側において再び中心方向に引き戻されてい る。 従って、 パッ ド 2 3， 2 4間を接続する配線が必要以上に長くなり、 配線効 率が悪かった。 また、 このような配線基板 2 1を用いた場合には、 搭載される電 子部品とマザ一ボ一ドとの間の信号伝達の高速化が難しいという問題があった。 また、 パッ ド 2 3 , 2 4間を最短の配線でつなぐためには、 スルーホール 2 6 を基板外周部ではなく基板中央部に形成すればよいとも考えられる。 しかし、 そ の場合には、 スル一ホール 2 6の形成部分に配線不能なデッ ドスペースが生じる。 よって、 配線可能なスペースを確保するには、 基板全体の大型化が避けられない という事情があった。
—方、 図 9に示す従来の配線基板 6 0においては、 パッ ド 6 1に接続された信 号線 6 2がその位置に関わらず一定の幅を備えている。 この場合、 信号線 6 2の 線幅を小さく設定する必要があり、 配線抵抗が増加したり、 断線が発生しやすく なって信頼性の低下を招くおそれがある。 これを防止するため、 図 9に二点鎖線で示すように、 ί3 -線 6 2を所定幅の第 1配線パターン 6 2 bと、 その第 1配線パターン 6 2 bよりも広い幅を する第 2配線パターン 6 2 aとから形成することが提案されている。 この場合、 配線密 度の高い部分に第 1配線パターン 6 2 bが配置され、 低い部分には第 2配線パ夕 —ン 6 2 aが配置されることにより、 配線の容易性が確保され、 かつ断線の発生 頻度の低下が図られている。 しかし、 この場合には、 第 1配線パターン 6 2 bが第 2配線パターン 6 2 aに 直接接続されているため、 その接続部分に鋭角状の 2つのコーナーが形成される。 これらのコーナ一には応力が集中しやすいため、 図 1 0に示すように、 コーナ一 近傍の永久レジスト 6 3にクラック 6 4が発生しやすいという新たな問題が生じ る。 発明の開示
本発明は上記の課題を解決するためなされたものであり、 その目的は、 基板全 体の大型化を回避し、 かつ配線効率を向上させることにある。 また、 別の 的は 配線抵抗の増加や断線の発生を抑制し、 また、 永久レジス トのクラックの発生を 防止しながら、 配線効率を向上させることにある。 上記の 的を達成するため、 本発明の電子部品搭載用基板は、
スル一ホールを有するベース基板の表面側に密集して形成された複数の接続端 子からなる第 1の接続端子群と、
前記ベース基板の裏面側の少なくとも外周部に形成された複数の接続端子から なる第 2の接続端子群とを備え、
第 1の接続端子群と第 2の接続端子群とがスルーホールを介して接続された電 子回路部品搭載用基板であって、
前記べ一ス基板の表面にはビルドアップ多層配線層が形成され、 そのビルドア ップ配線層は、 交互に積層された少なくとも 1つの導体層及び少なくとも 1つの 絶縁層を含み、
前記各絶縁層は、 各導体層を電気的に接続するための複数のバイァホールを備 えるとともに、 導体層はスルーホールと電気的に接続され、
前記第 1の接続端子群は、 前記ビルドアップ多層配線層の最外層に形成される ことを特徴とする。 第 1の接続端子群は基板に密集して形成されており、 第 2の接続端子群は離散 して配置されている。 この間がスルーホールだけではなく、 バイァホールを介し て接続されている。 従って、 デッ ドスペースを生じることなく配線の長さを短く することができ、 配線効率を向上させることができる。 このため、 処理速度の速 い電子部品搭載装置を実現することができる。 別の態様の発明は、
絶縁層の上に複数の接続端子及び信号線が設けられ、 前記複数の接続端子は、 密集した状態で形成され、 それら複数の接続端子にそれそれ 号線が接続された 電子部品搭載用基板であって、
各信号線は、 線幅が異なる複数の配線パターンとそれら線幅の異なる配線パ夕 —ン同士を接続してその幅が連続的に変化するテーパー状のパターンとからなり、 かつ、 前記信号線の線幅は、 配線密度が相対的に ¾い領域の が相対的に低い領 域よりも小さくなるように形成されていることを特徴とする電子部品搭載用基板 である。 信号線の線幅は、 配線密度が相対的に高い領域の方が相対的に低い領域よりも 小さくなるように形成されていることにより、 配線密度の高い領域に線幅の小さ いパターンを配線し、 配線密度の低い領域に線幅の大きいパターンを配線できる。 そのため、 抵抗値を抑制でき、 また断線を防止できる。 さらに、 配線密度の高い 領域ではパターン間の絶縁性を確保することができる。
また、 テーパー状のパターンにより、 線幅の異なる配線パターンを接続できる ため、 永久レジストにクラックを生じることなく、 信号線問の絶縁を確保し、 配 線抵抗を増大させることもない。 図面の簡単な説明
図 1は本発明の第 1実施例における配線基板の概略断面図。
図 2は別例における配線基板の概略断面図。
図 3は本発明の第 2実施例における配線基板の部分平面図。
図 4は図 3の配線基板に使用する信号線の一部を示す断面斜視図。
図 5 ( a ) , ( b ) , ( c ) は図 3の信号線のバリエーションを示す部分平面 図。
図 6は図 3の配線基板に使用するパッ ドの配列を示す部分拡大平面図。
図 7は別例における配線基板の部分平面図。 図 8は従来の配線基板を示す概略断面図。
図 9は図 3の配線基板に相当する従来の配線基板を示す部分平面図。
図 1 0は図 9の配線基板に使用する信号線の一部を示す断面斜視図である。 発明を実施するための最良の形態
以下、 本発明を具体化した第 1実施例を図 1及び図 2に基づき詳細に説明する。 この実施例の電子回路部品搭載用の配線基板 1は、 表面 S 1及び裏面 S 2の両方 を使用可能なベース基板 2を備える。 ベース基板 2は、 サブトラクティブ法によ つて形成された導体層 3， 4を、 樹脂製の基材 5の表面 S 1及び裏面 S 2の両方 に有している。 ベース基板 2には、 導体層 3， 4間をそのべ一ス基板 2の表裏両 面にわたって導通させるための複数のスルーホール 6が形成されている。 これら のスルーホール 6内には、 耐熱性樹脂 7が充填されている。 ベース基板 2の表面 S 1及び裏面 S 2には、 層間絶縁層 8 a , 8 bと導体層 9 a， 9 bとを交互に積層してなるビルドアップ多層配線層 B 1 ， B 2がそれそれ 形成されている。 表面 S 1に形成されたビルドアップ多層配線層 B 1において、 表面 S 1に近接 する第 1の層間絶縁層 8 aの上面には、 感光性樹脂からなる永久レジス 卜 1 0が 部分的に形成されている。 永久レジスト 1 0が形成されていない部分には、 内側 導体層 9 aが形成されている。 そして、 この内側導体層 9 aとベース基板 2の表 面 S 1上の内側導体層 3とは、 第 1の層間絶縁層 8 aに設けられたバイァホール 1 1によって電気的に接続されている。 また、 前記第 1の層間絶縁層 8 a上に設けられた第 2の層間絶縁層 8 b上にも 同様に、 永久レジスト 1 0が部分的に形成されている。 永久レジス 卜 1 0が形成 されていない部分には、 外側導体層 9 bが形成されている。 そして、 外側導体層 9 bと内側導体層 9 aとは、 第 2の層間絶縁層 8 bに設けられたバイァホール 1 1によって電気的に接続されている。 表面 S 1側の第 2の層間絶縁層 8 bの表面、 即ち配線基板 1の第 1面の中央部 は、 電子回路部品としての L S Iのベアチップ C 1を搭載するためのェリアを構 成している。 このエリア内には、 第 1の接続端子群、 即ちパッ ド群を構成する多 数のパッ ド 1 2 A， 1 2 Bが密集した状態で形成されている。 これらのパッ ド 1 2 A， 1 2 Bは、 ベアチップ C 1の底面に形成されたバンプ B Pに対応している。 ここでは、 第 1のパッ ド群において最外側に位置しているものを 「ェクスターナ ルパッ ド 1 2 B」 と呼ぶ。 第 1のパッ ド群の中央部に位置するもの、 即ち前記ェ クス夕一ナルバッ ド 1 2 Bよりも内側に位置するものを 「ィンターナルパヅ ド 1 2 A」 と呼ぶ。 この実施例では、 エクスターナルパヅ ド 1 2 Bは最外側の 1列のみであるが、 最外側から 1乃至 5列まではエクスターナルパッ ドとして使用できる。 この場合、 これらを除いたパヅ ドがィン夕一ナルバッ ド 1 2 Aである。 褢面 S 2に形成され.たビルドアップ多屑配線層 B 2において、 裏面 S 2に近接 する第 1の層間絶縁層 8 a上には、 永久レジスト 1 0が部分的に形成されている。 この永久レジスト 1 0が形成されていない部分には、 内側導体層 9 aが形成され ている。 そして、 この内側導体層 9 aとベース基板 2の裏 [6i S 2上の内側導体層 4とは、 第 1の層間絶縁層 8 aに設けられたバイァホール 1 1によって電気的に 接続されている。 前記裏面 S 2の第 1の層間絶縁層 8 aに設けられた第 2の層間絶縁層 8 bにも 同様に、 永久レジスト 1 0が部分的に形成されている。 この永久レジス ト 1 0が 形成されていない部分には、 外側導体層 9 bが形成されている。 そして、 この外 側導体層 9 bと内側導体層 9 aとは、 裏面 S 2側の第 2の層間絶縁層 8 bに設け られたバイァホール 1 1によって電気的に接続されている。 裏面側の第 2の層間 絶縁層 8 bの外周部、 即ち、 配線基板 1の第 2面の外周部には、 第 2の接続端子 群、 即ちパッ ド群を構成する多数のパッ ド 1 3が離散して配置されている。 これ らのパヅ ド 1 3上には、 図示しないマザ一ボードとの電気的な接続を図るための 突起電極として、 バンプ 1 4が形成されている。 第 1のパッ ド群のうちのエクスターナルパッ ド 1 2 Bは、 基板外周部に向かつ て延びる外側導体層 9 bを介して、 バイァホール 1 1に電気的に接続されている。 一方、 インターナルパッ ド 1 2 Aは、 層間絶縁層 8 bに設けられた孔の壁面及び 底面に金属膜を形成して、 その金属膜により導体層 9 bと 9 aとを接続したバイ ァホール 1 1から構成されている。 バイァホール 1 1には半田 S Lが埔められており、 表面から突き出ることによ り、 いわゆる半田バンプを構成する。 この半田 S Lのバンプがベアチップ C 1に 接続されている。 このため、 インターナルバッ ド 1 2 Aのパッ ド群では、 外側へ 配線を引き出す必要がなく、 配線長を短くでき、 また、 配線密度を高くすること ができる。 このような第 2の層間絶縁層 8 bのバイァホール 1 1は、 さらに内側導体層 9 a、 バイァホール 1 1及び内側導体層 3を介してスル一ホール 6に電気的に接続 されている。 そして、 同スルーホール 6に接続される内側導体層 4は、 バイァホ —ル 1 1、 内側導体層 9 a、 バイァホール 1 1及び外側導体層 9 bを介して、 第 2のパッ ド群のパッ ド 1 3に電気的に接続されている。 また、 第 1のパッ ド群及 び第 2のパッ ド群をつなぐ内側導体層 3 , 4， 9 a及び外側導体層 9 bは、 基板 中央部から基板外周部に向かって順方向に配線され、 かつ放射方向に延びている。 また、 図 1及び図 2に示すように、 ビルドアップ多層配線層の表面及びマザ一 ボードとの接続面にはソルダ一レジスト 1 9が形成されている。 ソルダ一レジス トは表層の導体層を保護するとともに、 溶融した半田が流れ出してパターン間シ ョートを起こすことを防止するために設けられている。 ここで、 ビルドアップ層 B l， B 2を構成する層間絶縁層 8 a， 8 bは、 （a ) 酸あるいは酸化剤に難溶性の感光性樹脂と、 （b) 酸あるいは酸化剤に可溶性の 硬化処理された耐熱性樹脂粒子とからなることが望ましい。 その理由は、 硬化処 理された耐熱性樹脂粒子が含まれていると、 現像処理しやすく、 また現像残りが 発生しても、 粗化処理時に除去できるからである。 よって、 アスペク ト比の高い バイァホール 1 1であってもその形成時に現像残りが生じにく くなる。 感光性樹 脂のみを使用した場合には、 直径約 80 m以下の小径のバイァホール 11を形 成することが困難になる。 また、 前記層間絶縁層 8a, 8bは、 （a 1 ) 酸あるいは酸化剤に難溶性であ つて熱硬化性樹脂を感光化した樹脂及び （a 2) 熱可塑性樹脂からなる複合樹脂 に、 （ b ) 酸あるいは酸化剤に可溶性の硬化処理された耐熱性樹脂粒子を添加し たものからなることが好ましい。 なお、 酸あるいは酸化剤とは、 例えば表面粗化 工程において使用されるリン酸、 クロム酸、 クロム酸塩、 過マンガン酸塩、 塩酸、 リン酸、 ギ酸、 硫酸及びフッ酸を指す。 前記酸あるいは酸化剤に難溶性であって熱硬化性樹脂を感光化した樹脂 （a 1) は、 エポキシァクリレート及び感光性ポリイミ ド （感光性 P I ) から選択される 少なくともいずれか 1つの樹脂であることが好ましい。 その理由は、 これらの樹 脂が高耐熱性及び高強度を有するからである。 前記熱可塑性樹脂 （a 2) は、 ポリエーテルスルホン （PES) 、 ポリスルホ ン （PSF) 、 フエノキシ樹脂及びポリエチレン （PE) のうちから選択される 少なくともいずれか 1つの樹脂であることが好ましい。 その理由は、 層間絶縁層 8 a, 8 bに前記熱硬化性樹脂 （a 1 ) の特性を保持させたまま、 高ガラス転移 温度 Tg、 高弾性率を付与できるからである。 前記耐熱性樹脂粒子 （b) は、 ァミノ樹脂粒子及びエポキシ樹脂 （EP樹脂） 粒子のうちから選択される少なくともいずれか 1つであることが好ましい。 その 理由は、 これらの粒子が層間絶縁層の特性を劣化させないからである。 なお、 ァ ミン系硬化剤で硬化させたエポキシ樹脂はヒ ドロエキシエーテル構造を持ってい ることから、 この樹脂からなる粒子は特に樹脂 （a l ) 又は （a 2) に溶けやす いという有利な性質を有する。 また、 ァミノ樹脂としては、 例えばメラミン樹脂、 尿素樹脂、 グアナミン樹脂等が選択可能である。 なかでも、 メラミン樹脂を選択 することが、 電気特性、 P C T (Pressure Cooker Test)及び H H B T ( High Humidity Bias Test ) 特性が良好になるという点において好ましい。 前記耐熱性樹脂粒子 （b) の粒子径は 10〃m以下であることがよい。 その理 由は、 層間膜厚を薄くでき、 またファインパターンを形成できるからである。 な お、 耐熱性樹脂粒子の形状としては、 真球状、 破碎片状、 凝集粒子状など種々の ものを選択することができる。 上記の構成の配線基板 1は、 例えば以下のような手順を経ることによって作製 することができる。 まず、 層間絶縁層 8 a, 8 bをアディティブ法によって形成 するための接着剤は、 以下のように調製される。 この接着剤は酸あるいは酸化剤 に対して難溶性の成分と可溶性の成分とを含む。
1. クレゾールノボラヅク型エポキシ樹脂のエポキシ基 25%をァクリル化し た感光性付与のオリゴマー （CNA25 , 分子量 4000) 、
PE S (分子 fil 7000 ) 、
ィミダゾ一ル硬化剤 （四国化成製， 商品名 ： 2 B 4MZ— CN) 、
感光性モノマーである トリメチルトリァクリレート （TMP TA) 、 及び光閧 始剤 （チバガイギー製， 商品名 ： 1— 907 ) を、 所定の割合で N—メチルピロ リ ドンを用いて混合する。 各成分の混合割合は以下の通りである。
オリゴマー 70
PE S 30
ィミダゾール 4
TMP T A 10
光開始剤 5 N—メチルビ口リ ドン 8 0 重量部
2 . さらに、 この混合物に対して平均粒径 5 . 5〃mのエポキシ樹脂粉末 （東 レ製， 商品名 ： トレパール E P— B ) を 2 0重 S部、 平均粒径 0 . 5〃mのもの を 1 0重量部混合する。
3 . その後、 ホモディスパ一攪拌機で前記の混合物を粘度 1 2 0 cpsに調整し、 続いて 3本ロールで混練することによって、 接着剤を得る。
4 . 次いで、 この接着剤を、 予め導体屑 3、 4、 スルーホール 6及び耐熱性樹 脂 7を備えたベース基板 2の両面全体に塗布する。 その後、 2 5 °Cで真空乾燥、 あるいは空気中で 8 0 °Cで乾燥し、 さらに紫外線硬化、 現像処理によるバイァホ —ル用の孔形成、 及び熱硬化を行う。 その結果、 第 1の層間絶縁層 8 aが形成さ れる。
5 . 引き続き、 第 1の層間絶縁層 8 aの表面をクロム酸等の粗化剤で処理する ことによって、 多数のアンカー用凹部を備える粗化面を形成する。
6 . この後、 常法に従って触媒核付与、 永久レジス 卜 1 0の形成、 活性化処理 及び無電解銅めつきを行うことによって、 内側導体層 9 a及びバイァホール 1 1 を形成する。 バイァホール 1 1は層間絶縁材に設けられた孔の壁面及び底面をめ つき膜で被覆して形成されており、 下層と- h層の導体層 9 a， 9 bを電気的に接 続する。 孔の壁面は粗化処理 （図示しない） されており、 めっき膜が密着して、 剥離しにく くなつている。
7 . さらに、 同じ接着剤を塗布して、 硬化させることにより、 第 2の層間絶縁 層 8 bを形成する。
8 . 次いで、 得られた第 2の層間絶縁層 8 bの表面を粗化剤で処理することに よって、 粗化面を形成する。 この後、 触媒核付与、 永久レジスト 1 0の形成、 活 性化処理及び無電解銅めつきを行い、 所定部分に外側導体層 9 b、 パッ ド 1 2 A， 1 2 B , 1 3及びバイァホール 1 1を形成する。 基板の両面に感光性樹脂を塗布 して、 これを露光、 現像処理することにより、 パッ ド 1 2 A， 1 2 B、 1 3を露 出させて、 ソルダーレジス 卜 1 9を形成する。
9 . ノ ヅ ド 1 2 A， 1 2 B , 1 3に十-田層 S Lを形成する。 最初に、 パッ ド 1 2 A , 1 2 B , 1 3にニッケル一金めつき （図示しない） を施し、 印刷法にて半 田ペース トを印刷し、 これをリフローして半田バンプを形成するか、 半田パター ンが形成されたフィルムを積層し、 これを加熱して半田を転写することにより半 田層 （半田バンプ） を形成する。
以上の工程を絰ると、 所望の配線基板 1が完成する。 そして、 得られた配線基 板 1上にベアチップ C 1を搭載すれば、 図 1のような電子部品搭載装置 M 1を得 ることができる。 さて、 本実施例の配線基板 1によると、 第 1のパッ ド群の中央部に位置するィ ン夕一ナルパッ ド 1 2 Aは、 いずれも外側導体層 9 bに接続されることなく、 ノ ィァホール 1 1がインターナルパッ ド 1 2 Aを兼ねて、 内側導体層 9 aに直接電 気的に接続されている。 つまり、 各イン夕一ナルパッ ド 1 2 Aは、 バイァホール 1 1を介して内側導体層 9 aに電気的に接続されている。 そのため、 第 1のパッド群が形成されている第 2の層間絶縁層 8 b上において、 基板外周部への外側導体層 9 aの引き出しを行う必要がない。 よって、 イン夕一 ナルバヅ ド 1 2 Aの外側にエクスターナルパッ ド 1 2 Bが配置されていたとして も、 配線を行う際にそれらが特に邪魔になるということもない。 そして、 上記の ようにィンターナルパッ ド 1 2 Aから引き出される外側導体層 9 bが存在しなく なる結果、 エクスターナルパッ ド 1 2 Bから引き出される外側導体層 9 bを密に 配線することが可能になる。 即ち、 従来の構成に比べて、 全体的に配線密度を高 くすることができる。 また、 本実施例では、 ビルドアップ多層配線層 B 1 , B 2を構成する層間絶縁 層 8 a , 8 bの形成に際して、 酸や酸化剤に難溶性の感光性樹脂と酸や酸化剤に 可溶性の耐熱性樹脂粒子とからなる接着剤が使用されている。 そのため、 紫外線 による露光に際してバイァホール形成位置に現像残りが生じにくい。 この理由は明確ではないが、 耐熱性樹脂粒子が存在している方が、 感光性樹脂 のみを溶解する場合に比べて樹脂全体の溶解量が少なく、 また現像残りが発生し た場合でも、 粗化処理によって耐熱性粒子が溶解する際に、 その耐熱性粒子と感 光性樹脂とが--緒に溶解されてしまうからであると考えられている。 よって、 従来よりも小径のバイァホール 1 1を容易にかつ確実に形成すること ができる。 勿論、 アディティブ法によって形成される導体層 9 a， 9 bは、 従来 のサブトラクティブ法に従って形成されるものに比べてファインなものになる。 ゆえに、 従来構造に比べて、 配線密度を高くすることができる。 本実施例においては、 ノ ソ ド 1 2 , 1 3間をつなぐ内側導体屑 3 , 4， 9 b及 び外側導体層 9 bが、 バイァホール 1 1によって接続され、 かつ、 基板中心部か ら外周部に向かって順方向にかつ放射方向に配線されている。 従って、 -- M外周 部まで引き出した配線を再び中心方向に引き戻す、 という図 8の従来の構造とは 異なっている。 このような配線の引き戻しがない分だけ、 パッ ド 1 2 , 1 3間を 接続する配線の長さが短くなり、 配線効率も確実に向上する。 このため、 処理速 度の速い電子部品搭載装置 M 1 を突現することができる。 さらに、 本実施例の配線基板 1では、 ベース基板 2の導体屑 3 , 4ばかりでな く、 ビルドアップ層 B l , B 2の導体層 9 a , 9 bにも配線が形成されていると いう特徴がある。 このため、 ベース基板 2にスルーホール 6を設けても、 それが 配線に特に悪影響を及ぼすということもなく、 ベース基板上のスペースを有効に 活用することができる。 これは、 電子部品搭載用基板 1の大型化を確実に回避で きることを意味する。 本実施例の配線基板 1では、 表面 S 1及び裏 t&i S 2にほぼ同じ厚さのビルドア ップ層 B l , B 2が設けられている。 このため、 ベース基板 2の両側に加わる応 力がほぼ等しくなつて、 それらが互いに相殺されやすくなる。 よって、 反りにく い配線基板 1を実現することができる。 さらに、 本実施例ではビルドアッブ多層配線層 B 1 , B 2を両面に形成してい るため、 例えば表面 S 1のみに形成した場合よりも、 高密度化及び小型化を図る ことができる。 なお、 本実施例は例えば次のように変更することが可能である。
図 2は、 別の配線基板 1 8上にベアチップ C 1を搭載してなる電子回路部品搭 載装置 M 2を示す。 この配線基板 1 8では、 表面 S 1だけに 3層構造のビルドア ップ多層配線層 B 3が設けられている。 一方、 第 2のパッ ド群を構成するパッ ド 1 3は、 裏面 S 2に形成された導体層 4に接続されている。 そして、 裏面 S 2の 導体層 4は、 全体的にソルダ一レジス ト 1 9によって被覆されている。 このよう な構成であっても、 前記実施例と同様の作用効果を奏する。 ビルドアップ多層配線層 B 1〜： B 3の積層数、 すなわち、 層間絶縁層 8 a , 8 bの数は 2または 3に限定されることはなく、 それ以外の数であってもよい。 ま た、 表面 S 1における積層数及び裏面 S 2における積層数は、 必ずしも同一でな くてもよい。 ベース基板として、 4乃至 8層板等の多層板を使用してもよい。 なお、 低コス ト化を優先する場合には、 単層のベース基板 2を選択することが有利であり、 さ らなる高密度化及び小型化の達成が望まれる場合には多層板を選択することが有 利である。 第 2の接続端子群を構成するパッ ド 1 3上には、 実施例のバンプ 1 4に代えて ピンを設けることも可能である。 また、 バンプ 1 4もピンも設けない構成とする ことも勿論可能である。 また、 部品搭載エリアは、 実施例とは異なり、 複数であ つてもよい。 第 2のパッ ド群を構成するパッ ド 1 3は、 裏面 S 2のビルドアップ多層配線層 B 2の全体にわたって設けられていてもよい。 この構成であると、 より多くのパ T/JP9
- 14- ッド 13を配置することができる。 ビルドアップ多層配線層 B 1〜B 3を構成する導体層 9 a, 9 bは、 無電解銅 めっき以外の金属めつき （例えば、 無電解ニッケルめっきや無電解金めつきなど） であってもよい。 また、 めっきのような化学的成膜方法によって形成される金属 層に代え、 例えばスパッタリング等の物理的薄膜方法によって形成される金属層 を選択することも可能である。 配線基板 1上に搭載される電子回路部品は、 実施例のベアチップ 2のほかに、 例えば B G A (Bump Grid Array) , Q F N (Quatro Flat Non-Leaded Array) , ショー トピンを持つ P G A (Pin Grid Array)等の半導体パッケージであってもよい。 イン夕一ナルバヅ ド 1 2 Aは、 必ずしもバイァホール 1 1の上面に ώ接接続さ れていなくてもよく、 例えば基板外周部まで延びていない短い外側導体層 9 bを 介してバイァホール 1 1に接続されていてもよい。 熱硬化性樹脂を感光化した樹脂、 熱可塑性樹脂及び耐熱性樹脂の組み合わせ (a 】 +a 2 +b) は、 実施例の組み合わせ以外にも、 以下に列挙されるよう なものであってもよい。 即ち、 a l +a 2 +b 二
エポキシァクリレート +PE S+ァミノ樹脂，
エポキシァクリレート + P S F + EP,
エポキシァク リ レート +フエノキシ樹脂 +EP,
エポキシァクリレート + P E + EP,
エポキシァクリレート + P S F +アミノ樹脂，
エポキシァクリレート +フエノキシ樹脂 +ァミノ樹脂，
エポキシァクリ レート + P E +ァミノ樹脂，
エポキシァクリレート + PE S+アミノ樹脂及び E P，
エポキシァクリレート + P S F+アミノ樹脂及び EP,
エポキシァクリレート +フエノキシ樹脂 +アミノ樹脂及び EP， エポキシァクリレート + PE +アミノ樹脂及び EP，
感光性 P I+PES+EP,
感光性 P I +PE S+ァミノ樹脂，
感光性 P I+PSF+EP,
感光性 P I +フヱノキシ樹脂 +EP，
感光性 P I +PE+EP,
感光忤 P I +PSF+ァミノ樹脂，
感光性 P I +フヱノキシ樹脂 +ァミノ樹脂，
感光性 P I +PE+ァミノ樹脂，
感光性 P I + P E S +アミ ノ樹脂及び E P,
感光性 P I+PSF+ァミノ樹脂及び E P ,
感光性 P I +フヱノキシ樹脂 +ァミノ樹脂及び EP，
感光性 P I +PE+ァミノ樹脂及び EP,
リレート及び感光性 P I +PE S +ァミノ樹脂，
ェ リレー卜及び感光性 P I + P S F + E P，
エポキシァクリレート及び感光性 P I +フエノキシ樹脂 + E P ,
エポキシァクリレー 卜及び感光性 P I + P E + E P ,
エポキシァクリ レー 卜及び感光性 P I +P S F+ァミノ樹脂，
エポキシァクリ レート及び感光性 P I +フニノキシ樹脂 +ァミノ樹脂， エポキシァクリレート及び感光性 P I+PE+ァミ ノ樹脂，
エポキシァクリレート及び感光性 P I+PES+ァミノ樹脂及び E P , エポキシァクリレート及び感光性 P I + P S F +ァミノ樹脂及び E P , エポキシァクリレート及び感光性 P I +フエノキシ樹脂 +アミノ樹脂及び E P エポキシァクリレート及び感光性 P I +PE+ァミノ樹脂及びEP。 勿論、 ここ に列挙されていない他の組み合わせであっても許容される。 次に、 本発明を具体化した第 2実施例を図 3〜図 7に基づき詳細に説明する。 図 3は電子部品搭載用の配線基板 51のほぼ 4分の 1を破断して示す。 配線基 板 5 1は、 コア材としてガラスエポキシ基板 54を備えている。 なお、 ガラスェ ポキシ基板 5 4のほかにも、 例えばポリイミ ド基板や B T (ビスマレイミ ド トリ ァジン） 樹脂基板を使用することも可能である。 某板 5 4の両面には、 アディテ イブ法特有の接着剤によって接着剤層 （絶縁層） 5 5が形成されている。 この接 着剤層 5 5の表面は、 多数のアンカー用凹部を備えるように粗化されている。 こ こで、 接着剤としては、 硬化処理により酸あるいは酸化剤に難溶性となる感光性 樹脂と、 酸あるいは酸化剤に可溶性の硬化処理された耐熱性樹脂粒子とからなる ものが使用される。 このような組成の接若剤は、 細かい画像を精度よく形成する J:で好適だからである。 接着剤の詳細な紐成は前記実施例と同様である。 粗化された前記接着剤屑 5 5の表面には、 感光性樹脂からなる永久レジスト 5 6が形成されている。 永久レジスト 5 6が形成されていない部分には、 無電解銅 めっきによってパッ ド 5 3等の導体屑が形成されている。 配線基板 5 1の裏面、 即ち、 マザ一ボードに対向する面にも、 導体屑 （[¾示略） が形成されている。 一方、 チップが搭載される配線基板 5 1の表面において、 そのほぼ中央には部 品搭載エリア A 1が区画されている。 また、 配線基板 5 1の表面において、 部品 搭載エリア A 1の外周には、 複数の信号線 5 2及び複数の円形状のパッ ド 5 3が 形成されている。 複数のパッ ド 5 3は、 部品搭載エリア A 1の外周において、 4 つのパッ ド列 L 1〜L 4を構成し、 かつ、 ジグザグ状に密笫して ¾置されている。 パッ ド 5 3には、 1本の信号線 5 2が接続されている。 信 線 5 2のうちの大 部分は、 基板外周部に向かって放射状に延びている。 このような信号線 5 2の一 端は、 基板外周部に離散して形成されたスルーホール （図示略） を介し、 基板 5 1の裏面に離散して配置された複数のパッ ド （図示略） にそれそれ接続されてい る。 また、 前記信号線 5 2のうちの一部は極めて短く、 隣接するインタステイシ ャルバィァホール 5 7に接続されている。 本実施例において、 各信号線 5 2は、 所定幅の第 1配線パターン 5 8、 その第 I Sti線パターン 5 8よりも幅の広い第 2配線パターン 5 9、 及び両配線パターン を接続するほぼ台形状のテーパー形状のパターン 6 0を備えている。 第 1配線パ 夕一ン 5 8は、 配線密度が相対的に高い領域である基板ほぼ中央部に配置され、 前記各パッ ド 5 3に接続されている。 一方、 第 2配線パターン 5 9は、 配線密度 が相対的に低い領域である基板外周部に配置されている。 従って、 各信号線 5 2 は配線密度の変化に応じて、 その幅が変化している。 第 1配線パターン 5 8及び 第 2配線パターン 5 9はテ一パ一形状のパターン 6 0により、 それらに共通の中 心線 C Lに沿って接続されている。 テーパー形状のパターン 6 0の両側緣 T 1は 中心線 C L及び各配線パターン 5 9の両側縁に対して所定の角度 をもって傾斜 している （図 5参照） 。 すなわち、 テーパー形状のパターン 6 0の幅は第 1配線 パターン 5 8の幅から第 2配線パターン 5 9の幅に向かって増加するように設定 されている。 ここで、 図 5 ( a ) に示すように、 角度 は、 1 0。 〜4 5。 であること、 さ らには 1 5。 〜 4 0 ° であること、 特には 2 0 ° 〜 3 5であることが好ましい。 なお、 前記角度 βを 1 0 ° 〜4 5 ° に設定すると、 C A D (Computer Aided Design System)により自動配線を行う場合にも好都合である。 一方、 図 5 ( c ) に例示するように角度 が 1 0。 未満であると、 テ一パ一形状のパターン 6 0が 長くなつて、 配線がし難くなるおそれがある。 また、 1 5 ( b ) に例^するよう に角度 ( が 4 5 ° を越えると、 永久レジスト 8 6に ¾生するクラックを確実に防 止することができなくなるおそれがある。 さらに、 図 4に示すように、 テーパー形状のパターン 6 0の側縁が第 1及び第 2配線パターン 5 8， 5 9に連結される部分 C 1 , C 2には、 丸め付けが施され て、 コーナーが除去されている。 本実施例の配線基板 5 1における各部の寸法 W 1〜W 9は、 以下の範囲内に設 定されている。 図 6に W 1で示すパ ヅ ド 5 3間のピッチは 1 1 mil 〜 1 7 mil で あり、 W 2で示すパヅ ド 5 3間のピッチは 5 . 5 mil 〜 8 . 5 mil である。 W 3 で示すパッ ド 5 3間のピッチは、 8 mil 〜 1 2 mil である。 W 4で示すィン夕ス ティシャルバィァホール 5 7の最大内径は、 4 mil 〜6 mil である。 なお、 ノ ヅ ド 5 3の径もこの値に等しい。 W 5で示すィン夕スティシャルバイァホール 7の 最小内径は、 3 mil〜 4 milである。 W 6で示す第 1配線パターン 5 8の幅は 1 . 3 mil 〜2 mil であり、 W 7で示す第 1配線パターン 5 8間のスペースは 1 . 3 mil 〜2 mil である。 また、 図 3に W 8で示す第 2配線パターン 5 9の幅は 2 . 8 mil〜5 . 8 milであり、 W 9で示す第 2配線パターン 5 9間のスペースは 1 . 8 mil 〜 3 . 8 mi! である。 尚、 1 milは 1 0 0 0分の 1ィンチで、 約 2 5 . 4 に相 する。 さて、 本実施例によると、 基板中央部に形成された線幅の小さい第 1配線パ夕 —ン 5 8と、 基板外 :！部に形成された線幅の大きい第 2配線パターン 5 9と力 テーパー形状のパターン 6 0により接続されている。 そして、 配線密度が相対的 に高い基板ほぼ中央部においては、 信号線 5 2の幅 W 6 が狭く設 されている。 従って、 第 1配線パターン 5 8間のスペース W 7を十分に確保して好適な絶緣間 隔を比較的容易に確保することができる。 これは、 ¾線密度が相対的に高い領域 における配線の困難性を解消する。 より具体的には、 パッ ド 5 3同士が近接して いたとしても、 それらの問に複数の信^線 5 2を通すことができる。 また、 本実施例では、 図 3に示すように配線密度の低い基板外周部において、 信号線 5 2の幅 W 8が広げられている。 よって、 狭い均一な幅を有する信号線 6 2のみを用いた従来構成 （図 9参照） に比べて、 |¾線抵抗が小さくなり、 回路に 誤動作が生じにく くなる。 また、 本灾施例では、 線幅の異なる第 1配線パターン 5 8と第 2配線パターン 5 9とが、 線幅が連続して変化するテ一パ一形状パター ン 6 0によって接続されている。 そのため、 第 1配線パターン 6 2 bに第 2配線 パターン 6 2 aを^接接続した従来例 （図 9参照） と比べて、 永久レジス ト 5 6 の特定部分に応力が集中しにくい。 従って、 図 1 0の従来例に示すような、 永久 レジス卜 6 3におけるクラック 6 4の発生を確実に防止することができる。 よつ て、 本突施例の電子部品搭載用の配線基板 5 1は、 信頼性に優れたものとなって いる。 なお、 本第 2実施例は例えば次のように変更することが可能である。
図 7に す配線基板 6 5においては、 テーパー形状のパターン 6 6によって、 第 1及び第 2配線パターン 5 8， 5 9が接続されている。 この例における接続部 6 6は両配線パターン 5 8 , 5 9の中心線〇 1， C L 2と平行に延びる第 1側 縁 6 6 aと、 両中心線 C L l , C L 2に対して傾斜する第 2側縁 6 6 bとを備え ている。 この構成であっても、 実施例と同様の作用効果を奏する。 また、 この場 合、 応力が集中しやすい交差部分の数が減少するため、 図 3に示す第 2実施例よ りもさらにクラックが生じにく くなるという利点がある。 各信号線 5 2を構成する配線パターン 5 8 , 5 9は、 第 2実施例のように必ず しも 2種類でなくてもよく、 基板表面上の配線密度に応じて 2段階以上に配線の 幅を増加させてもよい。 産業上の利用可能性
以上詳述したように、 本発明によれば、 配線基板の高密度化及び小型化を達成 することができ、 配線設計が容易となるという優れた効果を発揮する。

Claims

請求の範囲
1 . スルーホールを有するベース基板の表面側に密集して形成された複数の接 続端子からなる第 1の接続端子群と、
前記ベース基板の裏面側の少なくとも外周部に形成された複数の接続端子から なる第 2の接続端子群とを備え、
第 1の接続端子群と第 2の接続端子群とがスルーホールを介して接続された電 子回路部品搭載用基板であって、
前記ベース基板の表面にはビルドアップ多層配線層が形成され、 そのビルドア 、ソプ配線層は、 交互に積層された少なくとも 1つの導体層及び少なくとも 1つの 絶縁層を含み、
前記各絶縁層は、 各導体層を電気的に接続するための複数のバイァホールを備 えるとともに、 前記導体層はスルーホールと電気的に接続され、
前記第 1の接続端子群は、 前記ビルドアツプ多層配線層の最外層に形成される ことを特徴とする電子回路搭載用基板。
2 . 前記第 1の接続端子群は、 ビルドアップ多層配線層の最外層に形成される とともに、 それらの接続端子群の中央部の接続端了-群は、 バイァホールを介して 前記ビルドアップ多層配線層の導体層と電気的に接続されている 求頃 1に記載 の電子回路搭載用基板。
3 . 前記ベース基板の表面及び裏面にはビルドアップ多層配線層が形成され、 そのビルドアツプ配線層は交互に積層された少なくとも 1つの導体層及び少なく とも 1つの絶縁層を含み、
前記各絶緣層は、 各導体層を電気的に接続するための複数のバイァホールを備 えるとともに、 導体層はスルーホールと電気的に接続され、
前記第 1の接続端子群及び第 2の接続端子群は、 それそれ該ビルドアップ多層 配線層の最外層に形成されるとともに、
前記第 1の接続端子群の中央部に位置する接続端子及び第 2の接続端子群を構 成する各接続端子は、 バイァホールを介して前記ビルドアップ多層配線層の導体 屑と電気的に接続されている請求頃 1に記載の電子回路搭載用基板。
4 . 前記ビルドアップ配線層は、 交互に積層された少なくとも 1つの導体層及 び少なく とも 1つの絶縁層を含み、
前記各絶縁屑は、 各導体層を電気的に接続するための複数のバイァホールを備 えるとともに、
前記導体層は、 バイァホールにより接続されつつ基板外周部に向かって顺方向 にかつ放射方向に配線されている請求項 1に記載の電子回路搭載用基板。
5 . 前記絶縁層は、 感光性樹脂から形成されている請求項 1に記載の電子部品 搭載用基板。
6 . 前記絶縁層は、 酸あるいは酸化剤に難溶性の感光性樹脂と、 酸あるいは酸 化剤に可溶性の硬化処理された耐熱性樹脂粒子とから形成されている請求 ¾ 1に 記載の電子部品搭載用基板。
7 . 前記絶緣層は、 酸あるいは酸化剤に難溶性であって熱硬化性樹脂を感光化 した樹脂及び熱可塑性樹脂の複合樹脂と、 酸あるいは酸化剤に "J溶性の耐熱性樹 脂粒子とからなる請求項 1に記載の電子部品搭載用の基板。
8 . 前記熱硬化性樹脂を感光化した樹脂は、 エポキシァクリレー卜及び感光性 ポリイ ミ ドからなるグループから選択された少なくとも一つの樹脂であり、 前記 熱可塑性樹脂は、 ポリエ一テルスルホン、 ポリスルホン、 フエノキシ樹脂及びポ リエチレンからなるグループから選択された少なくとも一つの樹脂である請求項 7に記載の電子部品搭載用の基板。
9 . 前記耐熱性樹脂粒子は、 ァミノ樹脂粒子及びエポキシ樹脂粒子からなるグ ループから選択された少なくともひとつからなる請求項 6に記載の電子部品搭載 用の基板。
1 0 . 前記絶縁層はエポキシァク リ レート、 ポリエーテルスルホン、 エポキシ 樹脂粒子及び感光性モノマーを含む請求頃 1に記載の電 部品搭載用の基板。
1 1 . 前記エポキシ樹脂粒子に代えてメラミン樹脂粒子を含む請求項 1 0に記 載の' '子部品搭載用の基板。
1 2 . 前記酸あるいは酸化剤はクロム酸、 クロム酸塩、 過マンガン酸塩、 塩酸、 リン酸、 ギ酸、 硫酸及びフッ酸を む,清求項 6に ¾載の ^子部品搭載用の基板。
1 3 . 絶縁層の上に複数の接続端子及び信 線が設けられ、 前記複数の接続端 子は、 密集した状態で形成され、 それら複数の接続端子にそれそれ信 線が接続 された電子部品搭載用基板であって、
各信号線は、 線幅が異なる複数の配線パターンとそれら線幅の異なる配線パ夕 ーン同: i:を接続してその幅が連続的に変化するテーパー状のパターンとからなり、 かつ、 前記信号線の線幅は、 配線密度が相対的に^い領域の方が相対的に低い領 域よりも小さくなるように形成されていることを特徴とする崈 i1部品搭載用基板。
1 4 . 前記信号線の線幅は、 基板外周部ほど大ききなるように形成されている 請求項 1 3に記載の電子部品搭載用基板。
1 5 . 前記テーパー状のパターンの各側縁は、 配線パターンの各側縁に接続さ れ、 その接続部分には丸め付けが施されている請求項 1 3に記載の電子部品搭載 用基板。
1 6 . 前記線幅の異なる配線パターンは、 第 1配線パターンと、 その第 1配線 パターンよりも線幅の広い第 2配線パターンとからなり、 また、 第 1配線パター ンと第 2配線パターンとを接続するテーパー形状のパターンは側縁を備え、 さら に前記第 1配線パターン及び第 2配線パターンは共通の中心線を備え、 前記テ一 パ一形状のパターンの側縁は、 前記中心線に対して 1 0〜 4 5 ° の角度をもって 傾斜している請求項 1 3に記載の電子部品搭載用基板。
1 7 . 前記絶縁層の表面は粗化されている請求項 1 3に記載の電子部品搭載用 基板。
1 8 . 前記絶縁層は、 酸あるいは酸化剤に難溶性となる耐熱性樹脂と、 酸ある i、は酸化剤に可溶性の硬化処理された耐熱性樹脂粒子からなる請求項 1 3に記載 の電 7部品搭載用基板。
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