TWI455270B - 具有穿過埋入式絕緣層在半導體區域間的接點之裝置及其製造方法 - Google Patents

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Description

具有穿過埋入式絕緣層在半導體區域間的接點之裝置及其製造方法 發明領域
本發明之領域係在一絕緣體上半導體(SeOI)基底上產生的半導體裝置。
 發明背景
此一SeOI基底包含藉由一埋入式絕緣層與一基底層分離的一薄層半導體材料。
在此種基底上產生的一半導體裝置大體具有一在絕緣層上的薄層中產生的導電區域，例如FET電晶體的汲極區或源極區，或與FET電晶體相聯結以將電荷注入其通道內的雙極電晶體之射極區域。
一SeOI基底上的半導體裝置也可包括一在絕緣層之下的基底層上產生的導電區域，例如正對一FET電晶體之通道的埋入式後控制閘極區域。
必須產生連接以供給此等各種不同類型的導電區域。大體而言，此等連接在半導體基底之正面側上產生。因此，對於一FET電晶體而言，將典型地有一字線WL、一位元線BL及一源極線SL，它們藉由正面側上產生的金屬連接體分別連接至前控制閘極區域、汲極區及源極區。
大體而言，想要限制金屬連接體之數目，以簡化半導體裝置的製造，尤其考慮到光刻操作。
另外，大體上想要限制半導體裝置之覆蓋區(即，後者佔據的區域)。現今，經由正面作出連接必然增加覆蓋區。
甚至在多數情況下，想要盡可能簡化此等連接體的產生。
 發明概要
本發明之目的是滿足此等需求，且為此目的，本發明之一第一層面是在一絕緣體上半導體基底上產生一半導體裝置，該半導體裝置包含一藉由一埋入式絕緣層與一基底層分離的薄層半導體材料，該裝置在該薄層中包含一第一導電區域，且在該基底層中包含一第二導電區域，且其特徵在於，穿過該絕緣層將該第一區域連接至該第二區域的一接點。
此一裝置之某些較佳、但非限制性特徵如下：
-該第一區域，該第二區域及該接點具有同一類型的導電性；
-該第一區域是一電晶體之汲極區，而該第二區域屬於一埋入式位元線；
-該第一區域是一電晶體之源極區，而該第二區域屬於一埋入式源極線；
-該第一區域構成一雙極電晶體之射極，且該第二區域屬於一埋入式注入線；
-該第二區域是一電晶體之一後控制閘極區域，且該第一區域屬於一後控制閘極驅動線；
-該接點由一金屬互連材料形成；且
-該第一區域及該第二區域具有相反類型的導電性，且該接點具有一上區及一下區，上區之導電性與第一區域之導電性類型相同，且下區之導電性與第二區域之導電性類型相同。
依據另一層面，本發明關於一在一絕緣體上半導體基底上製造一半導體裝置之方法，該基底包含一藉由一絕緣層與一基底層分離的薄層半導體材料，該裝置在該薄層上包含一第一導電區域，且在該基底層上包含一第二導電區域，且該製造方法之特徵在於，形成一穿過該絕緣層將該第一區域連接至該第二區域的接點。
在一絕緣體上半導體基底上製造一半導體裝置的製造方法，該基底包含藉由一絕緣層與一基底層分離的一薄層半導體材料，該裝置在該薄層上包含一第一導電區域，且在該基底層上包含一第二導電區域，該製造方法之特徵在於，形成穿過該絕緣層將該第一區域連接至該第二區域的接點。
此一製造方法之某些較佳、但非限制性特徵如下：
-要形成該接點，實施以下步驟：
‧　蝕刻該半導體基底以在其中形成一溝槽，該溝槽穿過該第一區域，延伸出該埋入式絕緣層，直到到達第二區域為止；及
‧　以一互連材料填充該溝槽；
-該互連材料是一半導體材料；
-該互連材料被預摻雜；
-其進一步包括在該溝槽中摻雜半導體材料的步驟；
-該溝槽之一上區及一下區被相反摻雜；
-上區與下區之間的邊界與絕緣層持平；
-上區與下區之間的邊界與第一區域之上的薄層持平；且
-該互連材料是金屬的。
圖式簡單說明
在閱讀下列本發明之非限制性範例形式的較佳實施例之詳細說明以及參考附圖後，本發明之其他特徵、物件及優勢將更明顯，在該等附圖中：
-第1圖繪示在絕緣層之下且經由一穿過該絕緣層的接點被連接至一FET電晶體之汲極區的埋入式位元線的一可能實施例；
-第2圖繪示在該絕緣層之下，且經由一穿過該絕緣層的接點被連接至一源極區的埋入式源極線SL的一可能實施例；
-第3圖繪示在該絕緣層之下，且經由一穿過該絕緣層的接點被連接至一雙極電晶體之射極區域的埋入式注入線的一可能實施例；
-第4圖繪示一半導體裝置的二導電區域，一第一區域置放在該薄層中，而第二區域置放在該基底層中；
-第5圖繪示一溝槽的產生，該溝槽穿過該第一區域，延伸出該埋入式絕緣層，直接進入該第二區域；
-第6圖繪示以一互連材料填充該溝槽；
-第7a圖及第7b圖繪示二供選擇的蝕刻該互連材料的方法，此二種方法分別以光刻遮罩或不以光刻遮罩實施；
-第8圖繪示一實施例，其中該第一導電區域不接觸該SeOI基底之正面；及
-第9圖繪示一實施例，其中該第一區域及該第二具有相反類型的導電性。
 較佳實施例之詳細說明
本發明之目的是以一簡單方式提供一線連接至一SeOI基底上的一半導體裝置之一半導體區域。
詳言之，本發明之目的是限制該裝置之覆蓋區，且限制金屬連接體的使用。
為了實現此目的，本發明提出由穿過該絕緣層的接點將該半導體區域連接至在該絕緣層另一側上的SeOI基底上的另一半導體區域。
因此，當考量一第一半導體區域置放在SeOI基底之薄層上時，此一第一區域經由穿過該絕緣層的一接點被連接至一存取線，該存取線由在埋入式絕緣層之下的基底層中的一第二半導體區域形成。
相反地，當考慮置放在該基底層上的一第一半導體區域時，此一第一區域經由穿過該絕緣層的一接點被連接至一存取線，該存取線由在埋入式絕緣層之上的薄層中之一第二半導體區域形成。
第一情況關於例如一FET電晶體之汲極區或源極區類型的薄層中的第一區域。本發明因而可在絕緣層之下的基底層中埋入位元線BL或源極線SL。
第一情況也關於與一FET電晶體相聯結以注入電荷到其通道中的一雙極電晶體之射極區域類型之薄層中的一第一區域。本發明因而可在絕緣層之下的基底層中埋入連接至射極區域的注入線IL。
第二情況關於例如基底層中為後控制閘極區域類型的一第一區域，該後控制閘極區域被置放在絕緣層之下，正對一FET電晶體之通道。本發明因而可以以一後控制閘極驅動線經由該SeOI基底之正面接入此一埋入式後控制閘極。
在本發明之脈絡中，「半導體區域間的連接」一詞被理解成意指具有同一類型導電性的半導體區域間的一歐姆接面及具有相反類型導電性的半導體區域間的一pn接面兩者。
第1圖到第3圖是依據本發明之第一層面的一可能實施例的半導體裝置之截面圖，該半導體裝置在一SeOI(絕緣體上半導體)基底，較佳地一SOI(絕緣體上矽)基底上產生，其包含經由一埋入式絕緣層與一基底層分離的一薄層半導體材料。
該絕緣層例如是一BOX(埋入式氧化物)層，典型地是一SiO2 層。
此處的半導體裝置是一DRAM記憶體胞元(DRAM表示動態隨機存取記憶體)。該記憶體胞元包含一FET電晶體，該FET電晶體具有一源極S、一汲極D1及一浮動通道C1。一閘極介電層及一控制閘極依序置於浮動通道C1上。
汲極D1及源極S較佳地與埋入式氧化層BOX接觸，使得FET電晶體被完全耗盡。
因而源極S可在二相鄰記憶體胞元之間共用(因而其也用作具有一汲極D2及一通道C2的FET電晶體之源極區)。此種共用使一記憶體胞元之覆蓋區能夠減少。
汲極D1連接至一位元線BL，源極S連接至一源極線SL，而該控制閘極連接至一字線WL1。
在第1圖所示實施例之脈絡中，汲極D1構成薄層中的一第一半導體區域(例如在一npn-FET電晶體情況中為摻雜n+ 的)，汲極D1經由穿過絕緣層BOX的一接點I1連接至一埋設在絕緣層BOX下之基底層中的位元線BL。位元線BL因而形成該基底層中的一第二半導體區域。
如第1圖所示，位元線BL可被特別置放成用提供給各該汲極區的穿過該絕緣層之接點I1、I2，沿著一記憶體陣列之一列將該等汲極區D1、D2連接在一起。
在第2圖所示實施例之脈絡中，源極S構成薄層中的一第一半導體區域(例如一npn-FET電晶體情況中為摻雜n+ 的)，源極S經由穿過絕緣層BOX的一接點IN 連接至埋設在絕緣層BOX之下的基底層中的源極線SL。因而源極線SL形成在該基底層中的一第二半導體區域。
應指出源極線SL可特別被置放成用提供給各該源極區的穿過該絕緣層之一接點，沿著一記憶體陣列之一列將該等源極區連接在一起。埋入式源極線SL因而與字線WL1、 WL2平行。
在第3圖所示實施例之脈絡中，一雙極電晶體與該FET電晶體相聯結，以將電荷注入通道C1，該雙極電晶體之基極由FET電晶體之源極S形成，且其集極由電晶體之通道C1形成。該雙極電晶體具有一射極E，該射極E構成該薄層內的一第一半導體區域(例如一npn-FET電晶體情況中為摻雜p+ 的)。射極E經由穿過絕緣層BOX的接點IP 連接至一埋設在絕緣層BOX之下的基底層內的注入線IL。注入線IL因而形成在基底層內的一第二半導體區域。
在第1圖到第3圖所示範例中，第一區域及第二區域具有同一類型的導電性(在第1圖及第2圖中是n+ ，在第3圖中是p+ )，因而互連體I1、I2、IN 、IP 由具有同一類型導電性的半導體材料產生。
將理解用一摻雜型半導體材產生存取線免於必須使用金屬連接體。
另外，埋設此等線之事實空出正面之表面。此一結構在一埋設存取線可在多個記憶體胞元下延伸的範圍內是具有相對撓性的，故單一連接體對定址該線且因而定址該等多個胞元是必要的。
也會理解該等埋入線(第1圖中的位元線、第2圖中的源極線、第3圖中的注入線)較佳地經由一導電性相反性的井W與基底層隔離，以產生用於橫向及下面隔離的二極體。
然而，本發明還擴大至第一區域及第二區域的導電性相反的情況。在此情況中，接點使一p-n接面能產生。
接點可進而具有一與第一區域之導電類型相同的上區及一與第二區域之導電類型相同的下區。
在一可選擇實施例中，接點可藉由一金屬性質的材料，特別是矽化物(例如WSiO2 )產生。
應注意雖然記憶體電晶體已在第1圖、第2圖及第3圖中繪示，然而很明顯本發明適用於邏輯MOS電晶體間全部類型的連接體。
依據本發明之第一層面的一半導體裝置之各種不同實施例將在下文參考第4-9圖予以描述。
第4圖繪示一SeOI基底，其包含藉由一埋入式絕緣層3與一基底層2分離的一薄層1。薄層1依據該裝置是完全耗盡還是部份耗盡而典型地具有在數nm到數十nm間的厚度。絕緣層3本身具有典型地在1nm到數十nm間的厚度。
一第一半導體區域4被置放在絕緣層上的薄層1中，而一第二半導體區域5被置放在絕緣層下的基底層中。
將理解該第一及第二區域4、5不一定要在下文所述之互連體形成前產生，它們可在形成期間產生，或一旦該互連體形成立即產生。
參考第5圖，該半導體基底被蝕刻以在其中形成一溝槽6，溝槽6穿過第一區域4，延伸出埋入式絕緣層，直到到達第二區域5為止。
如第6圖所示，溝槽6進而以一互連材料7填充。
該互連材料可以是金屬(例如一矽化物WSiO2 )。因此，穿過絕緣層在第一區域4與第二區域5之間形成一歐姆接點。
該互連材料較佳地是一半導體材料，典型地與SeOI基底之薄層是同一材料。
例如一SOI基底，非晶矽或多晶矽被沉積在SOI基底表面上以填充該溝槽。
可選擇地，一矽原子層可藉由ALD(原子層沉積)技術被沉積。
接著一光刻遮罩被置放在SeOI基底表面上，該遮罩覆蓋想要保留的區域。沉積在未覆蓋區域上的一材料進而被蝕刻(參見第7a圖)。
作為一變化態樣(參見第7b圖)，不使用一光刻遮罩，而是實施RIE(反應性離子蝕刻法)類型的一局部蝕刻操作，以移除沉積在基底表面上的全部材料。
沉積材料較佳地被摻雜。因此，當要被連接的區域二者都是n+ 型導電性(參見第1圖及第2圖)，或都是p+ 型傳導電性(參見第3圖)時，沉積材料分別是n+ 型導電性或p+ 型導電性。
應注意該方法可因而需要兩個操作：一者用於以n+ - Si填充某些溝槽，且另一者用於以p+ - Si填充其他溝槽。接著較佳地使用一光刻遮罩以避免任何短路的風險。
就這點而言，應指出進行金屬互連僅需要一填充操作。
作為一變化態樣，該材料可隨後被摻雜。當該要連接的二區域具有同一導電性類型時，在第一區域、絕緣層及第二區域中的溝槽之區域以同一類型被摻雜。
在第8圖所示情況中，第一區域4不與SeOI基底之正面接觸，該溝槽的一上區8及一下區9具有相反類型的導電性，上區與下區之間的邊界與第一區域4上的薄層持平。因此，當要被連接之區域是p+ 型時，該溝槽之下區是p+ 型的，且區域4上的上區是n+ 型的，這在薄單晶層中形成接面。此等相反類型的導電性，可藉由植入或藉由磊晶，如範例所示在上區進行n+ 型摻雜且在下區進行p+ 型摻雜而被獲得。
本發明同樣擴大至第9圖所示情況，要被連接的第一及第二區域具有相反類型導電性，一接點是p-n接面型的。該步驟進而藉由在溝槽中形成導電性類型相反的一上區8及一下區9(上區具有與第一區域類型相同的導電性，例如n+ 型，下區具有與第二區域類型相同的導電性，例如p+ 型)，以剛剛所述之方式被實施。該溝槽之下區與上區間之邊界界定p-n接面之位置。此一接面較佳地被選擇與絕緣層持平。
還應注意如果該溝槽被填充未摻雜半導體材料，則還可能實施一退火操作，使得來自第一區域4及第二區域5的摻雜物擴散回到接點。因而第一區域4及第二區域5之摻雜位準最初必須極高(數量級為1020 )，以考慮到此一位準摻雜向接點的稀釋。如果區域4及5具有同一極性，則產生歐姆接點。相反，如果區域4及5是被相反摻雜，則產生一二極體。應理解因而產生的該二極體藉由形成用於注入的第四驅動電極而可特別將一雙極電晶體與一記憶體胞元相聯結(還參見第3圖)，藉此允許記憶體胞元在一低電壓下操作進行寫入及擦除。
1．．．薄層
2．．．基底層
3‧‧‧埋入式絕緣層
4‧‧‧第一半導體區域
5‧‧‧第二半導體區域
6‧‧‧溝槽
7‧‧‧互連材料
8‧‧‧上區
9‧‧‧下區
BL‧‧‧位元線
BOX‧‧‧埋入式氧化層
C1‧‧‧浮動通道
C2‧‧‧通道
D1、D2‧‧‧汲極
E‧‧‧射極
I1、I2、IN、IP‧‧‧接點
IL‧‧‧注入線
S‧‧‧源極
SL‧‧‧源極線
W‧‧‧井
WL1、WL2‧‧‧字線
第1圖繪示在絕緣層之下且經由一穿過該絕緣層的接點被連接至一FET電晶體之汲極區的埋入式位元線的一可能實施例；
第2圖繪示在該絕緣層之下，且經由一穿過該絕緣層的接點被連接至一源極區的埋入式源極線SL的一可能實施例；
第3圖繪示在該絕緣層之下，且經由一穿過該絕緣層的接點被連接至一雙極電晶體之射極區域的埋入式注入線的一可能實施例；
第4圖繪示一半導體裝置的二導電區域，一第一區域置放在該薄層中，而第二區域置放在該基底層中；
第5圖繪示一溝槽的產生，該溝槽穿過該第一區域，延伸出該埋入式絕緣層，直接進入該第二區域；
第6圖繪示以一互連材料填充該溝槽；
第7a圖及第7b圖繪示二供選擇的蝕刻該互連材料的方法，此二種方法分別以光刻遮罩或不以光刻遮罩實施；
第8圖繪示一實施例，其中該第一導電區域不接觸該SeOI基底之正面；及
第9圖繪示一實施例，其中該第一區域及該第二具有相反類型的導電性。
2．．．基底層
BL．．．位元線
BOX．．．埋入式氧化層
C1．．．浮動通道
C2．．．通道
D1、D2．．．汲極
I1、I2．．．接點
S．．．源極
W．．．井
WL1、WL2．．．字線

Claims (14)

  1. 一種在絕緣體上半導體基底上產製的半導體裝置，該基底包含藉由一埋入式絕緣層與一基底層分離的一薄層半導體材料，該裝置包含在該薄層中之一第一導電區域，在該基底層中之一第二導電區域，在該薄層中之一場效電晶體的一源極區域及一通道區域，且其特徵在於，一穿過該絕緣層將該第一導電區域連接至該第二導電區域的接點，其中該第一導電區域構成一雙極電晶體之射極，該雙極電晶體之基極係由該通道區域形成，且其中該第二導電區域屬於一埋入式注入線。
  2. 如請求項1所述之裝置，其中該第二導電區域是一電晶體的一後控制閘極區域，且其中該第一導電區域屬於一後控制閘極驅動線。
  3. 如請求項1-2中任一項所述之裝置，其中該接點由一摻雜型半導體互連材料形成。
  4. 如請求項1所述之裝置，其中該接點具有一下區及一上區，該下區之導電性與該第一導電區域之導電性類型相同，而該上區之導電性與之相反。
  5. 如請求項4所述之裝置，其中該上區與下區間之邊界與該絕緣層持平。
  6. 如請求項4所述之裝置，其中該上區與該下區間之邊界與該第一導電區域上的該薄層持平。
  7. 一種用於在絕緣體上半導體基底上製造半導體裝置的方法，該基底包含藉由一絕緣層與一基底層分離的一薄 層半導體材料，該裝置包含在該薄層中之一第一導電區域，在該基底層中之一第二導電區域，在該薄層中之一場效電晶體的一源極區域及一通道區域，該方法之特徵在於：形成一穿過該絕緣層將該第一導電區域連接至該第二導電區域的接點，其中該第一導電區域構成一雙極電晶體之射極，該雙極電晶體之基極係由該通道區域形成，且其中該第二導電區域屬於一埋入式注入線。
  8. 如請求項7所述之方法，其中為了形成該接點，實施下列步驟：-蝕刻該半導體基底，以在其中形成一溝槽，該溝槽穿過該第一導電區域，延伸出該埋入式絕緣層，直到達到該第二導電區域為止；及-用一互連材料填充該溝槽。
  9. 如請求項8所述之方法，其中該互連材料是一預摻雜半導體材料。
  10. 如請求項9所述之方法，其中該互連材料是一半導體材料，且該方法進一步包括在該溝槽中摻雜該半導體材料的一步驟。
  11. 如請求項10所述之方法，其中在該溝槽中摻雜該半導體材料之步驟藉由在該溝槽中擴散摻雜物的一退火操作來被執行。
  12. 如請求項9-11中之一項所述之方法，其中該溝槽之一上區及一下區被相反摻雜。
  13. 如請求項12所述之方法，其中該上區與該下區間之邊界 與該絕緣層持平。
  14. 如請求項12所述之方法，其中該上區與該下區間之邊界與該第一導電區域之上的該薄層持平。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9768254B2 (en) 2015-07-30 2017-09-19 International Business Machines Corporation Leakage-free implantation-free ETSOI transistors
DE102015015699A1 (de) 2015-12-04 2017-06-08 Abb Schweiz Ag Elektronisches Leistungsmodul
FR3095891B1 (fr) 2019-05-09 2023-01-13 St Microelectronics Sa Circuit électronique
KR20200143113A (ko) 2019-06-14 2020-12-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US20230171944A1 (en) * 2020-05-28 2023-06-01 Zeno Semiconductor, Inc. A Memory Device Comprising an Electrically Floating Body Transistor
US11894450B2 (en) * 2021-11-18 2024-02-06 Globalfoundries U.S. Inc. Lateral bipolar transistor with emitter and collector regions including portions within In-insulator layer cavities and method

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04280469A (ja) * 1991-03-07 1992-10-06 Mitsubishi Electric Corp 半導体装置
JPH09232537A (ja) * 1996-02-27 1997-09-05 Fujitsu Ltd 半導体装置及びその製造方法

Family Cites Families (106)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4169233A (en) 1978-02-24 1979-09-25 Rockwell International Corporation High performance CMOS sense amplifier
KR100213602B1 (ko) 1988-05-13 1999-08-02 가나이 쓰도무 다이나믹형 반도체 기억장치
US5028810A (en) 1989-07-13 1991-07-02 Intel Corporation Four quadrant synapse cell employing single column summing line
JPH0432446A (ja) * 1990-05-25 1992-02-04 Matsushita Graphic Commun Syst Inc 情報通信装置
JP3003188B2 (ja) 1990-09-10 2000-01-24 ソニー株式会社 半導体メモリ及びその製造方法
JP3128829B2 (ja) 1990-12-26 2001-01-29 ソニー株式会社 半導体メモリ装置
JPH04345064A (ja) 1991-05-22 1992-12-01 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2717740B2 (ja) 1991-08-30 1998-02-25 三菱電機株式会社 半導体集積回路装置
EP0836194B1 (en) 1992-03-30 2000-05-24 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US5325054A (en) * 1992-07-07 1994-06-28 Texas Instruments Incorporated Method and system for screening reliability of semiconductor circuits
US5306530A (en) * 1992-11-23 1994-04-26 Associated Universities, Inc. Method for producing high quality thin layer films on substrates
JP3488730B2 (ja) 1993-11-05 2004-01-19 株式会社ルネサステクノロジ 半導体集積回路装置
US5455791A (en) 1994-06-01 1995-10-03 Zaleski; Andrzei Method for erasing data in EEPROM devices on SOI substrates and device therefor
JP3003088B2 (ja) * 1994-06-10 2000-01-24 住友イートンノバ株式会社 イオン注入装置
JP3549602B2 (ja) 1995-01-12 2004-08-04 株式会社ルネサステクノロジ 半導体記憶装置
JPH08255846A (ja) 1995-03-17 1996-10-01 Nippondenso Co Ltd 半導体装置及びその製造方法
JP3288554B2 (ja) * 1995-05-29 2002-06-04 株式会社日立製作所 イオン注入装置及びイオン注入方法
JPH0982814A (ja) * 1995-07-10 1997-03-28 Denso Corp 半導体集積回路装置及びその製造方法
JPH0982918A (ja) * 1995-09-19 1997-03-28 Toshiba Corp 半導体記憶装置およびその製造方法
US6787844B2 (en) * 1995-09-29 2004-09-07 Nippon Steel Corporation Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same
JP3265178B2 (ja) * 1996-02-20 2002-03-11 株式会社東芝 半導体記憶装置及びその製造方法
JPH10125064A (ja) 1996-10-14 1998-05-15 Toshiba Corp 記憶装置
US6121661A (en) * 1996-12-11 2000-09-19 International Business Machines Corporation Silicon-on-insulator structure for electrostatic discharge protection and improved heat dissipation
JPH10208484A (ja) 1997-01-29 1998-08-07 Mitsubishi Electric Corp 半導体記憶装置のデータ読出回路及び半導体記憶装置
US5889293A (en) * 1997-04-04 1999-03-30 International Business Machines Corporation Electrical contact to buried SOI structures
JP3699823B2 (ja) 1998-05-19 2005-09-28 株式会社東芝 半導体装置
US6072217A (en) 1998-06-11 2000-06-06 Sun Microsystems, Inc. Tunable threshold SOI device using isolated well structure for back gate
FR2779869B1 (fr) 1998-06-15 2003-05-16 Commissariat Energie Atomique Circuit integre de type soi a capacite de decouplage, et procede de realisation d'un tel circuit
US6826730B2 (en) 1998-12-15 2004-11-30 Texas Instruments Incorporated System and method for controlling current in an integrated circuit
JP3456913B2 (ja) 1998-12-25 2003-10-14 株式会社東芝 半導体装置
KR100618789B1 (ko) 1999-07-30 2006-09-06 삼성전자주식회사 소이 구조의 씨모스와 수직형 바이폴라 트랜지스터를 갖는 바이씨모스
US6372600B1 (en) * 1999-08-30 2002-04-16 Agere Systems Guardian Corp. Etch stops and alignment marks for bonded wafers
US6476462B2 (en) 1999-12-28 2002-11-05 Texas Instruments Incorporated MOS-type semiconductor device and method for making same
US6417697B2 (en) 2000-02-02 2002-07-09 Broadcom Corporation Circuit technique for high speed low power data transfer bus
US6300218B1 (en) 2000-05-08 2001-10-09 International Business Machines Corporation Method for patterning a buried oxide thickness for a separation by implanted oxygen (simox) process
JP2002110990A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 半導体装置およびその製造方法
US6350653B1 (en) 2000-10-12 2002-02-26 International Business Machines Corporation Embedded DRAM on silicon-on-insulator substrate
JP2002164544A (ja) * 2000-11-28 2002-06-07 Sony Corp 半導体装置
US6614190B2 (en) * 2001-01-31 2003-09-02 Hitachi, Ltd. Ion implanter
JP3982218B2 (ja) 2001-02-07 2007-09-26 ソニー株式会社 半導体装置およびその製造方法
JP3884266B2 (ja) 2001-02-19 2007-02-21 株式会社東芝 半導体メモリ装置及びその製造方法
US6611023B1 (en) 2001-05-01 2003-08-26 Advanced Micro Devices, Inc. Field effect transistor with self alligned double gate and method of forming same
US6759282B2 (en) * 2001-06-12 2004-07-06 International Business Machines Corporation Method and structure for buried circuits and devices
US6498057B1 (en) * 2002-03-07 2002-12-24 International Business Machines Corporation Method for implementing SOI transistor source connections using buried dual rail distribution
EP1357603A3 (en) 2002-04-18 2004-01-14 Innovative Silicon SA Semiconductor device
JP3594140B2 (ja) * 2002-06-26 2004-11-24 沖電気工業株式会社 半導体装置の製造方法
US6838723B2 (en) 2002-08-29 2005-01-04 Micron Technology, Inc. Merged MOS-bipolar capacitor memory cell
US6790713B1 (en) * 2002-09-09 2004-09-14 T-Ram, Inc. Method for making an inlayed thyristor-based device
US7710771B2 (en) * 2002-11-20 2010-05-04 The Regents Of The University Of California Method and apparatus for capacitorless double-gate storage
JP2004179506A (ja) * 2002-11-28 2004-06-24 Seiko Epson Corp Ｓｏｉ構造を有する半導体基板及びその製造方法及び半導体装置
US7030436B2 (en) 2002-12-04 2006-04-18 Micron Technology, Inc. Embedded DRAM gain memory cell having MOS transistor body provided with a bi-polar transistor charge injecting means
JP2004303499A (ja) 2003-03-31 2004-10-28 Hitachi High-Technologies Corp イオン注入装置およびイオン注入方法
JP4077381B2 (ja) 2003-08-29 2008-04-16 株式会社東芝 半導体集積回路装置
US6965143B2 (en) 2003-10-10 2005-11-15 Advanced Micro Devices, Inc. Recess channel flash architecture for reduced short channel effect
JP2005158952A (ja) 2003-11-25 2005-06-16 Toshiba Corp 半導体装置及びその製造方法
US7109532B1 (en) 2003-12-23 2006-09-19 Lee Zachary K High Ion/Ioff SOI MOSFET using body voltage control
US20050255666A1 (en) * 2004-05-11 2005-11-17 Miradia Inc. Method and structure for aligning mechanical based device to integrated circuits
US7112997B1 (en) * 2004-05-19 2006-09-26 Altera Corporation Apparatus and methods for multi-gate silicon-on-insulator transistors
JP4795653B2 (ja) 2004-06-15 2011-10-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7190616B2 (en) 2004-07-19 2007-03-13 Micron Technology, Inc. In-service reconfigurable DRAM and flash memory device
US7196921B2 (en) 2004-07-19 2007-03-27 Silicon Storage Technology, Inc. High-speed and low-power differential non-volatile content addressable memory cell and array
US7560361B2 (en) 2004-08-12 2009-07-14 International Business Machines Corporation Method of forming gate stack for semiconductor electronic device
KR100663359B1 (ko) 2005-03-31 2007-01-02 삼성전자주식회사 리세스 채널 트랜지스터 구조를 갖는 단일 트랜지스터플로팅 바디 디램 셀 및 그 제조방법
US20060267064A1 (en) 2005-05-31 2006-11-30 Infineon Technologies Ag Semiconductor memory device
US7274618B2 (en) 2005-06-24 2007-09-25 Monolithic System Technology, Inc. Word line driver for DRAM embedded in a logic process
JP4967264B2 (ja) 2005-07-11 2012-07-04 株式会社日立製作所 半導体装置
JP4800700B2 (ja) 2005-08-01 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた半導体集積回路
US7314794B2 (en) * 2005-08-08 2008-01-01 International Business Machines Corporation Low-cost high-performance planar back-gate CMOS
JP4413841B2 (ja) 2005-10-03 2010-02-10 株式会社東芝 半導体記憶装置及びその製造方法
JP4822791B2 (ja) 2005-10-04 2011-11-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7601271B2 (en) 2005-11-28 2009-10-13 S.O.I.Tec Silicon On Insulator Technologies Process and equipment for bonding by molecular adhesion
JP5054919B2 (ja) 2005-12-20 2012-10-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR100735613B1 (ko) * 2006-01-11 2007-07-04 삼성전자주식회사 이온주입설비의 디스크 어셈블리
US7304903B2 (en) 2006-01-23 2007-12-04 Purdue Research Foundation Sense amplifier circuit
JP4762036B2 (ja) 2006-04-14 2011-08-31 株式会社東芝 半導体装置
EP2015460A1 (en) * 2006-04-24 2009-01-14 Panasonic Corporation Receiving device, electronic device using the same, and receiving method
US7494902B2 (en) * 2006-06-23 2009-02-24 Interuniversitair Microelektronica Centrum Vzw (Imec) Method of fabricating a strained multi-gate transistor
KR100843055B1 (ko) * 2006-08-17 2008-07-01 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그의 제조방법
US7560344B2 (en) 2006-11-15 2009-07-14 Samsung Electronics Co., Ltd. Semiconductor device having a pair of fins and method of manufacturing the same
JP2008130670A (ja) * 2006-11-17 2008-06-05 Seiko Epson Corp 半導体装置、論理回路および電子機器
JP5057430B2 (ja) * 2006-12-18 2012-10-24 ルネサスエレクトロニクス株式会社 半導体集積回路とその製造方法
JP4869088B2 (ja) 2007-01-22 2012-02-01 株式会社東芝 半導体記憶装置及びその書き込み方法
JP5019436B2 (ja) 2007-02-22 2012-09-05 ルネサスエレクトロニクス株式会社 半導体集積回路
JP5594927B2 (ja) 2007-04-11 2014-09-24 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置
FR2915024A1 (fr) 2007-04-12 2008-10-17 St Microelectronics Crolles 2 Procede de fabrication permettant l'homogeneisation de l'environnement de transistors et dispositif associe
US7729149B2 (en) 2007-05-01 2010-06-01 Suvolta, Inc. Content addressable memory cell including a junction field effect transistor
EP2015362A1 (en) 2007-06-04 2009-01-14 STMicroelectronics (Crolles 2) SAS Semiconductor array and manufacturing method thereof
US7449922B1 (en) 2007-06-15 2008-11-11 Arm Limited Sensing circuitry and method of detecting a change in voltage on at least one input line
US7759714B2 (en) 2007-06-26 2010-07-20 Hitachi, Ltd. Semiconductor device
FR2918823B1 (fr) 2007-07-13 2009-10-16 Ecole Centrale De Lyon Etablis Cellule logique reconfigurable a base de transistors mosfet double grille
FR2919112A1 (fr) * 2007-07-16 2009-01-23 St Microelectronics Crolles 2 Circuit integre comprenant un transistor et un condensateur et procede de fabrication
JP5035345B2 (ja) 2007-08-30 2012-09-26 富士通セミコンダクター株式会社 イオン注入装置、基板クランプ機構、及びイオン注入方法
KR100884344B1 (ko) 2007-10-10 2009-02-18 주식회사 하이닉스반도체 비대칭 소스/드레인 접합을 갖는 불휘발성 메모리소자 및그 제조방법
JP5222520B2 (ja) * 2007-10-11 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20090101940A1 (en) 2007-10-19 2009-04-23 Barrows Corey K Dual gate fet structures for flexible gate array design methodologies
DE102007052097B4 (de) * 2007-10-31 2010-10-28 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines SOI-Bauelements mit einer Substratdiode
FR2925223B1 (fr) 2007-12-18 2010-02-19 Soitec Silicon On Insulator Procede d'assemblage avec marques enterrees
US7593265B2 (en) 2007-12-28 2009-09-22 Sandisk Corporation Low noise sense amplifier array and method for nonvolatile memory
US8148242B2 (en) 2008-02-20 2012-04-03 Soitec Oxidation after oxide dissolution
JP6053250B2 (ja) 2008-06-12 2016-12-27 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US8384156B2 (en) 2008-06-13 2013-02-26 Yale University Complementary metal oxide semiconductor devices
US8012814B2 (en) * 2008-08-08 2011-09-06 International Business Machines Corporation Method of forming a high performance fet and a high voltage fet on a SOI substrate
US8120110B2 (en) * 2008-08-08 2012-02-21 International Business Machines Corporation Semiconductor structure including a high performance FET and a high voltage FET on a SOI substrate
KR101623958B1 (ko) 2008-10-01 2016-05-25 삼성전자주식회사 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
KR101522400B1 (ko) 2008-11-10 2015-05-21 삼성전자주식회사 인버터 및 그를 포함하는 논리소자
FR2955204B1 (fr) * 2010-01-14 2012-07-20 Soitec Silicon On Insulator Cellule memoire dram disposant d'un injecteur bipolaire vertical

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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