TW502458B - Bonding type semiconductor substrate, semiconductor light emission element and manufacturing method thereof - Google Patents

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bonded
substrate
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Kazuyoshi Furukawa
Yasuhiko Akaike
Shunji Yoshitake
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502458 經濟部智慧財產局員工消费合作社印製 A7 B7 五、發明說明(1 ) (本發明所屬之技術領域) . 本發明係有關於接合型半導體基板及半導體發光元件 ’以及該些之製造方法,特別是有關於一種根據新穎之晶 圓直接接合技術的接合型半導體基板,以及應用此之高輝 度L E D ( Light Emithing Diode )等之發光元件與該些的 製造方法。 (習知技術與本發明所欲解決的課題) 請參照圖面來說明根據習知技術的發光元件。圖2 2 係表根據習知技術之I n G a A 1 P可見光之一例。 圖22 /的LED100,係在N型GaAs基板 82之上形成會對發光有影響的InGaA1P磊晶成長 層84,85,86。雖然在同一圖中未表示,但是爲了 要得到品質良好的發光層,也有因應要求規格,而在基板 與磊晶成長層之間設置緩衝層。 在磊晶成長層8 6的上面與基板8 2的下面,則分別 設有用於供給電流的電極8 9。雖然在同一圖中未表示, 但是很多是在上側電極8 9與磊晶成長層8 6之間設置用 於使電流擴散的層以及取得電氣上之接點的層。在磊晶成 長層84,85,86之中,其中載體會再結合而發光者 爲活性層8 5。被形成在活性層8 5之上下的磊晶成長層 84,86,是一爲了要將載體(carrier)關住而提高發 光效率,而具有較活性層爲寬廣之帶隙(band gap )的包 覆層8 4,8 6。 本紙張尺度適用中國國家標準(CNS)A4 ^格(210x297公釐) ~ U ! I! i ! ! β 馨! (請先閱讀背面之注意事項再填寫本頁) 502458 經濟部智慧財產局員工消费合作拄印製 A7 B7 五、發明說明(2) 該些磊晶成長層84,85,86,爲了要調整發光 波長或是關住載體,必須根據設計適當地選擇帶隙。又, 爲了要達成良好的嘉晶成長’則最好是使磊晶成長層的格 子常數能夠與基板8 2的格子常數整合。爲3 - 5族化合 物的InGaAlP,由於3族成分含有In,Ga , A 1等3種,因此,藉著選擇該些的組成比,能夠獨立地 設計帶隙與格子常數。 例如,磊晶成長層的組成,當以下式來表示時, I Π X (G 3 1-yA 1 y) 1 - x P ...... ( 1 ) ,則藉著將I η組成比x設成Ο · 5,可以使G a A s基 板與格子常數大致上整合,在x=0.5的情況下,藉著 調整A 1與G a的組成比y,可以控制帶隙。 例如當要得到波長6 4 4 n m的紅色發光L E D時, 則將活性層8 5的組成比設成X = 0 . 5,y = 0 . 043,將包覆層84,86的組成設成x = 0 · 5 ,y = 0 · 7。又當想要得到波長5 6 2 n m的綠色發光 L E D時,則將活性層8 5的組成比設爲X = 0 · 5,y =0 . 454,將包覆層84,86的組成比設成x = 0 · 5,y=l · 〇〇。亦即,設成 ΙηΑΙΡ。 如上所述,InGaAlP系磊晶成長層,可以在可 見光領域內選擇發光波長。又,化合物半導體基板’由於 可以達成與最平常之G a A s基板作格子整合的磊晶成長 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ~ T--":-------裝--------訂--------- (請先閲讀背面之注意事項再填寫本頁) 502458 經濟部智慧財產局員工消费合作社印製 A7 B7 五、發明說明(3 ) ,因此具有容易取得基板,以及磊晶成長比較容易的優點 〇 但是,相反地卻會有G a A s基板會吸收可見光領域 之光的缺點。由於在I nGaA 1 P磊晶成長層所發光之 光的一部分會被G a A s基板所吸收,因此無法避免 L E D的輝度降低。爲了避免輝度降低,基板可以使用相 對於可見光領域爲透明的材料,一般的透明材料雖然有 G a P,但由於GaP基板與I nGaA 1 P系無法取得 格子整合,因此很難價有良好的磊晶成長。爲了要解決該 問題,乃於1 9 9 3年申請之 USP 5,376,580 中提出一使 InGaAlP 磊晶成長層與G a P基板作晶圓接合(Wafer Bonding )的 方法。該提案則是從慕晶成長層除去G a A s基板,而改 讓G a P基板密接,一邊施加壓力,一邊進行熱處理而一 體化的方法。雖然試圖藉由該方法來增加L E D的輝度, 但是由於已除去G a A s基板後的磊晶成長層薄,因此很 難處理,又,由於係一邊施加壓力,一邊進行熱處理,因 此必須使用特殊的裝置,而在晶圓接合過程的安定性以及 生產性會有問題。 5 接著則說明晶圓接合的情形。若將2種的晶圓接合成 一體化時,則不管格子常數如何,均可自由地得到根據不 同材料的積層構造,以S〇I ( Silicon On Insulater )爲代 表可以在內部埋入不同種的物質。因此從很久以前即提出 各種的晶圓接合技術。例如如上述般,一邊壓住2個晶圓 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 6 -----------裝 S 丨!!訂!! (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消费合作社印製 502458 A7 B7___ 五、發明說明(4 ) ’ 一邊進行熱處理的方法即被記載於1 9 7 0年申請的特 許第7 6 5 8 9 2號中。雖然晶圓接合係一很久的技術, 但由於很難沿著晶圓的整面實施一體化,因此無法被實用 化。 本發明等則開發出一被稱爲「直接接著」或「直接接 合」的技術以作爲能夠實用的技術。例如,矽晶圓彼此的 直接接合則被記載在1 9 8 3年申請的特許第 1 4 2 0 Γ 0 9號,而化合物半導體晶圓的直接接合則被 記載在1 9 8 5年申請的特許第2 0 4 0 6 3 7號。 直接接合技術,則將以表面作爲鏡面的2個基板,在 實質上沒有異物的環境下,在室溫下藉本身的力量密接, ,之後,才藉由熱處理進行接合一體化。由於在作熱處理 之前,整面係密接,因此可以在不留下未接合部的情況下 將整面接合,又,由於在熱處理中不需要施加壓力,因此 有不需要特殊的裝置或器具的優點。將的晶圓彼此直接接 合的機構,則依下來考慮。 亦即,首先藉由洗淨或是水洗,在晶圓的表面形成 〇Η基。在此,在讓晶圓表面彼此接觸時,則OH基彼此 會藉由氫結合而拉在一起,而在室溫下使晶圓密接。當密 接力強,而導致晶圓撓彎時,則藉由矯正而使整面密接。 在熱處理中,則在超過1 0 0°C的溫度下產生脫水縮合反 應(S i —〇H·· HO— S i — S i-Ο — S i+H2〇) ,介由氧原子,使晶圓彼此結合,而提高接合強度。更者 ,當成爲高溫時,則會引起接合界面附近的原子擴散與再 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -7 - ^il^-IIIIIII^W^ ills— ^illlllli^ewl (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 502458 A7 B7__ 五、發明說明(5 ) 配列,而在強度上,電氣上使晶圓一體化。化合物半導體 的接合機構也同樣地考慮。 接著請參照圖2 3來說明備有利用直接接合’而被密 接在Ga P基板之I nGaA 1 P系磊晶成長層之LED 的製造方法的一例。 首先,如圖23 (a)所示,在N型GaAs基板 9 2之上讓N型包覆層9 4,活性層9 5,P型包覆層 96。接著'如圖23 (b)所示,將GaP基板91直 接接合到磊晶成長層9 6的表面。更者,如圖2 3 .( c ) 所示,藉由硏磨或蝕刻等而除去GaAs基板92,當將 上下設成相反,而在N型包覆層9 4的上面與G a P基板 9 1的下面設置電極99時,如圖23 (d)所示,可以 得到以G a P作爲基板9 1的I n G a A 1 P系L E D。 如此般,在將不同的材料彼此直接接合時,特別是在 將磊晶成長層的表面直接接合時,則相較於例如將S i彼 此之間或G a A s彼此之間之同種的晶圓彼此直接接合的 情,會有以下所述的問題。 第1,磊晶成長層的表面相較於晶圓的表面,大多會 附著粒子(灰塵等的異物)。因此,會對在室溫下的貼合 造成障礙,連在熱處理後,也無法整面接合,遂有產生稱 爲孔洞(v〇1d )之未接合部分的問題。一般而言,雖然園 晶表面被保持淸淨,且連磊晶成長用的基板也使用淸淨的 晶圓,但是在磊晶成長之期間,目前仍無法避免會有反應 物堆積,以及在磊晶成長過程之前處理過程或後處理過程 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公漦) -8 - τ—V---------------^--------- <請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 50245.8 A7 ___B7_ 五、發明說明(6 ) 中會有異物附著等粒子附著在磊晶成長層表面的情形。. 第二,由於因爲磊晶成長會導致晶圓撓彎,因此會有 無法在室溫下讓晶圓整面密接的問題。 第三,由於在不同材料之間會有熱膨脹差,因此,在 熱處理中會產生熱應力,而有因爲應力而導致所接合的基 板遭受破壞的問題。 第四,由於在不同材料之間會有熱膨脹差,因此,即 使所接合的基板未遭受破壞,在用於接合的熱處理中,也 會在接合界面產生「應力」,而有因爲讓應力而導致無法 均勻地將整個基板接合的問題。 第五,在接合界面會有產生電阻的問題。亦即,根據 本發明人之獨自檢討的結果,當將晶圓彼此接合時,則知 在接合界面會產生電阻成分。當使用該接合基板例如形成 L E D時,則接合界面的電阻會讓L E D的動作電壓上昇 ,而產生發光不良或發熱等的問題。 本發明即有鑑於以上的情形,其目的在於提供一種可 以直接且整面地,安定地被密接在被形成在半導體基板上 之磊晶成長層的接合型半導體基板及半導體發光元件以及 該些的製造方法。 , (解決課題的手段) 本發明藉由以下的手段來解決上述的課題。 .亦即,根據本發明所提供之接合型半導體基板,其備 有:被形成在上述第1半導體基板上的第1磊晶成長層, τ---;-----—----------------- φ (請先閲讀背面之注意事項再填寫本頁) 本衿張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -9 - 經濟部智慧財產局員工消費合作社印製 502458 A7 B7 _^__ 五、發明說明(7 ) 以及至少一面被實施鏡面加工,而在該被鏡面加工面側, 被一體地接合在上述第1磊晶成長層的第2半導體基板, 上述第1磊晶成長層的熱膨脹率係近似於上述第2半 導體基板的熱膨脹率。 由於上述第1磊晶成長層的熱膨脹率係近似於上述第 2半導體基板的熱膨脹率,因此,即使是在除去上述第1 半導體基板之前進行熱處理,也不會因爲產生熱應力而導 致所接合的半導體基板遭到破壞。藉此,可以提供已安定 地密接的接合型半導體基板。 由於上述第1磊晶成長層的格子常數與上述第1半導 體基板的格子常數係整合,因此,可以減低具有磊晶成長 層之晶圓(以下稱爲磊晶圓)的撓彎。藉此,即使是比較 厚的磊晶圓,也可以提供已安定地與上述第2半導體基板 密接的接合型半導體基板。 上述第1半導體基板係由G a A s所形成,上述第2 半導體基板係由G a P所形成,又,上述磊晶成長層係以 組成式I nx (Ga! - >,Aly) i-xP來表示,上述第1 包覆層之上述組成式中的組成比最好是0 · 4 5 < X < 0 · 5 0,0 < y < 1。 ‘‘ 藉由上述第2過程,由於可以除去附著在磊晶成長層 之表面的粒子,因此,能夠將上述第2半導體基板接合在 上述嘉晶成長層。藉此,可以以局的良品率來製造半導體 基板。 由於讓磊晶成長層的格子常數與第1半導體基板之格 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -10- !!! i ! I I I t (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 502458 A7 __B7___ 五、發明說明(8 ) 子常數整合,因此能夠減低晶圓的撓彎。藉此,由於可將 磊晶圓與第2半導體基板更安定地接合在一起,因此,可 以以更高的良品率來製造接合型半導體基板。 在上述第4過程中,由於在作熱處理之前,除去上述 第1半導體基板的至少表面部,因此,磊晶圓整體的平均 熱膨脹率大略會與磊晶成長層的熱膨脹率相同,而近似於 上述第2半導體基板的熱膨脹率。藉此,由於能夠防止被 接合體會在之後再度的熱處理過程中被破壞,因此,能夠 以更高的良品率來製造接合強度優良的接合型半導體基板 〇 又,上述第1過程包含在上述磊晶成長層之上形成覆 蓋層的過程,上述第2過程係一藉由蝕刻除去上述覆蓋層 的過程。藉此,由於不需要直接除去上述磊晶成長層的表 面部,因此能夠精密地控制上述磊晶成長層的厚度。 上述第1包覆層則最好選擇上述混晶的組成比,以使 其格子常數能夠與上述第1半導體基板的格子常數整合。 上述磊晶成長層係被形成在上述第1半導體基板與上 述積層體之間,且包含在上述第1半導體基板除去過程中 會成爲蝕刻阻止膜的保護膜。該保護膜除了可提供在蝕刻 時的範圍(range )外,在上述熱處理的過程中,也能夠防 止作爲上述第1包覆層之構成成分的P (磷)或被摻雜的 雜質蒸發。 藉由將結晶方位大略設成相同,可以減低接合界面的 懸空鍵或是結晶缺陷,而能夠解除電阻的上昇。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -11 - τ---:---------------訂-------- (請先閱讀背面之注意事項再填寫本頁) 502458 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(9 ) (發明的效果) 如上所述,本發明具有以下的效果。 亦即,根據本發明,由於可以消除會成爲直接接合之 障礙,亦即,磊晶圓表面淸淨度的降低,磊晶圓的撓彎, 嘉晶成長層與基板之間的熱膨脹差等因素,因此,能夠提 供一種直接且全面地,安定地被密接在磊晶圓的接合型半 導體基板。~ 又,根據本發明,由於可以使會對L E D等發光元件 之發光有影響的磊晶成長層,直接且安定地接合在不會吸 收其發光的基板上,因此,可以提供一輝度高的半導體發 光元件。 又,根據本發明,可分別以高的良品率來生產具有上 述效果之接合型半導體基板以及半導體發光元件。 又,根據本發明,著眼於結晶的異方性,藉著將從晶 棒所切出之晶圓的「表面」與「背面」加以接合,可以減 低在界面的懸空鍵或是結晶缺陷,而能夠降低界面電阻。 又,根據本發明,在接合2個晶圓之際,藉著部分地 實施保持加壓,可以以高的良品率來實施接合過程。1 又,根據本發明,藉著使發光層的面積較透明基板的 面積爲小,因此可以在L E D的取出效率不降低的情形下 提高發光效率,而能夠得到輝度高的L E D。 又,根據本發明,藉著利用晶圓貼合技術,可以更有 效率地製造上述的L E D。特別是對於在貼合前分割磊晶 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -12 - -I—-------裝--------訂--------- (請先閲讀背面之注意事項再填寫本頁) 502458 A7 B7 五、發明說明(10) 圓之表面的製造方法,具有分散熱應力的效果,結果,.能 夠防止在貼合過程中發生不良的情形。 (請先閲讀背面之注意事項再填寫本頁) (發明的實施形態) 以下請參照圖面來說明本發明的實施形態。 (第1實施形態) 首先說明本發明的第1實施形態。本實施形態係一將 本發明之接合型半導體基板應用在InGaA1P系 L· E D的形態。 圖1係表本實施形態之I n G a A 1 P系L E D的簡 略斷面圖。同圖所示的LED1備有:活性層15,讓該 活性層1 5介於之間,而由被積層形成的N型包覆層1 4 ,P型包覆層1 6所構成的積層體1 〇,被一體地接合在 該積層體之下面的G a P基板1 1,以及分別被形成在N 型包覆層1 4之上面側與G a P基板1 1之下面的電極 19° 經濟部智慧財產局員X消費合作裇印製 積層體1 0係一以未圖示的G a A s基板作爲成長用 基板,而讓化合物半導體的混晶作磊晶成長而形成者。t G a P基板1 1,當以與P型包覆層1 6的接合面作爲主 面時,則對該主面實施鏡面加工,在室溫下直接被密著接 合直到積層體1 0被形成在成長用基板上爲止。成長用基 板,在被密著接合後即被除去。 活性層1 5以及2個的包覆層1 4,1 6均可以以上 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -13 - 經濟部智慧財產局員工消費合作社印製 502458 A7 ______B7___ 五、發明說明(11) 述的組成式1來表示,如後所述,由於藉著適當地選擇各 組成,特別是在室溫下與成長用基板作格子整合,因此能 夠大幅地減低成長用基板的撓曲,結果,可將G a P基板 1 1全面地接合到積層體1 0。 在本實施形態中,G a P基板1 1爲P型,直徑爲2 英吋,厚度爲2 5 0//m,P型包覆層1 6具有0· 6 μ m的厚度,其組成比,當利用上述的(1 )式來表示時 ,則X = 0' 5,y = 1 · 0。又,活性層1 5的厚度爲 Q · 6#m,組成比爲 x = 〇 · 5,y = 0 · 28。更者 ,N型包覆層14的厚度爲0. 6/zm,其組成比爲x = 0 · 5,y = 1 · 0 〇 如此般,本實施形態的L E D 1,由於係被形成在不 會吸收可見光領域之光的G a P基板1 1上,因此能夠以 高的輝度發光。當評估該L E D 1的發光特性時,則已確 認出具有爲圖1 8之以習知之G a A s作爲基板的 LED100之2倍以上的亮度。 (第2實施形態) 接著請參照圖面來說明作爲本發明之第2實施形態之 接合型半導體基板之製造方法的實施形態。在以下的說明 中,則說明應用在I nGa A 1 P系LED之製造上的具 體例,更具體地說,則是表示多個圖1所示之L ED 1之 製造方法的實施例。 <請先閱讀背面之注意事項再填寫本頁> -ϋ ·ϋ 1 1 ϋ 訂--- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -14 - 經齊部智慧时轰局員I-消费合阼汪印製 502458 A7 B7 _ 五、發明說明(12) (第1實施例) . 首先請參照圖2來說明本發明之接合型半導體基板之 製造方法的第1實施例。本實施例係一用於解決粒子附著 在被形成在第1半導體基板上之磊晶成長層之表面上者; 其特徵在於:在磊晶圓的表面形成覆蓋(cover )層,在直 接將第2半導體基板接合在磊晶圓之前,會將附著在磊晶 圓上的粒子與覆蓋層一起除去。 圖2 ( a )〜(d )係表具體地說明本實施例之製造 方法之簡略斷面圖。此外,圖2爲一將圖1之上下.關係設 成相反的記載。 如圖2 ( a )所示,在直接供作接合的磊晶圓,則在 N型G a A s基板1 2上依序積層緩衝層18,N型包覆 層1 4,活性層1 5,P型包覆層1 6,以及表面覆蓋層 1 7而被形成。該些的磊晶成長層則例如藉由Μ 0 C V D (Metal Organic Chemical Vapor Deposition )法戶斤开多成。 N型G a A s基板1 2的尺寸爲直徑2英吋,厚度 2 5 0 // m,雜質則以約1 E 1 8 / c m 3的載體濃度被摻 雜了 S i ,更者其主面則實施鏡面加工。緩衝層1 8爲 GaAs,厚度爲0 · 5#m。最上層之表面覆蓋層17 係由GaAs所形成,其厚度爲0 · l#m。 接著在以界面活性劑來洗淨磊晶圓後,則將磊晶圓浸 漬在以容積比爲硫酸8,過氧化氫水1,水1的混合液中 而進行蝕刻,如圖2 (b)所示,除去表面覆蓋層17。 該混合液係用來選擇性地對G a A s覆蓋層進行蝕刻,而 "T---Ί-------------訂 -----— lll^^wi (請先閲讀背面之注意事項再填寫本頁) 本紙•張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -15 - 502458 A7 B7___ 五、發明說明(13) 觀察出在數秒內,表面覆蓋層1 7已被除去的情形,若持 續浸1分鐘,則會讓P型包覆層1 6的表面完全地露出。 接著,則將已除去表面覆蓋層1 7的磊晶圓與G a P 基板作直接接合,而得到如圖2 ( c )所示的被接合體。 以下則更詳細地說明直接接合的過程。 作爲直接接合的前處理,則以界面活性劑來洗淨 G a P基板1 1,浸漬在稀氟酸中除去表面的自然氧化膜 ’而在水洗後,藉由旋轉器(spinner)讓其乾燥。又,嘉 晶圓,在藉由上述的方法除去表面覆蓋層1 7後,則與 G a P基板1 1同樣地,爲了除去氧化膜,乃進行稀氟酸 處理,且進行水洗與旋轉乾燥。該些的前處理,則是在淸 淨室(clean room )內之淸淨的環境下進行。 接著,則如使磊晶成長層朝上方般地載置已完成前處 理之磊晶圓,且如使鏡面朝下般地,將G a P基板1 1載 置在其上,而在室溫下讓其密接。由於G a P爲透明,因 此能夠以目視來觀察其密接狀態。當將G a P基板1 1載 置在磊晶圓上時,由於磊晶圓,由正面來看,如呈凸形狀 而撓彎著,因此,G a P基板1 1的中央部會最早密接到 。藉由如此的放置,密接部會自然地朝著G a P基板1 1 的周邊部擴展,而在1分鐘以內,則除了 G a P基板1 1 之同緣的倒角部分,則整面地密接。反覆地進行同樣的操 作,而進行共計1 0組的室溫密接,因此全部完成整面密 接。爲了要與本實施例進行比較,乃準備了未設有覆蓋層 1 7的磊晶圓,除了對覆蓋層的飩刻以外,則經由與本實 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -16 - (請先閱讀背面之注意事項再填寫本頁)
---!_ 訂-----I 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消费合作社印製 502458 A7 ____B7___ 五、發明說明(14) 施例同樣的過程來嘗試室溫密接。結果,若設有覆蓋層 1 7的磊晶圓中,在1 〇組中有6組發生空洞(void ), 而有1組無法在室溫下進行密接。 作爲直接接合的最終過程,即是將在室溫下已密接的 被接合體立在石英板,放入擴散爐內進行熱處理。將被接 合體各成分5組,一邊在8 0 0°C,而另一邊則在4 0 0 t下進行熱處理。而全部的處理時間爲1小時,環境則是 含有1 0 %的氫的氬。在熱處理過程後,800 °C的被接 合體,在5組中有3組裂開,又在磊晶圓側則會有裂痕( crack )。又,另一邊,對於在4 0 0 °C下經熱處理的5組 ,則完全沒有裂開或是有裂痕的情形。而因爲熱處理過程 的溫度所造成如此的差異,則是因爲以G a A s作爲基板 的磊晶圓與G a P基板1 1的熱膨脹係數不同,因此,當 在高溫下對室溫被接合體實施熱處理時會產生熱應力,結 果會導致被接合體被破壞之故。當熱處理溫度低時,由於 昇溫時的熱膨脹差與降溫時的熱收縮差會大約與溫度呈比 例也減小,因此在4 0 0°C的熱處理中不會產生破壞。 接著,如圖2 (d)所本’除去嘉晶圓的GaAs基 板1 2。該G a A s基板1 2的除去過程,則是將被接合 體浸漬在氨與過氧化氫的混合液中,藉著選擇性地對 G a A s實施蝕刻而來處理。藉此蝕刻,也同時除去 GaAs緩衝層18。 最後則在G a A s基板1 1與N型包覆層1 4設置電 極1 9,而得到圖1所示的L E D 1。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) :17 - ' II! --------ΦΜ---- ϋ I ϋ n-^rejMl anB I >> a··· (請先閱讀背面之注意事項再填寫本頁) 502458 經濟部智慧財產局員工消费合作社印製 A7 B7 五、發明說明(15) 以上則說明以將位在I n G a A 1 P磊晶成長層上之 G a A s覆蓋層作選擇蝕刻而除去後再接合的過程作爲中 心之本發明之半導體發光元件的第1實施例。但是覆蓋層 也不一定要完全被除去,在可以得到同樣之效果的範圍內 ,也可以從表面除去其一部分。又,也可以不設置覆蓋層 ,而除去接合之磊晶成長層的表面部分。 在本實施例中,由於直接接合的包覆層係一對發光有 貢獻的層/因此爲了要精密地控制厚度,除了設置覆蓋層 外,也藉由選擇蝕刻將其完全加以除去。 本實施例之表面粒子除去方法,並不限於上述 I n G a A 1P系磊晶成長層與G a P基板的直接接合, 也有效於將晶圓接合在磊晶成長層的情形。又,接合法也 不限於上述的直接接合,也可以是一邊實施荷重,一邊進 行熱處理的方法,施加電壓而來接合的方法,更者,連使 用接合層或接合材料來接著的方法,由於接合表面的粒子 會成爲接合的障礙,因此也可以應用本實施例之表面粒子 除去方法。 (第2實施例) t 接著則說明本發明之密接型半導體基板之製造方法的 第2實施例。本實施例係一當磊晶圓的撓彎大時,藉由調 整I n G a A 1 P系材料的格子常數,可以解決在直接接 合過程中之在室溫下密接不完全的問題者。至於其他的製 造方法則大約與上述第1實施例相同。本實施例爲應用在 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 18 ----------•裝------- —訂--------- ^#1 (請先閲讀背面之注意事項再填寫本頁) 502458 經濟部智慧財產局員工消费合作社印製 A7 B7 五、發明說明(16) 圖1所示之L ED 1之製造方法的具體例,請參照圖2之 簡略斷面圖來說明。 在上述的第1實施例中,使用具有厚度1 · 8 // m之 InGaA1P系磊晶成長層的磊晶圓,與厚度250 //m的G a P基板,可以達成全面密接。該磊晶圓雖然具 有1 1 /zm〜1 8 的撓彎,但是藉由室溫密接力來矯 正磊晶圓之撓彎,或將G a P基板配合在磊晶圓,而撓彎 成凹狀,可以使得全面密接。 相對於此,則使用I n G a A 1 P系磊晶成長層的厚 度合計爲3 . 6/im的磊晶圓,與厚度爲3 50//m的 G a P基板,嘗試同樣的直接接合。磊晶圓則將基板與各 磊晶成長層的組成設成與第1實施例相同,而厚度,雖然 活性層1 5,緩衝層1 8以及覆蓋層1 7係相同,但是N 型包覆層14與P型包覆層16分別厚到1 · 5/zm。結 果,磊晶圓的撓彎,則大略與I n G a A 1 P系磊晶成長 層的厚度總和呈比例地變大到2 4〜3 6 // m。 此時,,雖然磊晶圓的中央領域在室溫下係密接,但 是卻無法全面的密接。在此,若以平坦的真空夾頭(chuck )來吸住磊晶圓,即可以達到全面密接。不能夠全面密接 的原因即在於當磊晶圓的撓彎大時,則G a P基底會變厚 ,而變得難以變形,因此,室溫密接力無法矯正晶圓的撓 彎。 本實施例的特徵即在於利用I n G a A 1 P系材料的 特性,在不改變帶隙(band gap )等會影響到發光之特性 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -19 - J---.------— !訂- ----IIII^AW— (請先閱讀背面之注意事項再填寫本頁) 502458 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(17) 的情形下調整格子常數,而來減少磊晶圓的撓彎。 . I nGaAlP系材料爲inP,GaP,A1P的液晶 。一般而言,根據被稱爲貝加德法則的法則,混晶的格子 常數或帶隙成爲一構成混晶之物質之格子常數與帶隙會根 據構成比而平均化的値。圖3則針對多個的 I n G a A 1 P材料,將(1 )式的組成比X,y,從該 些X以及y所換算出之I nP,Ga P,A 1 P之構成比 ,以及從該構成比,根據貝加德法則所算出的格子常數與 帶隙一起加以表示。至於格子常數,則同時表示出與 GaAs之格子常數〇 · 56533nm的比。在同一圖 中,號碼1,2,3,由對應的組成比可知,分別爲 I nP,A 1 P,Ga P單體,而在計算格子常數與帶隙 時,則使用該欄的値。 在本發明之接合型半導體基板之製造方法之第1實施 例中所說明之在室溫下無法達到全面密接之磊晶圓的組成 比則表示在號碼4與5的欄中,又,在習知技術中所說明 之以往之紅色L E D與綠色L E D的組成則表示在號碼6 〜9的欄中。至於以往之紅色與綠色L ED,其格子常數 均較G a A s爲大,而比則成爲磊晶圓會撓彎的原因。 以往之磊晶成長層的格子常數,則在進行磊晶成長的 高溫下,在與基板的格子常數之間取得整合。而其目的在 於減少在成長中的格子偏移,而得到高品質的磊晶成長層 。然而,即使是在高溫下整合格子常數,由於磊晶成長層 的熱膨脹係數與基板的熱膨脹係數一般而言並不相同,因 J.—.----------------訂--------- <請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -20- 502458 A7 B7 五、發明說明(18) 此,當在接合過程中降低到室溫爲止時,則格子常數會變 得無法整合,而此即成爲造成撓彎的原因。 (請先閲讀背面之注意事項再填寫本頁) 本實施例的特徵即在於爲了要實現直接接合,乃重視 在室溫下的格子整合,而減小磊晶圓的撓彎。其具體的手 段則如下所述。 經濟部智慧財產局員工消费合作社印製 在圖3中,在號碼1 0〜1 9的欄中,則表示根據在 室溫下無法達到全面密接之磊晶圓(號碼5 ),減少包覆 層之I η組成X時之格子常數的變化。在x = 0 · 47下 ,格子常數變得和G a A s相同,當低於〇 · 4 7 .時,則 格子常數反而會變得較G a A s爲小,結果,會作用一讓 磊晶圓彎成凹狀的應力。在此’則只改變包覆層的組成而 試作磊晶圓,而進行直接接合試驗。當減小X的値時’則 磊晶圓的撓彎會減小,而在X = 〇 · 4 7下,撓彎會變小 到6〜1 2 μ m,而能夠在室溫下進行全面密接。即使在 x = 0 · 48或x = 〇 · 49 ’也是一能夠達成全面密接 之GaP基底。當將X設爲〇·45時,則在成長中的格 子不整合會變大,而使得結晶缺陷增加。X値的容許範圍 ,由於係與磊晶成長層的厚度,以及所接合之G a P基底 的厚度相關,雖然一般未加以規定’但是若是較以往的, 0 · 5爲小時,則會有減小撓彎的效果’而當成爲 0 · 4 5以下時,則不利於嘉晶成長。此外’藉由減少 1 η組成,雖然帶隙會變大’但是由於包覆層具有封鎖住 載體(earner )的功能,而不會直接發光,因此很少影響 到發光波長。在本實施例中,爲了要避免發光波長的變化 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -21 - 502458 經濟部智慧財產局員工消费合作社印製 A7 B7 五、發明說明(19) ’則未改變活性層的組成。又,晶圓的撓彎,由於不管方 法如何,皆會成爲晶圓接合的阻礙,因此在本實施例中, 並不限於I n G a A 1 P系磊晶成長層與G a P晶圓的直 接接合,即使是應用在其他的晶圓接合上,也具有同樣的 效果。 (第3實施例) 接著則請參照圖面來說明本發明之接合型半導體基板 之製造方法的第3實施例。本實施例係一用來解決因爲直 接接合之晶圓之間的熱膨脹差所帶來的破壞問題的方法。 在上述的第1實施例中,可以藉由將熱處理溫度下降 到4 0 〇 °C,而免除基板因爲直接接合熱處理而遭到破壞 。由於熱膨脹量大約與熱處理溫度呈比例,因此,降低熱 處理溫度有助於防止基板被破壞。另一方面,當降低熱處 理溫度時,由於在接合界面之原子的移動與再配列會變得 不充分,因此會有接合變得不完全的顧慮。由於本實施例 係將接合型半導體基板之製造方法應用在L E D製造上, 因此要求接合強度要耐得住L E D的製程,以及要讓電流 橫越接合界面。在第1實施例中,針對接合強度,即使是 4 0 0 t的熱處理,也能夠得到對製造本發明之L E D足 夠的強度。爲了要評估直接接合界面的電阻,乃測量在使 一定電流2 0 m m A在順向流動時的電壓V F。此時,爲 了要減小電極的接點電阻,乃利用圖4的蝕刻停止層,而 在包覆層與電極之間設置G a A s接點層。在第1實施例 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -22 - ---------_裝.! —訂--------- 華 (請先閱讀背面之注意事項再填寫本頁) 502458 經濟部智慧財產局員工消费合作社印製 A7 B7 五、發明說明(20) 的L ED中,在8 0 〇°C下經接合熱處理者的VF平均爲 2 · 0V,最大爲2 .’IV,而與以往之LED的VF相 同。相較於此,在4 0 0 °C下經接合熱處理之L E D的 VF,平均爲2 · IV,而爲相同的程度,但是最大可加 大到3 · 2 V,而顯示出有直接接合不完全的部分。該測 量結果則表示出藉由降低熱處理溫度來減少晶圓的熱膨脹 差,會與接合的完全性無法同時達成。 請參照圖4來說明本實施例之接合型半導體基板之製 造方法。圖4 ( a )係表本實施例之製造方法中所使用的 磊晶圓。同圖所示的磊晶圓,只有在G a A s緩衝層3 8 與G a A s基板3 2之間形成蝕刻停止層3 3乙點不同於 圖2 ( a )所示的磊晶圓’至於其他的點’則實質上是相 同。蝕刻停止層3 3爲厚度爲0 · 2/zm的I nA 1 P。 後述的G a P晶圓3 1也使用實質上與第1實施例實質上 相同的東西。 首先,如圖4 ( a )〜(c )所示,在直接接合過程 中,到室溫貼合爲止的過程係與第1實施例同樣地進行。 接著,在作熱處理之前,先除去GaAs基板32。 該點是本實施例的特徵。將如圖4 ( c )所示的室溫被密 接體浸漬在氨與過氧化氫水的混合液,藉由蝕刻除去 GaA s基板3 2。由於該蝕刻液不對I nA 1 P進行蝕 刻,因此,在蝕刻後,如圖4 ( d )所示,蝕刻停止層 3 3會殘留在表面。 去除去G a A s基板後,則與第1實施例同樣地進行 (請先閲讀背面之注意事項再填寫本頁) ▼裝·1 ---訂--------- 本紙張尺度適用申國國家標準(CNS)A4規格(210 X 297公釐) -23^ 50245.8 A7 B7 五、發明說明(21) 熱處理。處理溫度,則在第1實施例所使用的2個溫度中 選擇較高的8 0 Ot。 (請先閱讀背面之注意事項再填寫本頁) 接著,如圖4 (e)所示,在熱處理後,以磷酸與過 氧化氫水與水的混合液,藉由蝕刻除去蝕刻停止層3 3, 又,以硫酸與過氧化氫水與水的混合液,藉由蝕刻讓一部 分留下來而除去緩衝層3 8,更者,則與第1實施例同樣 地,在N型包覆層3 4之留下上側之緩衝層的部分與 GaP基底31之下面設置電極39,而得到如圖4 (f )所示的L E D 2。剩下來的緩衝層則擔任接點( contact )層的角色。 當在8 0 0 °C下進行熱處理時,則在第1實施例中, 雖然在5組中有3組的被接合體被破壞,但是在本實施例 中,則全部的5組未發現到破裂或是裂痕。又,本實施例 之L E D 2的特性,其輝度以及V F係與在第1實施例的 被接合體中,從在8 0 0°C的熱處理中未被破壞的被接合 體所製造者相同。 經濟部智慧財產局員工消费合作社印製 在作熱處理之前,藉由除去磊晶圓之G a A s基板 32,而免除被接合體被熱處理破壞的理由如下。亦即, 被接合體的破壞係導因於磊晶圓之熱膨脹係數與G a P基 底3 1之熱膨脹係數的差異而來。 由於磊晶圓的容積的大部分係由G a A s基板所構成 ,因此,磊晶圓的平均熱膨脹係數大約與G a P基底相等 。由於G a A s的熱膨脹係數較G a P爲大,因此,連磊 晶圓的平均熱膨脹係數也較G a P基底爲大。另一方面’ 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐^ :24- 經濟部智慧財產局員工消费合作社印製 50245.8 A7 B7____ 五、發明說明(22) 不管是否讓磊晶成長層的格子常數適合於G a A s基板, 磊晶圓的磊晶成長層側均會撓彎成凸狀。而此則意味著磊 晶成長層的熱膨脹係數較G a A s基板3 2的熱膨脹係數 爲小。因此,若是從磊晶圓除去G a A s基板3 2,則磊 晶圓的平均熱膨脹係數即成爲磊晶成長層的熱膨脹係數, 而接近於G a P基底3 1。結果,即使是作熱處理,也不 造成被接合體的破壞。因此,即使在熱處理前,不除去全 部的G a A s基板3 2,藉由除去其中的一部分,可以使 磊晶圓的平均熱膨脹係數接近G a P基底3 1,具有防止 在熱處理中的被接合體受到破壞。 又,在本實施例中,利用蝕刻停止層3 3,以使得在 熱處理中,N型包覆層3 4不會露出。而此是因爲當以高 溫對I n G a A 1 P系材料加熱時,則蒸氣壓高的P (磷 )會蒸發,而有引起所謂的脫磷的可能,而其目的在於防 範此一情形發生。如此,最好直接會對活性層或包覆層等 的發光造成影響的磊晶成長層,在熱處理中不會露出。 有關不同材料彼此的直接接合,則本發明人等在特許 第2 8 0 1 6 7 2號中提出一在低溫下作完熱處理後,將 其中一方的晶圓變薄,才在高溫下進行熱處理的方法。該 方法藉著將其中一方的晶圓變薄,可以減小施加在另一方 之晶圓的熱應力,而並非如本實施般藉著改變磊晶圓整體 之平均熱膨脹係數來減小熱應力。 本發明之接合型基板之製造方法,在低溫下作熱處理 而得到一定的接合強度,才除去磊晶圓的基板,之後,則 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) · 25 - -J.---;----—---ΊΙΙ裝-------—訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消费合作社印製 502458 A7 ___B7___ 五、發明說明(23) 在一定的高溫下進行熱處理。但是如本實施例般,當接合 面的電氣特性會有問題時,則最好在1 〇 〇〜3 0 0 °c以 下的低溫來進行低溫熱處理。其理由如下。亦即,藉著脫 水縮合反應的行進,雖然接合強度會增加,但是同時脫離 的水分也會增加。雖然可以在此一情況下提高溫度,而完 成接合反應,但是當一旦停止熱處理時,則水分會被固定 在接合界面,即使再度升高到高溫,也可能對電氣特性帶 來惡劣的影響之故。 (第3實施形態) 接著則針對本發明的第3實施形態,也舉出比較例來 加以說明。 本實施形態提供一藉著以2個的透明基板,從兩側來 挾著發光元件部加以接合,可以確實且容易地防止晶圓發 生破製或裂痕之高性能的半導體元件。 首先說明本實施形態。 圖5 A至圖5 F係表將本實施形態例如應用在綠色之 半導體發光元件之製造方法的情形。首先,如圖5 A所示 ,在膜厚例如爲2 50/zm的GaAs基板5 1上形成膜 厚例如爲0 · 5//m之η型GaAs層52,且在該η型 Ga As層5 2上形成膜厚例如0 . 2 //m的η型 I no.sGao.sP 層 53。在該 η 型 I n〇.5Ga〇.5P 層5 3上形成膜厚例如爲〇 · 6 的型包覆層( I nQ.5AlQ.5P層)54,而在該η型包覆層54上 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐〉 -26 - J—一--------------訂—:------ (請先閱讀背面之注意事項再填寫本頁) 502458 經濟部智慧財產局員工消費合作社印製 A7 _ B7 __五、發明說明(24) 形成膜厚例如爲1 · 0以m的p型活性層( . I nD.5 (Gao.sA 1。.45) G.5P,雜質濃度爲 1016至2xl017/cm3) 55。在該P型活性層 5 5上,則形成膜厚例如爲0 . 1 /z m ρ型包覆層( I n〇.5A 1 Q.5P層)5 6,而在該P型包覆層5 6上 形成膜厚例如爲0 · 0 1 // m的p型飩刻停止層( GaAs層)57。在該鈾刻停止層57上形成膜厚例如 爲0 · 0 2 // m的η型間隙層( 1 n〇. 5 ( G a 〇 . 7 A 1 〇 . 3 ) 0.5P 層)58。如此般 藉由磊晶成長,以相同的批次(batch )形成發光元件部^ 接著,如圖5 B所示,η型間隙層5 8與p型蝕刻停 止層5 7被飩刻,而讓ρ型包覆層5 6的表面露出。之後 ,則除去在露出的Ρ型包覆層5 6上所形成的自然氧化膜 (未圖示)以及Ρ型包覆層5 6表面的粒子。又,連在被 接合在圖5 C所示之ρ型包覆層5 6的ρ型透明基板( GaΡ基底)59表面的自然氧化膜以及粒子也事先被除 去。該P型透明基板5 9,則在不同於發光元件之另外的 製程中被製造。 之後,如圖5 C所示,在室溫下,讓膜厚例如爲 , 2 5 0 的ρ型透明基板5 9的表面密接在ρ型包覆層 的表面。 接著,如圖5 D所示,藉由蝕刻除去η型 I nD.5GaQ.5P層5 3下部的GaAs基板5 1以及 η 型 GaAs 層 52。 先 閱 讀 背 之 注 項 再 填 寫 本 頁
I I I I I I 訂 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -27 - 502458 經濟部智慧財產局員工消费合作社印製 A7 B7 五、發明說明(25) 之後,如圖5E所示,在被接合在η型I nGaP層 5 3之η型透明基板(GaP基底)6 0之表面的自然氧 化膜(未圖示)以及粒子事先被除去。該η型透明基板 6 0,則在不同於發光元件之另外的製程中被製造。 之後,如圖5 Ε所示,在室溫下,該膜厚例如爲 2 5 0 //m的η型透明基板6 0密接在η型 I 11。.5〇8。.5?層5 3的表面。 接著,則一邊讓A r氣體流動,而一邊加熱到8 0 0 °C,經由p型包覆層5 6與p型透明基板5 9的密接面, η型I nGa P層5 3,將η型包覆層5 4與η型透明基 板6 0的密接面一次加以高溫接合。之後,則在室溫下讓 上述晶圓冷卻。此外,在高溫接合時的溫度並不限於 8 0 0 t:,例如也可以是5 0 0 °C至1 2 0 0 °C。 接著,如圖5F所示,在η型透明基板60上形成由 含有膜厚例如爲1至1 0 nm之G e的Au (例如含有 0 · 5%Ge的AuGe)所構成的中介層6 1。 接著,則藉由噴濺,在中介層61上形成由ITO (
1 η與S η氧化膜的混合膜)所構成的透明電極6 2。此 時,基板溫度爲室溫(2 2 °C )左右,A r與0的比(, A r : 〇 )例如設成1 〇 〇 : 1,真空度例如設成1 X 1 〇 ~ 3 T 〇 r r。 接著,則在透明電極6 2上形成例如由A u所構成的 金屬電極6 3,而在p型透明基板5 9的表面形成由例如 含有1%B e的Au B e所構成的背面電極6 4。之後, 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -28 - — ^--;---裝----· — ·訂! (請先閱讀背面之注意事項再填寫本頁) 502458 經濟部智慧財產局員工消费合作社印製 A7 B7 五、發明說明(26) 則在A r環境中進行溫度例如爲4 5 0 °C,處理時間例如 爲15分鐘的熱處理。 接著則在晶圓上進行劃線以便晶片化。之後’則藉由 樹脂封裝加以封裝。 如此般完成本實施形態之半導體發光元件。 接著說明本發明人獨自所之比較例 圖6 A至圖6 G係爲了要評估本實施形態的效果所實 施之比較例之半導體發光元件之製造方法的過程斷面圖。 首先,如圖6A所示,在GaAs基板131上形成 蝕刻停止層1 3 2,而在蝕刻停止層1 3 2上形成P型包 覆層1 3 3。在該P型包覆層1 3 3上形成活性層1 34 ,而在活性層134上形成η型包覆層136。如此般’ 藉由磊晶成長形成發光元件部。 接著,如圖6 Β所示,則藉由蝕刻除去間隙層1 3 6 ,而讓η型包覆層1 3 5的表面露出。 接著,如圖6 C所示,藉由磊晶成長,在η型包覆層 1 3 5的表面形成膜厚爲1 〇至5 0//m的η型透明支撐 層 1 3 7。 接著,如圖6 D所示,藉由飩刻除去G a A s基板t 1 3 1,而讓飩刻停止層1 3 2的表面露出。 接著,如圖6 E所示,藉由蝕刻除去蝕刻停止層 1 3 2,而P型包覆層1 3 3的表面露出。 接著,如圖6 F所示,藉由熱壓著,將膜厚約2 5 0 /im之P型透明基板1 38接合在P型包覆層1 3 3的表 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -29 · J — I I I II — III --------^illIII!^AW— (請先閱讀背面之注意事項再填寫本頁) 502458 A7 B7_______ 五、發明說明(27) 面。 (請先閱讀背面之注意事項再填寫本頁) 接著,如圖6 G所示,分別在η型透明基板1 3 7以 及Ρ型透明基板1 3 8的表面形成金屬電極1 3 9以及 14 0。 如此般完成本實施形態的比較例。 在此,在上述比較例中,爲了要使Ρ型包覆層1 3 3 與Ρ型透明基板1 3 8的接合面形成良好的歐姆接合,則 必須要藉由高溫的熱壓著來實施接合。但是由於作爲磊晶 成長膜之η型透明基板1 3 7的膜厚較Ρ型透明基板 1 3 8的膜厚爲薄,因此,藉由熱壓著,將ρ型透明基板 1 3 8接合在ρ型包覆層1 3 3表面,在以透明基板 137,138將發光元件挾入之際,則會因爲包覆層 1 3 3及1 3 5與透明基板1 3 8及1 3 7之熱膨脹係數 的差而產生應力。主要是因爲透明基板1 37,1 38的 膜厚差,而導致所發生的應力無法抵消,如圖7所示,在 發光元件部會產生撓彎,而產生裂痕1 4 0,因此會有 L E D的發光特性大幅下降的問題。 經濟部智慧財產局員工消費合作社印製 爲了要解決此一問題,乃考慮將η型透明基板1 3 7 的膜厚設成與Ρ型透明基板1 3 8的膜厚相同。但由於此 必須要接長磊晶成長的時間,因此會導致處理時間變長’ 並非是良策。 針對該問題,若根據圖5 Α〜圖5 F所示的本實施形 態,可以在晶圓不發生破裂或裂痕的情形下’形成具有貼 合基板的半導體發光元件。 -30- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 502458 A7 ____B7__ 五、發明說明(28) 亦即,若根據圖5 A〜圖5 F所示的實施形態,在將 P型透明基板5 9接合到p型包覆層5 6的同時,經由η 型InGaP層5 3,將膜厚與該Ρ型透明基板59的η 型透明基板6 0接合在η型包覆層5 4。亦即,由於ρ型 透明基板5 9與η型包覆層5 4的膜厚係相同,因此,在 從高溫接合進行室溫冷卻之際,因爲由不同材料所構成之 透明基板5 9及6 0與包覆層5 6及5 4的熱膨脹係數差 所產生的應力會彼此抵消。因此,能夠抑制發光元件部發 生撓彎以及裂痕。 圖8分別係表在接合透明基板之前與之後之L E D的 發光輝度。根據該實施形態,由於在L E D不會發生撓彎 或是裂痕,因此,如同一圖所示,即使在接合透明基板之 後,發光輝度也不會降低,而能夠防止L E D特性發生惡 化。 又,根據本實施形態,在以高溫來接合透明基板5 9 及60,與包覆層56及54之際,若接合時的溫度在 5 0 0 °C至1 2 0 0 °C的範圍內時,則接合面會成爲良好 的歐姆接合狀態。 更者,根據本實施形態,由於藉由透明基板5 9 ’ t 6 0的接合來挾入發光元件部,因此其處理時間較利用磊 晶成長膜來形成透明基板的情形可以縮短。 更者,根據本發明之實施形態,可在不增加處理時間 的情形下,即能夠將透明基板5 9,6 0的膜厚例如加厚 到250/zm。又,由於透明基板59,60的膜厚厚’ T---:-------·裝---------訂--------- (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -31 - 502458 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(29) 因此可以加大透明基板5 9,6 0之側面的面積。由於透 明基板5 9,6 0的反射面寬廣,因此能夠有效地活用被 側面所反射的光。藉此能夠提高L E D的發光輝度。 此外’本發明並不限定於上述實施形態。例如L E D 也可以爲綠色以外之波長帶的可見光製品,而能夠得到與 上述同樣的效果。 又’透明基板19,20不必要要限定在GaP基底 ,也可以例如是G a N基板般,係一具有導電性,且在可 見光領域中爲透明(透過率在9 0%以上)的材料。 (第4實施形態) 接著則說明本發明之第4實施形態。本實施形態的特 徵則在於:在將2個晶圓作接合之際,由結晶學的觀點來 看,將方向排成可以使其中一方的晶圓的「背面」能夠與 另一方的晶圓的「表面」接合。 圖9係表用於說明本實施形態之基板之接合方法的槪 念圖。亦即,半導體基板,通常是從如圖9 (a)所示之 單晶晶棒(ingot ),在一定的結晶方位切片(Slice )而獲 得。 t 此外,以往如圖9 ( b )所示,分別對從晶棒g切片 所形成之晶圓1 1 1,1 1 2的表面1 1 1 A,1 1 2 A 實施鏡面硏磨,且因應必要,在於其表面形成未圖示的磊 晶成長層之後,則讓表面1 1 1 A與1 1 2 A面對面地加 以接合。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) _ 32 - Ί —--:-------#裝---1----訂 (請先閱讀背面之注意事項再填寫本頁)
50245S 經濟部智慧財產局員工消费合作社印製 A7 B7 五、發明說明(30) 在此,有關接合界面的電阻,則會因爲矽(S i )彼 此之間的接合,與化合物的接合而有所差異。亦即,矽( S i )彼此之間不管所接合之晶圓的結晶方位如何,只要 提高接合面的載體濃度,且將接合熱處理溫度選擇在適當 的範圍內,則在界面不會產生電阻。例如即使是將( 1 1 1 )面接合到(1 0 0 )面,只要將(1 〇 〇 )面彼 此的晶圓互相回轉4 5度,即不會有界面電阻。 相較於此,在接合化合物,特別是L E D用晶圓等時 ,若不只提高載體濃度,且若讓所接合之晶圓間的面方位 不整合時,則在界面會產生電阻。根據此一現象,在美國 專利(USP)第5,6 61,316號中已提出一爲了 要減小界面電阻,乃使相對於結晶的方向具有相同之傾斜 角的晶圓互相不要回轉,而讓結晶的回轉方向的方向配合 而加以接合的方法。 相較於此,本發明人組合各種的結晶方向而嘗試接合 的結果,光是讓晶圓的傾斜角與回轉方向整合並不夠,將 別是具有相對於結晶爲傾斜的面的晶圓,發現將另一方之 晶圓的「背面」接合到其中一方之晶圓的「表面」,在減 小界面電阻上具有大的效果。 , 亦即,在本實施形態中,如圖9 ( c )所示,使晶圓 1 1 1的背面1 1 1B與晶圓1 12的表面1 12A面對 面地加以接合。本發明人發現如後所述,當如此加以接合 時可以改善接合界面的結晶性,而能夠大幅地減低電阻成 分0 本紙*張尺度適用中國國家標準(CNS)A4規格(21(^297公釐) -33 - 4---.-------裝 ili — ·!訂-----I-- <請先閱讀背面之注意事項再填寫本頁) 502455 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(31) 例如當以具有閃鋅型構造的m - v族化合物半導體爲 例時,如圖9 (a)所示,在成長於〔100〕方向之單 晶晶棒I G,則存在有相對於該成長軸傾斜’而由( 1 1 1) A面所表示的方向,與由(1 1 1 ) B面所表示 的方向。在此,(111) A面爲例如ΠΙ屬元素會優勢地 出現在表面的原子面,而(1 1 1 ) B面爲V屬元素會優 勢地出現在表面的原子面。 此外,從如此之單晶晶棒,在相對於(1 1 1 ) A面 具有一定之角度而傾斜的方向切片所得到的半導體基板 1 1 1,1 1 2的表面,則具有(1 1 1 ) A面的物性會 優勢地表現的表面1 1 1A,1 1 2A。相較於此,該些 半導體基板111,112的背面111B,112B, 則成爲(1 1 1 ) B面的物性會優勢地表現的面。 之所以要使結晶傾斜而切片,則是因爲具有傾斜之表 面方位的基板較在「標準(just )」方位的基板,更適於 作磊晶成長之故。一般而言,使(1 0 0 )面朝(1 1 1 )面方向傾斜。但是,當是GaA s或Ga P般的化合物 半導體時,如上所述,在(1 1 1)面具有2種,其中一 方的表面被ΙΠ族的G a所覆蓋,而另一方則被V族的A # 或P所覆蓋。此外,當對結晶加工以使(1 1 1 )面成爲 表面般地製作晶圓時,則已知其表面與背面彼此成爲不同 的面。 圖9的情形,則是當例如使表面側朝(1 1 1 )皿族 面傾斜而切片時,背面會朝(1 1 1 ) V族面傾斜。因此 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -34 - (請先閱讀背面之注意事項再填寫本頁) ▼裝-------訂--------- 502458 A7 B7 五、發明說明(32) ’如圖9 ( c )所示,將2個半導體基板的表面與背面接 合’無非是將朝向(1 1 1 )瓜族面傾斜的面與朝向( 1 1 1 ) V族面傾斜的面加以接合。 將(1 0 0 )面朝向(1 1 1 )皿族面傾斜的面,則 混合存在有(1 0 0 )面與(1 1 1 )面,且皿族原子的 比例高。相反地,朝向(1 1 1 ) v族面傾斜的面,其中 V族原子的比例高。若是將兩者加以組合時,則在接合界 面可維持III族與V族的比,而減少會對電氣特性帶來惡劣 影響之懸空鍵(dangling bond ),能夠減低電阻。 因此,當所接合之半導體基板的相同時,則最好表面 的傾斜角度在2個基板之間彼此接近。而此是因爲此時皿 族原子與V族原子的平衡會變得最好之故。 另一方面,當接合不同材料的半導體基板時,則最好 連表面的傾斜角度也要配合兩者的物性來調節。而此是因 爲當材料不同時,相對於傾斜角度之皿族原子以及V族原 子的比例也有不同的時候之故。 又’當爲具有異方性出現之方向(例如G a A s或 G a P中的< 1 1 1 >方向)的傾斜角(〇ff angle )小之 表面的半導體基板時,則有即使將表面彼此組合,也可以 減少懸空鍵的數目,且界面電阻的上昇較小的傾向。相較 於此,當傾斜角在1 0度以上,若是將背面與表面組合, 即可以得到顯著的效果。 另一方面,根據本發明人檢討的結果,當表面的傾斜 角小時,例如即使是接合表面具有傾斜角爲〇度之( 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閲讀背面之注意事項再填寫本頁) -411^裝!--丨 —訂! 經濟部智慧財產局員工消費合作社印製 35 經濟部智慧財產局員工消費合作社印製 502455 A7 B7___ 五、發明說明(33) 1 0 0 )標準(just )面的基板時,若是將背面與背面加 以接合時,即可以看到效果。以往則是認爲(1 〇 〇 )面 的背面以及表面在電氣上係等效。但是如G a A s或 G a P般的ΙΠ - V族化合物半導體具有閃鋅構造,瓜族原 子與V族原子分別配置在不同的面心立方格子位置,該些 格子,則彼此在對角線方向偏移格子常數的1 / 4。因此 ,(100)面可以推測瓜族原子或V族原子的一方會出 現在最表面,而另一方則在1 / 4格子常數的內部位置。 此時,在基板的背面,爲了要維持電氣上的中性,.則與表 面相反的原子會出現在最表面。根據此一理由,可以想成 即使是(1 0 0 )標準面,藉著組合表面與背面而加以接 合,可以減少懸空鍵的數目,且使界面電阻的上昇變小。 本實施形態,即使是接合從不同的晶棒所切出的2個 半導體基板時,也可以同樣地獲得顯著的效果。 圖1 0係表接合從2個不同的晶棒所切出之半導體基 板之狀態的槪念圖。例如如同圖(a )所示,從在〔 1 0 0〕方向成長之Ga P單晶晶棒切出具有朝(1 1 1 )方向傾斜之傾斜角的半導體基板1 1。半導體基板1 1 具有(1 11 ) A面的成分會強力出現的表面1 1A,與 (1 1 1 ) B面的成分會強力地出現的背面1 1 B。同樣 地,如圖1 0 ( b )所示,從G a A s晶棒,以傾斜角所 切出的半導體基板1 2,則具有(1 1 1 ) A面的成分會 強力地出現的表面1 2A,與(1 1 1 ) B面的成分會強 力地出現的背面1 2 B。 τ_!.丨丨! ! 裝 1_ —訂· —丨 — _ 丨丨 _ - (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -36 - 經濟部智慧財產局員工消费合作社印製 502458 A7 B7__ 五、發明說明(34) 在接合該2個基板時,則是接合背面1 1 B與表面 1 2 A,或是接合表面1 1 A與背面1 2 B。藉著如此般 地接合表面與背面,可以使得在界面之瓜族原子與V族原 子的平衡會變得良好,減低懸空鍵或結晶缺陷,而能夠大 幅地降低電阻。 此外,針對從不同的單晶晶棒分別切出的半導體基板 的「表面」與「背面」的判斷,則可以根據晶棒的成長方 向,亦即相^對於種結晶的方向而來決定。亦即,通常在使 晶棒成長之際,會將種結晶的結晶方位設爲一定。.因此, 即使是不同的晶棒,其中之(1 1 1 ) A面或是(1 1 1 )B面的方位,相對於成長方向具有一定的關係。亦即, 即使是從不同的晶棒分別切出之半導體基板的任一者,也 可以將接近於種結晶的一側定義成「表面」,而將相反側 的面定義成「背」面,可將「表」面與「背」面加以接合 〇 當爲一般市面上所販賣的化合物半導體的晶圓時,則 爲了要區別(1 1 1) A面與B面,大多在晶圓的一部分 設置有被稱爲「IF」(Index · Flat )等之直線狀切斷部 。此時,則很容易區分出晶圓的「表面」與「背面」。t 又,對從不同的晶棒所切出之半導體基板的「表面」 與「背面」的判斷,則可以藉由台面(mesa )蝕刻來進行 。亦即,當針對G a A s或G a P晶圓進行台面蝕刻時, 則台面之彼此呈直交的斷面形狀會呈現順台面與逆台面。 該些順台面與逆台面的方向,則分別對應於結晶的( 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -37 - 4—?—------------^—------- <請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 502458 A7 B7___ 五、發明說明(35) 111)A面與(111)B面的方位而出現。因此,可 以根據該順台面與逆台面的方向來區分半導體基板的表面 側與背面側。 當接合2個半導體基板的表面與背面時,則所接合之 面彼此之順台面方向會彼此呈直交,而所接合的面與相反 側的面,亦即,2個晶圓藉由接合成爲一個新的晶圓的其 中一方的面與另一方的面的順台面方向會彼此呈直交。 接著則說明作爲本實施形態之具體例的第4〜第6實 施例。 (第4實施例) 首先針對第4實施例來說明測量接合晶圓之界面電阻 的具體例。 如圖9所示,從在〔1 00〕方向成長的Ga P單晶 晶棒,朝(1 1 1 )方向傾斜1 5度而切出G a P晶圓 1 1 1,1 1 2。將所切出的晶圓1 1 1,1 1 2分別分 成2組,其中一組,如圖9 ( b )所示,針對上面(表面 )1 1 1A,1 12A實施硏磨而形成鏡面,另外一組, 則如圖9 1 ( c )所示,針對晶圓1 1 1的下面(背面;) 111B,與晶圓112的上面(表面)112A實施鏡 面硏磨。表面經硏磨的晶圓,則其硏磨面朝(1 1 1 ) G a面方向傾斜,而背面經硏磨的晶圓,則朝(1 1 1 ) P面方向傾斜。 使用該2組的晶圓,藉由彼此的表面與背面的組合來 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -38 - ΊΙΙΊ------丨 I----------------- (請先閲讀背面之注意事項再填寫本頁) 502455 A7 B7 五、發明說明(36) 接合,而比較界面的電阻。 接合的方法則與後述的方法相同,熱處理係在8 〇 〇 °C下進行。讓已改變載體濃度的g a p磊晶成長在G a P 的接合面’而將接合界面的載體濃度調節成各種的濃度。 已接合的晶圓,則在兩面設置電極,進行半切割(half dicing )成爲2 5 Ο μ m □的大小直到接合面爲止,測量其 I 一 V特性,減去G a P基板的積(bulk )電阻,來求取 接合界面的電阻。 圖11係表接合面的載體濃度與界面電阻之關係圖。 在同一圖中,黑色圈係表將彼此之表面接合者,而白色三 角形表將表面與背面接合者。將彼此的表面接合者(黑色 圈),雖然提高載體濃度,界面電阻會下降,但不會成爲 零。相較於此,本發明之背面與表面的組合(白色三角形 ),即使是載體濃度低的情形,其界面電阻也非常的低, 當載體濃度上昇到2 X 1 0 1 8 c m — 3左右爲止時,則可以 使界面電阻實質上成爲零。 此外,載體濃度與界面電阻的關係,即使沒有磊晶成 長層也相同,只要是利用鏡面高的基板,即使是沒有磊晶 層,也能夠降低界面電阻。 , 接著,針對第5實施例來說明根據與圖2同樣的過程 來試作評估L E D的結果。 首先準備好朝(1 1 ) Ga面方向傾斜1 5度的 G a A s晶圓1 2,在其上,則如圖2 ( a )所示,讓由 I nGa A 1 P所構成的LED構造1 8〜1 7作磊晶成 本紙•張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -39 _ (請先閲讀背面之注意事項再填寫本頁) ------—訂--------- I. 經濟部智慧財產局員工消费合作社印製 經濟部智慧財產局員工消費合作社印製 50245.8 A7 __B7 _ 五、發明說明(37) 長。如此所得到之磊晶成長晶圓的接合面(P型包覆層 1 6的表面),則與基板同樣地,朝(1 1 1 ) G a面方 向傾斜1 5角。 接著,則準備好2個朝(1 1 1 ) G a面方向傾斜 1 5角的G a P晶圓以作爲G a P晶圓1 1 ,將其中一方 的表面側,而另一方的背面側硏磨成鏡面。之後,如圖2 (c )所示,將G a P晶圓的硏磨面接合到包覆層1 6。 更者,如圖2 (d)所示般除去GaAs基板12, 而調查所得到之L E D的動作電壓。 結果,Ga P晶圓1 1的接合面與GaAs基板1 2 相同,而朝(1 1 1 ) G a面傾斜之L E D,在2 0 m A 通電時的動作電壓爲4 · 5 V。相較於此,根據本實施形 態,G a P晶圓1 1的接合面朝(1 1 1 ) P面傾斜之 L E D,在2 0 m A通電時的動作電壓,則顯著地降低到 2 V,因此可知道界面電阻很明顯地減小。 (第6實施例) 接著則針對第6實施例來說明將具有(1 0 0 )標準 之表面方位的晶圓彼此接合的具體例。 , 首先,從Ga P的單晶晶棒切出具有(1 0 0)標準 之表面方位的晶圓,且將接近於晶棒之種結晶的面定義成 表面。接著,則將該些晶圓的表面側或背面側加工成鏡面 ,以0 · 的膜厚,讓載體濃度lxl018cm_3的 G a P層在該鏡面上作磊晶成長。在此,之所以將磊晶 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -40 - J—.-------裝------—訂--------- (請先閱讀背面之注意事項再填寫本頁) 502458 經濟部智慧財產局員工消费合作社印製 A7 B7 五、發明說明(38) G a P層的載體濃度設成比較低,則是因爲如圖1 1所示 ,載體濃度低者對於接合面對界面電阻之組合所產生的影 響大,而比較容易之故。 如此般,挾著磊晶成長層,分別將晶圓的表面彼此, 或是表面與背面加以接合,而測量其界面電阻。 結果,將彼此的表面加以接合者,其界面的電流電壓 特性不會成爲歐姆接合狀態,而在2 0 m A通電時,則在 界面附近會產生約2 · 2V的電壓。相較於此,將表面與 背面加以接合者,其電流電壓特性爲直線狀,而呈現歐姆 特性,連在2 0 m A通電時的電阻也會減小到〇 . 8 V。 對於將彼此的表面加以接合者,之所以要產生大的電 阻,則想必是懸空鍵抓住(trap )載體,而導致接合面的 載體濃度降低之故。亦即,當爲(1 0 0 )標準基板時, 可知對應於晶棒的成長方向存在有晶圓的「表面」與「背 面」,藉由接合「表面」與「背面」可以降低界面電阻。 (第5實施形態) 接著則說明本發明之第5實施形態。本實施形態的特 徵在於:在接合2個晶圓之際,不是針對整個的晶圓,而 是針對一部分加壓,而能夠緩和因爲熱膨脹所帶來的「應 力」。 圖1 2係表用於說明本實施形態的槪念圖。亦即,在 根據上述任何一種的實施形態來接合2個的晶圓A以及B 時本發明人,則針對要如何對該些晶圓進行保持加壓而進 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -41 - --------------------訂--------- {請先閱讀背面之注意事項再填寫本頁) 502458 A7 ____ B7_ 五、發明說明(39) 行獨自的檢討。 <請先閲讀背面之注意事項再填寫本頁) 圖1 2 ( a )以及(b )係表本實施形態之加壓保持 方法,同圖的(c )以及(d )係表作爲比較例的加壓保 持方法。 首先,從比較例開始說起,在圖1 2 ( c )所示的例 子中,2個的晶圓A以及B係以重疊的狀態被載置在十分 寬廣的治具J 3之上,而從上方未施加荷重。當根據如此 的方法時/由於晶圓A以及B可以在面內方向自由地伸縮 ,因此,雖然不會產生因爲熱膨脹率的差等所引起之破裂 等的問題,但是卻會有許多接合不充分的情形發生。 又,在圖12 (d)所示的例子中,2個的晶圓A以 及B,則被十分寬廣的治具j 3以及j 4所保持,且藉由 荷重P被加壓。此時,被加壓者的晶圓A以及B則變得很 難在面內方向伸縮,而有無法吸收緩和因爲熱膨脹率的差 等所造成的應力,而導致晶圓發生破裂的情形。 經濟部智慧財產局員工消费合作社印製 相較於此,在本實施形態中,如圖1 2 ( a )所示, 在不對2個的晶圓A以及的整面加壓的情形下,藉由被對 向配置的治具〗1以及J 2 ,以荷重P只對其中的一部分 加壓。當晶圓A以及B係由不同的材料所構成時,則會隨 著加熱,而因爲熱膨脹率的差而產生「應力」。相較於此 ,若根據本實施形態,藉著只針對晶圓的一部分實施保持 加壓,在加壓部以外的部分,可以很容易在面內方向S伸 縮。結果,可以在允許因爲熱膨脹的差而引起的「應力」 的情況下加以接合。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ^42- ' 502458 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(40) 爲了要只對晶圓的一部分加壓,如圖1 2 ( b )所示 ’可以只將其中一個治具j 1的接觸面積設成較晶圓爲小 。此時,雖然晶圓B整個被治具J 3所保持,但是從晶圓 A之上方的治具j 1只有部分地被施加荷重P。結果,晶 圓A以及B可以在面內方向S伸縮,而能夠吸收緩和因爲 熱膨脹率的差所引起的「應力等」。 以下則說明本實施形態的實施例。 (第7實施例) 圖1 3 ( a )〜(d )係用於具體地說明本實施形態 之製造方法的簡略斷面圖。 首先,如圖1 3 ( a )所示,在供作直接接合的磊晶 圓,則在η型G a A s基板1 2上依序積層了緩衝層1 8 ,η型包覆層14,活性層15,P型包覆層16,以及 表面覆蓋層1 7而被形成。該磊晶成長層係例如藉由 Μ 0 C V D ( Metal Organic Chemical Vapor Deposition )法 所形成。 n型GaAs基板12,尺寸爲直徑2英吋,厚度 2 5 0 // m,雜質則以約1 E 1 8 / c m 3的載體濃度被摻 雜有Si,更者,其主面即成爲鏡面加工。緩衝層1 8爲 GaAs,厚度爲〇 · 5//m。最上層的表面覆蓋層17 爲2層構造,下側爲〇 · Ιμιη的GaAs層17A ’上 側爲 0 ·2 的 I nGaAl P 層 187B。 接著,則將磊晶圓浸漬在氨與過氧化氫水的混合液內 • 1 ! ! · ! ! — 丨訂.!丨!! (請先閱讀背面之注意事項再填寫本頁} 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -43- 經濟部智慧財產局員工消费合作社印製 502458 A7 __B7_ 五、發明說明(41) 而除去背面側的堆積物,接著在以界面活性劑洗淨磊晶僵 後,則以70°C的磷酸,對I nGaA 1 P覆蓋層17B 實施蝕刻。該蝕刻則選擇性地停在下方的G a A s層 1 7 A。接著,則將磊晶圓浸漬在容積比爲氨1,過氧化 氫水1 5的混合液內進行蝕刻,如圖1 3 ( b )所示般除 去下側的G a A s覆蓋層1 7 A。該混合液雖然會選擇性 對G a A s覆蓋層1 7A進行蝕刻,而可在數秒內除去表 面覆蓋層17 A,但是若持續浸漬1分鐘,即會讓p型包 覆層16的表面完全露出。 接著則直接將已除去表面覆蓋層1 7的磊晶圓,與在 表面讓厚度0 · 2//m,載體濃度2xl018cm — 3的高 濃度G a P層成長的G a P基板1 1加以接合,而得到如 圖1 3 ( c )所示的被接合體。以下則更詳細地說明直接 接合的過程。 直接接合的前處理,係以界面活性劑來洗淨G a P基 板1 1,將其浸漬在稀氟酸內,而除去表面的自然氧化膜 ,在經水洗後,以旋轉器讓其乾燥。又,磊晶圓在藉由以 上的方法除去表面覆蓋層1 7後,則與G a A s基板1 1 同樣地,爲了除去氧化膜進行稀氟酸處理,而進行水洗與 旋轉乾燥。該些前處理則全部在淸淨室內之淸淨的環境下 進行。 此外,第3實施形態,如上所述,在本實施例中,當 然也可以調節結晶方位以使得嘉晶圓與G a P基板1 1的 表面與背面接合。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐^ :44 - JIII!!I (請先閱讀背面之注意事項再填寫本頁) 502458 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(42) 接著,則如使磊晶成長層朝上方地載置已經完成前處 理的磊晶圚,且如使鏡面朝下地將G a P基板載置在其上 方,在室溫下讓其密接。由於G a P爲透明,因此能夠以 目視來觀察密接狀態。當將G a P基板1 1載置在磊晶圓 上時,由於磊晶圓撓彎成由正面來看呈凸形狀,因此’ G a P基板1 1的中央部會最先密接到。在此一狀態下置 放時,則密接部會自然地朝G a P基板1 1的周邊部擴展 。在1分鐘之內,除了 G a P基板1 1之周緣的倒角部分 以外,全面呈密接狀。反覆同樣的操作,進行共計1 5組 的室溫密接。 直接接合的最終過程,係將在室溫下已密接的被接合 體放入擴散爐內,而在8 0 0°C下進行熱處理。環境則爲 含有10%氫的氬。 將被接合體每個5組地分成3個,同時使用不同的熱 處理治具加以比較。 本發明的實施例,如圖1 2 ( a )所示,從上下方向 挾著被在中央附設有5 0之圓形突起的碳(c orb on )板所 密接的基板,讓1 2 0 g之碳製的配重承載於上’只按壓 住晶圓的中央部。以該治具可將5個晶圓全面接合’而晶 圓不會發生破裂。 比較例,則如圖1 2 ( d )所示,以平坦的碳板挾著 晶圓,讓配重承載著,整面施以荷重而實施熱處理。此時 ,5個中有2個發生破裂,剩下來3個也無法達到全面接 合。其原因則在於:包括破裂的晶圓在內,由於晶圓的周 4---— — — — — — — ills — ^« — — — — — 1 — {請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -45- 經濟部智慧財產局員工消费合作社印製 502458 A7 B7_ 五、發明說明(43) 邊部會接合,而自中央部剝離,因此,因爲晶圓的厚度變 動而變厚的周邊部分會先被接合,而無法吸收因爲熱膨脹 在界面所造成之應力。 如上所述,根據本實施形態,藉著將晶圓部分地加以 保持加壓,,已經確認可以以高的良品率來實施接合過程 〇 (第6實施形態) 接著針對本發明的第6實施形態來說明具有針對來自 發光層的光具有透光性之基板的半導體發光元件。亦即, 本實施形態之半導體發光元件,係一典型的可以利用第1 至第5實施形態之上述基板的接合技術而形成的發光元件 〇 首先,本實施形態的半導體發光元件,乃說明使對發 光有影響之發光層的面積較透明基板的面積爲小,而提高 發光之輝度的例子。 圖1 4 ( a )係表本實施形態之L E D之斷面構造的 槪念圖,同圖(b )係表作爲比較例之習知之L E D的斷 面構造的槪念圖。 , 亦即,均是一在爲透明基板的G a P基板1 1上具有 包覆層14,活性層15,包覆層16,而在上下設置有 電極1 9A與1 9B的LED。但是圖1 4爲一槪念圖, 實際上,也可以設置其他諸如接點層或電流狹窄層或電流 擴散層等的各種要素。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -46 - ----.-------裝-------·訂------- (請先閱讀背面之注意事項再填寫本頁) 502458 經濟部智慧財產局員工消费合作社印製 A7 B7 五、發明說明(44) 習知的LED,如圖14 (b)所示,活性層15與 透明基板1 1的大小相等,由上方所看到的面積係相同。 該習知的L E D係例如藉由切割(dicing ),將已製作有 多數之L E D構造的晶圓切開或劈開,而可以切成多數的 L E D晶片。 相較於此,在本實施形態中,包含活性層1 5在內之 緩衝層1 0的面積則較透明基板1 1爲小。此外,當如此 般地減小活性層1 5的面積時,可以提高L ED的發光輝 度。以下則說明當活性層的面積變小時,可提高L . E D之 輝度的機構。 L E D藉由使電流流動,而使載體再結合而發光。當 爲圖14 (a)以及(b)所示的LED時,所注入的載 體會被爲包覆層1 4以及1 6所挾著的活性層1 5所封閉 ,而在此進行再結合。但是在載體再結合時,則不僅是伴 隨著發光,也同時混雜有不伴隨發光的非發光再結合情形 。例如當爲經由結晶缺陷位準或是界面位準而再結合時, 則藉由非發光而產生再結合。 由於非發光再結合的速度較發光再結合爲快,因此有 所注入的載體會優先地引起非發光再結合的傾向。另一方 面,由於缺陷位準或界面位準會被結晶中的密度所限制, 因此’當非發光再結合因爲某一定的電流而飽和時,則超 過此的電流會被消耗在發光再結合上而產生發光。因此, 當同樣量的電流流經L E D時,則流經狹窄面積者,可以 減少被消耗在非發光再結合的電流成分,能夠提高發光再 本紙張尺度適用中國目家標準(CNS)A4規格(21。X 297公釐)Γ47 - 晒 <請先閲讀背面之注意事項再填寫本頁) --------訂--------- 502458 經濟部智慧財產局員工消费合作社印製 A7 B7 五、發明說明(45) 結合相對於注入電流的比例,亦即,發光效率。亦即,藉 由減小活性層1 5的面積,可以提高L E D的輝度。 但是當減小發光層的面積時,則會有發光會被電極 1 9 A所遮蔽,而導致光的取出效率降低的問題。相對於 此,基板最好是透明的。 亦即,由於L E D的發光層較基板爲薄,因此,對於 基板爲不透明的L E D而言,從發光層被放出到基板側的 光會被基板所吸收,而無法取出至外部。亦即,當爲使用 不透明基板的L E D時,則從外部只能取出從發光層被放 出到上方的光線。但是當在該不透明基板L E D減小發光 層時,則因爲上側電極1 9 A的遮光所造成之取出效率降 低的程度會較發光效率的上昇程度爲大,因此,L E D的 輝度會降低。 基於同樣的理由,即使是透明基板L E D,則不只是 發光層,連同時減小基板的面積也不好。透明基板L E D ,如圖1 4 ( a )所示,從發光層被放出到基板側的光會 透過基板1 1,而被下極電極1 9 B所反射。當透明基板 1 1的上面S露出在作爲發光層之緩衝層1 〇的兩側時, 則可以從該露出部分S取出被下側電極1 9 B所反射的光 。因此,即使是減小作爲發光層的緩衝層1 0,若不減小 基板1 1的面積,也無法降低取出效率。 圖1 5係表針對具有圖1 4所示之透明基板的 I nGaA 1 P系LED,其中發光層相對於晶片面積之 面積的比例,與外部發光強度的關係圖。亦即,同一圖爲 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -48 - J— — — — — — — — — — i — — — — — — I I I I I I I (請先閱讀背面之注意事項再填寫本頁) 50245.8 經濟部智慧財產局員工消费合作社印製 A7 B7 五、發明說明(46) 接合GaP基板所形成之InGaA 1 P系LED的資料 ,晶片尺寸爲對角線3 0 0 //m,上側電極尺寸爲1 2 0 β 0 〇 如同一圖所示,隨著發光層的面積減小,發光強度會 增加,當面積的比例成爲0 · 3時,則發光強度可以增加 大約爲比例1時的1 · 2倍爲止。如此般,對於使用透明 基板的L E D而言,當將發光層形成爲較基板爲小時,則 可以一邊改善在活性層1 5的發光效率,且邊抑制光的取 出效率降低。 接著則說明本實施形態之發光元件之製造方法的具體 例。 圖1 6以及圖1 7係表本實施形態之半導體發光元件 之製造方法之主要部分的過程斷面圖ώ 供作直接接合之磊晶圓的構造,如圖1 6 ( a )所示 ,係一藉由MOCVD法,讓磊晶成長層9 3到9 8 2在 GaAs基板12之上成長者。在此,η型GaAs基板 1 2的直徑爲2英吋,厚度爲2 5 0 //m,被摻雜有矽, 載體濃度約1 e 1 8/cm3,而被實施鏡面加工。蝕刻停 止層93爲ΙηΑΙΡ,厚度爲〇 · 2//m°GaAs接 點層94的厚度爲0 · 02/im,載體濃度爲1 e 1 8/ cm3 I nG a A 1 P電流擴散層9 5係一 A 1組成爲 〇 · 3的InGaAlP,厚度爲1 · 5vm°N型包覆 層14係一 A1組成爲〇 · 6的InGaAlP,厚度爲 〇 · 6 # m。活性層1 5係一 A 1組成爲Ο · 1 3的 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -49 - ! — J·丨!丨丨丨裝i丨丨丨_丨訂!丨丨丨丨I (請先閱讀背面之注意事項再填寫本頁)
50245S A7 B7 五、發明說明(47) I nGaA 1 P,厚度爲0 · 4/zm。p型包覆層16係 一 A1組成爲〇 · 13的InGaAlP,厚度爲〇 · 4 # m。p型包覆層1 6係一 A 1組成爲〇 . 6的 InGaAlP,厚度爲 0 · 6#m。InGaP 接合層 97的厚度爲〇 · l#m,GaAs覆蓋層981的厚度 爲0· l#m,ΙηΑΙΡ覆蓋層982的厚度爲 〇 · 1 5 // m 〇 接著/則將該磊晶圓以界面活性劑加以洗淨,且將其 浸漬於容積比爲氨1,過氧化氫水1 5的混合液內.,對 G a A s基板1 2的下側實施蝕刻,除去附著在磊晶圓之 背面的反應生成物等。此時,由於磊晶圓的表面側(圖的 上側)係被I n A 1 P覆蓋層9 8 2所覆蓋,因此不會被 蝕刻。 接著,在再度以界面活性劑來洗淨磊晶圓後,則以磷 酸來除去表面的I nA 1 P覆蓋層982。接著,則以容 積比爲硫酸8,過氧化氫水1,水1的混合液除去 GaAs覆蓋層981。該混合液係一對GaAs覆蓋層 選擇性作飩刻者,而I n G a P接合層則露出在磊晶圓的 表面。 t 接著,則將已經除去表面覆蓋層的磊晶圓與G a P晶 圓予以直接接合,而得到圖1 6 ( b )所示的接合體。以 下則詳細地說明直接接合的過程。 G a P晶圓則使用一直徑爲2英吋,厚度爲2 5 0 Mm,P型經鏡面加工者,爲了要降低接合界面的電阻, 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -50 - (請先閱讀背面之注意事項再填寫本頁)
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I 4T. 經濟部智慧財產局員工消費合作社印製 502458 A7 B7 五、發明說明(48) 也有讓高濃度層在G a P表面作磊晶成長的情形。 在此,第3實施形態,如上所述,最好是調節兩者的 結晶方位以使得磊晶圓與G a P層的接合面成爲「表面」 與「背面」的關係。 更者,直接接合的前處理,則是以界面活性劑來洗淨 G a P晶圓,且其浸漬在稀氟酸內,以除去表面的自然氧 化膜。在經水洗後,以旋轉器讓其乾燥。又,磊晶圓在除 去表面覆蓋層後,則與G a P基板同樣地,爲了要除去氧 化膜乃進行稀氟酸處理,且進行水洗與旋轉乾燥。該些的 前處理則全部是在淸淨室內之淸淨的環境下進行。 接著,則將已經完成前處理之磊晶圓朝上地放置,且 如使鏡面朝下地將G a P晶圓置放於其上,而在室溫下讓 其密接。由於G a P晶圓1 1係透明,因此,能夠觀察到 密接狀態。當將晶圓重疊時,由於磊晶圓係撓彎成凸狀, 因此,晶圓的中心部會最先被密接。當在如此的情況下放 置時,則密接部會自然地擴展,除了晶圓之邊緣的倒角部 分外,會全面地被密接。 在該過程,第4實施形態,如上所述,藉著只對晶圓 的一部分加壓,即可以抑制破裂的情形,而能夠確實地加 以接合。 更者,直接接合的最終過程,則將在室溫下已經密接 的晶圓立於石英板上並排,且將其放入到擴散爐內而進行 熱處理。熱處理溫度爲8 0 0 t,時間爲1小時’環境爲 含有1 0%氫的氬。 <請先閲讀背面之注意事項再填寫本頁) ,裝-------—訂— 經濟部智慧財產局員工消费合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -51 - 經濟部智慧財產局員工消费合作社印製 502458 A7 _____B7^_ 五、發明說明(49) 接著,則除去磊晶圓的G a A s基板1 2。首先,將 接合體浸漬在氨與過氧化氫水的混合液,且選擇性地對 G a A s進行蝕刻。該蝕刻則會停止在I n A 1 P蝕刻停 止層。接著’以7 0 °C的磷酸進行蝕刻,藉著選擇性地除 去I n A 1 P蝕刻停止層9 3,而得到圖1 6 ( c )所示 的積層體。 接著,在該積層體的G a P基板1 1的背面(圖中下 側),則設有由金(A u ) / Ζ η合金與金(A u )所構 成的電極19B,在GaAs接點層94的表面(圖中上 側),則設有由金(A u ) / G e合金與金(A u )所構 成的電極1 9 A。此外藉由P E P ( photo-engraving process ),將上側的電極1 9 A加工成3 0 0 // m間距( pitch ),直徑2 0 0 // m的圓形,而得到圖1 7 ( a )的 構造。 接著爲了要使發光層的面積較透明基板的面積爲小, 因此將金電極1 9 A當作掩罩(mask )而進行飩刻,如圖 1 7 ( b )所示,對磊晶成長層9 4至9 7進行蝕刻,在 此,則以氨與過氧化氫水的混合液對G a A s磊晶層9 4 進行蝕刻,且以Η B r — B r液,針對I n G a A 1 P系 磊晶層9 4〜1 6與I n G a P磊晶層9 7進行蝕刻。 最後,如圖17 (c)所示,再度將電極19A圖案 化(pattering )成直徑1 2 0 的圓形,而在一點鎖線 C的部分,將晶圓劈開分離爲3 0 0 □’而得到圖 1 4 ( a )所示之構造的LED晶片。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐Γ~- 52- (請先閱讀背面之注意事項再填寫本頁) 502458 A7 B7 五、發明說明(5G) 此外,在圖1 4 ( a )中,則省略掉圖1 7 ( C )之 磊晶層的一部分。 (請先閱讀背面之注意事項再填寫本頁) 接著,則針對本實施形態之其他的實施例,亦即,在 接合晶圓之前,先讓發光層的面積減小的製造方法。 圖1 8係表本實施例之製造方法之主要部分的過程斷 面圖。 首先,如圖18 (a)所不,在GaAs基板12之 上形成一已形成有作爲發光層之積層體1 0的磊晶圓。以 例如3 Ο Ο μ m的間距,對該磊晶圓在縱橫方向進.行切割 (bladedicing)。如圖18(b)所示般設有寬度i〇Q ,深度20#m的溝G。 接著,如圖18 (c)所示般來接合GaP基板11 接著,如圖18 (d)所示般除去GaAs基板12 ,將上下設成相反,而形成電極1 9 A與1 9 B。 最後,則藉由劈開或切割(blade dicing ),沿著—點 鎖線C進行元件分離,而得到如圖1 8 ( e )所示的 L· Ξ D晶片。 經濟部智慧財產局員工消費合作社印製 當將形成在G a A s基板1 2之上的磊晶圓與G a P 基板1 1加以接合時,則會因爲GaAs與GaP之熱膨 脹係數的差而發生應力,接著則在接合後產生撓彎,或者 在更嚴重時會破壞晶圓。 在本實施例中,如圖1 8 ( c )所示,由於在接合晶 圓之際,在磊晶圓表面形成溝G,而將接合部分割成小面 積,因此會有應力被緩和,且減少撓彎或破壞的優點。 53 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員工消费合作社印製 50245.8 A7 B7___'_ 五、發明說明(51) 又,在將晶圓貼合之際,也有空氣被捲入到2個晶圓 之間,而發生未接合部的情形。當如本實施例般地設置溝 G時,則被捲入的空氣會逃到晶圓之外,而有減少未接合 部發生的優點。 此外,在上述的實施例中,雖然是以在接合前,以切 割來分割磊晶圓爲例,但是也可以藉由P E P,藉著對晶 圓表面實施圖案而形成溝G。 接著則說明本實施形態之半導體發光元件的變形例。 圖1 9係表本實施形態之半導體發光元件之變形例的 槪念圖。亦即,在本變形例中,則將作爲發光層的積層體 1 0減小到大略與上側電極1 9 A相同的面積爲止。 在該構造中,由於作爲發光層之積層體1 0的上面全 部被電極1 9 A所覆蓋,因此,從發光層朝上方放出的光 會被電極1 9 A所反射,進入到透明基板1 1內,而從基 板1 1的側面被取出到外部,或是被下側電極1 9 B所反 射,而從未被電極1 9 A覆蓋之基板1 1的上面S被取出 〇 本變形例的發光元件,在功能上與圖1 4 ( a )的實 施例,或是圖1 4 ( b )的習知例的不同點,即在於從, L ED的上面被取出的光幾乎是通過發光層1 6。亦即, 在本變形例中,活性層1 5則當作比較小的光源,從該光 源所放出的光幾乎大部分,則透過基板1 1,被下側電極 1 9 B所反射,而從上面S被取出到外部。 L E D的發光波長則根據活性層1 5的帶隙而決定。 本^張尺度適財關家標準(CNS)A4規格(210X 297公釐)Γδ4^ " I ----II-----illllll^illllll— (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消费合作社印製 502455 A7 B7 _ 五、發明說明(52) 爲了使包覆層1 4,1 6能夠封閉住載體,乃將其帶隙設 計成較活性層爲大,而不吸收來自活性層1 5的發光。但 是,活性層1 5本身則自己吸收自己所發出的光。又,連 對電氣連接爲必要之G a A s接點層等的帶隙小的層也會 吸收發光。因此,不經由包含會吸收光的層的活性層,或 是接點層等,而直接取出光的方式,可以減少被吸收的程 度。圖1 8所示的本變形例就該點來看極爲有利。 爲了要得到圖1 9的構造,例如在圖1 6〜圖1 7所 示的過程中,則依據圖17 (c)的尺寸來進行圖.17 ( a )所示之電極1 9 A的第1次的圖案處理(patterning ) ,而將該電極1 9 A當作掩罩,對發光層進行蝕刻。 又,即使是根據完全不同的方法,也能夠製造圖1 9 的發光元件。 圖2 0係表圖1 9所示之半導體發光元件之製造方法 之主要部分的過程斷面圖。 首先,如圖20 (a)所示,在使LED上下的電極 1 9 A與1 9 B全面貼在一起的情況下,不實施圖案處理 即分離成晶片。 接著,如圖2 0 ( b )所示般,將線(wire ) W接合 在所得到的晶片。於是線W形成爲球狀的球部1 9 C,則 被連接到電極19A的上方。 接著,則以該球部1 9 C當作掩罩’針對上側電極 1 9 A與作爲發光層的積層體1 0進行蝕刻’而得到圖 20 (c)所示的構造。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐「_ 55 一 .J — I J-----I— — — -------- <請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 502458 A7 B7 ___ 五、發明說明(53) 若根據以上的方法,在對積層體1 0進行蝕刻之際, 可以經由線W通電而讓其發光。因此,藉著讓發光元件發 光,一邊監視其輸出,一邊進行蝕刻,在得到最適當的發 光強度的時點,才停止蝕刻。 接著則說明本實施形態之另一實施例之半導體發光元 件。 圖2 1係表本實施例之半導體發光元件之構造的槪念 圖。亦即,本實施例的發光元件,則在透明基板1 1的側 面設置段差S T,其上部則配合於作爲發光層之積層體 1 0的尺寸。 該構造是藉由在接合G a P晶圓1 1,而以選擇蝕刻 除去未圖示的GaAs基板後,例如在圖16 (c)或圖 2 0 ( a )的狀態下,藉由切割(blade dicing )或蝕刻設 置一從發光層側,越過發光層,而到達透明基板1 1之上 部的溝而獲得。 本實施例的發光元件,從活性層1 5入射到透明基板 1 1的光,不只是直接,或是只藉由1次的反射而被取出 到外部,也有許多在透明基板1 1的內部作複雜的反射, 然後才被取出到外部的情形。一般而言,光取出部的形狀 複雜者,其光取出效率亦高。根據本實施例,藉著在透明 基板1 1設置段差,可得到更加改善光取出效率的效果。 在圖2 1所示的例子中,雖然使透明基板1 1的上部 相較於下部小一段,但是也有縮小成2段或是更多段的階 梯狀者可以更加提高光的取出效率的情形。 本紙張尺度適用中關家標準(CNS)A4規格(21G X 297公釐)Τζβί -- — — — — — — — — Aw ^ i — 1 — m ^·ΙΙΙΙΙΙ — (請先閱讀背面之注意事項再填寫本頁) 502458 附件1:第89111181號專利申請案 中文說明書修正赛 A7 民國90年11月呈 / 人 五、發明説明(y '年月日, 補无 以上請參照具體例來說明本發明之第丨至第5實施形 態。但是本發明並不限定於該些具體例。 例如所接合的晶圓,或是使用此之半導體元件的材半斗 並·不限於G a A S或G a P,同樣地本發明可應用在其他 各種的化合物半導體,也能夠得到同樣的效果。 又’半導體發光元件的積層構造,加上接點層或電流 擴散層等的各種的要素,也能夠得到同樣的效果。又,本 發明也可以應用在例如活性層採用M Q W ( multiple-quantum well) 構造者 ,或者包覆層採用 M Q B (multiple quantum barrier )構造者 ° 更者,本發明並不限於L E D,同樣也能夠應用在半 導體雷射或是其他之各種的半導體元件。 圖面之簡單說明: 圖1係表本發明之接合型半導體基板之一實施形態的 簡略斷 ^ 圖@ 用於說明本發明之接合型半導體基板之第 實施例與施例之簡赂斷面圖。 ^ 圖3係表用在本發明之接合型半導體基板之製造方法 中之I nGaA 1 P材料之構成比,格子常數以及band gap的表。 圖4 ( a )〜(f )係表用於說明本發明之接合型半 導體基板之製造方法之第3實施例的簡略斷面圖。 圖5 A至圖5 F係表將本發明的第3實施形態例如應 太紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) {請先閱讀背面之注意事項再填寫本頁} ·«1 訂· 經濟部智慧財產局員工消费合作社印製 57 502458 五、發明説明(補克J只 用到綠色之半導體發光元件之製造方法的情形。 (請先閲讀背面之注意事項再填寫本頁) 圖6 A至圖6 G係表爲了要評估本實施形態的效果所 實施之比較例之半導體發光元件之製造方法的過程斷面圖 。圖7係表在圖6 A〜6 G的比較例中,在發光元件部產 生撓曲,而發生裂痕1 4 0之情形的槪念圖。 圖8係分別表在本發明之第3實施形態中,在接合透 明基板之前與之後之L E D的發光輝度的情形。 圖9 ( a )〜(c )係用於說明本發明之第4實施形 態之基板之接合方法的槪念圖。 圖1 0 ( a )〜(c )係表將從2個不同的晶棒所切 出的半導體基板接合之情形的槪念圖。 圖11係表接著面之載體濃度與界面電阻之關係的說 明圖。 圖1 2 ( a )〜(d )係表用於說明本發明之第5實 施形態的槪念圖。 圖1 3 ( a )〜(d )係表具體地說明本發明之第7 實施例之製造方法的簡略斷面圖。 經濟部智慧財產局員工消費合作#印製 圖1 4 ( a )係表本發明之第6實施形態之L E D之 斷面構造的槪念圖,同圖(b )係表作爲比較例之.以往之 L E D之斷面構造的斷面圖。 圖1 5係表在具有如圖1 4所示之透明基板的 InGaA1P系LED中,發光層相對於晶片面積之面 積的比例,與外部發光強度之關係的說明圖。 圖1 6 ( a )〜(c )係表本發明之第6實施形態之 ""f紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) _ 58 _ ~ " 502458
五、發明説明( 接合型半導體基板之主要部分的過程斷面圖。 (請先閱讀背面之注意事項再填寫本頁) 圖1 7 ( a )〜(c )係表本發明之第6實施形態之 接合型半導體基板之製造方法之主要部分的過程斷面圖。 圖1 8 ( a )〜(e )係表在接合晶圓之前減小發光 層之面積之製造方法之主要部分的過程斷面圖。 圖1 9係表將作爲發光層的積層體1 〇減小到與上側 電極1 9 A·大略相同面積爲止之半導體發光元件的槪念圖 〇 圖20 (a)〜(C)係表圖19所示之半導體發光 元件之製造方法之主要部分的過程斷面圖。 圖2 1係表在透明基板1 1的側面設有段差S T之半 導體發光元件之構造的槪念圖。 圖2 2係表習知技術之I n GaA 1 P可見光LED 之一例的圖。 圖2 2 2所示之L E D之習知技術之製造方 法的簡略斷面· 經濟部智慧財產局員工消費合作社印製 主要元件對照表 : 10 積層體 11 G a P基板 12 N型G a A s基板 14 N型包覆層 15 活性層 16 P型包覆層 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -59- 502458 經濟部智慧財產局員工消费合作社印製 A7 B7 五、發明說明(57) 17 表面覆蓋層 18 緩衝層 19 電極 3 1 G a P基板 3 2 G a A蝕刻停止層 33 蝕刻停止層 3 4 N型包覆層 3 8 緩衝層 3 9 電極 5 1 G a A s基板 52 η 型 GaAs 層 5 5 P型活性層 5 6 P型包覆層 5 7 P型蝕刻停止層 5 8 η型間隙層 5 9 ρ型透明基板 6 0 η型透明基板 62 透明電極 6 3 金屬電極 64 背面電極 131 GaAs基板 1 3 2 *蝕刻停止層 13 3 ρ型包覆層 134 活性層 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -60 - ----·-------•裝---------訂-------!mw, (請先閱讀背面之注意事項再填寫本頁) 502458 A7 B7 五、發明說明(58) 13 5 η型包覆層 136 間隙層 137 η型透明支撐層 13 8 ρ型透明基板 1 3 9,1 4 0 金屬電極 111 晶圓 111Β 背面 1 1 2 晶圓 1 1 2 Α 表面 <請先閱讀背面之注意事項再填寫本頁> 經濟部智慧財產局員工消费合作社印製 3 触刻停止層 4 G a A s 接點層 5 I n G a A 1 P電流擴散層 7 I n G a P接合層 8 1 G a A s覆蓋層 8 2 I n A 1 P覆蓋層 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -61 -

Claims (1)

  1. 502458 A8 B8 C8 —— D8
    C、申請專利範圍 附件3 : t (請先閎讀背面之注意事項再填寫本頁) 第89.111181號專利申請案 中文申請專利範圍修正本 民國90年11月修正 1 · 一種接合型半導體基板,其特徵在於: 備有:第1半導體基板; 被形成在上述第1半導體基板上的第1磊晶成長層及 至少一面被實施鏡面加工,而在該被鏡面加工面側, 被一體地接合在上述第1磊晶成長層的第2半導體基板, 上述第1磊晶成長層的熱膨脹率係近似於上述第2半 導體基板的熱膨脹率。 2 ·如申請專利範圍第1項之接合型半導體基板,更 備有被形成在上述第2半導體基板之上述鏡面加工面上的 第2磊晶成長層, 上述第2半導體基板,則經由上述第2磊晶成長層, 一體地被接合到上述第1磊晶成長層。 3 ·如申請專利範圍第2項之接合型半導體基板,上 述第1半導體基板係由G a A s所形成,上述第1磊晶成 長層含有以組成式I η X ( G a ! -· y A 1 y ) 1 - X P ( 0 · 45<x<0 · 50,Osysl)所表示的化合物半 導體層,上述第2半導體基板係由G a P所形成,上述第 2磊晶成長層係以G a P爲主要成分。 · 4.一種半導體發光元件,其特徵在於: 本紙張尺度適用中國國家梂準(CMS ) Α4規格(210 Χ:297公釐) 502458 Α8 Β8 C8 D8 ^、申請專利範圍 備有: 包含係一以化合物半導體的混晶形式被形成在第1半 導體基板上的磊晶成長層,如與上述第1半導體基板的格 子常數整合般地,選擇上述混晶的組成比而形成的第1包 覆層,被形成在上述第1包覆層之上的活性層,及被形成 在上述活性層之上的第2包覆層,而被除去上述第1半導 體基板基板的第1磊晶成長層; 主面被鏡面加工,該被鏡面加工面,或是在該被鏡面 加工面上成長的第2磊晶成長層,直接被接合到上述第1 嘉晶層的第2半導體基板及; 被形成在上述第1包覆層的表面側與上述第2半導體 基板的背面側,將電流供給到上述活性層的電極, 上述第1半導體基板係由G a As所形成,上述第1 嘉晶成長層是以組成式I Πχ (Gai - yA ly) Ι .χΡ所 表示,上述第1包覆層的上述組成式的組成比爲( i 聲 ¥ ψ (請先閱讀背面之注意事項再填寫本頁) 0 . 45<x<0 . 50 ? 〇<y<l),上述第 2 半導體 基板係由G a P所形成,上述第2磊晶成長層係以G a P 爲主要成分。 5 ·如申請專利範圍第4項之半導體發光元件,上述 第1磊晶成長層的熱膨脹率近似於上述第2半導體基板的 熱膨脹率。 6 · —種接合型半導體基板,其特徵在於: 備有: · 至少一面被鏡面加工的第1半導體基板及; 本紙張尺度適用中國國家揉準(CNS ) A4洗格(210X297公釐) -2 - 502458 A8 B8 C8 ________ 08 六、申請專利範圍 至少一面被鏡面加工,而在該被鏡面加工面呈一體地 被接合到上述第1半導體基板之上述被鏡面加工面的第2 半導體基板, (請先閎讀背面之注意事項再填寫本頁) 上述第2半導體基板之被接合的面的結晶方位,則大 略與第1半導體基板之被接合的面的背側的面的結晶方位 相同。 7·—種接合型半導體基板,其特徵在於: 備有: 被形成在第1半導體基板上的磊晶成長層及; 至少一面被鏡面加工,而在該被鏡面加工面呈一體地 被接合到上述磊晶成長層的第2半導體基板, 上述第2半導體基板之被接合的面的結晶方位大略與 第1半導體基板之被接合的面的背側的面的結晶方位相同 〇 8 · —種接合型半導體基板,其特徵在於: r-ttL -f-r · 備有· 被形成在第1半導體基板上的第1磊晶成長層及; 至少在一面讓第2磊晶成長層成長,在上述第2磊晶 成長層,呈一體地被接合在上述第1磊晶成長層的第2半 導體基板, .‘ 上述第2半導體基板之被接合的面的結晶方位,則大 略與第1半導體基板之被接合的面的背側的面的結晶方位 相同。 9 . 一種接合型半導體基板,其特徵在於: 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -3 - 502458 A8 B8 C8 D8 六、申請專利範圍 備有‘· (請先閱讀背面之注意事項再填寫本頁) 被形成在第1半導體基板上的第1磊晶成長層及; 至少一面被鏡面加工,在該被鏡面加工面,或是在該 被鏡面加工面成長的第2磊晶成長層,呈一體地被接合到 上述第1磊晶成長層的第2半導體基板, 上述第1半導體基板與上述第2半導體基板均由化合 物所構成, 相對於在上述第1半導體基板的主面中,接合( 1 1 1) A面與(1 1 1) B面的其中一方優先出現的面 而在上述第2半導體基板的主面中,則接合(1 1 1 )A面與(1 1 1 ) B面的另一方優先出現的面而構成。 1 〇 ·如申請專利範圍第8項或第9項之接合型半導 體基板,上述第1半導體基板係由G a A s所形成,上述 第1磊晶成長層含有以組成式 Inx(Gai-yAly)i-xP(〇.45<x< 〇· 50 ’ 0sy<l)所表示的化合物半導體層,上述第 2半導體基板係由G a P所形成,上述第2磊晶成長層係 以GaP爲主要成分。 1 1 ·如申請專利範圍第6項之.接合型半導體基板, 上述第1半導體基板與上述第2半導體基板乃被接合以使 其各自接合面中的順台面(mesa )方向呈直交而被一體化 〇 1 2 ·如申請專利範圍第6項之接合型半導體基板, 本紙張xjt逋用中國國家樣準(CNS)八4規^ (210X297公釐)74 - : 一 502458 A8 B8 C8 D8 六、申請專利範圍 上:4第1半導體基板具有從(1 〇 〇 )面以第1傾斜角度 朝(1 1 1 )瓜族面,亦即,G a面方向傾斜的表面, (請先閱讀背面之注意事項再填寫本頁) 上述第2半導體基板具有從(1 〇 〇 )面以第2傾斜 角度’朝(1 1 1 ) v族面,亦即,P面方向傾斜的表面 〇 1 3 ·如申請專利範圍第1 2項之接合型半導體基板 ’上述第1傾斜角度與上述第2傾斜角度大略相同。 1 4 ·—種半導體發光元件,其特徵在於: 備有在形成第9項之接合型半導體基板後,除去上述 第1半導體基板之至少一部分所得到的殘留部。 1 5 · —種半導體發光元件,其主要係針對一備有發 光層’與對該發光具有透光性之基板的半導體發光元件, 其特徵在於: 在上述基板上的上述發光層的面積較上述基板的面積 爲小。 1 6 ·如申請專利範圍第1 5項之半導體發光元件, 上述基板,在側面具有段差,以使其主面中之在上述發光 層側的主面的面積較在其相反側的主面的面積爲小。 1 7 . —種接合型半導體基板之製造方法,其特徵在 於:備有: . 讓半導體結晶在第1半導體基板上作磊晶成長,而形 成第1磊晶成長層的第1過程; 除去在上述第1磊晶成長層之表面的污染物以及異物 的第2過程及; 本紙張尺度適用中國國家梂準(CNS ) A4規格(210X297公釐) :5- : 502458 A8 &8 C8 D8 六、申請專利範圍 (請先閱绩背面之注意事項再填寫本頁) 將至少一面被鏡面加工的第2半導體基板,如在被鏡 面加工面,或是在該被鏡面加工面上成長的第2磊晶成長 層,能夠與上述第1磊晶成長層相接般地載置在上述藉由 第2過程被除去污染物以及異物之上述第1磊晶成長層之 上,而與上述第1磊晶成長層一體地接合的第3過程。 1 8 · —種接合型半導體基板之製造方法,其特徵在 於:備有: 該半導體結晶在第1半導體基板上作磊晶成長,而形 成磊晶成長層的f 1過程; 除去在上述磊晶成長層之表面的污染物以及異物的第 2過程及; 將至少一面被鏡面加工的第2半導體基板,如使該被 鏡面加工面與上述磊晶成長層相接般地載置在上述磊晶成 長層之上,而與上述磊晶成長層一體地接合的第3過程。 1 9 .如申請專利範圍第1 8項之接合型半導體基板 之製造方法,在上述第3過程後,更備有:在除去上述第 1半導Μ基板之至少表面部後,進行熱處理的第4過程。 m濟郎曾慧財.4¾員31肖旁^阼汪印製 2 0 .如申請專利範圍第1 8項之接合型半導體基板 之製造方法,上述第1過程包含在上述磊晶成長層之上形 成覆蓋層的過程,上述第2過程則是.一藉由_刻來除去上 述覆蓋層的過程。 2 1 .如申請專利範圍第1 8項之接合型半導體基板 之製造方法,上述第2過程是一除去上述磊晶成長層之表 面部的過程。 本紙張尺度逋用中國國家揲準(CNS ) Α4規格(210X297公釐) _ · 502458 A8 B8 C8 D8 六、申請專利範圍 2 2 . —種半導體發光元件之製造方法,其特徵在於 :備有: 讓化合物半導體的混晶在第1半導體基板上作磊晶成 長,而形成含有依序堆積了第1上部定位板,活性層,與 第2包覆層之積層體的第1磊晶成長層的過程; 在上述第1磊晶成長層之上形成覆蓋層的過程; 除去上述覆蓋層,而讓上述第1磊晶成長層的表面露 出的過程; 將主面被鏡面加工的第2半導體基板,如使上述主面 側與上述第1磊晶成長層相接般地載置在上述表面已露出 之上述第1磊晶成長層之上,而一體地加以接合的過程; 在低於會因爲上述第1半導體基板與上述第2半導體 基板之熱膨脹係數的差異,而破壞接合面之溫度以下的溫 度下溫度下實施熱處理的過程; 除去上述第1半導體基板,而讓上述第1磊晶成長層 露出的過程及; 在上述第1磊晶成長層的表面側與上述第2半導體基. 板的背面側形成電極的過程。 2 3 ·如申請專利範圍第2 2項之半導體發光元件之 製造方法,上述第1包覆層,係選擇上述混晶的組成比, 以使其格子常數能夠與上述第1半導體基板的格子常數整 合而被形成, 上述第1半導體基板係由G a A s所形成,上述積層 體係一以組成式I n x ( G a 1 y A 1 y ) 1 x P所表示的 ( CNS ) ( 210 X 297/^¾ ) : 7 _ :辑一 (請先閱讀背面之注意事項再填寫本頁) 、π 經濟部智慧財產局員Μ漓費合阼社印製 502458 A8 B8 C8 D8 ¥、申請專利範圍 化合物半導體層, 上述第1包覆層之上述組成比中的組成比爲〇 . 4 5 <x<0 · 50,0<y<l ’而上述第2半導體基板係由 G a P所形成。 2 4 · —種半導體發光元件之製造方法,其特徵在於 :備有: 讓化合物半導體的混晶在第1半導體基板上作磊晶成 長,而形成含有依序堆積了第1包覆層,活性層,與第2 包覆層之積層體的第1磊晶成長層的過程; 在上述第1磊晶成長層之上形成覆蓋層的過程; 除去上述覆蓋層,而讓上述第1磊晶成長層的表面露 出的過程; 將主面被鏡面加工的第2半導體基板,如使上述主面 與上述第2包覆層相接般地載置在表面已露出之上述第2 包覆層之上,而一體地加以接合的過程; 在藉由蝕刻除去上述第1半導體基板之至少表面部後 實施熱處理的過程; 藉由蝕刻,而讓上述第1包覆層露出的過程及; I ,才 在上述第1包覆層的表面與上述第2半導體基板之背 面形成電極的過程。 · . 2 5 .如申請專利範圍第2 4項之半導體發光元件之 製造方法,上述磊晶成長層包含一被形成在上述第1半導 體基板與上述積層體之間,而在上述第1半導體基板的除 去過程中,會阻止蝕刻的保護膜。 8- (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度逍用中國國家揲準(CNS ) A4規格(210X297公釐) 502458 A8 B8 C8 _D8 六、申請專利範圍 2 6 . —種半導體發光元件之製造方法,其特徵在於 (請先閱讀背面之注意事項再填寫本頁) 以第1以及第2半導體基板,從兩側來挾著包含發光 層的發光部,而高溫予以一體接合。 2 7 .如申請專利範圍第2 6項之半導體發光元件之 製造方法,上述高溫處理可將上述發光部,上述第1以及 第2半導體基板一次加以處理。 2 8 . —種半導體發光元件之製造方法,其特徵在於 備有: 在成長用基板之上,讓含有發光層的發光部作磊晶成 長的過程; 在第1溫度下,使第1半導體基板密接在上述發光部 之上的過程; 除去上述成長用基板,讓上述發光部的背面露出的過 壬口 . 不壬, ¾齊邹智慧財4%員Μ肖费合阼fi印製 在第2溫度下,使第2半導體基板密接在上述發光部 之上述背面側的過程及; 在較上述第1以及第2溫度爲高的第3溫度下,讓上 述發光部與上述第1以及第2半導體.基板一體地加以接合 〇 2 9 .如申請專利範圍第2 8項之半導體發光元件之 製造方法,上述第3溫度爲500至1 200 t。· 3 0 · —種接合型半導體基板之製造方法,其主要係 -9 - 本紙張尺度適用中國國家梂準(CNS ) A4規格(210X297公釐) 502458 Α8 Β8 C8 D8 六、申請專利範圍 針對一由接合2個半導體基板而構成的接合型半導體基板 之製造方法,其特徵在於: C请先閱讀背面之注意事項真填寫本頁) 相對於在由化合物半導體所構成之第1半導體基板的 主面中,接合(1 1 1) A面與(1 1 1) B面之其中一 方優先出現的面,在由化合物半導體所構成之第2半導體 基板的主面中,則接合(1 1 1 ) A面與(1 1 1 ) B面 之另一方優先出現的面。 3 1 · —種接合型半導體基板之製造方法,其主要係 針對一由將從化合物半導體所構成的單晶晶棒所切出之第 1以及弟2半導體基板接合而成之接合型半導體基板之製 造方法,其特徵在於: 將在上述第2半導體基板之主面中,位在距上述單晶 晶棒之種結晶遠側的主面接合於在上述第1半導體基板之 主面中,接近於上述單晶晶棒之種結晶的一側的主面。 3 2 ·如申請專利範圍第2 7項之半導體發光元件之 製造方法,上述第1以及第2晶圓係分別從不同的單晶晶 棒所切出者。 3 3 · —種接合型半導體基板之製造方法,其主要係 針對一由接合2個半導體基板而構成之接合型半導體基板 之製造方法,其特徵在於: . 只針對重疊在一起之上述2個半導體基板的一部分加 壓按住,而藉著在未按住上述2個半導體基板之其他的部 分加熱,而接合上述2個半導體基板。 3 4 .如申請專利範圍第3 3項之接合型半導體基板 本紙張尺度逋用中國國家標準(CNS ) Μ規格(210X297公釐) 502458 A8 B8 C8 D8 六、申請專利範圍 之製造方法,只針對上述重疊在一起之上述2個半導體棊 板的中央部加壓而按住。 3 5 ·如申請專利範圍第2 2項之半導體發光元件之 製造方法’更具備有藉著部分地除去上述第丨磊晶成長層 ’而使上述第2半導體基板上之上述第1磊晶成長層的面 積較上述第2半導體基板的‘面積爲小的過程。 3 6 ·如申請專利範圍第1 7項之接合型半導體基板 之製造方法,在上述第1半導體基板與上述第2半導體基 板之至少其中一者之應接合的表面形成溝後才加以接合。 广请先聞讀背面之注意事項再填寫本頁) 經濟部智慧財產苟員r消費合作钍印製 準 梂 家 國 一國 中 I用 Μ A4 \/ S N I嘈 公 97 2
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Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1065734B1 (en) 1999-06-09 2009-05-13 Kabushiki Kaisha Toshiba Bonding type semiconductor substrate, semiconductor light emitting element, and preparation process thereof.
JP4091261B2 (ja) * 2000-10-31 2008-05-28 株式会社東芝 半導体発光素子及びその製造方法
JP3910817B2 (ja) * 2000-12-19 2007-04-25 ユーディナデバイス株式会社 半導体受光装置
US7233028B2 (en) * 2001-02-23 2007-06-19 Nitronex Corporation Gallium nitride material devices and methods of forming the same
TWI294699B (en) * 2006-01-27 2008-03-11 Epistar Corp Light emitting device and method of forming the same
TW541732B (en) * 2002-08-28 2003-07-11 Arima Optoelectronics Corp Manufacturing method of LED having transparent substrate
JP4116387B2 (ja) * 2002-09-30 2008-07-09 株式会社東芝 半導体発光素子
US7041529B2 (en) * 2002-10-23 2006-05-09 Shin-Etsu Handotai Co., Ltd. Light-emitting device and method of fabricating the same
US6786390B2 (en) * 2003-02-04 2004-09-07 United Epitaxy Company Ltd. LED stack manufacturing method and its structure thereof
JP2006525682A (ja) 2003-04-30 2006-11-09 クリー インコーポレイテッド 高出力固体発光素子パッケージ
JP3737494B2 (ja) * 2003-06-10 2006-01-18 株式会社東芝 半導体発光素子及びその製造方法並びに半導体発光装置
WO2005013365A2 (en) * 2003-07-30 2005-02-10 Matsushita Electric Industrial Co., Ltd. Semiconductor light emitting device, light emitting module, and lighting apparatus
KR101014720B1 (ko) * 2004-01-19 2011-02-16 엘지전자 주식회사 반도체 레이저 다이오드 제조 방법
US7791061B2 (en) 2004-05-18 2010-09-07 Cree, Inc. External extraction light emitting diode based upon crystallographic faceted surfaces
US7332365B2 (en) * 2004-05-18 2008-02-19 Cree, Inc. Method for fabricating group-III nitride devices and devices fabricated using method
US7534633B2 (en) * 2004-07-02 2009-05-19 Cree, Inc. LED with substrate modifications for enhanced light extraction and method of making same
JP4250576B2 (ja) * 2004-08-24 2009-04-08 株式会社東芝 半導体発光素子
JP2006066449A (ja) * 2004-08-24 2006-03-09 Toshiba Corp 半導体発光素子
JP4518886B2 (ja) * 2004-09-09 2010-08-04 シャープ株式会社 半導体素子の製造方法
JP2006080314A (ja) * 2004-09-09 2006-03-23 Canon Inc 結合基板の製造方法
US7259402B2 (en) * 2004-09-22 2007-08-21 Cree, Inc. High efficiency group III nitride-silicon carbide light emitting diode
US8174037B2 (en) 2004-09-22 2012-05-08 Cree, Inc. High efficiency group III nitride LED with lenticular surface
US8513686B2 (en) 2004-09-22 2013-08-20 Cree, Inc. High output small area group III nitride LEDs
US7737459B2 (en) * 2004-09-22 2010-06-15 Cree, Inc. High output group III nitride light emitting diodes
JP2006156950A (ja) * 2004-10-29 2006-06-15 Sharp Corp 半導体発光素子の製造方法
US8288942B2 (en) 2004-12-28 2012-10-16 Cree, Inc. High efficacy white LED
KR100763402B1 (ko) * 2005-01-07 2007-10-05 엘지전자 주식회사 조명 장치
US7932111B2 (en) * 2005-02-23 2011-04-26 Cree, Inc. Substrate removal process for high light extraction LEDs
KR100638732B1 (ko) * 2005-04-15 2006-10-30 삼성전기주식회사 수직구조 질화물 반도체 발광소자의 제조방법
KR100638825B1 (ko) 2005-05-23 2006-10-27 삼성전기주식회사 수직구조 반도체 발광 소자 및 그 제조 방법
JP4225510B2 (ja) * 2005-07-06 2009-02-18 昭和電工株式会社 化合物半導体発光ダイオードおよびその製造方法
TWI253770B (en) * 2005-07-11 2006-04-21 Univ Nat Central Light emitting diode and manufacturing method thereof
US8674375B2 (en) * 2005-07-21 2014-03-18 Cree, Inc. Roughened high refractive index layer/LED for high light extraction
KR100738079B1 (ko) * 2005-10-19 2007-07-12 삼성전자주식회사 질화물계 반도체 레이저 다이오드의 제조방법
US20070181927A1 (en) * 2006-02-03 2007-08-09 Yedinak Joseph A Charge balance insulated gate bipolar transistor
TWI303115B (en) * 2006-04-13 2008-11-11 Epistar Corp Semiconductor light emitting device
EP2023411A1 (en) * 2006-05-01 2009-02-11 Mitsubishi Chemical Corporation Integrated semiconductor light-emitting device and its manufacturing method
US8008676B2 (en) 2006-05-26 2011-08-30 Cree, Inc. Solid state light emitting device and method of making same
US8596819B2 (en) 2006-05-31 2013-12-03 Cree, Inc. Lighting device and method of lighting
JP5003033B2 (ja) * 2006-06-30 2012-08-15 住友電気工業株式会社 GaN薄膜貼り合わせ基板およびその製造方法、ならびにGaN系半導体デバイスおよびその製造方法
EP2060155A2 (en) * 2006-08-23 2009-05-20 Cree Led Lighting Solutions, Inc. Lighting device and lighting method
WO2008070607A1 (en) 2006-12-04 2008-06-12 Cree Led Lighting Solutions, Inc. Lighting assembly and lighting method
EP2095018A1 (en) * 2006-12-04 2009-09-02 Cree Led Lighting Solutions, Inc. Lighting device and lighting method
TWI331411B (en) * 2006-12-29 2010-10-01 Epistar Corp High efficiency light-emitting diode and method for manufacturing the same
WO2008091010A1 (ja) * 2007-01-26 2008-07-31 Shin-Etsu Handotai Co., Ltd. 発光素子及びその製造方法
US8021904B2 (en) * 2007-02-01 2011-09-20 Cree, Inc. Ohmic contacts to nitrogen polarity GaN
WO2009012287A1 (en) 2007-07-17 2009-01-22 Cree Led Lighting Solutions, Inc. Optical elements with internal optical features and methods of fabricating same
US8617997B2 (en) * 2007-08-21 2013-12-31 Cree, Inc. Selective wet etching of gold-tin based solder
US11114594B2 (en) 2007-08-24 2021-09-07 Creeled, Inc. Light emitting device packages using light scattering particles of different size
US8368100B2 (en) 2007-11-14 2013-02-05 Cree, Inc. Semiconductor light emitting diodes having reflective structures and methods of fabricating same
US9634191B2 (en) 2007-11-14 2017-04-25 Cree, Inc. Wire bond free wafer level LED
US9431589B2 (en) 2007-12-14 2016-08-30 Cree, Inc. Textured encapsulant surface in LED packages
JP5277646B2 (ja) * 2008-01-25 2013-08-28 信越半導体株式会社 化合物半導体基板の製造方法
JP5315070B2 (ja) * 2008-02-07 2013-10-16 昭和電工株式会社 化合物半導体発光ダイオード
US8299480B2 (en) * 2008-03-10 2012-10-30 Kabushiki Kaisha Toshiba Semiconductor light emitting device and method for manufacturing same, and epitaxial wafer
DE102008021620A1 (de) * 2008-04-30 2009-11-05 Osram Opto Semiconductors Gmbh Strahlung emittierender Dünnfilm-Halbleiterchip und Verfahren zur Herstellung eines Strahlung emittierenden Dünnfilm-Halbleiterchips
EP2302705B1 (en) * 2008-06-02 2018-03-14 LG Innotek Co., Ltd. Supporting substrate for fabrication of semiconductor light emitting device and semiconductor light emitting device using the same
US8384115B2 (en) * 2008-08-01 2013-02-26 Cree, Inc. Bond pad design for enhancing light extraction from LED chips
JP2010045156A (ja) * 2008-08-12 2010-02-25 Toshiba Corp 半導体装置の製造方法
JP2010186829A (ja) * 2009-02-10 2010-08-26 Toshiba Corp 発光素子の製造方法
JP2010219320A (ja) * 2009-03-17 2010-09-30 Toshiba Corp 発光素子の製造方法及び発光素子
US8741715B2 (en) * 2009-04-29 2014-06-03 Cree, Inc. Gate electrodes for millimeter-wave operation and methods of fabrication
JP2011198962A (ja) * 2010-03-18 2011-10-06 Toshiba Corp 半導体発光素子の製造方法
US8329482B2 (en) 2010-04-30 2012-12-11 Cree, Inc. White-emitting LED chips and method for making same
JP5684501B2 (ja) * 2010-07-06 2015-03-11 昭和電工株式会社 発光ダイオード用エピタキシャルウェーハ
US9070851B2 (en) 2010-09-24 2015-06-30 Seoul Semiconductor Co., Ltd. Wafer-level light emitting diode package and method of fabricating the same
JP6062429B2 (ja) * 2011-07-15 2017-01-18 コーニンクレッカ フィリップス エヌ ヴェKoninklijke Philips N.V. 半導体デバイスを支持基板に接合する方法
FR2981195A1 (fr) 2011-10-11 2013-04-12 Soitec Silicon On Insulator Multi-jonctions dans un dispositif semi-conducteur forme par differentes techniques de depot
US8896008B2 (en) 2013-04-23 2014-11-25 Cree, Inc. Light emitting diodes having group III nitride surface features defined by a mask and crystal planes
US9252324B2 (en) 2013-05-30 2016-02-02 Globalfoundries Inc Heterojunction light emitting diode
TWM468013U (zh) * 2013-07-18 2013-12-11 Pram Technology Inc 電子業製程共用式可拆裝替換之打線熱板
KR101841609B1 (ko) 2013-07-29 2018-03-23 에피스타 코포레이션 반도체 장치
US9985190B2 (en) * 2016-05-18 2018-05-29 eLux Inc. Formation and structure of post enhanced diodes for orientation control
USD826871S1 (en) 2014-12-11 2018-08-28 Cree, Inc. Light emitting diode device
EP3182459A1 (en) * 2015-12-15 2017-06-21 IMEC vzw Method of producing a pre-patterned structure for growing vertical nanostructures
CN205944139U (zh) 2016-03-30 2017-02-08 首尔伟傲世有限公司 紫外线发光二极管封装件以及包含此的发光二极管模块
DE102019114328B4 (de) * 2018-05-31 2022-03-03 Rohm Co. Ltd Halbleitersubstratstruktur und leistungshalbleitervorrichtung
US20210066547A1 (en) 2019-08-28 2021-03-04 Tslc Corporation Semiconductor Components And Semiconductor Structures And Methods Of Fabrication
CN112951713A (zh) * 2021-02-07 2021-06-11 长春长光圆辰微电子技术有限公司 一种小尺寸晶圆的加工方法

Family Cites Families (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58125638A (ja) * 1982-01-21 1983-07-26 Toshiba Corp 半導体被覆用ガラス組成物
JPH0770472B2 (ja) * 1985-02-08 1995-07-31 株式会社東芝 半導体基板の製造方法
JPH0770474B2 (ja) 1985-02-08 1995-07-31 株式会社東芝 化合物半導体装置の製造方法
JPS6227040A (ja) 1985-07-26 1987-02-05 Sapporo Breweries Ltd 物質を澱粉に吸着あるいは包接させる方法
JPS6276645A (ja) * 1985-09-30 1987-04-08 Toshiba Corp 複合半導体結晶体構造
JPS63226918A (ja) * 1987-03-16 1988-09-21 Shin Etsu Handotai Co Ltd 燐化砒化ガリウム混晶エピタキシヤルウエ−ハ
US5049968A (en) * 1988-02-08 1991-09-17 Kabushiki Kaisha Toshiba Dielectrically isolated substrate and semiconductor device using the same
US5332920A (en) * 1988-02-08 1994-07-26 Kabushiki Kaisha Toshiba Dielectrically isolated high and low voltage substrate regions
JP2788269B2 (ja) * 1988-02-08 1998-08-20 株式会社東芝 半導体装置およびその製造方法
US5512774A (en) * 1988-02-08 1996-04-30 Kabushiki Kaisha Toshiba Dielectrically isolated substrate and semiconductor device using the same
JP2685819B2 (ja) * 1988-03-31 1997-12-03 株式会社東芝 誘電体分離半導体基板とその製造方法
ATE156324T1 (de) * 1988-12-27 1997-08-15 Canon Kk Durch elektrisches feld lichtemittierende vorrichtung
US5103271A (en) * 1989-09-28 1992-04-07 Kabushiki Kaisha Toshiba Semiconductor light emitting device and method of fabricating the same
JPH03278542A (ja) * 1990-03-28 1991-12-10 Hitachi Ltd 半導体装置
US5322920A (en) 1990-07-25 1994-06-21 Kanegafuchi Kagaku Kogyo Kabushiki Kaisha Thermosetting esterimide oligomer and its production method
JPH04223380A (ja) * 1990-12-25 1992-08-13 Stanley Electric Co Ltd 基板付ledチップ及びその製造方法
KR930015139A (ko) * 1991-12-18 1993-07-23 이헌조 빛세기 변화 가능용 발광다이오드의 제조방법
JPH05235312A (ja) * 1992-02-19 1993-09-10 Fujitsu Ltd 半導体基板及びその製造方法
US5349211A (en) * 1992-03-26 1994-09-20 Nec Corporation Semiconductor infrared emitting device with oblique side surface with respect to the cleavage
JP3192000B2 (ja) * 1992-08-25 2001-07-23 キヤノン株式会社 半導体基板及びその作製方法
JP2905667B2 (ja) * 1992-12-17 1999-06-14 シャープ株式会社 Ii−vi族化合物半導体薄膜の製造方法およびii−vi族化合物半導体装置
JP3230638B2 (ja) * 1993-02-10 2001-11-19 シャープ株式会社 発光ダイオードの製造方法
US5459337A (en) * 1993-02-19 1995-10-17 Sony Corporation Semiconductor display device with red, green and blue emission
JP3321882B2 (ja) * 1993-02-28 2002-09-09 ソニー株式会社 基板はり合わせ方法
JPH06326358A (ja) * 1993-03-17 1994-11-25 Ricoh Co Ltd 半導体発光素子
US5376580A (en) 1993-03-19 1994-12-27 Hewlett-Packard Company Wafer bonding of light emitting diode layers
JPH06349692A (ja) 1993-06-08 1994-12-22 Hitachi Ltd 半導体装置及びその製造方法
US5461243A (en) * 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
JPH07161936A (ja) 1993-12-07 1995-06-23 Toshiba Corp 半導体記憶装置とその製造方法
TW289837B (zh) 1994-01-18 1996-11-01 Hwelett Packard Co
WO1995024045A1 (en) 1994-03-01 1995-09-08 Bowthorpe Components Limited Thermistor
JP2669368B2 (ja) * 1994-03-16 1997-10-27 日本電気株式会社 Si基板上化合物半導体積層構造の製造方法
JPH08148723A (ja) 1994-11-24 1996-06-07 Matsushita Electric Ind Co Ltd 光プリントヘッド及びその製造方法
US5821555A (en) * 1995-03-27 1998-10-13 Kabushiki Kaisha Toshiba Semicoductor device having a hetero interface with a lowered barrier
JP3557011B2 (ja) * 1995-03-30 2004-08-25 株式会社東芝 半導体発光素子、及びその製造方法
JP3734849B2 (ja) * 1995-05-08 2006-01-11 三菱電機株式会社 半導体レーザ装置の製造方法
US5603779A (en) * 1995-05-17 1997-02-18 Harris Corporation Bonded wafer and method of fabrication thereof
JP3197788B2 (ja) * 1995-05-18 2001-08-13 株式会社日立製作所 半導体装置の製造方法
DE19629920B4 (de) 1995-08-10 2006-02-02 LumiLeds Lighting, U.S., LLC, San Jose Licht-emittierende Diode mit einem nicht-absorbierenden verteilten Braggreflektor
US5869849A (en) * 1995-10-05 1999-02-09 Industry Technology Research Institute Light-emitting diodes with high illumination
US5760423A (en) * 1996-11-08 1998-06-02 Kabushiki Kaisha Toshiba Semiconductor light emitting device, electrode of the same device and method of manufacturing the same device
US5917202A (en) * 1995-12-21 1999-06-29 Hewlett-Packard Company Highly reflective contacts for light emitting semiconductor devices
JP3341564B2 (ja) * 1996-01-12 2002-11-05 信越半導体株式会社 化合物半導体エピタキシャルウエーハ
TW344100B (en) * 1996-05-31 1998-11-01 Toshiba Co Ltd Semiconductor liquid phase epitaxial growth method and apparatus
US5708280A (en) * 1996-06-21 1998-01-13 Motorola Integrated electro-optical package and method of fabrication
DE19632626A1 (de) * 1996-08-13 1998-02-19 Siemens Ag Verfahren zum Herstellen von Halbleiterkörpern mit MOVPE-Schichtenfolge
US5783477A (en) 1996-09-20 1998-07-21 Hewlett-Packard Company Method for bonding compounds semiconductor wafers to create an ohmic interface
DE69738307T2 (de) 1996-12-27 2008-10-02 Canon K.K. Herstellungsverfahren eines Halbleiter-Bauelements und Herstellungsverfahren einer Solarzelle
TW497759U (en) * 1997-03-13 2002-08-01 Rohm Co Ltd Semiconductor light emitting device
JPH114020A (ja) * 1997-04-15 1999-01-06 Toshiba Corp 半導体発光素子及びその製造方法、並びに半導体発光装置
JPH11154774A (ja) 1997-08-05 1999-06-08 Canon Inc 面発光半導体デバイスの製造方法、この方法によって製造された面発光半導体デバイス及びこのデバイスを用いた表示装置
US5966622A (en) * 1997-10-08 1999-10-12 Lucent Technologies Inc. Process for bonding crystalline substrates with different crystal lattices
JP3763667B2 (ja) * 1998-04-23 2006-04-05 株式会社東芝 半導体発光素子
US6194742B1 (en) * 1998-06-05 2001-02-27 Lumileds Lighting, U.S., Llc Strain engineered and impurity controlled III-V nitride semiconductor films and optoelectronic devices
US6291839B1 (en) * 1998-09-11 2001-09-18 Lulileds Lighting, U.S. Llc Light emitting device having a finely-patterned reflective contact
US6201264B1 (en) * 1999-01-14 2001-03-13 Lumileds Lighting, U.S., Llc Advanced semiconductor devices fabricated with passivated high aluminum content III-V materials
US6258699B1 (en) * 1999-05-10 2001-07-10 Visual Photonics Epitaxy Co., Ltd. Light emitting diode with a permanent subtrate of transparent glass or quartz and the method for manufacturing the same
EP1065734B1 (en) * 1999-06-09 2009-05-13 Kabushiki Kaisha Toshiba Bonding type semiconductor substrate, semiconductor light emitting element, and preparation process thereof.
JP2002111052A (ja) * 2000-09-28 2002-04-12 Toshiba Corp 半導体発光素子及びその製造方法
JP2005228924A (ja) * 2004-02-13 2005-08-25 Toshiba Corp 半導体発光素子
JP2006066449A (ja) * 2004-08-24 2006-03-09 Toshiba Corp 半導体発光素子
JP4250576B2 (ja) * 2004-08-24 2009-04-08 株式会社東芝 半導体発光素子

Also Published As

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