TW201515192A - 半導體裝置 - Google Patents

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Abstract

多個高度集積於一元件中的電晶體中的至少一個電晶體在無需增加製造步驟數目下被設置一背閘極。在一包括多個縱向堆疊的電晶體的元件中，在上部中的至少一電晶體包括一具有半導體特性的金屬氧化物，一與在下部中的電晶體的閘極電極同一層被設置來與在上部中的該電晶體的通道形成區重疊，且該與該閘極電極同一層的一部分係如在上部中的該電晶體的背閘極般地作用。在下部中被一絕緣層覆蓋的該電晶體接受平坦化處理，藉此該閘極電極被外露且被連接至一如在上部中的該電晶體的源極及汲極電極般地作用的層。

Description

半導體裝置
本發明的一實施例係有關於一種半導體裝置，特別是一種包括記憶體元件及一反向元件(inversion element)的半導體裝置。
最近幾年，具有半導體特性的金屬氧化物(下文中，其被稱為氧化物半導體)受人注目。具有半導體特性的金屬氧化物可被應用至電晶體上(專利文獻1及專利文獻2)。
〔專利文獻1〕日本公開專利申請案第2007-123861號
〔專利文獻2〕日本公開專利申請案第2007-096055號
本發明的一個實施例的目的是控制多個高度集積於一元件中的電晶體中的至少一個電晶體的低界電壓 (threshold voltage)。又，本發明的一個實施例的目的是在無需將製程複雜化之下提供一種可控制一電晶體的低界電壓的結構。
本發明的一個實施例是一種有多個電晶體被縱向地堆疊於其內的元件。在上部中的至少一電晶體包括具有半導體特性的金屬氧化物。一與在下部分的一電晶體的閘極電極同一層的一部分被設置來與在上部中的該電晶體的一通道形成區重疊，使得該與該閘極電極同一層的該部分係如在上部中的該電晶體的背閘極般地作用。
在此處，在下部中的該電晶體在被一絕緣層覆蓋的情況下接受平坦化處理，藉此在下部中的該電晶體的閘極電極被外露且被連接至一如在上部中的該電晶體的源極及汲極電極般地作用的層。
應指出的是，該如背閘極般地作用的部分並未與在下部中的一半導體層重疊；因此該絕緣層被留在該如背閘極般地作用的部分上，且該與在下部中的該電晶體的該閘極電極同一層的該部分與在上部中的該電晶體的一半導體層在該絕緣層被設置於它們之間的情形下彼此重疊。
高度集積於一元件中的多個電晶體中的至少一個電晶體的低界電壓可被控制。又，該電晶體的低界電壓的此一控制可在不將製程複雜化之下達成。
100‧‧‧電晶體
102‧‧‧電晶體
104‧‧‧電容器
111‧‧‧第一配線
112‧‧‧第二配線
113‧‧‧第三配線
114‧‧‧第四配線
115‧‧‧第五配線
116‧‧‧基材
120‧‧‧記憶體元件
121‧‧‧驅動電路
122‧‧‧驅動電路
123‧‧‧驅動電路
124‧‧‧驅動電路
150‧‧‧基礎基材
152‧‧‧含氮層
160‧‧‧黏合基材
162‧‧‧氧化物薄膜
164‧‧‧被脆化區
166‧‧‧單晶半導體層
168‧‧‧半導體層
170‧‧‧半導體層
172‧‧‧絕緣層
174‧‧‧閘極電極
176‧‧‧雜質區
178‧‧‧通道形成區
180‧‧‧夾層絕緣層
182‧‧‧導電層
184‧‧‧半導體層
186‧‧‧絕緣層
188‧‧‧導電層
200‧‧‧電晶體
202‧‧‧電晶體
204‧‧‧電容器
211‧‧‧第一配線
212‧‧‧第二配線
213‧‧‧第三配線
214‧‧‧第四配線
215‧‧‧第五配線
216‧‧‧基材
300‧‧‧電晶體
302‧‧‧電晶體
311‧‧‧第一配線
312‧‧‧第二配線
313‧‧‧第三配線
314‧‧‧第四配線
316‧‧‧基材
400‧‧‧電晶體
402‧‧‧電晶體
411‧‧‧第一配線
412‧‧‧第二配線
413‧‧‧第三配線
414‧‧‧第四配線
416‧‧‧基材
500‧‧‧電晶體
502‧‧‧電晶體
504‧‧‧電晶體
506‧‧‧電晶體
511‧‧‧第一配線
512‧‧‧第二配線
513‧‧‧第三配線
514‧‧‧第四配線
515‧‧‧第五配線
516‧‧‧基材
600‧‧‧電晶體
602‧‧‧電晶體
604‧‧‧電晶體
611‧‧‧第一配線
612‧‧‧第二配線
613‧‧‧第三配線
614‧‧‧第四配線
615‧‧‧第五配線
616‧‧‧基材
700‧‧‧電晶體
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704‧‧‧電晶體
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941‧‧‧外殼
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943‧‧‧揚聲器
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961‧‧‧主體
963‧‧‧目鏡組
964‧‧‧操作開關
965‧‧‧顯示部分
966‧‧‧電池組
967‧‧‧顯示部分
970‧‧‧電視裝置
971‧‧‧外殼
973‧‧‧顯示部分
975‧‧‧底座
980‧‧‧遙控器
圖1A至1C例示依據實施例1的一記憶體元件。
圖2為包括一依據實施例1的記憶體元件的記憶體裝置的圖式。
圖3為時序圖表，其顯示圖2的記憶體裝置的操作。
圖4A及4B的圖式顯示在依據實施例1的記憶體裝置中的讀取電路。
圖5A至5H例示依據實施例1的記憶體元件的製造方法。
圖6A至6G例示依據實施例1的記憶體元件的製造方法。
圖7A至7D例示依據實施例1的記憶體元件的製造方法。
圖8A至8C例示一依據實施例2的記憶體元件。
圖9A至9C例示一依據實施例3的記憶體元件。
圖10A至10C例示一依據實施例4的記憶體元件。
圖11A至11C例示一依據實施例5的記憶體元件。
圖12A至12C例示一依據實施例6的記憶體元件。
圖13A至13C例示一依據實施例7的記憶體元件。
圖14A至14C例示一依據實施例8的記憶體元件。
圖15A至15F例示一依據實施例9的記憶體元件。
本發明的實施例將參考圖式予以詳下描述。然而，本發明並不侷限於下面的描述，且熟習此技藝者將可瞭解的是，描述於本文中的模式及細節可在不偏離本發明的精神 與範圍下以不同的方式予以修改。因此，本發明不應被解讀為受限於該等實施例的描述。
(實施例1)
在此實施例中，本發明的一個實施例的一半導體裝置將被描述。一記憶體裝置被明確地描述於此實例中作為該半導體裝置。
圖1A為一包括在此實施例的記憶體裝置中的記憶體元件的電路圖的例子。
例示於圖1A中的記憶體元件包括一電晶體100，一電晶體102，及一電容器104。在圖1A中，電晶體100的源極與汲極電極中的一者被電連接至一第一配線(wiring)111，及電晶體100的源極與汲極電極中的另一者被電連接至一第二配線112。電晶體102的源極與汲極電極中的一者被電連接至一第三配線113，及電晶體102的閘極電極被電連接至一第四配線114。然後，電晶體100的閘極電極與電晶體102的源極與汲極電極中的另一者被電連接至該電容器104的諸電極中的一電極。該電容器104的其它電極被電連接至一第五配線115。電晶體102進一步設置有一如另一閘極電極般地作用的背閘極BG。
在此處，一在通道形成區中包括氧化物半導體的電晶體被用作為電晶體102。該包括氧化物半導體的電晶體藉由去除氫及水而被高度淨化，藉此，該關閉狀態電流 (off-state current)可被顯著地減小。因此，給送至電晶體100的閘極電極的電荷可藉由關閉電晶體102而被保持一段極長的時間。又，提供電容器104有助於保持被給送電晶體100的閘極電極的電荷並讀取該被保持的資料。
寫入資料、保持資料及讀取在例示於圖1A中的該記憶體元件中的資料的操作在下中予以描述。
首先，藉由提供該第四配線114的電位開啟電晶體102，然後從該第三配線113被供應的電荷被提供至電晶體100的閘極電極及該電容器104的諸電極中的一者。換言之，電荷被供應至一浮動閘極部分(圖1A的FG部分)，電晶體102的源極與汲極中的另一者、該電容器104的該電極、及電晶體100的該閘極電極在該FG部分被電連接(寫入操作)。具有不同電位位準的兩種電荷的任一種被供應至此處。具有低電位位準的電荷被稱為“低位準電荷”，及具有高電位位準的電荷被稱為“高位準電荷”。
之後，藉由提供第四配線114的電位來關閉該電晶體102，使得在圖1A的FG部分的電荷被保持(保持操作)。電晶體102的關閉狀態電流可被顯著地減低；因此，儲存在該FG部分中的電荷可被保持一段很長的時間。
接下來，將描述資料的讀取。在一預定的電位(固定電位)被提供至第一配線111的同時，藉由供應一適當的電位(讀取電位)至該第五配線115，該第二配線112的 電位會根據被保持在該FG部分中的電荷的數量(電晶體100的閘極電極的電位)而改變。這是因為，大體上當電晶體100是一n型通道電晶體時，在一高位準電荷被提供至電晶體100的閘極電極的情況中一“適當的低限電壓Vth_H”係低於在一低位準電荷被提供至電晶體100的閘極電極的情況中一“適當的低限電壓Vth_L”。在此處，“適當的低限電壓”係指第五配線115的電位，當第一配線111具有一固定電位時即需要此電位來開啟該電晶體100。因此，當第五配線115的電位被設定為介於Vth_H與Vth_L的中間的電位V0時，被給送電晶體100的閘極電極的電荷即決定。例如，在一高位準電荷被給送的情形中，當第五配線115的電位被設定為V0(>Vth_H)時，電晶體100可被開啟。在一低位準電荷被給送的情形中，當第五配線115的電位被設定為V0(<Vth_L)時，電晶體100即保持在關閉狀態。因此，該被保持的資料可藉由參考第二配線112的電位來予以判斷及讀取。
應指出的是，在記憶體元件被配置成矩陣的情形中，只有所想要的記憶體的資料被讀取。為了要只讀取所想要的記憶體元件的資料且不讀取其它記憶體元件的資料，在該電晶體100係並聯地連接在該等記憶體元件之間的情形中，不論該閘極電極的狀態，一可讓電晶體100被關閉的電位(比Vth_H低的電位)可被供應至資料將不被讀取的該等記憶體元件中的第五配線115。在另一方面，在該電晶體100係串聯地連接在該等記憶體元件之間的情形中， 不論該閘極電極的狀態，一可讓電晶體100被開啟的電位(比Vth_L高的電位)可被供應至資料將不被讀取的該等記憶體元件中的第五配線115。
接下來，將描述資料的重新寫入。資料的重新寫入係以類似於資料寫入及保持的方式來實施。亦即，電晶體102係被第四配線114的電位開啟。因此，第三配線113的電位(一與新的資料有關的電位)被供應至該FG部分。之後，電晶體102被第四配線114的電位關閉；因此，具有與新的資料相關的電位位準的電荷被給送至該FG部分。
在圖1A所例示的記憶體元件中，資料可如上文所述地藉由覆寫資料而被直接重新寫入。因此之故，不再需要用高電壓從一快閃記憶體或類此者中的浮動閘極抽取電荷，且因為注入電荷至浮動閘極及從浮動閘極移走電荷所造成之操作速度的降低亦可被抑制。
應指出的是，電晶體102的源極與汲極電極中的另一者及電晶體100的該閘極電極被電連接，藉此，圖1A中的FG部分具有一與一快閃記憶體的浮動閘極的功能相同的功能。當電晶體102關閉時，該FG部分可被視為被埋設在一絕緣體內電荷可被儲存在該FG部分中。設置在圖1A所例示的記憶體元件內的該電晶體102包括一使用氧化物半導體形成的通道形成區，且該電晶體102的關閉狀態電流比包括矽或類此者的傳統電晶體的關閉狀態電流低100000倍。因此，可假設不會發生從該FG部分經由該電 晶體102的電荷漏電。因此，藉由使用例示於圖1A中的記憶體元件，可提供一非揮發性記憶體裝置，其可在沒有供應電力下保持資料。
例如，當電晶體102的關閉狀態電流在室溫下是10zA/μm或更小且該電容器104的電容值為大約10fF時，資料可被保持至少104秒或更久。應指出的是，此資料保持時間依電晶體102的特性及電容器104的電容值而定。
又，在圖1A所例示的記憶體元件中，穿隧電流並不流動於一介於該通道形成區與該FG部分之間的絕緣層中，因此該絕緣層不會退化(deteriorate)，這與快閃記憶體不同。因此，在寫入操作的次數上沒有限制。又，在傳統浮動閘極電晶體中寫入或抹除所需的高電壓已不再需要。
當電晶體102的閘極漏電夠低時，電荷保持期(亦被稱為資料保持期)主要係根據電晶體102的關閉狀態電流來決定，在此一情況中，R1高於ROS且R2高於ROS，其中ROS表示當電晶體102是關閉時介於源極電極與汲極電極之間的電阻值(亦被稱為有效電阻)，R1表示包括在該電容器104中之絕緣層的電阻值，及R2表示該電晶體100的閘極絕緣層的電阻值。
在另一方面，當該等條件沒有被滿足時，即使是電晶體102的關閉狀態電流降的夠低了都很難充分地確保該保持期。這是因為電晶體102的關閉狀態電流以外的漏電電 流(如，產生在該源極電極與該汲極電極之間的漏電電流)很大。因此，在圖1A至1C所例示的記憶體元件中，較佳的電阻關係是R1高於ROS且R2高於ROS。
又，電容器104的電容值C1等於或高於電晶體100的電容值C2。當C1較高時，第五配線115在該FG部分的電位被第五配線115控制(即，在讀取的時候)時的電位變動可被抑制。
應指出的是，電阻值R1及R2及電容值C1及C2係根據設置在電晶體100與電晶體102內的閘極絕緣層及該電容器104的絕緣層及類此者的材料及厚度來決定的。
例示於圖1A中的記憶體元件的FG部分具有一與快閃記憶體的浮動閘極功能類似的功能。然而，該FG部分的一個特徵與快閃記憶體的浮動閘極的特徵係實質地不同。在快閃記憶體的例子中，因為提供至控制閘極的電壓是高，所以比需在記憶體元件之間保持一適當的距離以防止該電位影響到相鄰單元的記憶體元件的浮動閘極。如所述地在記憶體元件之間提供一適當的距離會妨礙記憶體裝置的高集積度。
再者，在快閃記憶體中，絕緣層會因為穿隧電流而退化，且重新寫入操作的次數會受限。
例示於圖1A中的記憶體元件係用電晶體的切換來操作，且用穿隧電流注入電荷則沒有被實施，這與快閃記憶體是不相同的。因此，並沒有控制閘極的高的電場對於相鄰單元的記憶體元件的影響這方面的顧慮，且與傳統的快 閃記憶體比較起來，一更高的集積度可被達成。又，因為高的電場是不必要的，所以至少對於該記憶體元件而言一助力電路(booster circuit)是不必要的。因此，大尺寸的週邊電路是不必要的，且一記憶體裝置的框架可被變窄。
在該快閃記憶體中，在寫入操作期間電荷移動於閘極絕緣層(一通道絕緣膜)中，使得該閘極絕緣層的退化無法避免。相反地，例示於圖1A中的該記憶體元件，資料係藉由一寫入電晶體的切換操作而被寫入，所以不會造成該閘極絕緣層的退化。這表示寫入的次數原則上是沒有限制的且寫入耐用性是很高的。亦即，例示於圖1A中的該記憶體元件具有比快閃記憶體更高的耐用性及可靠性。例如，在例示於圖1A中的該記憶體元件中，寫入操作可被實施1x109次(十億次)或更多，更佳地，1x1011(千億次)。
在電容器104內的絕緣層的相對電容率εr1大於或等於在電晶體100內的絕緣層的相對電容率εr2，下面的條件被滿足是較佳的：S1小於或等於兩倍的S2(2S2≧S1)，更佳地，S1小於或等於S2，其中S1表示電容器104的面積及S2表示在電晶體100內的電容器的面積；及電容值C2低於電容值C1。這是因為更高的集積度可被實現。例如，一由高k材料，譬如二氧化鉿，形成的薄膜與一由氧化物半導體形成的薄膜的堆疊被用於該電容器104中的絕緣層使得εr1可以是10或更高，較佳地15或更高；二氧化矽被用於電晶體100內的電容器的絕緣層使得 εr2可以是3至4。
應指出的是，雖然本文中的描述係針對使用電子為主要載體之n型通道電晶體的例子，但電洞為主要載體的p型通道電晶體亦可被使用。
圖1B為一頂視圖其顯示圖1A的記憶體元件的特定結構的例子。圖1C為沿著圖1B的X-Y軸所取的剖面圖。
在圖1C中，電晶體100與電容器104被設置在一基材116上。電晶體100與電容器104被覆絕緣層，且該絕緣層用化學機械研磨(CMP)處理或類此者予以平坦化，使得電晶體100的閘極電極與電容器104的諸電極中的一者被外露。電晶體102的源極與汲極電極的另一者被設置在該外露的電晶體100的閘極電極與電容器104的電極上。應指出的是，在此處的電晶體100是p型通道電晶體，但其並不侷限於此。
如圖1C所例示的，該與電晶體100的閘極電極同一層的部分(即，如該電晶體102的背閘極般地作用的部分)與如電晶體102的半導體層內的通道形成區般地作用的至少一部分重疊。該如電晶體102的背閘極般地作用的部分及該電晶體102的半導體層被設置使得設置在電晶體100上的絕緣層被夾在它們之間。因為電晶體100的半導體層欠缺厚度，所以此絕緣層是已被設置在電晶體100上且在平坦化處理之後被留下來的絕緣層的一部分。如上文所述，在上部中的電晶體與背閘極被設置該絕緣層(其在 平坦化處理之後被留下來且被夾設在它們之間)且該背閘極是由與在下部中的電晶體的閘極電極同一層的部分所形成，其為本發明的一個實施例的記憶體元件的諸特徵之一。以此方式，在上部中的電晶體的背閘極是由與在下部中的電晶體的閘極電極同一層所形成，藉此，在上部中的電晶體的背閘極電極可在不增加製造步驟數量下被提供。應指出的是，在此說明書及類此者中，“與A同一層”係指一在與A相同的步驟中用與A相同的材料形成的層。
在使用溫度(如，25℃)下每微米的通道寬度的電晶體102關閉狀態電流是100zA或更小，較佳的是10zA或更小，更佳的是1zA或更小，再更佳的是100yA或更小。此低關閉狀態電流係藉由使用氧化物半導體於該電晶體102上來達成的。應指出的是，該關閉狀態電流了低於該測量極限值。
此外，藉由使用氧化物半導體於電晶體102的通道形成區中，次低限擺盪(S值)被降低，使得切換率可以夠高，在通道形成區是用氧化物半導體來形成的電晶體102中，給送至FG部分的寫入脈衝的上升可以是極為陡峭。
如上文所述，因為電晶體102的關閉狀態電流被降低，所以儲存在FG部分中的電荷量可被減少。再者，寫入資料及抹除資料的操作速度可被提高，重新寫入資料可在高速下予以實施。
關於電晶體100，使用在高速下操作的電晶體是較佳的，用以提高讀取率。例如，使用切換率為1奈秒或更快 的電晶體作為電晶體100是較佳的。
寫入資料係如下所述地被實施：電晶體102被開啟；在電晶體102的源極與汲極電極的另一者、電容器104的諸電極中的一者及電晶體100的閘極電極被電連接時，電位被供應至FG部分；然後電晶體102被關閉，使得預定數量的電荷被保持在該FG部分中。在此處，電晶體102的關閉狀態電被大幅降低；因此，被提供至該FG部分的電荷可被保持一段很長的時間例如，當該關閉狀態電流低到足以被是為實質為零時，即不再需要重清(refresh)操作，或甚至當該重清操作被實施時，重清操作的頻率可以是非常低(如，約一個月或一年一次)，使得該記憶體元件所消耗的電力可被顯著地減少。
應指出的是，在圖1A至1C的記憶體元件中，藉由覆寫資料、資料可被直接重新寫入。因此，該記憶體元件不需要在快閃記憶體或類此者中是必要的抹除操作，因而可避免掉因為抹除操作所造成之操作速度上的降低。
在二狀態(一個位元)資料被寫入的例子中，提供至圖1A至1C的記憶體元件的電壓的最大值(在同一時間介於供應至該記憶體元件的個別端子的最高電位與最低電位之間的差值)在一個記憶體元件中是5V或更低，較佳地為3V或更低。
又，用於電晶體102的氧化物半導體具有一3.0eV至3.5eV的能隙，其被視為電晶體102的低關閉狀態電流的主要因素之一。
用在電晶體102中的氧化物半導體具有極少熱激勵的載體；因此，即使是在150℃的高溫環境下，該記憶體元件的電流-電壓特性亦沒有惡化。
對於電晶體102而言，使用本質性(i型)或實質本質型(intrinsic)氧化物半導體(其藉由去除雜質而被高度淨化)是較佳的，使得除了該氧化物半導體的主要成分之外作為載體提供者的雜質含量被儘可能地減少。
如上文所述，一高度淨化的氧化物半導體包括極少的載體(接近於零)，且其載體濃度低於1x1014/cm3，較佳地低於1x1012/cm3，更佳地低於1x1011/cm3。這被視為電晶體102的低關閉狀態電流的主要因素之一。
此一高度淨化的氧化物半導體對於界面位準及界面電荷極為敏感；因此，該氧化物半導體與該閘極絕緣層之間的界面很重要。因此，與該高度淨化的氧化物半導體接觸的該閘極絕緣層需要高品質。
用微波(例如，2.45GHz的頻率)的高密度電CVD形成的該閘極絕緣層可以是一具有高承受電壓的緻密層，這是較佳的。該高度淨化的氧化物半導體與該高品質的閘極絕緣層被設置成彼此緊密接觸，使得界面狀態密度可被降低且可獲得有利的界面特性。
不待贅言的是，另一種薄膜形成方法，譬如濺鍍方法或電漿CVD方法，可被使用，只要可形成一高品質的絕緣層作為閘極絕緣層即可。
下面的金屬氧化物可被作為用於電晶體102中的氧化 物半導體：四成分的金屬氧化物，譬如In-Sn-Ga-Zn-O基的氧化物半導體；三成分的金屬氧化物，譬如In-Ga-Zn-O基的氧化物半導體、In-Sn-Zn-O基的氧化物半導體、In-Al-Zn-O基的氧化物半導體、Sn-Ga-Zn-O基的氧化物半導體、Al-Ga-Zn-O基的氧化物半導體、或Sn-Al-Zn-O基的氧化物半導體；二成分的金屬氧化物，譬如In-Zn-O基的氧化物半導體、Sn-Zn-O基的氧化物半導體、Al-Zn-O基的氧化物半導體、Zn-Mg-O基的氧化物半導體、Sn-Mg-O基的氧化物半導體、In-Mg-O基的氧化物半導體、或In-Ga-O基的氧化物半導體；及單一成分的金屬氧化物，譬如In-O基的氧化物半導體、Sn-O基的氧化物半導體、或Zn-O基的氧化物半導體；或類此者。又，二氧化矽可被包含在上述的氧化物半導體中。在此處，例如，In-Ga-Zn-O基的氧化物半導體係指一包含銦(In)、鎵(Ga)及鋅(Zn)的氧化物薄膜，且對於其成分比例並沒有特別的限制。又，該In-Ga-Zn-O基的氧化物半導體可包含除了In、Ga、及Zn之外的元素。
對於在電晶體102中的該氧化物半導體薄膜而言，可使用以化學式InMO3(ZnO)m(m>0)代表的氧化物半導體的薄膜。在此處，M代表一或多個選自於Ga、Al、Mn及Co的金屬元素。例如，M可以是Ga、Ga及Al、Ga及Mn、Ga及Co，或類此者。此外，上述的氧化半導體薄膜可包含二氧化矽。
該氧化物薄膜可用濺鍍方法來形成。在此處，藉由使 用In2O3：Ga2O3：ZnO=1：1：1的成分比〔莫耳比〕的氧化物靶材，可形成一In-Ga-Zn-O薄膜。或者，可使用In2O3：Ga2O3：ZnO=1：1：2的成分比〔莫耳比〕的氧化物靶材。
應指出的是，例如，一In-Ga-Zn-O薄膜係指一包含In、Ga、及Zn的氧化物薄膜，且對於其成分比例沒有特別的限制。
在In-Zn-O基的材料被使用作為氧化物半導體的例子中，一靶材因而具有In：Zn=50：1至1：2原子比(In2O3：ZnO=25：1至1：4莫耳比)的成分比，較佳地In：Zn=20：1至1：1原子比(In2O3：ZnO=10：1至1：2莫耳比)的成分比，更佳地In：Zn=15：1至1.5：1原子比(In2O3：ZnO=15：2至3：4莫耳比)的成分比。例如，在一具有In：Zn：O=X：Y：Z的原子比的用來形成In-Zn-O基的氧化物半導體的靶材中，Z>1.5X+Y的關係式被滿足。
該氧化物靶材的填充因子(filling factor)大於或等於90%且小於或等於100%，較佳地大於或等於95%且小於或等於99.9%。藉由使用具有高填充因子的氧化物靶材，可形成一緻密薄膜的氧化物半導體薄膜。
再者，該氧化物半導體薄膜較佳地是在一稀有氣體氛圍、氧氣氛圍、或稀有氣體與氧氣的混合氛圍中用濺鍍方法來形成。又，一雜質，譬如氫、水、氫氧根、或氫氧化物，已被去除的高純淨氣體較佳地被用作為形成該氧化物 半導體薄膜時使用的濺鍍氣體。
圖2例示一記憶體裝置的結構例，圖1A至1C的記憶體元件在該記憶體裝置中被設置成矩陣，其為本發明的一個實施例的記憶體裝置。雖然圖2為了簡化例示了一個記憶體元件被配置成2(列)(在水平方向上)x2(行)(在垂直方向上)的矩陣的結構，但在下文中描述的是記憶體元件被配置成m(列)(在水平方向上)xn(行)(在垂直方向上)(m及n為自然數)的矩陣的記憶體裝置。
在圖2例示的記憶體裝置中，多個記憶體元件120被配置成m(列)(在水平方向上)xn(行)(在垂直方向上)(m及n為自然數)的矩陣，且在其周邊上設置了第一驅動電路121、第二驅動電路122、第三驅動電路123及第四驅動電路124。這些驅動電路與記憶體元件120係用m條字元線WL、m條第二訊號線S2、m條背閘極線BW、n條位元線BL、n條源極線SL、及n條第一訊號線S1來予以連接。在此處，記憶體元件120為例示於圖1A中的記憶體元件，其包括電晶體100、電晶體102及電容器104。
該位元線BL對應於例示於圖1A中的記憶體元件的第二配線112，該源極線SL對應於例示於圖1A中的記憶體元件的第一配線111，該第一訊號線S1對應於例示於圖1A中的記憶體元件的第三配線113，第二訊號線S2對應於例示於圖1A中的記憶體元件的第四配線114，及字 元線WL對應於例示於圖1A中的記憶體元件的第五配線115。
換言之，在記憶體元件120中，電晶體100的源極與汲極電極中的一者被電連接至該源極線SL，電晶體100的源極與汲極電極中的另一者則被電連接至該位元線BL。電晶體102的源極與汲極電極中的一者被電連接至第一訊號線S1，及該電晶體102的閘極電極被電連接至第二訊號線S2。電晶體100的閘極電極與電晶體102的源極與汲極電極中的另一者被電連接至電容器104的諸電極中的一者。該電容器104的另一電極被電連接至字元線WL。一設置在電晶體102中的背閘極BG被電連接至背閘極線BW。
記憶體元件120被並聯地連接在源極線SL與位元線BL之間。例如，第i列與第j行(i，j)(i為大於或等於1且小於或等於m的整數，及j為大於或等於1且小於或等於n的整數)的記憶體元件120被連接至源極線SL(j)、位元線BL(j)、第一訊號線S1(j)、字元線WL(i)、第二訊號線S2(i)、及背閘極線BW(i)。
源極線SL與位元線BL被連接至第一驅動電路121、第二訊號線S2與背閘極線BW被連接至第二驅動電路122、第一訊號線S1被連接至第三驅動電路123、及字元線WL被連接至第四驅動電路124。
應指出的是，第一驅動電路121、第二驅動電路122、第三驅動電路123、及第四驅動電路124在此處係 被獨立地設置；然而，該周邊電路結構並不侷限於此，一具有一或多項功能的偵測器亦可被使用。
接下來，例示於圖2中的記憶體裝置的寫入操作及讀取操作將參考圖3的時序圖來予以描述。
雖然為了簡化，將描述兩列乘兩行的記憶體裝置的操作但本發明並不侷限於此。
在圖3中，S1(1)及S1(2)為第一訊號線S1的電位；S2(1)及S2(2)為第二訊號線S2的電位；BL(1)及BL(2)為位元線BL的電位；WL(1)及WL(2)為字元線WL的電位；及SL(1)及SL(2)為源極線SL的電位。
下文描述的是資料被寫入至第一列的記憶體元件120(1，1)及記憶體元件120(1，2)及資料從第一列的記憶體元件120(1，1)及記憶體元件120(1，2)被讀取的例子。應指出的是，下文描述的是，被寫入到記憶體元件120(1，1)的資料是“1”(其可提供一高位準電荷至FG部分)及被寫入到記憶體元件120(1，2)的資料是“0”(其可提供一低位準電荷至FG部分)的例子。
首先，將描述寫入。在第一列的寫入期間，電位VH被提供至第一列的第二訊號線S2(1)，使得第一列的第二電晶體102被開啟。再來，0V的電位被提供至第二列的第二訊號線S2(2)，使得第一列以外的其它列的第二電晶體102被關閉。
接下來，電位V2及電位0V分別被提供至第一行的第 一訊號線S1(1)及第二行的第一訊號線S1(2)。
結果是，記憶體元件(1，1)的FG部分被提供電位V2且記憶體元件(1，2)的FG部分被提供0V。在此處，電位V2高於電晶體的低限電壓。然後，第一列的第二訊號線S2(1)的電位被設定為電位0V，使得第一列的電晶體102被關閉。因此，寫入即完成。
應指出的是，字元線WL(1)及WL(2)是在0V的電位。又，在第一行的第一訊號線S1(1)的電位被改變之前，第一列的第二訊號線S2(1)的電位被設定為0V。在寫入之後，在資料“0”已被寫入的例子中記憶體元件的低限電壓是VW0及在資料“1”已被寫入的例子中是VW1，假設在該記憶體元件中，被電連接至該字元線WL的端子是一控制閘極電極，電晶體100的源極電極是一源極電極，及電晶體102的汲極電極是一汲極電極。在此處，該記憶體元件的低限電壓係指一連接至該字元線WL的端子的電壓，其改變介於該電晶體100的源極電極與汲極電極之間的電阻。應指出的是，VW0>0>VW1被滿足。
然後，將描述讀取。在第一列的讀取期間，電位0V及電位VL分別被提供至第一列的字元線WL(1)及第二列的字元線WL(2)。電位VL低於該低限電壓VW1。當字元線WL(1)被設定為0V時，在第一列中，其內保持著資料“0”的記憶體元件120的電晶體100被關閉，及其內保持著資料“1”的記憶體元件120的電晶體100被 開啟。當字元線WL(2)是在電位VL時，在第二列中，其內保持著資料“0”或資料“1”的記憶體元件120的電晶體100被關閉。
接下來，0V的電位被提供至第一行的源極線SL(1)及第二行的源極線SL(2)。
結果是，介於位元線BL(1)與源極線SL(1)之間的電阻因為在記憶體元件120(1，1)中的第一電晶體100是開啟的所以是低，且介於位元線BL(2)與源極線SL(2)之間的電阻因為在記憶體元件120(1，2)中的第一電晶體100是關閉的所以是高。一連接至該位元線BL(1)及位元線BL(2)的讀取電路可因為在位元線BL之間的電阻差異而讀取資料。
又，0V的的電位及VL的電位分別被提供至第二訊號線S2(1)及第二訊號線S2(2)，使得所有電晶體102都是關閉的。第一列的FG部分的電位是0V或V2；因此，所有電晶體102可藉由將第二訊號線S2(1)的電位設定為0V而被關閉。在另一方面，如果電位VL被供應至字元線WL(2)的話，則第二列的FG部分的電位低於緊接在資料寫入之後的時間點的電位。因此，為了要防止電晶體102被開啟，第訊號線S2(2)的電位被設定至低，類似於字元線WL(2)的電位。因此，所有電晶體102可被關閉。
在上述的操作期間，背閘極線BW(1)與背閘極線BW(2)可具有高電位。
一讀取電路被用來讀取資料。圖4A例示一讀取電路的例子。例示於圖4A中的讀取電路包括一電晶體及一感測放大器。電位Vdd被提供至一電晶體的源極與汲極中的一者，及該電晶體的源極與汲極中的另一者被連接至該感測放大器的加法端子及一位元線。偏壓電位Vbias被提供至該電晶體的閘極。該偏壓電位Vbias大於0且小於Vdd。又，參考電位Vref被輸入至該感測放大器的減法端子。
在該記憶體元件具有低電阻的例子中，輸入至該感測放大器的加法端子的電位低於參考電位Vref且該感測放大器輸出資料“1”。在另一方面，在該記憶體元件具有高電阻的例子中，輸入至該感測放大器的加法端子的電位高於參考電位Vref且該感測放大器輸出資料“0”。當記憶體元件(1，1)的電晶體100是開啟時，介於位元線BL(1)與源極線SL(1)之間的電阻是低的，該感測放大器的輸入是低電位且輸出D(1)變成高(High)。同時，當記憶體元件(1，2)的電晶體100是關閉時，介於位元線BL(2)與源極線SL(2)之間的電阻是高的；因此該感測放大器的輸入是高電位且輸出D(2)變成低(Low)。
圖4B例示讀取電路的另一個例子。例示於圖4B中的讀取電路包括一電晶體及一時脈反向器(clocked inverter)。電位Vdd被提供至該電晶體的源極與汲極中的一者，及該電晶體的源極與汲極中的另一者被電連接至該時脈反向器的輸入及一位元線。電位Vdd亦被施加至該電 晶體的閘極。
使用例示於圖4B中的讀取電路的例子的輸出電位被描述。當記憶體元件(1，1)的電晶體100是開啟時，介於位元線BL(1)與源極線SL(1)之間的電阻是低的。因此，該時脈反向器的輸入具有低電位及輸出D(1)變成高(High)。同時，當記憶體元件(1，2)的電晶體100是關閉時，介於位元線BL(2)與源極線SL(2)之間的電阻是高的；因此該時脈反向器的輸入是高電位且輸出D(2)變成低(Low)。
該讀出電路的結構並不侷限於圖4A及4B所示者。例如，該讀取電路可包括一預充電電路或一用於參考的位元線可被連接，而不是施加該參考電位Vref。
該記憶體裝置並不侷限於例示於圖2中者，而是可具有包含例示於圖1A至1C中的記憶體元件之不同於圖2所示者的結構。
下文中，一種用來製造該記憶體元件120的方法將參考圖5A至5H、圖6A至6G、及圖7A至7D來描述。首先，製造一設有該電晶體100的SOI基材的方法的例子係參考圖5A至5H來描述。
首先，一基礎基材150被製備(參見圖5A)。一由絕緣體製成的基材可被用作為該基礎基材150。詳言之，玻璃基材、石英基材、陶瓷基材及藍寶石基材可被提供來作為基礎基材的例子。
或者，一半導體基材，譬如單晶矽基材或單晶鍺基材 可被用作為該基礎基材150。與使用玻璃基材或類此者的例子比較起來，在使用半導體基材作為該基礎基材150的例子中，用於熱處理的溫度限制被緩解；因此，可輕易獲得高品質SOI基材。在此處，一太陽能等級矽(SOG-Si)基材或類此者可被用作為半導體基材。或者，可使用多晶矽半導體基材。與使用單晶矽基材或類此者的例子比較起來，使用SOG-Si基材、多晶矽半導體基材或類此者可降低製造成本。
在此實施例中，玻璃基材被用於該基礎基材150。使用玻璃基材作為該基礎基材150可降低成本。
接下來，一含氮層152(如，一包括含氮的絕緣薄膜，譬如氮化矽薄膜，的層)被形成在該基礎基材150的表面上(圖5B)。該含氮層152如一用來黏合單晶半導體層的層(一黏合層)般地作用。該含氮層152亦如一用來防止包含在該基礎基材中的雜質，譬如鈉(Na)，擴散至該單晶半導體層中的阻障層般地作用。
在此處，該含氮層152具有一定程度的平坦度是較佳的，因為該含氮層152被用來如一黏合層般地作用。詳言之，該含氮層152被形成為具有0.5nm或更小的平均表面粗糙度(算術平均差值)及0.60nm或更小的均方根表面粗糙度，較佳地為0.35nm或更小的平均表面粗糙度或0.45nm或更小的均方根表面粗糙度。應指出的是，平均表面粗糙度與均方根表面粗糙度可在例如10平方微米的範圍內被測量。
接下來，一黏合基材160被製備。一單晶半導體基材(如，單晶矽基材)被用作為該黏合基材160(圖5C)。然而，該黏合基材160並不侷限於此。
一氧化物薄膜162被形成在該黏合基材160的表面上(圖5D)。關於污染物的去除，在形成該氧化物薄膜162之前，該黏合基材160的表面用氫氯酸/雙氧水混合物(HPM)或類此者來清潔是較佳的。該氧化物薄膜162可用，例如，單層的氧化矽薄膜、氮氧化矽薄膜、或類此者或上述薄膜任一者的堆疊來形成。該氧化物薄膜162較佳地係使用有機矽，譬如四乙氧基矽烷(縮寫：TEOS，化學式：Si(OC2H5)4)來形成。
接下來，該單晶半導體基材的黏合基材160用被一電場加速的離子來加以照射，使得該等離子被添加至該黏合基材160，藉此一被脆化區164被形成在該單晶半導體基材的黏合基材160的一預定的深度(圖5E)。該離子照射處理係用一離子摻雜設備或一離子佈植設備來實施。在該處理中，一含氫氣體被用作為來源氣體。關於被用於該照射的離子，H3 +的比例被設的高是較佳的。這是因為可改善離子照射的效率。
應指出的是，該被添加的離子不侷限於氫離子，氦離子及類此者亦可被添加。又，該被添加的離子並不侷限於一種離子，亦可添加多種離子。例如，與在分開的步驟中實施氫及氦的照射的情形比較起來，在使用一離子摻雜設備同時用氫及氦來實施照射的情形中可減少步驟數，且可 進一步抑制稍後將被形成的單晶半導體層的表面粗糙度的增加。
形成該被脆化區164的深度是由離子的動能、質量、電荷量、或入射角度，或類此者來決定，其與離子的平均穿透深度幾乎相同。因此，該將與該黏合基材160(其為單晶半導體基材)分離的單晶半導體層的厚度可用離子被添加的深度來加以控制。
接下來，該基礎基材150及黏合基材160的表面被設置成面向彼，且該含氮層152的表面與該氧化物薄膜162的表面被設置成彼此緊密接觸。以此方式，該基礎基材150與該黏合基材160彼此黏合在一起(圖5F)。
當該基礎基材150與該黏合基材160彼此黏合時，一大於或等於0.001N/cm2且小於或等於100N/cm2的壓力被施加至該基礎基材150或該黏合基材160的一部分。藉由以此方式施加一壓力，該含氮層152與該氧化物薄膜162在它們彼此接觸的部分被黏合，且該黏合自發性地擴散至整個面積。此黏合是在凡德瓦(Van der Waals)力或氫黏合的作用下被實施且可在室溫下實施。
在該基礎基材150與該黏合基材160黏合之後，熱處理可被實施以進一步強化該黏合。此熱處理是在該被脆化的區域164的分離不會發生的溫度(例如，高於或等於室溫且低於400℃)實施的。或者，該含氮層152與該氧化物薄膜162可在被加熱至此範圍內的溫度的時候彼此黏合。
接下來，該黏合基材160沿著該被脆化區164用熱處理來加以分割，使得一單晶半導體層166被形成在該基礎基材150上且該含氮層152與該氧化物薄膜162係設置在它們之間(圖5G)。
該用於分離的熱處理的溫度較佳地是低的溫度以抑制粗糙度產生在該單晶半導體層166的表面上。該用於分離的熱處理的溫度例如可以高於或等於300℃且低於或等於600℃，且該溫度低於或等於500℃(高於或等於400℃)是更有效的。
應指出的是，在黏合基材160被分離之後，該單晶半導體層166可在500℃或更高溫接受熱處理，使得留在該單晶半導體層166內的氫的濃度被降低。
接下來，該單晶半導體層166的表面用雷射光照射，藉以形成表面平坦度被改善且瑕疵數量被減少的半導體層168。應指出的是，可實施熱處理來取代該雷射光照射處理。
雖然所描述之用雷射光的照射處理在此處是在用於分離的熱處理之後緊接著實施，但該用雷射光的照射處理可在一個在該單晶半導體層166的表面上具有許多瑕疵的區域已用蝕刻或類此者予以去除之後才加以實施。或者，該用雷射光的照射處理可在該單晶半導體層166的表面的平坦度的程度改善之後才予以實施。
經過上述的步驟，可獲得包括該半導體層168的SOI基材(圖5H)。
接下來，一種用來製造具有上述SOI基材的電晶體的方法將參考圖6A-6G加以描述。
首先，例示於圖6A中的半導體層168被處理以具有島形，使得一半導體層170被形成(圖6B)。
應指出的是，在將該半導體層168處理成島形層之前或之後，一施加n型導電性的雜質元素或一施加p型導電性的雜質元素可被添加至該半導體層168或半導體層170以控制該電晶體的低限電壓。在該半導體層168的材料是矽的例子中，例如P、As或類此者可被用作為施加n型導電性的雜質元素，或者B、Al、Ga或類此者可被用作為施加p型導電性的雜質元素。
接下來，一絕緣層172被形成在該半導體層170上(圖6C)。該絕緣層172稍後如一閘極絕緣層般地作用。
接下來，一導電層被形成在絕緣層172上；然後，該導電層被選擇性地蝕刻使得一閘極電極174被形成來與該半導體層170重疊(圖6D)。在此步驟中，可形成該電容器104的諸電極中的一個電極與該電晶體102的背閘極BG以及該閘極電極174。
接下來，藉由使用該閘極電極174作為罩幕，一施加一種導電類型的雜質元素被添加至該半導體層170，使得一雜質區176及一通道形成區178被形成(圖6E)。應指出的是，為了要形成一p型通道電晶體於此實施例中，一像是B或Al的雜質元素被添加；然而，在形成n型通 道電晶體的例子中，可添加P或As。該雜質區176如一源極區或一汲極區般地作用。
雖然未於本文中例示，但一側壁絕緣層可被形成在該閘極電極174的側表面上。
然後，一夾層絕緣層180被形成，用以覆蓋上述步驟所形成的構件(圖6F)。該夾層絕緣層180可用包括無機絕緣材料譬如氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鉿、氧化鋁、或氧化鉭；或有機絕緣材料譬如聚醯亞胺或丙烯酸在內的材料來形成。該夾層絕緣層180可具有一堆疊式結構。
接下來，該夾層絕緣層180用CMP處理、蝕刻處理或類此者予以平坦化(圖6G)。藉由CMP處理或蝕刻處理，該閘極電極174被露出來。
經由上述的步驟可形成使用該SOI基材的電晶體100。因為此電晶體100可以高速來操作，所以可用此電晶體100來建構一邏輯電路(亦被稱為算術電路)或類此者。換言之，電晶體100可被用於記憶體裝置的驅動電路或類此者。
應指出的是，該電晶體100的結構並不侷限於圖6G所示的結構，且一電極、一配線、一絕緣層及類此者可被額外地形成在該電晶體中。
接下來，一種將該電晶體102形成在電晶體100上的方法將參考圖7A至7D來加以描述。
首先，一導電層被形成在如圖6G所示之已接受平坦 化處理的該夾層絕緣層180上，且該導電層被處理成為一導電層182(圖7A)。對於該導電層182的材料及形成方法並沒有特別的限制。該導電層182至少被設置在一必要的區域中，用以與該閘極電極174之外露的部分接觸。
接下來，一半導體薄膜被形成在該導電層182上，且該半導體薄膜被處理成為一半導體層184(圖7B)。在此處，該半導體層184係使用氧化物半導體來形成。
在形成該半導體薄膜之前可藉由實施預加熱來實施脫水或脫氫。
殘留在一沉積室中的水氣及氫在該半導體薄膜被形成之前被充分地去除是較佳的。亦即，在形成該半導體薄膜之前，較佳地係用截留真空泵譬如低溫泵、離子泵、或鈦昇華泵來實施抽空。
接下來，在該氧化物半導體層上實施第一熱處理。在此處，實施該第一熱處理是要將該氧化物半導體層脫水或脫氫。該第一熱處理的溫度係高於或等於400℃且低於或等於750℃，較佳地高於或等於400℃且低於該基材的應變點。例如，該氧化物半導體層在氮氣氛圍中在450℃接受熱處理一個小時，然後可防止水或氫進入到該氧化物半導體層中，使得一已被脫水或脫氫的氧化物半導體層被形成。應指出的是，該第一熱處理並不侷限於此，且該第一熱處理可在稍後的步驟中實施。
然後，一絕緣層186被形成來覆蓋該半導體層184(圖7C)。該絕緣層186如一閘極絕緣層般地作用。
接下來，第二熱處理係在鈍氣(包括氮在內)氛圍或氧氣氛圍(較佳地，在包含性的(inclusive)200℃至400℃，如，包含性的250℃至350℃)中實施。在此實施例中，該第二熱處理是在300℃的氮氛圍中實施一個小時。在該第二熱處理中，該氧化物半導體層的一部分(通道形成區)在於該絕緣層186接觸的狀態下被加熱。在氧被供應至該氧化物半導體層的例子中，該絕緣層186較佳地使用含氧材料來形成。
應指出的是，該氧化物半導體層可具有非晶形結構或結晶性結構。在該氧化物半導體層具有結構性的例子中，該氧化物半導體層可用兩個沉積步驟來形成且該熱處理隨著該兩次沉積被實施兩次。
然後，一導電層188被形成在該絕緣層186上，用以與如該半導體層184的通道形成區般地作用的至少一部分重疊。
透過上述的步驟可形成電晶體102。
應指出的是，電晶體102的結構並不侷限於例示於圖7D中的結構，且一電極、一配線、一絕緣層及類此者可被額外地形成在該電晶體中。
(實施例2)
在此實施例中，本發明的一個實施例且不同於實施例1的一記憶體元件將被描述。詳言之，一在下部中的電晶體具有一類似於在上部中的電晶體的結構(這是與實施例 1的不同點)的實施例將參考圖8A至8C來加以描述。
例示於圖8A中的記憶體元件包括一電晶體200，一電晶體202，及一電容器204。在圖8A中，電晶體200的源極與汲極電極中的一者被電連接至一第一配線(wiring)211，及電晶體200的源極與汲極電極中的另一者被電連接至一第二配線212。電晶體202的源極與汲極電極中的一者被電連接至一第三配線213，及電晶體202的閘極電極被電連接至一第四配線214。電晶體200的閘極電極與電晶體202的源極與汲極電極中的另一者被電連接至該電容器204的諸電極中的一電極。該電容器204的其它電極被電連接至一第五配線215。電晶體200設有一如另一閘極電極般作用的背閘極BG1。電晶體202進一步設置有一如另一閘極電極般地作用的背閘極BG2。
圖8B為一頂視圖其例示出圖8A的記憶體元件的特定結構的例子。圖8C為沿著圖8B的X-Y線所取的剖面圖。
如圖8B所示，電晶體202可以與圖1A至1C的電晶體102相同。
然而，電晶體200則是不同於電晶體100且是類似於電晶體202地被形成。換言之，對於電晶體200而言，包括一被用於通道形成區域的氧化半導體層是較佳的。
電容器204包括與電晶體200的源極及汲極電極層同一層的一部分及與電晶體200的閘極電極同層的一部分。
又，該電容器204可藉由包括與設置在該基材側上的 閘極電極同一層的部分(一將會是該電晶體200的背閘極的層)來構成。
在圖8C中，電晶體200及電容器204被設置在一基材216上。電晶體200及電容器204被一絕緣層覆蓋，且該絕緣層接受CMP或類此者的平坦化處理，使得電晶體200的閘極電極與電容器204的諸電極中的一個電極被露出來。該電晶體202的源極及汲極電極的另一者被設置在被外露的該電晶體200之閘極電極與電容器204的該電極上。
如圖8C所示，與該電晶體200的閘極電極同一層的部分(如電晶體202的背閘極般地作用的部分)與如該電晶體202的半導體層的通道形成區般地作用的至少一區域重疊。該如電晶體202的背閘極般地作用的部分及電晶體202的該半導體層被設置成使得一在該電晶體200上的一絕緣層被夾在它們之間。因為該電晶體200的半導體層欠缺厚度，所以此絕緣層是已被設置在該電晶體200上且在該平坦化處理之後仍留著的該絕緣層的一部分。如上文所述，在上部中的該電晶體與該背閘極設置有平坦化處理後仍被留著且插置(interpose)在它們之間的該絕緣層，且該背閘極是由與在下部中的電晶體的閘極電極同一層的一部分所形成，這是本發明的一個實施例的該記憶體元件的特徵之一。以此方式，在上部中的該電晶體的背閘極是由與在下部中的該電晶體的閘極電極同一層的一部分形成的，藉此，在上部中的該電晶體的背閘極可在不增加製造 步驟數之下被設置。
雖然圖8C例示了電晶體200及電晶體202兩者都被設置背閘極的結構，但記憶體元件的結構並不侷限於此。電晶體200沒有設置背閘極的結構亦可被使用。
(實施例3)
在此實施例中，一為本發明的一實施例且不同於實施例1及實施例2的元件將被描述。詳言之，一可用類似於實施例1的方式被製造的反向元件(inversion element)將參考圖9A至9C加以描述。
例示於圖9A中的反向元件包括一電晶體300及一電晶體302。在圖9A中，電晶體302的源極與汲極電極中的一者被電連接至在地極電位VSS的第四配線314，及電晶體302的源極與汲極電極中的另一者被電連接至電晶體300的源極與汲極電極中的一者及一第二配線312。電晶體300的源極與汲極電極中的另一者被電連接至在電力供應電位Vdd的第三配線313。電晶體302的閘極電極被連接至電晶體300的閘極電極及一第一配線311。電晶體302設置有一如另一閘極電極般地作用的背閘極BG。
圖9B為一頂視圖其例示圖9A的反向器元件的一特定的結構。圖9C為沿著圖9B的X-Y線所取的剖面圖。
如圖9B所示，電晶體300可以與圖1A至1C的電晶體100相同的電晶體。電晶體302可以與圖1A至1C的電晶體102相同的電晶體。
在圖9C中，電晶體300被設置在一基材316上。電晶體300被一絕緣層覆蓋，且該絕緣層接受CMP或類此者的平坦化處理，使得電晶體300的閘極電極被露出來。與電晶體302的源極與汲極電極同一層的部分被設置在電晶體300的該外露的閘極電極上且透過配線311(未示於圖9C中)被電連接至電晶體302的閘極電極。在此處，電晶體300是一p型通道電晶體但並不侷限於此。
如圖9C所示，與該電晶體300的閘極電極同一層的部分(如電晶體302的背閘極般地作用的部分)與如該電晶體302的半導體層中的通道形成區般地作用的至少一部分重疊。該如電晶體302的背閘極般地作用的部分及電晶體302的該半導體層被設置成使得一在該電晶體300上的一絕緣層被夾在它們之間。因為該電晶體300的半導體層欠缺厚度(lack of thickness)，所以此絕緣層是已被設置在該電晶體300上且在該平坦化處理之後仍留著的該絕緣層的一部分。如上文所述，在上部中的該電晶體與該背閘極設置有在平坦化處理後仍被留著且被插置在它們之間的該絕緣層，且該背閘極是由與在下部中的電晶體的閘極電極同一層的一部分所形成的，這是本發明的一個實施例的該反向元件的特徵之一。以此方式，在上部中的該電晶體的背閘極是由與在下部中的該電晶體的閘極電極同一層的一部分形成的，藉此，在上部中的該電晶體的背閘極可在不增加製造步驟數之下被設置。
(實施例4)
在此實施例中，一為本發明的一個實施例且不同於實施例1至實施例3的元件將被描述。詳言之，一可用類似於實施例2的方式加以製造的反向元件將參考圖10A至10C加以描述。
例示於圖10A中的反向元件包括一電晶體400及一電晶體402。在圖10A中，電晶體402的源極與汲極電極中的一者被電連接至在地極電位VSS的第四配線414，及電晶體402的源極與汲極電極中的另一者被電連接至電晶體400的源極與汲極電極中的一者及一第二配線412。電晶體400的源極與汲極電極中的另一者被電連接至在電力供應電位Vdd的第三配線413。電晶體400的閘極電極被連接至電晶體400的源極與汲極電極中的該另一者。電晶體402的閘極電極被電連接至第一配線411。電晶體400設置有一如另一閘極電極般地作用的背閘極BG1。電晶體402設置有一如另一閘極電極般地作用的背閘極BG2。
圖10B為一頂視圖其例示圖10A的反向器元件的一特定的結構。圖10C為沿著圖10B的X-Y線所取的剖面圖。
如圖10B所示，電晶體402可以是與圖9A至9C的電晶體302相同的電晶體。
然而，電晶體400不同於電晶體300且是一被形成為類似於電晶體402的電晶體。換言之，對電晶體402而言較佳的是包括一被用於通道形成區的氧化物半導體層。 又，電晶體402的通道寬度較佳地比電晶體400的通道寬度大許多，更佳地是電晶體400的通道寬度的3倍或更多，更佳地是電晶體400的通道寬度的5倍或更多。
在圖10C中，電晶體400被設置在基材416上。電晶體400被一絕緣層覆蓋且該絕緣層接受CMP或類此者的平坦化處理，使得電晶體400的閘極電極被露出來。與電晶體402的源極與汲極電極同一層的部分被設置在電晶體400的該外露的閘極電極上且透過第三配線413(未示於圖10C中)被電連接至電晶體400的閘極電極。
如圖10C所示，與該電晶體400的閘極電極同一層的部分(如電晶體402的背閘極般地作用的部分)與如該電晶體402的半導體層中的通道形成區般地作用的至少一部分重疊。該如電晶體402的背閘極般地作用的部分及電晶體402的該半導體層被設置成使得一在該電晶體400上的一絕緣層被夾在它們之間。因為該電晶體400的半導體層欠缺厚度，所以此絕緣層是已被設置在該電晶體400上且在該平坦化處理之後仍留著的該絕緣層的一部分。如上文所述，在上部中的該電晶體與該背閘極設置有在平坦化處理後仍被留著且被插置在它們之間的該絕緣層，且該背閘極是由與在下部中的電晶體的閘極電極同一層的一部分所形成的，這是本發明的一個實施例的該反向元件的特徵之一。以此方式，在上部中的該電晶體的背閘極是由與在下部中的該電晶體的閘極電極同一層的一部分形成的，藉此，在上部中的該電晶體的背閘極可在不增加製造步驟數 之下被設置。
(實施例5)
在此實施例中，一為本發明的一個實施例且不同於實施例1至實施例4的元件將被描述。詳言之，一為一種邏輯閘且可用類似於實施例1的方式加以製造的NAND閘將參考圖11A至11C加以描述。
例示於圖11A中的記憶體元件包括一電晶體500，一電晶體502，一電晶體504及一電晶體506。在圖11A中，電晶體500的源極與汲極電極中的一者被電連接至在電力供應電位Vdd的第五配線515及電晶體502的源極與汲極電極中的一者。電晶體500的源極與汲極電極中的另一者被電連接至第三配線513、電晶體502的源極與汲極電極中的另一者、及電晶體504的源極與汲極電極中的一者。電晶體504的源極與汲極電極中的另一者被電連接至電晶體506的源極與汲極電極中的一者。電晶體506的源極與汲極電極中的另一者被電連接至在地極電位Vss的第四配線514。電晶體502的閘極電極及電晶體504的閘極電極被電連接至第一配線511。電晶體500的閘極電極及電晶體506的閘極電極被電連接至第二配線512。電晶體504設置有一如另一閘極電極般地作用的背閘極BG1，及電晶體506設置有一如另一閘極電極般地作用的背閘極BG2。
圖11B為一頂視圖其例示圖11A的記憶體元件的一 特定的結構。圖11C為沿著圖11B的X-Y線所取的剖面圖。
如圖11B所示，電晶體500及電晶體502的每一者可以是與例示於圖1A至1C中的電晶體100相同的電晶體。電晶體504及電晶體506的每一者可以是與例示於圖1A至1C中的電晶體102相同的電晶體。
在圖11C中，電晶體502被設置在基材516上。電晶體502被一絕緣層覆蓋且該絕緣層接受CMP或類此者的平坦化處理，使得電晶體502的閘極電極被露出來。與電晶體504及電晶體506的源極與汲極電極層同一層的一部分被設置在電晶體502的該外露的閘極電極上，藉此，電晶體502的閘極電極與第一配線511透過該同一層(未示於圖11C中)彼此電連接。雖然未被例示出，但電晶體500以相同的方式被電連接至該第二配線512。應指出的是，電晶體500與電晶體502在此處為p型通道電晶體，但並不侷限於此。
與該電晶體500及電晶體502的閘極電極同一層的部分(如電晶體504及電晶體506的背閘極般地作用的部分)與如該電晶體504及電晶體506的半導體層中的通道形成區般地作用的至少一部分重疊。該如電晶體504及電晶體506的背閘極般地作用的部分及電晶體504及電晶體506的該半導體層被設置成使得一設置在該電晶體500及電晶體502上的一絕緣層被夾在它們之間。因為該電晶體500及電晶體502的半導體層厚度的關係，所以此絕緣層 是已被設置在該電晶體500及電晶體502上且在該平坦化處理之後仍留著的該絕緣層的一部分。如上文所述，在上部中的該電晶體與該背閘極設置有在平坦化處理後仍被留著且被插置在它們之間的該絕緣層，且該等背閘極是由與在下部中的電晶體的閘極電極同一層的一部分所形成的，這是本發明的一個實施例的該記憶體元件的特徵之一。以此方式，在上部中的該電晶體的背閘極是由與在下部中的該電晶體的閘極電極同一層的一部分形成的，藉此，在上部中的該電晶體的背閘極可在不增加製造步驟數之下被設置。
(實施例6)
在此實施例中，一為本發明的一個實施例且不同於實施例1至實施例5的元件將被描述。詳言之，一為一種邏輯閘且可用類似於實施例2的方式加以製造的NAND閘將參考圖12A至12C加以描述。
例示於圖12A中的記憶體元件包括一電晶體600、一電晶體602及一電晶體604。在圖12A中，電晶體600的源極與汲極電極中的一者被電連接至在電力供應電位Vdd的第四配線614，及電晶體600的源極與汲極電極中的另一者被電連接至電晶體602的源極與汲極電極中的一者及一第三配線613。電晶體602的源極與汲極電極中的另一者被電連接至電晶體604的源極與汲極電極中的一者，及電晶體604的源極與汲極電極中的另一者被連接至在地極 電位Vss的第五配線615。電晶體600的閘極電極被連接至第四配線614。電晶體602的閘極電極被電連接至第一配線611。電晶體604的閘極電極被電連接至第二配線612。電晶體600設置有一如另一閘極電極般地作用的背閘極BG1。電晶體602設置有一如另一閘極電極般地作用的背閘極BG2。電晶體604設置有一如另一閘極電極般地作用的背閘極BG3。
圖12B為一頂視圖其例示圖12A的記憶體元件的一特定的結構。圖12C為沿著圖12B的X-Y線所取的剖面圖。
如圖12B所示，電晶體602及電晶體604可以是與圖11A至11C的電晶體504及電晶體506相同的電晶體。
然而，電晶體600不同於電晶體500且是一種被形成為類似於電晶體602的電晶體。換言之，對電晶體600而言較佳的是包括一被用於通道形成區的氧化物半導體層。此外，電晶體602及電晶體604的通道寬度較佳地比電晶體600的通道寬度大許多，更佳地是電晶體600的通道寬度的3倍或更多，更佳地是電晶體600的通道寬度的5倍或更多。
在圖12C中，電晶體600被設置在基材616上。電晶體600被一絕緣層覆蓋且該絕緣層接受CMP或類此者的平坦化處理，使得電晶體600的閘極電極被露出來。與電晶體602及電晶體604的源極與汲極電極同一層的部分被設置在電晶體600的該外露的閘極電極上，該電晶體600 的閘極電極與該第四配線614藉此透過該同一層(未示於圖12C中)被電連接。
如圖12C所示，與該電晶體600的閘極電極同一層的部分(如電晶體602及電晶體604的背閘極般地作用的部分)與如該電晶體602及電晶體604的半導體層中的通道形成區般地作用的至少一部分重疊。該如電晶體602及電晶體604的背閘極般地作用的部分及電晶體602及電晶體604的該半導體層被設置成使得一設置在該電晶體600上的絕緣層被夾在它們之間。因為該電晶體600的半導體層欠缺厚度，所以此絕緣層是已被設置在該電晶體600上且在該平坦化處理之後仍留著的該絕緣層的一部分。如上文所述，在上部中的該電晶體與該背閘極設置有在平坦化處理後仍被留著且被插置在它們之間的該絕緣層，且該背閘極是由與在下部中的電晶體的閘極電極同一層的一部分所形成的，這是本發明的一個實施例的該記憶體元件的特徵之一。以此方式，在上部中的該電晶體的背閘極是由與在下部中的該電晶體的閘極電極同一層的一部分形成的，藉此，在上部中的該電晶體的背閘極可在不增加製造步驟數之下被設置。
(實施例7)
在此實施例中，一為本發明的一個實施例且不同於實施例1至實施例6的元件將被描述。詳言之，一為一種邏輯閘且可用類似於實施例1的方式加以製造的NOR閘將 參考圖13A至13C加以描述。
例示於圖13A中的記憶體元件包括一電晶體700，一電晶體702，一電晶體704及一電晶體706。在圖13A中，電晶體700的源極與汲極電極中的一者被電連接至在電力供應電位Vdd的第五配線715。電晶體700的源極與汲極電極中的另一者被電連接至電晶體702的源極與汲極電極中的一者。電晶體702的源極與汲極電極中的另一者被電連接至電晶體704的源極與汲極電極中的一者、電晶體706的源極與汲極電極中的一者及第三配線713。電晶體704的源極與汲極電極中的另一者及電晶體706的源極與汲極電極中的另一者被連接至在地極電位Vss的第四配線714。電晶體700的閘極電極及電晶體706的閘極電極被連接至第一配線711。電晶體702的閘極電極及電晶體704的閘極電極被連接至第二配線712。電晶體704設置有一如另一閘極電極般地作用的背閘極BG1，及電晶體706設置有一如另一閘極電極般地作用的背閘極BG2。
圖13B為一頂視圖其例示圖13A的記憶體元件的一特定的結構。圖13C為沿著圖13B的X-Y線所取的剖面圖。
如圖13B所示，電晶體700及電晶體702的每一者可以是與例示於圖1A至1C中的電晶體100相同的電晶體。電晶體704及電晶體706的每一者可以是與例示於圖1A至1C中的電晶體102相同的電晶體。
在圖13C中，電晶體700(未示於圖13C中)及電晶 體702被設置在基材716上。電晶體700及電晶體702被一絕緣層覆蓋且該絕緣層接受CMP或類此者的平坦化處理，使得電晶體700及電晶體702的閘極電極被露出來。與電晶體704及電晶體706的源極與汲極電極層同一層的一部分被設置在電晶體700及電晶體702的該外露的閘極電極上，藉此，電晶體700的閘極電極及電晶體702的閘極電極與同層(未示於圖13C中)分別電連接至第一配線711及第二配線712。應指出的是，電晶體700與電晶體702在此處為p型通道電晶體，但並不侷限於此。
如圖13C所示，電晶體700(未示於圖13C中)及電晶體702的閘極電極的部分(如電晶體704及電晶體706的背閘極般地作用的部分)與如該電晶體704及電晶體706的半導體層中的通道形成區般地作用的至少一部分重疊。該如電晶體704及電晶體706的背閘極般地作用的部分及電晶體704及電晶體706的半導體層被設置成使得一設置在該電晶體700及電晶體702上的一絕緣層被夾在它們之間。因為該電晶體700及電晶體702的半導體層欠缺厚度的關係，所以此絕緣層是已被設置在該電晶體700及電晶體702上且在該平坦化處理之後仍留著的該絕緣層的一部分。如上文所述，在上部中的電晶體與該背閘極設置有在平坦化處理後仍被留著且被插置在它們之間的該絕緣層，且該等背閘極是由與在下部中的電晶體的閘極電極同一層的一部分所形成的，這些是本發明的一個實施例的該記憶體元件的特徵之一。以此方式，在上部中的該電晶體 的背閘極是由與在下部中的該電晶體的閘極電極同一層的一部分形成的，藉此，在上部中的該電晶體的背閘極可在不增加製造步驟數之下被設置。
(實施例8)
在此實施例中，一為本發明的一個實施例且不同於實施例1至實施例7的元件將被描述。詳言之，一為一種邏輯閘且可用類似於實施例2的方式加以製造的NOR閘將參考圖14A至14C加以描述。
例示於圖14A中的記憶體元件包括一電晶體800、一電晶體802及一電晶體804。在圖14A中，電晶體800的源極與汲極電極中的一者及電晶體802的源極與汲極電極中的一者被電連接至在地極電位VSS的第五配線815。電晶體800的源極與汲極電極中的另一者、電晶體802的源極與汲極電極中的另一者、電晶體804的源極與汲極電極中的一者被電連接至第三配線813。電晶體804的源極與汲極電極中的另一者被連接至在電力供應電位Vdd的第四配線814。電晶體800的閘極電極被連接至第一配線811。電晶體802的閘極電極被連接至第二配線812。電晶體804的閘極電極被連接至電晶體804的源極與汲極電極中的另一者。電晶體800設置有一如另一閘極電極般地作用的背閘極BG1。電晶體802設置有一如另一閘極電極般地作用的背閘極BG2。電晶體804設置有一如另一閘極電極般地作用的背閘極BG3。
圖14B為一頂視圖其例示圖14A的記憶體元件的一特定的結構。圖14C為沿著圖14B的X-Y線所取的剖面圖。
如圖14B所示，電晶體800及電晶體802可以是與圖13A至13C的電晶體704及電晶體706相同的電晶體。
然而，電晶體804不同於電晶體700及電晶體702且是一種被形成為類似於電晶體802的電晶體。換言之，對電晶體804而言較佳的是包括一被用於通道形成區的氧化物半導體層。此外，電晶體800及電晶體802的通道寬度較佳地比電晶體804的通道寬度大許多，更佳地是電晶體804的通道寬度的3倍或更多，更佳地是電晶體804的通道寬度的5倍或更多。
在圖14C中，電晶體804被設置在基材816上。電晶體804被一絕緣層覆蓋且該絕緣層接受CMP或類此者的平坦化處理，使得電晶體804的閘極電極被露出來。與電晶體800及電晶體802的源極與汲極電極同一層的部分被設置在電晶體804的該外露的閘極電極上，該電晶體804的閘極電極與該第四配線814藉此透過該同一層(未示於圖14C中)被電連接。
如圖14C所示，與該電晶體804的閘極電極同一層的部分(如電晶體800及電晶體802的背閘極般地作用的部分)與如該電晶體800及電晶體802的半導體層中的通道形成區般地作用的至少一些部分重疊。該如電晶體800及電晶體802的背閘極般地作用的部分及電晶體800及電晶 體802的半導體層被設置成使得一設置在該電晶體804上的絕緣層被夾在它們之間。因為該電晶體804的半導體層的厚度的關係，所以此絕緣層是已被設置在該電晶體804上且在該平坦化處理之後仍留著的該絕緣層的一部分。如上文所述，在上部中的該電晶體與該背閘極設置有在平坦化處理後仍被留著且被插置在它們之間的該絕緣層，且該背閘極是由與在下部中的電晶體的閘極電極同一層的一部分所形成的，這是本發明的一個實施例的該記憶體元件的特徵之一。以此方式，在上部中的該電晶體的背閘極是由與在下部中的該電晶體的閘極電極同一層的一部分形成的，藉此，在上部中的該電晶體的背閘極可在不增加製造步驟數之下被設置。
(實施例9)
在此實施例中，將描述本發明的一個實施例的電子裝置。在此實施例的電子裝置中，安裝了描述於實施例1至實施例8中的元件的至少一個元件。本發明的電子裝置的例子包括電腦、行動電話(亦被稱為手機或行動電話裝置)、可攜式資訊終端機(包括可攜式遊戲機、音訊再生裝置、及類此者)、數位相機、數位攝影機、電子紙、及電視裝置(亦被稱為電視或電視接收機)。
圖15A例示一膝上型電腦，其包括外殼901、外殼902、顯示部分903、鍵盤904及類此者。描述於實施例1至實施例8的任一者中的元件被設置在外殼901及外殼 902中。描述於實施例1至實施例8的任一者中的記憶體被安裝在例示於圖15A中的膝上型電腦上，藉此減少該元件所消耗的電力及所佔的面積。
圖15B例示一種個人數位助理(PDA)，其主體911內設置有顯示部分913、外部界面915、操作按鈕914、及類此者。又，一用來操作該可攜式資訊終端機或類此者的尖筆(stylus)912被提供。描述於實施例1至實施例8的任一者中的元件被設置在該主體911內。該描述於實施例1至實施例8的任一者中的記憶體被安裝在圖15B所示的PDA上，藉以減少該元件所消耗的電力及所佔的面積。
圖15C例示一種安裝電子紙的電子書閱讀器920。電子書閱讀器920具有外殼921及外殼923兩個外殼。外殼921及外殼923分別設置有顯示部分925及顯示部分927。外殼921及外殼923藉由鉸鏈937相連接並以鉸鏈937為軸來打開與關閉。又，外殼921設有一電源開關931、操作鍵933、揚聲器935、及類此者。外殼921及外殼923中的至少一者設有描述於實施例1至實施例8的任一者中的元件。該描述於實施例1至實施例8的任一者中的記憶體被安裝在示於圖15C中的電子書閱讀器上，藉以減少該元件所消耗的電力及所佔的面積。
圖15D例示一種包括外殼940及外殼941兩個外殼的行動電話。又，外殼940及外殼941可藉由滑移而處在如圖15D所示之被打開的狀態，使得一個外殼部分疊置在另 一外殼上；因此，該行動電話的尺寸可被縮小，這讓該行動電話更適合攜帶。該外殼941設有顯示面板942、揚聲器943、麥克風944、操作鍵945、指向裝置946、相機鏡頭947、外部連接端子948、及類此者。外殼940設有太陽能電池949其可對該行動電話充電、一外部記憶體插槽950及類此者。應指出的是，一天線被包含在該外殼941中。外殼940及外殼941中的至少一者設有描述於實施例1至實施例8的任一者中的元件。該描述於實施例1至實施例8的任一者中的記憶體被安裝在示於圖15D中的行動電話上，藉以減少該元件所消耗的電力及所佔的面積。
圖15E例示一種數位相機其包括一主體961、一顯示部分967、一目鏡組963、一操作開關964、一顯示部分965、一電池組966、及類此者。描述於實施例1至實施例8的任一者中的記憶體被設置在該主體961內。該描述於實施例1至實施例8的任一者中的記憶體被安裝在示於圖15E中的數位相機上，藉以減少該元件所消耗的電力及所佔的面積。
圖15F為一電視裝置970其包括一外殼971、一顯示部分973、一底座975、及類此者。該電視裝置970可用該外殼971的一操作開關或一分離的遙控器980來操作。外殼971與該遙控器980設有描述於實施例1至實施例8的任一者中的記憶體。該描述於實施例1至實施例8的任一者中的記憶體被安裝在示於圖15F中的電視裝置上，藉以減少該元件所消耗的電力及所佔的面積。
本申請案係根據2010年2月19日向日本專利局提申的日本專利申請案第2010-035435號，該申請案的全部內容藉此參照被併於本文中。
100‧‧‧電晶體
102‧‧‧電晶體
104‧‧‧電容器
116‧‧‧基材

Claims (24)

  1. 一種包含一電路的半導體裝置，該電路包含：一第一電晶體，其包含一第一半導體層及一第一閘極電極；一在該第一電晶體的至少一部分上的絕緣層；及一第二電晶體，其包含一背閘極電極、一在該背閘極電極上的第二半導體層及一在該第二半導體層上的第二閘極電極，其中該第一電晶體被電連接至該第二電晶體，其中該背閘極電極被建構來控制該第二電晶體的低界電壓，其中該第二半導體層包括氧化物半導體層，及其中該第一半導體層包括一矽層。
  2. 如申請專利範圍第1項的半導體裝置，其中該第一電晶體被一SOI基材支撐。
  3. 如申請專利範圍第1項的半導體裝置，其中該第一電晶體被一矽基材支撐。
  4. 如申請專利範圍第1項的半導體裝置，其中該絕緣層具有一平坦的上表面。
  5. 如申請專利範圍第1項的半導體裝置，其中該第一閘極電極的頂面沒有被該絕緣層覆蓋。
  6. 如申請專利範圍第1項的半導體裝置，其中一介於該第二背閘極電極與該第二半導體層的一通道形成區之間的距離等於該第一半導體層的厚度。
  7. 如申請專利範圍第1項的半導體裝置，其中該電路是一記憶體元件。
  8. 如申請專利範圍第1項的半導體裝置，其中該電路是一反向元件。
  9. 一種包含一電路的半導體裝置，該電路包含：一第一電晶體，其包含一第一半導體層及一第一閘極電極；一在該第一電晶體的至少一部分上的絕緣層；及一第二電晶體，其包含一背閘極電極、一在該背閘極電極上的第二半導體層及一在該第二半導體層上的第二閘極電極，其中該背閘極電極被建構來控制該第二電晶體的低界電壓，其中該絕緣層被插置在該第二半導體層和該背閘極電極之間，其中該第二半導體層包括氧化物半導體層，其中該背閘極電極是由與該第一閘極電極同一層形成，及其中該第一半導體層包括一矽層。
  10. 如申請專利範圍第9項的半導體裝置，其中該第一電晶體被一SOI基材支撐。
  11. 如申請專利範圍第9項的半導體裝置，其中該第一電晶體被一矽基材支撐。
  12. 如申請專利範圍第9項的半導體裝置， 其中該絕緣層具有一平坦的上表面。
  13. 如申請專利範圍第9項的半導體裝置，其中該第一閘極電極的頂面沒有被該絕緣層覆蓋。
  14. 如申請專利範圍第9項的半導體裝置，其中一介於該背閘極電極與該第二半導體層的一通道形成區之間的距離等於該第一半導體層的厚度。
  15. 如申請專利範圍第9項的半導體裝置，其中該電路是一記憶體元件。
  16. 如申請專利範圍第9項的半導體裝置，其中該電路是一反向元件。
  17. 一種包含一電路的半導體裝置，該電路包含：一第一電晶體，其包含一第一半導體層、一第一閘極電極及一第一背閘極電極；一在該第一電晶體的至少一部分上的絕緣層；及一第二電晶體，其包含一第二背閘極電極、一在該第二背閘極電極上的第二半導體層及一在該第二半導體層上的第二閘極電極，其中該第二背閘極電極被建構來控制該第二電晶體的低界電壓，其中該絕緣層被插置在該第二半導體層和該第二背閘極電極之間，其中該第二半導體層包括氧化物半導體層，其中該第二背閘極電極是由與該第一閘極電極同一層形成，及 其中該第一半導體層包括一矽層。
  18. 如申請專利範圍第17項的半導體裝置，其中該第一電晶體被一SOI基材支撐。
  19. 如申請專利範圍第17項的半導體裝置，其中該第一電晶體被一矽基材支撐。
  20. 如申請專利範圍第17項的半導體裝置，其中該絕緣層具有一平坦的上表面。
  21. 如申請專利範圍第17項的半導體裝置，其中該第一閘極電極的頂面沒有被該絕緣層覆蓋。
  22. 如申請專利範圍第17項的半導體裝置，其中一介於該第二背閘極電極與該第二半導體層的一通道形成區之間的距離等於該第一半導體層的厚度。
  23. 如申請專利範圍第17項的半導體裝置，其中該電路是一記憶體元件。
  24. 如申請專利範圍第17項的半導體裝置，其中該電路是一反向元件。
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