TW201023350A - Non-volatile semiconductor storage device - Google Patents

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Takashi Maeda
Yoshihisa Iwata
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Toshiba Kk
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Description

201023350 六、發明說明： 【發明所屬之技術領域】 本發明係關於電可重寫非揮發性半導體儲存裝置。 本申請案係基於並主張2008年11月14曰申請之先前曰本 專利申請案第2008-291779號之優先權的權利，該案之全 部内谷以引用之方式併入本文中。 【先前技術】 通常’藉由裝置在矽基板上之二維平面中的整合而形成 LSI。雖然必須減小（改進）每一裝置之尺寸以增加記憶體儲 存容量，但近年來在此改進上正面臨成本及技術方面的挑 戰。此改進要求光微影技術之進一步改良。然而，舉例而 s ’在當刖可用ArF浸潰式微影技術中，已達到大約4〇 nm 知"十規則之解析限度且因此必須引入Ευν曝光裝置以用於 進一步改進。然而，EUV曝光裝置在成本方面昂貴且不可 订。此外，若實現了此改進，則假定··若驅動電壓不可按 比例調整，則將達到（諸如）裝置之間的崩潰電壓中之實體 • 改良限制。亦即，可能在裝置操作自身中遭遇到困難。 >因此’最近已提出大量半導體儲存裝置，其中記憶體單 疋以二維方式配置以達成記憶體裝置之改良型整合（參 見·專利文獻1 :曰本專利（特許公開）第2〇〇7·266ΐ43號； 專利文獻2:美國專利第5599724號；及專利文獻3:美國 專利第5707885號）。 記憶體單元以三維方式配置之習知半導體儲存裝置中之 一者使用具有圓筒型結構的電晶體（參見專利文獻⑴）。 143595.doc 201023350 使用具有圓筒型結構之電晶體的彼等半導體餘存裝置且備 對應於閘電極之多個層疊式導電層及柱狀圓柱形半導體。 該等圓柱形半導體中之每一者用作該等電晶體中之每一者 =道(本體)部分。在該等圓柱形半導體周圍提供可積聚 ::之記憶體開極絕緣層。包括層叠式導電層、圓柱形半 :體及記憶體閉極絕緣層之此種組態被㈣「記憶體 肀」0 關於具有上文提及之記憶趙串的半導體儲存裝置，存在 對以較精確方式自選定記憶體串讀取資料的需要。 【發明内容】 本發明之m樣提供—種轉發性半導體料裳置， 其包含·複數個記憶體串’每一記憶體串具有串聯連接之 :數個電可重寫記憶體單元；及複數個第一選擇電晶體， 其經連接至該等各別記憶體串之一端’該等記憶體串中之 每-者包含··一第一半導體層，其包括—在一垂直於—基 板之方向上延伸之圓柱形部分；一第一電荷儲存層，其瘦 形成以包圍該圓柱形部分之—側表面；及—第_導電層 其經形成以包圍該圓柱形部分之一側表面及該第_電行儲 存層，該第-導電層充當該等記憶體單元之—各別者的一 控制電極，該等第—選擇電晶體中之每—者包含：一第二 半導體層，其自該圓柱形部分之一頂部表面向上延伸；— 第-電荷儲存層’其經形成以包圍該第二半導體層之—側 表面’及一第二導電層，其經形成以包圍該第二半導體層 之側表面以及該第二電荷儲存層，該第二導電層充當該 143595.doc ^ 6 - 201023350 等第一選擇電晶體之一各別者的一控制電極，該非揮發性 半導體儲存裝置進-步包含—㈣電路，該控制電路㈣ 態以在自該等記憶❹中的—敎者讀取資料之前使電行 積聚於經連接至該等記憶體串中之一未選定者的一 選擇電晶體中之一者的該第二電荷儲存層中。 本發明之另-態樣提供—種非揮發性半導體料裝置， 其包含：複數個記憶體串’每一記憶體串具有串聯連接之 複數個電可重寫記憶體單元；及複數個第—選擇電晶體， 其經連接至該等各別記憶體串之__端，該等記憶體串曰中之 每一者包含：一第一半導體層，彡包括一在—垂直於一基 板之方向上延伸之圓柱形部分；—第—電荷餘存層，其經 形成以包圍該圓柱形部分之一側表面；及—第一導電層， 其經形成以包圍該圓柱形部分之一側表面以及該第一電荷 儲存層，該第一導電層充當該等記憶體單元之一各別者的 一控制電極，該等第一選擇電晶體中之每一者包含：一第 二半導體層，“該圓柱形部分之一底部表面向下延伸； 一第二電荷儲存層，其經形成以包圍該第二半導體層之一 侧表面；及-第二導電層’其經形成以包圍該第二半導體 層之一侧表面以及該第二電荷儲存層，該第二導電層充當 該等第-選擇電晶趙之-各別者的—控制電極，該非揮發 性半導體儲存裝置進-步包含—控制電路，該控制電路經 組態以在自料記憶體串中的一選定者讀取資料之前使電 荷積聚於經連接至該等記憶體串中之一未選定者的該等第 一選擇電晶體中之一者的該第二電荷儲存層中。 143595.doc 201023350 【實施方式】 現將在下文中參看隨附圖式來描述根據本發明之非揮發 性半導體儲存裝置之實施例。 [第一實施例] (第一實施例中之非揮發性半導體儲存裝置100之組態） 首先參看圖1，將在下文中描述根據第一實施例之非揮 發性半導體儲存裝置100之組態。圖1為根據本發明之第一 實施例的非揮發性半導體儲存裝置i 00之方塊圖。 如圖1中所說明’第一實施例之非揮發性半導體儲存裝 置100包含：一記憶體單元陣列U ;列解碼器12及13 ; 一 感應放大器14; 一行解碼器15;及一控制信號產生單元 (高電壓產生單元）16。 該s己憶體單元陣列11具有用於電儲存資料之記憶體電晶 體MTr。列解碼器12及13解碼經擷取之區塊位址信號及閘 位址信號。列解碼器12及13亦控制記憶體單元陣列丨丨。感 應放大器14自記憶體單元陣列！丨讀取資料。行解碼器15解 碼行位址信號並控制感應放大器14。控制信號產生單元16 使參考電壓增壓以產生纟寫入及抹_乍時所需之高電 壓。此外，控制信號產生單元16產生—控制信號以控制列 解碼器12及13、感應放大器14及行解碼器15。 現參看圖2至圖4,將在下文中描述記憶體單元陣列u 層疊結構及電路組態。圖2為記憶體單元陣列丨丨之示意 透視圖。圖3為圖2之放大®。圖4為圖3之橫截面圖。 中，列方向表示與層疊方向正交之方向，且行方向表示 143595.doc 201023350 層疊方向及列方向正交之另一方向。注意，提供於佈線之 間的層間絕緣層自圖3省略。 如圖2中所說明’記憶體單元陣列丨丨具有複數個記憶禮 區塊MB。該等記憶體區塊]VIB在行方向上配置於半導體基 板Ba(未說明）上。換言之’一個記憶體區塊mb針對該半 導體基板Ba上之每一特定區域而形成。 如圖2中所說明，每一記憶體區塊mb包含複數個記憶體 串MS、源極侧選擇電晶體sSTr及汲極側選擇電晶體 ® SDTr。每一記憶體串MS包括串聯連接之記憶體電晶體 MTrl至MTr4。每一汲極側選擇電晶體sDTr連接至各別記 憶體串MS之一端（記憶體電晶體MTr4)。每一源極側選擇 電Ba體SSTr連接至各別記憶體串MS之另一端（記憶體電晶 體MTrl)。舉例而言，每一記憶體區塊!^^具有提供於其中 之多列及四行§己憶體串MS。注意，每一記憶體串ms可包 括四個或四個以上記憶體電晶體。此外，可在每一記憶體 區塊中提供四個或四個以上行之記憶體串MS。 如圖2中所說明’在每一記憶體區塊mb中，以矩陣形式 配置之a己憶體電晶體MTrl之控制閘極共同連接至字線 WL1。類似地，記憶體電晶體MTr2之控制閘極共同連接至 字線WL2。記憶體電晶體MTr3之控制閘極共同連接至字線 WL3。記憶體電晶體MTr4之控制閘極共同連接至字線 WL4。字線WL1至WL4係由獨立信號控制。 如圖2中所說明，在每一記憶體區塊ΜΒ*，配置於列方 向上之汲極側選擇電晶體SDTr之控制閘極共同連接至汲極 143595.doc 201023350 側選擇閘極、線SGD。每-沒極側冑擇閘極線SGD經形成以 在列方向上跨越複數個記憶體區塊MB而延伸。提供於行 方向上之複數個汲極側選擇閘極線SGD係由獨立信號控 制。此外，配置於行方向上之汲極侧選擇電晶體SDTr之另 一端共同連接至位元線BL。每一位元線BL經形成以在行 方向上跨越記憶體區塊河8而延伸。提供於列方向上之複 數個位元線BL係由獨立信號控制。 如圖2中所說明，在每一記憶體區塊MB中，配置於列方 向上之源極側選擇電晶體SSTr之控制閘極共同連接至源極 側選擇閘極線SGS。每一源極側選擇閘極線sgs經形成以 在列方向上跨越複數個記憶體區塊MB而延伸。提供於行 方向上之複數個源極側選擇閘極線Sgs係由獨立信號控 制此外，配置於行方向上之源極側選擇電晶體；§§Tr之另 一端共同連接至源極線SL。 如上文所描述的記憶體區塊MB之電路組態藉由圖3及圖 4中所說明之層疊結構而達成。每一記憶體區塊MB具有順 序地疊覆於半導體基板Ba上之一源極侧選擇電晶體層2〇、 5己憶體電晶體層30及一没極侧選擇電晶體層4〇。 該源極側選擇電晶體層20為充當源極侧選擇電晶體SSTr 之層。記憶體電晶體層30為充當記憶體串MS(記憶體電晶 體MTrl至MTr4)之層。該汲極側選擇電晶體層4〇為充當汲 極侧選擇電晶體SDTr之層。 如圖3及圖4中所說明’源極側選擇電晶體層2〇具有順序 地形成於半導體基板Ba上之源極側第一絕緣層21、源極側 143595.doc -10·
I 201023350 . 導電層22及源極側第二絕緣層23。每一源極側導電層22經 .形成以在列方向上延伸。注意，層間絕緣層24經形成於每 一源極側導電層22之側壁上。 源極側第一絕緣層21及源極側第二絕緣層23由（例如）氧 化矽（SiOJ或氮化矽（siN)組成。源極側導電層22由（例如） 多晶矽（p-Si)組成。
I 如圖4中所說明’源極侧選擇電晶體層20亦具有經形成 以穿透源極側第一絕緣層21、源極側導電層22及源極側第 ❿ 二絕緣層23之源極側孔25。源極側孔25以矩陣形式形成於 列及行方向上。 此外，如圖4中所說明，源極側選擇電晶體層20具有順 序地形成於源極側孔25之側壁上的源極側閘極絕緣層26及 源極侧圓柱形半導體層27。源極側閘極絕緣層26以特定厚 度形成於源極側孔25之側壁上❶源極側圓柱形半導體層27 經形成以填充源極側孔25。每一源極側圓柱形半導體層27 以延伸於層疊方向上之圓柱形形狀形成。源極側圓柱形半 導體層27之頂部表面經形成而與下文描述之各別記憶鱧圓 柱形半導體層35之底部表面接觸《源極側圓柱形半導體層 27形成於半導體基板Ba上之擴散層Bal上。該擴散層Bal ' 充當源極線SL。 源極側閘極絕緣層26由（例如）氧化矽（Si02)組成。源極 侧圓柱形半導體層27由（例如）多晶矽（p-Si)組成。 根據源極侧選擇電晶體層20之組態（如上文所提及），源 極侧導電層22充當源極側選擇電晶體SSTr之控制閘極。源 143595.doc -11· 201023350 極側導電層22亦充當源極側選擇閘極線SGS β 如圖3及圖4中所說明’記憶體電晶體層3〇具有順序地昼 覆於源極側選擇電晶體層20上的處於字線之間的第一至第 五絕緣層31a至31e及第一至第四字線導電層323至324。第 一至第四字線導電層32a至32d經形成而以二維方式（以板 狀形式）擴展於列及行方向上。第一至第四字線導電層32a 至32d經分離以用於每一記憶體區塊mb。 處於字線之間的第一至第五絕緣層31&至316由（例如）氧 化矽（si〇2)組成。第一至第四字線導電層32&至32<1由（例 如）多晶石夕（p-Si)組成。 如圖4中所說明，記憶體電晶體層3〇亦具有經形成以穿 透處於字線之間的第一至第五絕緣層31&至316以及第一至 第四字線導電層32a至32d的記憶體孔33。記憶體孔33以矩 陣形式形成於列及行方向上。記憶體孔33形成於匹配源極 側孔25之位置處。 此外，如圖4中所說明，記憶體電晶體層3〇具有順序地 形成於記憶體孔33之側壁上的阻擋絕緣層34a、電荷儲存 層34b、穿隧絕緣層34c及記憶體圓柱形半導體層35。阻擋 絕緣層34a以特定厚度形成於記憶體孔33之側壁上。電荷 儲存層34b以特定厚度形成於阻擋絕緣層34&之側壁上。穿 隨絕緣層34e以特定厚度形成於電荷儲存層34b之側壁上。 &己憶體圓柱形半導體層35經形成以填充記憶體孔33。每一 記憶趙圓柱形半導體層35以延伸於層疊方向上之圓柱形形 狀形成。記憶體圓柱形半導體層35之底部表面經形成而與 143595.doc 12 201023350 各別源極側圓柱形半導體層27之頂部表面接觸。此外，記 憶禮圓柱形半導體層35之頂部表面經形成而與下文描述之 各別没極側圓柱形半導體層47之底部表面接觸。 阻擔絕緣層34a及穿随絕緣層34c由（例如）氧化碎（§丨〇2) 組成。電荷儲存層34b由（例如）氮化矽（SiN)組成。記憶體 圓柱形半導體層35由（例如）多晶石夕（p-Si)組成。 在如上文所提及之記憶體電晶體層30之組態中，第一至 第四字線導電層32&至32(1充當記憶體電晶體1^1'1'1至1^1>4 之控制閘極。第一至第四字線導電層32a至32d亦充當字線 WL1至WL4之部分。 如圖3及圖4中所說明’汲極側選擇電晶體層4〇具有順序 地疊覆於記憶體電晶體層30上之没極側第一絕緣層41、汲 極側導電層42及波極側第二絕緣層43。沒極側導電層42形 成於§己憶體圓柱形半導趙層35形成之處的直接上方。汲極 側導電層42經形成以在列方向上延伸。注意，層間絕緣層 44形成於汲極側導電層42之側壁上。 汲極侧第一絕緣層41及汲極側第二絕緣層43由（例如）氧 化矽（SiOJ或氮化矽（SiN)組成。汲極側導電層42由（例如） 多晶石夕（p-Si)組成。 如圖4中所說明，汲極側選擇電晶體層4〇亦具有經形成 以穿透沒極側第一絕緣層41、汲極侧導電層42及沒極側第 二絕緣層43之沒極側孔45。汲極側孔45以矩陣形式形成於 列及行方向上。汲極側孔45形成於匹配記憶體孔33之位置 處。 143595.doc •13· 201023350 此外，如圖4中所說明，汲極側選擇電晶體層40具有順 序地形成於汲極側孔45之側壁上的阻擋絕緣層46a、電荷 儲存層46b、穿隧絕緣層46c及汲極側圓柱形半導體層47。 阻擋絕緣層46a以特定厚度形成於汲極側孔45之側壁上。 電荷儲存層46b以特定厚度形成於阻擋絕緣層46a之側壁 上。穿隧絕緣層46c以特定厚度形成於電荷儲存層46b之侧 壁上。汲極側圓柱形半導體層47經形成以填充汲極側孔 45。每一汲極側圓柱形半導體層47以延伸於層疊方向上之 圓柱形形狀形成。汲極侧圓柱形半導體層47之底部表面經 形成而與記憶體圓柱形半導禮層35之頂部表面接觸。位元 線層51形成於汲極側圓柱形半導體層47之頂部表面上。位 元線層5 1經形成而以列方向上之特定間距延伸於行方向 上。位元線層51充當位元線BL。 阻播絕緣層46a及穿随絕緣層46c由（例如）氧化發（si〇2) 組成。電荷儲存層46b由（例如）氮化石夕（SiN)組成。没極側 圓柱形半導體層47由（例如）多晶矽（p-Si)組成。 在汲極側選擇電晶體層40之組態（如上文所提及）中，没 極側導電層42充當汲極側選擇電晶體SDTr之控制閘極。没 極側導電層42亦充當汲極側選擇閘極線SGD之部分。 現參看圈5，將在下文中描述列解碼器12及13之電路組 態。圖5為非揮發性半導體儲存裝置1〇〇之電路圖。 如圖5中所說明’列解碼器12針對每一記憶體區塊MB而 具有一 NAND電路121、一 NOT電路122及一電壓轉換電路 123 〇 143595.doc •14· 201023350 每一 NAND電路121自控制信號產生單元16接收一位址信 號Address ’並將其輸出至not電路122。NOT電路122自 NAND電路121接收該信號，並將其輸出至電壓轉換電路 123。電壓轉換電路123轉換自NOT電路122接收之信號的 電壓，且接著將所轉換之信號輸出至下文所描述之第一轉 移電晶體124a之控制閘極。 如圖5中所說明，列解碼器〗2亦針對記憶體串MS而具有 經連接至相同汲極側選擇閘極線SGD的一對第一及第二轉 移電晶體124a及124b。 第一轉移電晶體124a之一端自控制信號產生單元16接收 L號SgSGD。信號SgSGD為用於驅動一特定汲極側選擇閘 極線SGD之信號。每一第一轉移電晶體12牦之另一端連接 至及極側選擇閘極線SGD。每一第一轉移電晶體12 4a之控 制閘極自電壓轉換電路123接收信號。 每一第一轉移電晶體124b之一端自控制信號產生單元μ 接收 號SgsGDOFF。信號SgsGDOFF為用於停用一没極側選 擇閘極線SGD之信號。每一第二轉移電晶體12朴之另一端 連接至汲極側選擇閘極線SGD。每一第二轉移電晶體124b 之控制閘極自NAND電路121接收信號。 如圖5中所說明’列解碼器12亦針對每—記憶體區塊MB 而具有第三及第四轉移電晶體124c及124d。 第三及第四轉移電晶體124c及124d之一端分別自控制信 號產生單元16接收信號SgWL3及SgWL4。信號SgWL3及SgWL4 為用於驅動字線WL3及WL4之信號。第三及第四轉移電晶 H3595.doc •15- 201023350 體124c及124d之另一端連接至字線wl3及WL4。第三及第 四轉移電晶體124c及124d之控制閘極自電壓轉換電路123 接收信號》 如圖5中所說明，列解碼器13針對每一記憶體區塊mb而 具有一 NAND電路131、一 NOT電路132及一電壓轉換電路 133。 每一 NAND電路131自控制信號產生單元16接收一位址信 號Address並將其輸出至NOT電路132。NOT電路132自 NAND電路131接收信號並將其輸出至電壓轉換電路133。 電壓轉換電路133轉換自NOT電路132接收之信號的電壓， 且接者將所轉換之信號輸出至下文所描述之第一轉移電晶 體134a之控制閘極。 如圖5中所說明，列解碼器13亦針對記憶體串1^8而具有 經連接至相同源極侧選擇閘極線SGS的一對第一及第二轉 移電晶體134a及134b。 第一轉移電晶體134a之一端自控制信號產生單元16接收 诌號SgSGS。信號SgSGS為用於驅動一特定源極侧選擇閘 極線SGS之信號。每一第一轉移電晶體134a之另一端連接 至源極側選擇閘極線S G S。每一第一轉移電晶體丨3 4 a之控 制閘極自電壓轉換電路133接收信號。 每一第二轉移電晶體134b之一端自控制信號產生單元16 接收一信號SgSGS0FF。信號SgSGS0FI^用於停用一源極側選 擇閘極線SGS之信號。每一第二轉移電晶體13仆之另一端 連接至源極側選擇問極線SGS。每一第二轉移電晶體n4b 143595.doc -16- 201023350 之控制閘極自NAND電路13 1接收信號。 如圖5中所說明’列解碼器丨3亦針對每一記憶體區塊mb 而具有第三及第四轉移電晶體134(；及134d。 第二及第四轉移電晶體134C及I34d之一端分別自控制信 號產生單元16接收信號sgwL丨及sgWL2。信號SgWL丨及SgWL2 為用於驅動字線WL1及WL2之信號。第三及第四轉移電晶 體13乜及13切之另一端連接至字線评以及WL2。第三及第 四轉移電晶體134c及134d之控制閘極自電壓轉換電路133 •接收信號。 (第一實施例中之非揮發性半導體儲存裝置1〇〇之操作） 現將在下文中描述第一實施例之非揮發性半導體儲存裝 置100之操作。首先參看圖6至圖8，將在下文中描述第一 實施例之非揮發性半導體儲存裝置100之寫入、讀取及抹 除操作。圖6至圖8中所說明之操作係藉由控制信號產生單 元16執行。圖6為說明根據第一實施例之非揮發性半導體 φ 儲存裝置100之寫入操作的時序圖；圖7為說明其讀取操作 之時序圖，及圖8為說明其抹除操作之時序圖。 在此情形下，假定對一個特定記憶體區塊ΜΒ執行寫 入、瀆取及抹除操作。字線WL1至WL4係由「字線」 表不。字線WL1至WL4中之經選擇以用於寫入、讀取或抹 除操作之一者係由「選定字線WL (sel)」表示。另一方 面，子線WL1至WL4中之未經選擇以用於此等操作之—者 係由未選定子線WL (n-sel)」表示。沒極侧選擇閘極線 SGD中之經選擇以用於寫入、讀取或抹除操作之一者係由 143595.doc 201023350 「選定沒極側選擇閘極線SGD (sel)」表示。相對而言，沒 極側選擇閘極線SGD中之未經選擇以用於此等操作之一者 係由「未選定汲極側選擇閘極線SGD (n_s 側選擇閘極線SGS中之經選擇以用於寫人、讀取或抹= 作之一者係由「選定源極側選擇閘極線SGS (sel)」表示。 同時，源極側選擇閘極線SGS中之未經選擇以用於此等操 作之一者係由「未選定源極側選擇閘極線SGS (n_sel)」表 示。 此外，記憶體區塊MB中之經選擇以用於寫入、讀取或 袜除操作之一者係由「選定記憶體區塊MB(sel)」表示。 另一方面，記憶體區塊MB中之未經選擇以用於此等操作 之一者係由「未選定記憶體區塊MB (n_sel)」表示。記憶 體串MS中之經選擇以用於寫入、讀取或抹除操作之一者 係由「選定記憶體串MS (sel)」表示，相對而言，記憶體 串MS中之未經選擇以用於此等操作之一者係由「未選定 記憶體串MS(n-sel)」表示。汲極側選擇電晶髅SDTr中之 經選擇以用於寫入、讀取或抹除操作之一者係由「選定汲 極側選擇電晶髏SDTr(Sel)」表示。同時，汲極侧選擇電晶 體SDTr中之未經選擇以用於此等操作之一者係由「未選定 汲極側選擇電晶體SDTr(n_sel)」表示。源極側選擇電晶體 SSTr中之經選擇以用於寫入、讀取或抹除操作之一者係由 「選定源極側選擇電晶體SSTr(sel)」表示。相對而言，源 極側選擇電晶體SSTr中之未經選擇以用於此等操作之一者 係由「未選定源極側選擇電晶體SSTr(n_sel)」表示。 143595.doc •18· 201023350 在寫入操作中，如圖6中所說明，源極線SL最初經設定 於電壓vdd處，而其他者經設定於接地電壓Vss處。接著， 在於時間ti 1寫入r丨」時’位元線BL經增壓至電壓乂如。 替代地在於時間111寫入「〇」時，位元線bl經維持於接 地電壓VSS處。此外，在時間til處，選定字線WL(sel)及未 選定字線WL(n-sei)經增壓至電壓vd(J。此外，在時間m 處，選定汲極側選擇閘極線SGD(sel)經增壓至電壓Vsg。 電廢福為（例如）約3 V至4 V。電壓Vsg為（例如）約4 v。注 意，未選定汲極侧選擇閘極線SGD(n_sel)及未選定源極側 選擇閘極線SGS(n-sel)經設定於接地電壓Vss。此外，未選 定區塊MB(n-sei)中之字線翟^經設定於浮動狀態中。 隨後，在時間tl2處，選定汲極侧選擇閘極線SGD(se〇經 降壓至電塵Vdd。接著’在時間tl3處，選定字線乳⑽ 及未選定字線WL(n_sel)經降壓至電壓Vpass。隨後，在時 間tl4處，選定字線WL⑼丨）經增壓至電壓^電壓 鲁 Vpass為（例如）1〇v。電壓Vpgm為（例如
接著，在時間U5處，選定字線WL(sel)、未選定字線WL (n-sel)及選定汲極側選擇閘極線SGD(sei)經降壓至接地電 壓 Vss。 經由此操作，電荷經積聚於選定記憶體串MS(sel)中之 β己憶體電晶體MTr之經連接至選定字線WL(sel)的控制閘極 中。因此，資料經寫入至記憶體電晶體MTr中。 在讀取操作中，如圖7中所說明，位元線BL·、源極線SL 及選定字線WL(sel)、未選定字線WL(n_sel)、選定汲極側 143595.doc -19· 201023350 選擇開極線SGD(sel)及敎源極側選擇問極線⑽⑽最 初經設定於接地電磨Vss處。注意，未選定沒極侧選擇開 極線SGD(n-sel)及未選定源極侧選擇閘極線SGs(n s叫經設 定於接地電壓Vss處。未選定記憶體區塊MB(n_sel)中之每 一字線WL經設定於浮動狀態中。 接著，在時間t21處，位元線6]^經增壓至電壓Vpre ^電 壓Vpre為（例如）約1 v。此外，在時間t2l處未選定字線 WL(n-sel)經増壓至電壓Vread。電壓乂代“為（例如）約4 v。 此外，在時間t21處，選定汲極側選擇閘極線SGD(sel)經增 麼至電壓Vsg。接著，在時間t22處，選线極側選擇開極 線SGS(sel)經增壓至電壓vSg。 隨後，在時間t23處，未選定字線WL(n_sel)、選定汲極 側選擇閘極線SGD(sel)及選定源極側選擇閘極線SGS(sel) 經降壓至接地電壓Vss。 經由此操作，偵測到自位元線BL經由選定記憶體串ms (sel)而流動至源極線SL中（自記憶體串河8之一端至其另一 端）之此電流。接著，經由所偵測電流之量值（大或小）之比 較而讀取資料。 在抹除操作中，如圖8中所說明，源極線SL、字線WL、
選定汲極側選擇閘極線SGD(sel)及選定源極側選擇閘極線 SGS(sel)經最初設定於接地電壓Vss。注意，位元線bl經 設定於浮動狀態中。此外，未選定汲極側選擇閘極線Sgd (n-sel)及未選定源極側選擇閘極線sGS(n_sel)經設定於浮 動狀態中。此外’未選定區塊MB(n-sel)甲之每一字線WL 143595.doc •20- 201023350 經設定於浮動狀態中。 接著，在時間t3 1處’源極線SL經增壓至電壓Vera。隨 後，在時間t32處’選定汲極側選擇閘極線sGD(sel)及選定 源極侧選擇閘極線SGS(sel)經增壓至電壓verasg。電壓 Vera為約20V。電壓Verasg為約15V。 接著，在時間t33處，源極線SL經降壓至接地電壓vss〇 隨後，在時間t34處，選定汲極側選擇閘極線SGD(sel)及選 定源極侧選擇閘極線SGS (sel)經降壓至接地電壓vss。 參 經由此操作，在源極侧選擇電晶體SSTr之閘極附近產生 GIDL(閘極誘導汲極洩漏）電流，且所產生孔流動至記憶體 圓柱形半導體層35中。因此，源極線8£之電位經轉移至記 憶體圓柱形半導體層35。另一方面，電子向半導體基板^ 流動。因此，歸因於記憶體圓柱形半導體層35與第一至第 四子線導電層32a至32d(例如，經設定於〇 v)之間的電位 差電子自包括於記憶體電晶體MTrl至MTr4中之電荷儲 籲存層34b榻取出。亦即，抹除操作已執行。 =參看圖9’將在下文中描述待於上文所提及讀取操作 ^ 及之後執仃的操作。圖9中所說明之操作係藉由控制 信遽產生單元16執行。圖9為說明待於第-實施例之非揮 發性半導體健存裝置1〇〇的讀取操作之前及之後執行 作之流程圖。 ' 如圖9中所說明，首奂
育先對經連接至未選定記憶體串MS (n sel)之未選定沒極側選握番曰抽 選擇電日曰體SDTr(n-sel)執行預程式 (預寫入）（步驟Sl〇1)。 }預程式化係藉由在汲極側選擇電 143595.doc 201023350 晶體層40之電荷儲存層46b中積聚電荷而執行。此預程式 化增加没極側選擇電晶體SDTr之臨限電壓。 接著’自選定記憶體串MS(sel)中之記憶體電晶體MTrl 至MTr4讀取資料（步驟sl〇2)。 隨後，抹除經連接至未選定記憶體串MS(n-sel)之未選定 没極側選擇電晶體SDTr(n-sel)的預程式化（步驟si〇3)。預 程式化抹除係藉由自汲極侧選擇電晶體層40之電荷儲存層 46b排放電荷而執行。此預程式化抹除降低汲極侧選擇電 晶體SDTr之臨限電壓。 對經連接至未選定記憶體區塊MB(n-sel)中之未選定記 憶體串MS(n-sel)的未選定汲極側選擇電晶體sDTr(n_sel)執 行上文所提及之預程式化（步驟81〇1處），如圖1〇之「情形 ij中所說明。亦對經連接至選定記憶體區塊MB(sel)中之 未選定記憶體串MS(n_sel)的未選定汲極侧選擇電晶體 SDTr(n-sel)執行預程式化。 替代地，如圖11之「情形2」中所說明，僅對經連接至 選定記憶體區塊MB(sel)中之未選定記憶體串MS(n_sel)的 未選定汲極側選擇電晶體SDTr(n_sel)執行上文所提及之預 程式化（步驟S101處）。 此外，如圖12之「情形3」中所說明，僅對未選定記憶 體區塊MB(n-sel)中之未選定汲極側選擇電晶體SDTr(n_sei) 執行上文所提及之預程式化（步驟81〇1處）。 現參看圖13’將在下文中描述預程式化操作（步驟 S101)。圖13中所說明之操作係藉由控制信號產生單元16 143595.doc •22· 201023350 執行。圖13為說明預程式化操作之時序圖。 在此If形下’經受預程式化操作之沒極側選擇間極線 中之I在下文中由「目標汲極側選擇閘極線SGD (tar)」表不。未經嗳預程式化操作之汲極侧選擇閘極線 湖中之—者由「非目標㈣側選擇閘極線SGD(n-tar)」 表示此外，經受預程式化操作之源極侧選擇問極線 中之一者由「目標源極側選擇閘極線SGS(ta〇」表示。未 經受預程式化操作之源極侧選擇閘極線sgs中之一者由 「非目標源極側選擇閘極線SGS(n_tar)」表示。 在將資料寫入至汲極側選擇電晶體8〇1>之過程中，不同 於字線WL1至WL4，不可選擇性地將資料寫入至經連接至 選定汲極侧選擇間極線SGD(sel)之複數個汲極側選擇電晶 體SDTr。因此，將「〇」資料共同寫入至波極側選擇電晶 體SDTr中之全部。因此，位元線31中之全部經設定於接 地電壓Vss。 如圖13中所說明，位元線BL、源極線SL、字線WL、目 標汲極侧選擇閘極線SGD(tar)、非目標汲極侧選擇閘極線 SGD(n-tar)及源極侧選擇閘極線SGS最初經設定於接地電 壓Vss處。接著，在時間t41處，目標沒極侧選擇閘極線 SGD(tar)經增壓至電壓Vdd。接著，在時間t42處，目標汲 極侧選擇閘極線SGD(tar)經增壓至電壓Vpass。隨後，在時 間t43處’目標汲極侧選擇閘極線sGD(tar)經增壓至電壓 Vpgm。在此之後，在時間t44處，目標汲極側選擇閘極線 SGD(tar)經降壓至接地電壓Vss。同時，對上文所提及之 143595.doc -23- 201023350 操作進行如下重新陳述：目標汲極側選擇閘極線sGD(tar) 以階梯狀方式增壓。 經由此操作，歸因於汲極側圓柱形半導體層47與汲極侧 導電層42之間的電位差，電荷經積聚於電荷儲存層々a 中。亦即’預程式化已執行。 現參看圖14，將在下文中描述預程式化抹除操作（步驟 S103)。圖14中所說明之操作係藉由控制信號產生單元w 執行。圖14為說明預程式化抹除操作之時序圖。 如圖14中所說明，源極線SL、目標源極側選擇閘極線 SGS(tar)、目標汲極側選擇閘極線犯以…）及非目標汲極 側選擇閘極線SGD(n-tar)最初經設定於接地電廢 默經設定於浮動狀態中。未選定區塊MB(n_sel)中^線 子線WL及非目標源極側選擇閘極線SGS(n_tar)經設定於浮 動狀態中。 首先，在時間t51，源極線SL經增壓至電壓。接 著，在時間t52，目標源極側選擇閘極線SGS(Ur)、目標汲 極側選擇閘極線SGD(tar)及非目標及極側選擇閘極線_ (n-tar)經增壓至電壓Verasg。 隨後，在時間t53,目標汲極側選擇閘極線S(}D(tar)經降 壓至接地電壓Vss。接著，在時間t54，源極線乩、目標源 極侧選擇間極線SGS(tar)及非目標&極侧選擇閉極線SGD (n-tar)經降壓至接地電壓Vss。 經由此操作，在源極側選擇電晶體881>之閘極附近產生 GIDL(閘極料錄㈣）電流，且所產生孔經由記憶體圓 143595.doc •24· 201023350 柱开？半導體層35流動至沒極側圓柱形半導體層47中。因 此’源極線SL之電位經轉移至汲極側圓柱形半導體層47。 另一方面，電子向半導體基板Ba流動。因此，汲極側圓柱 形半導體層47由GIDL電流增壓。接著，歸因於汲極側圓 柱形半導體層47與汲極側選擇閘極線sgd(例如，經設定 於〇 V)之間的電位差，電子得以在包括於汲極側選擇電晶 體SDTr中之電荷儲存層46b中刪除。亦即，預程式化抹除 操作已執行。 (第一實施例中之非揮發性半導體儲存裝置1〇〇之優勢） 現將在下文中描述第一實施例之非揮發性半導體儲存裝 置100之優勢。如自上文之層疊結構可見，根據第一實施 例之非揮發性半導體儲存裝置i 00可達成高整合。 此外，如上文非揮發性半導體儲存裝置1〇〇之製程中所 福述對應於各別s己憶體電晶趙MTr、源極側選擇電晶體 SSTr及汲極側選擇電晶體SDTr之每一層可用特定數目之微 影步驟製造而與層疊式層的數目無關。亦即，可以較低成 本製造非揮發性半導髏儲存裝置丨〇〇。 此外，非揮發性半導體儲存裝置丨〇〇經組態以能夠控制 汲極側選擇電晶體SDTr之臨限電壓，因此，在讀取資料之 前，非揮發性半導體儲存裝置100可針對經連接至未選定 記憶體串MS(n-sel)之未選定汲極側選擇電晶體 而將臨限電壓控制成高值。因此，當讀取資料時，非揮發 性半導體儲存裝置1〇〇可抑止原本將經由未選定記憶體串 MS(n-Sel)自位元線BL流動至源極線SL之洩漏電流。亦 143595.doc -25- 201023350 即，非揮發性半導體儲存裝置100允許較正確之讀取操 作。 ’、 [第二實施例] (第二實施例中之非揮發性半導體儲存裝置之組態） 現參看圖15，將在下文中描述根據第二實施例之非揮發 性半導體儲存裝置之組態。圖15為根據第二實施例之—個 記憶體區塊MBa之橫截面圖。注意，在第二實施例中，相 同參考數子表示與第一實施例相同之組件且將省略其描 述。 、 根據第二實施例之非揮發性半導體儲存裝置具有與第一 實施例不同之記憶體區塊MBa。 每一記憶體區塊MBa具有不同於第一實施例之一源極側 選擇電晶體層20A及一没極側選擇電晶體層4〇A。 源極側選擇電晶體層20A具有阻擋絕緣層26a、電荷儲存 層26b及穿隧絕緣層26c而非源極側閘極絕緣層26。阻擋絕 緣層26a以特定厚度形成於源極側孔25之側壁上。電荷儲 存層26b以特定厚度形成於阻擋絕緣層26a之側壁上。穿随 絕緣層26c以特定厚度形成於電荷儲存層261)之侧壁上。阻 擋絕緣層26a及穿隧絕緣層26c由（例如）氧化矽（sj〇2)組 成。電荷儲存層26b由（例如）氮化石夕（siN)組成。 汲極側選擇電晶體層40A具有汲極侧閘極絕緣層46而非 阻擋絕緣層46a、電荷儲存層46b及穿隧絕緣層46c。汲極 側閘極絕緣層46以特定厚度形成於汲極側孔45之側壁上。 及極侧閘極絕緣層46由（例如）氧化矽（Si〇2)組成。 143595.doc -26- 201023350 (第二實施例中之非揮發性半導體儲存裝置之操作） 現參看圖16，將在下文中描述根據第二實施例之待於讀 取操作之前及之後執行的操作。圖16中所說明之操作係藉 由控制4號產生單疋i6執行。圖i6為說明根據第二實施例 之待於非揮發性半導體儲存裝置中的讀取操作之前及之後 執行的操作之流程圖。 如圖16中所說明，首先對經連接至未選定記憶體串MS (n-sel)之未選定源極側選擇電晶體SSTr(n_sel)執行預程式 ❹ 化（預寫入步驟S201)。預程式化係藉由在源極側選擇電 晶體層20A之電荷儲存層26b中積聚電荷而執行。此預程式 化增加未選定源極側選擇電晶體SSTr(n_sel)之臨限電壓。 接著’自選定記憶體串MS(sel)中之記憶體電晶體MTrl 至MTr4讀取資料（步驟S202)。 隨後’抹除經連接至未選定記憶體串MS(n-sel)之未選定 源極侧選擇電晶體SSTr(n-sel)的預程式化（步驟S203)。預
程式化抹除係藉由自源極側選擇電晶體層20之電荷儲存層 W 26b排放電荷而執行。此預程式化抹除降低未選定源極側 選擇電晶體SSTr(n-sel)之臨限電壓。 對經連接至未選定記憶體區塊MB(n-sel)中之未選定記 憶體串MS(n-sel)的未選定汲極側選擇電晶體SDTr(n-sel)執 行上文所提及之步驟S201處之預程式化，如圖17之「情形 4」中所說明。亦對經連接至選定記憶體區塊MB(sel)中之 未選定記憶體串MS(n-sel)的未選定汲極側選擇電晶體 SDTr(n-sel)執行預程式化。 143595.doc • 27· 201023350 替代地，如圖18之「情形5」中所說明，僅對經連接至 選定記憶體區塊MB(sel)中之未選定記憶體串MS(n_sel)的 未選定汲極側選擇電晶體SDTr(n-sel)執行上文所提及之步 驟S201處之預程式化。 此外’如圖19之「情形6」中所說明，僅對未選定記憶 體區塊MB(n-sel)中之未選定汲極側選擇電晶體SDTr(n_sel) 執行上文所提及之步驟S201處之預程式化。 現參看圖20，將在下文中描述預程式化操作（步驟 S201)。圖20中所說明之操作係藉由控制信號產生單元16 ❹ 執行。圖20為說明預程式化操作之時序圖。 如圖20中所說明，所有線路最初經設定於接地電壓
Vss。首先，在時間t61，目標源極側選擇閘極線SGS(tar) 經增壓至電壓Vdd。接著，在時間t62，目標源極側選擇閘 極線SGS(tar)經增壓至電壓Vpass。隨後，在時間⑹，目 標源極側選擇閘極線SGS (tar)經增壓至電壓Vpgm。在此 之後，在時間t64，目標源極側選擇閘極線SGS(tar)經降壓 至接地電壓Vss。注意，對上文所提及之操作進行如下重® 新陳述.目標源極側選擇閘極線SGS(tar)以階梯狀方式增 壓。 . 經由此操作，歸因於源極側圓柱形半導體層27與源極側 導電層22之間的電位差，電荷經積聚於電荷儲存層施 中。亦即，預程式化已執行。 現參看圖21 ’將在下t中描述預程式化抹除操作（步驟 )圖21中所說明之操作係藉由控制信號產生單元16 143595.doc •28· 201023350 執行。圖21為說明預程式化抹除操作之時序圖。 如圖21中所說明，源極線SL、目標源極侧選擇閘極線 SGS(tar)、非目標源極側選擇閘極線SGS(n_tar)及目標汲極 側選擇閘極線SGD(tar)最初經設定於接地電壓Vss處。字 線WL經設定於浮動狀態中。非目標汲極側選擇閘極線 SGD(n-tar)經設定於浮動狀態中。
接著，在時間t71，源極線SL經增壓至電壓Vera。隨 後，在時間t72，目標汲極侧選擇閘極線SGD(tar)、非目標 源極側選擇閘極線SGS(n-tar)及目標源極側選擇閘極線 SGS(tar)經增壓至電麼Verasg。 接著，在時間t73，目標源極側選擇閘極線SGS(tar)經降 壓至接地電壓Vss。隨後，在時間t74 ’源極線乩、非目標 源極侧選擇閘極線SGS(n_tar)及目標沒極側選擇間極線 SGD(tar)經降壓至接地電壓Vss。 經由此操作，在源極侧選擇電晶體“心之閘極附近產生 GIDL(閘極誘導汲極洩漏)電流，且所產生孔流動至源極側 圓柱形半導體層27中。因此，源極線乩之電位經轉移至源 =側圓柱形半導體層27。另—方面，電子向半導體基板如 流動。因此，源極側圓柱形半導體層27*gidl電流增 虔。接著，歸因於源極_柱形半導體層27與源極側選擇 閘極線SGS(例如，經設定於〇 v)之間的電位差，電子得以 在包括於源極側選擇電晶體SSTr*之電荷儲存層2此中刪 除。亦即，預程式化抹除操作已執行。 (第二實施例中之非揮發性半導體儲存裝置之優勢） 143595.doc •29· 201023350 現將在下文中描述根據第二實施例之非揮發性半導體儲 存裝置之優勢。如自上文可見，根據第二實施例之非揮發 性半導體儲存裝置經組態以能夠控制源極側選擇電晶體 SSTr之臨限電壓。因此，在讀取資料之前，非揮發性半導 艘儲存裝置可針對經連接至未選定記憶體串MS(n-sel)之未 選定源極側選擇電晶體SSTr(n-sel)將臨限電壓控制成高 值。因此’非揮發性半導體儲存裝置可抑止原本將經由未 選定記憶體串MS(n-sel)自位元線BL流動至源極線SL之沒 漏電流。亦即，如在第一實施例中，根據第二實施例之非 揮發性半導體儲存裝置允許較正確之讀取操作。 [第三實施例] (第二實施例中之非揮發性半導體儲存裝置之組態） 現參看圖22，將在下文中描述根據第三實施例之非揮發 性半導體儲存裝置之組態。圖22為根據第三實施例之一個 記憶體區塊MBb之橫截面圖。注意，在第三實施例中，相 同參考數字表不與第一及第二實施例才目同之組件且將省略 其描述。 如圖22中所說明，第三實施例之非揮發性半導體儲存裝 置具有與第-實施例不同之記憶體區塊。 每°己隐體區塊MBb具有如第一及第二實施例中所描述 之源、極側選擇電晶體層2GA、記憶體電晶體層⑽及沒極側 選擇電晶體層40。 (第一實施例中之非揮發性半導體儲存裝置之操作） 見將在下文中描述第三實施例之非揮發性半導體儲存裝 143595.doc 201023350 置之操作。根據第三實施例之控制信號產生單元丨6執行如 根據第一實施例之圖9中所說明的操作（步驟81〇1至§1〇3) 及根據第二實施例之圖1 6中所說明的操作（步驟S2〇 1至 S203)〇 (第三實施例中之非揮發性半導體儲存裝置之優勢） 將在下文中描述根據第三實施例之非揮發性半導體儲存 裝置之優勢。第二實施例之非揮發性半導體儲存裝置具有 根據第一及第二實施例之特性。因此，第三實施例之非揮 發眭半導體儲存裝置具有與第一及第二實施例相同之優 勢。 [第四實施例] (第四實施例中之非揮發性半導體儲存裝置之組態） 現參看圖23至圖25，將在下文中描述根據第四實施例之 非揮發性半導體儲存裝置之組態。圖23為第四實施例之非 揮發性半導體儲存裴置中之記憶體區塊MBc的電路圖。圖 24為一個記憶體區塊MBc之示意性透視圖。圖25為說明圖 24之部分的放大橫截面圖。注意，在第四實施例中，相同 參考數子表示與第一至第三實施例相同之組件且將省略其 描述。 如圖23中所說明，每一記憶體區塊MBc包含複數個記憶 體串娜、源極側選擇電晶體SSTrb及沒極側選擇電晶體 SDTrb。每一記憶體串Msb包括串聯連接之記憶體電晶體 MTrbl至MTrb8及一背閘極電晶體BTr。每一背閘極電晶體 BTr經連接於記憶體電晶體ΜΤγΜ與記憶體電晶體MTrb5之 143595.doc •31- 201023350 間。每一汲極側選擇電晶體SDTrb連接至記憶體串MSb之 一端（記憶體電晶體MTr8)。每一源極側選擇電晶體SSTrb 連接至記憶體串MSb之另一端（記憶體電晶體MTrbl)。 如圖23中所說明，在每一記憶體區塊MBc中，配置於列 方向上之記憶體電晶體MTrbl之控制閘極共同連接至字線 WLb卜類似地，配置於列方向上之記憶體電晶體MTrb2至 MTrb8之控制閘極共同連接至各別字線WLb2至WLb8。此 外，以矩陣形式配置於列及行方向上之背閘極電晶體BTr 之控制閘極共同連接至背閘極線BG。 如圖23中所說明，在每一記憶體區塊MBc中，配置於行 方向上之各別汲極側選擇電晶體SDTrb之控制閘極共同連 接至汲極側選擇閘極線SGDb。每一汲極側選擇閘極線 SGDb經形成以在列方向上跨越複數個記憶體區塊MBb而 延伸。此外，配置於列方向上之汲極側選擇電晶體SDTrb 之另一端共同連接至位元線BLb。每一位元線BLb經形成 以在行方向上跨越複數個記憶體區塊MBb而延伸。 如圖23中所說明，在每一記憶體區塊MBc中，配置於行 方向上之各別源極側選擇電晶體SSTrb之控制閘極共同連 接至源極側選擇閘極線SGSb。每一源極側選擇閘極線 SGSb經形成以在列方向上跨越複數個記憶體區塊MBc而延 伸。此外，配置於列方向上之源極側選擇電晶體SSTrb之 另一端共同連接至源極線SLb。行方向上之鄰近源極側選 擇電晶體SSTrb經連接至共同源極線SLb。每一源極線SLb 經形成以在列方向上跨越複數個記憶體區塊MBc而延伸。 143595.doc -32· 201023350 如上文所描述的記憶體區塊MBc之電路組態藉由圖24及 圖25中所說明之層叠結構而達成。每—記憶體區塊具 有順序地疊覆於半導體基板Baa上之背閘極電晶體層2〇b、 記憶體電晶體層⑽及選擇電晶體層4〇B。背閘極電晶體 層20B充當背閘極電晶體BTr。記憶體電晶體層充當記 憶體串MSb(記憶體電晶體]^1>1)1至?^丁1>138)。選擇電晶體層 40B充當源極侧選擇電晶體8饤比及汲極側選擇電晶體 SDTrb。 如圖24及圖25中所說明，背閘極電晶體層2〇B具有一背 閘極導電層21B。背閘極導電層21B形成於特定區域上以 使得在列及行方向上擴展。背閘極導電層2丨B經分離以用 於每一記憶體區塊MBc。 每一背閘極導電層218由（例如）多晶矽（p_Si)組成。 如圖25中所說明’背閘極電晶體層2〇B亦具有經形成以 插入至背閘極導電層21B中之背閘極孔22B。每一背閘極 孔22B經形成以在行方向上延伸。背閘極孔22b以矩陣形 式形成於列及行方向上。 此外，如圖25中所說明’背閘極電晶體層2〇B在每一背 閘極孔22B内具有一阻擋絕緣層23Ba、一電荷儲存層 23Bb、一穿隧絕緣層23Bc及一底部半導體層24B。每一阻 擋絕緣層23Ba以特定厚度形成於背閘極孔22B之側壁上。 每一電荷儲存層23Bb以特定厚度形成於阻擋絕緣層23Ba之 侧壁上。每一穿隧絕緣層23Bc以特定厚度形成於電荷儲存 層23Bb之側壁上。每一底部半導體層24B經形成以填充背 143595.doc -33· 201023350 閘極孔22B。每一底部半導體層24B經形成以在行方向上 延伸。 阻擋絕緣層23Ba及穿隧絕緣層23Bc由（例如）氧化石夕 (Si〇2)組成。電荷儲存層23Bb由（例如）氮化矽（SiN)組成。 底部半導體層24B由（例如）多晶矽（p_Si)組成。 在如上文所提及之背閘極電晶體層20B之組態中，每一 背閘極導電層21B充當背閘極電晶體BTr之控制閘極。此 外’每一背閘極導電層21B充當背閘極線BG之一部分。 如圖24及圖25中所說明，記憶體電晶體層30B具有字線 導電層31Ba至31Bh。字線導電層31Ba至31Bh經形成以在 列方向上延伸。字線導電層31Ba至31 Bh經由層間絕緣層 (未說明）而彼此間絕緣並隔離。字線導電層3 1 Ba至3 1 Bh經 分離以用於每一記憶體區塊MBc。字線導電層31Ba及字線 導電層31Bb形成於第一（底部）層上。字線導電層31Be及字 線導電層31Bd形成於第二層上。字線導電層3lBe及字線導 電層3 lBf形成於第三層上。字線導電層31Bg及字線導電層 31Bh形成於第四（頂部）層上。 字線導電層31Ba至31Bh由（例如）多晶矽（p_si)組成。 如圖25中所說明’記憶體電晶體層3〇b亦具有一經形成 以穿透字線導電層31Ba、31Bc、31Be及31Bg之記憶體孔 32Ba以及一經形成以穿透字線導電層3iBb、31Bd、31Bf 及31Bh之記憶體孔32Bb。記憶體孔32Ba及32Bb以矩陣形 式形成於列及行方向上。記憶體孔32Ba及32Bb經形成以匹 配各別背閘極孔22B在行方向上之相對端。 143595.doc •34- 201023350 此外’如圖25中所說明，記憶體電晶體層3〇b在各別記 憶體孔32Ba及32Bb内具有一阻擋絕緣層33Ba、一電荷儲 存層33Bb、一穿隧絕緣層33Bc及一記憶體圓柱形半導體層 348&及34815。每一阻擋絕緣層333&以特定厚度形成於記 憶體孔32B之側壁上。每一電荷儲存層33Bb以特定厚度形 成於阻擋絕緣層33Ba之側壁上。每一穿隧絕緣層33Be以特 定厚度形成於電荷儲存層33Bb之側壁上。記憶體圓枉形半 導體層34Ba及34Bb經形成以填充各別記憶體孔32]5&及 32Bb。記憶體圓柱形半導體層34Ba及34Bb中之每一者以 延伸於層疊方向上之圓柱形形狀形成。記憶體圓柱形半導 體層34Ba及34Bb經形成而與底部半導體層24B之在行方向 上之相對端處的頂部表面接觸。亦即，包括於記憶體串 MSb中之每一半導體層包括一對記憶體圓柱形半導體層 34Ba及34Bb(圓柱形部分）以及一經形成以接合記憶體圓柱 形半導體層34Ba及34Bb之底部端的底部半導體層24B(接合 部分）。包括於記憶體串MSb中之每一半導體層以U形形 成’如自列方向觀看。 阻擋絕緣層33Ba及穿隧絕緣層33Bc由（例如）氧化矽 (Si〇2)組成。電荷儲存層33Bb由（例如）氮化矽（SiN)組成。 記憶體圓柱形半導體層34B由（例如）多晶矽（p-Si)組成。 在如上文所提及之記憶體電晶體層30B之組態中，字線 導電層31Ba至31Bh充當記憶體電晶體MTrbl至MTrb8之控 制閘極。此外，字線導電層31Ba至31Bh充當字線WLbl至 WLb8之部分。 143595.doc -35· 201023350 如圖24及圖25中所說明，選擇電晶體層4〇B具有一源極 側導電層41B及一汲極側導電層42B。每一源極側導電層 41B及汲極側導電層42B經形成以在列方向上延伸。每一 源極侧導電層41B形成於頂部字線導電層31Bg上方。每一 源極側導電層42B形成於頂部字線導電層3 1Bh上方。 源極側導電層41B及沒極側導電層42B由（例如）多晶石夕 (p-Si)組成。 如圖25中所說明’選擇電晶體層4〇b亦具有一經形成以 穿透源極侧導電層41B之源極側孔43B及一經形成以穿透 >及極側導電層42B之汲極側孔44B。每一源極側孔43B形成 於匹配各別記憶體孔32Ba之位置處。每一沒極側孔44B形 成於匹配各別記憶體孔32Bb之位置處。 此外’如圖25中所說明，選擇電晶體層4〇B在每一源極 側孔43B内具有一阻擋絕緣層45Ba、一電荷儲存層45Bb、 一穿隧絕緣層45Bc及一源極側圓柱形半導體層46B。每一 阻擋絕緣層45Ba以特定厚度形成於源極側孔43b之側壁 上。每一電荷儲存層45Bb以特定厚度形成於阻擋絕緣層 45Ba之側壁上。每一穿随絕緣層45Bc以特定厚度形成於電 荷儲存層45Bb之側壁上。每一源極側圓柱形半導體層46B 經形成以填充源極側孔43B。源極側圓柱形半導體層46B 以矩陣形式形成於列及行方向上《每一源極側圓柱形半導 體層46B以延伸於層疊方向上之圓柱形形狀形成。每一源 極側圓柱形半導體層46B經形成而與對應記憶體圓柱形半 導體層34Ba之頂部表面接觸。 143595.doc •36- 201023350 阻擋絕緣層45Ba及穿隧絕緣層45Bc由（例如）氧化矽 (Si〇2)組成。電荷儲存層45Bb由（例如）氮化矽（SiN)組成。 源極側圓柱形半導體層46B由（例如）多晶矽（p-Si)組成。 此外，如圖25中所說明，選擇電晶體層40B在每一汲極 側孔44B内具有一阻擋絕緣層47Ba、一電荷儲存層47Bb、 一穿隧絕緣層47Bc及一汲極側圓柱形半導體層48B。每一 阻擋絕緣層47Ba以特定厚度形成於汲極侧孔44B之側壁 上。每一電荷儲存層47Bb以特定厚度形成於阻擋絕緣層 47Ba之侧壁上。每一穿隧絕緣層47Bc以特定厚度形成於電 荷儲存層47Bb之側壁上。每一汲極側圓柱形半導體層48B 經形成以填充汲極側孔44B。汲極側圓柱形半導體層48B 以矩陣形式形成於列及行方向上。每一沒極側圓柱形半導 體層48B以延伸於層疊方向上之圓柱形形狀形成。每一汲 極侧圓柱形半導體層48B經形成而與對應記憶體圓柱形半 導體層34Bb之頂部表面接觸。 阻擋絕緣層47Ba及穿隧絕緣層47Bc由（例如）氧化矽 (Si〇2)組成。電荷儲存層47Bb由（例如）氮化矽（SiN)組成。 汲極側圓柱形半導體層48B由（例如）多晶矽（p_Si)組成。 在如上文所提及之選擇電晶體層4〇B之組態中每一源 極側導電層41B充當源極側選擇電晶體“丁化之控制閘極。 此外，每一源極侧導電層41B充當源極侧選擇閘極線SGSb 之部分。每一汲極側導電層42B充當汲極侧選擇電晶體 SDTrb之控制閘極。每—沒極側$電層42B亦充當没極側 選擇閘極線SGDb之部分。 143595.doc •37- 201023350 此外’如圖24中所說明’源極線導電層5 1B形成於在列 方向上對齊之源極側圓柱形半導體層468之頂部表面上。 每一源極線導電層5 1B經形成以在列方向上延伸。每一源 極線導電層51B充當源極線SLb。此外》位元線導電層52B 形成於在列方向上對齊之汲極側圓柱形半導體層4犯之頂 部表面上。每一位元線導電層52B經形成以在行方向上延 伸。每一位元線導電層52B充當位元線BLb。 (第四實施例中之非揮發性半導體裝置之操作） 現將在下文中描述根據第四實施例之非揮發性半導體裝❹ 置之操作。如在第三實施例中，在讀取操作之前，根據第 四實施例之控制信號產生單元16對經連接至未選定記憶體 串MSb之未選定汲極側選擇電晶體SDTrb (n sei)及未選定 源極側選擇電晶體SSTrb (n_sel)的控制閘極執行預程式 化。因此，此增加此等控制閘極之臨限電磨。 此外，如在第三實施例中，在讀取操作之後，第四實施 例之控制k號產生單元16抹除未選定汲極側選擇電晶體 SDTrb(n-sel)及未選定源極側選擇電晶體ssTrb(n sei)之控參 制閘極的預程式化。因&，此降低此等控制閘極之臨限電 壓。 · (第四實施例中之非揮發性半導體裝置之優勢） 將在下文中描述根據第四實施例之非揮發性半導體裝置 之優勢。第四實施例之非揮發性半導體儲存裝置以與第三 實施例中所描述之方式相同的方式操作。因此，第四實施 例之非揮發性半導艘儲存聚置具有與第三實施例相同之優 143595.doc -38- 201023350 勢。 [其他實施例] 雖然已描述了非揮發性半導體儲存裝置之實施例，但本 發明不意欲限制於所揭示之實施例且可在未脫離本發明之 精神的情形下對其進行各種其他改變、添加、替代或其類 似者。
舉例而言，第四實施例之非揮發性半導體儲存裝置可經 組態以僅對經連接至選定記憶體串MSb(sel)之未選定汲極 側選擇電晶體SDTrb(n-sel)執行預程式化。第四實施例之 非揮發性半導體儲存裝置亦可經組態以僅對經連接至選定 記憶體串MS (sel)之未選定源極側選擇電晶體（n_sei) 執行預程式化。 【圖式簡單說明】 圖1為根據本發明之第—實施例的非揮發性半導體儲存 裝置100之方塊圖； 圖2為記憶體單元陣列11之示意性透視圖； 圖3為圖2之放大圖； 圖4為圖3之橫截面圖； 圖5為非揮發性半導體儲存裝置100之電路圖； 圖6為說明根據第__實施例之非揮發性半導體儲存裝置 100之寫入操作的時序圖； 圖7為說明根據第—眚 髁弟實施例之非揮發性半導體儲存裝置 100之讀取操作的時序圖； 圖8為說明根據第1施例之非揮發性半導體儲存裝置 143595.doc -39- 201023350 100之抹除操作的時序圖； 圖9為說明根據第_實施例之待於非揮發性半導體儲存 裝置100中的讀取操作之前及之後執行的操作之流程圖； 圖ίο說明步驟sioi處之預程式化之「情形lj; 圖11說明步驟S101處之預程式化之「情形2」； 圖12說明步驟S101處之預程式化之「情形3」； 圖13為說明預程式化操作（步驟si〇i)之時序圖； 圖14為說明預程式化抹除操作（步驟Sl〇3)之時序圖； 圖15為根據第二實施例之一個記憶體區塊MBa之橫截面❹ 圖； 圖16為說明根據第二實施例之待於非揮發性半導體儲存 裝置中的讀取操作之前及之後執行的操作之流程圖； 圖17說明步驟S201處之預程式化之「情形4」； 圖18說明步驟S201處之預程式化之「情形5」； 圖19說明步驟S201處之預程式化之「情形6」； 圖20為說明預程式化操作（步驟S201)之時序圖； 圖21為說明預程式化抹除操作（步驟S203)之時序圖； ® 圖22為根據第三實施例之一個記憶體區塊MBb之橫截面 r£l · 團， 圖23為根據第四實施例之非揮發性半導體儲存裝置中之 記憶體區塊MBc的電路圖； 圖24為第四實施例之非揮發性半導體儲存裝置中之一個 記憶體區塊MBc的示意性透視圖；及 圖25為圖24之部分的放大橫截面圖。 143595.doc -40- 201023350
【主要元件符號說明】 11 記憶體單元陣列 12 列解碼器 13 列解碼器 14 感應放大器 15 行解碼器 16 控制信號產生單元 20 源極側選擇電晶體層 20A 源極側選擇電晶體層 20B 背閘極電晶體層 21 源極側第一絕緣層 21B 背閘極導電層 22 源極側導電層 22B 背閘極孔 23 源極側第二絕緣層 23Ba 阻擋絕緣層 23Bb 電荷儲存層 23Bc 穿隧絕緣層 24 層間絕緣層 24B 底部半導體層 25 源極側孔 26 源極側閘極絕緣層 26a 阻擋絕緣層 26b 電荷儲存層 143595.doc -41 - 201023350 26c 穿隧絕緣層 27 源極側圓柱形半導體層 30 記憶體電晶體層 30B 記憶體電晶體層 31a 絕緣層 31b 絕緣層 31c 絕緣層 31d 絕緣層 31e 絕緣層 31Ba 字線導電層 31Bb 字線導電層 31Bc 字線導電層 31Bd 字線導電層 31Be 字線導電層 31Bf 字線導電層 31Bg 字線導電層 31Bh 字線導電層 32a 字線導電層 32b 字線導電層 32Ba 記憶體孔 32Bb 記憶體孔 32c 字線導電層 32d 字線導電層 33 記憶體孔 143595.doc -42- 201023350
33Ba 阻擋絕緣層 33Bb 電荷儲存層 33Bc 穿隧絕緣層. 34a 阻擋絕緣層 34b 電荷儲存層 34Ba 記憶體圓柱形半導體層 34Bb 記憶體圓柱形半導體層 34c 穿隧絕緣層 35 記憶體圓枉形半導體層 40 汲極側選擇電晶體層 40A 汲極側選擇電晶體層 40B 選擇電晶體層 41 汲極側第一絕緣層 41B 源極側導電層 42 汲極側導電層 42B 汲極側導電層 43 汲極侧第二絕緣層 43B 源極侧孔 44 層間絕緣層 44B 汲極侧孔 45 汲極侧孔 45Ba 阻擋絕緣層 45Bb 電荷儲存層 45Bc 穿隧絕緣層 143595.doc -43- 201023350 46 汲極側閘極絕緣層 46a 阻擋絕緣層 46b 電荷儲存層 46B 源極側圓柱形半導體層 46c 穿隧絕緣層 47 汲極側圓柱形半導體層 47Ba 阻擋絕緣層 47Bb 電荷儲存層 47Bc 穿隧絕緣層 48B 汲極側圓柱形半導體層 51 位元線層 51B 源極線導電層 52B 位元線導電層 100 非揮發性半導體儲存裝置 121 N AND電路 122 NOT電路 123 電壓轉換電路 124a 第一轉移電晶體 124b 第二轉移電晶體 124c 第三轉移電晶體 124d 第四轉移電晶體 131 NAND電路 132 NOT電路 133 電壓轉換電路 143595.doc -44- 201023350
134a 第一轉移電晶體 134b 第二轉移電晶體 134c 第三轉移電晶體 134d 第四轉移電晶體 til 時間 tl2 時間 tl3 時間 tl4 時間 tl5 時間 t21 時間 t22 時間 t23 時間 t31 時間 t32 時間 t33 時間 t34 時間 t41 時間 t42 時間 t43 時間 t44 時間 t51 時間 t52 時間 t53 時間 t54 時間 -45- 143595.doc 201023350 t61 時間 t62 時間 t63 時間 t64 時間 t71 時間 t72 時間 t73 時間 t74 時間 Ba 半導體基板 Bal 擴散層 BL 位元線 BLb 位元線 BG 背閘極線 BTr 背開極電晶體 MB 記憶體區塊 Mba 記憶體區塊 MBb 記憶體區塊 MBc 記憶體區塊 MS 記憶體串 MSb 記憶體串 MTrl 記憶體電晶體 MTr2 記憶體電晶體 MTr3 記憶體電晶體 MTr4 記憶體電晶體 143595.doc • 46. 201023350 MTrbl 記憶體電晶體 MTrb2 記憶體電晶體 MTrb3 記憶體電晶體 MTrb4 記憶體電晶體 MTrb5 記憶體電晶體 MTrb6 記憶體電晶體 MTrb7 記憶體電晶體 MTrb8 記憶體電晶體 ❿ SDTr 汲極側選擇電晶體 SDTrb 汲極側選擇電晶體 SGD 汲極側選擇閘極線 SGDb 汲極側選擇閘極線 SGD(sel) 選定汲極侧選擇閘極線 SGD(tar) 目標汲極侧選擇閘極線 SGD(n-tar) 非目標汲極側選擇閘極線 SGS 源極側選擇閘極線 SGSb 源極側選擇閘極線 SGS(sel) 選定源極側選擇閘極線 SGS(tar) 目標源極側選擇閘極線 SGS(n-tar) 非目標源極側選擇閘極線 SgWLl 信號 SgWL2 信號 SgWL3 信號 SgWL4 信號 •47- 143595.doc 201023350
SgsGD 信號 SgSGDOFF 信號 SgSGS 信號 SgSGSOFF 信號 SL 源極線 SLb 源極線 SSTr 源極側選擇電晶體 SSTrb 源極側選擇電晶體 Vdd 電壓 Vera 電壓 Verasg 電壓 Vpass 電壓 Vpgm 電壓 Vpre 電壓 Vread 電壓 Vsg 電壓 Vss 接地電壓 WL 字線 WL1 字線 WL2 字線 WL3 字線 WL4 字線 WLb2 字線 WLb3 字線 143595.doc 48- 201023350 WLb4 字線 WLb5 字線 WLb6 子線 WLb7 字線 WLb8 字線 WL(sel) 選定字線 WL(n-sel) 未選定字線
143595.doc -49-

Claims (1)

  1. 201023350 七、申請專利範圍： l 一種非揮發性半導體儲存裝置，其包含： 複數個記憶體串’每—記憶體串具有串聯連接之複數 個電可重寫記憶體單元；及 複數個第一選擇電晶體，其經連接至該等各別記憶體 串之一端， 該等記憶體串中之每一者包含： 一第一半導體層，其包括一在一垂直於一基板之方 向上延伸之圓柱形部分； 一第一電荷儲存層，其經形成以包圍該圓柱形部分 之—侧表面；及 一第一導電層，其經形成以包圍該圓柱形部分之一 侧表面及該第-電荷儲存層，該第一導電層充當該等 記憶體單元之一各別者的一控制電極， 該等第一選擇電晶體中之每一者包含： 一第二半導體層，其自該圓柱形部分之—頂部表面 向上延伸； 一第二電荷儲存層’其經形成以包圍該第二半導體 層之一側表面；及 一第二導電層，其經形成以包圍該第二半導體層之 一側表面以及該第二電荷儲存層，該篦_ 袭弟一導電層充當 該等第一選擇電晶體之一各別者的—控制電極， 該非揮發性半導體餘存裝置進一步包含一控制電路， 該控制電路經組態以在自該等記憶體_中M 甲T的一選定者讀 143595.doc 201023350 取資料之前使電荷積聚於經連接至該等記憶趙串中之一 未選定者的該等第一選擇電晶體中之一者的該第二電荷 儲存層中。 2· 如凊求項1之非揮發性半導體儲存裝置，其中 包括以一矩陣形式配置之複數 複數個記憶體區塊各 個該等記憶體串，及 在自該等記憶體區塊之一選定者中的該等記憶體串之 -選定者讀取資料之前，該控制電路使電荷積聚於經連 接至該選定記憶體區塊中之該等記憶體串之一未選定者 的該等第-選擇電晶體中之一者的該第r電荷儲存層 中。 3. 如請求項1之非揮發性半導體儲存裝置，其中： 複數個記憶體區塊各自包括以一矩陣形式配置之複數 個該等記憶體串，及 在自該等記憶體區塊之一選定者中的該等記憶體串之 一選定者讀取資料之前，該控制電路使電荷積聚於經連 接至該等記憶體區塊之一未選定者中之該等記憶體串的 該等第一選擇電晶體之該等第二電荷儲存層中。 4. 如請求項1之非揮發性半導體儲存裝置，其中： 複數個記憶體區塊各自包括以一矩陣形式配置之複數 個該等記憶體串，及 在自該等記憶體區塊之一選定者中的該等記憶體串之 一選定者讀取資料之前，該控制電路使電荷積聚於經連 接至該選定記憶體區塊中之該等記憶體串之一未選定者 143595.doc -2- 201023350 等第-選擇電晶體中之—者的該第二電荷储存層 中且亦使電荷積聚於經連接至該等記憶艘區塊之一未 選定者争之該等記憶體串的該等第-選擇電晶體之該等 第一電荷儲存層中。 5·如請求項1之非揮發性半導體儲存裝置，其中： 在自該等記憶體串之-選定者讀取資料之後’該控制 電路使電荷自經連接至該等記憶體串之—未選定者的节 等第-選擇電晶體中之—者的該第二電荷儲存層排放。 6·如凊求項1之非揮發性半導體儲存裝置，立中： 該控制電路藉由以-階梯狀方式使一待施加至經連接 ^等-己It體串之-未選定者的該等第—選擇電晶體令 之一者之-閘極的電壓增壓而使電荷積聚S該第二 儲存層中。 7.如請求項5之非揮發性半導體儲存裝置，其中： =控制電路經組態以在經連接至該等記憶體串之—未 選定者的該等第一選摆雷a雜士 • , _ rmT ^ 、擇電阳體中之-者之-閘極附近產 IDL電流，以藉由該gIDL電流使一處於該第二半 •冑體層4的電壓增壓至一第一電壓， 此排放錯存於該第二電荷儲存層中之電荷。 8·如清求項1之非揮發性半導體儲存裝置，其包含： 另複：個第二選擇電晶體，其經連接至該等記憶财之 为一端， 其中該等第二選擇電晶艘中之每一者包含： —第三半導體層，其自該第-半導體層之-底部表 143595.doc 201023350 面向下延伸； 一第二電荷儲存層，其經形成以包圍該第三半導體 層之一側表面；及 一第二導電層’其經形成以包圍該第三半導體層之 側表面以及該第二電荷儲存層，該第三導電層充當 該等第二選擇電晶體之一各別者的一控制電極及 在自該等記憶體串之一選定者讀取資料之前，該控制 電路使電荷積聚於經連接至該等記憶體串之一未選定者 的該等第二選擇電晶體中之一者的該第三電荷儲存層 中〇 9·如請求項8之非揮發性半導體儲存裝置，其中： 複數個記憶體區塊各自包括以一矩陣形式配置之複數 個該等記憶體串，及 在自該等記憶體區塊之一選定者中的該等記憶體串之 一選定者讀取資料之前’該控制電路使電荷積聚於經連 接至該選定記憶體區塊中之該等記憶體串之一未選定者 的該等第二選擇電晶體中之一者的該第三電荷儲存層 中。 10.如請求項8之非揮發性半導體儲存裝置，其中： 複數個記憶體區塊各自包括以一矩陣形式配置之複數 個該等記憶體串，及 在自該等記憶體區塊之一選定者中的該等記憶體串之 一選定者讀取資料之前’該控制電路使電荷積聚於經連 接至該等記憶體區塊之一未選定者中之該等記憶體串的 143595,doc 201023350 該等第二選擇電晶體之該等第三電荷儲存層中。 11.如請求項8之非揮發性半導體儲存裝置，其中： 複數個記憶體區捸久ό b k、， ^ 瓶L塊各自包括以一矩陣形式配置之複數 個該等記憶體串，及 一在自該等記憶體區塊之―敎者中的該等記憶體串之 一選定者讀取資料之前，該控制電路使電荷積聚於經連 接至該選定記憶體區塊中之該等記憶體串之—未選定者 ❹ 的該等第二選擇電晶體中之一者的該第三電荷儲存層 中二且亦使電荷積聚於經連接至該等記憶體區塊之一未 選定者中之該等記憶體Φ的該等第二選擇電晶體之該等 第三電荷儲存層中。 12·如請求項8之非揮發性半導體儲存裝置，其中： 在自該等記憶體串之-選定者讀取資料之後，該控制 電路使電荷自經連接至該等記憶體串之__未選定者的該 等第—選擇電晶體中之—者的該第三電荷儲存層排放。 13.如請求項8之非揮發性半導體儲存裝置，其中： 該控制電路藉由以-階梯狀方式使一待施加至經連接 至該等記憶㈣之-未選定者的該等第二選擇電晶體中 之者之一閘極的電壓增壓而使電荷積聚於該第三電荷 儲存層中。 14.如請求項12之非揮發性半導體儲存裝置，其中： 該控制電路經 選定者的該等第 生一 GIDL電流， 組態以在經連接至該等記憶體串之一未 二選擇電晶體令之一者之一閘極附近產 以藉由該GIDL電流使一處於該第三半 143595.doc 201023350 導體層處的電壓增壓至一第二電壓， 15. 16. 藉此排放儲存於該第三電荷儲存層中之電荷。 如請求们之非揮發性半導體儲存裝置，其中： ^第半導體層包含—經形成以接合-對該等圓柱形 部分之底部端的接合部分。 一種非揮發性半導體儲存裝置，其包含： 複數個°己隐體串，每一記憶體串具有串聯連接之複數 個電可重寫記憶體單元；及 複數個第-選擇電晶體，其經連接至該等各別記憶體馨 串之一端， 或寺記憶體串中之每—者包含： -第-半導鱧層，其包括一在一垂直於一基板之方 向上延伸之圓柱形部分； 一第一電荷儲存層，其經形成以包圍該圓柱形部分 之一側表面；及 第導電層’其經形成以包圍該圓柱形部分之一 側表面以及該第-電荷儲存層，該第_導電層充當該© 等記憶體單元之一各別者的一控制電極， 該等第一選擇電晶體中之每一者包含： —第二半導體層，其自該圓柱形部分之-底部表面， 向下延伸； 一第二電荷儲存層，其經形成以包圍該第二半導體 層之一侧表面；及 一第二導電層，其經形成以包圍該第二半導體層之 143595.doc -6 · 201023350 一侧表面以及該第二電荷儲存層，該第二導電層充當 該等第一選擇電晶體之一各別者的一控制電極， 該非揮發性半導體儲存裝置進一步包含一控制電路， 該控制電路經組態以在自該等記憶體串中的一選定者讀 取資料之前使電荷積聚於經連接至該等記憶體串中之一 未選定者的該等第一選擇電晶體令之一者的該第二電荷 儲存層中。 17.如請求項16之非揮發性半導體儲存裝置，其中： 複數個記憶體區塊各自包括以一矩陣形式配置之複數 個該等記憶體串，及 在自該等記憶體區塊之一選定者中的該等記憶體串之 -選定者讀取資料之前’該控制電路使電荷積聚於經連 接至該選定記憶體區塊中之該等記憶體_之一未選定者 的该等第一選擇電晶鍾中之一者的 、 有的該第二電荷儲存層 中。 • I8·如請求項16之非揮發性半導體儲存裝置，其中： 複數個5己憶體區塊各自包括以一拓瞌 矩陣形式配置之複數 個該等記憶體串，及 在自該等記憶體區塊之一選定者 疋有中的該4記憶體串之 一選定者讀取資料之前，該控制 ^ 利冤路使電荷積聚於經連 接至該等記憶體區塊之一夫 外竣吻 未選疋者中之該等記憶體串的 該等第-選擇電晶艘之該等第二電荷儲存層中。 19.如請求項16之非揮發性半導體儲料置，其中： 複數個記憶體區塊各自& & 八 匕括以—矩陣形式配置之複數 143595.doc 201023350 個該等記憶體串，及 在自該等記憶體區塊之一選定者中的該等記憶體串之 一選定者讀取資料之前，該控制電路使電荷積聚於經連 接至該選定記憶體區塊中之該等記憶體争之一未選定者 的該等第-選擇電晶體中之一者的該第二電荷儲存層 中’且亦使電荷積聚於經連接至該等記憶艘區塊之一未 =定者中之該等記憶體串的該等第—選擇電晶體之該等 第二電荷儲存層中。 20. 如請求項16之非揮發性半導體儲存裝置，其中. 在自該等記憶體_之一選定老 、 ^ ώ ^ 迓疋者讀取資料之後，該控制 電路使電何自經連接至該耸 算笛憶"之—未選定者的該 電何储存層排放。 143595.doc
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