KR960001608B1 - 반도체 재료 및 그 제작 방법과 박막 트랜지스터 - Google Patents

반도체 재료 및 그 제작 방법과 박막 트랜지스터 Download PDF

Info

Publication number
KR960001608B1
KR960001608B1 KR1019920004487A KR920004487A KR960001608B1 KR 960001608 B1 KR960001608 B1 KR 960001608B1 KR 1019920004487 A KR1019920004487 A KR 1019920004487A KR 920004487 A KR920004487 A KR 920004487A KR 960001608 B1 KR960001608 B1 KR 960001608B1
Authority
KR
South Korea
Prior art keywords
film
oxygen
laser light
concentration
atoms
Prior art date
Application number
KR1019920004487A
Other languages
English (en)
Other versions
KR920018965A (ko
Inventor
슌페이 야마자끼
장흥영
나오또 구스모또
야스히꼬 다께무라
Original Assignee
가부시끼가이샤 한도다이 에네르기 겐뀨쇼
슌페이 야마자끼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 한도다이 에네르기 겐뀨쇼, 슌페이 야마자끼 filed Critical 가부시끼가이샤 한도다이 에네르기 겐뀨쇼
Publication of KR920018965A publication Critical patent/KR920018965A/ko
Application granted granted Critical
Publication of KR960001608B1 publication Critical patent/KR960001608B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02345—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light
    • H01L21/02354—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to radiation, e.g. visible light using a coherent radiation, e.g. a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Optics & Photonics (AREA)
  • Toxicology (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Abstract

내용 없음.

Description

반도체 재료 및 그 제작 방법과 박막 트랜지스터
제1도는 레이저 어닐된 규소피막(피막중의 산소 농도는 2×1021atoms·cm-3)의 라만피크의 중심치(RAMAN SHIFT, 횡축)와 전자이동도(종축)의 관계를 나타내는 그래프.
제2도는 여러 가지 산소 농도의 레이저 어닐된 규소피막의 라만피크의 중심치(RAMAN SHIFT, 횡축)와 전자이동도(종축)의 관계를 나타내는 그래프.
제3도는 여러 가지 산소 농도의 레이저 어닐된 규소피막의 라만피크의 반치폭에 대한 단결정 규소의 라만피크 반치폭에 대한 비율(FWHM RATIO, 횡축)과 전자이동도(종축)의 관계를 나타내는 그래프.
제4도는 여러 가지 산소 농도의 레이저 어닐된 규소피막에 대한 라만피크의 무정형 성분의 강도(480cm-1파수의 피크)에 대한 단결정 규소 성분의 강도(521cm-1파수의 피크)의 비율(Ia/Ic, 횡축)과 전자이동도(종축)의 관계를 나타내는 그래프.
제5도는 2개의 전계효과 트랜지스터의 채널형성 영역에 있어서 라만피크의 FWHM의 장소 의존성을 나타내는 그래프(종축 : FWHM, 횡축 : X/L (L : 채널길이)).
제6a도 내지 제6c도는 전계효과 트랜지스터의 제작 방법에 대한 예를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
601 : 기판 602 : 반도체 피막
603 : 절연체 피막 604 : 게이트 전극
605 : 포토레지스트 606 : 소스영역
607 : 드레인영역 608 : 소스전극
[산업상 이용분야]
본 발명은 규소를 주성분으로 하는 반도체 재료에 관한다. 특히 본 발명은 박막형태 규소 반도체 재료의 특성향상을 목적으로 하고, 본 발명에 의한 반도체 재료를 이용함으로써 특성이 개선된 박막 반도체 장치(박막 트랜지스터 등)를 제작하는 것이 가능하게 된다.
[종래 기술]
종래, 박막 전계효과 트랜지스터 등의 박막 반도체 장치를 제작하는 데는 비결정질의 반도체 재료(이른바, 무정형 반도체 ; amorphous semiconductor) 또는 다결정질의 반도체 재료를 이용하고 있었다. 본 명세서에서 무정형이라는 용어는, 순수하게 원자 레벨에서의 무질서만을 의미하지 않고, 수 nm정도의 근거리질서가 존재하는 물질을 포함하여 사용된다. 구체적으로는 10㎠/V·s 이하의 전자이동도를 갖는 규소 재료, 또는 그 상응하는 반도체 재료의 본질적인 캐리어 이동도보다 1% 이하의 캐리어 이동도를 갖는 재료를 의미한다.
무정형 반도체(무정형 실리콘 및 무정형 게르마늄 등)를 이용하는 경우에는, 그 제작은 400℃ 이하의 비교적 저온으로 실행되므로, 고온 처리가 채용될 수 없는 액정 디스플레이 등에서 유망한 방법으로 주목되고 있다.
그러나, 순수한 무정형 반도체는 그 캐리어 이동도(전자이동도나 홀 이동도)가 현저하게 작으므로, 이것을 그대로, 예를 들면 박막 트랜지스터(TFT)의 채널형성 영역으로서 사용하는 것은 드물고, 통상은, 이들 무정형 반도체 재료에 레이저 광이나 크세논 램프광 등(a light emitted from a xenon lamp)의 강광(high energy beam)을 조사하여, 용융 재결정시켜, 개선된 캐리어 이동도를 갖는 결정질의 반도체 재료로 변형하였다(이하의 문장에서는 이 방법을 "레이저 어닐(laser annealing)”이라고 하지만, 반드시 레이저를 사용해야만 하는 것은 아니다. 레이저 광 조사와 마찬가지로 강력한 플래쉬 램프(flash lamp)를 조사하는 경우도 포함되는 것으로 한다.).
그러나, 레이저 어닐법에 의하여 종래 얻어지고 있던 반도체 재료의 캐리어 이동도는 단결정 반도체 재료로서 얻어지는 것보다 일반적으로 작았다. 예를 들면, 규소피막의 경우에는 보고되어 있는 것으로 가장 큰 전자이동도는 200㎠/V·s 이고, 이것은 단결정 규소의 전자이동도 1305㎠/V·s의 7분의 1밖에 안된다. 레이저 어닐법에 의하여 얻어지는 반도체 재료의 특성(주로, 이동도)은 재현성(reproducibility)이 부족하고, 같은 피막내에 있어서 이동도의 불균형이 크며, 다수의 소자를 동일 평면내에 형성하는 경우에는 얻어지는 반도체 전자의 특성 불균형이 크므로 제품의 생산성이 현저하게 저하하였다.
[발명이 해결하고자 하는 과제]
본 발명은, 종래의 레이저 어닐법에서는 이동도가 단결정 반도체 재료에 비하여 매우 작고, 그 재현성이 나쁘므로 인해, 실용상에 있어서 제공할 수 없었던 박막형 반도체 재료의 특성을 개선하는 것을 목적으로 한다. 즉, 이동도가 높은 박막형 반도체 재료를 제공하여, 재현성이 좋고 높은 이동도를 얻는 반도체 재료의 제작 방법을 제공한다.
[과제를 해결하기 위한 수단]
그런데, 라만분광법(Raman spectroscopy)은 물질의 결정성을 평가하는 유효한 방법이고, 레이저 어닐법에 의하여 제작된 반도체 피막의 결정성을 정량화 하는 목적에서도 사용된다. 본 발명에 의한 레이저 어닐법의 연구에 있어서, 얻어지는 반도체 피막의 라만피크의 중심치, 라만피크의 폭 및 라만피크의 높이 등과 반도체 피막의 특성에는 매우 밀접한 관계가 있다는 것이 밝혀졌다.
예를 들면, 단결정 규소에서는, 521cm-1에서의 라만피크가 존재하지만, 레이저 어닐처리된 규소피막의 라만피크는 그것보다도 단파수(장파장)측으로 이동하는 경향이 관찰되었다. 그리고, 이때의 라만피크의 중심치로서 얻어진 반도체 박막에 대한 캐리어 이동도에는 강한 상관관계가 있는 것을 발견하였다.
제1도는 이 관계를 나타내는 일예로서, 무정형 실리콘 피막을 레이저 어닐(laser annealing)처리하여 얻어진 피막의 라만피크의 중심치(횡축)와 피막의 전자이동도(종축)의 관계를 나타낸다. 전자이동도는 규소피막으로부터 제조된 TFT상의 CV(용량-전압) 특성을 측정함으로써 얻어진다. 도면에 알 수 있듯이, 라만피크의 중심치가 515cm-1를 경계로 하여, 전자이동도의 거동에 큰 차이를 볼 수 있다. 즉, 515cm-1이하에서는 전자이동도의 라만피크 의존성은 작지만, 515cm-1이상에서는 피크의 중심치의 증가에 따라 급속하게 전자이동도가 증가한다.
이러한 현상은 명확하게 2개의 상(phase)이 존재하는 것을 나타내고 있다. 본 발명의 연구에 의하면, 515cm-1이하에서는 레이저 어닐에 의하여도 피막이 용융되지 않고, 고상(solid phase) 원자의 질서화가 진행된 것이고, 515cm-1이상에서는 레이저 어닐에 의하여 피막이 용융되어, 액상(liquid phase) 형태를 지나 고화한 것이라고 추정되고 있다.
라만피크의 중심치는 단결정 규소의 라만피크값 521cm-1을 초과하지 않고, 얻어진 전자이동도의 최대치는 약 200㎠/V·s이었다. 그러나 이러한 높은 전자이동도를 가지는 규소피막을 재현성(reproducibility)좋게 얻는 것은 어려우며, 동일한 조건하에서 레이저 어닐이 실행된다 하더라도 미세하게 결정의 상태가 다르게 되고, 이동도가 100㎠/V·s에 만족하지 않은 경우가 대다수이었다. 그리고 이와 같이 낮은 전자이동도를 나타내는 이들 피막들은 라만피크의 중심치가 521cm-1보다 매우 작고, 515cm-1이하가 대부분이었다.
높은 이동도에서 좋은 재현성이 얻어지지 않는다는 사실은 예를 들면 같은 조건에서 200개의 무정형 규소막의 레이저 어닐을 행하였을 때, 200㎠/V·s 이상의 것은 3개, 100㎠/V·s 이상 200㎠/V·s 미만의 것이 11개, 10㎠/V·s 이상 100㎠/V·s 미만의 것이 61개, 10㎠/V·s 미만의 것이 125개라는 결과로서 지지되고 있다.
그 이유로서는 레이저 출력이 펄스마다 흩어지고, 레이저 어닐의 최적 조건이 매우 좁은 범위이기 때문이라고 생각된다. 예를 들면 레이저의 출력이 너무 작으면 무정형 실리콘은 용융하지 않고, 레이저 출력이 너무 크면, 재결정화가 잘 일어나지 않게 되어 무정형화되어 버리는 것이 관찰된다.
그들의 이유에 부가하여 본 발명인은 피막중의 산소, 질소, 탄소 등의 다른 원소의 존재가 재현성의 저하를 가져오고 있는 것이 아닌가 라고 생각하였다. 제1도에 나타내는 실험에 사용된 피막에는 레이저 어닐 후의 측정에서, 2×1021atoms·cm-3, 산소원자가 포함되어 있었다. 이것은 무정형 실리콘 피막의 증착중에 어떤 경로로서 침입한 것이라고 생각된다. 질소, 탄소는 흔적 정도밖에 관측되지 않았다. 그래서, 무정형 규소막 제작시에는 원료가스나 챔버, 배기계통 등을 충분히 청정하여 유지하고, 의도적으로 분위기(atmosphere)에 미량의 산소를 첨가하여, 막중에 존재하는 산소원자의 량을 조절하고, 얻어진 피막을 레이저 어닐하여, 그 라만피크의 중심치와 전자이동도의 관계를 조사하였다.
단 본 명세서에서는 규소 이외의 다른 원소의 농도는 피막의 중심부분의 농도를 말한다. 왜냐면, 피막의 기판 또는 피막의 표면 근방은 이들 다른 원소의 농도가 매우 높지만, 이들의 영역에 존재하는 다른 원소는 본 발명에서 문제로 하는 캐리어 이동도에는 큰 영향을 부여하지 않는 것으로 고려했기 때문이다. 피막중에서 이들 다른 원소의 농도가 가장 적은 부분은 통상의 피막에서는 막의 중앙부분이고, 막의 중앙부분은 전계효과 트랜지스터 등의 반도체 장치에서 중요한 역할을 수행하는 것으로 생각되기 때문이다. 이상과 같은 이유에서, 본 발명은 다른 원소의 농도라는 경우에는 단순히 피막의 중앙부분의 농도를 가리키는 것으로 정의한다.
이것을 제2도에 나타낸다. 제2도에서 알 수 있듯이, 막중의 산소 농도를 줄임으로써, 전자이동도를 현저히 향상시킬 수 있었다. 이 경향은 막중에 탄소나 질소가 포함되는 경우에서도 마찬가지이었다. 그 이유로서 본 발명인은, 막중에 산소원자가 많은 경우에는 레이저 어닐에 의하여 피막이 용융(melting) 재결정화(recrystallization)할 때 산소원자가 적은 부분이 결정핵(crystal nuclei)으로 되어 결정 성장(crystal growth)하는 것이지만, 막중에 포함되는 산소원자는 그 결정의 성장과 함께 주변으로 밀려나게 되고 결정입자경계에 석출되어, 피막전체를 통하여 본 경우, 결정 입자 경계에 발생된 장벽(barriers)에 기인하여 이동도가 작게 된다는 설과, 레이저 어닐에 의하여 산소원자 또는 산소원자의 농도가 큰 영역(일반적으로 융점이 순수한 규소보다 크다고 생각된다)이 결정핵으로 되어 결정성장하는 것이지만, 산소원자의 수가 많은 경우에는 결정핵의 발생이 많고, 1개당의 결정크기가 작게 되어, 이동도가 작고, 결정성이 손상된다는 설을 제안하고 있다.
어느 것으로 하여도, 피막중의 산소농도를 작게 함으로써, 레이저 어닐에 의하여 매우 큰 전자이동도를 얻을 수 있었다. 예를 들면, 산소농도를 1×1019atoms·cm-3으로 함으로써, 1000㎠/V·s라는 큰 전자이동도가 얻어졌다.
산소농도 이외에도 질소의 농도나 탄소의 농도를 작게 하는 것에 의하여도 같은 효과를 얻을 수 있었다. 홀 이동도에 대하여도 같은 경향이 얻어졌다. 산소농도가 큰 경우에서도, 작은 경우에서도, 라만피크의 위치와 전자이동도의 곡선은 제1도의 경우와 마찬가지로 굽은 상태를 나타내었다. 본 발명인은 제2도의 점선에서 우측의 영역은 레이저 어닐에 의하여, 피막이 한번 용융한 후에 재결정한 것으로 추정하고, 이 영역을 용융-재결정 영역이라고 하였다. 이 용융-재결정 영역에서 큰 이동도가 얻어졌다.
그러나, 이러한 높은 이동도를 재현성좋게 얻는다는 것은 특히 개선되지 않았다. 예를 들면, 막중의 산소원자량이 1×1019atoms·cm-3이하의 무정형 규소막을 100개 제작하여, 1000㎠/V·s 이상의 전자이동도가 얻어지는 것과 동일한 조건에서 레이저 어닐하는 경우에도 전자이동도가 100㎠/V·s를 초과한 것은 단지 9개 밖에 없다. 레이저 어닐후의 피막을 관찰하면, 지나치게 높은 레이저 출력으로 결정화가 되지 않음에 따라 재무정형 상태가 되는 경우가 많이 관찰되었다.
제2도에서, 점선의 우측 영역을, 용융-재결정 영역으로서 나타냈지만, 실제로 이 영역의 데이터가 얻어지는 것은 상기와 같이 매우 확률이 적고, 실패할 확률이 크므로 바람직하지 않다는 것을 알 수 있었다.
본 발명의 반도체 재료는 산소, 질소 및 탄소의 다른 원소의 농도가 어느 것도 5×1019atoms·cm-3이하이고, 라만 시프트가 517cm-1이하, 바람직하게는 512cm-1이하인 것이 좋다.
본 발명인은 용융-재결정영역의 좌측에 존재하는 영역에서, 산소, 질소, 탄소의 농도를 저감시킴으로써, 높은 이동도가 얻어진다는 것을 발견하였다.
이것은 제2도에 나타내어 있지만, 예를 들어 산소농도를 1×1019atoms·cm-3이하에서 최대 100㎠/V·s의 전자이동도를 얻을 수 있었다. 더욱 부가하게 되면, 이 정도의 이동도를 얻는 것은 어렵지 않고, 예를 들면 같은 조건으로 100개의 무정형 규소막을 레이저 어닐한 경우, 72개의 막이 80㎠/V·s 이상이었다.
본 발명인은, 이 영역에서는 무정형 규소막이 용융되지 않고, 고상상태, 또는 고상과 액상의 중간 상태에서 어느 것인가에 격자의 질서화가 일어나고, 어느 정도의 긴 주기성이 얻어진 것으로 생각되고 있다. 본 발명인은 이 영역을, 고상질서와 영역이라고 하였다. 본 발명인은 이 고상 질서화 영역에서, 산소, 질소, 탄소 등의 원소의 농도가 낮으면, 높은 이동도가 얻어진다는 사실의 이유는 명확하지 않지만, 아래와 같이 추정하고 있다.
즉, 고상질서화 영역에서는 용융 과정이 존재하지 않는 것, 레이저 광의 광 에너지 또는 열 에너지를 흡수한 원자가 이동하여, 가장 에너지가 낮은 상태, 즉 결정상태로 이행하도록 한다. 그러나, 용융과정을 지나지 않으므로, 완전한 결정화에 도달하지 않고, 수 nm∼수 10nm의 질서화한 영역이 존재하고, 그들 영역간은 통상의 무정형 상태로 되어 있는 것이라고 생각된다. 그러한 상태는 통상의 용융상태를 경과한 다결정 상태와는 크게 다르다. 즉, 용융 상태를 경과한 재결정화하는 과정에 있어서는 액상중에 결정핵이 발생하고, 그것이 주위에 성장하여 크게 되므로, 결정과 결정이 부딪혀 만나는 부분이 생기고, 그 부분이 결정 입자 경계로 된다. 그리고 결정 입자 경계는 격자의 결함이나 불순물이 석출하고, 이온화하여 분극함으로써 많은 경우, 캐리어에 대한 장애가 생긴다.
한편, 고상질서화(solid phase ordering)한 경우에는 결정과 결정이 부딪히지 않고, 불순물이 특히 결정 입자 경계에 석출되는 것도 없다. 따라서 고상질서화의 경우에는 결정과 같은 질서화 영역간의 장애는 매우 낮은 것이라고 생각된다. 그리고, 고상질서화한 반도체에서는 반도체 특성을 떨어뜨리는 다른 원소의 존재가 주로 그 전기 특성을 좌우하게 된다.
제2도에서 알 수 있듯이, 예를 들면 산소농도가 1×1019atoms·cm-3이하의 경우에는, 전자이동도가 100㎠/V·s 정도이지만, 그때의 라만피크의 중심치는 단결정 규소인 것(521cm-1)으로부터 떨어져 있으며, 결정성이 단결정에 가까운 것이 아닌 것은 명백하다. 그것은 후에 나타내는 다른 데이터로서 지지된다.
본 발명인은 같은 경향이 라만피크의 반치폭(FWHM)에서도 볼 수 있는 것을 발견하였다. 이 상태를 제3도에 나타난다. 제3도의 횡축은 단결정 규소 반치폭에 대한 레이저 어닐한 피막의 라만피크의 반치폭의 비이고, 여기서는 반치폭비(FWHM RATIO)라고 한다. FWHM RATIO가 작고, 1에 가까운 것만큼 단결정 규소에 가까운 구조를 가지고 있다고 생각된다. 그리고, 도면에서 알 수 있듯이, 용융-재결정화 영역(도면의 점선에서 좌측)과 고상질서화 영역(도면의 점선에서 우측)이 존재하고, 고상질서화 영역에서는 먼저의 라만피크의 중심치와 마찬가지로 막중의 산소농도가 작은 만큼 전자이동도가 크며, 같은 경향이 산소의 농도 이외에도 질소나 탄소의 농도에 관하여도 볼 수 있었다. 즉, 이들 농도가 작은 것만큼 큰 전자이동도를 얻을 수 있었다. 홀 이동도에 대하여도 같은 경향을 볼 수 있었다.
본 발명은 라만피크중, 막중의 무정형 성분에 기인하는 피크의 강도에 관하여도, 전자이동도와 밀접한 상관이 있음이 명백하다. 제4도는 레이저 어닐한 피막의 라만피크중, 무정형 성분에 기인하는 라만피크(480cm-1부근의 피크)의 강도(Ia)를 단결정 규소의 라만피크 Ic(521cm-1부근의 피크)로서 나눈 것이고, 이하 INTENSITY RATIO라고 한다. INTENSITY RATIODP 관하여도, 고상질서화 영역(도의 점선에서 우측)에서 막중에 포함되는 산소량이 적은 만큼 전자이동도가 크게 되었다. 같은 경향이 산소의 농도 이외에도 질소나 탄소의 농도에 관하여도 볼 수 있었다. 즉, 이들 농도가 작은 만큼 큰 전자이동도를 얻었다. 홀 이동도에 대하여도 같은 경향을 볼 수 있었다. 이 경우에도 제2도, 제3도의 경우와 마찬가지로 제4도의 점선에서 좌측은 용융-재결정 영역이라고 생각된다.
이상과 같이, 캐리어 이동도를 향상시키기 위하여는, 막중의 산소, 질소, 탄소의 량을 감소시키면 된다는 것을 알 수 있었다. 특히 본 발명인은 이들 원소의 량이 각각 5×1019atoms·cm-3이하, 바람직하게는 1×1019atoms·cm-3이라고 함으로써, 실패하는 확률이 큰 용융과정을 지나, 보다 생산성이 큰 고상질서화 과정에 의하여 최대 80% 확률이 얻어지고, 예를 들면 다른 원소의 농도를 1×1019atoms·cm-3이하로 함으로써, 규소막에서 전자이동도로서 50㎠/V·s 이상, 1×10cm-2/V·s 이하로 함으로써, 100㎠/V·s 값이 얻어지는 것이 밝혀졌다. 같은 방법에 의하여 홀 이동도로서 30∼80㎠/V·s의 값을 안정하게 얻을 수 있었다.
이상과 같이, 막중의 다른 원소의 농도를 저감시킴으로써, 고상질서화 과정을 지나 특수한 상태(본 발명은 이것을 반무정형(semi-amorphous)상태로 명명한다)의 캐리어 이동도를 향상시키는 것이 가능하게 됨을 알 수 있었다. 반무정형 상태를 실현하기 위하여는 막이 용융상태로 되지 않는 것이 필요조건이다. 따라서, 긴 시간에서는 레이저가 조사되고 있는 부분의 온도가 그 반도체의 융점 이하, 즉, 규소의 경우에는 대기압하에서 1400℃, 게르마늄인 경우에는 대기압하에서 1000℃ 이하인 것이 필요하다. 그러나, 예를 들면, 엑시머레이저로서 실현되고 있는 10나노초라는 매우 짧은 시간에서는 순간적으로 2000℃를 초과하는 온도가 분광학적으로 관측되어도, 피막의 용융은 관측되지 않으므로, 그러한 온도는 실제로는 그다지 의미를 가지지 않는다.
높은 이동도를 얻기 위하여는 다른 원소의 농도를 저감시키는 것이 유효한 것은 상기와 같지만, 예를 들면 이들 원소의 농도를 1×1016atoms·cm-3이하로 하는 것은, 매우 진공도가 높은 환경에서 이들 원소의 농도가 작은(1×1016atoms·cm-3이하) 무정형 반도체의 피막에 레이저 어닐을 실행한다고 하더라도 용이하게 달성할 수 없다. 이것은 분위기중에 미량 포함되는 산소가스, 질소가스, 수분, 이산화탄소등이 레이저 어닐때에 막중에 유입되므로, 또는 막의 표면에 흡착되어 있던 이들의 가스가 레이저 어닐일때에 막중에 유입되었기 때문인 것으로 추측된다.
그리고, 이러한 어려운 점을 피하기 위하여는 특별한 제작방법이 필요하다. 그 한 방법은 산소, 질소, 탄소의 농도가 매우 작고, 예를 들면 1015atoms·cm-3이하의 무정형 반도체막의 표면을 덮어, 산소규소, 질화규소, 탄화규소등의 보호막을 형성하고, 그후, 진공 분위기중(10-4torr 이하)에서 레이저 어닐을 행함으로써 산소, 질소, 탄소의 농도가 매우 작고, 높은 이동도의 반도체 피막을 형성할 수 있다. 예를 들면 탄소, 질소, 산소의 농도가 1×1015atoms·cm-3이하이고, 전자이동도가 300㎠/V·s의 규소피막이 얻어졌다.
무정형 반도체막의 표면을 덮어, 산화규소, 질화규소, 탄화규소등의 보호막을 형성할 때에는 1개의 진공장치를 가지는 챔버에 예를 들면 CVD법이나 스퍼터링법에 의하여 무정형 반도체 피막을 형성한 후, 같은 챔버내에서 분위기를 변화하지 않고, 또는 한번에 매우 고진공의 상태로 한후, 막형성에 적합한 분위기로 함으로써, 연속적으로 막을 형성하는 방법이 적합하다. 그러나 제품의 생산성, 재현성, 신뢰성을 향상시키기 위하여는 각각 피막의 형성에 전용의 챔버를 준비하고, 제품은 매우 고진공으로 유지한 상태로서, 각 챔버를 이동하는 방식을 채용하는 것이 좋다.
이들 막형성 방법의 선택은 설비투자의 규모에 의하여 이루어진다. 어느 방법을 채용하여도 중요한 것은 무정형 반도체막에 포함되는 산소, 질소, 탄소는 충분히 적어야 하고 무정형 반도체와 그 위의 보호막의 게면에는 가스가 흡착되지 않아야 한다는 것이다. 예를 들면 매우 순수한 무정형 반도체막을 형성하여도, 그 막을 대기에 노출한 후, 그 위에 질화규소 피막을 형성한 경우에는 그 피막을 레이저 어닐하여 얻어지는 피막의 캐리어 이동도는 일반적으로 작게 되며, 이동도가 큰 것이 얻어지는 확률은 매우 작다. 이것은 무정형 반도체막의 표면에 가스가 흡착되고, 이것 이후의 레이저 어닐일 때 피막중에 확산하기 때문인 것으로 생각된다.
이때의 보호막의 재료로서는 레이저 광을 투과하는 조건을 만족시키는 것이라면, 산화규소, 질화규소나 탄화규소이어도 좋고, 이들이 존재한 화학식 SiNx OyCz(0≤x≤/3, 0≤y≤2, 0≤Z≤1, 0≤3x+2y+4z≤4)으로 나타내는 재료를 포함하는 재료이어도 상관없다. 그 두께는 5∼1000nm가 적합하였다.
그런데, 본 발명은 무정형 반도체 피막중의 산소, 질소, 탄소의 농도를 저감하고, 레이저 어닐일때에 존재하는 산소, 질소, 탄소의 농도를 저감함으로써, 높은 캐리어 이동도를 가지는 반도체 피막을 얻는 것을 명확하게 한 것이지만, 이때 얻어지는 전자이동도 또는 홀 이동도는 측정 때문에 형성된 전계효과 트랜지스터의 채널형성 영역의 평균치이고, 채널형성 영역의 상세한 각 부분에 있어서의 이동도는 구할 수 없다.
그러나, 본 발명의 제1도 내지 제4도 및 그들에 관련하는 기술에서 알 수 있듯이, 캐리어 이동도는 라만피크의 위치, 라만피크의 반치폭, 라만피크중의 무정형 성분의 강도 및 라만피크의 강도 등의 파라메터에서, 임의적으로 결정할 수 있는 것이 명확하게 되었다. 따라서, 직접으로는 이동도를 측정할 수 없는 미소한 영역의 이동도도 라만분광에 의한 이들 정보에서, 그 이동도를 추정할 수 있다.
제5도는, 고상질서화 과정을 지나 형성된 반무정형 실리콘이고, 전자이동도가 101㎠/V·s인 것과 용융과정을 지나 형성된 전자이동도가 201㎠/V·s의 채널형성 영역을 가지는 전계효과 트랜지스터의 채널형성 영역의 각부에 있어서, 라만피크의 반치폭(FWHM)을 나타낸 것이다. 도면에서, 횡축은 채널형성 영역의 위치를 나타낸다. L은 채널형성 영역의 길이이고, 100㎛이다. X는 채널형성 영역의 좌표를 나타내고, X/L=0은, 채널형성 영역의 소스영역의 계면, X/L=1은 채널형성 영역의 드레인 영역의 계면, X/L=0.5는 채널형성 영역의 중앙을 나타내고 있다. 도면에서 알 수 있듯이 라만피크가 101㎠/V·s인 것은 FWHM이 크고, 그 변동은 크지 않다. FWHM이 작은 만큼, 피막의 결정성이 단결정에 가깝고, 라만피크가 큰 것은 제3도 및 그것에 관련하는 설명으로 서술한대로이고, 이 데이터 자체는 그것과 모순되지 않는다. 그러나, FWHM의 장소에 의한 변동(장소 의존성)이 작다는 것은 피막의 결정성이 장소에 의하지 않고, 거의 같은 것을 나타내고 있다. 또한 이 피막의 산소농도는 약 1×1019atoms·cm-3이었다.
한편, 전자이동도가 201㎠/V·s인 것은 산소농도가 같은 1×1019atoms·cm-3이었다. 도면에서 알 수 있듯이 전반적으로 FWHM은 저하하고 있지만, FWHM의 장소 의존성이 크다. 그리고 장소에 의하여는 FWHM이 단결정의 FWHM(4.5cm-1)과 동등 또는 그것보다 작은 FWHM의 값을 나타내어 그 부분의 전자이동도가 단결정류에서보다 크다는 것을 시사하지만, 이것은 동일 피막중에 단결정 규소와 동등한 결정성을 가지는 부분에 국한되고 있다는 것을 의미하고 있다. 그러나, 디바이스로서 양산하는 경우에는 이동도가 큰 것이라도 이와 같은 장소에 의하여 특성이 크게 다른 재료를 사용하는 것은 바람직하지 않다. 특히 디바이스의 크기가 작게 됨에 따라, 그때까지 평균화되어 있으므로 문제가 되지 않던 불균일성이 명확하게 되어, 디바이스의 생산성을 현저히 저하시키는 원인으로 된다.
이것에 대하여, 전자이동도가 101㎠/V·s의 것(반무정형)은 도면에서 알 수 있듯이, 전반적으로 FWHM의 장소 의존성은 작다. 이것은 디바이스를 양산하는데 생산성의 향상에 관련하고, 재료로서 적합한 것을 나타내고 있다.
높은 캐리어 이동도를 얻기 위하여는 상기와 같이, 막중의 다른 원소의 농도를 저감시키고, 레이저 어닐의 조건을 최적화하지 않으면 안된다. 이 레이저 어닐의 조건은 레이저의 발진 조건(연속발진 또는 펄스발진, 반복주파수, 강도, 파장, 피막 등)에 의하여 다르고, 일괄적으로 말할 수 없다. 레이저로서는 엑시머레이저와 같이 자외선레이저, YAG 레이저와 같이 가시, 적외레이저를 사용할 수 있고, 레이저 어닐하는 피막의 두께 등에 의하여 선택하는 것이 필요하다. 즉, 일반적으로 규소 또는 게르마늄 재료에서는 자외선에 대한 흡수길이가 짧으므로, 레이저 광은 깊은 부분까지는 들어가지 않고, 레이저 어닐은 표면이 비교적 얕은 영역에서만 일어난다. 이에 대하여 가시광, 적외선에 대하여는 흡수길이가 길고, 광이 비교적 내부까지 침입하고, 따라서, 레이저 어닐은 깊은 부분에서도 일어난다.
부가적인 사항이지만, 반도체 피막을 레이저 어닐한 후에, 수소 분위기중에서 200∼600℃로 10분∼6시간의 어닐처리를 실시하는 것은 높은 캐리어 이동도를 재현성 좋게 얻으므로 유효하였다. 이것은 레이저 어닐에 의하여 특정의 영역에서 고상질서화가 일어남과 동시에, 남겨진 무정형 영역에는 댕글링 본드(dangling bonds)가 남겨진채로 되어 있으므로, 또는 레이저 어닐에 의하여 댕글링 본드가 새롭게 생기고, 이것이 캐리어에 대한 장벽으로서 기능하기 때문이라고 생각된다. 반도체중에 산소, 질소, 탄소등이 많이 포함되는 경우에는 이들이 댕글링 본드로 들어가게 되는 것이지만, 본 발명과 같이 산소, 질소, 탄소등의 농도가 현저하게 작은 경우에는 댕글링 본드로 들어가게 될 수 없고, 따라서 레이저 어닐후에 수소분위기중에서 어닐하는 것이 필요하게 된다.
[실시예 1]
플레이너 구조의 TFT를 제작하고, 그 전기 특성을 평가하였다. 제작 방법을 제6도에 나타낸다. 우선 통상의 RF 스퍼터링 처리에 의하여, 두께 약 100nm의 무정형 실리콘 피막을 형성하였다. 기판은 석영(601), 기판온도 150℃, 분위기는 실질적으로100% 아르곤에서 압력은 0.5파스칼(pa)이었다. 아르곤에는 수소 그외의 가스를 의도적으로 첨가하지 않았다. 아르곤의 농도는 99.99% 이상이었다. 투입 전력은 200W이고, RF 주파수는 13.56MHz이었다. 그후, 무정형 규소막을 100㎛×500㎛의 장방형으로 에칭하고, 무정형 규소막(602)을 얻었다.
이 피막의 산소, 질소 및 탄소의 농도는 모두 1019atoms·cm-3이하라는 것을, 2차 이온질량 분석법(SIMS)에 의하여 확인하였다.
다음에, 이 막을 10-5torr 압력의 진공용기중에 두고, 진공용기에 설치된 석영창을 통하여 엑시머레이저광(KrF 레이저, 파장 248nm, 펄스폭 10나노초, 조사에너지 200mJ, 조사펄스수 50쇼트)을 조사하여, 레이저 어닐을 행하였다.
이것에 산소 분위기중에서 스퍼터링 처리에 의하여 두께 약 100nm의 게이트 절연막(603)을 형성하였다. 이때의 기판 온도는 150℃, RF(13.56MHz) 투입전력은 400W이었다. 분위기는 실질적으로 산소이고, 의도적으로 다른 가스는 가하지 않았다. 산소의 농도는 99.9% 이상이었다. 압력은 0.5pa이었다.
그후, 알루미늄 막(두께 20nm)을 공지의 진공증착법에 의하여 형성하고, 불필요한 부분을 공지의 드라이에칭법에 의하여 제거하여, 게이트 전극(604)을 형성하였다. 게이트 전극의 폭은 100㎛이었다. 이때, 드라이에칭에 사용된 포토레지스트(605)는 게이트 전극상에 남아 있었다.
다음에, 이온 주입법에 의하여, 게이트 전극의 부분 이외에 붕소 이온을 1014cm-2주입하였다. 게이트 전극하에서는, 그 위의 게이트 전극과 포토레지스트가 마스크되어 붕소 이온은 주입되지 않는다. 이 공정에 의하여 규소 피막중에 불순물영역, 즉, 소스영역(606)과 드레인 영역(607)이 형성되었다. 이러한 것을 제6도(B)에 나타낸다.
기판 전체를 진공용기중에 두고, 10-5torr의 압력에서 엑시머레이저 광(KrF 레이저, 파장 248nm, 펄스폭 10나노초, 조사에너지 100mJ, 조사펄스수 50쇼트)을 조사하여, 레이저 어닐을 행하였다. 이 공정에 의하여, 이온 주입되어 무정형화한 불순물 영역이 반부정형화 되었다.
다음에, 수소 분위기중에서의 열 어닐을 행하였다. 진공배기할 수 있는 챔버내에 기판을 두고, 일단 10-6torr까지 터보 분자 펌프에 의하여 배기하고, 이 상태를 30분 지속한 후, 99.99% 이상의 순도의 수소가스를 100torr까지 챔버내에 도입하고, 기판을 300℃로서 60분 어닐하였는데, 여기서 한번 진공 배기한 것은 피막에 흡착된 가스, 수분 등을 제거하기 때문이다. 이들이 잔존한 상태에서 열 어닐을 행하면, 높은 이동도를 재현성좋게 얻을 수 없는 것을 경험적으로 알 수 있었다.
최후에, 소스영역 및 드레인 영역상에 존재하는 산화 규소 막(두께 100nm)에 구멍을 내고, 알루미늄 전극(608, 609)을 이들 영역에 형성하였다. 이상의 공정에 의하여 전계 효과 트랜지스터가 형성되었다.
이 전계 효과 트랜지스터의 CV 특성을 측정한 결과, 채널형성 영역의 전자이동도는 98㎠/V·s이었다. 임계치 전압(threshold voltage)은 4.8V이었다. 이 전계 효과 트랜지스터의 채널형성 영역중의 산소, 질소, 탄소의 농도를 SIMS에 의하여 측정한 결과, 모두 1×1019atoms·cm-3이하였다.
[실시예 2]
플레이나 구조의 TFT를 제작하고, 그 전기 특성을 평가하였다. 우선, 통상의 RF 스퍼터링 처리에 의하여 3×1017atoms·cm-3농도의 인을 포함하는 두께 약100nm의 무정형 실리콘 피막을 형성하였다. 이 막 두께에서는 이후의 레이저 어닐에 사용되는 KrF 레이저 광(248nm)에 의하여, 막 전체가 어닐된다. 기판은 석명, 기판온도 150℃, 분위기는 실질적으로 100% 아르곤에서 압력은 0.5파스칼(pa)이었다. 아르곤에는 수소 그외의 가스를 의도적으로 첨가하지 않았다. 아르곤의 농도는 99.99% 이상이었다. 투입 전력은 200W이고, RF 주파수는 13.56MHz이었다. 그후, 아몰파스 실리콘 막을 100㎛×500㎛의 장방형으로 에칭하였다.
이 피막의 산소, 질소 및 탄소의 농도는 모두 1019atoms·cm-3 이하라는 것을, 2차 이온질량 분석법(SIMS)에 의하여 확인하였다.
이것에 산소 분위기중에서의 스퍼터링 처리에 의하여 두께 약 100nm의 게이트 절연막을 형성하였다. 이 때의 기판 온도는 150℃, RF(13.56MHz) 투입 전력은 400W이었다. 분위기는 실질적으로 산소이고, 의도적으로는 다른 가스는 가하지 않았다. 산소의 농도는 99.9% 이상이었다. 압력은 0.5pa이었다.
그후, 알루미늄 막(두께 200nm)을 공지의 진공 증착법에 의하여 형성하고, 불필요한 부분을 공지의 드라이 에칭법에 의하여 제거하여, 게이트 전극을 형성하였다. 게이트 전극의 폭은 100㎛이었다. 이때, 드라이 에칭에 사용된 포토레지스트는 게이트 전극상에 남아 있었다.
다음에, 이온주입법에 의하여 게이트 전극의 부분 이외에 붕소 이온을 1014cm-2주입하였다. 게이트 전극하에는, 그 위의 게이트 전극과 포토레지스트가 마스크로 되어 붕소 이온은 중입되지 않는다. 이 공정에 의하여, 규소 피막중에 불순물 영역, 즉 , 소스영역과 드레인 영역이 형성되었다.
기판 전체를 진공 용기에 두고, 10-5torr의 압력에서 엑시머레이저 광(KrF 레이저, 파장 248nm, 펄스폭 10나노초, 조사에너지 100mJ, 조사펄스수 50쇼트)을, 기판의 이면에서 조사하여, 레이저 어닐을 행하였다. 이 공정에 의하여 무정형 규소막이 반무정형화되었다. 이 방법은 실시예(1)의 경우와 다르고, 소스영역 또는 드레인 영역과 채널형성 영역의 반무정형화가 동시에 일어난다. 그 때문에 실시예(1)의 방법에서는 소스영역 또는 드레인 영역과 채널형성 영역의 계면에 많은 결함이 생기는데 대하여, 결함이 적고 결정성이 연속적인 계면을 얻을 수 있었다.
다음에, 수소 분위기중에서의 열 어닐을 행하였다. 진공 배기할 수 있는 챔버내에 기판을 두고, 일단 10-6torr까지 터보분자 펌프에 의하여 배기하고, 100℃로 가열하였다. 이 상태를 30분 유지한 후, 99.99% 이상의 순도의 수소가스를 100torr까지 챔버내에 도입하고, 기판을 300℃로서 60분 어닐하였다. 여기서, 한번 진공 배기한 것은 피막에 흡착된 가스, 수분 등을 제거하기 위함이다. 이들이 잔존한 상태에서 열 어닐을 행하면, 높은 이동도를 재현성 좋게 얻을 수 없는 것이 실험적으로 알 수 있었다.
최후에 소스영역 및 드레인 영역상에 존재하는 산화규소 막(두께 100nm)에 구멍을 내고, 알루미늄 전극을 이들 영역에 형성하였다. 이상의 공정에 의하여 전계 효과형 트랜지스터가 형성되었다.
이 전계 효과형 트랜지스터의 CV 특성을 측정한 결과, 채널 형성영역의 전자이동도는 112㎠/V·s이었다. 임계치 전압은 3.9V이었다. 임계치 전압이 실시예(1)에 비하여 개선된(저하된) 것은 이면에서 레이저 어닐을 행함으로써, 불순물 영역도 채널형성 영역도 동시에 균일하게 결정화했기 때문으로 생각된다. 게이트 전압을 ON/OFF 했을 때의 드레인 전류의 비율은 5×106이었다.
이 전계효과형 트랜지스터의 채널형성 영역중의 산소, 질소, 탄소의 농도를 SIMS에 의하여 측정한 결과, 모두 1×1019atoms·cm-3이하이었다. 채널형성 영역을 라만분광법에 의하여 측정한 바, 라만피크의 중심치는 515cm-1, 라만피크의 반치폭은 13cm-1이고, 한번 용융한 후 재결정화한 규소의 존재는 특히 관찰되지 않았으며, 반무정형 상태인 것이 확인되었다.
[실시예 3]
플레이너 구조의 TFT를 제작하고, 그 전기 특성을 평가하였다. 우선, 2개의 챔버를 가지는 막형성 장치를 사용하여, 두께 약 100nm의 무정형 실리콘 피막과 그 위의 두께 10nm의 질화규소 피막을 두께 10nm의 질화규소 피막으로 코팅된 석영기판상에 연속적으로 형성하였다. 무정형 실리콘 막은 통상의 스퍼터링 처리에 의하여, 또한 질화규소 막은 글로우 방전 플라즈마 CVD법에 의하여 제작하였다.
우선, 제1예비실에 기판을 세트하고, 예비실을 200℃로 가열하며, 진공 배기하고, 예비실의 압력이 10-6torr 이하의 상태에서 1시간 유지하였다. 다음에 막형성(flim deposition) 이외는 항시 10-4torr 이하로 유지되고, 외기가 들어가지 않도록 관리된 제1챔버를 10-6torr까지 배기하고, 예비실에서 기판을 이동시켜 제1챔버에 기판을 셋트하고, 기판 및 타겟(target)을 200℃로 유지한채, 진공 배기하고, 챔버의 압력이 10-6torr 이하의 상태에서 1시간 유지하였다.
그리고, 챔버내에 아르곤가스를 도입하고, RF 플라즈마를 발생시켜, 스퍼터링에 의해 막형성을 행하였다. 스퍼터링의 타겟은 99.9999% 이상 순도의 규소타겟을 사용하고, 1ppm의 인을 포함하고 150℃, 분위기는 실질적으로 100% 아르곤에서 압력은 5×10-2torr이었다. 아르곤에는 수소 그외의 가스를 의도적으로 첨가하지 않았다. 아르곤의 농도는 99.999% 이상이었다. 투입 전력은 200W이고, RF 주파수는 13.5MHz이었다.
막형성 종료후, RF 방전을 정지하고 제1챔버를 10-6torr까지 배기하였다. 다음에, 항시 10-5torr 이하로 유지되고, 제1챔버와 제2챔버 사이에 설치되어 있는 제2예비실을 10-6torr까지 진공 배기하고, 제1챔버에서 제2예비실에 기판을 이송하였다. 막 형성시 이외는 항시 10-4torr 이하로 지지되고, 외기가 들어가지 않도록 관리된 제2챔버를 10-6torr까지 배기하고, 제2예비실에서 기판을 이동시켜 제2챔버에 기판을 세트하고, 기판 및 타겟을 200℃로 유지한채, 진공 배기하고, 챔버의 압력이 10-6torr 이하의 상태에서 1시간 유지하였다.
그리고, 제2챔버에 수소로 희석된 순도 99.9999% 이상의 암모니아 가스 및 디실란가스(Si2H6)를 3 : 2의 비율로서 도입하고, 전체의 압력을 10-1torr로 하였다. 그리고, 챔버에 RF 전류를 도입하고, 플라즈마를 발생시켜 질화규소의 막형성을 행하였다. 투입전력(13.56MHz)은 200W이었다.
막형성 종료후, RF 방전을 정지하고, 제2챔버를 10-6torr까지 배기하였다. 다음에, 제2챔버의 한쪽에 설치되고, 석영의 창을 가지는 제3예비실을 10-6torr까지 진공 배기하고, 제2챔버에서 제3예비실에 기판을 이송하였다. 그리고, 제3의 예비 챔버의 창을 통하여 엑시머레이저 광(KrF 레이저, 파장 248nm, 펄스폭 10나노초, 조사에너지 100mJ, 조사펄스수 50쇼트)을 조사하고, 레이저 어닐을 행하였다. 이렇게 하여, 비정형 실리콘 막의 반무정형화를 행하였다.
이와 같이, 성막상태에서 실질적으로 진공상태를 파손하지 않고, 연속적으로 레이저 어닐을 행하는 방법은, 본 실시예에 나타내어 있듯이, 무정형 반도체 막상에 보호막이 형성되어 있는 경우에도, 실시예(1) 및 (2)와 같이 보호막이 형성되어 있지 않은 경우에서도 매우 유효하였다. 그 이유로는 피막상에, 호코리 등의 결정성장의 핵인 재료가 부착하거나 손상이 있는 경우에는 물론이지만, 수분이나 가스의 흡착이 있는 것만으로 레이저 어닐에 의하여 피막이 쉽게 다결정화 되어버리기 때문이다. 진공상태에서 대기압 상태로 이행할 때에, 피막이 비균일한 응력을 받는 것이 있으며, 그때에 생기는 작은 막 표면의 변화, 돌기 등이 용이하게 다결정화의 핵으로 되어 버리기 때문이라고 생각된다.
이와 같이 막형성과 레이저 어닐을 연속적으로 행하는 경우에는 본 실시예와 같이 막형성 챔버와 예비 챔버를 설치하고 예비 챔버에 창(window)을 설치하여 레이저 어닐을 행하는 방법과, 막형성 챔버에 창을 설치하고, 막형성 챔버에서 막형성 종료후에 레이저 어닐을 행하는 방법이라고 생각되지만, 후자는 막형성에 의하여 창이 불투명해 버리므로, 항시 창에 부착하는 피막을 에칭하지 않으면 안되는데 대하여, 전자에서는 그 필요가 없다. 따라서, 양산성과 유지 비용을 고려하면, 전자의 방법이 뛰어나다.
제3의 예비 챔버에서 레이저 어닐을 종료한 후, 제3의 예비 챔버에 건조 질소가스를 도입하여, 대기압으로 회복하고, 기판을 취출하였다. 그리고, 질화규소 막을 공지의 드라이에칭법에 의하여 제거한 후, 규소막을 10μ×500㎛ 장방형으로 에칭하였다.
이 피막의 산소, 질소 및 탄소의 농도는 모두 1016atoms·cm-3이하인 것은 같은 공정에서 제작된 다른 피막을 2차 이온질량 분석법(SIMS)에 의하여 분석함으로써 확인하였다.
이것에 산소분위기 중에서의 스퍼터링 처리에 의하여 두께 약 100nm의 게이트 절연막을 형성하였다. 이때의 기판 온도는 150℃, RF(13.56MHz) 투입 전력은 400W이었다. 스퍼터링의 타겟은 99.9999% 이상의 순도의 산화규소이었다. 분위기는 실질적으로 산소이고, 의도적으로 다른 가스는 가하지 않았다. 산소의 농도는 99.999% 이상이었다. 압력은 5×10-2torr이었다.
그후, 알루미늄 막(두께 200nm)를 공지의 진공 증착법에 의하여 형성하고, 불필요한 부분을 공지의 드라이에칭법에 의하여 제거하고, 게이트 전극을 형성하였다. 게이트 전극의 폭은 100㎛이었다. 이때, 드라이에칭에 사용된 포토레지스트는 게이트 전극상에 남아 있었다.
다음에, 이온 주입법에 의하여, 게이트 전극의 부분 이외에 붕소 이온을 1014cm-2주입하였다. 게이트 전극하에는 그 위의 게이트 전극과 포토레지스트가 마스크되어 붕소 이온은 주입되지 않는다. 이 공정에 의하여 규소 피막중에 불순물영역, 즉, 소스영역과 드레인 영역이 형성되었다.
기판 전체를 진공용기에 두고, 10-5torr 압력에서 엑시머레이저 광(KrF 레이저, 파장 248nm, 펄스폭 10나노초, 조사에너지 50mJ, 조사펄스수 50쇼트)을 기판의 이면에서 조사하여 레이저 어닐을 행하였다. 이 공정으로, 이온 주입 공정에 의하여 무정형화한 불순물 영역의 무정형 규소막이 반무정형화되었다.
이 방법은 2단계의 레이저 어닐을 행하는 점에서는 실시예(1)와 같지만, 2회째의 레이저 어닐을 기판의 이면에서 행함으로써, 불순물 영역과 채널형성 영역의 연속적인 접속을 목적으로 한다. 그러나, 실시예(2)의 방법과 다르고, 채널형성 영역 제작이므로 1회째의 레이저 어닐을 행하는 이유는 자외선 레이저에 의하여 레이저 어닐을 행하면, 레이저 조사면의 어닐은 일어나지만, 깊은 부분은 실행되지 않고 이동도가 높은 상태가 넓어지지 않을 가능성이 크고, 제품의 생산성을 향상시키므로, 본 실시예에서는 최초에 무정형 규소막의 표면에서 레이저를 조사하고, 후에 기판의 이면에서도 레이저를 조사하여, 채널형성 영역과 불순물 영역의 연속적인 접합을 얻게 되는 방법을 채용하였다.
다음에, 수소분위기 중에서의 열 어닐을 행하였다. 진공 배기할 수 있는 챔버내에 기판을 두고, 일단 10-6torr까지 터보분자 펌프에 의하여 배기하고, 100℃로 가열하였다. 이 상태를 30분 지속한 후, 99.99% 이상 순도의 수소가스를 100torr까지 챔버에 도입하고, 기판을 300℃로 60분 어닐하였다. 여기서, 한번 진공 배기한 것은 피막에 흡착된 가스, 수분 등을 제거하기 위함이다. 이들이 잔존한 상태에서 열 어닐을 행하면, 높은 이동도를 재현성 좋게 얻을 수 없는 것이 경험적으로 알 수 있었다.
최후에, 소스영역 및 드레인 영역상에 존재하는 산화 규소막(두께 100nm)에 구멍을 내고, 알루미늄 전극을 이들 영역에 형성하였다. 이상의 공정에 의하여 전계효과형 트랜지스터가 형성되었다.
이 전계효과형 트랜지스터를 100개 제작하여 이들CV 특성을 측정한 결과, 채널형성 영역의 전자이동도는 평균 275㎠/V·s이었다. 임계치 전압(threshold voltage)의 평균은 4.2V이었다. 드레인 전류 비율의 평균은 8×106이었다. 전자이동도의 기준치를 100㎠/V·s, 임계치 전압의 기준치를 0.5V, 드레인 전류비의 기준치를 1×106로, 100개의 전계효과 트랜지스터의 합격, 불합격을 조사한 바, 81개가 합격하였다.
이들의 전계 효과 트랜지스터의 채널형성 영역중의 산소, 질소, 탄소의 농도를 SIMS에 의하여 측정한 결과, 합격한 전계효과형 트랜지스터에서는, 어느 것도 1×1016atoms·cm-3이하이었다.
[실시예 4]
플레이너 구조의 TFT를 제작하고, 전기 특성을 평가하였다. 우선, 2개의 챔버를 가지는 막형성 장치를 사용하여, 두께 약 100nm의 무정형 실리콘 피막과 그 위의 두께 10nm의 질화규소 피막을 두께 10nm의 질화규소 피막에서 코팅된 석영 기판상에 연속적으로 형성하였다. 무정형 규소막은 통상의 스퍼터링 처리에 의하여, 질화규소막은 글로우 방전 플라즈마 CVD법에 의하여 제작하였다.
우선, 제1의 예비 챔버에 기판을 세트하고, 예비챔버를 200℃로 가열하고, 진공 배기하며, 예비실의 압력이 10-6torr 이하의 상태에서 1시간 유지하였다. 다음에 막형성시 이외에는 항시 10-4torr 이하로 유지되고, 외기가 들어가지 않도록 관리된 제1챔버를 10-6torr까지 배기하며, 예비챔버에서 기판을 이동시켜 제1챔버에 기판을 세트하고, 기판 및 타겟을 200℃로 유지한채, 진공배기하고, 챔버의 압력이 10-6torr 이하의 상태에서 1시간 유지하였다. 그리고, 챔버내에 아르곤가스를 도입하고, RF 플라즈마를 발생시켜 스퍼터링에 의해 막형성을 행하였다. 스퍼터링의 타겟은 99.9999% 이상 순도의 규소 타겟을 사용하고, 1ppm의 인을 포함하고 있다. 막형성시의 기판 온도는 150℃, 분위기는 실질적으로 100% 아르곤에서 압력은 5×10-2torr이었다. 아르곤에는 수소 그외의 다른 가스를 의도적으로 첨가하지 않았다. 아르곤의 농도는 99.9999% 이상이었다. 투입전력은 200W이고, RF 주파수는 13.56MHz이었다.
막형성 종료후, RF 방전을 정지하고, 제1챔버를 10-6torr까지 배기하였다. 다음에 항시 10-5torr 이하로 유지하고, 제1챔버와 제2챔버 사이에 설치되어 있는 제2예비챔버를 10-6까지 진공배기하고, 제1챔버에서 제2의 예비챔버에 기판을 이송하였다. 막형성시 이외는 항시 10-4torr 이하로 유지되고, 외기가 들어가지 않도록 관리된 제2챔버를 10-6torr까지 배기하고, 제2예비챔버에서 기판을 이동시켜 제2예비챔버에 기판을 세트하고, 기판 및 타겟을 200℃로 유지한채, 진공 배기하고, 챔버의 압력이 10-6torr 이하의 상태에서 1시간 유지하였다.
그리고, 제2의 챔버에 수소로서 희석된 순도 99.9999% 이상의 암모니아 가스 및 디실란가스(Si2H6)를 3 : 2의 비율로서 도입하고, 전체의 압력 10-1torr로 하였다. 그리고, 챔버에 RF 전류를 도입하고, 플라즈마를 발생시켜 질화규소의 막형성을 행하였다. 투입전력(13.56MHz)은 200W이었다.
막형성 종료후, RF 방전을 정지하고, 제2챔버를 10-6torr까지 배기하였다. 다음에 제2챔버의 한쪽 측면에 설치되고, 석영의 창을 가지는 제3예비챔버를 10-6torr까지 진공 배기하고, 제2예비챔버에서 제3예비챔버에 기판을 이송하였다. 그리고 제3의 예비챔버에 순도 99.9999% 이상의 아르곤가스를 도입하고, 내부의 압력을 5기압으로 하였다. 그리고, 제3의 예비챔버의 창을 통하여 엑시머레이저 광(KrF 레이저, 파장 248nm, 펄스폭 10나노초, 조사에너지100mJ, 조사펄스수 50쇼트)을 조사하고, 레이저 어닐을 행하였다. 이렇게 하여 무정형 규소막의 반무정형화를 행하였다.
이와 같이 하여, 막형성 상태에서 외기에 접촉하지 않고, 연속적으로 레이저 어닐을 행하는 방법은 본 실시예에 나타나 있듯이 무정형 반도체 막상에 보호막이 형성되어 있는 경우에서도, 실시예(1) 및 (2)와 같이 보호막이 형성되어 있지 않은 경우에서도 매우 유효하였다. 그 이유로서는, 피막상에, 먼지 등의 결정성장의 핵인 재료가 부착하거나 상처가 부착하거나 하는 것이 없기 때문인 것으로 생각된다. 본 실시예의 경우와 같이, 압력을 가하는 분위기에서의 레이저 어닐은, 레이저 조사에 의하여 피막내에 극히 미세한 기포가 발생하는 것을 억제하고, 따라서, 이들의 기포가 핵으로 되어 피막이 다결정화 하는 것을 방지하는 효과가 있다.
이와같이 막형성과 레이저 어닐을 연속적으로 행하는 경우에는, 본 실시예와 같이 막형성 챔버와 예비챔버를 설치하고, 예비챔버에 창을 설치하여, 레이저 어닐을 행하는 방법과, 막형성 챔버에 창을 설치하고 막형성 챔버에서 막형성 종료후에 레이저 어닐을 행하는 방법이 행하여지지만, 후자는 성막에 의하여 창이 흐려져 버림으로, 항시 창에 부착하는 피막을 에칭하지 않으면 안되는 것에 대하여, 전자에서는 그 필요가 없다. 따라서 양산성과 유지 비용을 고려하면, 전자의 방법이 뛰어나다고 할 수 있다.
그런데, 제3예비 챔버에서 레이저 어닐을 종료한 후, 제3예비 챔버에 건조 질소가스를 도입하여 대기압으로 하며, 기판을 취출하였다. 그리고, 질화규소 막을 공지의 드라이에칭법에 의하여 제거한 후, 규소막을 10μm×1μm의 장방향으로 에칭하였다.
이 피막의 산소, 질소, 탄소의 농도는 모두 1016atoms·cm-3이하라는 것은, 같은 공정에서 제작된 다른 피막을 2차 이온질량 분석법(SIMS)에 의하여 분석함으로써 확인하였다.
이것에 산소분위기 중에서의 스패터링 처리에 의하여 두께 약 100nm의 게이트 절연막을 형성하였다. 이때의 기판 온도는 150℃, RF(13.56MHz) 투입 전력은 400W이었다. 스퍼터링의 타겟은 99.9999% 이상순도의 산화규소이었다. 분위기는 실질적으로 산소이고, 의도적으로 다른 가스는 가하지 않았다. 산소의 농도는 99.999% 이상이었다. 압력은 5×10-2torr이었다.
그후, 알루미늄 막(두께 200nm)을 공지의 진공 증착법에 의하여 형성하고, 불필요한 부분을 공지의 드라이에칭법에 의하여 제거하여 게이트 전극을 형성하였다. 게이트 전극의 폭(채널길이)은 0.5μm, 채널폭은 1μm이었다. 이때, 드라이에칭에 사용된 포토레지스트는 게이트 전극상에 남아 있었다.
다음에, 이온 주입법에 의하여, 게이트 전극의 부분 이외에 붕소 이온을 1014cm-2주입하였다. 게이트 전극하에는 그 위의 게이트 전극과 포토레지스트가 마스크되어 붕소 이온은 주입되지 않는다. 이 공정에 의하여 규소 피막중에 불순물 영역, 즉, 소스영역과 드레인 영역이 형성되었다.
기판 전체를 진공용기에 두고, 10-5torr의 압력에서 엑시머레이저 광(KrF 레이저, 파장 248nm, 펄스폭 10나노초, 조사에너지 50mJ, 조사 펄스수 50쇼트)을, 기판의 이면에서 조사하여 레이저 어닐을 행하였다. 이 공정으로, 이온 주입 공정에 의하여 무정형화한 불순물 영역의 무정형 실리콘 막이 반무정형화 되었다.
이 방법은 2단계의 레이저 어닐을 행하는 점에서는 본 실시예(1)와 같지만, 2회째의 레이저 어닐을 기판의 이면에서 행함으로써, 불순물 영역과 채널형성 영역의 연속적인 접속을 목적으로 한다. 그러나 실시예(2)의 방법과 다르고, 특히 채널형성 영역 제작을 위하여 1회째의 레이저 어닐을 행하는 이유는 자외선 레이저에 의하여 레이저 어닐을 행하면, 레이저 조사면의 어닐은 일어나지만, 깊은 부분에서는 일어나지 않고, 이동도가 높은 상태를 얻을 수 없는 가능성이 크고, 제품의 생산성을 하향시키기 때문이다. 그래서, 제품의 생산성을 향상시키기 위하여, 본 실시예에서는 최초에 무정형 규소막의 표면에서 레이저를 조사하고, 후에 기판의 이면에서도 레이저를 조사하여, 채널형성 영역과 불순물 영역의 연속적인 접합을 얻는 방법을 채용하였다.
다음에, 수소분위기 중에서의 열 어닐을 행하였다. 진공 배기할 수 있는 챔버내에 기판을 두고, 일단 10-6torr까지 터보분자 펌에 의하여 배기하고, 100℃로 가열하였다. 이 상태를 30분 유지한 후, 99.99% 이상의 순도의 수소가스를 100torr까지 챔버내에 도입하고, 기판을 300℃로서, 60분 어닐하였다. 여기서, 한번 진공 배기한 것은, 피막에 흡착된 가스, 수분 등을 제거하기 때문이다. 이들이 잔존한 상태에서 열 어닐을 행하면, 높은 이동도를 재현성좋게 얻을 수 없는 것이 경험적으로 알 수 있었다.
최후에, 소스영역 및 드레인 영역상에 존재하는 산화규소 막(두께 100nm)에 구멍을 내고, 알루미늄 전극을 이들 영역에 형성하였다. 이상의 공정에 의하여 전계 효과 트랜지스터가 형성되었다.
이 전계 효과형 트랜지스터를 100개 제작하여, 그들 CV 특성을 측정한 결과, 채널형성 영역의 전자이동도는 평균으로 259㎠/V·s이었다. 임계치 전압(threshold voltage)의 평균은 4..2V이었다. 드레인 전류의 비율 평균은 8×106이었다. 전자이동도의 기준치를 100㎠/V·s, 임계치 전압의 기준치를 5.0V 드레인 전류비의 기준치를 1×106으로서, 100개의 전계효과 트랜지스터의 합격, 불합격을 조사한 바, 71개가 합격하였다. 이 예는 본 발명이 디바이스의 미세화에 매우 유효하다는 것을 나타내고 있다.
이들의 전계 효과 트랜지스터에 대한 채널형성 영역중의 산소, 질소, 탄소의 농도를 SIMS에 의하여 측정한 결과, 합격한 전계효과 트랜지스터에서는 모두 1×101atoms·cm-3이하이었다.
[발명의 효과]
본 발명에 의하여 재현성 좋고, 이동도가 큰 막형태 반도체가 얻어지는 것이 명확하였다. 본 발명에서는 주로 석영 등의 절연성 기판상에 형성한 반도체 피막의 레이저 어닐에 대하여 설명했지만, 기판의 재료로서는 모놀리식 직접 회로 등으로 사용되도록 하는 단결정 규소 기판 등의 단결정 반도체이어도 좋다. 그러나, 레이저 어닐이 일어나는 비교적 얇은 무정형 막을 단결정 또는 다결정의 기판상에 직접 형성한 경우에는 레이저 조사에 의하여, 이들 기판을 핵으로서 결정이 성장하고, 다결정화하여 버리므로 바람직하지 않다. 그러나, 충분히 두꺼운 무정형 막을 단결정 또는 다결정 기판상에 형성한 경우에는 레이저 어닐은 무정형막의 같은 부분까지는 도달하지 않으므로, 양호한 반무정형 상태가 얻어진다. 물론, 단결정 또는 다결정 기판상에 산화규소, 질화규소 등의 무정형 재료가 형성되어 있는 경우에는 어느 문제도 없다.
또한, 실시예에서는 규소피막에 관하여 서술했지만, 게르마늄 피막에서도, 실리콘 게르마늄 합금 피막에서도, 다른 진성 반도체 재료 또는 화합물 반도체 재료이어도 본 발명을 적용할 수 있다. 최초에 상술했듯이 본 명세서에서는 무정형 피막의 이동도 개선 방법으로서 레이저 어닐이라는 방법을 사용하여 상술하였지만, 이 표현에는 예를들면 플래쉬 램프 어닐과 같이 레이저는 사용되지 않는 방법도 포함되는 것이다. 즉, 본 발명은 강력한 광학적 에너지를 이용하여 반도체 재료의 결정성을 개선하는 방법에 관한 것이다.

Claims (10)

  1. 탄소, 질소 및 산소의 농도가 모두 5×1019atoms·cm-3이하인 무정형 규소막(amorphoas silicon film)을 레이저 광 또는 그와 동등한 강광(high energy beam)을 조사하여, 용융시키지 않은 상태로 질서화(ordering)시키는 것을 특징으로 하는 반도체 재료.
  2. 제1항에 있어서, 상기 레이저 광은 펄스 발진 엑시머레이저 광인 것을 특징으로 하는 반도체 재료.
  3. 제1항에 있어서, 상기 반도체 재료는 레이저 광 또는 그와 동등한 강광을 조사시킨 후, 수소를 포함하는 분위기 중에서 열처리되는 것을 특징으로 하는 반도체 재료.
  4. 탄소, 질소, 산소의 농도가 모두 5×1019atoms·cm-3이하인 무정형 규소막을 형성하는 단계와, 상기 규소피막에 레이저 광 또는 그와 동등한 강광을 조사하여, 용융하지 않은 상태로 질서화시키는 단계를 가지는 것을 특징으로 하는 반도체 재료 제작 방법.
  5. 탄소, 질소 및 산소의 농도가 모두 5×1019atoms·cm-3이하인 무정형 규소막을 형성하는 단계와, 상기 규소피막상에 산화규소, 질화규소, 탄화규소의 보호피막을 형성하는 단계와, 상기 보호피막을 통하여 레이저 광 또는 그와 동등한 강광을 조사하여 용융하지 않은 상태로 질서화시키는 단계를 가지는 것을 특징으로 하는 반도체 재료 제작 방법.
  6. 제5항에 있어서, 보호피막의 화학식은 SiNxOyC2(0≤x≤4/3, 0≤y≤2, 0≤z≤1, 0＜3x+2y+4z≤4)이고, 보호 피막은 이후의 공정에서 사용되는 레이저 광 또는 그와 동등한 강광을 투과하는 것을 특징으로 하는 반도체 재료 제작 방법.
  7. 탄소, 질소, 산소의 농도가 모두 5×1019atoms·cm-3이하인 무정형 규소막을 형성하는 단계와, 상기 규소피막에 레이저 광 또는 그와 동등한 강광을 조사하여, 용융하지 않은 상태로 질서화시키는 단계와, 그후, 수소를 포함하는 분위기 중에서, 200∼600℃로 열처리를 실행하는 단계를 가지는 것을 특징으로 하는 반도체 재료 제작 방법.
  8. 탄소, 질소, 산소의 농도가 모두 5×1019atoms·cm-3이하인 무정형 규소막을 레이저 광 또는 그와 동등한 강광을 조사하여, 용융하지 않은 상태로 질서화시킴으로써 얻어진 활성층을 가지는 것을 특징으로 하는 박막 트랜지스터.
  9. 제8항에 있어서, 상기 레이저 광은 펄스 발진 엑시머레이저 광인 것을 특징으로 하는 박막 트랜지스터.
  10. 제8항에 있어서, 상기 활성층중에 채널형성 영역을 갖는 것을 특징으로 하는 박막 트랜지스터.
KR1019920004487A 1991-03-18 1992-03-18 반도체 재료 및 그 제작 방법과 박막 트랜지스터 KR960001608B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP3080800A JPH0824104B2 (ja) 1991-03-18 1991-03-18 半導体材料およびその作製方法
JP91-80800 1991-03-18

Publications (2)

Publication Number Publication Date
KR920018965A KR920018965A (ko) 1992-10-22
KR960001608B1 true KR960001608B1 (ko) 1996-02-02

Family

ID=13728542

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920004487A KR960001608B1 (ko) 1991-03-18 1992-03-18 반도체 재료 및 그 제작 방법과 박막 트랜지스터

Country Status (3)

Country Link
US (2) US5313076A (ko)
JP (1) JPH0824104B2 (ko)
KR (1) KR960001608B1 (ko)

Families Citing this family (121)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5753542A (en) * 1985-08-02 1998-05-19 Semiconductor Energy Laboratory Co., Ltd. Method for crystallizing semiconductor material without exposing it to air
US5962869A (en) * 1988-09-28 1999-10-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor material and method for forming the same and thin film transistor
DE69107101T2 (de) 1990-02-06 1995-05-24 Semiconductor Energy Lab Verfahren zum Herstellen eines Oxydfilms.
US5849601A (en) 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US5514879A (en) * 1990-11-20 1996-05-07 Semiconductor Energy Laboratory Co., Ltd. Gate insulated field effect transistors and method of manufacturing the same
US7115902B1 (en) 1990-11-20 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
KR950013784B1 (ko) 1990-11-20 1995-11-16 가부시키가이샤 한도오따이 에네루기 겐큐쇼 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터
US7576360B2 (en) * 1990-12-25 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device which comprises thin film transistors and method for manufacturing the same
US7098479B1 (en) 1990-12-25 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US5930608A (en) * 1992-02-21 1999-07-27 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor in which the channel region of the transistor consists of two portions of differing crystallinity
US5946561A (en) * 1991-03-18 1999-08-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
US6709907B1 (en) * 1992-02-25 2004-03-23 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor
US6964890B1 (en) 1992-03-17 2005-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
US5424244A (en) * 1992-03-26 1995-06-13 Semiconductor Energy Laboratory Co., Ltd. Process for laser processing and apparatus for use in the same
US5576225A (en) * 1992-05-09 1996-11-19 Semiconductor Energy Laboratory Co., Ltd. Method of forming electric circuit using anodic oxidation
CN1052569C (zh) * 1992-08-27 2000-05-17 株式会社半导体能源研究所 制造半导体器件的方法
US5643801A (en) 1992-11-06 1997-07-01 Semiconductor Energy Laboratory Co., Ltd. Laser processing method and alignment
US5403762A (en) * 1993-06-30 1995-04-04 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a TFT
US6323071B1 (en) 1992-12-04 2001-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for forming a semiconductor device
TW226478B (en) * 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
US6544825B1 (en) * 1992-12-26 2003-04-08 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a MIS transistor
US6410374B1 (en) 1992-12-26 2002-06-25 Semiconductor Energy Laborartory Co., Ltd. Method of crystallizing a semiconductor layer in a MIS transistor
US5639698A (en) * 1993-02-15 1997-06-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor, semiconductor device, and method for fabricating the same
US6997985B1 (en) 1993-02-15 2006-02-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor, semiconductor device, and method for fabricating the same
KR0143873B1 (ko) * 1993-02-19 1998-08-17 순페이 야마자끼 절연막 및 반도체장치 및 반도체 장치 제조방법
US7465679B1 (en) 1993-02-19 2008-12-16 Semiconductor Energy Laboratory Co., Ltd. Insulating film and method of producing semiconductor device
TW241377B (ko) * 1993-03-12 1995-02-21 Semiconductor Energy Res Co Ltd
JP3637069B2 (ja) 1993-03-12 2005-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5481121A (en) * 1993-05-26 1996-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
JPH06349735A (ja) 1993-06-12 1994-12-22 Semiconductor Energy Lab Co Ltd 半導体装置
US5488000A (en) * 1993-06-22 1996-01-30 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor using a nickel silicide layer to promote crystallization of the amorphous silicon layer
US6713330B1 (en) * 1993-06-22 2004-03-30 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor
US5719065A (en) 1993-10-01 1998-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device with removable spacers
JPH07109573A (ja) * 1993-10-12 1995-04-25 Semiconductor Energy Lab Co Ltd ガラス基板および加熱処理方法
US6897100B2 (en) 1993-11-05 2005-05-24 Semiconductor Energy Laboratory Co., Ltd. Method for processing semiconductor device apparatus for processing a semiconductor and apparatus for processing semiconductor device
TW299897U (en) 1993-11-05 1997-03-01 Semiconductor Energy Lab A semiconductor integrated circuit
CN1052566C (zh) 1993-11-05 2000-05-17 株式会社半导体能源研究所 制造半导体器件的方法
US7081938B1 (en) 1993-12-03 2006-07-25 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US5496768A (en) * 1993-12-03 1996-03-05 Casio Computer Co., Ltd. Method of manufacturing polycrystalline silicon thin film
JP3190520B2 (ja) 1994-06-14 2001-07-23 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW406861U (en) * 1994-07-28 2000-09-21 Semiconductor Energy Lab Laser processing system
JP3897826B2 (ja) * 1994-08-19 2007-03-28 株式会社半導体エネルギー研究所 アクティブマトリクス型の表示装置
US5942768A (en) * 1994-10-07 1999-08-24 Semionductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
US5773309A (en) * 1994-10-14 1998-06-30 The Regents Of The University Of California Method for producing silicon thin-film transistors with enhanced forward current drive
JP3469337B2 (ja) 1994-12-16 2003-11-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5814529A (en) 1995-01-17 1998-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor
JP3364081B2 (ja) 1995-02-16 2003-01-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3778456B2 (ja) 1995-02-21 2006-05-24 株式会社半導体エネルギー研究所 絶縁ゲイト型薄膜半導体装置の作製方法
US6933182B1 (en) 1995-04-20 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device and manufacturing system thereof
TW297138B (ko) * 1995-05-31 1997-02-01 Handotai Energy Kenkyusho Kk
US6069370A (en) * 1997-03-26 2000-05-30 Nec Corporation Field-effect transistor and fabrication method thereof and image display apparatus
US6027960A (en) * 1995-10-25 2000-02-22 Semiconductor Energy Laboratory Co., Ltd. Laser annealing method and laser annealing device
US6444506B1 (en) * 1995-10-25 2002-09-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing silicon thin film devices using laser annealing in a hydrogen mixture gas followed by nitride formation
US6478263B1 (en) 1997-01-17 2002-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
JP3645378B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3729955B2 (ja) 1996-01-19 2005-12-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3645380B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法、情報端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、ビデオカメラ、投射型表示装置
JP3645379B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6180439B1 (en) * 1996-01-26 2001-01-30 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device
US7056381B1 (en) * 1996-01-26 2006-06-06 Semiconductor Energy Laboratory Co., Ltd. Fabrication method of semiconductor device
JP3472024B2 (ja) 1996-02-26 2003-12-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6100562A (en) * 1996-03-17 2000-08-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6165875A (en) * 1996-04-10 2000-12-26 The Penn State Research Foundation Methods for modifying solid phase crystallization kinetics for A-Si films
JP3649515B2 (ja) * 1996-05-13 2005-05-18 セイコーエプソン株式会社 カラー画像読取方法、カラー画像読取装置およびカラー画像読取システム
US6146928A (en) * 1996-06-06 2000-11-14 Seiko Epson Corporation Method for manufacturing thin film transistor, liquid crystal display and electronic device both produced by the method
TW451284B (en) * 1996-10-15 2001-08-21 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JPH10135475A (ja) * 1996-10-31 1998-05-22 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US6331722B1 (en) * 1997-01-18 2001-12-18 Semiconductor Energy Laboratory Co., Ltd. Hybrid circuit and electronic device using same
US6169013B1 (en) 1997-03-07 2001-01-02 Sharp Laboratories Of America, Inc. Method of optimizing crystal grain size in polycrystalline silicon films
US6329270B1 (en) 1997-03-07 2001-12-11 Sharp Laboratories Of America, Inc. Laser annealed microcrystalline film and method for same
US6291837B1 (en) * 1997-03-18 2001-09-18 Semiconductor Energy Laboratory Co., Ltd. Substrate of semiconductor device and fabrication method thereof as well as semiconductor device and fabrication method thereof
JPH10275913A (ja) * 1997-03-28 1998-10-13 Sanyo Electric Co Ltd 半導体装置、半導体装置の製造方法及び薄膜トランジスタの製造方法
KR100560049B1 (ko) * 1997-05-10 2006-05-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 성막방법
US6541793B2 (en) 1997-05-30 2003-04-01 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor and semiconductor device using thin-film transistors
JP3376247B2 (ja) * 1997-05-30 2003-02-10 株式会社半導体エネルギー研究所 薄膜トランジスタ及び薄膜トランジスタを用いた半導体装置
US5926740A (en) * 1997-10-27 1999-07-20 Micron Technology, Inc. Graded anti-reflective coating for IC lithography
JPH11111998A (ja) * 1997-10-06 1999-04-23 Sanyo Electric Co Ltd 薄膜トランジスタの製造方法
KR100413569B1 (ko) 1997-11-28 2003-12-31 마쯔시다덴기산교 가부시키가이샤 반도체불순물의 활성화방법 및 활성화장치
EP1003207B1 (en) 1998-10-05 2016-09-07 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus, laser irradiation method, beam homogenizer, semiconductor device, and method of manufacturing the semiconductor device
US6277349B1 (en) * 1998-11-14 2001-08-21 C. Eric Westbrook Tridymite-based processing for high purity quartz
JP3658213B2 (ja) * 1998-11-19 2005-06-08 富士通株式会社 半導体装置の製造方法
US6863733B1 (en) 1999-07-15 2005-03-08 Nec Corporation Apparatus for fabricating thin-film semiconductor device
JP3393469B2 (ja) * 1999-07-15 2003-04-07 日本電気株式会社 薄膜半導体素子の製造方法及び薄膜半導体形成装置
JP4613373B2 (ja) * 1999-07-19 2011-01-19 ソニー株式会社 Ｉｉｉ族ナイトライド化合物半導体薄膜の形成方法および半導体素子の製造方法
JP4389359B2 (ja) * 2000-06-23 2009-12-24 日本電気株式会社 薄膜トランジスタ及びその製造方法
WO2002047863A1 (en) * 2000-12-15 2002-06-20 Xsil Technology Limited Laser machining of semiconductor materials
US6514778B2 (en) * 2001-01-31 2003-02-04 United Microelectronics Corp. Method for measuring effective gate channel length during C-V method
JP5088993B2 (ja) * 2001-02-16 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4993810B2 (ja) * 2001-02-16 2012-08-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2002252181A (ja) * 2001-02-22 2002-09-06 Sanyo Electric Co Ltd 多結晶半導体層の製造方法及びレーザアニール装置
JP5025057B2 (ja) * 2001-05-10 2012-09-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6358806B1 (en) * 2001-06-29 2002-03-19 Lsi Logic Corporation Silicon carbide CMOS channel
JP2003109773A (ja) * 2001-07-27 2003-04-11 Semiconductor Energy Lab Co Ltd 発光装置、半導体装置およびそれらの作製方法
JP2003163221A (ja) * 2001-11-28 2003-06-06 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
AU2002246316A1 (en) * 2002-04-08 2003-10-27 Council Of Scientific And Industrial Research Process for the production of neodymium-iron-boron permanent magnet alloy powder
JP3989761B2 (ja) 2002-04-09 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
US7038239B2 (en) 2002-04-09 2006-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and display device using the same
JP3989763B2 (ja) * 2002-04-15 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
KR100968496B1 (ko) * 2002-04-15 2010-07-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그 제조방법
US7242021B2 (en) * 2002-04-23 2007-07-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display element using semiconductor device
TWI269248B (en) * 2002-05-13 2006-12-21 Semiconductor Energy Lab Display device
TWI263339B (en) * 2002-05-15 2006-10-01 Semiconductor Energy Lab Light emitting device and method for manufacturing the same
US7256421B2 (en) 2002-05-17 2007-08-14 Semiconductor Energy Laboratory, Co., Ltd. Display device having a structure for preventing the deterioration of a light emitting device
US20050048706A1 (en) * 2003-08-27 2005-03-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
KR101176539B1 (ko) * 2003-11-04 2012-08-24 삼성전자주식회사 폴리 실리콘막 형성 방법, 이 방법으로 형성된 폴리실리콘막을 구비하는 박막 트랜지스터 및 그 제조방법
TWI306988B (en) * 2004-04-20 2009-03-01 Toppoly Optoelectronics Corp Method of improving polysilicon film crystallinity
JP4453021B2 (ja) * 2005-04-01 2010-04-21 セイコーエプソン株式会社 半導体装置の製造方法及び半導体製造装置
WO2007046290A1 (en) * 2005-10-18 2007-04-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8097877B2 (en) 2005-12-20 2012-01-17 Northwestern University Inorganic-organic hybrid thin-film transistors using inorganic semiconducting films
US8278739B2 (en) * 2006-03-20 2012-10-02 Semiconductor Energy Laboratory Co., Ltd. Crystalline semiconductor film, semiconductor device, and method for manufacturing thereof
TWI438823B (zh) * 2006-08-31 2014-05-21 Semiconductor Energy Lab 晶體半導體膜的製造方法和半導體裝置
US7662703B2 (en) * 2006-08-31 2010-02-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing crystalline semiconductor film and semiconductor device
JP4407685B2 (ja) * 2006-10-11 2010-02-03 セイコーエプソン株式会社 半導体装置の製造方法および電子機器の製造方法
JP4362834B2 (ja) * 2006-10-11 2009-11-11 セイコーエプソン株式会社 半導体装置の製造方法、電子機器の製造方法および半導体製造装置
KR101397567B1 (ko) * 2007-01-24 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체막의 결정화 방법 및 반도체장치의 제작방법
US7972943B2 (en) * 2007-03-02 2011-07-05 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US9177811B2 (en) 2007-03-23 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101009646B1 (ko) * 2007-08-01 2011-01-19 삼성모바일디스플레이주식회사 박막 트랜지스터 및 이를 구비한 표시 장치
JP5236929B2 (ja) * 2007-10-31 2013-07-17 富士フイルム株式会社 レーザアニール方法
US20100140768A1 (en) * 2008-12-10 2010-06-10 Zafiropoulo Arthur W Systems and processes for forming three-dimensional circuits
US20120298998A1 (en) 2011-05-25 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5327483A (en) 1976-08-27 1978-03-14 Hitachi Ltd Evalution of material structure
JPS588128B2 (ja) 1979-08-05 1983-02-14 山崎 舜平 半導体装置作製方法
US4266986A (en) * 1979-11-29 1981-05-12 Bell Telephone Laboratories, Incorporated Passivation of defects in laser annealed semiconductors
US5091334A (en) * 1980-03-03 1992-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPS5840331B2 (ja) 1980-03-31 1983-09-05 隆 河東田 アニ−リング処理に関する半導体の検査方法
JPS5840332B2 (ja) 1980-03-31 1983-09-05 隆 河東田 半導体のアニ−リング処理における制御方法
JPS57115856A (en) 1981-01-09 1982-07-19 Semiconductor Energy Lab Co Ltd Compound semiconductor device
JPH0658966B2 (ja) * 1982-05-17 1994-08-03 キヤノン株式会社 半導体素子
JPS6058675A (ja) 1983-09-12 1985-04-04 Seiko Epson Corp 薄膜半導体装置の製造方法
JPH07118443B2 (ja) 1984-05-18 1995-12-18 ソニー株式会社 半導体装置の製法
JPS60245173A (ja) 1984-05-18 1985-12-04 Semiconductor Energy Lab Co Ltd 絶縁ゲイト型半導体装置
US4727044A (en) * 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
DE3587100T2 (de) * 1984-10-09 1993-09-09 Fujitsu Ltd Verfahren zur herstellung einer auf der halbleiter-auf-isolator-technologie basierenden integrierten schaltung.
JPH0810668B2 (ja) 1985-10-31 1996-01-31 旭硝子株式会社 多結晶シリコン膜の製造方法
JPS6325913A (ja) 1986-07-17 1988-02-03 Nec Corp 半導体薄膜の製造方法
JPS63288010A (ja) 1987-05-20 1988-11-25 Sanyo Electric Co Ltd 固相エピタキシヤル成長方法
JPS6453553A (en) 1987-08-25 1989-03-01 Ricoh Kk Hydrogen treatment of thin film transistor
JPH01241862A (ja) 1988-03-24 1989-09-26 Sony Corp 表示装置の製造方法
JPH0281424A (ja) 1988-09-17 1990-03-22 Fuji Electric Co Ltd 多結晶シリコン薄膜製造方法
JPH02170522A (ja) 1988-12-23 1990-07-02 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2709376B2 (ja) * 1989-02-28 1998-02-04 株式会社 半導体エネルギー研究所 非単結晶半導体の作製方法
JPH02238617A (ja) 1989-03-10 1990-09-20 Seiko Epson Corp 半導体薄膜の結晶成長方法
JPH02239615A (ja) 1989-03-13 1990-09-21 Nec Corp シリコン膜形成装置
US5272361A (en) * 1989-06-30 1993-12-21 Semiconductor Energy Laboratory Co., Ltd. Field effect semiconductor device with immunity to hot carrier effects
JPH03109717A (ja) 1989-09-23 1991-05-09 Canon Inc 半導体薄膜の形成方法
US5278093A (en) * 1989-09-23 1994-01-11 Canon Kabushiki Kaisha Method for forming semiconductor thin film
JPH03246973A (ja) 1990-02-23 1991-11-05 Toshiba Corp 薄膜トランジスタおよびその製造方法
DE69127395T2 (de) * 1990-05-11 1998-01-02 Asahi Glass Co Ltd Verfahren zum Herstellen eines Dünnfilm-Transistors mit polykristallinem Halbleiter
US5210050A (en) * 1990-10-15 1993-05-11 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device comprising a semiconductor film
JPH04180617A (ja) 1990-11-15 1992-06-26 Ricoh Co Ltd 大結晶粒径の多結晶シリコンを製造する方法およびそれを使用した薄膜半導体
JPH04186635A (ja) 1990-11-17 1992-07-03 Seiko Epson Corp 薄膜半導体装置及びその製造方法

Also Published As

Publication number Publication date
JPH0824104B2 (ja) 1996-03-06
US5313076A (en) 1994-05-17
US6271066B1 (en) 2001-08-07
JPH0722311A (ja) 1995-01-24
KR920018965A (ko) 1992-10-22

Similar Documents

Publication Publication Date Title
KR960001608B1 (ko) 반도체 재료 및 그 제작 방법과 박막 트랜지스터
US7435635B2 (en) Method for crystallizing semiconductor material
KR960001466B1 (ko) 반도체 재료 및 그 제작 방법 그리고 박막 트랜지스터
US5962869A (en) Semiconductor material and method for forming the same and thin film transistor
KR950010282B1 (ko) 산화막 형성 방법
JP3963961B2 (ja) 半導体装置の作製方法
US8703531B2 (en) Manufacturing method of oxide semiconductor film and manufacturing method of transistor
US6562672B2 (en) Semiconductor material and method for forming the same and thin film transistor
KR100457412B1 (ko) 다결정반도체막의 형성방법
JP3986781B2 (ja) 薄膜トランジスタの作製方法
JP3942853B2 (ja) 半導体材料製造装置
JP2840802B2 (ja) 半導体材料の製造方法および製造装置
JPH08204208A (ja) 結晶性シリコン半導体装置の製造方法
JP3986772B2 (ja) 薄膜トランジスタの作製方法
KR960001165B1 (ko) 반도체 장치 제조 방법 및 반도체 재료 형성 방법
JP3874815B2 (ja) 半導体装置の作製方法
JP3987311B2 (ja) 薄膜トランジスタの作製方法
JP3987062B2 (ja) 薄膜トランジスタの作製方法
JP3986771B2 (ja) 結晶性シリコン膜の作製方法
JP3987310B2 (ja) 結晶性シリコン膜の作製方法
JP4214989B2 (ja) 半導体装置の製造方法
JP2000311857A (ja) 半導体薄膜およびそれを用いた薄膜半導体装置
JP2000294507A (ja) 半導体薄膜およびそれを用いた半導体装置
JPH0851220A (ja) 半導体材料およびその作製方法
JPH10144608A (ja) 半導体薄膜およびそれを用いた半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120202

Year of fee payment: 17

EXPY Expiration of term