KR950010282B1 - 산화막 형성 방법 - Google Patents

산화막 형성 방법 Download PDF

Info

Publication number
KR950010282B1
KR950010282B1 KR1019910001992A KR910001992A KR950010282B1 KR 950010282 B1 KR950010282 B1 KR 950010282B1 KR 1019910001992 A KR1019910001992 A KR 1019910001992A KR 910001992 A KR910001992 A KR 910001992A KR 950010282 B1 KR950010282 B1 KR 950010282B1
Authority
KR
South Korea
Prior art keywords
gas
oxide film
forming
field effect
sputtering
Prior art date
Application number
KR1019910001992A
Other languages
English (en)
Inventor
슌페이 야마자끼
장 홍용
Original Assignee
가부시끼가이샤 한도다이 에네르기 겐뀨쇼
슌페이 야마자끼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2026824A external-priority patent/JP2585118B2/ja
Priority claimed from JP18127290A external-priority patent/JP2898365B2/ja
Application filed by 가부시끼가이샤 한도다이 에네르기 겐뀨쇼, 슌페이 야마자끼 filed Critical 가부시끼가이샤 한도다이 에네르기 겐뀨쇼
Application granted granted Critical
Publication of KR950010282B1 publication Critical patent/KR950010282B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/10—Glass or silica
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02131—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being halogen doped silicon oxides, e.g. FSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2
    • H01L21/31612—Deposition of SiO2 on a silicon body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31629—Deposition of halogen doped silicon oxide, e.g. fluorine doped silicon oxide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate

Abstract

내용 없음.

Description

산화막 형성 방법
제1a도 내지 제1e도는 본 발명에 따른 제조 단계를 도시한 도면.
제2도는 종래의 박막 트랜지스터를 개략적으로 도시한 단면도.
제3도는 게이트 절연막의 형성 동안 계면 레벨 밀도 대 Ar가스 비율을 나타내는 그래프.
제4도는 게이트 절연막의 형성 동안의 플랫 대역 전압 대 Ar가스 비율을 나타내는 그래프.
제5a도는 게이트 절연막의 형성 동안 프랫 대역 전압 사이의 차이 대 플루오르화물 가스의 비율을 나타내는 그래프.
제5b도는 게이트 절연막의 형성 동안 유전 강도 대 플루오르화물 가스의 비율을 나타내는 그래프.
제6a도는 본 발명에 따른 스퍼터링(sputtering) 동안 사용된 마그네트론 RF스퍼터링 장치를 도시하는 개략도.
제6b도는 제6a도에 도시된 장치에 제공된 자계 유도 수단의 배열을 도시한 설명도.
제7도는 종래 기술의 실리콘 산화물의 망조직을 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 32 : 진공 시스템
33 : 금속 홀더 35a : RF소스
35b : 매칭 박스 36 : 기판 홀더
37 : 셔터 38 : 가스 공급 시스템
39 : 밀폐 수단
본 발명은 산화막의 형성 방법 특히, 산화막을 이용하는 전자 장치의 제조 방법에 관한 것이다.
최근, 연구가들은 비-단결정(non-single) 반도체 박막을 이용하는 박막 트랜지스터에 관심을 갖고 있다.
종래에는, 위와 같은 비-단결정 반도체 박막이 화학증착에 의해 절연 기판상에 형성되었으며, 그에 따라 상기 박막 형성동안 온도가 450℃ 또는 그 이하 정도로 낮아졌다. 따라서, 소다-석회 유리, 보로-실리케이트(boro-silicate) 유리 등이 기판으로 사용될 수 있다.
최근 연구가들에게 관심을 끄는 박막 트랜지스터는 MOS전계 효과 트랜지스터(MOS FET)와 동일한 기능을 가진 FET이다. 상기 박막 트랜지스터의 크기는 단지 당해 트랜지스터를 구성하는 반도체 박막의 형성에 사용될 장치의 크기에 의해서만 제한되며, 그에 따라 대형 기판 상에 트랜지스터를 형성하는 것이 쉬워진다. 위와 같은 대형 박막 트랜지스터는 신뢰성이 있다. 예컨대, 대형 박막 트랜지스터는, 1차원 또는 2차원 영상 센서등의 스위칭 소자, 또는 매트릭스 형태의 다수의 픽셀을 가진 액정 디스플레이의 스위칭 소자로서 사용될 수 있다.
반도체 박막에 의해 종래의 미세 처리를 실행하는 것은 가능하다. 따라서, 상기 박막 트랜지스터는 예컨대 포토리소그래피 기술과 같은 종래의 미세 처리에 의해 형성될 수 있다. 모놀리식 IC 일부의 기능 소자로서 집적된 박막 트랜지스터를 만들 수도 있다.
제2도에서, 종래의 박막 트랜지스터의 전형적인 구조가 개략적으로 도시된다.
소스 전극(24) 및 드레인 전극(25)이 유리로 만들어진 절연 기판(20) 상에 제공되고, 소스 영역(22) 및 드레인 영역(23)이 각각 소스 전극(24)과 드레인 전극(25) 상에 제공되며, 비-단결정 반도체 박막(21)은 기판(20) 상에 제공되고, 게이트 절연막(26)은 반도체 박막(21) 상에 제공되며, 게이트 전극(27)은 게이트 절연막(26) 상에 제공된다.
상기 박막 트랜지스터에서, 소스 영역(22)과 드레인 영역(23) 사이로 흐르는 전류는 게이트 전극(27)에 인가된 전압에 의해 제어된다.
위와 같은 박막 트랜지스터를 구성하는 게이트 산화막은 반도체 물질을 열산화에 노출시키거나 또는, 감소된 분위기압등 하에서의 열 CVD에 의해 종래의 방식으로 형성된다.
상기 박막 트랜지스터의 전기적 특성은 반도체 막의 채널 영역의 질과 게이트 절연막의 질에 크게 의존한다. 이 때문에, 특별히 양질의 게이트 절연막이 갈망되어 왔다.
반도체 물질을 열산화에 노출하거나 또는 감소된 분위기압 하에서의 열 CVD에 의해서 게이트 산화막을 형성하는 경우, 게이트 절연막의 형성 동안 온도는 양호한 전기적 특성을 가진 박막 트랜지스터를 얻기 위하여 약 600℃ 정도의 고온이어야 한다. 그에 따라, 석영 유리와 같은 내열성 기판 물질이 비싼 가격에도 불구하고 사용되어야 했다.
저온에서 게이트 절연막을 형성하는 방법에 관하여, 스퍼터링용 아르곤 가스를 이용하는 스퍼터링 방법 및 플라즈마 CVD가 널리 공지되어 있다. 이 스퍼터링 방법은 다량의 아르곤을 포함하는 분위기 특히, 100 내지 80% 부피 Ar원자와 0 내지 10% 부피 산소를 포함하는 분위기에서 실행된다. 이는 예를 들면 1Ar원자와 같은 하나의 불활성 가스 원자의 충돌에 의해 한 원자 또는 한 떼의 원자가 목표물로 부터 이동될 가능성이 높기 때문이다(즉, Ar가스의 스퍼터링 수득율이 높기 때문이다). 그러나 플라즈마 CVD와, 다량의 아르곤을 이용하는 스퍼터링 방법 모두에서, 게이트 절연막은 CVD 또는 스퍼터링 동안 목표물에 포함되었거나 실(chamber) 내에 존재하는 다수의 원소(예를 들면 Ar과 같은 불활성 가스 원소)를 포함하며, 결국 게이트 절연막에서 고정된 전하를 발생하게 된다. 더 나아가, 원소의 이온은 박막 트랜지스터에서 활성화된 층의 표면에 충격을 주어, 표면을 손상시킨다. 여기에 잇따라 활성화된 층과 게이트 절연막의 혼합 층이 활성화된 층과 게이트 절연막 사이의 접촉면 근방에 형성된다. 그 결과, 계면 레벨이 상기 접촉면에서 형성되고, 미세한 특성을 가진 박막 트랜지스터가 위와 같은 방법 중 어느 것에 의해서도 얻어질 수 없게 된다.
광 CVD 방법에 의해 게이트 절연막을 형성하는 것이 시도되어 왔으며, 이때 게이트 절연막의 계면 레벨밀도는 약 2×1010ev-1cm-2으로 열 산화막에서의 계면 레벨 밀도와 거의 동일하다. 그러나, 광 CVD 방법은 장시간을 요하며, 환원하면 막형성 속도가 극도로 느려, 산업 응용에 적합하지 않았다.
제7도에는, 대량의 아르곤을 포함하는 분위기에서의 스퍼터링에 의해 형성된 실리콘 산화물의 망조직이 도시된다. 도면에서 O는 산소 또는 실리콘을 나타내고, X는 실리콘의 불포화 결합(dangling bond)을 나타낸다. 게이트 절연막을 포함하는 실리콘 산화막은 실리콘 산화막 안에 고정된 전하량이 클 때에는 밀도가 높지 않다. 상기 실리콘 산화막 안에 실리콘의 불포화 결합의 수가 커지면 커질수록, 고정된 전하의 량은 더 많아진다. 그리고 또한 실리콘 산화막에서 Ar+의 수가 많으면 많을 수록 고정된 전하 량은 더 많아진다. Ar+와 Ar은 제7도에 도시된 바와 같이 실리콘 산화물 망조직 내부에 머무는 경향이 있다(Ar+와 Ar은 망조직에서 Si 또는 O를 치환하지 않으려는 경향이 있다). 실제로, 다수의 실리콘 불포화 결합은 다량의 아르곤을 포함하는 분위기에서 스퍼터링에 의해 실리콘 산화막이 형성될 때 실리콘 산화막에서 발생되는 경향이 있다. 이는 부분적으로는 실리콘 산화물 망조직 내에 존재하는 Ar 또는 Ar+에 의해 실리콘 산화막에서 내압이 발생하기 때문이며, 부분적으로는 스퍼터링 동안 실리콘 산화막과 아르곤의 충격에 의해 실리콘 산화막에 결함이 형성되기 때문이다.
본 발명의 한 목적은 스퍼터링에 의해 고밀도 산화막을 형성하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 스퍼터링에 의해 고밀도 게이트 산화막을 형성하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 저온에서 고성능의 박막 트랜지스터를 제조하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 저온에서 고신뢰도의 박막 트랜지스터를 제조하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 저렴한 비용으로 고성능의 박막 트랜지스터를 제조하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 저렴한 비용으로 고신뢰도의 박막 트랜지스터를 제조하는 방법을 제공하는 것이다.
본 발명에 따른 산화막은 스퍼터링에 의해 형성되며, 그 형성은 저온에서 실행될 수 있다.
본 발명에 따른 게이트 산화막은 스퍼터링에 의해 형성되며, 그 형성은 저온에서 실행될 수 있다.
상기 스퍼터링은 불활성 가스와 산화물 가스를 포함하는 분위기 또는, 불활성 가스, 산화물 가스 및 할로겐 원소를 함유한 가스를 포함하는 분위기에서 실행되며, 이때 불활성 가스의 비율은 상기 분위기 중에서 작다. 상기 불활성 가스가 스퍼터링 동안 분위기 중에서 큰 비율을 차지할 경우, 형성된 산화막은 다수의 불활성 가스 원소를 포함하며, 결국 산화막에서 고정된 전하를 발생시키게 된다. 특히, 아르곤과 같은 큰 질량의 많은 불활성 가스를 포함하는 분위기에서 스퍼터링하는 경우, 불활성 가스는 막형성 동안 산화막과 충돌하여, 산화막 안에 많은 결함을 유발한다. 그 결과, 고정된 전하가 결함으로 인해 발생된다.
값싼 소다-석회 유리가 기판으로 이용될 때, 그러한 기판 상에 형성된 소자는 저온에서 제조되어야 하며, 그에 따라 고성능의 고신뢰도를 가진 소자가 소다-석회 유리에 의해 질이 저하되지 않는다. 산화막을 포함하는 소자의 제조시, 산화막은 본 발명에 따른 스퍼터링에 의해 형성되거나 또는, 이어서 레이저나 레이저 펄스에 의해 추가로 더 어닐링(annealing)될 수 있다. 더 나아가, 반도체층을 포함하는 소자의 제조시, 반도체층은 레이저 또는 레이저 펄스에 의해 어닐링 될 수도 있다. 산화막과 반도체층은, 레이저 에너지가 매우 집중되고 또한 기판의 온도가 레이저 어닐링 동안 300℃를 초과하지 않아 레이저 어닐링 동안 고온으로 상승되지 않으며 그에 따라 값싼 소다-석회 유리가 기판으로 사용될 수 있다.
스퍼터링에 의해 형성된 게이트 산화막에 관하여, 스퍼터링 동안의 아르곤 가스의 비와, 활성층 및 게이트 산화막 사이의 접촉면에서의 계면 레벨 사이의 관계와, 스퍼터링 동안의 아르곤 가스의 비와 플랫 대역 전압 사이의 관계가 연구된다. 이 연구 결과로, 계면 레벨과 플랫 대역 전압이 아르곤 가스의 비율에 크게 의존한다는 사실이 발견되었다. 상기 계면 레벨은 게이트 산화막의 성능에 영향을 미친다.
제3도는 계면 레벨 대 아르곤 가스의 비율을 나타내는 그래프이다. 이 경우 아르곤 가스의 비율은 스퍼터링에 의해 절연 게이트 전계 효과 트랜지스터를 구성하는 게이트 절연막의 형성 동안 분위기 안에서의 아르곤 가스 대 아르곤 가스와 산소(산화 가스)를 포함하는 전체 가스의 부피비를 의미한다. 상기 부피비가 50% 또는 그 이하일 때, 형성된 막의 계면 레벨 밀도는 제3도에서 명백히 나타난 바와 같은 100%의 아르곤 분위기를 이용하는 경우 밀도의 약 1/10이다. 제4도는 플랫 대역 전압 대 아르곤 가스의 비율을 나타낸 그래프이다. 실리콘 산화막은 본 발명의 방법에 의해 실리콘 반도체상에 형성되었으며, 그 후 1mmφ의 알루미늄 전극이 전자빔 침전에 의해 실리콘 산화막 상에 형성되어, 절연 게이트 전계 효과 트래지스터가 완성되었다.
제4도에서의 아르곤 가스의 비율은, 스퍼터링에 의해 실리콘 산화막(즉, 게이트 절연막)의 형성 동안 분위기에서의 아르곤 가스 대 아르곤과 산소(산화 가스)를 포함하는 전체 가스의 부피비를 의미한다. 상기 플랫 대역 전압은 게이트 절연막에 존재하는 고정된 전하량에 의존한다. 상기 플랫 대역 전압은 고정된 전하의 량이 많아짐에 따라 높아지는 경향이 있다. 또한, 상기 플랫 대역 전압은 고정된 전하량이 작아짐에 따라 작아지는 경향이 있다. 제4도에서 알 수 있듯이, 0% 아르곤 가스 분위기(즉, 100% 산소 분위기)에 대응하는 플랫 대역 전압은 1.0V이고, 이것은 이상적 C-V 특성의 플랫 대역 전압의 값(이후, 이상적 전압이라 칭함)이다. 즉, 실리콘 산화막 형성이 0% 아르곤(즉 100% 산소)을 포함하는 분위기에서 실행될 때, 이상적 C-V 특성을 갖는 소자가 제조될 수 있다.
위에서 설명한 바와 같이, 비교적 적은 량의 아르곤을 포함한 분위기에서 스퍼터링에 의해 게이트 절연막을 형성하는 것이 바람직하다.
부피비가 단지 20%일 때, 플랫 대역 전압은 제4도에 도시된 바와 같이 이상 전압에 가까와진다. 제3도 및 4도에서 알 수 있는 바와 같이, 산화 가스와 불활성 가스를 포함하는 스퍼터링 분위기의 경우, 산화 가스는 스퍼터링 분위기의 50% 이상, 양호하게는 80% 이상, 전형적으로는 100%를 차지해야 한다. 산화 가스, 불활성 가스 및 할로겐 원소를 함유한 가스를 포함하는 스퍼터링 분위기의 경우, 할로겐 원소를 함유한 가스와 산화물 가스는 스퍼터링 분위기의 50% 이상, 양호하게는 80% 이상, 전형적으로는 100%를 점유해야 한다.
1 내지 2Ωcm의 P형 단결정 실리콘 기판과, 본 발명의 방법에 의해 상기 기판 상에 형성된 할로겐 원소를 포함하는 실리콘 산화막 및 이 실리콘 산화막 위에 형성된 1mmφ의 알루미늄 전극(게이트 전극)을 각각 포함하는 샘플 A와 샘플 B가 준비되었다. 샘플 A와 샘플 B는 그 후 300℃에서 어닐링되었다. 샘플 A에 관해서, 부 바이어스 전압이 2×106v/cm의 샘플 A의 게이트 전극에 대해 150℃에서 30분간 인가되는 BT(바이어스-온도)처리(A)가 실행되었다. 샘플 B에 관해서는, 부 바이어스 전압 대신 정 바이어스 전압이 인가된다는 점을 제외하면 BT처리(A)와 동일한 BT(바이어스-온도)처리(B)가 실행되었다. 상기 BT처리(A) 후의 샘플 A의 플랫 대역 전압 VA과 BT처리(B) 후의 샘플 B의 플랫 대역 전압 VB간의 차는 9V였다(이후, 상기 차는 ΔFB(=│VA-VB│로 지칭됨). ΔFB가 9V 만큼 컸던 이유는 알칼리 이온 예를 들면 나트륨 이온과 같은 양이온이 샘플 형성 동안 샘플에 포함되었기 때문이다. 그러나, 예컨대 플루오르와 같은 아주 소량의 할로겐 원소가 샘플 형성 동안 첨가되었을 때, ΔFB의 값은 크게 감소되었다. 이것은 알칼리 이온과 같은 양 이온이, 다음 식에 의해 알 수 있듯이, 첨가된 할로겐 원소에 의해 전기적으로 중화되기 때문이다.
Na'+F-→ NaF
Si-+F-→ Si-F
그 외에도, 실리콘의 불포화 결합은 플루오르와 같은 첨가된 할로겐 원소에 의해 중화될 수 있다. 실리콘의 불포화 결합은 또한 수소에 의해 중화될 수 있다. 그러나, 중화에 의해 얻어진 Si-H 결합은 다시 강한 전계(예를 들면 BT처리)에 의해 또 다시 분해되어, 결국 실리콘의 불포화 결합이 또 다시 나타나서, 계면 레벨을 나타내게 된다. 그러므로, 플루오르를 사용한 중화가 선호된다.
제5a도는 ΔFB와 플루오르화물 가스 사이의 관계를 나타내는 그래프이다. ΔFB의 측정이, 플루오르화물 가스와 산화 가스를 포함하는 분위기에서의 스퍼터링에 의해 실리콘 산화막의 형성이 실행된다는 점을 제외하고는, 샘플 A 및 샘플 B와 동일한 방식으로 준비되었던 샘플들에 대하여 실행되었다. 제5b도는 플루오르화물 가스의 비율과, 1μA의 누설 전류에 상응하는 v/cm의 단위의 전압 그래디언트(voltage gradient)로 정의되는 유전 강도 사이의 관계를 도시한 것이다.
상기 유전 강도의 측정은, 실리콘 산화막의 형성이 플루오르화물 가스와 산화 가스를 포함하는 분위기에서의 스퍼터링에 의해 실행되었다는 점을 제외하고는 샘플 A 및 B와 동일한 방식으로 준비된 샘플에 대하여 실행되었다. 제5a도 및 제5b도에서, 플루오르화물 가스의 비율은 분위기 안에서의 플루오르화물 가스 대 산화 가스 및 플루오르화물 가스를 포함하는 전체 가스의 부피비를 의미한다.
플루오르화물 가스의 비율과 유전 강도 사이의 관계에 있어서 편차(dispersion)가 존재했다. 제5b도의 그래프에, 유전 강도 값과 그 편차 범위(σ값)가 도시된다. 플루오르화물의 비율이 20% 부피를 초과할 때, 얻어진 실리콘 산화막의 유전 강도는 더 낮아지고, σ값은 증가된다. 따라서, 첨가된 할로겐 원소의 비율은 양호하게도 단지 20% 부피, 보다 양호하게는 본 발명의 경우 0.2 내지 10% 부피의 범위가 된다. SIMS(Secondary Ion Mass Spectroscopy)에 따라, 상기 막에서 플루오르의 양은 막 형성 동안 1% 부피의 플루오르 대 산소의 비에 플루오르를 첨가하는 경우 1 내지 2×1020cm-3이 되는 것으로 측정되었다. 이 측정을 통해, 플루오르는 스퍼터링에 의한 막형성 동안 첨가될 때 실리콘 산화막에 쉽게 포함되는 원소임을 알았다. 그러나, 앞서 언급했듯이, 플루오르가 예컨대 20% 부피 이상으로 너무 많이 첨가되었을 때, 얻어진 실리콘 산화막은 질이 저하되었고, 막의 유전 강도는 큰 편차로 낮아졌다.
본 발명에서, RF스퍼터링 방법, DC스퍼터링 방법 등과 같은 여러 방법이 스퍼터링 방법으로서 채택될 수도 있다. 그러나, RF마그네트론 스퍼터링 방법은 스퍼터링 목표물이 SiO2또는 인조 석영과 같은 낮은 전도도를 가진 산화물로 만들어질 때 적절한 방전을 유지하는데 적합하다.
본 발명에서 사용된 산화 가스로는 산소, 오존, 일산화 디니트로겐(dinitrogen monoxide)(질소 산화물) 등이 선호된다. 오존이나 산소의 경우에, 오존에서의 산소 원자 또는 산소는 얻어진 산화막 안에 포함될 수 있다. 한편, 상기 산소 원자는 얻어진 산화막 안에서 고정 전화를 유발하지 않는데 왜냐하면, 이들 산소 원자가 상기 산화막의 주성분이기 때문이다. 따라서, 비교적 적은 불순물 원자를 포함한 극도로 미세한 산화막이 얻어질 수 있다. 그 외에도, 산소 원자의 질량이 한 개의 Ar원자의 질량보다 작기 때문에, 위와 같은 산소 원자가 막 형성 동안 기판상에 형성되는 산소와 충돌할지라도, 산화막 안에 결함은 거의 초래되지 않는다. 따라서, 우수한 산화막이 얻어질 수 있다.
할로겐 원소를 포함하는 가스에 관하여, 질소 플루오르화물(NF3, N2F4), 수소 플루오르화물(HF), 플루오르(F2), 또는 플레온 가스로 구성된 그룹으로 부터 선택된 플루오르화물 가스가 사용될 수 있다. NF3는 쉽게 분해되고 사용이 편리함으로 선호된다. 대안으로는, 사염화탄소(CCl4), 염소(Cl2), 염화 수소(HCl) 등으로 구성된 그룹으로 부터 선택된 염화 가스가 사용될 수 있다. 예를 들면, 질소 플루오르화물과 같은 할로겐 원소를 포함하는 가스 대 산화 가스의 비율은 본 발명에서 양호하게는 0.2 내지 20% 부피가 좋다. 이들 할로겐 원소는 실리콘 산화막에 존재하는 나트륨과 같은 알킬리 이온을 효과적으로 중화시키고, 열처리에 의해 실리콘의 불포화 결합을 중화시킨다. 이와 반대로, 실리콘 산화막에 첨가된 할로겐 원소가 너무 많으면, 실리콘 산화막이 예컨대 SiF4와 같은 산화막 함유 가스의 형태로 다소 제거될 가능성이 있다. 이러한 이유로, 실리콘 산화막에서 할로겐 원소 대 실리콘 비율은 0.1 내지 5원자%인 것이 좋다.
비교적 적은 불순물을 포함하는 게이트 절연막을 얻기 위하여 스퍼터링 동안 고순도의 물질을 사용하는 것이 선호된다. 예컨대, LSI용 기판으로 사용도는 고순도 실리콘과 같이 4N이나 되는 인조 석영 등이 스퍼터링 목표물로서 가장 양호하다.
그 외에, 불순물이 게이트 절연막에 들어가는 것을 방지하기 위하여 5N이나 되는 고순도의 가스가 스퍼터링용으로 사용되는 것이 좋다.
[실시예 1]
제6a도에 대해 언급하건대, 본 발명에 따른 산화막 또는 전자 장치 제조시 사용하기에 적합한 2차원 형태의 마그네트론 RF스퍼터링 장치가 도시된다. 상기 장치는 진공실(31), 각각 밸브(32a 및 32c)가 제공된 터보 분자 펌프(32b)와 회전 펌프(32d)로 구성된 배기 시스템(32), 홀더 위에 목표물을 지지하도록 진공실(31)의 하부측에 고정되며 냉각제가 목표물(34)을 냉각시키도록 흐르는 내부 회로(33a)가 형성되고 다수의 영구자석(33b)이 제공된 금속 홀더(33), RF에너지를 홀더(33)에 공급하기 위하여 매칭 박스(35b)를 구비하는 RF(예를 들면 13.56MHz원)(35a)으로 구성된 에너지 공급원(35), 피복될 기판(1)을 지지하기 위하여 진공실(31)의 상부 위치에 설치된 기판 홀더(36), 기판 홀더(36)에 삽입된 가열기(36a), 기판(1)과 목표물(34) 사이에 끼어 있는 셔터(37) 및 가스 공급 시스템(38)을 포함한다. 참조번호(39)는 진공실(31)의 기밀(air-tight) 구조를 보장하기 위해 밀폐 수단을 나타낸다. 기판(1) 상에 실제로 침전되기에 앞서, 목표물에서 발생하는 불순물이 기판(1)과 목표물(34) 사이에 삽입된 셔터(37) 상에 스퍼터링되어 침전되고, 그 후 셔터는 기판(1) 상에 정상적으로 침전될 수 있게 하기 위하여 제거된다. 상기 자석(33b)은 상단에 N극을, 하단에 S극을 갖도록 방향이 정해지며 전자를 기판(1)과 목표물(34) 사이의 스퍼터링 영역 안에 한정시키기 위하여 제6b도에 도시된 바와 같은 원형으로 수평 배치된다.
제1a도 내지 제1e도에 대해서 언급하건대, 본 발명에 따른 박막 트래지스터의 제조 단계가 도시된다.
이 실시예에서, 값싼 소다-석회 유리가 기판(1)으로 사용되었다. 상기 기판(1) 상에서 I형 비-단결정 반도체층이 공지된 플라즈마 CVD에 의해 형성되었다. 다음은 상기 반도체층의 형성 조건이다.
Figure kpo00002
상기 반도체층은 금속 마스크를 갖는 반도체 섬으로 패턴화 된다.
상기 패터닝은 금속 마스크 대신 공지된 포토리소그래피 기술로 실행될 수 있다. 제1a도 내지 제1e도에서, 참조번호(2)는 반도체 섬 중의 하나를 나타낸다.
이 때, 제1b도에 도시된 바와 같이, 비-단결정 반도체 섬(2)은 이 섬(2)을 엑시머(excimer) 레이저 광(3)으로 방사함으로써 형성될 소자 영역의 크기와 거의 동일한 결정 크기의 단결정 또는, 큰 결정 크기의 다결정으로 결정화되었다.
다음은 엑시머 레이저 광(3)의 방사 조건이다.
Figure kpo00003
이때, 공지된 플라즈마 CVD방법에 의해 I형 반도체 섬(2)의 전체 표면 상에 N형 비-단결정 반도체층이 형성되며, 계속해서 제1c도에 도시된 바와 같이 소스 영역(4) 및 드레인 영역(5)으로 패턴화되었다. 다음은 N형 비-단결정 반도체층의 형성 조건이다.
Figure kpo00004
상기 조건에 관하여, 다량의 H2가스가 상기 가스를 희석하는데 사용되었고, RF전력이 비교적 높아짐으로써, 형성된 N형 반도체층은 미소결정을 포함하였으며 따라서 저전기 저항을 갖게 되었다.
그 후, 게이트 절연막(6)이, RF스퍼터링 방법에 의해 제6a도에 도시된 스퍼터링 장치에서 300℃ 또는 그 이하의 온도에서 기판 상에 I형 및 P형 반도체층을 겹침으로써 기판 상에 700Å의 두께로 형성되었다. 그 다음, 게이트 절연막(6)은 포토리소그래피 기술에 의해 패턴화되어, 제1d도에 도시된 바와 같이, 소스 및 드레인 영역과의 접촉을 위한 접촉 구멍(7 및 8)을 얻게 되었다. 다음은 게이트 절연막(6)의 형성 조건이다.
Figure kpo00005
게이트 절연막의 특성은 다음과 같다.
Figure kpo00006
그 다음, 게이트 전극(9), 소스 전극(10) 및 드레인 전극(11)이 제1e도에 도시된 바와 같이 Al으로 부터 형성되어, 박막 트랜지스터가 완성되었다.
본 실시예에 따른 박막 트랜지스터의 임계 전압(이후, 단순히 Vth로 지칭됨)은 1V 또는 그 이하로 될 수 있다. 이와 반대로, 게이트 절연막이 100% Ar가스 분위기 하에서 형성되었다는 점을 제외하면 상기 박막 트랜지스터와 유사한 박막 트랜지스터의 경우, 임계 전압의 1V 또는 그 이하로 될 수 없다.
게이트 전압이 고정된 주기 내에 본 실시예에 따라 박막 트랜지스터에 인가된 후, Vth가 측정되었다. 그 결과, 게이트 전압이 1000시간 동안 인가된 후 조차도, Vth의 변화율은 단지 약 0.3이었으며, 즉, 본 실시예에 따른 박막 트랜지스터의 Vth변화율을 열 산화로 형성된 게이트 절연막을 가진 박막 트랜지스터의 Vth변동율과 거의 동일하였다. 이 결과로 부터, 게이트 절연막(6)에서의 국부화된 레벨과, 게이트 절연막(6)과 반도체 섬(2) 사이의 계면 레벨은 거의 형성되지 않았음이 이해된다.
본 발명에 따라 형성된 박막 트랜지스터의 이동도는 100cm2/VㆍS였다.
이 실시예에서, 게이트 절연막(6)은 0%의 Ar가스를 포함하는 분위기에서의 스퍼터링에 의해 형성되었다. 그러나, 아르곤 비율 RAr이 0%＜RAr＜20%인 분위기에서의 스퍼터링에 의해 게이트 절연막을 형성하는 경우 박막 트랜지스터의 특성으로 야기되는 문제점은 전혀 없었다. 이와 같은 RAr범위의 경우, 목표물과 기판 사이의 간격은 0% Ar분위기의 경우에 비교했을 때, 긴 길이로 되도록 조정된다. 그에 따라, 0% Ar분위기의 사용에 의해 형성된 게이트 절연막의 질과 동일한 질이 얻어질 수 있다.
더 나아가, 20% 또는 그 이하의 Ar가스를 포함하는 분위기 사용에 의해 형성된 데이트 절연막이 엑시머 레이저 광으로 방사되어 플래쉬 어닐링(flash annealing)될 때, Ar원자는 게이트 절연막으로 부터 제거되며, 따라서 고정된 전하가 게이트 절연막에서 감소되었다. 또한, 게이트 절연막으로 향한 엑시머 레이저 광이 에너지량이 증가되었을 때, 게이트 절연막은 어닐링될 수 있고 동시에 그 아래에 있는 반도체층이 결정화되어 제도 단계의 수가 감소될 수 있으며 즉, 제1b도에 도시된 엑시머 광(3)의 방사에 의해 반도체 섬(2)을 결정화하는 단계가 생략될 수 있다.
이 실시예에서, 배기 시스템으로 부터 기름 등의 역확산(back-diffusion)을 유발하지 않는 터보-분자 펌프가 박막 트랜지스터를 형성하기 위한 진공 장치를 배기시키도록 회전 펌프와 조합하여 사용되며, 그에 따라 게이트 절연막과 그 아래에 있는 반도체층의 특성에 대해 영향을 미치지 않게 되었다. 이 실시예에서, 극히 미세한 특성의 박막 트랜지스터가 저온에서 형성될 수 있었다.
더 나아가, 게이트 절연막에서의 고정된 전하의 발생은 위에서 설명된 바와 같이 회피될 수 있으며, 그에 따라 장시간 사용하기에 특정 변화가 작고 신뢰도가 높은 박막 트랜지스터를 제공하기에 이르렀다.
이 실시예에서, 스퍼터링에 의해 게이트 절연막을 형성하기 위하여, SiO2가 목표물로서 사용되었다. SiO2목표물 대신, 예를 들면 순도가 99.999% 또는 그 이상인 단결정 실리콘 또는 다결정 실리콘과 같은 고순도 실리콘이 목표물로서 사용될 수도 있다.
[실시예 2]
제1a도 내지 제1e도에는 본 실시예에 따른 박막 트랜지스터의 제조 단계가 설명된다.
이 실시예에서, 실리콘 산화물이나 실리콘 질화물과 같은 차단층이 제공된 소다-석회 유리가 기판(1)으로서 사용되었다. 상기 기판(1) 상에서, I형 비-단결정 반도체층이 공지된 플라즈마 CVD에 의해 형성되었다. 다음은 상기 반도체층의 형성 조건이다.
Figure kpo00007
반도체층은 금속 마스크와 함께 반도체 섬으로 패턴화 되었다.
상기 패턴화는 금속 마스크 대신 공지의 포토리소그래피 기술에 의해 실행될 수도 있다. 제1a도 내지 제1e도에서, 참조번호(2)는 반도체 섬 중의 하나를 나타낸다.
따라서, 제1b도에 도시된 바와 같이, 비-간결정 섬(2)은 엑시머 레이저 광(3)으로 섬(2)를 방사함으로써, 형성될 소자 영역의 크기와 거의 동일한 결정 크기의 단결정 구조 또는 큰 결정구조를 가진 다결정 구조로 결정화되었다. 다음은 엑시머 레이저 광(3)의 방사 조건이다.
Figure kpo00008
그 다음, N형 비-단결정 반도체층이 공지된 플라즈마 CVD에 의해 I형 반도체 섬(2)의 전체 표면 상에 형성되며, 계속해서 제1c도에 도시된 바와 같이 소스 영역(4)과 드레인 영역(5)으로 패턴화되었다. 다음은 N형 비-단결정 반도체층의 형성 조건이다.
Figure kpo00009
상기 조건에 관하여, 다량의 H2가스가 상기 가스를 희석시키는데 사용되며, RF전력이 비교적 높아져, 형성된 N형 반도체층은 미정질을 포함하였고 따라서 저전기 저항을 가졌다.
이때, 플루오르를 포함하는 게이트 절연막(6)은, RF스퍼터링 방법에 의해 제6a도에서 설명된 스퍼터링 장치에서 300℃ 또는 그 이하에서 플루오르를 포함하는 반응 가스를 사용하여 I형 및 N형 반도체층 기판 상에 중첩함으로써 1000Å의 두께로 형성되었다. 계속해서, 상기 게이트 절연막(6)은 포토리소그래피 기술에 의해 패턴화 되어, 제1d도에 도시된 바와 같이 소스 영역 및 드레인 영역과의 접촉을 위한 접촉 구멍(7 및 8)을 만들게 되었다. 다음은 게이트 절연막의 형성 조건이다.
Figure kpo00010
예를 들면, 99.999% 또는 그 이상의 순도를 가진 단결정 실리콘 또는 다결정 실리콘과 같이 인조 석영 또는 고순도 실리콘이 목표물로서 사용되었다.
그 후, 게이트 전극(9), 소스 전극(10) 및 드레인 전극(11)은 제1e도에 도시된 바와 같이 Al로 형성되어, 박막 트랜지스터가 완성되었다.
본 실시예에 따른 그러한 박막 트랜지스터의 임계 전압(Vth)은 1V 또는 그 이하일 수 있다.
게이트 전압이 고정된 주기에서의 본 실시예에 따라 박막 트랜지스터에 인가된 후, 그 Vth가 측정되었다. 그 결과, 게이트 전압이 1000시간 동안 인가된 후 조차도, Vth의 변화율이 단지 약 0.3이었고 즉, 본 실시예에 따른 박막 트랜지스터의 Vth의 변화율은 열 산화에 의해 형성된 게이트 절연막을 가진 박막 트랜지스터의 Vth변동율과 거의 같았다. 이 결과로 부터, 게이트 절연막(6)에서의 국부화된 레벨과 게이트 절연막(6)과 반도체 섬(2) 사이의 계면 레벨이 거의 형성되지 않았음이 이해된다.
본 실시예에 따라 형성된 박막 트랜지스터의 이동도는 약 100cm2/VㆍS였다.
아르곤 비율 RAr이 0%＜RAr＜20%인 분위기에서의 스퍼터링에 의해 절연막이 형성될 때, 목표물과 기판 간의 간격은 0%의 Ar을 포함하는 분위기에서의 스퍼터링에 의해 게이트 절연막을 형성하는 경우에 비해 긴 거리로 되도록 조정된다. 그에 따라, 0% Ar분위기의 이용에 의해 형성된 게이트 절연막의 질과 거의 동일한 질이 얻어질 수 있다.
더 나아가, 20% 또는 그 이하의 Ar가스를 포함하는 분위기 이용에 의해 형성된 게이트 절연막은 엑시머 광에 의해 방사되어, 플래쉬 어닐링 처리된다. 이러한 플래쉬 어닐링에 의해, 게이트 절연막에 포함된 플루오르와 같은 할로겐 원소는 활성화되고 실리콘의 불포화 결합에 의해 중화될 수 있으며, 그에 따라 게이트 절연막에서 고정된 전하가 감소될 수 있게 된다.
게이트 절연막으로 향한 엑시머 레이저 광의 에너지량이 증가되었을 때, 게이트 절연막에 포함된 플루오르와 나트륨은 엑시머 레이저 광에 의해 중화되었고 동시에 그 아래에 있는 반도체층이 결정화될 수 있으며, 따라서 제조 단계의 수가 감소될 수 있었다.
이 실시예에서, 배기 시스템으로 부터 기름 등의 역 확산을 유발시키지 않는 터보-분자 펌프가 박막 트랜지스터를 형성하기 위해 진공 장치를 배기시키도록 회전 펌프와 조합하여 사용되며, 그에 따라 게이트 절연막과 그 아래에 있는 반도체층의 특성에 대해 어떠한 영향도 미치지 않게 된다.
본 실시예에서 사용된 할로겐 원소는 플루오르였다. 이는 플루오르가 활성화되고, 중화에 강한 영향을 미치며 다른 할로겐 원소보다 질량이 작기 때문이다. 그러나, 그 대신 염소나 브롬이 사용될 수도 있다.
본 발명에서 산화막은 스퍼터링에 의해 300℃ 또는 그 이하에서 형성될 수 있다. 더 나아가, 본 발명의 트랜지스터 제조시, 모든 제조 단계는 300℃ 또는 그 이하에서 실행될 수 있다. 이와 같이 저온에서의 형성으로 인하여, 예컨대 소다-석회 유리와 같은 유리 기판이 사용될 수 있다.
이 기술 분야에 숙련된 자에게는 다른 수정이나 변경(특히 동작 요구조건 및 환경에 맞도록 변화됨)이 명백히 일어날 수 있으므로, 본 발명은 설명을 목적으로 선택된 실시예에 제한되는 것으로 간주해서는 안되며, 본 발명의 진정한 정신과 범위에서 벗어나지 않는 모든 변경과 수정을 커버한다. 실예는 다음과 같다.
상기 실시예에서 비-단결정 반도체 섬이 레이저로 방사되어 단결정 또는 다결정 반도체 섬을 얻게 되었다 할지라도, 레이저 방사 처리되지 않는 비-단결정 반도체 섬이 상기 단결정 또는 다결정 반도체 섬 대신 사용될 수도 있다.
더 나아가, 상기 실시예에서 형성된 트랜지스터가 제1도에 도시된 바와 같이 스태거(stagger)형의 트랜지스터였다 할지라도, 역 스태거형(reverse stagger type)의 트랜지스터 또는 비-단결정 실리콘층이 아닌 단결정 실리콘층을 갖는 모놀리식 IC를 구성하는 절연 게이트 전계 효과 트랜지스터가 본 발명의 방법을 적용함으로써 제조될 수도 있다.
더 나아가, 예컨대 수직 및 수평 채널 타입의 절연 게이트 전계 효과 트랜지스터와 같은 트랜지스터가 또한 본 발명의 방법을 적용함으로써 제조될 수 있다.
N형 반도체로 이루어진 소스 및 드레인 영역이 상기 실시예에서 형성되었다 할지라도, P형 반도체로 만들어진 소스 및 드레인 영역이 그 대신 형성될 수도 있다.
더 나아가, 상기 실시예에서 사용된 소다-석회 유리 기판이 다른 유리기판, 예를 들면 보로-실리케이트 유리 기판, 플라스틱 기판, 반도체 기판 및 도체 기판으로 대체될 수도 있다.

Claims (27)

  1. 전계 효과 반도체 소자의 절연 산화층 형성 방법에 있어서, 산화 가스와 불활성 가스를 1.0 이상의 부피비(상기 산화 가스)/(상기 불활성 가스)로 함유하는 분위기(atmosphere) 중에서 목표물을 스퍼터링함으로써 코팅될 표면 상에 산화막을 침전시키는 단계를 포함하는 것을 특징으로 하는 전계 효과 반도체 소자의 절연 산화층 형성 방법.
  2. 전계 효과 트랜지스터를 형성하는 방법에 있어서, 산화 가스와 불활성 가스를 1.0 이상의 부피비(상기 산화 가스)/(상기 불활성 가스)로 함유하는 분위기 중에서 목표물을 스퍼터링함으로써 반도체 상에 게이트 산화막을 침전시키는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 형성 방법.
  3. 제2항에 있어서, 상기 게이트 산화막을 레이저 방사(laser radiation)에 의해 어닐링(annealing)하는 단계를 더 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 형성 방법.
  4. 제2항에 있어서, 상기 게이트 산화막을 레이저 펄스에 의해 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 형성 방법.
  5. 제2항에 있어서, 상기 반도체가 유리 기판 상에 형성되는 것을 특징으로 하는 전계 효과 트랜지스터 형성 방법.
  6. 박막 트랜지스터 형성 방법에 있어서, 유리 기판 상에 진성 반도체 섬(intrinsic semicondutor islands)을 침전시키는 단계와 ; 상기 유리 기판 상에 P형 또는 N형 반도체를 포함하는 소스 영역 및 드레인 영역을 형성하는 단계 ; 및 산화 가스와 불활성 가스를 1.0 이상의 부피비(상기 산화 가스)/(불활성 가스)로 함유하는 분위기 중에서 목표물을 스퍼터링함으로써 상기 반도체 섬 위에 산화막을 침전시키는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 형성 방법.
  7. 제6항에 있어서, 상기 산화막을 엑시머(excimer) 레이저 빔으로 방사하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 형성 방법.
  8. 제6항에 있어서, 상기 산화막을 엑시머 레이저 빔으로 방사함으로써 상기 산화막과 상기 반도체 섬을 어닐링 하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 형성 방법.
  9. 전계 효과 반도체 소자의 절연 산화층 형성 방법에 있어서, 산화 가스, 불활성 가스 및 할로겐-함유 가스를 1.1 이상의 부피비((상기 산화 가스+상기 할로겐-함유 가스)/(상기 불활성 가스))로 함유하는 분위기 중에서 목표물을 스퍼터링함으로써 코팅될 표면 상에 산화막을 침전시키는 단계를 포함하는 것을 특징으로 하는 전계 효과 반도체 소자의 절연 산화층 형성 방법.
  10. 제9항에 있어서, 상기 산화 가스가 산소, 오존(ozone) 또는 질소 화합물을 함유하는 것을 특징으로 하는 전계 효과 반도체 소자의 절연 산화층 형성 방법.
  11. 제9항에 있어서, 상기 불활성 가스가 아르곤을 함유하는 것을 특징으로 하는 전계 효과 반도체 소자의 절연 산화층 형성 방법.
  12. 제9항에 있어서, 상기 표면이 유리 표면인 것을 특징으로 하는 전계 효과 반도체 소자의 절연 산화층 형성 방법.
  13. 제9항에 있어서, 상기 표면이 플라스틱 표면인 것을 특징으로 하는 전계 효과 반도체 소자의 절연 산화층 형성 방법.
  14. 제9항에 있어서, 상기 표면이 도체 표면인 것을 특징으로 하는 전계 효과 반도체 소자의 절연 산화층 형성 방법.
  15. 제9항에 있어서, 상기 표면이 반도체 표면인 것을 특징으로 하는 전계 효과 반도체 소자의 절연 산화층 형성 방법.
  16. 제9항에 있어서, 상기 침전 단계가 300℃를 넘지 않는 온도에서 실행되는 것을 특징으로 하는 전계 효과 반도체 소자의 절연 산화층 형성 방법.
  17. 제9항에 있어서, 상기 침전 단계가 0.2 이하의 부피비(상기 할로겐-함유가스)/(상기 산화 가스)에서 실행되는 것을 특징으로 하는 전계 효과 반도체 소자의 절연 산화층 형성 방법.
  18. 제9항에 있어서, 상기 할로겐 함유 가스가 NF3, N2F2, HF, F2, 프레온, CCl4, Cl2또는 HCl을 함유하는 것을 특징으로 하는 전계 효과 반도체 소자의 절연 산화층 형성 방법.
  19. 전계 효과 반도체 소자의 절연 산화층 형성 방법에 있어서, 산화 가스와 할로겐-함유 가스를 0.11 이하의 부피비(상기 할로겐-함유 가스)/(상기 산화 가스)로 함유하는 분위기 중에서 목표물을 스퍼터링함으로써 코팅될 표면 상에 산화막을 침전시키는 단계를 포함하는 것을 특징으로 하는 전계 효과 반도체소자의 절연 산화층 형성 방법.
  20. 전계 효과 트랜지스터 형성 방법에 있어서, 산화 가스, 불활성 가스 및 할로겐-함유 가스를 1.1 이상의 부피비((상기 산화 가스+상기 할로겐-함유 가스)/(상기 불활성 가스))로 함유하는 분위기 중에서 목표물을 스퍼터링함으로써 반도체 상에 게이트 산화막을 침전시키는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 형성 방법.
  21. 제20항에 있어서, 상기 게이트 산화막을 레이저 방사에 의해 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 형성 방법.
  22. 제20항에 있어서, 상기 반도체가 유리 기판 상에 형성되는 것을 특징으로 하는 전계 효과 트랜지스터 형성 방법.
  23. 전계 효과 트랜지스터 형성 방법에 있어서, 산화 가스, 불활성 가스 및 할로겐-함유 가스를 1.1 이상의 부피비((상기 산화 가스+상기 할로겐-함유 가스)/(상기 불활성 가스))로 함유하는 분위기 중에서 목표물을 스퍼터링함으로써 코팅될 표면상에 게이트 산화막을 침전시키는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 형성 방법.
  24. 제23항에 있어서, 상기 게이트 선화막 상에 반도체를 형성하는 단계를 더 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 형성 방법.
  25. 제23항에 있어서, 상기 게이트 산화막을 레이저 펄스 방사에 의해 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 형성 방법.
  26. 박막 트랜지스터 형성 방법에 있어서, 유리 기판 상에 진성 반도체 섬을 침전시키는 단계와, 상기 기판 상에 P형 또는 N형 반도체를 포함하는 소스 영역 및 드레인 영역을 형성하는 단계와, 산화 가스, 불활성 가스 및 할로겐-함유 가스를 1.1 이상의 부피비((상기 산화 가스+상기 할로겐 함유 가스)/(상기 불활성 가스))로 함유하는 분위기 중에서 목표물을 스퍼터링함으로써 상기 반도체 섬 위에 산화막을 침전시키는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 형성 방법.
  27. 제26항에 있어서, 상기 산화막을 엑시머 레이저 빔으로 방사함으로써 상기 산화막과 상기 반도체 섬을 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 형성 방법.
KR1019910001992A 1990-02-06 1991-02-06 산화막 형성 방법 KR950010282B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2026824A JP2585118B2 (ja) 1990-02-06 1990-02-06 薄膜トランジスタの作製方法
JP26824 1990-02-06
JP181272 1990-07-09
JP18127290A JP2898365B2 (ja) 1990-07-09 1990-07-09 絶縁ゲイト型電界効果トランジスタのゲイト絶縁膜の作製方法及び該作製方法で作製された絶縁ゲイト型電界効果トランジスタのゲイト絶縁膜

Publications (1)

Publication Number Publication Date
KR950010282B1 true KR950010282B1 (ko) 1995-09-12

Family

ID=26364662

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910001992A KR950010282B1 (ko) 1990-02-06 1991-02-06 산화막 형성 방법

Country Status (4)

Country Link
US (3) US6586346B1 (ko)
EP (1) EP0445535B1 (ko)
KR (1) KR950010282B1 (ko)
DE (1) DE69107101T2 (ko)

Families Citing this family (125)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69107101T2 (de) * 1990-02-06 1995-05-24 Semiconductor Energy Lab Verfahren zum Herstellen eines Oxydfilms.
DE69125323T2 (de) * 1990-07-24 1997-09-25 Semiconductor Energy Lab Verfahren zum Herstellen isolierender Filme, Kapazitäten und Halbleiteranordnungen
US7335570B1 (en) 1990-07-24 2008-02-26 Semiconductor Energy Laboratory Co., Ltd. Method of forming insulating films, capacitances, and semiconductor devices
CN1244891C (zh) * 1992-08-27 2006-03-08 株式会社半导体能源研究所 有源矩阵显示器
US5643801A (en) * 1992-11-06 1997-07-01 Semiconductor Energy Laboratory Co., Ltd. Laser processing method and alignment
TW226478B (en) * 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
US7465679B1 (en) 1993-02-19 2008-12-16 Semiconductor Energy Laboratory Co., Ltd. Insulating film and method of producing semiconductor device
JP3637069B2 (ja) * 1993-03-12 2005-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP0636702B1 (en) * 1993-07-28 1999-05-19 Asahi Glass Company Ltd. Methods for producing functional films
US20010045794A1 (en) * 1996-01-19 2001-11-29 Alwan James J. Cap layer on glass panels for improving tip uniformity in cold cathode field emission technology
US6015759A (en) 1997-12-08 2000-01-18 Quester Technology, Inc. Surface modification of semiconductors using electromagnetic radiation
TW570876B (en) * 2001-05-11 2004-01-11 Toyo Seikan Kaisha Ltd Silicon oxide film
KR100425449B1 (ko) * 2001-05-18 2004-03-30 삼성전자주식회사 포토 화학기상증착법을 이용한 다층막 형성방법과 그 장치
US7015640B2 (en) * 2002-09-11 2006-03-21 General Electric Company Diffusion barrier coatings having graded compositions and devices incorporating the same
US7300829B2 (en) * 2003-06-02 2007-11-27 Applied Materials, Inc. Low temperature process for TFT fabrication
JP2005072264A (ja) * 2003-08-25 2005-03-17 Seiko Epson Corp トランジスタの製造方法、トランジスタ、回路基板、電気光学装置及び電子機器
US7294224B2 (en) * 2003-12-01 2007-11-13 Applied Materials, Inc. Magnet assembly for plasma containment
US20070202570A1 (en) * 2006-02-24 2007-08-30 Kikkoman Corporation Enzyme composition, low molecular weight hyaluronan and process for preparing the same
JP5354862B2 (ja) * 2007-02-19 2013-11-27 キヤノン株式会社 アモルファス絶縁体膜及び薄膜トランジスタ
JP4411331B2 (ja) * 2007-03-19 2010-02-10 信越化学工業株式会社 磁気記録媒体用シリコン基板およびその製造方法
JP2009093758A (ja) * 2007-10-10 2009-04-30 Shin Etsu Chem Co Ltd 磁気記録媒体用シリコン基板の製造方法および磁気記録媒体
JP5343853B2 (ja) * 2008-03-13 2013-11-13 株式会社村田製作所 ガラスセラミック組成物、ガラスセラミック焼結体および積層型セラミック電子部品
US8945981B2 (en) 2008-07-31 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI491048B (zh) 2008-07-31 2015-07-01 Semiconductor Energy Lab 半導體裝置
JP5616038B2 (ja) * 2008-07-31 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI711182B (zh) * 2008-07-31 2020-11-21 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
TWI627757B (zh) 2008-07-31 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
JP5525778B2 (ja) * 2008-08-08 2014-06-18 株式会社半導体エネルギー研究所 半導体装置
JP5608347B2 (ja) 2008-08-08 2014-10-15 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP5480554B2 (ja) 2008-08-08 2014-04-23 株式会社半導体エネルギー研究所 半導体装置
US9082857B2 (en) * 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
US8021916B2 (en) * 2008-09-01 2011-09-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2010029866A1 (en) 2008-09-12 2010-03-18 Semiconductor Energy Laboratory Co., Ltd. Display device
KR101545460B1 (ko) * 2008-09-12 2015-08-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 생산 방법
KR101772377B1 (ko) 2008-09-12 2017-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
CN102160102B (zh) * 2008-09-19 2013-11-06 株式会社半导体能源研究所 显示装置
KR101273913B1 (ko) 2008-09-19 2013-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101999970B1 (ko) 2008-09-19 2019-07-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101670695B1 (ko) 2008-09-19 2016-10-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
KR101874327B1 (ko) * 2008-09-19 2018-07-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
KR101659925B1 (ko) 2008-10-03 2016-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
EP2172804B1 (en) 2008-10-03 2016-05-11 Semiconductor Energy Laboratory Co, Ltd. Display device
EP2172977A1 (en) 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
CN103928476A (zh) 2008-10-03 2014-07-16 株式会社半导体能源研究所 显示装置及其制造方法
WO2010038819A1 (en) * 2008-10-03 2010-04-08 Semiconductor Energy Laboratory Co., Ltd. Display device
CN101719493B (zh) * 2008-10-08 2014-05-14 株式会社半导体能源研究所 显示装置
JP5484853B2 (ja) * 2008-10-10 2014-05-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2010044478A1 (en) * 2008-10-16 2010-04-22 Semiconductor Energy Laboratory Co., Ltd. Light-emitting display device
JP5361651B2 (ja) 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8106400B2 (en) * 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
EP2180518B1 (en) 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
JP5442234B2 (ja) 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
KR101310473B1 (ko) 2008-10-24 2013-09-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8741702B2 (en) * 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101667909B1 (ko) * 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
WO2010047288A1 (en) 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductordevice
JP5616012B2 (ja) * 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI567829B (zh) 2008-10-31 2017-01-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
WO2010050419A1 (en) * 2008-10-31 2010-05-06 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and display device
KR101631454B1 (ko) * 2008-10-31 2016-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리회로
TWI487104B (zh) 2008-11-07 2015-06-01 Semiconductor Energy Lab 半導體裝置和其製造方法
EP2184783B1 (en) 2008-11-07 2012-10-03 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and method for manufacturing the same
CN101740631B (zh) * 2008-11-07 2014-07-16 株式会社半导体能源研究所 半导体装置及该半导体装置的制造方法
TW202115917A (zh) * 2008-11-07 2021-04-16 日商半導體能源研究所股份有限公司 半導體裝置和其製造方法
TWI467663B (zh) 2008-11-07 2015-01-01 Semiconductor Energy Lab 半導體裝置和該半導體裝置的製造方法
TWI656645B (zh) * 2008-11-13 2019-04-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR101432764B1 (ko) 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
JP2010153802A (ja) 2008-11-20 2010-07-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
KR101671544B1 (ko) 2008-11-21 2016-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 전자 기기
TWI384532B (zh) * 2008-11-24 2013-02-01 Ind Tech Res Inst 具導通孔的電子元件及薄膜電晶體元件的製造方法
TWI506795B (zh) 2008-11-28 2015-11-01 Semiconductor Energy Lab 半導體裝置和其製造方法
TWI585955B (zh) * 2008-11-28 2017-06-01 半導體能源研究所股份有限公司 光感測器及顯示裝置
WO2010064590A1 (en) * 2008-12-01 2010-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2010156960A (ja) 2008-12-03 2010-07-15 Semiconductor Energy Lab Co Ltd 液晶表示装置
CN103456794B (zh) * 2008-12-19 2016-08-10 株式会社半导体能源研究所 晶体管的制造方法
JP5615540B2 (ja) * 2008-12-19 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP2515337B1 (en) 2008-12-24 2016-02-24 Semiconductor Energy Laboratory Co., Ltd. Driver circuit and semiconductor device
US8383470B2 (en) 2008-12-25 2013-02-26 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor (TFT) having a protective layer and manufacturing method thereof
US8114720B2 (en) 2008-12-25 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8441007B2 (en) 2008-12-25 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
TWI475616B (zh) * 2008-12-26 2015-03-01 Semiconductor Energy Lab 半導體裝置及其製造方法
KR101648927B1 (ko) * 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8492756B2 (en) * 2009-01-23 2013-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8247812B2 (en) * 2009-02-13 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device including the transistor, and manufacturing method of the transistor and the semiconductor device
CN101840936B (zh) * 2009-02-13 2014-10-08 株式会社半导体能源研究所 包括晶体管的半导体装置及其制造方法
US8247276B2 (en) 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
US8841661B2 (en) * 2009-02-25 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Staggered oxide semiconductor TFT semiconductor device and manufacturing method thereof
US20100224880A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20100224878A1 (en) 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8461582B2 (en) 2009-03-05 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101671210B1 (ko) 2009-03-06 2016-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR101906751B1 (ko) * 2009-03-12 2018-10-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
TWI556323B (zh) * 2009-03-13 2016-11-01 半導體能源研究所股份有限公司 半導體裝置及該半導體裝置的製造方法
US8450144B2 (en) * 2009-03-26 2013-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101681884B1 (ko) 2009-03-27 2016-12-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치, 표시장치 및 전자기기
US8927981B2 (en) * 2009-03-30 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8338226B2 (en) * 2009-04-02 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI489628B (zh) 2009-04-02 2015-06-21 Semiconductor Energy Lab 半導體裝置和其製造方法
EP2256795B1 (en) * 2009-05-29 2014-11-19 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for oxide semiconductor device
JP5564331B2 (ja) 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101476817B1 (ko) 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
WO2011007682A1 (en) 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
WO2011010544A1 (en) 2009-07-18 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR101782176B1 (ko) 2009-07-18 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
KR101988341B1 (ko) 2009-09-04 2019-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 발광 장치를 제작하기 위한 방법
KR102157249B1 (ko) * 2009-09-16 2020-09-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR20230165355A (ko) 2009-09-16 2023-12-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
WO2011034012A1 (en) * 2009-09-16 2011-03-24 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, light emitting device, semiconductor device, and electronic device
CN105513644B (zh) * 2009-09-24 2019-10-15 株式会社半导体能源研究所 驱动器电路、包括驱动器电路的显示设备以及包括显示设备的电子电器
WO2011043206A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN113903796A (zh) 2009-10-16 2022-01-07 株式会社半导体能源研究所 逻辑电路和半导体器件
EP2494601A4 (en) * 2009-10-30 2016-09-07 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR
WO2011077966A1 (en) 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN105789321B (zh) 2010-03-26 2019-08-20 株式会社半导体能源研究所 半导体装置的制造方法
US9490368B2 (en) 2010-05-20 2016-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US9660092B2 (en) 2011-08-31 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor including oxygen release layer
JP2013084333A (ja) 2011-09-28 2013-05-09 Semiconductor Energy Lab Co Ltd シフトレジスタ回路
US8981374B2 (en) 2013-01-30 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9915848B2 (en) 2013-04-19 2018-03-13 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
JP6475424B2 (ja) 2013-06-05 2019-02-27 株式会社半導体エネルギー研究所 半導体装置
TWI649606B (zh) 2013-06-05 2019-02-01 日商半導體能源研究所股份有限公司 顯示裝置及電子裝置
US20150017774A1 (en) * 2013-07-10 2015-01-15 Globalfoundries Inc. Method of forming fins with recess shapes
US10242617B2 (en) 2016-06-03 2019-03-26 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, electronic device, and driving method
GB201701846D0 (en) * 2017-02-03 2017-03-22 Univ Manchester Method of producing sputtered silicon oxide electrolyte
CN106847687A (zh) * 2017-02-04 2017-06-13 京东方科技集团股份有限公司 一种薄膜晶体管的制作方法、薄膜晶体管及显示装置

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL6507670A (ko) * 1964-06-30 1965-12-31
US3477936A (en) * 1967-06-29 1969-11-11 Ppg Industries Inc Sputtering of metals in an atmosphere of fluorine and oxygen
US3692571A (en) * 1970-11-12 1972-09-19 Northern Electric Co Method of reducing the mobile ion contamination in thermally grown silicon dioxide
JPS5749912B2 (ko) * 1973-10-29 1982-10-25
US4027380A (en) * 1974-06-03 1977-06-07 Fairchild Camera And Instrument Corporation Complementary insulated gate field effect transistor structure and process for fabricating the structure
US4007294A (en) * 1974-06-06 1977-02-08 Rca Corporation Method of treating a layer of silicon dioxide
JPS5662328A (en) * 1979-10-26 1981-05-28 Agency Of Ind Science & Technol Manufacturing of insulation membrane and insulation membrane-semiconductor interface
US4470060A (en) * 1981-01-09 1984-09-04 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display with vertical non-single crystal semiconductor field effect transistors
US4489478A (en) * 1981-09-29 1984-12-25 Fujitsu Limited Process for producing a three-dimensional semiconductor device
GB2118774B (en) * 1982-02-25 1985-11-27 Sharp Kk Insulated gate thin film transistor
JPS6043869A (ja) 1983-08-19 1985-03-08 Semiconductor Energy Lab Co Ltd 半導体装置
JPS60160173A (ja) 1984-01-30 1985-08-21 Sharp Corp 薄膜トランジスタ
JPH0682839B2 (ja) * 1984-08-21 1994-10-19 セイコー電子工業株式会社 表示用パネルの製造方法
JPS6163020A (ja) 1984-09-04 1986-04-01 Agency Of Ind Science & Technol 薄膜形成方法
DE3682021D1 (de) 1985-10-23 1991-11-21 Hitachi Ltd Polysilizium-mos-transistor und verfahren zu seiner herstellung.
JPS62261128A (ja) * 1986-05-08 1987-11-13 Nippon Telegr & Teleph Corp <Ntt> Ｍｏｓ型半導体装置の製造方法
US4741964A (en) * 1986-07-17 1988-05-03 International Business Machines Corporation Structure containing hydrogenated amorphous silicon and process
US4810673A (en) 1986-09-18 1989-03-07 Texas Instruments Incorporated Oxide deposition method
US4748131A (en) * 1987-02-06 1988-05-31 The Aerospace Corporation Method for increasing radiation hardness of MOS gate oxides
JPH0687503B2 (ja) 1987-03-11 1994-11-02 株式会社日立製作所 薄膜半導体装置
JPH01149476A (ja) 1987-12-07 1989-06-12 Matsushita Electric Ind Co Ltd 薄膜トランジスタの製造方法
JPH01238024A (ja) 1988-03-17 1989-09-22 Koujiyundo Kagaku Kenkyusho:Kk 半導体装置の酸化膜の製造法
US4849081A (en) * 1988-06-22 1989-07-18 The Boc Group, Inc. Formation of oxide films by reactive sputtering
US4894352A (en) 1988-10-26 1990-01-16 Texas Instruments Inc. Deposition of silicon-containing films using organosilicon compounds and nitrogen trifluoride
US5037766A (en) 1988-12-06 1991-08-06 Industrial Technology Research Institute Method of fabricating a thin film polysilicon thin film transistor or resistor
US5874766A (en) * 1988-12-20 1999-02-23 Matsushita Electric Industrial Co., Ltd. Semiconductor device having an oxynitride film
JP2811762B2 (ja) 1989-07-04 1998-10-15 セイコーエプソン株式会社 絶縁ゲート型電界効果トランジスタの製造方法
US5013691A (en) 1989-07-31 1991-05-07 At&T Bell Laboratories Anisotropic deposition of silicon dioxide
JPH0393273A (ja) 1989-09-06 1991-04-18 Seiko Epson Corp 薄膜半導体装置の製造方法
DE69107101T2 (de) * 1990-02-06 1995-05-24 Semiconductor Energy Lab Verfahren zum Herstellen eines Oxydfilms.
JP2960466B2 (ja) 1990-03-19 1999-10-06 株式会社日立製作所 半導体デバイスの配線絶縁膜の形成方法及びその装置
JP2917388B2 (ja) 1990-04-05 1999-07-12 セイコーエプソン株式会社 半導体装置の製造方法
EP0459763B1 (en) 1990-05-29 1997-05-02 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistors
JPH0824104B2 (ja) 1991-03-18 1996-03-06 株式会社半導体エネルギー研究所 半導体材料およびその作製方法
JP2699695B2 (ja) 1991-06-07 1998-01-19 日本電気株式会社 化学気相成長法
JPH05175132A (ja) 1991-12-20 1993-07-13 Kojundo Chem Lab Co Ltd 半導体装置のケイ素酸化膜の製造法
JPH05267480A (ja) 1992-03-21 1993-10-15 Ricoh Co Ltd 半導体装置とその製造方法
JP2536367B2 (ja) 1992-06-29 1996-09-18 日新電機株式会社 酸化シリコン膜の形成方法
JP3130660B2 (ja) 1992-07-27 2001-01-31 ティーディーケイ株式会社 薄膜トランジスタ及びその製造方法
TW226478B (en) 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
KR0143873B1 (ko) 1993-02-19 1998-08-17 순페이 야마자끼 절연막 및 반도체장치 및 반도체 장치 제조방법
BR9506208A (pt) 1994-05-06 1996-04-23 Motorola Inc Sistema de comunicação e processo para rotear chamadas para um terminal
JP3364081B2 (ja) 1995-02-16 2003-01-08 株式会社半導体エネルギー研究所 半導体装置の作製方法

Also Published As

Publication number Publication date
US6586346B1 (en) 2003-07-01
US20060011995A1 (en) 2006-01-19
EP0445535B1 (en) 1995-02-01
US6960812B2 (en) 2005-11-01
DE69107101D1 (de) 1995-03-16
US20040043628A1 (en) 2004-03-04
EP0445535A3 (en) 1991-09-18
US7301211B2 (en) 2007-11-27
DE69107101T2 (de) 1995-05-24
EP0445535A2 (en) 1991-09-11

Similar Documents

Publication Publication Date Title
KR950010282B1 (ko) 산화막 형성 방법
US8703531B2 (en) Manufacturing method of oxide semiconductor film and manufacturing method of transistor
KR960001608B1 (ko) 반도체 재료 및 그 제작 방법과 박막 트랜지스터
US7169657B2 (en) Process for laser processing and apparatus for use in the same
JP3193803B2 (ja) 半導体素子の作製方法
Lee et al. Thin film MOSFET’s fabricated in laser‐annealed polycrystalline silicon
JP2585118B2 (ja) 薄膜トランジスタの作製方法
KR100309627B1 (ko) 반도체장치제조방법
JP3187086B2 (ja) 半導体装置および半導体装置の作製方法
EP0714140A1 (en) Manufacture of thin film semiconductor device, thin film semiconductor device, liquid crystal display device, and electronic device
EP0459763A1 (en) Thin-film transistors
US6562672B2 (en) Semiconductor material and method for forming the same and thin film transistor
JPH0555582A (ja) 薄膜状半導体素子およびその作製方法
KR960008499B1 (ko) 레이저 처리방법 및 레이저 처리장치
JP3701549B2 (ja) 半導体装置
JP2898365B2 (ja) 絶縁ゲイト型電界効果トランジスタのゲイト絶縁膜の作製方法及び該作製方法で作製された絶縁ゲイト型電界効果トランジスタのゲイト絶縁膜
JP3316203B2 (ja) 半導体素子の作製方法
JP2000315802A (ja) 半導体素子の作製方法
JP3310654B2 (ja) 半導体装置
JP3778975B2 (ja) レーザー処理方法
JP3445573B2 (ja) 半導体装置
JPS60241268A (ja) 薄膜トランジスタの製造方法
JP2001028445A (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

G160 Decision to publish patent application
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100910

Year of fee payment: 16

EXPY Expiration of term