KR20170008881A - 고체 촬상 센서 및 카메라 - Google Patents

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아키라 오키타
마사히로 고바야시
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Abstract

촬상 장치는 기판 내에 배치된 제1 도전형의 제1 반도체 영역과, 제1 반도체 영역 내에 배치되어 전하 축적 영역을 구성하는 제2 도전형의 제2 반도체 영역을 포함한다. 제2 반도체 영역은 기판의 표면에 따른 방향으로 배치된 복수의 부분을 포함한다. 전위 장벽이 복수의 부분의 사이에 형성된다. 제1 반도체 영역으로부터 제2 반도체 영역으로의 공핍 영역의 확대에 의해 제2 반도체 영역의 전체가 공핍화된다. 제2 반도체 영역 중 최후에 공핍화되는 최종 공핍화 부분이, 제1 반도체 영역 중 최종 공핍화 부분의 측방에 위치하는 부분으로부터 공핍 영역의 확대에 의해 공핍화된다.

Description

고체 촬상 센서 및 카메라{SOLID-STATE IMAGE SENSOR AND CAMERA}
본 발명은 고체 촬상 장치 및 그것을 포함하는 카메라에 관한 것이다.
고체 촬상 장치에서는, 화소의 수의 증가에 따라 화소 사이즈가 작아져, 이것에 의한 포화 전하의 수의 저하가 문제로 되어 있다. 일본 특허 출원 공개 제2010-114275호 공보에는, 포화 전하량을 증가시킨 고체 촬상 장치가 기재되어 있다. 일본 특허 출원 공개 제2010-114275호 공보에 기재된 고체 촬상 장치는, 반도체 기판 내에 적층된 복수의 포토다이오드와, 그 복수의 포토다이오드로부터 전하를 읽어내기 위해서 반도체 기판 내에 배치된 세로형 트랜지스터를 포함한다.
일본 특허 출원 공개 제2010-114275호 공보에 기재된 고체 촬상 장치는, 복수의 포토다이오드 및 세로형 트랜지스터가 반도체 기판 내에 형성된 복잡한 구조를 가진다. 따라서, 제조를 위한 공정 수가 많고, 제조를 위한 프로세스 제어가 곤란하다.
본 발명은 제조가 용이하고, 포화 전하수를 증가시키는 데에 유리한 구성을 가지는 고체 촬상 장치 및 그것을 포함하는 카메라를 제공한다.
본 발명의 제1 양태는, 반도체 기판과, 상기 반도체 기판 내에 배치된 제1 도전형의 제1 반도체 영역과, 상기 제1 반도체 영역 내에 배치되어 전하 축적 영역을 구성하는 제2 도전형의 제2 반도체 영역과, 상기 제2 반도체 영역에 대하여 광을 집광하는 렌즈를 포함하는 고체 촬상 장치이며, 상기 제2 반도체 영역은 상기 반도체 기판의 표면에 따른 방향으로 배치된 복수의 부분을 포함하고, 상기 전하 축적 영역에 축적되는 전하에 대한 전위 장벽이 상기 복수의 부분의 사이에 형성되고, 상기 제1 반도체 영역으로부터 상기 제2 반도체 영역으로의 공핍 영역의 확대에 의해 상기 제2 반도체 영역의 전체가 공핍화되도록 구성되고, 상기 제2 반도체 영역의 일부이며, 상기 제2 반도체 영역 중 최후에 공핍화되는 최종 공핍화 부분이, 상기 제1 반도체 영역 중 상기 최종 공핍화 부분의 측방에 위치하는 부분으로부터 상기 최종 공핍화 부분으로의 공핍 영역의 확대에 의해 공핍화되도록 구성되는 고체 촬상 장치를 제공한다.
본 발명의 제2 양태는, 반도체 기판과, 상기 반도체 기판 내에 배치된 제1 도전형의 제1 반도체 영역과, 상기 제1 반도체 영역 내에 배치되어 전하 축적 영역을 구성하는 제2 도전형의 제2 반도체 영역과, 상기 제2 반도체 영역에 대하여 광을 집광하는 렌즈를 포함하는 고체 촬상 장치이며, 상기 제2 반도체 영역은, 상기 반도체 기판의 표면에 따른 방향으로 배치된 복수의 부분을 포함하고, 상기 전하 축적 영역에 축적되는 전하에 대한 전위 장벽이 상기 복수의 부분의 사이에 형성되고, 상기 복수의 부분의 각각에서, 상기 반도체 기판의 깊이 방향에 따른 불순물 농도의 적분 N1과, 상기 복수의 부분이 배치되는 방향에 따른 불순물 농도의 적분 N2가, N1>N2의 관계를 충족하는 고체 촬상 장치를 제공한다.
본 발명의 제3 양태는, 반도체 기판과, 상기 반도체 기판 내에 배치된 제1 도전형의 제1 반도체 영역과, 상기 제1 반도체 영역 내에 배치되어 전하 축적 영역을 구성하는 제2 도전형의 제2 반도체 영역과, 상기 제2 반도체 영역에 대하여 광을 집광하는 렌즈를 포함하는 고체 촬상 장치이며, 상기 제2 반도체 영역은, 상기 반도체 기판의 표면에 따른 방향으로 배치된 복수의 부분을 포함하고, 상기 제1 반도체 영역의 파트가 상기 복수의 부분의 사이에 배치되고, 상기 제1 반도체 영역과 상기 제2 반도체 영역의 사이에 미리 결정된 크기의 역바이어스 전압을 인가함으로써, 상기 제1 반도체 영역으로부터 상기 제2 반도체 영역으로 공핍 영역이 확대되고, 이에 의해 상기 제2 반도체 영역의 전체가 공핍화되고, 상기 제2 반도체 영역의 일부이며, 상기 제2 반도체 영역 중 최후에 공핍화되는 최종 공핍화 부분이, 상기 제1 반도체 영역 중 상기 최종 공핍화 부분의 측방에 위치하는 부분으로부터 상기 최종 공핍화 부분으로의 공핍 영역의 확대에 의해 공핍화되도록 구성되고, 상기 제1 반도체 영역과 상기 제2 반도체 영역의 사이에 상기 역바이어스 전압을 인가함으로써, 상기 제2 반도체 영역으로부터 상기 제1 반도체 영역의 상기 파트로 공핍 영역이 확대되고, 이에 의해 상기 제1 반도체 영역의 상기 파트의 전체가 공핍화되는 고체 촬상 장치를 제공한다.
본 발명의 제4 양태는, 반도체 기판과, 상기 반도체 기판 내에 배치된 제1 도전형의 제1 반도체 영역과, 상기 제1 반도체 영역 내에 배치되어 전하 축적 영역을 구성하는 제2 도전형의 제2 반도체 영역과, 상기 제2 반도체 영역에 대하여 광을 집광하는 렌즈를 포함하는 고체 촬상 장치이며, 상기 제2 반도체 영역은 상기 반도체 기판의 표면에 따른 방향으로 배치된 복수의 부분을 포함하고, 상기 전하 축적 영역에 축적되는 전하에 대한 전위 장벽이 상기 복수의 부분의 사이에 형성되고, 상기 제1 반도체 영역으로부터 상기 제2 반도체 영역으로의 공핍 영역의 확대에 의해 상기 제2 반도체 영역의 전체가 공핍화되도록 구성되고, 상기 제2 반도체 영역의 일부이며, 상기 제2 반도체 영역 중 최후에 공핍화되는 최종 공핍화 부분이, 상기 제1 반도체 영역 중 상기 최종 공핍화 부분의 측방에 위치하는 부분으로부터 상기 최종 공핍화 부분으로의 공핍 영역의 확대에 의해 공핍화되도록 구성되고, 상기 복수의 부분 간의 간격은, 0.1㎛ 내지 1.0㎛의 범위 내에 있는 고체 촬상 장치를 제공한다.
본 발명의 제5 양태는, 본 발명의 제1 내지 제4 양태 중 어느 하나에 따른 고체 촬상 장치와, 상기 고체 촬상 장치로부터 출력되는 신호를 처리하는 처리 유닛을 포함하는 카메라를 제공한다.
본 발명의 추가적인 특징은 첨부된 도면을 참조하여 아래의 예시적인 실시 형태의 설명으로부터 명확해질 것이다.
도 1은 본 발명의 제1 실시 형태의 고체 촬상 장치의 1개의 화소의 구조를 모식적으로 도시하는 단면도.
도 2는 본 발명의 제1 실시 형태의 고체 촬상 장치의 1개의 화소의 구조를 모식적으로 도시하는 평면도.
도 3은 도 1의 B-B' 선을 따른 단면에서의 캐리어 농도 프로파일 및 전위 프로파일을 예시하는 그래프.
도 4는 도 1의 C-C' 선을 따른 단면에서의 캐리어 농도 프로파일 및 전위 프로파일을 예시하는 그래프.
도 5는 비교예를 도시하는 단면도.
도 6은 도 5의 D-D' 선을 따른 단면에서의 캐리어 농도 프로파일 및 전위 프로파일을 예시하는 그래프.
도 7은 본 발명의 제2 실시 형태의 고체 촬상 장치의 1개의 화소의 구조를 모식적으로 도시하는 단면도.
도 8은 본 발명의 제3 실시 형태의 고체 촬상 장치의 1개의 화소의 구조를 모식적으로 도시하는 평면도.
도 9a 및 9b는 본 발명의 제4 실시 형태의 고체 촬상 장치의 1개의 화소의 구조를 모식적으로 도시하는 평면도.
도 10은 본 발명의 제5 실시 형태의 고체 촬상 장치의 1개의 화소의 구조를 모식적으로 도시하는 단면도.
도 11은 본 발명의 제6 실시 형태의 고체 촬상 장치의 1개의 화소의 구조를 모식적으로 도시하는 평면도.
도 12는 본 발명의 제7 실시 형태의 고체 촬상 장치의 1개의 화소의 구조를 모식적으로 도시하는 평면도.
이하, 첨부 도면을 참조하면서 본 발명의 실시 형태를 설명한다. 보다 구체적인 예를 제공하기 위해서, 제1 도전형이 p형, 제2 도전형이 n형인 예를 설명한다. 그러나, 제1 도전형을 n형, 제2 도전형을 p형으로 변경할 수도 있다.
본 발명의 1개 이상의 실시 형태는 제조가 용이하고, 포화 전하수를 증가시키는 데에 유리한 구성을 가지는 고체 촬상 장치 및 그것을 포함하는 카메라를 제공한다.
[제1 실시 형태]
도 1 및 도 2는, 각각 본 발명의 제1 실시 형태의 고체 촬상 장치(100)의 1개의 화소의 구조를 모식적으로 도시하는 단면도 및 평면도이다. 도 1은 도 2에서의 A-A' 선을 따른 단면도이다. 고체 촬상 장치(100)는 반도체 기판 SB를 포함한다. 반도체 기판 SB는, 예를 들면, 제2 도전형(n형)의 반도체 영역(101)과, 반도체 영역(101) 위에 배치된 제1 도전형(p형)의 반도체 영역(웰 영역)(102)을 포함할 수 있다. 제1 도전형(p형)의 제1 반도체 영역(102) 내에는, 전하 축적 영역을 구성하는 제2 도전형(n형)의 제2 반도체 영역(103)이 배치된다. 제2 반도체 영역(103)의 표면 측에는, 제1 도전형(p형)의 반도체 영역(104)이 배치될 수 있다. 반도체 기판 SB 상에는, 제2 반도체 영역(103)에 대하여 광을 집광하는 렌즈(122)가 배치될 수 있다. 제2 반도체 영역(103)은 반도체 기판 SB의 표면에 따른 방향으로 배치된 복수의 부분(103A, 103B)을 포함한다. 제1 도전형(p형)의 제1 반도체 영역(102)과 제2 도전형(n형)의 제2 반도체 영역(103)에 의해 광전 변환 소자로서의 포토다이오드가 구성될 수 있다. 포토다이오드는 제2 반도체 영역(103) 위에 배치된 제1 도전형(p형)의 반도체 영역(104)을 더 포함해도 된다. 각 화소는 LOCOS(LOCal Oxidation of Silicon) 분리나 STI(Shallow Trench Isolation) 등의 소자 분리(105)에 의해 다른 화소로부터 분리될 수 있다. 복수의 부분(103A, 103B)의 사이에 전위 장벽이 형성된다. 제1 실시 형태에서는, 전위 장벽에 의해 복수의 부분(103A, 103B)이 서로 전기적으로 분리될 수 있다. 전위 장벽은, 전하 축적 영역에서 축적되는 신호 전하에 대한 전위가 전하 축적 영역보다 높은 영역이다. 예를 들면, 신호 전하가 전자인 경우에는, 전위 장벽은 전자에 대한 전위가 제2 반도체 영역(103)보다 높은 영역이다. 이 전위 장벽은, 제1 도전형의 반도체 영역에 의해 구성될 수 있다. 전위 장벽은 STI, LOCOS 분리 또는 메사형 분리 등의 절연체 분리부를 포함하여도 된다. 신호 전하가 정공인 경우에는, 전위 장벽은 정공에 대한 전위가 전하 축적 영역보다 높은 영역이다.
제1 도전형(p형)의 제1 반도체 영역(102) 중 제2 도전형(n형)의 제2 반도체 영역(103)(부분(103A, 103B))에 인접하는 부분에는 공핍 영역(106A, 106B)이 형성된다. 제2 도전형(n형)의 제2 반도체 영역(103)(부분(103A, 103B))에는 공핍 영역(107A, 107B)이 형성된다. 공핍 영역(106A, 106B, 107A, 107B)은, 제1 반도체 영역(102)과 제2 반도체 영역(103)(부분(103A, 103B))의 사이에 인가되는 리셋 전압(역바이어스 전압)이 커질수록 커진다. 이 리셋 전압의 크기는, 제2 반도체 영역(103)(부분(103A, 103B))의 전체가 공핍화되도록, 즉 공핍화되지 않는 중성 영역(108A, 108B)이 없어지도록 설정된다.
제1 반도체 영역(102)과 제2 반도체 영역(103)(부분(103A, 103B))의 사이에 리셋 전압이 인가되면, 제1 반도체 영역(102)으로부터 제2 반도체 영역(103)으로 공핍 영역이 확대되어, 제2 반도체 영역(103)의 전체가 공핍화된다. 제2 반도체 영역(103)의 전체를 공핍화시키는 것은 포화 전하량의 향상에 기여한다.
제1 반도체 영역(102)으로부터 제2 반도체 영역(103)으로의 공핍 영역의 확대는, 수평 방향(반도체 기판 SB의 표면에 평행한 방향)에서의 확대와, 수직 방향(반도체 기판 SB의 표면에 수직한 방향)에서의 확대로 나누어서 생각할 수 있다. 제2 반도체 영역(103) 중 최후에 공핍화되는 부분을 최종 공핍화 부분이라고 정의한다. 최종 공핍화 부분은, 제1 반도체 영역(102) 중 해당 최종 공핍화 부분의 측방(수평 방향)에 위치하는 부분으로부터 해당 최종 공핍화 부분을 향한 공핍 영역의 확대(즉, 수평 방향에서의 확대)에 의해 공핍화된다. 최종 공핍화 부분이 제1 반도체 영역(102) 중 해당 최종 공핍화 부분의 측방에 위치하는 부분으로부터의 공핍 영역의 수평 방향의 확대에 의해 공핍화되는 구성은, 제2 반도체 영역(103)을 복수의 부분(103A, 103B)으로 분할함으로써 얻어진다. 제2 반도체 영역(103)을 복수의 부분(103A, 103B)으로 분할하기 위해, 제2 반도체 영역(103)을 형성하기 위한 이온 주입 마스크에 의해 부분(103A, 103B)이 규정되고, 이것은 매우 단순한 공정에 의해 실현할 수 있다.
고체 촬상 장치(100)는 반도체 기판 SB의 제1 반도체 영역(102) 내에 형성된 제2 도전형(n형)의 제3 반도체 영역(121)을 더 포함한다. 제3 반도체 영역(121)은 플로팅 디퓨전(전하-전압 변환부)을 구성한다. 또한, 고체 촬상 장치(100)는 제2 반도체 영역(103)(부분(103A, 103B))으로부터 제3 반도체 영역(121)에 전하를 전송하기 위한 채널을 제1 반도체 영역(102) 내에 형성하는 전송 게이트(120)를 반도체 기판 SB 위에 포함한다.
도 3은 도 1의 B-B' 선의 단면에서의 캐리어 농도 프로파일(불순물 농도 프로파일) 및 전위 프로파일을 예시적으로 나타내고 있다. 도 4는 도 1의 C-C' 선의 단면에서의 캐리어 농도 프로파일(불순물 농도 프로파일) 및 전위 프로파일을 예시적으로 나타내고 있다. 본 명세서에서, 전위 프로파일을 도시하는 도면의 세로축은 양의 전위를 나타낸다. 즉, 세로축의 값이 클수록, 전자에 대한 전위는 낮고, 홀에 대한 전위는 높다. C-C' 선은 제2 반도체 영역(103)(영역(103A))에서의 최대 캐리어 농도를 가지는 부분을 반도체 기판 SB의 표면에 평행한 방향으로 통과한다. 도 3 및 도 4에서, 음영이 첨부된 부분은 공핍화된 영역을 나타내고 있다. 도 3에서, 수직 방향(반도체 기판 SB의 표면에 수직한 방향) 내의 공핍 영역의 확대에 의해 제2 반도체 영역(103A)의 중성 영역(108A)의 전체를 공핍화시키기 위한 전위(점선으로 나타내는 전위)는 공핍화 전압 Vdep_V이다.
도 4는 제2 반도체 영역(103)(부분(103A))에서의 최대 캐리어 농도를 가지는 부분을 반도체 기판 SB의 표면에 평행하게 지나는 C-C' 선을 따른 캐리어 농도 프로파일(불순물 농도 프로파일) 및 전위 프로파일을 예시적으로 나타내고 있다. 도 4에서, 수평 방향(반도체 기판 SB의 표면에 평행한 방향)에의 공핍 영역의 확대에 의해 제2 반도체 영역(103A)의 중성 영역(108A)의 전체를 공핍화시키기 위한 전위(점선으로 나타내는 전위)는 공핍화 전압 Vdep_H이다. 여기서, Vdep_V>Vdep_H인 것에 주의해야한다. 제1 도전형의 제1 반도체 영역(102) 내에 배치된 제2 도전형의 제2 반도체 영역(103)을 복수의 부분(103A, 103B)으로 분할함으로써, 제1 반도체 영역(102)과 제2 반도체 영역(103)의 사이에서의 제2 도전형의 캐리어 총량을 작게 할 수 있다. 제2 반도체 영역(103)의 분할은 Vdep_V>Vdep_H가 만족시켜지도록 행해진다. 부분(103A)의 측면과 그 반대 측의 측면으로부터 공핍 영역이 확대되어 서로 접촉하면, 제2 반도체 영역(103A)의 전체의 공핍화가 종료한다. 부분(103B)의 측면과 그 반대 측의 측면으로부터 공핍 영역이 확대되어 서로 접촉하면, 제2 반도체 영역(103B)의 전체의 공핍화가 종료한다.
여기서, 도 3에서의 제2 반도체 영역(103)의 캐리어 농도를 적분하여 얻어지는 값을 N1(개/cm2), 도 4에서의 제2 반도체 영역(103)의 캐리어 농도를 적분하여 얻어지는 값을 N2(개/cm2)라고 한다. 이 경우, N1>N2의 관계가 충족되는 것이 바람직하다. N1>N2는 제1 반도체 영역(102) 중 최종 공핍화 부분의 측방(수평 방향)에 위치하는 부분으로부터 해당 최종 공핍화 부분으로 공핍 영역의 확대(즉, 수평 방향에서의 확대)에 의해 해당 최종 공핍화 부분이 공핍화되는 조건이다.
또한, 수평 방향에서의 공핍 영역의 확대와 병행되어서 수직 방향에서의 공핍 영역의 확대도 진행된다. 따라서, 제1 도전형의 제1 반도체 영역(102) 내에 배치된 제2 도전형의 제2 반도체 영역(103)을 복수의 부분(103A, 103B)으로 분할함으로써, Vdep_V를 작게 할 수 있다. 즉, Vdep_V>Vdep_H가 만족되지 않는 경우에도, 제2 반도체 영역(103)을 복수의 부분(103A, 103B)으로 분할함으로써 공핍화 전압을 작게 할 수 있다.
비교예로서, 도 5에 도시한 바와 같이 제2 반도체 영역(103)을 부분(103A, 103B)으로 분할하지 않을 경우, 즉, 전위 장벽이 배치되지 않을 경우의 공핍화 전압을 고려한다. 도 5의 E-E' 선의 단면에서의 캐리어 농도 프로파일(불순물 농도 프로파일) 및 전위 프로파일은 도 3과 마찬가지이다. 그러나, 도 5의 D-D' 선의 단면에서의 캐리어 농도 프로파일(불순물 농도 프로파일) 및 전위 프로파일은, 도 6에 예시되는 바와 같이, 도 4에 도시된 것과는 상이한 것에 주목해야한다. 도 5에 도시한 바와 같이, 제2 반도체 영역(103)을 부분(103A, 103B)으로 분할하지 않을 경우, 공핍 영역의 수평 방향에의 확대에 의해 제2 반도체 영역(103A)의 중성 영역(108A)의 전체를 공핍화시키기 위한 전위는 공핍화 전압 Vdep_H1이다.
도 5에 나타내는 예에서는, 제2 반도체 영역(103) 중 최후에 공핍화되는 부분인 최종 공핍화 부분은, 제1 반도체 영역(102) 중 해당 최종 공핍화 부분의 하방(수직 방향)에 위치하는 부분으로부터 해당 최종 공핍화 부분으로의 공핍 영역의 확대에 의해 공핍화된다. 도 5에 나타내는 예에서는, Vdep_V<Vdep_H1이다. 도 5에 나타내는 비교예에서는, 제2 반도체 영역(103)의 상단 및 하단으로부터 공핍 영역이 확대되고, 상단으로부터 확대되는 공핍 영역과 하단으로부터 확대되는 공핍 영역이 서로 접촉하면, 제2 반도체 영역(103)의 전체의 공핍화가 종료한다.
이상과 같이, 제1 도전형의 제1 반도체 영역(102) 내에 배치된 제2 도전형의 제2 반도체 영역(103)이 복수의 부분(103A, 103B)을 포함함으로써, 공핍화 전압을 작게 할 수 있다. 제2 반도체 영역(103)의 리셋 전압은, 공핍화 전압보다도 커야 하므로, 공핍화 전압의 저하는 전원 전압을 저하시키는 데에 유리하다. 전원 전압을 저하시키지 않을 경우에는, 제2 반도체 영역(103)의 농도를 높게 해서 포화 전하수를 증가시킬 수 있다. 이에 의해, 다이나믹 레인지가 넓은 고체 촬상 장치를 얻을 수 있다.
제2 반도체 영역(103)을 구성하는 부분(103A, 103B)의 A-A' 선을 따른 방향(부분(103A, 103B)에 교차하는 방향)에서의 폭은 동일한 것이 바람직하다. 부분(103A, 103B)의 폭이 서로 상이하면, 그 중에 폭이 좁은 쪽이 먼저 공핍화되고, 폭이 넓은 쪽이 나중에 공핍화된다. 그 때문에, 폭이 넓은 부분의 공핍화 전압에 의해 리셋 전압 등이 규정된다.
제2 반도체 영역(103)을 구성하는 부분(103A, 103B)의 공핍화에 의해 형성되는 공핍 영역(106A, 106B)은, 부분(103A, 103B)의 전체가 공핍화(완전 공핍화)되는 때에 서로 접하고 있는 것이 바람직하다. 이에 의해, 축적 영역으로서의 제2 반도체 영역(103)을 분할하지 않을 경우와 마찬가지의 감도를 얻을 수 있다. 여기서, 부분(103A, 103B)의 간격이 작을수록, 그들의 공핍화에 의해 형성되는 공핍 영역(106A, 106B)을 서로 접촉시키기 쉽다. 그러나, 해당 간격을 지나치게 작게 하면, 부분(103A, 103B)의 사이의 제1 반도체 영역(102)으로부터 부분(103A, 103B)으로의 공핍 영역(107A, 107B)의 확대의 효과가 약해진다. 이것을 고려하면, 부분(103A, 103B)의 간격은, 0.1㎛ 내지 1.0㎛의 범위 내에 놓이고, 0.2㎛ 내지 0.5㎛의 범위 내에 놓이는 것이 보다 바람직하다. 제2 반도체 영역(103)의 경계는, 예를 들면, 인접하는 제1 반도체 영역(102)과의 p-n 접합면이다. 이렇게, 화소 사이즈와 독립하여 복수의 부분(103A, 103B) 간의 간격을 넓게 형성함으로써, 감도를 유지하면서 공핍화 전압을 작게 할 수 있다.
최종 공핍화 부분을 수평 방향에서의 공핍 영역의 확대에 의해 공핍화하는 데에 유리한 화소 사이즈는, 예를 들면, 2.0㎛ 내지 7.0㎛의 범위이다. 더욱 바람직하게는, 화소 사이즈가 4.0㎛ 내지 6.0㎛의 범위이다. 이것은, 화소 사이즈가 2.0㎛보다 작아지면, 제2 반도체 영역(103)의 분할을 위한 프로세스가 어렵게 되고, 화소 사이즈가 7.0㎛을 초과하면, 포화 전하량의 확보가 용이하게 되기 때문에다.
[제2 실시 형태]
이하, 도 7을 참조하면서 본 발명의 제2 실시 형태를 설명한다. 도 7은 본 발명의 제2 실시 형태의 고체 촬상 장치(100)의 1개의 화소의 구조를 모식적으로 도시하는 단면도이며, 도 2에서의 A-A' 선의 단면도이다. 또한, 제2 실시 형태에서 언급하지 않는 사항은 제1 실시 형태를 따를 수 있다.
제2 실시 형태의 고체 촬상 장치(100)에서는, 제2 도전형(n형)의 반도체 영역(101)과 제1 도전형(p형)의 제1 반도체 영역(102)의 사이에, 제1 도전형의 제1 반도체 영역(102)보다 농도가 높은 제1 도전형의 반도체 영역(701)이 배치된다. 또한, 제2 실시 형태의 고체 촬상 장치(100)에서는, 제1 도전형(p형)의 제1 반도체 영역(102)을 둘러싸도록, 제1 도전형의 제1 반도체 영역(102)보다 농도가 높은 제1 도전형의 반도체 영역(702)이 배치된다.
반도체 영역(701)은 제2 반도체 영역(103)의 수직 방향에서의 공핍화의 촉진에 기여할 수 있다. 반도체 영역(702)은, 화소간을 분리하는 분리 영역으로서 기능할 수 있고, 제2 반도체 영역(103)의 수직 방향에서의 공핍화의 촉진에 기여할 수도 있다. 여기서, 제2 반도체 영역(103)을 구성하는 부분(103A, 103B)과 반도체 영역(702)의 거리는 공핍 영역(106A, 106B)이 반도체 영역(702)과 접촉하도록 구성될 수 있다. 부분(103A, 103B)과 반도체 영역(702)의 거리는, 예를 들면 1㎛ 이하인 것이 바람직하고, 0 내지 0.4㎛의 범위 내인 것이 보다 바람직하다. 단, 제2 반도체 영역(103)(부분(103A, 103B))의 농도가 1×1017cm-3보다 높을 경우에는, 공핍 영역(106A, 106B)의 확대가 지나치게 작아서, 화이트 스팟(white spot)이 발생할 가능성이 있다. 이를 방지하기 위해, 상기 거리는 0.2㎛ 근방인 것이 가장 바람직하다. 반도체 영역(701, 702)의 농도는 1×1017cm-3 내지 1×1019cm-3의 범위 내인 것이 바람직하고, 5×1017cm-3 내지 5×1018cm-3의 범위 내인 것이 더욱 바람직하다. 반도체 영역(701)의 불순물 농도가 반도체 영역(702)의 불순물 농도보다 낮아도 된다. 반도체 영역(702)의 불순물 농도가 부분(103A)과 부분(103B)의 사이에 배치된 제1 도전형의 제1 반도체 영역(102)의 불순물 농도보다 높아도 된다.
[제3 실시 형태]
이하, 도 8을 참조하면서 본 발명의 제3 실시 형태를 설명한다. 도 8은 본 발명의 제3 실시 형태의 고체 촬상 장치(100)의 1개의 화소의 구조를 모식적으로 도시하는 평면도이다. 또한, 제3 실시 형태에서 언급하지 않는 사항은, 제1 및 제2 실시 형태를 따를 수 있다.
제3 실시 형태에서는, 제2 도전형의 제2 반도체 영역(103)이 3개의 부분(103A, 103B, 103C)으로 분할된다. 제2 반도체 영역(103)의 분할은, 제1 부분(103A)와 제3 부분(103C)의 사이에 제2 부분(103B)이 배치되도록 이루어져 있다. 제1 부분(103A), 제2 부분(103B) 및 제3 부분(103C)에 교차하는 방향에서의 제1 부분(103A) 및 제3 부분(103C)의 각각의 폭은 제2 부분(103B)의 폭보다 큰 것이 바람직하다. 이것은, 제1 부분(103A) 및 제3 부분(103C)은 제2 부분(103B)보다 수평 방향에서 공핍화되기 쉽기 때문이다.
제1 도전형(p형)의 제1 반도체 영역(102) 중 제2 도전형(n형)의 제2 반도체 영역(103)(부분(103A, 103B, 103C))에 인접하는 부분에는, 공핍 영역(106A, 106B, 106C)이 형성된다. 제2 도전형(n형)의 제2 반도체 영역(103)(부분(103A, 103B, 103C))에는, 공핍 영역(107A, 107B, 107C)이 형성된다.
또한, 전하 축적 영역을 구성하는 반도체 영역(103)의 분할수는 2 또는 3에 한정되지 않고, 4 이상이어도 된다.
[제4 실시 형태]
이하, 도 9a, 9b를 참조하면서 본 발명의 제4 실시 형태를 설명한다. 도 9a는, 본 발명의 제4 실시 형태의 고체 촬상 장치(100)의 1개의 화소의 구조를 모식적으로 도시하는 평면도이다. 도 9b는, 도 9a에서의 반도체 영역(103)을 도시하는 평면도이다. 또한, 제4 실시 형태에서 언급하지 않는 사항은 제1 실시 형태를 따를 수 있다. 또한, 제4 실시 형태는, 제2 및/또는 제3 실시 형태와 조합하여 실시되어도 된다.
제1 내지 제3 실시 형태에서는, 복수의 부분이 서로 전기적으로 분리되어 있다. 그러나, 이것은 본 발명에서 필수적이지 않다. 본 발명의 효과는, 제2 반도체 영역(103) 내의 최종 공핍화 부분과 제2 반도체 영역(103)의 측면의 거리를 작게 하는 것에 의해 얻을 수 있다. 효과가 실현될 수 있다면, 복수의 부분이 서로 연결되어 있어도 된다. 제4 실시 형태에서는, 전하 축적 영역을 구성하는 반도체 영역(103)은, 복수의 부분(103A, 103B)을 서로 연결하는 연결부(103D)를 포함한다.
고체 촬상 장치(100)는, 반도체 기판 SB의 제1 반도체 영역(102) 내에 형성된 제2 도전형의 제3 반도체 영역(121)을 플로팅 디퓨전으로서 포함하고 있다. 또한, 고체 촬상 장치(100)는 제2 반도체 영역(103)으로부터 제3 반도체 영역(121)으로 전하를 전송하기 위한 채널을 제1 반도체 영역(102) 내에 형성하는 전송 게이트(120)를 반도체 기판 SB 위에 포함하고 있다. 제2 반도체 영역(103)은, 전송 게이트(120)와 복수의 부분(103A, 103B)의 사이에 연결부(103D)가 배치되도록 구성될 수 있다. 이에 의해, 제2 반도체 영역(103)으로부터 제3 반도체 영역(121)으로 전하를 전송하기 위한 채널의 폭을 크게 할 수가 있어, 전하의 전송 효율을 향상시킬 수 있다. 또한, 연결부(103D)가 복수의 부분(103A, 103B)의 사이에 배치된 제1 도전형의 반도체 영역 아래에 배치되어도 된다. 즉, 전위 장벽이 반도체 기판 SB의 표면 측에 형성되고, 복수의 부분(103A, 103B)이 반도체 기판 SB의 심부에서 연결되는 구성으로 하여도 된다.
[제5 실시 형태]
이하, 도 10을 참조하면서 본 발명의 제5 실시 형태를 설명한다. 도 10은 본 발명의 제5 실시 형태의 고체 촬상 장치(100)의 1개의 화소의 구조를 모식적으로 도시하는 단면도이다. 또한, 제5 실시 형태에서 언급하지 않는 사항은 제1 실시 형태를 따를 수 있다. 또한, 제5 실시 형태는 제2 내지 제4 실시 형태의 적어도 1개와 조합하여 실시되어도 된다.
제1 도전형의 제1 반도체 영역(102)은, 제2 반도체 영역(103)을 구성하는 복수의 부분(103A, 103B)의 전체를 둘러싸도록 배치된 제1 부분(1001)과, 복수의 부분(103A, 103B)의 사이에 배치된 제2 부분(1002)을 포함한다. 제2 부분(1002)의 불순물 농도는 제1 부분(1001)의 불순물 농도보다 높고, 이에 의해 공핍 영역(106A, 106B)의 폭이 작아진다.
[제6 실시 형태]
이하, 도 11을 참조하면서 본 발명의 제6 실시 형태를 설명한다. 도 11은 본 발명의 제6 실시 형태의 고체 촬상 장치(100)의 1개의 화소의 구조를 모식적으로 도시하는 평면도이다. 또한, 제6 실시 형태에서 언급하지 않는 사항은 제1 실시 형태를 따를 수 있다. 또한, 제6 실시 형태는 제2 내지 제5 실시 형태의 적어도 1개와 조합하여 실시되어도 된다.
제6 실시 형태에서는, 전하 축적 영역(103)을 구성하는 복수의 부분(103A, 103B)에 각각 대응하도록 제2 도전형(n형)의 복수의 제3 반도체 영역(121A, 121B)이 반도체 기판 내에 형성된다. 복수의 제3 반도체 영역(121A, 121B)은 플로팅 디퓨전(전하-전압 변환부)을 구성한다. 반도체 기판 위에 배치된 전송 게이트(120)는, 부분(103A)으로부터 그것에 대응하는 제3 반도체 영역(121A)에 전하를 전송하기 위한 채널을 제1 반도체 영역(102) 안에 형성한다. 전송 게이트(120)는 또한 부분(103B)으로부터 그것에 대응하는 제3 반도체 영역(121B)에 전하를 전송하기 위한 채널을 제1 반도체 영역(102) 안에 형성한다.
고체 촬상 장치(100)는 복수의 제3 반도체 영역(121A, 121B)에 전송된 전하에 따른 신호를 개별적으로 판독하는 데에 사용되는 (도시되지 않은) 판독 회로를 포함한다. 부분(103A, 103B)에는, 공통 렌즈를 통해서 광이 입사한다. 부분(103A)에는, 촬상 렌즈의 동공의 제1 영역을 통과한 후에 공통 렌즈를 통과한 광이 입사할 수 있다. 부분(103B)에는, 그 촬상 렌즈의 동공의 제2 영역을 통과한 후에 공통 렌즈를 통과한 광이 입사할 수 있다. 이에 의해, 고체 촬상 장치(100)의 출력에 근거해서 위상차 검출법에 의한 초점 검출을 행할 수 있다. 또한, 제1 영역과 제2 영역은 서로 다른 영역이다.
[제7 실시 형태]
이하, 도 12를 참조하면서 본 발명의 제7 실시 형태를 설명한다. 도 12는 본 발명의 제7 실시 형태의 고체 촬상 장치(100)의 1개의 화소의 구조를 모식적으로 도시하는 평면도이다. 또한, 제7 실시 형태에서 언급하지 않는 사항은 제1 실시 형태를 따를 수 있다. 또한, 제7 실시 형태는 제2 내지 제5 실시 형태의 적어도 1개와 조합하여 실시되어도 된다.
제7 실시 형태에서는, 전하 축적 영역(103)을 구성하는 복수의 부분(103A, 103B)에 대하여 공통인, 제2 도전형(n형)의 제3 반도체 영역(121)이 반도체 기판 내에 형성된다. 제3 반도체 영역(121)은 플로팅 디퓨전(전하-전압 변환부)을 구성한다. 제7 실시 형태에서는, 전하 축적 영역(103)을 구성하는 부분(103A, 103B)의 각각에 대응하는 복수의 전송 게이트(120A, 120B)가 반도체 기판 위에 배치된다. 전송 게이트(120A)는 부분(103A)으로부터 공통 제3 반도체 영역(121)으로 전하를 전송하기 위한 채널을 제1 반도체 영역(102) 내에 형성한다. 전송 게이트(120B)는 부분(103B)으로부터 공통 제3 반도체 영역(121)으로 전하를 전송하기 위한 채널을 제1 반도체 영역(102) 내에 형성한다. 전송 게이트(120A)와 전송 게이트(120B)는 전기적으로 서로 분리되어 있고, 그들 사이의 부분의 하방에는 소자 분리부(1203)가 배치된다.
고체 촬상 장치(100)는 공통 제3 반도체 영역(121)에 전송된 전하에 따른 신호를 판독하는 데에 사용되는 (도시되지 않은) 판독 회로를 포함한다. 그 판독 회로는, 전송 게이트(120A)에 의해 부분(103A)으로부터 반도체 영역(121)으로 전송된 전하와 전송 게이트(120B)에 의해 부분(103B)으로부터 반도체 영역(121)으로 전송된 전하의 총량에 따른 신호를 읽어낼 수 있다.
판독 회로는 또한, 전송 게이트(120A)에 의해 부분(103A)으로부터 반도체 영역(121)으로 전송된 전하에 따른 신호와, 전송 게이트(120B)에 의해 부분(103B)으로부터 반도체 영역(121)으로 전송된 전하에 따른 신호를 개별적으로 읽어낼 수 있다. 예를 들면, 판독 회로는, 우선, 전송 게이트(120A)에 의해 부분(103A)으로부터 반도체 영역(121)으로 전송된 전하에 따른 신호를 읽어내고, 다음으로, 전송 게이트(120B)에 의해 부분(103B)으로부터 반도체 영역(121)으로 전송된 전하에 따른 신호를 읽어낸다.
부분(103A, 103B)에는, 공통 렌즈를 통해서 광이 입사한다. 부분(103A)에는, 촬상 렌즈의 동공의 제1 영역을 통과한 후에 공통 렌즈를 통과한 광이 입사할 수 있다. 부분(103B)에는, 촬상 렌즈의 동공의 제2 영역을 통과한 후에 공통 렌즈를 통과한 광이 입사할 수 있다. 이것에 의해, 고체 촬상 장치(100)의 출력에 근거해서 위상차 검출법에 의한 초점 검출을 행할 수 있다.
[응용예]
이하, 상기의 각 실시 형태에 따른 고체 촬상 장치의 응용예로서, 고체 촬상 장치를 구비하는 카메라에 대해서 예시적으로 설명한다. 카메라의 개념에는, 촬영을 주목적으로 하는 장치뿐만 아니라, 촬영 기능을 보조적으로 구비하는 장치(예를 들면, 퍼스널 컴퓨터, 휴대 단말기)도 포함된다. 카메라는, 상기의 실시 형태로서 예시된 본 발명에 따른 고체 촬상 장치와, 그 고체 촬상 장치로부터 출력되는 신호를 처리하는 처리 유닛을 포함한다. 처리 유닛은, 예를 들면, A/D 변환기 및 A/D 변환기로부터 출력되는 디지털 데이터를 처리하는 프로세서를 포함할 수 있다.
본 발명이 예시적인 실시 형태를 참조하여 설명되었지만, 본 발명이 개시된 예시적인 실시 형태에 한정되지 않음을 이해하여야 할 것이다. 아래의 특허청구범위의 범위는 모든 변경과 등가 구조 및 기능을 포함하도록 가장 넓은 해석과 일치하여야 할 것이다.
본 출원은, 2012년 1월 18일에 출원되고, 본 명세서에서 그 전체가 참조로서 인용되는 일본 특허 출원 제2012-008448호를 우선권 주장한다.

Claims (12)

  1. 반도체 기판과,
    상기 반도체 기판 내에 배치된 제1 도전형의 제1 반도체 영역과,
    상기 제1 반도체 영역 내에 배치되어 전하 축적 영역을 구성하는 제2 도전형의 제2 반도체 영역과,
    상기 제2 반도체 영역에 대하여 광을 집광하는 렌즈를 포함하는 고체 촬상 센서이며,
    상기 제2 반도체 영역은, 상기 반도체 기판의 표면에 평행한 방향으로 배치된 복수의 부분을 포함하고, 상기 복수의 부분은 서로 전기적으로 분리되고,
    상기 전하 축적 영역에 축적되는 전하에 대한 전위 장벽이 상기 복수의 부분의 사이에 형성되고,
    상기 제1 반도체 영역으로부터 상기 제2 반도체 영역으로의 공핍 영역의 확대에 의해 상기 제2 반도체 영역의 전체가 공핍화되도록 구성되고,
    상기 제2 반도체 영역의 일부이며, 상기 제2 반도체 영역 중 최후에 공핍화되는 최종 공핍화 부분은, 상기 제1 반도체 영역 중 상기 최종 공핍화 부분의 측방에 위치하는 부분으로부터 상기 최종 공핍화 부분으로의 공핍 영역의 확대에 의해 공핍화되도록 구성된, 고체 촬상 센서.
  2. 반도체 기판과,
    상기 반도체 기판 내에 배치된 제1 도전형의 제1 반도체 영역과,
    상기 제1 반도체 영역 내에 배치되어 전하 축적 영역을 구성하는 제2 도전형의 제2 반도체 영역과,
    상기 제2 반도체 영역에 대하여 광을 집광하는 렌즈를 포함하는 고체 촬상 센서이며,
    상기 제2 반도체 영역은, 상기 반도체 기판의 표면에 평행한 방향으로 배치된 복수의 부분을 포함하고, 상기 복수의 부분은 서로 전기적으로 분리되고,
    상기 전하 축적 영역에 축적되는 전하에 대한 전위 장벽이 상기 복수의 부분의 사이에 형성되고,
    상기 복수의 부분의 각각에서, 상기 반도체 기판의 깊이 방향에 따른 불순물 농도의 적분 N1 및 상기 복수의 부분이 배치되는 방향에 평행한 선을 따른 불순물 농도의 적분 N2가 N1>N2의 관계를 충족하고, 상기 선은, 상기 제2 반도체 영역 중 최대 농도를 갖는 부분을 통과하는, 고체 촬상 센서.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 반도체 영역의 표면 영역은 상기 반도체 기판의 표면과 상기 복수의 부분 사이에 배치된, 고체 촬상 센서.
  4. 제3항에 있어서,
    상기 제1 반도체 영역은, 상기 복수의 부분을 둘러싸도록 배치된 제1 일부와, 상기 복수의 부분의 사이에 배치된 제2 일부를 포함하고,
    상기 제1 일부는 상기 제2 일부를 통해 상기 표면 영역에 전기적으로 연결된, 고체 촬상 센서.
  5. 제4항에 있어서,
    공핍 영역은, 상기 반도체 기판의 표면에 수직인 방향으로 상기 표면 영역으로부터 상기 복수의 부분의 각각을 향하여 확대되고,
    상기 반도체 기판의 표면에 수직인 방향으로의 공핍 전압 Vdep_V는 상기 반도체 기판의 표면에 평행한 방향으로의 공핍 전압 Vdep_H보다 높은, 고체 촬상 센서.
  6. 제1항 또는 제2항에 있어서,
    제2 도전형의 복수의 제3 반도체 영역이 상기 복수의 부분에 각각 대응하여 상기 반도체 기판 내에 배치되고,
    각 부분으로부터, 상기 복수의 제3 반도체 영역 중 대응하는 하나의 제3 반도체 영역에 전하를 전송하기 위한 채널을 형성하도록, 상기 복수의 부분에 대하여 공통인 전송 게이트가 상기 반도체 기판 상에 배치되는, 고체 촬상 센서.
  7. 제1항 또는 제2항에 있어서,
    상기 복수의 부분에 대하여 공통인 제2 도전형의 제3 반도체 영역이 상기 반도체 기판 내에 배치되고,
    상기 복수의 부분으로부터 상기 제3 반도체 영역으로 전하를 전송하기 위한 채널을 형성하도록, 상기 복수의 부분에 대하여 공통인 전송 게이트가 상기 반도체 기판 위에 배치되는, 고체 촬상 센서.
  8. 제1항 또는 제2항에 있어서,
    상기 복수의 부분에 대하여 공통인 제2 도전형의 제3 반도체 영역이 상기 반도체 기판 내에 배치되고,
    상기 복수의 부분의 각각으로부터 상기 제3 반도체 영역으로 전하를 전송하기 위한 채널을 형성하도록, 복수의 전송 게이트가 상기 반도체 기판 상에 배치되는, 고체 촬상 센서.
  9. 제1항 또는 제2항에 있어서,
    상기 복수의 부분은 제1 부분, 제2 부분 및 제3 부분을 포함하고,
    상기 제2 반도체 영역의 상기 제1 부분과, 상기 제2 반도체 영역의 상기 제3 부분의 사이에 상기 제2 반도체 영역의 상기 제2 부분이 배치되고,
    상기 제2 반도체 영역의 상기 제1 부분, 상기 제2 반도체 영역의 상기 제2 부분 및 상기 제2 반도체 영역의 상기 제3 부분이 배치된 방향에서의 상기 제2 반도체 영역의 상기 제1 부분 및 상기 제2 반도체 영역의 상기 제3 부분의 각각의 폭이, 상기 제2 반도체 영역의 상기 제2 부분의 폭보다 큰 고체 촬상 센서.
  10. 제1항 또는 제2항에 있어서,
    상기 제1 반도체 영역의 측면을 둘러싸는 제1 도전형의 반도체 영역이 상기 반도체 기판 내에 배치되는, 고체 촬상 센서.
  11. 제1항 또는 제2항에 있어서,
    상기 복수의 부분 간의 간격은 0.1㎛ 내지 1.0㎛의 범위 내이며,
    상기 복수의 부분이 배치된 방향에 따른 상기 복수의 부분의 전체의 길이는 2.0㎛ 내지 7.0㎛의 범위 내인 고체 촬상 센서.
  12. 제1항 또는 제2항에 따른 고체 촬상 센서와,
    상기 고체 촬상 센서로부터 출력되는 신호를 처리하는 처리 유닛을 포함하는, 카메라.
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