KR20150103698A - 방사상 압착에 의해 감소된 변형을 가진 이종구조들을 제조하기 위한 공정들 및 장치 - Google Patents

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썬에디슨 세미컨덕터 리미티드
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Abstract

감소된 변형을 가진 이종구조들을 제조하기 위한 장치 및 공정들이 개시된다. 이종구조들은 상대적으로 낮은 결함의 이종구조를 형성하기 위해 구조와 상이한 결정 격자 상수를 갖는 표면 층에 맞추어지는 반도체 구조를 포함할 수 있다.

Description

방사상 압착에 의해 감소된 변형을 가진 이종구조들을 제조하기 위한 공정들 및 장치{PROCESSES AND APPARATUS FOR PREPARING HETEROSTRUCTURES WITH REDUCED STRAIN BY RADIAL COMPRESSION}
[관련 출원에 대한 상호참조]
본 출원은 2012년 12월 31일 출원된 미국 가출원 번호 제61/747,613호; 2013년 3월 15일 출원된 미국 가출원 번호 제61/793,999호; 2013년 3월 15일 출원된 미국 가출원 번호 제61/790,445호; 및 2013년 3월 15일 출원된 미국 가출원 번호 제61/788,744호의 혜택을 주장하며, 이 출원들의 각각은 참조에 의해 본 명세서에 통합된다.
본 개시는 감소된 변형(strain)을 가진 반도체 이종구조들(semiconductor heterostructures)의 제조와 일반적으로 관련되는데, 특히 자신과는 상이한 결정 격자 상수를 갖는 표면 층에 맞추어지고 그에 의해 비교적 낮은 결함의 이종구조를 형성하는 반도체 기판을 가진 이종구조들과 관련된다.
디바이스 성질 표면을 가진 디바이스 층 및 디바이스 층의 물질과 상이한 결정 격자 구조를 갖는 기판을 포함하는 다층 구조들(multi-layered structures)이 수많은 상이한 목적들을 위해 유용하다. 이들 다층 구조들은 달라지는 격자 상수들을 갖는 물질로 된 다중 층을 전형적으로 포함한다. 층들 간의 격자 부정합(lattice mismatch)은 층들이 변형되도록 한다. 불일치 전위들(misfit dislocations)이 층들 간의 변형을 릴랙스하기 위해 디바이스 층에 자발적으로 형성될 수 있다. 그와 같은 전위들은 다중 층 반도체 구조의 품질과 유용성을 저하시킨다.
격자 부정합된 반도체 층들 간의 변형을 릴랙스하기 위한 방법들과 실질적으로 전위들이 없는 기판들 및 디바이스 층들이 달성되는 방법들에 대한 지속적 필요가 존재한다.
본 개시의 한 양태는 기판, 기판 상에 배치되는 표면 층 및 기판과 표면 층 간의 계면을 포함하는 이종구조에서 변형을 릴랙스하기 위한 공정을 지향한다. 기판은 중앙 축, 중앙 축에 전반적으로 수직인 후면, 및 중앙 축을 통과하여 기판을 가로질러 연장하는 직경을 포함한다. 전위 소스 층(dislocation source layer)이 기판에 형성된다. 기판은, 전위를 발생하고 또한 전위 소스 층으로부터 표면 층을 향하여 전위들을 미끄러지게(glide) 하기 위해 방사상으로 압착(compress)된다.
본 개시의 또 다른 양태는 릴랙스된 이종구조를 제조하기 위한 공정을 지향한다. 표면 층은 반도체 기판의 전면 상에 피착되고, 그에 의해 표면 층과 기판 간의 변형을 생성한다. 전위 소스 층이 기판에 형성된다. 표면 층과 기판에서의 변형은, 전위들(dislocations)을 발생하고 또한 전위 소스 층으로부터 표면 층을 향하여 전위들을 미끄러지게 하기 위해 기판을 방사상으로 압착함으로써 릴랙스된다.
본 개시의 또 다른 양태는 장치에서 반도체 구조를 방사상으로 압착하기 위한 방법을 지향한다. 구조는 전면, 후면 및 원주 둘레(circumferential edge)를 갖는다. 장치는 구조의 원주 둘레에 인접하여 구조와 접촉하기 위한 최상부 판 및 후방 판을 포함하는 구조 홀더(structure holder)를 포함한다. 최상부 판은 구조의 전면과 접촉하도록 적응되고 후방 판은 구조의 후면과 접촉하기 위해 적응된다. 주위 챔버(peripheral chamber)가 최상부 판, 후방 판 및 구조의 원주 둘레 간에 형성된다. 주위 챔버에서의 압력은 방사상으로 구조를 압착하기 위해 변화된다.
도 1은 실리콘 이종구조의 개략 단면도이다;
도 2는 이종구조를 제조하기 위한 공정을 묘사하는 흐름도이다;
도 3-4는 반도체 구조 및 반도체 구조를 압착하기 위한 구조 홀더의 단면도들이다;
도 5는 반도체 구조 및 반도체 구조를 압착하기 위한 구조 홀더의 또 다른 실시예의 단면도들이다;
도 6-7은 그 위의 코팅 및 도 3의 구조 홀더를 갖는 반도체 구조의 단면도들이다;
도 8은 반도체 구조 및 이 구조를 그 가운데 탑재된 도 3의 구조 홀더에 의해 압착하기 위한 장치의 개략 단면도이다;
도 9는 반도체 구조 및 반도체 구조를 압착하기 위한 구조 홀더의 또 다른 실시예의 단면도들이다;
도 10은 복수의 반도체 구조 및 반도체 구조들을 압착하기 위한 구조 홀더의 단면도이다;
도 11은 반도체 구조를 압착하기 위한 구조 홀더의 또 다른 실시예의 평면도이다;
도 12는 반도체 구조 및 반도체 구조를 압착하기 위한 구조 홀더의 또 다른 실시예의 단면도이다;
도 13은 그루브를 갖는 반도체 구조 및 반도체 구조를 압착하기 위한 구조 홀더의 또 다른 실시예의 단면도이다;
도 14는 반도체 구조 및 최상부 판을 가진 도 13의 구조 홀더의 단면도이다;
도 15는 2개의 그루브를 갖는 반도체 구조 및 반도체 구조를 압착하기 위한 구조 홀더의 또 다른 실시예의 단면도이다;
도 16은 반도체 구조 및 압착부를 포함하는 구조 홀더의 또 다른 실시예의 단면도이다;
도 17은 반도체 구조 및 도 16의 구조 홀더의 평면도이다;
도 18은 구조 홀더 및 세그먼트들을 갖는 구조 홀더의 또 다른 실시예의 평면도이다; 및
도 19는 반도체 구조 및 플랜지를 갖는 구조 홀더의 또 다른 실시예의 단면도이다.
대응하는 참조 번호들은 도면의 전체에 걸쳐서 대응하는 부분들을 표시한다.
본 개시의 하나 이상의 양태들에 따라서, 기판과 기판과는 상이한 격자 상수를 갖는 표면 층 사이의 감소된 변형을 가진 이종구조들은 도 2의 공정에 의해서 그런 것처럼 제조될 수 있다. 표면 층은 또한 "에피택셜 층", "헤테로에피택셜 층(heteroepitaxial layer)", "피착 막", “막", "헤테로 층(heterolayer)" 또는 "피착 층"으로서 본 명세서에서 지칭될 수 있다. 실질적으로 릴랙스된 표면 층을 가지고 또한 관통 전위(threading dislocation)들로도 불리는 불일치 전위들의 감소된 농도를 달성하는 이종구조가 형성될 수 있다.
일반적으로, 본 개시의 공정들은 반도체 기판에 전위 소스 층을 형성하는 단계, 전위 소스 층의 형성 전후에 기판 상에 헤테로 층을 피착하는 단계 및 전위들을 발생하고(즉, 활성화하고) 또한 전위 소스 층으로부터 표면 층을 향하여 전위들을 미끄러지게 하기 위해 이종구조를 방사상으로 압착하는 단계를 포함할 수 있다. 소스 층의 활성화 및 소스 층으로부터 피착 층과의 계면을 향하는 전위들의 미끄러짐은 압착을 기판에 가함으로써 병행적으로 발생한다. 변형력은 전위들을 활성화하고 미끄러지게 하기 위해 하나 이상의 단계들 및 다양한 조합들로 가해질 수 있으며, 그에 의해 이종구조를 소성적으로(plastically) 압착한다.
헤테로 층은 기판의 표면 상에 막을 형성하기 위해, 기판의 본래 결정 격자 상수 aS와는 다른 결정 격자 상수 aSI를 가질 수 있다. 일반적으로, 헤테로 층의 결정 격자 상수 aSI는 기판의 본래 결정 격자 상수 aS 보다 작아서, 압착에 의한 기판에서의 전위 루프(dislocation loop)들의 발생과 미끄러짐을 제어함으로써 기판이 소성적으로 응력 변형되고 또한 막의 결정 격자와 더 적절하게 정렬되고, 그에 의해 막이 완전히 릴랙스되고 또한 기판상에서 감소된 밀도의 관통 전위들을 갖도록 허용하게 된다.
본 개시의 방법들은 헤테로 층들을 릴랙스하는데 있어서 종래의 방법들을 능가하는 여러 장점들을 갖는다. 종래의 방법들은 막과 기판 간에 응력들에서의 큰 비대칭성을 생성하는데, 이는 응력들이 최대인 곳, 즉 막에서의 전위 발생으로 이어진다. 전위 루프들을 막에 한정하게 됨으로써, 전위들은 열화 관통 전위들의 역할을 하는 세그먼트들을 뒤에 남긴다. 그와 같은 관통 전위들의 밀도를 최소화하기를 시도하는 많은 노력들이 기울여졌다.
대조적으로, 본 개시의 방법들은 (예를 들어, 기판을 약화(weakening)시키고 또한 기판을 약화시키는 동안 그 가운데에서 전위 발생을 피하기 위해 상대적으로 얇은 막을 이용함으로써) 전위 발생이 기판에서 생기도록 하면서 응력들의 비대칭성을 낳게 된다. 이것은 기판과 막 사이의 계면에 불일치 전위 층을 형성하는 동안 전위들이 기판에 한정되도록 허용한다. 다양한 제어된 방식들로 전위들을 도입함으로써 기판을 약화시키면, 외부 변형력(eternal stress)들이 전위들을 활성화하기 위해 시스템에 가해질 수 있다. 이것은 상대적으로 큰 고유의 내부 응력(internal stress)로 인한 자가 릴랙세이션(즉, 외부 변형력(eternal stress)들의 가해짐이 없는 릴랙세이션)을 낳는 종래 방법들과 다르다. 본 개시의 방법들은 상대적으로 얇은 막으로 적절한 온도들에서 약화 및 외부 변형력의 가함에 의해 자가 릴랙세이션에 의하는 것과는 다른 릴랙세이션을 수반하여, 자가 릴랙세이션이 발생하지 않도록 한다.
I. 반도체 기판
도 1을 참조하면, 반도체 기판(1)은 CVD(chemical vapor deposition)에 의한 에피택셜 층의 피착에 의해서와 같은 표면 층을 지지하기 위한 기판으로 사용하는 데에 적합한 임의의 단결정 반도체 물질일 수 있다. 일반적으로, 반도체 기판은 실리콘, 탄화 실리콘, 사파이어, 게르마늄, 실리콘 게르마늄, 질화 갈륨, 질화 알루미늄, 갈륨 비소, 인듐 갈륨 비소 또는 이것들의 임의의 조합으로 이루어진 군으로부터 선택되는 물질로 구성될 수 있다. 전형적으로, 반도체 기판은 실리콘으로 구성된다.
반도체 기판(1)은 이하에 보다 상세하게 설명되는 바와 같이 표면 층을 피착하기 위한 기판으로서의 용도 및 기판 물질에 변형력을 가하기에 적합한 것의 두 가지에 알맞은 임의의 형태를 가질 수 있다. 전형적으로, 반도체 기판은 중앙 축(2); 피착 층(7)과의 계면(3) 및 후면(4) - 여기서 기판-표면 층 계면(3) 및 후면(4)은 전반적으로 중앙 축(2)과 수직임 - ; 계면으로부터 기판의 후면까지의 거리에 대응하는 두께 t; 원주 둘레(5); 및 중앙 축을 통과하며 기판을 가로질러 연장하는 직경 D를 갖는다. 예시 목적을 위해, 후면(4)은 전위 소스 층이 형성될 곳에서의 또는 그 부근에서의 대향 면으로서 기술될 것이고 이와 같이 본 명세서에서 "대향 면(opposing surface)" 및/또는 "손상된 면"으로서 지칭될 수 있다는 것을 유의해야 한다. 이와 관련하여, 이하에 기술되는 이종구조 자체 및 피착 층(7)은 일반적으로 기판(1)과 동심원을 이루고, 또한 중앙 축(2); 원주 둘레(5); 및 이종구조(및 또한 표면 층)를 가로질러 그리고 중앙 축을 통하여 연장하는 직경 D를 갖는다.
기판(1)은 반도체 층이 그 상에 피착될 기판으로 사용되기 위한 임의의 적절한 직경을 가질 수 있다. 일반적으로, 기판(1)은 약 150㎜ 이상의 직경을 갖는다. 전형적으로, 기판(1)은 약 200㎜ 이상, 약 300㎜ 이상 또는 심지어 약 450㎜ 이상의 직경을 갖는다. 기판 직경이 소성적으로 이종구조를 변형시키기 전의 직경일 수 있고, 그런 경우에 직경은 이하에서 더욱 상세히 논의되는 것처럼 소성 응력 변형 후에 표명된 값들로부터 증가하거나 감소할 수 있다는 것을 유의해야 한다. 대안적으로, 소성 응력 변형 전의 기판은 표명된 값들보다 작거나 또는 큰 직경을 가질 수 있어서 소성 응력 변형 후의 직경이 표명된 값들과 대략 동일하도록 될 수 있다.
유사하게, 기판(1)은 반도체 층이 그 상에 피착될 수 있는 기판으로 사용하는 데에 적절한 임의의 두께, t를 가질 수 있다. 예를 들어, 기판은 약 500 미크론으로부터 약 1000 미크론까지의, 전형적으로 약 600 미크론으로부터 약 1000 미크론까지의, 약 700 미크론으로부터 약 1000 미크론까지의, 약 700 미크론으로부터 약 900 미크론까지의 또는 심지어 약 700 미크론으로부터 약 800 미크론까지의 두께, t를 가질 수 있다.
몇몇 실시예들에서, 예를 들어, 기판(1)은 약 150㎜ 이상, 약 200㎜ 이상, 약 300㎜ 이상 또는 심지어 약 450㎜ 이상의 직경과 약 675 미크론으로부터 약 1000 미크론까지의 또는 심지어 약 725 미크론으로부터 약 925 미크론까지의 두께를 갖는, 초크랄스키 결정 성장 방법들에 의해 성장된 단결정 실리콘 잉곳으로부터 슬라이싱(slice)된 단결정 실리콘 웨이퍼일 수 있다.
에피택셜 층이 그 상에 피착되는 기판 표면은 에피택셜 층을 피착하는데 적합하도록 연마 처리(polish)될 수 있거나 또는 CVD 전에 추가로 조절될 수 있다. 대향 면이 또한 연마 처리될 수 있거나 또는 대안적으로 본 개시의 범위에서 벗어나지 않고서 비 연마 처리될 수 있는데, 즉 연삭되는 것으로서(as-ground), 래핑되는 것으로서(as-lapped) 또는 래핑되고 에칭되는 것으로서 처리될 수 있다. 다양한 실시예들에서, 대향 면은 비 연마된 상태로 남겨질 수 있는데, 여기서 연삭되거나, 래핑되거나 또는 래핑되고 에칭되는 표면은 전위 소스 층으로서 활용될 수 있다. 대안적으로 또는 덧붙여, 대향 면은 손상되어 이하에 보다 상세하게 설명된 바와 같은 전위 소스 층을 형성할 수 있다.
초크랄스키 성장된 실리콘이 전형적으로 약 5x1017 내지 약 9x1017 atoms/cm3(ASTM 표준 F-121-83)의 범위 내의 산소 농도를 갖는다는 것을 유의해야 한다. 일반적으로, 본 개시에서 기판에 사용되는 단결정 실리콘 웨이퍼는, 산소 농도가 전위의 활성화와 미끄러짐을 막을 만큼 그렇게 과도하지만 않다면, 초크랄스키 공정에 의해 전형적으로 획득 가능한 범위 내의 또는 심지어 그 범위를 벗어난 어떤 값이 되는 산소 농도를 가질 것이다.
II. 피착된 표면 층
표면 층(7)은 기판(1)의 전면 상에 자리잡을 수 있다. 피착 층(7)은 CVD에 의해 에피택셜 층으로서 피착되는 데에 적합한 임의의 단결정 반도체 물질일 수 있다. 일반적으로, 헤테로 층은 기판의 본래 결정 격자 상수, aS 보다 작은 결정 격자 상수, aSI 를 포함한다. 피착된 층은 임의의 적합한 물질로 구성될 수 있는데, 몇몇 실시예들에서는 실리콘, 탄화 실리콘, 사파이어, 게르마늄, 실리콘 게르마늄, 질화 갈륨, 질화 알루미늄, 갈륨 비소, 인듐 갈륨 비소 또는 이것들의 임의의 조합으로 이루어진 군으로부터 선택되는 물질로 구성된다. 기판이 실리콘으로 구성되는 실시예들에서, 더 작은 격자 상수를 가진 헤테로 층들은 예를 들어 질화 갈륨을 포함한다.
본질적으로 일반적으로 본 분야에 알려진 임의의 기술이 알려진 에피택셜 피착 기법 중 하나와 같이 피착 층을 형성하는데 사용될 수 있다. 일반적으로 말하면, 피착 층의 두께는 본 개시의 범위에서 벗어나지 않고서 크게 변할 수 있다. 이 두께는 예를 들어 실질적으로 균일한 두께를 가질 수 있는데, 그것에 관한 평균 두께는 적어도 약 0.1 미크론, 적어도 약 0.5 미크론, 적어도 약 1.0 미크론, 및 심지어 적어도 약 2.0 미크론이다. 대안적으로, 두께를 범위의 관점에서 표현하는 것이 바람직할 수 있다. 예를 들어, 평균 두께는 전형적으로 약 0.1 미크론으로부터 약 2.0 미크론까지의 범위로서, 예를 들어 약 0.5 미크론으로부터 약 1.0 미크론까지일 수 있다.
피착 층이 달라지는 격자 상수를 갖는 기판 상에 성장되므로, 동일한 그러나 정반대 응력이 피착 층과 기판 양쪽에 형성된다는 것을 유의해야 한다. 기판의 바로 위의 및 바로 밑에서의, 피착 층과 기판에서의 응력의 상대적 양은 피착 층과 기판의 상대적 두께들에 비례한다. 그 결과, 계면 바로 위에서의 피착 층에서의 응력은 계면의 바로 밑에서의 기판에서의 응력보다 몇 차수의 크기만큼 클 수 있다. 피착 층에서의 응력은 층이 피착 층에서 불일치 또는 관통 전위들을 형성함으로써 자가 릴랙스할 때까지 성장 동안 증가할 수 있다. 따라서, 피착 층의 자가 릴랙세이션을 회피하기 위해, 적어도 초기에 기판 상에 얇은 피착 층을 성장시키는 것이 바람직하다. 얇은 층은 이후, 하기 더욱 상세히 논의되는 것처럼 기판에서 전위들을 활성화하고 확장함으로써 그 본래 격자 상수에 또는 그 부근에 릴랙스되거나 부분적으로 릴랙스될 수 있다. 더 두꺼운 피착 층이 바람직하다면, 층이 충분히 릴랙스된 후에 추가 물질이 피착될 수 있다.
본질적으로 일반적으로 본 분야에 알려진 임의의 기술이 기판 상에 피착 층을 형성하는데 사용될 수 있다. 예를 들어, 에피택셜 피착 기법(예를 들어, APCVD(atmospheric-pressure chemical vapor phase deposition)); LPCVD(low-or reduced-pressure CVD); UHVCVD(ultra-high-vacuum CVD); MBE(molecular beam epitaxy); 또는 ALD(atomic layer deposition)가 이용될 수 있다. 에피택셜 성장 시스템은 단일 웨이퍼 또는 다중 웨이퍼 배치 반응기(batch reactor)를 포함할 수 있다.
표면 층(7)은 이종구조의 전면(8)을 형성하는 표면을 포함한다. 표면 층(7)은 도 1에 도시된 바와 같이 기판(1)의 전체 직경을 가로지르며 연속적으로 연장할 수 있다. 몇몇 실시예들에서, 표면 층(7)은 기판(1) 위에서 연속적으로 연장하지 않고, 그보다는 이하에 추가로 기술되는 대로 기판 상에 배치되는 수많은 반도체 물질의 불연속 세그먼트들 또는 "아일랜드들(islands)"을 포함한다. 예를 들어, 표면 층은 기판의 약 95% 보다 작은 부분 위에 배치될 수 있거나, 또는 기타 실시예들에서와 같이 기판의 약 80% 보다 작은 부분 위에, 약 60% 보다 작은 부분 위에, 약 40% 보다 작은 부분 위에, 또는 약 20% 보다 작은 부분 위에 배치될 수 있다.
III. 전위 소스 층의 제조
전위 소스 층(6)은 기판(1) 내에 자리잡고 또한 에피택셜 층이 그 상에 피착될 기판 표면으로부터 이격될 수 있다. 전형적으로, 전위 소스 층(6)은 에피택셜 층이 그 상에 피착되었거나 피착될 표면과 대향하는 표면에 또는 그 부근에 있다. 예를 들어, 에피택셜 층이 기판의 전면에 피착될 것이라면, 전위 소스 층(6)은 기판의 후면(4)에 또는 그 부근에 있을 것이다. 그러한 예에서, 기판의 전면은 기판과 피착 층(7) 사이의 계면이 될 것이다.
소스 층(6)은 기판(1)의 실질적 방사상 폭 위에 존재하거나 그 위에 설치된다. 도 1에 예시된 실시예에서, 소스 층(6)은 기판(1)의 전체 직경을 가로지르며 연장한다. 이 실시예가 선호되기는 하지만, 기타 실시예들에서 소스 층은 전체 직경을 가로지르며 연장하지 않을 수 있다. 그러므로, 일반적으로, 소스 층(6)은 웨이퍼 반경의 전형적으로 적어도 약 75%, 보다 전형적으로 적어도 약 85% 및 더욱 보다 전형적으로 약 95% 또는 웨이퍼의 반경의 심지어 적어도 약 99%의 반경 폭을 가질 것이다. 몇몇 실시예들에서, 소스 층(6)은 원주 둘레의 몇 밀리미터 이내로, 예를 들어 원주 둘레의 약 1 ㎜ 이내로 연장한다.
일반적으로, 소스 층(6)은 소스 층이 에피택셜 층이 그 상에 피착될 표면을 포함하지 않는다면 기판의 임의의 부분을 포함할 수 있다. 일반적으로 소스 층(6)은 약 100 미크론 이하, 약 50 미크론 이하, 약 25 미크론 이하 또는 약 10 미크론 이하(예로, 약 1 미크론으로부터 약 100 미크론까지, 약 1 미크론으로부터 약 50 미크론까지, 약 1 미크론으로부터 약 25 미크론까지 또는 약 5 미크론으로부터 약 25 미크론까지)의 두께를 가진다. 소스 층(6)은 기판의 후면을 포함하고 거기서부터 연장할 수 있다. 소스 층(6)이 웨이퍼의 후면을 포함할 필요는 없고, 후면으로부터 기판의 전면을 향하는 소정 깊이를 가지고 연장할 수 있다는 것을 유의해야 한다.
전위 소스 층(6)은 충분히 높은 온도들에서 충분히 높은 변형력들을 받을 때 측정 가능한 농도의 전위들을 발생할 수 있는 임의의 층일 수 있다. 일반적으로, 전위 소스 층(6)은, 기판 내에서의 전위들의 활성화에 관해서 이하 더욱 상세히 논의되는 것처럼 약 5 MPa와 약 100 MPa 사이의 (전형적으로 약 500℃와 약 1000℃ 사이의 온도들에서 약 15 MPa 정도로) 압착 변형력을 받을 때 측정 가능한 농도의 전위들을 발생할 수 있다.
전위 소스 층(6)은 표면 층(7)의 피착 전에 또는 그에 후속하여 기판(1)에 형성될 수 있다. 기판이 단결정 잉곳으로부터 슬라이싱된 웨이퍼인 실시예들에서, 전위 소스 층(6)은 전체적 웨이퍼링 공정의 일부로 포함되는 슬라이싱 공정, 연삭(grinding) 공정 또는 래핑(lapping) 공정에 의해 초래되는 기계적 손상일 수 있다.
대안적으로 또는 덧붙여, 전위 소스 층(6)은 하기의 것으로 구성되는 그룹에서 선택된 하나 이상의 공정들에 의해 기판의 후면을 기계적으로 손상시킴으로써 부분적으로 또는 그 전체가 형성될 수 있다: 후면 연삭, 후면 래핑, 후면에 모래분사(sandblast)함으로써 부드러운 손상 설치하기, 후면 상에 인덴테이션(indentation)들을 형성하기, 후면에 이온들을 주입하기, 및/또는 이것들의 조합들.
몇몇 실시예들에서, 전위 소스 층(6)은 후면에 인덴테이션들을 형성하기 위해 웨이퍼 후면 상으로 포인팅된 핀들(pointed pins)의 어레이를 누름으로써 형성될 수 있다. 인덴테이션들은 표면에 걸쳐서 비 균일하게 형성될 수 있거나 미리 정해진 패턴으로 형성될 수 있다. 그러한 패턴은 웨이퍼 결정 방향들에 대한 특정한 관계로 배열될 수 있다. 예를 들어, 정방 행렬 패턴은 110 방향에 대해 얕은 각도로 배열될 수 있다. 이것은 이들 부위(site)들에서 발생되는 전위들이 평행 글라이드 평면들을 따라 미끄러지고 또한 서로 상호 작용하지 않도록 허용한다. 게다가, 그런 처리는 전위 루프 밀도의 정밀 제어를 가질 수 있다.
몇몇 실시예들에서, 소스 층(6)은 기판의 후면을 통하여 이온을 주입함으로써 형성될 수 있다. 주입된 이온들은 기판의 전자적 특성들에 대한 어떠한 효과도 최소화하기 위해 전기적으로 등전자, 중성 또는 불활성일 수 있다. 예를 들어, 주입된 이온들은 실리콘, 게르마늄, 수소, 헬륨, 네온, 아르곤, 크세논, 및 이것들의 조합들로 구성되는 그룹에서 선택될 수 있다.
이온들은 후면에 상대적으로 타깃 깊이, Di 로 주입된다. 그러나, 실제 문제로, 주입된 이온들 중 일부는 이 거리만큼 이동하지 않을 것이고, 다른 것들은 심지어 더 큰 거리를 이동할 것이다(즉, 후면에 상대적으로 더 큰 깊이에 도달함). 실제 이온 주입 깊이는 약 5%, 10%, 15%, 20%, 25% 이상만큼 Di로부터 변할 수 있다. 이것은 주입된 이온들의 농도가, 전면(3) 방향으로 및 정반대 방향으로 Di로부터 감소하면서, Di 의 또는 그 부근의 주입된 이온들의 상대적으로 높은 농도를 포함하는 비정질 물질 구역 또는 층을 생성한다. 타깃 깊이, Di는 또한 주입된 이온들의 투사 범위(projected range)로서 지칭될 수 있다.
더 가벼운 이온들은 주어진 주입 에너지에 대해 기판 내로 더 깊이 침투하는 경향이 있기 때문에, 주입 깊이는 주입된 이온 종들에 의해 적어도 부분적으로 영향을 받을 수 있다. 그러므로, 예를 들어, 50 keV의 주입 에너지에서, 실리콘 이온들은 약 750 Å의 평균 주입 깊이를 가질 것인 반면에, 게르마늄 이온들은 400 Å의 평균 주입 깊이를 가질 것이다. 일반적으로, 이온들은 바람직하게는 적어도 약 30 keV의 에너지로, 예를 들어 적어도 약 40 keV 또는 심지어 적어도 약 50 keV로 주입된다. 한 응용에서, 이온들은 적어도 약 45 keV 및 약 55 keV 미만의 에너지로 주입된다. 선택된 이온과 주입 에너지는 전위 소스 층의 역할을 하는 기판에서의 비정질 층을 형성하기에 충분하여야 한다.
일반적으로, 전위 루프들은, 비정질 실리콘 층을 형성하기 위해 충분한 농도의 이온들을 주입시키는데 충분한 에너지가 사용되면, 후속 어닐링 시에 주입된 이온들의 범위 끝에서 형성된다. 전형적으로, 전위 루프들은 주입된 이온들 아래로 약 100 ÅA 내지 약 300 ÅA의 깊이에 형성될 수 있는데, 정확한 깊이는 다소간 차이가 있을 수 있다. 일반적으로, 더 작은 질량의 원소들을 이용하면 비정질 물질을 형성하기가 더 어렵다. 따라서, 더 작은 질량의 원소들의 훨씬 더 큰 농도가 충분한 손상을 유발하기 위해 이용되어야만 하는 반면에, 더 큰 질량의 원소들의 더 작은 농도가 비정질 실리콘을 형성하기에 충분하다. 예를 들어, 주입된 이온들이 실리콘 이온들일 때, 주입된 선량(dose)은 바람직하게는 적어도 약 2 x 1014 atoms/cm2, 예를 들어 적어도 약 5 x 1014 atoms/cm2 또는 심지어 적어도 약 1 x 1015 atoms/cm2이다. 한 가지 양호한 실시예에서, 주입된 이온 선량은 적어도 약 2 x 1015 atoms/cm2이다. 비교해 보면, 주입된 이온들이 더 큰 질량의 게르마늄 이온들일 때, 주입된 선량은 바람직하게는 적어도 약 6 x 1013 atoms/cm2, 예를 들어 적어도 약 1 x 1014 atoms/cm2 또는 심지어 적어도 약 5 x 1014 atoms/cm2이다. 한 가지 양호한 실시예에서, 주입된 이온 선량은 적어도 약 1 x 1015 atoms/cm2이다.
몇몇 양호한 실시예들에서, 소스 층(6)은 기판의 후면을 연삭함으로써 형성된다. 표면은 초크랄스키 성장된 단결정 실리콘 잉곳으로부터 슬라이싱된 후에 실리콘 웨이퍼의 표면의 형태를 만들기 위해 전형적으로 반도체 실리콘 산업계에서 사용되는 임의의 연삭 공정들을 이용하여 연삭될 수 있다. 특히 양호한 실시예에서, 후면은 약 600의 그리트 사이즈(grit size)를 이용하는 연삭 공정을 이용하여 연삭될 수 있다.
IV. 전위들의 활성화 및 미끄러짐
전위 소스 층은 소스 층에 또는 그 부근에 전위들을 형성하기 위해 활성화될 수 있는데, 이 전위들은 기판-표면 층 계면을 향하여 미끄러질 수 있다. 본 개시의 실시예들에 따라서, 전위들의 활성화 및 미끄러짐은 표면 층이 기판 상에 피착된 후에 실행되어 기판 및/또는 표면 층이 변형을 받도록 한다.
전위 소스 층은, 전위들의 형성을 야기하기 위해 상승된 온도에서 기판을 압착함으로써 전위 소스 층이 변형력을 받게 함으로써 (및 전형적으로 기판이 변형력을 받게 함으로써) 활성화된다. 압착은 하나 이상의 적절한 장치들을 이용하여 축에 수직한 방향으로, 즉 방사상 방향으로 전체 기판에 가해진다. 즉, 웨이퍼는 주변 둘레로부터 내측으로 방사상으로 압착된다. 이런 방식으로, 전위들은 소스 층에 또는 그 부근에 형성될 것이고 또한 전위들은 대향 면을 향하여 미끄러질 것이다.
일반적으로, 더 심하게 손상된 전위 소스 층들은 더 낮은 변형력 레벨들과 더 낮은 온도들에서 활성화될 것인 반면에, 덜 심하게 손상된 전위 소스 층들은 더 높은 변형력 레벨들과 온도들에 활성화될 것이다. 일반적으로, 적어도 약 5 MPa의, 전형적으로는 약 5 MPa 내지 약 100 MPa 또는 약 10 MPa 내지 약 100 MPa의 압착에 의해 가해지는 변형력은 약 550℃와 약 1000℃ 간의 온도에서 전위 소스 층에 가해진다. 보다 전형적으로, 변형력은 약 10 MPa 내지 약 50 MPa 또는 약 10 MPa 내지 약 25 MPa이다. 전형적으로, 전위들의 활성화 및/또는 미끄러짐은 약 650℃ 내지 약 1000℃ 또는 심지어 약 700℃ 내지 약 1000℃의 온도들에서 수행된다. 예를 들어, 래핑 및/또는 연삭에 의해 형성되는 전위 소스 층을 활성화하기 위해 가해질 수 있는 전형적 변형력들은 약 600℃보다 더 높은 온도들에서 및 심지어 더 전형적으로 약 700℃보다 더 높은 온도들에서 약 15 MPa일 수 있다. 이외에, 더 크게 손상된 층들은 심지어 더 낮은 변형력 레벨들에서 활성화될 수 있다.
기판은 전위들을 활성화하고 미끄러지게 하는 데에 충분한 지속 시간 동안 상승된 온도에서 변형력을 받도록 유지된다. 일반적으로, 기판은 적어도 약 10 초의 기간 동안 전술한 바와 같이 변형력을 받으며 상승된 온도에서 유지되고 그리고 적어도 약 5 시간, 적어도 약 10시간 또는 심지어 더 오랫동안 그런 조건들 하에서 유지될 수 있다. 전형적으로, 기판은 적어도 약 1 분의 기간 동안, 약 5 분 내지 약 60 분, 보다 전형적으로 약 10 분 내지 약 45 분의 기간 동안 상승된 온도에서 변형력을 받으며 유지되고 및 몇몇 실시예들에서는 약 10 분 내지 약 20 분일 수 있다. 더 높은 변형력 레벨들과 더 높은 온도들 각각은 전위들을 활성화하고 미끄러지게 하는 데에 요구되는 지속 시간을 감소시키는 경향이 있다는 것을 유의해야 한다.
압착은 기판에만 홀로 가해질 수 있거나, 또는 기타 실시예들에서와 같이 전체 이종구조(즉, 기판과 헤테로 층 모두)에 가해질 수 있다. 또한, 압착에 의해 가해지는 변형력은 이종구조 전체에 걸쳐서 (예를 들어, 방사상으로 및 원주상으로 모두) 상대적으로 (방향 및/또는 크기에서) 균일한 것이 선호된다. 변형력의 균일도가 기판을 압착하는데 사용되는 장치에 의해 제한될 수 있고 일부 변동(방사상 또는 원주상의 변동)이 고르지 않은 변형력 분포로부터 초래될 수 있다는 것을 유의해야 한다. 몇몇 실시예들에서, 적어도 약 5 MPa의 변형력이 기판의 전체 원주를 따라 가해지거나, 또는 기타 실시예들에서와 같이 적어도 약 10 MPa의 변형력이 기판의 전체 원주를 따라 가해진다.
충분한 변형력이 가해질 시에, 전위들이 전위 소스 층에서 연속적으로 형성되고 기판-표면 층 계면을 향하여 미끄러진다. 변형력이 가해질 동안의 주어진 시점에서, 전위들은 일반적으로 기판의 두께 전반에 걸쳐 균일하게 분포될 수 있다. 기판-표면 층 계면에 도달할 시에, 전위들은 계면에서 불일치 계면 전위들(misfit interfacial dislocations)을 형성한다. 불일치 전위들은 기판 압착 동안 계면에서 밀도가 증가하고, 표면 층과 기판 사이의 변형을 릴랙스하기를 계속한다. 변형은 결국 충분한 밀도의 불일치(misfit)들이 쌓이면 균형화된다.
전위 소스 층에서 발생되고 또한 기판-표면 층 계면을 향하여 미끄러지는 전위들은 실질적으로 이종구조의 후면 및 전면과 평행하다(즉, 횡으로 배열된다). 상대적으로 소량의 관통 전위가 전위 소스 층에서 발생되거나 또는 심지어 어떤 관통 전위들도 전위 소스 층에서 발생되지 않는다고 여겨진다.
기판 압착은, 전위들의 추가적 발생 및 미끄러짐이 전위들이 표면 층에 침투하도록 야기할 수 있음에 따라 변형이 균형화되는 시점에서 또는 그 부근에서 중단되는 것이 선호된다. 일단 기판 압착이 중단되면, 기판에서 이동(transit) 중에 있는 전위들은 계면에게 미끄러지는 것을 중단하며 어떤 추가적 전위들도 발생되지 않는다(즉, 전위들은 동결된다).
변형력과 열이 가해지는 임의의 주어진 시점에 기판에 존재할 수 있는 전위들의 개수는 적어도 약 1x105 전위들/cm2 또는 심지어 적어도 약 5x105 전위들/cm2일 수 있다(예를 들어, 약 1x105 전위들/cm2 내지 5x107 전위들/cm2, 또는 약 5x105 전위들/cm2 내지 약 1x107 전위들/cm2). 전위들의 개수 밀도는, 예를 들어 기판을 샘플링하고 및 현미경을 통하여 전위 루프들을 관찰하고 계수하기 전에 샘플을 윤곽 형성 식각제(delineating etchant)에 담는 것을 포함하는 임의의 전위 루프 검출 방법을 이용하여 결정될 수 있다.
몇몇 실시예들에서, 기판 압착에 의해 기판에 가해지는 변형력은, 전위들이 전위 소스 층으로부터 발생되는 임계 값보다 작은 값이지만 기존 전위들이 계면을 향하여 추가로 미끄러지도록 허용하는 데에 충분한 크기의 값으로 감소된다. 이런 방식으로, 실질적으로 전위들이 없는 기판을 갖는 이종구조가 산출될 수 있다. 그와 같은 실시예들에서, 초기 변형력 S1은, 소스 층으로부터 기판-표면 층 계면까지 전위들을 발생하고 미끄러지게 하기 위해 기판 압착에 의해 기판에 가해질 수 있다. 가해진 변형력은 이후 S2까지 낮추어진다(즉, S2는 S1 미만이다). 변형력 S2는, 전위들이 전위 소스 층에서 발생되고 또한 기존 전위들이 실질적으로 전위들이 없는 기판을 산출하기 위해 계면을 향하여 추가로 위쪽으로 미끄러지도록 허용하는 임계 값 미만인 변형력이다. S1은 적어도 약 5 MPa, 적어도 약 10 MPa 또는 적어도 약 25 MPa일 수 있다(예를 들어, 약 5 MPa 내지 약 100 MPa, 또는 약 10 MPa 내지 약 100 MPa). S2는 약 10 MPa 미만, 약 5 MPa 미만 또는 심지어 약 1 MPa 미만일 수 있다. 전형적으로, 약 1 MPa 크기 정도의 변형력들에서도, 전위들은 약 850℃의 온도에서 초당 약 1 미크론의 속도로 또는 약 900℃의 온도에서 초당 약 2.5 미크론의 속도로 미끄러질 것이다.
변형력의 크기, 변형력을 가하는 시간 및/또는 변형력이 기판에 가해질 때의 온도는 기판의 격자 상수 aS와 표면 층의 반도체 물질의 격자 상수 aSL 간의 차이에 좌우되어 변할 수 있다. 선택된 기판 물질과 그 상에 피착된 반도체 물질에 좌우되어, aSL과 aS는 변할 수 있다. 일반적으로, aSL이 aS 미만일 때, 즉 aSL/aS 비가 1 미만일 때 헤테로 층을 릴랙스시키는 데에 압착이 효과적이다. aSL/aS 비가 약 0.84부터 약 0.99까지일 수 있고, 다른 실시예들에서 약 0.90부터 약 0.99까지, 약 0.95부터 약 0.99까지, 약 0.84부터 약 0.95까지, 약 0.84부터 약 0.90까지 또는 약 0.90부터 약 0.95까지일 수 있다.
계면에게 전위들을 미끄러지게 함으로써, 표면 층은 적어도 약 85% 릴랙스되거나, 적어도 약 90% 릴랙스되거나, 적어도 약 95% 릴랙스되거나, 또는 심지어 완전히 릴랙스되는데, 즉 100% 릴랙스된다. 표면 층은 실질적으로 관통 전위들이 없을 수 있거나 또는 약 104 관통 전위들/cm2 보다 작은 관통 전위들의 농도를 가질 수 있다.
표면 층이 연속적이지 않고 그러나 기판의 표면 상에 배치되는 불연속 세그먼트들(즉, 아일랜드들)을 포함하는 실시예들에서, 불연속 세그먼트들은, 각각의 아일랜드와 기판 사이에 불일치 계면 전위들을 생성하는 아일랜드들에 의해 전위 소스 층으로부터 계면까지 전위들을 생성하고 미끄러지게 함으로써 릴랙스된다. 아일랜드들 사이의 기판의 표면에 도달하는 전위들은 표면에서 소산(dissipate)되고 이는 아일랜드들 사이의 지역이 압착 완료 시에 실질적으로 전위들이 없도록 허용한다. 아일랜드들의 릴랙세이션 후에, 반도체 물질이 추가로 피착되어 기판의 전체 직경에 걸쳐서 연속적으로 연장하는 표면 층을 산출할 수 있다. 그와 같은 실시예들에서, 아일랜드들 아래의 전위들은 새롭게 피착된 물질과 기판 사이의 계면에서 횡으로 전파되고, 그에 의해 새롭게 피착된 물질 및 연속적 표면 층을 전체적으로 릴랙스시킨다.
위에서 기술된 임의의 방법들에 의해 제조되는 릴랙스된 이종구조는 웨이퍼 본딩 및 층 전송 방법들을 이용하여 집적 회로들을 위한 SOI(silicon-on-insulator) 구조들을 제조하기 위해 또는 후속적으로 변형된 SOI 구조들을 제조하기 위해 사용될 수 있다.
추가적 층들이 릴랙스된 표면 층 위에 피착될 수 있고, 그에 의해 기판 위의 릴랙스 층 위의 변형 층을 갖는 헤테로에피택셜 구조들을 형성한다. 그러한 구조는 또한 릴랙스 층 및 변형 층의 양쪽을 또 다른 기판에게 전송하는데 사용될 수 있고, 그에 의해 매립된 변형 층 또는 대안적으로 절연체 상의 매립된 변형 층을 갖는 헤테로에피택셜 구조를 형성한다. 즉, 헤테로에피택셜 구조는 기판 또는 기판 상의 절연 층 중 어느 하나의 위의 반도체 물질의 변형 층 위의 반도체 물질의 릴랙스된 층을 가질 수 있다.
덧붙여, 본 개시의 방법들에 의해 제조되는 구조들은 FET(field effect transistor) 또는 MODFET(modulation-doped field effect transistor) 층 구조들과 같은 반도체 디바이스들을 제조하는데 사용될 수 있다.
V. 압착용 장치
이런 점에 관해서, 기판 압착과 관련되어 본 명세서에서 기술되는 공정들은 이하 기술된 장치 중 임의의 것을 이용하여 실행될 수 있다.
도 3-10을 이제 참조하면, 기판 압착은 기판에 걸쳐서 차압(differential pressure)을 가하기 위한 챔버들 및/또는 유체 통로(fluid passageway)들을 포함하는 기판 홀더를 사용하여 달성될 수 있다.
도 3-4를 이제 참조하면, 구조(9)의 압착은 구조 홀더(11)를 사용하여 달성된다. 구조 홀더(11)는 최상부 판(13)을 포함한다. 도 3-4에 도시된 바와 같이, 최상부 판(13)은 링이다. 최상부 판(13)은 기타 형태들을 가질 수 있고, 제한 없이 기판(9)을 가로질러 전체적으로 연장할 수 있다. 최상부 판(13)은 구조의 원주 둘레(5)에서 구조(9)의 전면과 접촉하도록 적응된다.
구조 홀더(11)는 원주 둘레(5)에 인접한 구조(9)의 후면과 접촉하기 위한 후방 판(15)을 포함한다. 후방 판(15)은 최상부 판(13)을 향하여 위로 연장하는 주변 링(20)을 포함한다. 그러나 기타 실시예들에서, 주변 링(20)은 최상부 판(13)의 일부일 수 있거나 또는 최상부 판(13)과 후방 판(15)의 양쪽과 별개의 것일 수 있다. 후방 판(15), 최상부 판(13) 및 주변 링(20) 모두는 최상부 판(13), 후방 판(15)(주변 링을 포함함) 및 구조(9)의 원주 둘레(5) 사이의 주위 챔버(18)를 형성하기 위해 적응된다. 일반적으로, 후방 판(15) 및 최상부 판(13)은 구조(9)와 함께 밀봉을 형성하고, 이는 주위 챔버(18)에서의 압력이 아래 기술되는 것처럼 홀더(11)에의 외부 압력에 상대적으로 증가되도록 허용한다. 주위 챔버(18)는, 밀봉이 최상부 판(13), 후방 판(15) 및 구조(9)의 원주 둘레(5) 사이에 형성되기까지 후방 판(15) 상에 반도체 구조(9)를 위치시키고 또한 최상부 판(13)을 후방 판(15) 상으로 낮춤으로써 형성될 수 있다.
홀더(11)는 주위 챔버(18)에서 압력을 조절하기 위한 후방 판(15)에서의 배출구(vent)(22)를 포함한다. 대안적으로, 배출구는 전방 판(13) 및/또는 주변 링(20)을 통과하며 연장될 수 있다. 배출구(22)는 주위 챔버(18)에서 압력을 증가시키기 위한 펌프(도시 생략)와 유체 연락 상태(fluid communication)에 있을 수 있다.
도 8을 이제 참조하면, 홀더(11)는 구조(9)를 압착하기 위한 장치(36)의 일부일 수 있다. 장치(36)는 또한 홀더(11)가 탑재되는 메인 챔버(27)를 정의하는 하우징(35)을 포함할 수 있다. 장치(36)는 메인 챔버에서 압력 P1을 조정하기 위한 펌프(도시 생략)와의 유체 연락 상태에 있는 배출구(32)를 포함할 수 있다. 구조 홀더(11) 내의 배출구(22)는 하우징(35)을 통과하며 연장된다. 이런 방식으로, 압력 P1이 메인 챔버(27)에 유지될 수 있고 상이한 압력 P2가 구조 홀더(11)의 주위 챔버(18)에 유지될 수 있다. 메인 챔버(27)에서의 압력 P1을 주위 챔버(18)에서의 압력 P2 미만으로 유지함으로써, 구조(9)는 압착될 수 있다(즉, 기판의 릴랙스된 반경은 감소될 수 있다).
이와 관련해, 도 3-10에서 압력들 P1 및/또는 P2와 연관되는 화살표들은 예시적 목적들을 위해 제공된 것이고, 본 장치를 특정 압력 프로필(즉, 주위 챔버 또는 메인 챔버에서의 진공 또는 압력의 사용)에 한정하기 위한 것으로 간주해서는 안 된다.
구조(9)의 압착 동안, P1은 P2 미만으로 적어도 약 10 MPa 이거나, 또는 기타 실시예들에서와 같이 P2 미만으로 적어도 약 20 MPa, 적어도 약 50 MPa 또는 적어도 약 75 MPa일 수 있다(예로, 약 10 MPa 내지 약 100 MPa, 약 10 MPa 내지 약 50 MPa 또는 약 10 MPa 내지 약 25 MPa). 몇몇 실시예들에서, P1은 주변 압력(ambient pressure)이다. 그와 같은 실시예들에서, 메인 챔버(27)와 하우징(35)은 제거될 수 있고, 하우징은 주변 환경(즉, 대기압)에 노출될 수 있다.
가열 소자(30)는 전위 소스 층을 활성화하기 위해 압착 동안 구조(9)를 가열하는데 사용될 수 있다. 전술한 바와 같이, 구조는 약 650 ℃ 내지 약 1000 ℃의 온도로 또는 약 700 ℃ 내지 약 1000 ℃의 온도로 가열될 수 있다.
구조 홀더(111)의 또 다른 실시예가 도 5에 도시된다. 도 3의 것들과 비슷한 도 5에 도시된 홀더 컴포넌트들은 도 3의 대응하는 참조 번호에 "100"을 더한 것에 의해 지정된다(예를 들어, 부분(15)는 부분(115)이 된다)는 것을 유의해야 한다. 도5 에 도시된 바와 같이, 최상부 판(113)은 구조(9)의 전면(8)과 접촉하기 위한 돌출부(projection)(117)를 포함한다. 돌출부(117)는 구조(9)와 함께 밀봉을 형성하여서 주위 챔버(118)에서의 압력이 증가되도록 허용할 수 있다.
몇몇 실시예들에서 및 도 6-7에 도시된 바와 같이, 구조(9)는 구조 표면들의 적어도 일부상에 코팅(39)(도 6) 또는 코팅(40)(도 7)을 갖는다. 도 6에 도시된 바와 같이, 코팅(39)은 구조(9)의 원주 둘레(5)와 원주 둘레(5)에 인접한 전면(8) 및 후면(4)의 일부에 걸쳐서 연장된다. 도 7에 도시된 바와 같이, 코팅(40)은 또한 구조의 전체 후면(4)에 걸쳐서 연장된다. 대안적으로 또는 덧붙여, 코팅은 구조 홀더의 하나 이상의 표면들에 걸쳐서 연장될 수 있다. 코팅(39) 또는 코팅(40)(또는 구조 홀더에 걸쳐서 연장될 수 있는 코팅들)은 흑연, 육방정 질화 붕소, MS2, WS2, SiCN, AlCr(V)N, TiAl(Y)N, CaF2, BaF2, SrF2 또는 BaCrO4와 같은 저 마찰 물질로 구성될 수 있다. 몇몇 실시예들에서, 구조(9)는 구조의 휘발성 막 성분들의 증발을 감소시키거나 심지어 방지하는 구조 전면 상의 코팅을 갖는다. 증발을 감소시키기 위한 적절한 코팅들은 비정질 실리콘을 포함한다.
구조 홀더(211)의 또 다른 실시예가 도 9에 도시된다. 도 3의 것들과 비슷한 도 9에 도시된 홀더 컴포넌트들은 도 3의 대응하는 참조 번호에 "200"을 더한 것에 의해 지정된다(예를 들어, 부분(15)은 부분(215)이 된다)는 것을 유의해야 한다. 구조 홀더(211)의 최상부 판(213)은 구조 홀더(211)의 사용 동안 최상부 판(213)과 구조(9)의 전면(8) 사이에 중앙 챔버(240)를 형성하는 데에 적응된 리세스를 포함한다. 중앙 챔버(240)는 반도체 구조(9) 상으로 최상부 판(213)을 낮춤으로써 형성된다. 리세스는 환형 벽(242)에 의해 정의된다. 리세스는 구조의 변형 반경 미만인 반경을 갖는다. 본 명세서에 사용되는 바로는, "변형 반경(strained radius)"은 구조 홀더(211)를 사용하는 것에 의한 구조(9)의 방사상 압착(응력 변형(deformation)) 전의 구조의 반경을 지칭한다.
최상부 판(213)은 중앙 챔버(240)에서 압력 P1을 유지하기 위해 펌프(도시 생략)와 유체 연락 상태에 있는 배출구(246)를 포함한다. 이런 방식으로, 구조(9)가 방사상으로 압착되도록 야기하기 위해 차압이 중앙 챔버(240)와 주위 챔버(218) 사이에 유지될 수 있다. 주위 챔버(218)에서의 압력 P2 미만으로 중앙 챔버(240)에서의 압력 P1을 유지함으로써, 구조(9)는 압착될 수 있다. 압력들 P1 및/또는 P2는 앞서 기술된 범위 내에 있을 수 있다.
몇몇 실시예들에서, 구조(9)는 압착된 구조의 반경이 최상부 판(213)에서의 리세스의 반경과 실질적으로 동일하게(또는 약간 작게) 되기까지 방사상으로 압착된다. 구조(9)를 리세스의 반경까지 압착할 시에, 중앙 챔버(240) 및 주위 챔버(218)는 유체 연락 상태에 들어가게 될 수 있고, 이는 챔버들 간의 압력이 평형화되도록 허용하고 그에 의해 구조(9)의 압착을 제한하게 된다. 이에 따라, 홀더(211)는 최상부 판(213)의 리세스가 구조(9)의 방사상 압착을 제한하므로 자가 제한성을 갖는다.
방사상으로 구조를 압착하기 위한 구조 홀더는 도 10에 도시된 바와 같이 병행적으로 복수의 구조를 압착하기 위해 적응될 수 있다. 도 3의 것들과 비슷한 도 10에 도시된 홀더 컴포넌트들은 도 3의 대응하는 참조 번호에 "700"을 더한 것에 의해 지정된다. 홀더(711)는 구조들의 원주 둘레들에 인접한 구조들(9a, 9b, 9c, 9d)에 접촉하는 데에 적응된 후방 판(715)을 포함한다. 홀더(711)는 구조들의 원주 둘레들에 인접한 구조들(9a, 9b, 9c, 9d)과 접촉하는 최상부 판(713)을 포함한다. 주위 챔버(718)는 후방 판(715), 최상부 판(713) 및 구조들(9a, 9b, 9c, 9d)의 원주 둘레들 사이에 형성된다. 최상부 판(713)은 구조들이 메인 챔버(도시 생략)에서 압력 P1에 노출되도록 허용하기 위해 구조들(9a, 9b, 9c, 9d)의 전면으로 연장하는 챔버들(760)을 포함한다. 주위 챔버(718)는 압력 P2에 유지된다.
P1을 P2 미만에 유지함으로써, 구조들(9a, 9b, 9c, 9d)은 방사상으로 압착될 수 있다. P1과 P2 사이의 차이는 적어도 약 10 MPa에 및 위에서 기술된 범위들 중 임의의 것 내에 있을 수 있다. P1은 대기압일 수 있고, 그와 같은 실시예들에서 최상부 판(713)은 별개의 챔버들(760)을 포함하지 않는 연속적 부분일 수 있다. 도 10에 도시된 기판 홀더가 단 하나의 후방 판 및 하나의 최상부 판을 갖는 것으로서 기술되고 보여지기는 하였지만, 홀더가 개개의 구조들 또는 구조들의 그룹들을 밀봉하는 복수의 별개의 후방 판 또는 최상부 판을 가질 수 있다는 것을 이해해야 한다. 또한, 도 10에 도시된 기판 홀더(711)가 4개의 구조를 방사상으로 압착하는 것이긴 하지만, 더 많은 또는 더 적은 구조들이 제한 없이 병행적으로 압착될 수 있도록 홀더가 배열될 수 있다는 것을 유의해야 한다.
앞서 기술된 장치뿐만 아니라, (예를 들어 클램프들 또는 다른 파지 도구(gripping element)들의 사용에 의해 주변 둘레에 대해 그럼 것처럼) 구조를 파지하고 또한 구조로 하여금 압착되도록 허용하는 장치가 이하 기술된 장치에서 그런 것과 같이 이종구조를 릴랙스하는데 사용될 수 있다. 도 11-19를 이제 참조하면, 구조의 압착은 구조에 상대적으로 방사상으로 이동 가능한 구조 홀더를 사용하여 달성될 수 있다. 그와 같은 실시예들에서, 구조 홀더는 구조를 압착하기 위한 장치의 일부일 수 있다. 그와 같은 장치는 장치가 홀더(11)가 탑재된 메인 챔버(27)를 정의하는 하우징(35)을 포함한다는 점에서 도 8에 도시된 장치(36)와 유사할 수 있다. 장치는, 전위 소스 층을 활성화하기 위해 도 11-19의 구조들 중 임의의 것을 사용하는 것에 의한 압착 동안 구조(9)를 가열하기 위한 가열 소자(30)를 포함할 수 있다.
도 11을 이제 참조하면, 구조 홀더(1720)는 홀더의 중앙 축 A에 내측으로 포인팅하는 복수의 삼각형 모양 세그먼트(1785)를 포함할 수 있다. 각각의 세그먼트는 진공을 기판에 끌어들이기 위해 그 가운데 형성된 적어도 하나의 유체 통로(1787)를 갖는다. 세그먼트들(1785)은 중앙 축 A를 향한 내측으로의 이동을 위해 탑재될 수 있어서 기판이 압착되도록 야기한다.
도 12를 이제 참조하면, 장치(911)는 기판(9)에 파지력(holding force)을 행사하는 전방 판(931) 및 후방 판(932)을 포함하는 클램프일 수 있다. 도 12에 도시된 바와 같이, 최상부 판(931) 및 후방 판(932)을 링들이다. 최상부 판(931)은 기타 형태들을 가질 수 있고, 제한 없이 기판(9)을 가로지르며 전체적으로 연장할 수 있다. 전방 판(931) 및 후방 판(932)은 공기 역학(pneumatics), 수력학(hydraulics), 모터 및 그와 유사한 것의 사용을 포함하는 임의의 기계적 방법들에 의해 장치의 중심으로부터 내측으로 방사상으로 이동 가능할 수 있다.
도 13을 이제 참조하면, 또 다른 실시예에서 구조 홀더(1011)는 구조(9)의 후방에서 그루브(1148)에 수납되도록 그 크기가 정해지고 형태가 만들어지는 환형 돌기(boss)(1147)를 포함하는 전반적 평탄 후방 판(1146)을 포함한다. 돌기(1147)는 이것이 구조(9)를 압착하는 식으로 이동 가능할 수 있다.
몇몇 실시예들에서 및 도 14에 도시된 바와 같이, 구조 홀더(1120)는 전방 판으로부터 연장되는 환형 링(1252)을 갖는 전방 판(1250)을 또한 포함한다. 링(1252)은 가열 동안에 구조의 압착 동안 구조가 돌기(1247)로부터 벗겨지는 것을 방지하기 위해 구조(9)에 하향력을 행사한다. 이 기능을 성취하기 위한 기타 구조들도 본 발명의 범위 내에서 상정된다.
기타 실시예들에서 및 도 15에 도시된 바와 같이, 구조 홀더(1320)는 도 13 및 도 14에 도시된 것과 비슷하거나 동일한 후방 판(1346) 및 돌기(1347)를 포함한다. 기판 홀더(1320)는 전방 판(1351) 및 구조(9)의 전면에서 그루브(1357)에 수납되도록 그 크기가 정해지고 형태가 만들어지는 전방 돌기(1355)를 포함한다.
도 16-18을 참조하면, 이 실시예의 구조 홀더(1420)는 구조(9)를 지지하기 위한 평탄 후방 판(1461) 및 구조를 수납하고 압착하기 위한 원형 개구부를 가진 전반적 원형 압착부(1460)를 포함한다. 평탄 판은 도 16-18에서와 같이 구조의 중심을 향하여 부분적으로만 연장될 수 있거나 또는 구조(9)의 아래에서 연속적으로 연장될 수 있다. 압착부(1460)는 연속적으로 구조를 둘러쌀 수 있거나, 또는 도 18에 도시된 바와 같이 구조(9)를 수납하기 위한 개구부를 형성하는 복수의 원호 형태(arc-shaped) 세그먼트(1563)를 포함할 수 있다. 압착부(1460) 및/또는 세그먼트들(1563)은 구조를 압착하기 위해 구조(9)에 상대적으로 내측으로 이동 가능할 수 있다.
도 19를 참조하면, 구조 홀더(1620)는 전반적 평탄 후방 판(1681) 및 플랜지(1683)를 포함한다. 구조(9)는 구조의 주변 에지 부근에서 구조의 후면에 부착되는 링(1680)을 포함한다. 플랜지(1683)는 링(1680)과 맞물리도록 적응된다. 지지부(1681) 및 플랜지(1683)는 구조를 압착하기 위해 구조에 상대적으로 이동 가능하다.
몇몇 실시예들에서, 앞서 기술된 장치에 의해 가해지는 변형력은 (예를 들어, 주변 또는 메인 챔버들에서 압력을 감소시키거나 증가시킴으로써) 구조에 걸리는 차압을 감소시킴으로써 그런 것처럼 또는 기판을 파지하는 장치로 가해지는 변형력을 감소시킴으로써 그런 것처럼 순환된다(cycled). 그와 같은 순환은 구조에 형성되는 어떠한 탄성 응력도 해소할 수 있다.
본 명세서에 사용된 바로는, "약", "실질적으로", "본질적으로", 및 "대략적으로"라는 용어들은, 치수들, 농도들, 온도들 또는 기타 물리적이거나 화학적 속성들 또는 특성들의 범위들과 연계하여 사용될 때, 예를 들어 반올림, 측정 방법론 또는 기타 통계적 변동에 기인하는 변동들을 포함하여 속성들 또는 특성들의 범위들의 상한 및/또는 하한에 존재할 수 있는 변동들을 포함하기 위해 의도된 것이다.
본 개시의 요소들 또는 이것의 바람직한 실시예(들)를 도입할 때, 단수 표현들 및 "상기"는 하나 이상의 요소들이 존재한다는 것을 의미하도록 의도된 것이다. 용어들 "포함하는", "구비하는" 및 "갖는"은 배타적이 아니며 또한 나열된 요소들 외에 추가적 요소들이 있을 수 있다는 것을 의미하도록 의도된 것이다.
본 개시의 범위에서 벗어나지 않으면서 상기 장치 및 방법에서 다양한 변화들이 이루어질 수 있기 때문에, 상기 상세한 설명에 포함되고 첨부된 도면들에 도시된 모든 사항들은 예시적인 것으로 해석해야 하고 제한적인 의미로 해석해서는 안 된다.

Claims (35)

  1. 기판, 상기 기판 상에 배치되는 표면 층 및 상기 기판과 상기 표면 층 간의 계면을 포함하는 이종구조에서 변형을 릴랙스하기 위한 공정으로서 - 상기 기판은 중앙 축, 상기 중앙 축에 전반적으로 수직인 후면, 및 상기 중앙 축을 통과하여 상기 기판을 가로질러 연장하는 직경을 포함함-:
    전위 소스 층을 상기 기판에 형성하는 단계; 및
    전위들을 발생하고 또한 상기 전위 소스 층으로부터 상기 표면 층을 향하여 상기 전위들을 미끄러지게(glide) 하기 위해 상기 기판을 방사상으로 압착하는 단계
    를 포함하는 변형 릴랙스 공정.
  2. 제1항에 있어서, 상기 전위들은 상기 기판-표면 층 계면에게 미끄러지고 또한 상기 계면에서 불일치 계면 전위들을 형성하는 변형 릴랙스 공정.
  3. 제1항 또는 제2항에 있어서, 상기 구조의 직경은 약 150㎜ 이상, 약 200㎜ 이상, 약 300㎜ 이상 또는 심지어 약 450㎜ 이상인 변형 릴랙스 공정.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 기판은 실리콘, 탄화 실리콘, 사파이어, 게르마늄, 실리콘 게르마늄, 질화 갈륨, 질화 알루미늄, 갈륨 비소, 인듐 갈륨 비소 또는 이것들의 임의의 조합으로 이루어진 군으로부터 선택되는 물질로 구성되는 변형 릴랙스 공정.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 표면 층은 실리콘, 탄화 실리콘, 사파이어, 게르마늄, 실리콘 게르마늄, 질화 갈륨, 질화 알루미늄, 갈륨 비소, 인듐 갈륨 비소 또는 이것들의 임의의 조합으로 이루어진 군으로부터 선택되는 물질로 구성되는 변형 릴랙스 공정.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 기판은 실리콘으로 구성되는 변형 릴랙스 공정.
  7. 제6항에 있어서, 상기 표면 층은 질화 갈륨으로 구성되는 변형 릴랙스 공정.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 전위 소스 층은 반도체 물질을 포함하는 잉곳(ingot)으로부터 상기 기판을 슬라이싱함으로써 형성되는 변형 릴랙스 공정.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 전위 소스 층은 상기 기판의 후면을 래핑(lapping)함으로써 형성되는 변형 릴랙스 공정.
  10. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 전위 소스 층은 상기 기판의 후면을 모래 분사(sand blasting)함으로써 형성되는 변형 릴랙스 공정.
  11. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 전위 소스 층은 상기 기판의 후면을 통하여 이온들을 상기 기판에 주입함으로써 형성되는 변형 릴랙스 공정.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 기판은 상기 이종구조를 방사상으로 압착하는 동안 적어도 약 550℃로 가열되거나, 또는 상기 이종구조를 방사상으로 압착하는 동안 적어도 약 650℃로, 적어도 약 700℃로, 약 550℃ 내지 약 1000℃로, 약 650℃ 내지 약 1000℃로 또는 약 700℃ 내지 약 1000℃로 가열되는 변형 릴랙스 공정.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 변형력이 상기 방사상 압착 동안 상기 이종구조에 가해지고, 상기 변형력은 적어도 약 5 MPa, 적어도 약 10 MPa, 약 5 MPa 내지 약 100 MPa, 약 10 MPa 내지 약 100 MPa, 약 10 MPa 내지 약 50 MPa 또는 약 10 MPa 내지 약 25 MPa인 변형 릴랙스 공정.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 기판은 적어도 약 10 초, 약 10 초 내지 약 5 시간, 또는 약 10 분 내지 약 20 분의 기간 동안 방사상으로 압착되는 변형 릴랙스 공정.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서, 상기 기판을 방사상으로 압착하는 단계는 상기 이종구조를 방사상으로 압착하는 단계를 포함하는 변형 릴랙스 공정.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서, 변형력 S1이 상기 방사상 압착 동안 상기 이종구조에 가해지고, 상기 방법은 변형력 S1을 변형력 S2로 감소시키는 단계를 더 포함하고, S2는 S1 미만이고, S2는 전위들이 상기 전위 소스에서 발생되는 임계 값 미만이고 또한 기존 전위들이 실질적으로 전위들이 없는 기판을 산출하기 위해 상기 기판-표면 층 계면을 향하여 미끄러지도록 허용하는 임계 값을 넘는 변형력인 변형 릴랙스 공정.
  17. 제1항 내지 제16항 중 어느 한 항에 있어서, 상기 표면 층은 실질적으로 관통 전위들이 없거나 또는 약 104 관통 전위들/cm2 보다 작은 관통 전위들의 농도를 갖는 변형 릴랙스 공정.
  18. 제1항 내지 제17항 중 어느 한 항에 있어서, 상기 표면 층은 상기 기판의 직경을 가로지르며 연속적으로 연장되는 변형 릴랙스 공정.
  19. 제1항 내지 제17항 중 어느 한 항에 있어서, 상기 표면 층은 불연속 세그먼트들을 포함하는 변형 릴랙스 공정.
  20. 릴랙스된 이종구조를 제조하기 위한 공정으로서:
    반도체 기판의 전면 상에 표면 층을 피착하고, 그에 의해 상기 표면 층과 상기 기판 간의 변형을 생성하는 단계; 및
    제1항 내지 제19항 중 어느 한 항의 공정에 의해 상기 표면 층 및 상기 기판에서 상기 변형을 릴랙스하는 단계
    를 포함하는 릴랙스된 이종구조 제조 공정.
  21. 제20항에 있어서, 상기 반도체 기판은 격자 상수 aS 를 갖고, 상기 표면 층은 격자 상수 aSL 를 갖고, aSL/aS 의 비는 약 1 미만, 약 0.84부터 약 0.99까지, 약 0.90부터 약 0.99까지, 약 0.95부터 약 0.99까지, 약 0.84부터 약 0.95까지, 약 0.84부터 약 0.90까지 또는 약 0.90부터 약 0.95까지인 릴랙스된 이종구조 제조 공정.
  22. 제20항 또는 제21항에 있어서, 상기 표면 층은 불연속 세그먼트들을 포함하고, 상기 공정은 방사상으로 상기 기판을 압착한 후에 상기 반도체 기판의 전면 상에 반도체 물질을 피착하는 단계를 더 포함하고, 상기 피착은 상기 기판의 표면 상에 연속 표면 층을 생성하는 릴랙스된 이종구조 제조 공정.
  23. 장치에서 반도체 구조를 방사상으로 압착하기 위한 방법으로서 - 상기 구조는 전면, 후면 및 원주 둘레를 가지며, 상기 장치는 상기 구조의 원주 둘레에 인접하여 상기 구조와 접촉하기 위한 최상부 판 및 후방 판을 포함하는 구조 홀더를 포함하고, 상기 최상부 판은 상기 구조의 전면과 접촉하도록 적응되고 및 상기 후방 판은 상기 구조의 후면과 접촉하도록 적응됨-:
    상기 최상부 판, 상기 후방 판 및 상기 구조의 원주 둘레 간에 주위 챔버(peripheral chamber)를 형성하는 단계; 및
    방사상으로 상기 구조를 압착하기 위해 상기 주위 챔버에서의 압력을 변화시키는 단계
    를 포함하는 압착 방법.
  24. 제23항에 있어서, 상기 주위 챔버는:
    상기 후방 판 상에 상기 반도체 구조를 위치시키고; 및
    상기 구조 상으로 상기 최상부 판을 낮춤으로써 형성되는
    압착 방법.
  25. 제23항 또는 제24항에 있어서, 상기 압력은 상기 주위 챔버에서 상기 압력을 증가시킴으로써 변화되는 압착 방법.
  26. 제23항 내지 제25항 중 어느 한 항에 있어서, 상기 장치는 상기 구조 홀더가 탑재되는 메인 챔버를 포함하고, 상기 방법은 상기 메인 챔버와 상기 주위 챔버 간에 차압을 생성하는 단계를 포함하는 압착 방법.
  27. 제26항에 있어서, 상기 메인 챔버에서의 압력은 상기 주위 챔버에서의 압력보다 작은 적어도 약 10 MPa 이거나, 또는 상기 주위 챔버에서의 압력보다 작은 적어도 약 20 MPa, 적어도 약 50 MPa, 적어도 약 75 MPa, 약 10 MPa 내지 약 100 MPa, 약 10 MPa 내지 약 50 MPa 또는 약 10 MPa 내지 약 25 MPa인 압착 방법.
  28. 제26항 또는 제27항에 있어서, 상기 메인 챔버에서의 압력을 감소시킴으로써 상기 메인 챔버에서의 압력을 변화시키는 단계를 포함하는 압착 방법.
  29. 제23항 내지 제28항 중 어느 한 항에 있어서, 상기 구조의 방사상 압착 동안 상기 구조를 가열시키는 단계를 더 포함하는 압착 방법.
  30. 제23항 내지 제29항 중 어느 한 항에 있어서, 상기 최상부 판은 환형 벽에 의해 정의되는 리세스를 포함하고, 상기 방법은:
    상기 최상부 판과 상기 구조의 전면 사이에 중앙 챔버를 형성하는 단계; 및
    상기 중앙 챔버에서의 압력을 감소시킴으로써 상기 중앙 챔버에서의 압력을 변화시키는 단계
    를 포함하는 압착 방법.
  31. 제30항에 있어서, 상기 구조의 방사상 압착을 중단시키도록 상기 중앙 챔버와 상기 주위 챔버 사이에 유체 연락 상태를 제공하기 위해 상기 구조를 상기 환형 벽에 방사상으로 압착하는 단계를 포함하는 압착 방법.
  32. 제30항 또는 제31항에 있어서, 상기 중앙 챔버에서의 압력은 상기 주위 챔버에서의 압력 미만인 적어도 약 10 MPa 이거나, 또는 상기 주위 챔버에서의 압력 미만인 적어도 약 20 MPa, 적어도 약 50 MPa, 적어도 약 75 MPa, 약 10 MPa 내지 약 100 MPa, 약 10 MPa 내지 약 50 MPa, 또는 약 10 MPa 내지 약 25 MPa인 압착 방법.
  33. 제23항 내지 제32항 중 어느 한 항에 있어서, 복수의 반도체 구조가 병행적으로 방사상으로 압착되는 압착 방법.
  34. 제33항에 있어서, 상기 후방 판 상에 복수의 구조를 위치시키는 단계 및 상기 구조들 상으로 하나 이상의 최상부 판들을 낮추는 단계를 포함하는 압착 방법.
  35. 제23항 내지 제34항 중 어느 한 항에 있어서, 상기 반도체 구조는 기판 및 에피택셜 층을 포함하고, 상기 기판 및 상기 에피택셜 층은 기판-에피택셜 층 계면을 형성하는 압착 방법.
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