KR20120079445A - 전자기기용 기판 및 전자기기 - Google Patents

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KR20120079445A
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시게노부 세키네
유리나 세키네
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유겐가이샤 나프라
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Abstract

본 발명은, 전기저항이 낮은 관통전극 구조, 또는, 방열특성이 우수한 열전도로를 갖는 전자기기용 기판 및 그를 사용한 전자기기를 제공하는 것이다. 상기 기판은, 복수의 관통전극 및 주상 히트싱크 중 적어도 한쪽을 갖는다. 상기 관통전극은, nm사이즈의 카본 나노튜브를 함유하는 나노 컴포지트 구조를 갖고, 상기 기판에 형성된 비아를 주형으로 하는 주조성형체로 이루어진다. 상기 주상 히트싱크는, 상기 기판에 형성된 비아를 주형으로 하는 주조성형체로 이루어지고, 바람직하게는, 나노 컴포지트 결정구조의 금속/합금성분, 또는, nm사이즈의 탄소원자 구조체를 함유하는 나노 컴포지트 구조를 갖는다.

Description

전자기기용 기판 및 전자기기{SUBSTRATE FOR ELECTRONIC DEVICE AND ELECTRONIC DEVICE}
본 발명은, 전자기기용 기판 및 전자기기에 관한 것이다.
예를 들면, 각종 스케일의 집적회로, 각종 반도체 소자 혹은 그 칩 등의 전자기기에 있어서는, 기판상에 소자를 배치하고, 그 사이를 와이어?본딩 등의 수단으로 접속하는 방법이 취해져 왔다. 그러나, 이 방법으로는, 와이어?본딩 공정이 필요한 데다, 실장면적이 소자(素子)의 수와 더불어 증가하여, 배선길이의 증가로부터 신호 지연이 커지게 된다.
그래서, 기판에 관통전극을 설치하여, 종래의 와이어?본딩을, 이 관통전극에 의해서 치환하는 TSV(Through-Silicon-Via)기술이 제안되어 있다. 일본공개특허 평11-298138호 공보, 일본공개특허 제2000-228410호 공보, 일본공개특허 제2002-158191호 공보 및 일본공개특허 제2003-257891호 공보에는, TSV기술에 불가결한 관통전극 형성기술이 개시되어 있다. 와이어?본딩에 대한 TSV기술의 우위성은, 다음과 같이 소개되어 있다.
먼저, 와이어?본딩에서는, 100?200개로 접속개수가 한정되어 있었으나, TSV기술을 사용하면, ㎛오더의 간격으로 접속용 관통전극을 배열할 수 있기 때문에, 수천개 단위로의 접속개수가 가능하게 된다.
또한, 접속거리가 최단으로 되기 때문에, 노이즈를 받지 않게 되는 점, 기생(寄生)용량이나 저항이 적어도 되기 때문에 지연이나 감쇠, 파형의 열화(劣化)가 적어지는 점, 증폭이나 정전파괴 보호를 위한 여분인 회로가 불필요하게 되는 점, 이들에 의해, 회로의 고속동작과 소비전력 저감화가 실현되는 점 등의 이점을 얻을 수 있다.
TSV기술을 사용함으로써, 아날로그나 디지털의 회로, DRAM과 같은 메모리회로, CPU와 같은 로직회로 등을 포함하는 전자 디바이스는 물론, 아날로그 고주파 회로와 저주파에서 저소비전력의 회로 등과 같은 이종(異種)의 회로를, 각각의 프로세스에 의해 만들고, 그들을 적층한 전자 디바이스를 얻는 것도 가능하다.
3차원 집적회로(3D-IC)에 TSV기술을 사용하면, 대량의 기능을 작은 점유면적 중에 담을 수 있게 된다. 아울러, 소자끼리의 중요한 전기경로를 극적으로 짧게 할 수 있기 때문에, 처리의 고속화로 이어진다.
TSV기술의 적용에 있어서는, 비아(via, 관통전극)를 형성하지 않으면 안된다. 그 수단으로서, 관통전극을, Cu전기도금에 의해 형성하는 방법이 일반적이다.
그러나, 전기도금의 처리시간이 아무래도 길어지기 때문에, 제조효율이 나빠진다. 더욱이, 비아는, 통상, 아스펙트비가 5이상으로도 되고, 또한, 비아의 내벽면에 요철이 생기는 것이 보통이기 때문에, 도금 하지막(下地膜)을 비아 내벽면의 전면(全面)에 균일하게 형성하는 것이 곤란하다. 이 때문에, 비아의 내벽면과 관통전극으로 되는 도금막과의 사이에 공동(空洞)이나 간극이 발생해 버려, 전기저항의 증대, 및, 신뢰성 저하 등의 원인으로 된다. 또한, 전기저항을, Cu가 갖는 전기저항치 이하로는 할 수 없다고 하는 한계도 생긴다.
또한, TSV기술의 적용에 의해, 전자기기의 고밀도화, 고성능화, 고속화, 소형화, 박형화 및 경량화가 진전되면, 동작에 따라서 발생하는 열량이 증대함에 더해서, 그 방열(放熱)구조의 구축이 어렵게 되어, 어떻게 방열시킬지가 큰 문제로 된다. 방열이 불충분하면, 발생한 열이 축적되고, 이상 발열에 이르러, 전자부품의 접합강도가 손실되어, 전기적 접속의 신뢰성이 손상되거나, 혹은, 전자부품의 전기적 특성이 변동하고, 최악의 경우에는, 열 폭주, 열 파괴 등을 초래할 수밖에 없기 때문이다.
이와 같은 방열수단으로서, 종래보다 여러 가지의 기술이 알려져 있다. 예를 들면, 일본공개특허 제2008-294253호 공보는, Ag분말을 포함하는 도전성 페이스트를 충전하여 전열(傳熱) 비아 도체를 형성하는 기술을 개시하고 있다. 또한, 일본공개특허 제2005-158957호 공보는, 열전도율이 우수한 금속(동, 땜납, 금)제품이거나, 발광소자 서브마운트 구조체의 상면으로부터 비아를 비우고, 비아의 측면에 금도금을 실시하여, 땜납을 충전함으로써, 써멀 비아(Thermal via)를 형성하는 기술을 개시하고 있다. 일본 공개특허공보 평10-098127호 공보는, 은 페이스트, 동 페이스트 등의 금속분말 함유 수지나, 금속봉과 금속분말 함유 수지의 복합체 등을 사용한 도열체를 개시하고 있다. 또한, 일본공개특허 제2007-294834호 공보는, Cu, Ni 등의 금속을 사용한 써멀 비아를 개시하고 있다. 그러나, 어느 종래기술의 경우도, 방열특성의 향상이나, 제조비용 저감 등, 개선해야 하는 문제를 안고 있다.
본 발명의 과제는, 전기저항이 낮은 관통전극 구조를 갖는 전자기기용 기판 및 그를 사용한 전자기기를 제공하는 것이다.
본 발명의 다른 과제는, 방열특성이 우수한 열전도로를 갖는 전자기기용 기판 및 그를 사용한 전자기기를 제공하는 것이다.
본 발명의 또 다른 과제는, 전기저항이 낮은 관통전극 구조, 및, 방열특성이 우수한 열전도로를 단시간에서, 효율적으로 형성할 수 있는 전자기기용 기판 및 그를 사용한 전자기기를 제공하는 것이다.
상술한 과제를 해결하기 위하여, 본 발명에 의한 전자기기용 기판은, 복수의 관통전극을 갖고 있으며, 상기 관통전극은, nm사이즈의 카본 나노튜브를 함유하는 나노 컴포지트 구조를 가지며, 상기 기판에 형성된 비아를 주형(鑄型)으로 하는 주조성형체로 이루어진다.
본 발명에 있어서, nm사이즈란 1㎛이하의 범위를 말한다. 또한, 나노 컴포지트 구조란, 적어도 2종의 조성분이 일체로 되어서 복합체를 구성하고, 그들의 조성분이, nm사이즈의 미립자, 또는, 결정 혹은 아몰퍼스의 상(相)으로 되어 있는 것을 말한다.
상술한 바와 같이, 본 발명에 의한 기판에 있어서, 관통전극은, 기판에 형성된 비아를 주형으로 하는 주조성형체로 이루어지기 때문에, 비아의 측벽면에 대한 밀착력이 높고, 네스트(nest), 공극(空隙), 공동(空洞)이 없는, 치밀한 구조를 가지며, 전기저항이 작고, 전기전도성이 우수한 관통전극을 갖는 기판을 얻을 수 있다. 비아의 내벽면에 요철이 있어도, 관통전극은, 그 요철에 닮도록 주조되기 때문에, 비아에 대한 밀착강도가 높은 관통전극을 얻을 수 있다.
더욱이, 관통전극이, 비아의 내벽면의 요철에 닮도록 주조되는 결과, 관통전극과 비아의 내벽면의 요철이, 관통전극의 빠짐을 저지하는 앵커부로서 작용하기 때문에, 기판에 대한 관통전극의 접합강도가 높아진다. 이는, 도금에 의해 관통전극을 형성하는 경우와 달리, 비아의 내벽면에 요철 정밀도가 요구되지 않으며, 오히려, 약간의 요철이 있는 편이 바람직한 결과로 된다고 하는 것을 의미한다. 이 때문에, 비아의 형성이 용이하게 된다.
관통전극은, 복수이기 때문에, 기판에 탑재되는 전자부품이나 전자 디바이스에 대해서, 관통전극을, 양극 및 음극으로서 활용할 수 있다. 이 때문에, 와이어?본딩 등의 전기배선이 불필요하게 되며, 고가인 와이어 본딩 장치 등에 소요되던 생산설비비를 절감하여, 제품비용을 저감시킬 수 있다.
또한, 관통전극은, nm사이즈의 카본 나노튜브(Carbon nanotube)를 함유하는 나노 컴포지트 구조를 갖는다. 카본 나노튜브는, 동의 10배의 고열전도 특성을 갖는다. 따라서, 방열특성이 매우 우수한 관통전극을 실현할 수 있다.
또한, 카본 나노튜브는, 전류밀도 내성(耐性)이, 109A/cm2로, 동의 1,000배 이상의 고전류밀도 내성을 갖는다. 더욱이, 카본 나노튜브내에서는, 전기 양도체(良導體)인 동과의 대비에서, 전자 산란이 적기 때문에, 전기저항이 적다. 따라서, 카본 나노튜브를 함유하는 관통전극에 의하면, 동과의 대비에서, 전극저항이 작고, 큰 전류를 흘려도, 저항 발열량을 저감시킬 수 있다.
관통전극은, 이와 같은 특성을 갖는 nm사이즈의 카본 나노튜브를 함유하는 나노 컴포지트 구조를 갖는다. 나노 컴포지트 구조를 갖는 관통전극은, nm사이즈 효과로서, 응력이 작아진다. 이 때문에, 반도체 기판에 있어서, 반도체 회로의 특성 열화가 억제된다. 또한, 기판에 균열?크랙이 생기는 것을 억제할 수도 있다.
관통전극은, 카본 나노튜브 자체에 의해서 구성하여도 좋고, nm사이즈의 카본 나노튜브와, 나노 컴포지트 결정구조의 금속/합금성분을 포함하는 나노 컴포지트 구조로 하여도 좋다. nm사이즈의 카본 나노튜브와, 나노 컴포지트 결정구조의 금속/합금성분을 포함하는 나노 컴포지트 구조의 관통전극은, 크기가, 나노레벨로 제한된 조직(결정)을 포함하기 때문에, 그 결과로서, 관통전극에 발생하는 응력이 작아진다. 더욱이, 나노 컴포지트 결정구조에는, 종도체(縱導體)의 등축정화(等軸晶化)를 촉진하는 작용도 있다. 상술한 나노 컴포지트 결정구조 및 나노 컴포지트 구조가 갖는 특유한 특성에 의해, 특히, 반도체 기판에 있어서, 반도체 회로의 특성 열화가 억제된다. 또한, 기판에 균열?크랙이 생기는 것을 억제할 수도 있다.
발명에서, 나노 컴포지트 결정구조란, 기본적으로는, 결정입자 내에 나노입자를 분산(입자내 나노 컴포지트 결정구조)시키거나, 입계(粒界)에 나노입자를 분산(입계 나노 컴포지트 결정구조)시킨 것을 말한다.
또한, 카본 나노튜브와 유기재료를 혼합하고, 필요하면, 제3 성분으로서, 무기분말을 혼합 또는 나노 컴포지트 결정구조의 금속/합금성분을 첨가하여, 페이스트화한 복합재료로 구성하여도 좋다.
관통전극을 지지하는 기판은, 세라믹 등의 무기기판, 동접합(copper-clad) 기판 등에 볼 수 있는 유기기판 또는 반도체 기판 중 적어도 일종을 포함할 수 있다. 기판을 구성하는 무기기판, 유기기판이 도전성을 갖는 경우, 및, 반도체 기판으로 이루어지는 경우는, 관통전극은, 도전성의 무기기판, 도전성의 유기기판 및 반도체 기판에 대해서, 전기 절연막 또는 전기 절연층에 의해서 전기 절연된다. 그와 같은 절연구조는, 관통공(貫通孔)의 주형으로 되는 구멍의 내벽면을 산화 또는 질화하여 얻어진 절연막, 구멍의 내벽면에 부착시킨 절연층에 의해서 실현할 수 있다. 상술한 절연구조는, 구멍으로부터 미소간격을 두고 그 둘레에 링 형상으로 설치하여도 좋다.
다음으로, 본 발명에 의한 기판은, 상기 관통전극과는 별개로, 또는, 관통전극과 함께, 복수의 주상(柱狀) 히트싱크를 갖는다. 상기 주상 히트싱크는, 상기 기판에 형성된 비아를 주형으로 하는 주조성형체로 이루어진다.
주상 히트싱크도, 기판에 형성된 비아의 주형으로 하는 주조성형체로 이루어지기 때문에, 비아의 측벽면에 대한 밀착력이 높아, 네스트, 공극, 공동이 없는 치밀한 구조를 갖고, 열전도성 및 방열특성이 우수한 주상 히트싱크를 갖는 기판을 얻을 수 있다.
더욱이, 도금법 등, 다른 방법에 의해서 형성한 경우와 비교해서, 비아의 측벽면에 대한 밀착력이 높아, 네스트, 공극, 공동이 없는 치밀한 구조를 갖는 주상 히트싱크를, 단시간에, 효율적으로 형성할 수 있다.
주상 히트싱크는, 나노 컴포지트 결정구조의 금속/합금성분을 포함하는 나노 컴포지트 구조로 한다. 그 효과로서, 주상 히트싱크에 발생하는 응력이 작아진다. 더욱이, 나노 컴포지트 결정구조에는, 주상 히트싱크의 등축정화를 촉진하는 작용이 있다.
상술한 나노 컴포지트 결정구조 및 나노 컴포지트 구조가 갖는 특유의 특성에 의해, 반도체기판(웨이퍼)에 형성된 반도체 회로의 특성 열화가 억제된다. 또한, 반도체기판에 균열?크랙이 생기는 것을 억제하는 것도 가능하다.
주상 히트싱크는, 나노 컴포지트 결정구조의 금속/합금성분과 함께, 또는, 독립해서, 열전도성이 높은 nm사이즈의 탄소원자 구조체를 포함하고 있어도 좋다. 이와 같은 탄소원자 구조체에는, 다이아몬드, 플러렌(fullerene) 또는 카본 나노튜브로부터 선택된 적어도 일종이 포함된다.
상술한 주상 히트싱크는, 탄소원자 구조체가 갖는 높은 열전도성에 의해, 방열성에 우수한 것으로 된다. 특히, 카본 나노튜브는, 동의 10배의 고열전도 특성을 갖기 때문에, 극히 높은 방열특성을 확보할 수 있다. 또한, 필요하면, 제3 성분으로서, 유기성분을 첨가하여, 페이스트화한 복합재료로 구성하여도 좋다.
본 발명에 의한 기판은, 상술한 관통전극 및 주상 히트싱크를 겸비해도 좋다. 구체적으로는, 다음과 같은 구성으로 된다.
(a) 관통전극이 nm사이즈의 카본 나노튜브를 함유하는 나노 컴포지트 구조를 갖고, 상기 기판에 형성된 비아를 주형으로 하는 주조성형체로 이루어지며, 상기 주상 히트싱크가 상기 기판에 형성된 비아를 주형으로 하는 주조성형체로 이루어지는 구성.
(b) 상기(a)에 있어서, 상기 관통전극 및 상기 주상 히트싱크가, 나노 컴포지트 결정구조의 금속/합금성분을 포함하는 나노 컴포지트 구조로 이루어지는 구성.
(c) 상기(a)에 있어서, 상기 주상 히트싱크가, 열전도성이 높은 nm사이즈의 탄소원자 구조체(다이아몬드, 플러렌 또는 카본 나노튜브 등)을 함유하는 나노 컴포지트 구조로 이루어지는 구성.
(d) 상기(a)에 있어서, 상기 주상 히트싱크가, 나노 컴포지트 결정구조의 금속/합금성분과, 열전도성이 높은 nm사이즈의 탄소원자 구조체를 함유하는 컴포지트 구조로 이루어지는 구성.
(e) 상기 관통전극이, 상기 기판에 형성된 비아를 주형으로 하는 주조성형체로 이루어지며, 상기 주상 히트싱크가, 나노 컴포지트 결정구조의 금속/합금성분을 포함하는 나노 컴포지트 구조로 이루어지며, 상기 기판에 형성된 비아를 주형으로 하는 주조성형체로 이루어지는 구성.
(f) 상기(e)에 있어서, 상기 주상 히트싱크가, nm사이즈의 탄소원자 구조체를 함유하는 나노 컴포지트 구조로 이루어지는 구성.
(g) 상기 관통전극이, 상기 기판에 형성된 비아를 주형으로 하는 주조성형체로 이루어지며, 상기 주상 히트싱크가, 열전도성이 높은 nm사이즈의 탄소원자 구조체(다이아몬드, 플러렌 또는 카본 나노튜브 등)를 함유하는 나노 컴포지트 구조로 이루어지는 구성.
상술한 기판은, 전자부품과 조합되어 전자기기를 구성한다. 이 경우, 전자부품은, 상기 기판에 설치된다. 이에 의해, 전자부품에 대해, 전기저항이 낮은 관통전극에 의한 전기회로를 구성하는 동시에, 전자부품의 동작에 의해서 발생한 열을, 주상 히트싱크에 의해서 효율적으로 방열하여, 전자부품의 발열에 의한 특성변동, 오동작, 나아가서는, 열 폭주 등을 회피할 수 있다.
본 발명에서, 전자부품에는, 능동소자, 수동부품 또는 그들을 조합시킨 복합소자를 포함시킬 수 있다. 또한, 전자기기에는, 전자공학의 기술을 응용한 전기제품의 거의 모두가 포함된다. 전자기기에는, 또한, TSV기술을 적용하여, 3차원 적층구조로 한 것, 또는, 인터포저(interposer)와 각동 소자를 조합시켜 3차원 적층구조로 한 것도 포함된다.
도 1은 본 발명에 의한 기판의 일부를 나타내는 평면도이다.
도 2는 도 1에 나타낸 기판의 단면도이다.
도 3은 본 발명에 의한 기판의 단면의 SEM상(像)이다.
도 4는 본 발명에 의한 기판의 제조방법을 나타내는 도면이다.
도 5는 본 발명에 의한 기판을 사용한 전자기기의 부분 단면도이다.
도 6은 본 발명에 의한 기판의 다른 실시예를 나타내는 도면이다.
도 7은 도 6에 나타낸 기판을 사용한 전자기기의 부분단면도이다.
도 8은 본 발명에 의한 기판의 다른 실시예를 나타내는 도면이다.
도 9는 도 8에 나타낸 기판을 사용한 전자기기의 부분 단면도이다.
도 10은 본 발명에 의한 발광 디바이스의 일 형태를 나타내는 부분 단면도이다.
도 11은 도 10에 나타낸 발광 디바이스에 사용되는 지지체의 평면도이다.
도 12는 도 11의 12-12선 단면도이다.
도 13은 도 10에 나타낸 발광 디바이스에 사용되는 발광소자의 외관을 나타내는 도면이다.
도 14는 도 13에 나타낸 발광소자의 저면도이다.
도 15는 본 발명에 의한 발광 디바이스의 다른 형태를 나타내는 부분 단면도이다.
도 16은 본 발명에 의한 발광 디바이스의 또다른 일 형태를 나타내는 부분 단면도이다.
도 17은 본 발명에 의한 조명장치의 평면도이다.
도 18은 도 17에 나타낸 조명장치의 일부에서의 확대 단면도이다.
도 19는 도 18의 단면도로부터 발광소자와 형광체를 제외한 단면도이다.
도 20은 다른 형태에 관한 발광 디바이스의 단면도이다.
도 21은 도 20의 단면도로부터 발광소자와 형광체를 제외한 단면도이다.
도 22는 본 발명에 의한 액정 디스플레이의 단면도이다.
도 23은 화소의 평면도이다.
도 24는 본 발명에 의한 발광다이오드 디스플레이의 평면도이다.
도 25는 본 발명에 의한 기판의 다른 형태를 나타내는 단면도이다.
도 26은 도 25에 나타낸 기판을 사용한 전자 디바이스의 부분 단면도이다.
도 27은 본 발명에 의한 기판의 다른 형태를 나타내는 부분 단면도이다.
도 28은 도 27에 나타낸 기판을 사용한 전자 디바이스의 부분 단면도이다.
도 29는 본 발명에 의한 전자 디바이스의 다른 형태를 나타내는 부분 단면도이다.
도 30은 본 발명에 의한 전자 디바이스의 다른 형태를 나타내는 부분 단면도이다.
도 31은 본 발명에 의한 전자 디바이스의 다른 형태를 나타내는 부분 단면도이다.
도 32는 본 발명에 의한 전자 디바이스의 다른 형태를 나타내는 부분 단면도이다.
도 33은 본 발명에 의한 방열용 기판의 일부를 나타내는 단면도이다.
도 34는 본 발명에 의한 방열용 기판의 다른 형태에서의 일부를 나타내는 단면도이다.
도 35는 본 발명에 의한 방열용 기판의 다른 형태에서의 일부를 나타내는 단면도이다.
도 36은 본 발명에 의한 방열용 기판의 다른 형태에서의 일부를 나타내는 단면도이다.
도 37은 본 발명에 의한 방열용 기판의 다른 형태에서의 일부를 나타내는 단면도이다.
도 38은 본 발명에 의한 방열용 기판의 다른 형태에서의 일부를 나타내는 단면도이다.
도 39는 본 발명에 의한 방열용 기판의 다른 형태에서의 일부를 나타내는 평면도이다.
도 40은 도 39에 나타낸 방열용 기판의 단면도이다.
도 41은 본 발명에 의한 방열용 기판의 다른 형태에서의 일부를 나타내는 단면도이다.
도 42는 본 발명에 의한 방열용 기판의 다른 형태에서의 일부를 나타내는 단면도이다.
도 43은 차량 탑재 전자기기의 회로도이다.
도 44는 도 43에 나타낸 차량 탑재 전자기기의 방열구조를 나타내는 부분 단면도이다.
도 45는 퍼스널?컴퓨터나 휴대전화기 등의 전자기기에 채용할 수 있는 방열구조를 나타내는 부분 단면도이다.
도 46은 퍼스널?컴퓨터나 휴대전화기 등의 전자기기에 채용할 수 있는 방열구조를 나타내는 부분 단면도이다.
본 발명은 이하의 상세 설명과 예시로서 첨부된 도면에서 더 명확하게 기술되는데, 그렇지만 이에 의해 본 발명이 한정해석되는 것은 아니다.
도 1 및 도 2를 참조하면, 본 발명에 의한 전자기기용 기판(1)은, ㎛오더의 소정 피치로서 배치된 복수의 관통전극(2)을 갖고 있다. 관통전극(2)의 비아 지름도, ㎛오더이다. 관통전극(2)은, nm사이즈의 카본 나노튜브를 함유하는 나노 컴포지트 구조를 갖고, 기판(1)에 형성된 비아(20)를 주형으로 하는 주조성형체로 이루어진다.
상술한 바와 같이, 관통전극(2)은, 기판(1)에 형성된 비아(20)를 주형으로 하는 주조성형체로 이루어지기 때문에, 비아(20)의 측벽면에 대한 밀착력이 높아, 네스트, 공극, 공동이 없는 치밀한 구조를 갖고, 전기저항이 작아, 전기전도성이 우수한 관통전극(2)을 갖는 기판(1)이 얻어진다. 비아(20)의 내벽면에 요철이 있어도, 관통전극(2)은, 그 요철에 닮도록 주조되기 때문에, 비아(20)에 대한 밀착강도가 높은 관통전극(2)이 얻어진다.
더욱이, 관통전극(2)이, 비아(20)의 내벽면의 요철에 닮도록 주조되는 결과, 관통전극(2)과 비아(20)의 내벽면의 요철이, 관통전극(2)의 빠짐을 저지하는 앵커부로서 작용하기 때문에, 기판(1)에 대한 관통전극(2)의 결합강도가 높아진다. 이는, 도금에 의해 관통전극(2)을 형성하는 경우와 달리, 비아(20)의 내벽면에 요철 정밀도가 요구되지 않으며, 오히려, 약간의 요철이 있는 편이 바람직하다는 것을 의미한다. 이 때문에, 비아(20)의 형성이 용이하게 된다.
SEM상을 나타내는 도 3을 참조하면, 기판(1)에 형성된 비아(20)내에, 관통전극(2)이, 네스트, 공극, 공동이 없는 치밀한 구조를 유지해서 충전되며, 비아(20)의 측벽면이 요철을 가짐에도 불구하고, 관통전극(2)이 비아(20)의 측벽면에 밀착되어 있다.
비아(20)는, 레이저, 케미컬?에칭 또는 플라즈마 에칭 등에 의해 형성되는 것이며, 그 내벽면에 비어형성공정에 부수된 요철이 생기지만, 도 3에 나타내는 바와 같이, 관통전극(2)은, 비아(20)의 내벽면이 요철면으로 되어 있음에도 불구하고, 그 요철면을 닮도록 충전되어, 비아(20)의 내벽면에 밀착되어서, 네스트, 공극, 공동이 없는 치밀한 구조로 되어 있다. 더욱이, 비아(20)의 내벽면의 요철이 일종의 앵커효과를 발생시키기 때문에, 관통전극(2)이 비아(20)로부터 부상(浮上)하거나, 혹은 부동(浮動)하거나 하지 않고, 비아(20)내에 확실히 고정된다. 이는, 바꾸어말해, 스퍼터링 및 도금의 병용에 의해 형성하는 일반적 기술과 비교해서, 비아(20)의 형성에 있어서, 그 내벽면의 평면도(平面度)에 주의를 하지 않아도 되며, 오히려, 비아(20)를 어느 정도 거칠게 형성한 편이 좋은 효과를 낳는다는 것으로도 된다.
관통전극(2)은, nm사이즈의 카본 나노튜브(Carbon nanotube)를 함유하는 나노 컴포지트 구조를 갖는다. 카본 나노튜브는, 탄소에 의해 만들어지는 육원환(六員環) 네트워크(그래핀 시트(graphene sheet))가 단층 혹은 다층의 동축관(同軸管) 형상으로 된 물질이다. 단층의 싱글월 나노튜브(SWNT), 다층의 멀티월 나노튜브(MWNT) 중 어느 것을 사용하여도 좋다. 구체적으로는, nm사이즈의 카본 나노튜브를 필러로서, 알루미늄 합금중에 배향하여 첨가한 복합재료를 사용할 수 있다.
카본 나노튜브는, 동의 10배의 고열전도특성을 가지며, 극히 높은 방열특성이 얻어진다. 또한, 카본 나노튜브는, 전류밀도 내성이, 109A/cm2로, 동의 1,000배 이상의 고전류밀도 내성을 갖는다. 더욱이, 카본 나노튜브내에서는, 전기 양도체인 동과의 대비에서, 전자산란이 적기 때문에, 전기저항이 작다. 따라서, 카본 나노튜브를 함유하는 관통전극(2)에 의하면, 동과의 대비에서, 전극저항이 적어, 큰 전류를 흘려도, 저항발열량을 저감시킬 수 있다. 카본 나노튜브는, 수nm의 직경이며, 본 발명에서는, 이를, 500nm이하, 바람직하게는, 200nm?300nm의 길이로 절단해서 사용한다.
관통전극(2)은, 카본 나노튜브 자체에 의해 구성해도 좋고, 카본 나노튜브와, 나노 컴포지트 결정구조의 금속/합금성분을 포함하는 복합재료에 의해 구성해도 좋다.
nm사이즈의 카본 나노튜브 및 나노 컴포지트 결정구조의 금속/합금성분을 포함하는 나노 컴포지트 구조의 관통전극(2)은, 크기가, 나노레벨로 제한된 조직(결정)을 포함하기 때문에, 그 결과로서, 관통전극(2)에 발생하는 응력이 작아진다. 더욱이, 나노 컴포지트 결정구조에는, 종도체(縱導體)의 등축정화(等軸晶化)를 촉진하는 작용이 있다. 상술한 나노 컴포지트 구조 및 나노 컴포지트 결정구조가 갖는 특유한 특성에 의해, 특히, 반도체기판에 있어서, 반도체 회로의 특성 열화가 억제된다. 또한, 기판(1)에 균열?크랙이 생기는 것을 억제하는 것도 가능하다.
나노 컴포지트 결정구조의 금속/합금성분으로서는, Bi, In, Sn 및 Cu를 예시할 수 있다. 특히, Bi를 함유시키면, Bi가 갖는 응고시의 체적팽창특성에 의해, 비아(20)의 내부에서, 공동이나 공극을 발생시키지 않는 치밀한 관통전극(2)을 형성할 수 있다. 다만, Bi 등을 함유시키면, 전기저항이 증대하는 경향이 있기 때문에, 요구되는 전기저항치를 충족시키는 한도에서, Bi를 사용함이 바람직하다.
또한, nm사이즈의 카본 나노튜브와, 유기재료를 혼합하고, 필요하면, 세라믹 또는 유리 등의 무기분말 또는 나노 컴포지트 결정구조의 금속/합금성분을 첨가한 복합재료로 구성하여도 좋다.
관통전극(2)을 지지하는 기판(1)은, 세라믹 등의 무기기판, 동접합 기판 등에서 볼 수 있는 유기기판 또는 반도체 기판 중 적어도 1종을 포함할 수 있다. 사용할 수 있는 반도체 기판에는, 특히 제한은 없다. Si기판(실리콘기판), SiC기판(실리콘 카바이드 기판), GaN기판(질화갈륨기판), ZnO(산화아연기판) 등은 물론이고, SOI기판(Silicon on insulator) 등을 사용할 수 있다. 기판(1)을 구성하는 무기기판, 유기기판이 도전성을 갖는 경우, 및, 기판(1)이 상술한 바와 같은 반도체 기판으로 이루어지는 경우는, 관통전극(2)은, 도전성의 무기기판, 도전성의 유기기판 및 반도체 기판에 대해, 전기 절연막 또는 전기 절연층에 의해 전기 절연된다. 그와 같은 절연구조는, 관통전극(2)의 주형으로 되는 구멍(20)의 내벽면을 산화 또는 질화해서 얻어진 절연막, 또는, 구멍(20)의 내벽면에 부착시킨 절연층에 의해 실현할 수 있다. 상술한 절연층은, 구멍(20)으로부터 미소간격을 두고 그 둘레에 링 형상으로 설치하여도 좋다.
관통전극(2)의 성형에 있어서는, 먼저, 도 4(A)에 나타내는 바와 같이, 미리, 두께방향으로 관통하는 미세한 비아(20)를 다수 설치한 기판(1)을, 지지대(S1)의 위에 탑재한다. 비아(20)의 하측은, 지지대(S1)에 의해서 폐색(閉塞)되어 있다. 다만, 비아(20)는, 비관통공이어도 좋다.
다음으로, 도 4(B)에 나타내는 바와 같이, 기판(1)에 형성된 비아(20)를 주형으로 하여, 그 내부에 액상, 페이스트상 또는 분말체상의 전극재료(2)를 주조한다. 그 후, 도 4(C)에 나타내는 바와 같이, 비아(20)내에 주조된 전극재료(2)에, 기계적인 힘(F1), 예를 들면 프레스판(P1)을 사용한 프레스압, 사출압 또는 전압(轉壓)을 인가하면서 응고시킨다. 이에 의해, 도 4(D)에 나타내는 바와 같이, 네스트, 공극, 공동이 없는 치밀한 구조를 갖고, 비아(20)의 측벽면에 밀착된 주조성형체로서의 관통전극(2)이 형성된다. 그리고, 이 성형체의 구조는, 도 3의 SEM상에 의해 명백하게 되어 있다.
기판(1)에 형성된 비아(20)내에 전극재료(2)를 주조하는 공정은, 감압된 진공챔버내에서 실행함이 바람직하다. 이 감압과, 그 후의 인가 압력에 의해, 차압충전을 행할 수 있기 때문이다.
전극재료(2)가, 카본 나노튜브 및 나노 컴포지트 결정구조의 금속/합금성분을 포함하는 컴포지트 구조인 경우는, 이들의 금속/합금성분의 용융금속에, nm사이즈의 카본 나노튜브를 혼합한 액상 복합재료(2)를 비아(20)내에 부어넣고, 주조된 액상 복합재료(2)에, 프레스판(P1)을 사용한 프레스압, 사출압 또는 전압을 인가하면서, 냉각하여, 응고시킨다.
또한, 전극재료(2)가, 카본 나노튜브와, 유기재료와, 용제(溶劑)를 함유하는 페이스트상 재료인 경우에는, 프레스판(P1)을 사용한 프레스압, 사출압 또는 전압을 인가하면서, 가열 경화시킨다. 전극재료(2)가 분말체인 경우는, 용융상태로 비아(20)내에 주입 충전하거나, 분말체의 상태로 비아(20)내에 주입한 후, 가열 용융시켜도 좋다.
도 5는, 도 1 및 도 2에 나타낸 기판을, 인터포저로서 사용한 전자기기의 일 예를 나타내고 있다. 기판(1)은, 인터포저로서, 예를 들면 반도체 칩 등으로 이루어지는 전자 디바이스(6, 6)의 사이에 배치되어 있다. 전자 디바이스(6, 6)는, 전극이, 접합막(4, 4)에 의해, 관통전극(2)에 각각 접속되어 있다.
관통전극(2)은, 복수 구비되어 있기 때문에, 이들이 독립하는 복수의 관통전극(2)을, 기판(1)에 탑재되는 전자 디바이스(6, 6)에 대한 양극, 음극으로서 활용할 수 있다. 이 때문에, 와이어?본딩 등의 전기배선이 불필요하게 되며, 고가인 와이어?본딩 장치 등에 소모되던 생산설비비를 절감하고, 제품비용을 저감시킬 수 있다.
기판(1)은, 상기 관통전극(2)과는 별개로, 또는, 관통전극(2)과 함께, 주상 히트싱크를 갖고 있어도 좋다. 먼저, 도 6을 참조하면, 기판(1)은, 주상 히트싱크 (3)를 갖는다. 주상 히트싱크(3)는, 기판(1)에 형성된 비아(30)를 주형으로 하는 주조성형체로 이루어진다. 주상 히트싱크(3)는, 기판(1)의 두께방향으로 관통하고, 서로 미소(微小)간격을 두어, 예를 들면 매트릭스 형상으로 다수 배치되어 있다. 주상 히트싱크(3)는, 그 일단(하단)이 기판(1)의 이면(裏面)(타면)에 설치된 방열층(31)에 의해서 공통으로 접속되고, 타단(상단)이, 기판(1)의 표면으로 도출(導出)되어 있다. 표면측에도, 방열층을 설치할 수 있다. 기판(1)을 구성하는 무기기판, 유기기판이 도전성을 갖는 경우, 주상 히트싱크(3)는, 도전성의 무기기판, 도전성의 유기기판 및 반도체 기판에 대해, 전기 절연막 또는 전기 절연층에 의해 전기 절연된다. 그와 같은 절연구조는, 주형으로 되는 구멍(30)의 내벽면을 산화 또는 질화하여 얻어진 절연막, 또는, 구멍(30)의 내벽면에 부착시킨 절연층에 의해 실현할 수 있다. 상술한 절연층은, 구멍(30)으로부터 미소간격을 두고 그 둘레에 링 형상으로 설치하여도 좋다.
주상 히트싱크(3)도, 기판(1)에 형성된 비아(30)를 주형으로 하는 주조성형체로 이루어지기 때문에, 비아(30)의 측벽면에 대한 밀착력이 높아, 네스트, 공극, 공동이 없는 치밀한 구조를 가지며, 열전도성 및 방열특성이 우수한 주상 히트싱크 (3)를 갖는 기판(1)이 얻어진다.
더욱이, 도금법 등, 다른 방법에 의해 성형한 경우와 비교하여, 비아의 측벽면에 대한 밀착력이 높아, 네스트, 공극, 공동이 없는 치밀한 구조를 갖는 주상 히트싱크(3)를, 단시간에, 효율적으로 형성할 수 있다.
주상 히트싱크(3)를 형성하는 기술로서, 비아(30)의 측면에 도금을 실시한 다음에, 써멀 비아를 형성하고자 하면, 연속된 도금막을 형성하기 위해서는, 비아 (30)의 내벽면을, 요철의 극히 작은 평활한 면으로 하지 않으면 안되고, 비아형성 공정에 장시간을 소모해야된다. 더욱이, 비아(30)의 아스펙트비가 높아지면, 도금을 위한 하지막을 연속되는 균질한 막으로 형성함이, 극히 곤란하게 된다.
이에 대해, 주상 히트싱크(3)를, 기판(1)에 형성된 비아(30)를 주형으로 하는 주조성형체로서 구성하는 본 발명에서는, 비아(30)의 내벽면(측벽면)이 요철면으로 되어 있어도, 주상 히트싱크(3)는, 주조 과정에서, 그 요철면을 닮도록 충전되어 간다. 따라서, 네스트, 공극, 공동이 없는 치밀한 구조를 가져, 비아(30)의 측벽면에 밀착한 구조의 주상 히트싱크(3)가 얻어진다. 따라서, 열전도성 및 방열특성이 우수한 주상 히트싱크(3)가 실현된다.
더욱이, 비아(30)의 내벽면의 요철이 일종의 앵커효과를 발생시키기 때문에, 주상 히트싱크(3)가 비아(30)로부터 부상하거나, 혹은 부동하거나 하지 않고, 비아 (30)의 내부에 확실히 고정된다. 이는, 바꾸어 말해, 종래기술과의 대비에서, 비아 (30)의 형성에 있어서, 그 내벽면의 평면도에 주의를 기울이지 않아도 되고, 오히려, 비아(30)를 어느 정도 거칠게 형성하는 편이 좋은 결과를 낳는다고 하는 것으로도 된다.
주상 히트싱크(3)는, 복수로서, 각각은, 기판(1)의 면 내에 분포시키고 있으며, 그 일단(하단)이 기판(1)의 이면(타면)에 형성된 방열층(31)에 의해 공통으로 접속되어 있기 때문에, 주상 히트싱크(3)로부터 기판(1)의 두께방향으로 전달되어 온 열을, 두께방향과 직교하는 면과 평행한 방향으로 확산시키면서 방열하는 3차원적인 방열경로가 형성된다. 이에 의해, 방열성을 향상시킬 수 있다. 주상 히트싱크 (3)를 구성하는 재료의 열저항, 및, 주상 히트싱크(3)의 점유율을 적절히 선택함으로써, 전자부품 또는 전자 디바이스(6)의 동작에 의해 생긴 열을, 주상 히트싱크(3)에 의해, 한층 효율적으로, 기판(1)의 외부로 방열할 수 있다.
주상 히트싱크(3)의 방열특성은, 기본적으로는, 그 조성재료가 갖는 열전도율(또는 열저항)과, 기판(1)의 평면적에 대해, 주상 히트싱크(3)의 전체가 차지하는 점유율에 의해 결정된다. 예를 들면, 주상 히트싱크(3)로서, 열저항이 낮은 재료를 사용한 경우에는, 점유율을 저하시키고, 열저항이 높은 재료를 사용한 경우에는, 점유율을 올린다. 즉, 주상 히트싱크(3)의 점유율은, 그 조성재료의 열전도율을 고려해서 정하게 된다. 반대로, 점유율에 제한이 있는 경우에는, 요구되는 방열특성을 고려하여, 적합한 열전도율의 재료를 선택하게 된다.
주상 히트싱크(3)는, 나노 컴포지트 결정구조의 금속/합금성분을 포함하는 나노 컴포지트 구조로 할 수 있다. 그 결과로서, 주상 히트싱크(3)에 발생하는 응력이 작아진다. 더욱이, 나노 컴포지트 결정구조에는, 주상 히트싱크(3)의 등축정화를 촉진시키는 작용이 있기 때문에, 응력이 더 작아진다.
상술한 나노 컴포지트 결정구조가 갖는 특유한 특성에 의해, 기판(1)에 형성된 반도체회로의 특성 열화가 억제된다. 또한, 기판(1)에 균열?크랙이 생기는 것을 억제하는 것도 가능하다.
주상 히트싱크(3)가 구성하는 나노 컴포지트 결정구조 재료의 구체예로서는, 한정하는 것은 아니지만, Al, Au, Cu, Ag, Sn 등을 예시할 수 있다. 다만, 주상 히트싱크(3)는, 열저항이 가능한한 적은 것이 바람직하기 때문에, 재료 및 조성비 등은, 그와 같은 관점에서 선정할 필요가 있다. 도시된 실시예에서는, 주상 히트싱크 (3)는, 안이 채워진 주상체(柱狀體)로서, 단면 원형상이지만, 각(角)형상이어도 좋다.
주상 히트싱크(3)는, 나노 컴포지트 결정구조의 금속/합금성분과 함께, 또는, 독립해서, 열전도성이 높은 nm사이즈의 탄소원자 구조체를 포함하고 있어도 좋다. 이와 같은 탄소원자 구조체의 구체예로서는, 다이아몬드, 플러렌 또는 카본 나노튜브로부터 선택된 적어도 1종을 들 수 있다.
탄소원자 구조체를 사용한 주상 히트싱크(3)는, 탄소원자 구조체가 갖는 높은 열전도성에 의해, 방열성이 우수한 것으로 된다. 특히, 카본 나노튜브는, 동의 10배의 고열전도특성을 갖기 때문에, 극히 높은 방열특성을 확보할 수 있다. 구체예로서, 카본 나노튜브를 필러로서, 알루미늄 합금중에 배향(配向)해서 첨가한 것을 사용할 수 있다. 필러로서, 카본 나노튜브와 함께, 그보다 섬유가 굵은 기상(氣相) 성장 카본 파이버를 병용하여도 좋다. 이 복합재의 열전도율은, 알루미늄 합금의 열전도율의 3배를 초과한다. 카본 나노튜브는, 500nm이하, 바람직하게는, 200nm?300nm의 길이로 절단하여 사용된다.
본 발명에 의한 방열용 기판은, 전자기기로의 적용에 있어서, 발열을 동반하는 전자부품을 설치하고, 그 열을 외부로 방출하기 위해 사용된다. 도 7에는, 그와 같은 전자기기의 일 예가 나타나 있다. 도 6에 나타낸 기판(1)의 일면에, 발열을 동반하는 전자부품 또는 전자 디바이스(6)가, 열전도성 결합제층(51)을 사이에 두고 탑재되어 있다. 방열층(31)에는, 바람직하게는, 방열블록을 열 결합시킨다. 전자부품 또는 전자 디바이스(6)는, 예를 들면, 반도체 칩 등의 능동소자, 또는, 콘덴서, 인덱터 등의 수동부품 혹은 그들의 복합소자이다. 전자부품 또는 전자 디바이스(6)는, 반도체 소자와 수동부품을 겸비한 것이어도 좋으며, 메모리소자, 논리 회로 소자 또는 아날로그 회로 소자이어도 좋다. 이들의 소자의 단층이어도 좋고, 적층된 것이어도 좋다.
여기서, 본 발명에 의한 기판(1)은, 비아(30)를 주형으로 하는 주조성형체로 이루어지는 주상 히트싱크(3)를 갖고 있는데, 주상 히트싱크(3)에 의해, 비아(30)의 측벽면에 밀착하여, 네스트, 공극, 공동이 없는 치밀한 구조를 갖고, 열전도성 및 방열특성이 우수한 방열로가 형성된다. 이 때문에, 전자기기로의 적용에 있어서, 전자부품 또는 전자 디바이스(6)에 발생한 열을, 열전도성 및 방열특성이 우수한 주상 히트싱크(3)를 통해, 효율적이고, 확실하게 방열하여, 전자부품 또는 전자 디바이스(6)의 이상발열, 열 폭주, 오동작을 회피할 수 있다.
다음으로, 도 8을 참조하면, 관통전극(2)과, 주상 히트싱크(3)를 겸비하는 기판(1)이 도시되어 있다. 이 경우, 관통전극(2)과, 주상 히트싱크(3) 사이에는, 다음과 같은 조합이 존재할 수 있다.
(a) 관통전극(2)이, nm사이즈의 카본 나노튜브를 함유하는 나노 컴포지트 구조를 갖고, 기판(1)에 형성된 비아(20)를 주형으로 하는 주조성형체로 이루어지며, 주상 히트싱크(3)가, 기판(1)에 형성된 비아(30)를 주형으로 하는 주조성형체로 이루어지는 구성.
(b) 상기 (a)에 있어서, 관통전극(2) 및 주상 히트싱크(3)가, 나노 컴포지트 결정구조의 금속/합금성분을 포함하는 나노 컴포지트 구조로 이루어지는 구성.
(c) 상기 (a)에 있어서, 주상 히트싱크(3)가, 열전도성이 높은 nm사이즈의 탄소원자 구조체(다이아몬드, 플러렌 또는 카본 나노튜브 등)를 함유하는 나노 컴포지트 구조로 이루어지는 구성.
(d) 상기 (a)에 있어서, 주상 히트싱크(3)가, 나노 컴포지트 결정구조의 금속/합금성분과, 열전도성이 높은 nm사이즈의 탄소원자 구조체(다이아몬드, 플러렌 또는 카본 나노튜브 등)을 함유하는 나노 컴포지트 구조로 이루어지는 구성.
(e) 관통전극(2)이, 기판(1)에 형성된 비아(20)를 주형으로 하는 주조성형체로 이루어지며, 주상 히트싱크(3)는, 나노 컴포지트 결정구조의 금속/합금성분을 포함하며, 기판(1)에 형성된 비아(30)를 주형으로 하는 주조성형체로 이루어지는 나노 컴포지트 구조로 이루어지는 구성. 관통전극(2)이 카본 나노튜브를 함유하는 것은, 반드시 필요하지는 않다.
(f) 상기 (e)에 있어서, 주상 히트싱크(3)가, 열전도성이 높은 nm사이즈의 탄소원자 구조체(다이아몬드, 플러렌 또는 카본 나노튜브 등)을 함유하는 나노 컴포지트 구조로 이루어지는 구성.
(g) 관통전극(2)이, 기판(1)에 형성된 비아(20)를 주형으로 하는 주조성형체로 이루어지며, 주상 히트싱크(3)가 열전도성이 높은 nm사이즈의 탄소원자 구조체(다이아몬드, 플러렌 또는 카본 나노튜브 등)를 함유하는 나노 컴포지트 구조로 이루어지는 구성, 관통전극(2)이 카본 나노튜브를 함유하는 것은, 반드시 필요한 것은 않다.
상술한 기판(1)은, 도 9에 도시한 바와 같이, 전자부품(6)과 조합되어서 전자기기를 구성한다. 전자부품(6)은, 전극이 관통전극(2)에 접합된 상태로, 기판(1)에 설치된다. 이에 의해, 전자부품(6)에 대해, 전기저항이 낮은 관통전극(2)에 의한 전기회로를 구성하는 동시에, 전자부품(6)의 동작에 의해 발생한 열을, 주상 히트싱크(3)에 의해 효율적으로 방열하여, 전자부품(6)의 발열에 의한 특성변동, 오동작, 더욱이, 열 폭주 등을 회피할 수 있다.
본 발명에 있어서, 전자부품에는, 능동소자, 수동부품 또는 그들을 조합시킨 복합소자를 포함할 수 있다. 능동소자의 대표예로서, 발광다이오드, 각종 메모리, 각종 논리IC 또는 아날로그 회로 소자 등을 예시할 수 있다. 수동부품에는, 커패시터(capacitor), 인덱터 혹은 저항 또는 그들을 조합시킨 복합소자가 포함된다.
본 발명에 있어서, 전자기기에는, 전자공학의 기술을 응용한 전기제품의 거의 모두가 포함된다. 구체예로서는, 퍼스널?컴퓨터, 휴대전화기, 디지털가전, 발광다이오드를 사용한 발광장치, 조명장치, 교통신호등, 화상처리장치, 이미지?센서 또는 차량탑재 전자기기 등이 포함된다. 더욱이, TSV기술을 적용하여, 3차원 적층구조로 한 것, 또는, 인터포저와 각종 소자와 조합시켜 3차원 적층구조로 한 것도 포함된다. 다음으로, 전자부품 및 전자기기의 구체적인 실시예에 대해서 설명한다. 예시하는 모든 실시예에 있어서, 관통전극 및 주상 히트싱크는, 이미 서술한 특징을 가지며, 작용효과를 갖기 때문에, 그들의 중복 설명은 생략한다.
실시예 1 : 발광다이오드 및 발광 디바이스
도 10 내지 도 12에 나타낸 발광 디바이스는, 기판(1)과, 발광소자(6)를 포함한다. 발광소자(6)는 형광층(7)에 의해 덮여져 있다. 기판(1)은, 이른바 패키지로 되는 것으로서, 2개의 관통전극(2, 2)과, 복수의 주상 히트싱크(3)를 포함하며, 일면에 오목부(11)를 갖고 있다. 기판(1)의 바람직한 예는, Si를 주성분으로 하는 것이다. 이와는 달리, 기판(1)은, 절연수지 기판 또는 절연성 세라믹 기판으로 구성하여도 좋다. 기판(1)은, 도시에서는 4각 형상의 외형을 갖지만, 그 형상은 임의적이다. 기판(1)의 오목부(11)는, 관통전극(2, 2)을, 간격을 두고 둘러싸도록 형성되어 있고, 그 내측면의 거의 전 둘레에, 예를 들면, Al막, Ag막 또는 Cr막 등으로 이루어지는 반사막(8)이 스퍼터링 등에 의해 형성된다. 반사막(8)의 하측에는 산화막 등의 절연막이 설치되는 경우가 있다.
관통전극(2, 2)의 각각은, 오목부(11)를 형성한 영역 내에서, 기판(1)을 두께방향으로 관통하고, 일단이 오목부(11)의 내면에 노출하며, 타단이 기판(1)의 타면에 노출한다. 관통전극(2, 2)은, 안이 채워진 중실(中實) 주상체로서, 각형상, 원형상 등, 임의의 단면형상을 취할 수 있다. 관통전극(2, 2)은, 기판(1)을 관통하는 부분과, 기판(1)의 일면에 있으며, 발광소자(6)와 접합되는 부분과의 사이에서, 그 평면형상을 다르게 해도 좋다. 예를 들면, 기판(1)을 관통하는 부분의 단면형상을, 각형상 또는 원형상 등의 형상으로 하고, 발광소자(6)와 접합되는 부분을 평면적이 확대된 패턴으로 하는 등이다. 또한, 관통전극(2, 2)은, 그 단면(端面)형상을, 접속되는 발광소자(6)의 전극형상과 대응시킴이 바람직하다. 이와 같은 관점에서, 실시예에서는, 관통전극(2, 2)의 일방의 단면형상을, 원형상으로 하고, 타방의 단면형상을 사각형상으로 한다.
주상 히트싱크(3)는, 기판(1)의 두께방향으로 관통하고, 서로 미소간격을 두어, 매트릭스 형상으로 다수 배치되어 있다. 주상 히트싱크(3)는, 기판(1)의 이면(타면)에 설치된 방열층(31)에 의해 공통으로 접속되어 있다. 관통전극(2, 2)은, 방열층(31)으로부터 독립되어 있다. 방열층(31)의 형태는, 도시된 막형상에 한하지 않고, 확대된 방열면적을 갖는 3차원적 구조이어도 좋다.
발광소자(6)는, 발광다이오드로서, 도 13, 도 14에 예시하는 것은, 투명결정층(62)의 광출사면(光出射面,60)과는 반대측인 타면에, P형 반도체층(611) 및 N형 반도체층(613)을 적층한 반도체 적층구조(61)를 포함한다. P형 반도체층(611) 및 N형 반도체층(613) 사이에는 활성층(612)이 형성된다.
P형 반도체층(611) 및 N형 반도체층(613) 중, 투명결정층(62) 쪽에 위치하는 N형 반도체층(613)은, P형 반도체층(611)과 겹쳐지지 않는 부분(614)을 갖고 있으며, N측 전극(63)이, 그 겹치지 않는 부분(614)의 표면에 설치되어 있다. P측 전극 (64)은, 겹치는 부분에서, P형 반도체층(611)의 표면에 설치되어 있다. N측 전극 (63)은, 원형상에 한하지 않고, 각형상이어도 좋다.
실시예에 있어서, 겹치지 않는 부분(614)에 설치된 N측 전극(63)의 평면적은, 겹치는 부분에 설치된 P측 전극(64)의 평면적보다 작다. 더 자세하게는, N측 전극(63) 및 P측 전극(64)의 배치방향에서 본 전극폭에 대해, N측 전극(63)의 전극폭이 P측 전극(64)의 전극폭보다 작다. 이와 같은 전극 배치에 의하면, 겹치지 않는 부분(614)의 폭을 작게 하여, 이에 의해, 발광영역으로 되는 겹치는 부분의 폭 및 면적을 확대할 수 있기 때문에, 발광량을 증대할 수 있다.
다만, 도 13, 도 14는, 본 발명에서 적용가능한 발광소자(6)의 일 예를 나타내는 것으로서, 이에 한정되는 것은 아니다. 예를 들면, 투명결정층(62)과 반도체 적층 구조(61)의 상하관계가 역전된 구조이어도 좋다. 또한, 전극면적은 전류확산을 고려해서 정해진다.
발광소자(6)는, 도 10에 나타낸 바와 같이, 기판(1)의 오목부(11)내에 배치되고, P형 반도체층(611)의 P측 전극(64)이, 관통전극(2)의 일단에 접속되고, N형 반도체층(613)의 N측 전극(63)이, 관통전극(2)의 일단에 접속되어 있다. 발광소자(6)는, 오목부(11)의 내부에 배치되었을 때, 그 상면이 오목부(11) 둘레의 기판(1)의 표면보다, 낮아지도록 배치된다. 그리고, 그 단차를 메우도록, 형광층(7)을 충전하고 있다.
P측 전극(64) 및 N측 전극(63)은, 간격을 두고 서로 대향되어 있다. P측 전극(64)과 관통전극(2)의 접합, 및 N극 전극(63)과 관통전극(2)의 접합에 있어서는, 양자의 접합계면에 접합면을 개재시킨다. 접합막은, Sn, In, Bi, Ga 또는 Sb의 군으로부터 선택된 적어도 1종의 저융점 금속성분과, Cr, Ag, Cu, Au, Pt, Pd, Ni, Ni-P합금, Ni-B합금의 군으로부터 선택된 적어도 1종을 포함하는 고융점 금속재료로 이루어진다. 저융점 금속은, P측 전극(64) 및 관통전극(2), N측 전극(63) 및 관통전극(2)과 반응하여, 금속간 화합물을 형성해서 소비되어, 접합후는 융점이 대폭으로 상승한다.
투명결정층(62)은, 대표적으로는 사파이어이며, 그 일면이 광출사면(60)으로 된다. 투명결정층(62)의 일면상에는, 버퍼층(도시 안함)이 있으며, 반도체 적층구조(61)는, 버퍼층을 사이에 두고, 투명결정층(62)상에서 성장되어 있다.
반도체 적층 구조(61)는, 발광소자(6)에 있어서 주지된 사항이다. PN접합을 갖고, 대표적으로는 III-V족 화합물 반도체가 사용된다. 다만, 공지 기술에 한하지 않고, 이후 제안되는 경우가 있는 화합물 반도체를 포함할 수 있다.
본 발명에 있어서, 발광소자(6)는, 적색 발광소자, 녹색 발광소자, 청색 발광소자, 등색(橙色) 발광소자 중 어느 것이어도 좋고, 백색 발광소자이어도 좋다. 그들의 발광소자에 있어서, 반도체 적층 구조(61)를 구성하는 반도체 재료 및 그 제조방법은 이미 알려져 있다.
도시된 발광 디바이스에서는, 기판(1)은, 2개의 관통전극(2, 2)을 포함하고, 일면에 오목부(11)를 갖고 있다. 관통전극(2, 2)의 각각은, 기판(1)을 두께 방향으로 관통하고, 일단이 오목부(11)의 내면에 노출되어 있다. 이 기판(1)의 오목부(11)내에 발광소자(6)가 배치되어 있다. 발광소자(6)는, 실시예에서는, 투명결정층(62)의 광출사면으로 되는 일면(60)과는 반대측인 타면에, P형 반도체층(611) 및 N형 반도체층(613)을 적층한 구조이다. 그리고, 오목부(11)의 내부에서, P형 반도체층(611)의 P측 전극(64)이 관통전극(2)의 일단에 접속되고, N형 반도체층(613)의 N측 전극(63)이, 관통전극(2, 2)의 타방의 일단에 접속되어 있다. 따라서, 실시예에 의하면, 발광소자(6)에 대해서는, 투명결정층(62)이 있는 측과는 반대인 측으로부터, 전류가 주입되게 되어, 발광소자(6)를 위한 전극이, 광출사면(60)에 나타나지 않는 구조가 실현되게 된다. 따라서, 발생한 광을, 효율적으로 외부로 방사시킬 수 있다.
기판(1)은, 복수의 주상 히트싱크(3)를 포함하고 있다. 주상 히트싱크(3)는, 기판(1)의 두께방향으로 설치되어 있다. 따라서, 발광소자(6)의 발광 동작에 의해서 생긴 열을, 주상 히트싱크(3)에 의해, 기판(1)의 외부로 방열하여, 발광소자(6)의 전극(63, 64)과 관통전극(2, 2)을 접속하는 접합부분의 접합강도를 보존해서, 전기적 접속의 신뢰성을 유지할 수 있다. 또한, 발열에 의한 발광소자(6)의 발광특성의 변동을 회피할 수 있다.
주상 히트싱크(3)는, 그 일단이, 기판(1)의 타면측에 도출되어, 기판(1)의 타면에 설치된 방열층(31)에 접속되어 있다. 이 구조에 의하면, 방열특성이 더 향상된다.
실시예에서는, 오목부(11)의 내면과 발광소자(6)의 측면과의 사이에, 반사막(8)이 설치되어 있다. 이에 의해, 반도체층(61)에서 생긴 광을, 투명결정층(62)에서의 광 산란?흡수작용을 억제하면서, 투명결정층(62)의 광출사면(60)으로 안내할 수 있다.
반사막(8)은, 오목부(11)의 내면에 부착되어 있어도 좋고, 발광소자(6)의 측면에 부착되어 있어도 좋다. 도 10 내지 도 12의 실시예에서는, 발광소자(6)는, 오목부(11)에 대해, 미소한 클리어런스를 갖고, 끼워져 있다. 이 구조에 의하면, 기판(1)에 대한 발광소자(6)의 위치결정?배치를, 용이하면서 확실하게 실행할 수 있다.
도시는 되어 있지 않으나, 광출사면(60)에, 미세요철형상을 갖는 투명 광학부품을 배치할 수 있다. 이에 의해, 광출사면(60)에서, 광을 확산 또는 분산시켜, 균일한 면 발광을 실현할 수 있다. 투명 광학부품을 설치하는 대신에, 광출사면(60)에, 미세요철형상이 형성되어 있어도 좋다. 또한, 도시는 생략하지만, 미세 요철과 함께, 또는, 미세요철을 형성함 없이, 광출사면(60)에 형광체를 설치하여도 좋다.
또한, 도 15를 참조하면, 도 10 내지 도 12의 실시 형태와의 대비에서, 오목부(11)의 평면적을 확대한 발광 디바이스가 도시되어 있다. 이 오목부(11)는, 발광소자(6)의 평면적보다 휠씬 크고, 발광소자(6)의 외주와, 오목부(11)의 내주면과의 사이에 형광층(7) 등이 충전되어 있다. 또한, 오목부(11)의 내벽면에 반사막(8)이 부착되어 있다. 주상 히트싱크(3)는, 일단(상단)이 오목부(11)의 저면(底面) 위치와 대략 동일한 위치에서 멈춰져 있고, 타단이 기판(1)의 이면으로 안내되어, 방열층(31)에 접속되어 있다.
도 16을 참조하면, 도 15와 대략 동일한 구조에서, 오목부(11)의 중앙부분에, 돌출부(12)를 형성하고, 이 돌출부(12)에 발광소자(6)를 탑재한 발광 디바이스가 도시되어 있다. 도 15 및 도 16의 실시 형태도, 도 10?도 13을 참조하여 설명한 작용효과를 가져온다.
본 발명에 의한 발광 디바이스는, 단일의 발광소자인 발광다이오드, 복수의 발광소자를, 예를 들면 매트릭스 형상으로 배치한 면발광장치, 조명장치, 액정 디스플레이용 백라이트, 신호등 등, 광범위한 용도를 갖고 있다. 이하에, 그 중의 예를 나타낸다.
도 17은, 발광다이오드를 사용한 조명장치의 평면도이다. 도시된 조명장치는, 직사각형 형상의 기판(1)과, 이 기판(1)에 매트릭스 형상으로 배열된 복수의 발광 디바이스(QR, QG, QB)를 포함한다.
각 발광 디바이스(QR, QG, QB)는, 소정의 색상의 광을 발하는 발광소자(6)와, 발광소자(6)를 전기적으로 접속하기 위한 2개의 관통전극(2, 2)과, 발광소자(6)의 주위에 배치된 복수의 주상 히트싱크(3)를 갖는다. 각 발광소자(6)는, 기판(1)의 판면에 형성된 오목부(11)내에 배치되어 있다. 기판(1)의 형상, 발광 디바이스(QR, QG, QB)의 수, 및, 배치형태, 및 주상 히트싱크(3)의 수, 및 배치형태는, 도 17에 나타낸 형태로 한정되지 않으며, 적절히 결정되어야 할 것이다.
도 18 내지 도 20에는 상기의 발광 디바이스(QR, QG, QB)가 상세하게 나타나 있다. 기판(1)은, 이른바 패키지로 되는 것으로서, 복수의 관통전극(2, 2)과, 복수의 주상 히트싱크(3)를 포함하며, 판면에 오목부(11)를 갖는다. 기판(1)은, Si를 주성분으로 하는 것을 채용하면 호적하지만, 이에 한하지 않고, 절연수지기판, 또는 절연성 세라믹기판을 채용하여도 좋다. 또한, 금속기판 등의 도전성 기판이어도 좋다. 본 실시 형태에서는, 기판(1)이 Si기판으로 구성되어 있는 경우를 예로서 설명한다.
기판(1)의 오목부(11)의 형상은, 도 17에 나타내는 바와 같은 직방체 형상에 한정되는 것은 아니며, 다른 형상이어도 좋다. 이 오목부(11)는, 기판(1)을 평면상으로 보았을 때, 관통전극(2, 2)을, 간격을 두고 둘러싸도록 형성되어 있고, 그 내측면의 거의 전 둘레에, 반사막(8)이 스퍼터링 등에 의해 형성되어 있다. 반사막(8)은, 상술한 형태로 한정되지 않고, 예를 들면 발광소자(6)의 측면에 부착되어도 좋고, 또한, 반사막(8)의 하측에 산화막 등의 절연막을 설치하여도 좋다.
발광소자(6)는, 오목부(11)에, 미소한 클리어런스로 갖고 끼워져 있다. 이 구조에 의하면, 기판(1)에 대한 발광소자(6)의 위치결정?배치를, 용이하면서 확실히 실행할 수 있다. 또한, 발광소자(6)는, 오목부(11)내에서, 상면을 형광층(7)에 의해 덮혀져 있다. 이에 의해, 발광소자(6)가 발하는 광의 휘도를 향상시킬 수 있다. 형광층(7)에 사용되는 형광물질로서는, 예를 들면 인산칼슘이 있다. 또한, 형광층(7)의 색상은, 용도에 따라 적절히 결정해야 하는 것이다.
관통전극(2, 2)의 각각은, 오목부(11)의 저면 내에서, 기판(1)을 두께방향으로 관통하고, 일단이 오목부(11)의 내면에 노출하며, 타단이 기판(1)의 타면에 노출한다. 관통전극(2, 2)의 단면 형상을, 접속되는 발광소자(6)의 전극형상과 대응시켜도 좋고, 이 경우, 관통전극(2, 2)의 단면(端面)형상은, 각각 원형상과 사각형상으로 된다.
본 실시 형태에서의 기판(1)은, 도전성을 갖는 Si기판으로 이루어지기 때문에, 관통전극(2, 2)은 기판(1)으로부터 전기 절연되어 있다. 전기 절연의 수단으로서, 관통전극(2, 2)의 외주면과, 관통전극(2, 2)이 배치된 비아의 내주면과의 사이에, 전기 절연층(9)이 형성되어 있다. 전기 절연층(9)은, Si기판으로 이루어지는 기판(1)의 비아 내벽면을 산화 또는 질화하여 얻어진 산화막 또는 질화막이어도 좋고, 비아내에 충전된 유기절연물 또는 유리 등의 무기절연물로 구성된 층이어도 좋다.
주상 히트싱크(3)는, 기판(1)의 두께방향으로 관통하고, 서로 미소 간격을 두고, 매트릭스 형상으로 다수 배치되며, 기판(1)의 이면(타면)에 형성된 방열층(31)에 접속되어 있다. 이에 의해, 주상 히트싱크(3)는, 기판(1)으로부터 효과적으로 열이 빠져나가게 할 수 있다.
방열층(31)은, 예를 들면 알루미늄 등의 비교적 열전도율이 높은 물질로 이루어지며, 기판(1)의 이면에, 복수개로 나눠서 형성되어도 좋고, 혹은, 모든 히트싱크(3)에 대해 공통으로 접속되는 단일의 부재로서 형성되어도 좋다. 또한, 방열층(31)의 형태는, 도시된 막형상에 한하지 않고, 확대된 방열면적을 갖는 3차원 구조이어도 좋다.
도 20에는, 발광 디바이스(QR, QG, QB)의 다른 형태가 나타나 있다. 본 형태의 발광 디바이스와, 앞서 설명한 실시 형태의 상이점은, 기판(1)이 3개의 층(101?103)으로 구성되어 있는 점, 및, 오목부(11)의 평면적이 확장되어 있는 점이다.
본 실시 형태에 있어서, 기판(1)은, SOI기판이며, 제1 기판층을 구성하는 제1 실리콘층(101), 절연층을 구성하는 산화층(102), 및, 제2 기판층을 구성하는 제2 실리콘층(103)을, 이 순서로 적층한 구조로 되어 있다.
오목부(11)는, 제 2 실리콘층(103)의 표면을 절취하여 형성되어 있으며, 그 내측면은, 개구단(開口端)을 향함에 따라 개구면적이 확대되는 경사면으로 되어 있다. 이 오목부(11)는, 발광소자(6)의 평면적보다 휠씬 큰 평면적을 갖고 있으며, 발광소자(6)의 외주와, 오목부(11)의 내주면과의 사이에 형광층(7)이 충전되어 있다. 또한, 오목부(11)의 내벽면에는, 앞의 실시 형태와 마찬가지로, 반사막(8)이 부착되어 있다.
관통전극(2, 2)은, 전기 절연층(9)에 의해 전기 절연된 상태에서, 제1 실리콘층(101)을 관통하고 있으며, 그 오목부(11)측의 단부는, 산화층(102)을 관통하는 접속부(41, 42)와 각각 접속되어 있다. 접속부(41, 42)는, 발광소자(6)의 양 단자(601, 602)와 접속된다. 접속부(41, 42)의 형상은, 원주형상으로 한정되지 않으며, 사각 기둥 등 다른 형상도 채용할 수 있다.
주상 히트싱크(3)는, 관통전극(2, 2)과 마찬가지로, 기판(1)의 두께 방향에서, 제1 실리콘층(101)을 관통하도록 설치되어, 방열층(31)에 접속되어 있다. 즉, 주상 히트싱크(3)는, 기판(1)의 이면으로부터 제1 실리콘층(101)과 산화층(102)의 경계까지 연장되도록 설치되어 있다. 이 구성에 의하면, 주상 히트싱크(3)의 형성에 있어서, 산화층(102)을 에칭 저지층으로서 기능시킬 수 있다. 이 때문에, 주상 히트싱크(3)의 깊이 치수가, 제1 실리콘층(101)의 층 두께에 의해 획정(劃定)되므로, 에칭의 공정관리가 극히 용이하게 된다고 하는 이점을 얻을 수 있다.
상술한 조명장치는, 기판(1)을 포함하고 있으며, 이 기판(1)은, 복수의 주상 히트싱크(3)를 포함하고 있다. 주상 히트싱크(3)는, 기판(1)의 두께 방향으로 설치되어 있기 때문에, 발광소자(6)의 발광동작에 의해 생긴 열을, 주상 히트싱크(3)에 의해, 기판(1)의 외부로 방열하여, 발광소자(6)의 단자(601, 602)와 관통전극(2, 2)를 접속하는 접합부분의 접합강도를 보존하고, 전기적 접속의 신뢰성을 유지할 수 있으며, 또한, 발열에 의한 발광소자(6)의 발광특성의 변동을 회피할 수도 있다.
주상 히트싱크(3)는, 그 일단이 기판(1)의 타면측에 도출되고, 기판(1)의 타면에 형성된 방열층(31)에 접속되어 있기 때문에, 기판(1)의 방열특성은 더 향상시킬 수 있다.
발광소자(6)는, 도 13 및 도 14에 나타낸 것이다. 따라서, 발광소자(6)는, 적층방향에서의 투명결정층(62)의 반대측으로부터 전류가 주입되고, 발광소자(6)의 단자(601, 602)가 광출사면에 나타나지 않는 구조를 가지므로, 출사한 광을 효율적으로 외부로 방사시킬 수 있다. 또한, 반도체층(61)에서 생긴 광은, 반사막(8)에 의해 투명결정층(62)에서의 광 산란?흡수작용이 억제되어, 투명결정층(62)의 광출사면에 효과적으로 안내된다.
다음으로, 본 발명에 의한 액정 디스플레이를, 도 22를 참조하여 설명한다. 액정 디스플레이는, 액정패널(120)과, 백라이트(130)을 포함한다. 이 액정 디스플레이는, 개념상, 일반적인 컴퓨터용의 표시장치나 범용 전화(電化)제품의 액정표시부에 한하지 않고, 액정TV, 혹은 휴대전화기, 휴대게임기, 휴대정보단말 등 휴대형 전자기기에도 적용될 수 있다.
액정패널(120)은, 편광필터, 유리기판, 및 액정층 등으로 구성된 액정모듈로서, 화상신호에 의거하여, 구동회로(도시 안함)로부터의 전기신호에 의해 구동된다. 백라이트(130)는, 도 17 내지 도 21에 나타낸 조명장치로서, 복수의 발광 디바이스(QR, QG, QB)에 의해 액정패널(120)을 그 배면측으로부터 조명한다. 다만, 백라이트(130)의 형태는, 이에 한정되지 않고, 예를 들면 도 10 내지 도 16에 나타낸 조명장치이어도 좋고, 본 발명에 의한 조명장치 중 어느 형태도 취할 수 있는 것은 물론이다.
백라이트(130)에 있어서, 관통전극(2, 2)은 범프(bump) 전극이나 배선기판을 통해 전원부와 접속되고, 이에 의해 전력이 공급된 발광소자(6)가 액정패널(120)에 대해 광을 조사한다. 또한, 주상 히트싱크(3)는, 방열층(31)과 접속되어, 기판(1) 내부의 열을 액정 디스플레이의 배면측으로 배출한다.
본 발명에 의한 액정 디스플레이는, 상술한 조명장치를 포함하므로, 이미 설명한 작용효과를 가져온다.
다음으로, 본 발명에 의한 발광다이오드 디스플레이를, 도 23 및 도 24를 참조하여 설명한다. 발광다이오드 디스플레이는, 발광소자 자체를 화소로서 사용하기 때문에, 백라이트를 필요로 하지 않고, 소비전력을 저감할 수 있다고 하는 이점을 갖는다.
도 23에는, 발광다이오드 디스플레이의 화소(Q)가 평면상으로 나타나 있으며, 한편, 도 24에는, 이 화소(Q)를 기판(1)에 매트릭스 형상으로 배치한 발광다이오드 디스플레이가 나타나 있다.
1개의 화소(Q)는, 3개의 발광 디바이스(QR, QG, QB)를 갖고 있으며, 이들의 발광 디바이스(QR, QG, QB)는, 적색광을 발하는 발광소자(6R), 녹색광을 발하는 발광소자(6G) 및 청색광을 발하는 발광소자(6B)를 각각 갖고 있다. 본 실시 형태의 발광다이오드 디스플레이는, 풀 컬러 표시를 전제로 하기 때문에, 이와 같이 3색의 발광소자(6R, 6G, 6B)를 갖지만, 이에 한정되는 것은 아니다. 예를 들면, 1색만의 표시를 전제로 하는 경우, 화소(Q)는, 3색의 발광소자(6R, 6G, 6B) 중 어느 하나로 구성하면 된다. 즉, 화소(Q)는, 표시기능에 따른 발광소자를 갖는 발광 디바이스(QR, QG, QB)를, 적절히 선택하여 구성된다.
또한, 본 실시 형태의 화소(Q)는, 도시된 바와 같이, 3개의 발광 디바이스(QR, QG, QB)가 삼각형의 각 정점의 위치에 배치되어 있으나, 이에 한정되지 않고, 3색의 발광소자(6R, 6G, 6B)의 특성에 따라 적절한 배치 형태를 취할 수 있다.
본 발명에 의한 발광다이오드 디스플레이는, 각 발광소자(6R, 6G, 6B)의 관통전극(2, 2)이 박막 트랜지스터(TFT) 등과 접속되고, 이에 의해, 각 화소(Q)는, 화상신호에 의거하여, 구동회로에 의해 발광 제어된다. 또한, 주상 히트싱크(3)는, 도 18 내지 도 23에 나타낸 구성과 마찬가지로, 방열층(31)과 접속되어, 기판(1) 내부의 열을 디스플레이의 배면측으로 방출한다.
본 발명에 의한 발광다이오드 디스플레이는, 상술한 조명장치와 동일한 구성을 포함하므로, 이미 설명한 작용효과를 가져온다.
또한, 본 발명에 의한 신호등은, 예를 들면 철도신호기나 교통신호기에 적용되는 것이며, 상술한 발광다이오드 디스플레이와 같이, 복수의 발광 디바이스(QR, QG, QB)가 배열되어 구성되는데, 예를 들면 복수색의 발광소자(6R, 6G, 6B)를 구비한다.
본 발명에 의한 신호등은, 상술한 조명장치와 동일한 구성을 포함하므로, 이미 설명한 작용효과를 가져온다.
도 25에 나타낸 기판(1)은, 관통전극(2)과, 주상 히트싱크(3)와, 오목부(11)를 포함한다. 실시예에 나타내는 기판(1)은 SOI기판이며, 제1 기판층을 구성하는 제1 실리콘(101), 절연층을 구성하는 산화층(102), 및 제2 기판층을 구성하는 제2 실리콘층(103)을, 이 순서로 적층한 구조로 되어 있다.
SOI기판으로서는, 그 제조법에 따라, SIMOX(Separation by IMplantation of OXygen)방식인 것과, 맞붙임 방식의 2종류인 것이 알려져 있다. 어느 방식의 SOI기판을 사용하여도 좋다. SIMOX방식의 SOI기판으로서, 산소분자와 이온주입에 의해 실리콘 결정표면으로부터 매립하고, 그것을 고열로 산화시킴으로써, 실리콘 결정중에 산화실리콘의 절연층을 형성하는 방법이 알려져 있다. 이와 같은 절연층은, 매립 산화(BOX;Buried Oxide)층이라고 칭해진다.
오목부(11)는, 전자소자를 설치하는 부분으로서, 제 2 실리콘층(103)의 표면의 면내에 설치되어 있다. 도시된 오목부(11)는, 제2 실리콘층(103)의 중앙부를 절취하여 4각형상으로 형성되어 있고, 그 내측면은, 개구단을 향함에 따라 개구면적이 확대하는 경사면으로 되어 있다. 제2 실리콘층(103) 및 오목부(11)의 내면은, 절연막(132)에 의해 덮혀져 있다. 이 절연막(132)은, 실리콘 산화막 또는 실리콘 질화막으로 구성할 수 있다.
관통전극(2)은, 제1 실리콘층(101) 및 산화층(102)을 관통하고, 단부가 오목부(11)의 저면으로부터 약간 돌출해서 노출되어 있다. 관통전극(2)은, 구체적으로는, 외부와의 접속부로 되는 단자부(범프)(21), 제1 실리콘층(101)을 관통하는 관통부(22), 및, 전자소자의 단자전극과 전속되는 소자접속부(23)를 포함하고 있다. 단자부(21)는, 관통부(22)의 일단면에 부착되어 있으며, 예를 들면, Ti-Au 등의 무전해 도금막으로 이루어진다.
기판(1)으로서, SOI기판을 사용한 실시예에서는, 제1 실리콘층(101)과 관통전극(2) 사이, 및 제1 실리콘층(101)의 표면에, 절연막(111)을 형성하게 된다. 이 절연막(111)은, 실리콘 산화막 또는 실리콘 질화막으로 구성할 수 있다.
소자접속부(23)는, 일단이 관통부(22)의 단부에 부착되고, 타단이, 절연막(111), 산화층(102), 및, 오목부(11)의 저면에 부착되어 있는 절연막(132)을 관통하고, 오목부(11)의 내부에 돌출해서 노출되어 있다. 소자접속부(23)도, 단자부(21)와 마찬가지로, Ti-Au 등의 무전해 도금막으로 이루어진다.
다음으로, 주상 히트싱크(3)의 각각은, 제1 실리콘층(101)의 두께방향에 형성된 비아(113)의 내부에 충전되어 있다. 주상 히트싱크(3)는, 그 주요부를 이루는 주상부(301)와, 그 단면에 부착된 단자부(302)로 이루어진다. 단자부(302)는, 단자부(21)와 동일하게, Ti-Au 등의 무전해 도금막으로 이루어진다. 주상부(301)가 있는 비아(113)는, 제 1 실리콘층(101)을 관통하여, 제1 실리콘층(101)과 산화층(102)과의 경계에서 멈추도록 설치되고, 기판(1)을 평면상에 봐서, 소정의 면적 점유율로서, 오목부(11)의 둘레에 분포되어 있다.
주상 히트싱크(3)와 제1 실리콘층(101) 사이에는, 실리콘 산화막 또는 실리콘 질화막으로 이루어지는 절연막(111)이 형성되어 있다.
도 26을 참조하면, 도 25에 나타낸 기판(1)을 사용한 발광 디바이스가 도시되어 있다. 이 발광 디바이스에서는, 회로기판의 오목부(11)에, 전자소자인 발광소자(LED)(6)가 설치되어 있다. 발광소자(6)의 전극은, 관통전극(2)을 구성하는 소자접속부(23)에 접합되어 있다. 도시하지 않지만, 오목부(11)내의 절연막(132)에 광 반사막을 형성함이 바람직하다.
여기서, 기판(1)은, 오목부(11)와, 관통전극(2)을 포함하고 있으며, 오목부(11)는, 제2 실리콘층(103)의 표면의 면내에 설치되고, 관통전극(2)은, 제1 실리콘층(101) 및 산화층(102)을 관통하여, 단부가 오목부(11)의 저면에 노출되어 있다. 따라서, 회로기판의 오목부(11)내에 전자소자인 발광소자(6)를 배치하고, 오목부(11)의 내부에서, 발광소자(6)의 일면에 설치된 전극을, 관통전극(2)의 일단을 구성하는 소자접속부(23)에 접합할 수 있다. 이에 의해, 발광소자(6)는, 플립?칩?본딩(flip chip bonding) 방식에 의해, 관통전극(2)에 접속되게 된다.
또한, 본 발명에 의한 회로기판은, 주상 히트싱크(3)를 포함하고 있으며, 주상 히트싱크(3)는, 비아(113)내에 충전되어 있다. 이 비아(113)는, 제1 실리콘층(101)을 관통한다. 따라서, 발광소자(6)의 동작에 의해 생긴 열을, 주상 히트싱크(3)에 의해, 기판(1)의 외부로 방열하여, 발광소자(6)와 관통전극(2)을 접합하는 부분의 접합강도를 보존해서, 전기적 접속의 신뢰성을 유지할 수 있다. 또한, 발열에 의한 발광소자(6)의 전기적 특성의 변동을 회피할 수 있다.
비아(113)는, 제1 실리콘층(101)을 관통하여, 제1 실리콘층(101)과 산화층(102)의 경계에서 멈추도록 설치되어 있다. 이와 같은 구성이면, 비아(113)를 형성하는 경우에, 산화층(102)을, 에칭 저지층으로서 기능시킬 수 있다. 이 때문에, 비아(113)의 깊이가, 제1 실리콘층(101)으로부터 산화층(102)까지의 깊이, 즉, 제1 실리콘층(101)의 층 두께에 의해 정해지는 획일적인 값으로 되기 때문에, 비아(113)의 깊이의 공정관리가 극히 용이하게 된다.
비아(113)는, 기판(1)을 평면상으로 봐서, 소정의 면적 점유율로서 오목부(11)의 둘레에 분포되어 있다. 따라서, 오목부(11)의 내부에 수납된 전자소자, 즉, 발광소자(6)를, 그 전체 둘레로부터, 주상 히트싱크(3)에 의해 둘러싸는 방열영역이 형성되기 때문에, 발광소자(6)에 발생한 열을 집열(集熱)하여, 효율적으로 방열할 수 있다.
또한, 주상 히트싱크(3)를 구성하는 재료의 열 저항, 및 주상 히트싱크(3)의 점유율을 적절히 선택함으로써, 발광소자(6)의 동작에 의해 생긴 열을, 주상 히트싱크(3)에 의해, 기판(1)의 외부로 효율적으로 방열할 수 있다.
실시예 2. 전자 디바이스 또는 전자기기
전자소자로서는, 상술한 발광소자(6)에 한하지 않고, 능동소자, 수동부품 또는 그들을 조합시킨 복합소자를 포함할 수 있다. 또한, TSV기술을 적용하여, 상술한 각종 소자 자체를 3차원 적층 구조로 한 것, 또는, 인터포저와 각종 소자와 조합시켜 3차원 적층구조로 한 것도 포함된다.
도 27을 참조하면, 그와 같은 전자소자를 탑재함에 적절한 회로기판이 도시되어 있다. 도면에 있어서, 앞서 나타낸 도면에 나타난 구성부분과 동일 또는 유사한 구성부분에는, 동일한 참조부호를 붙인다. 도 27에서, 관통전극(2)은, 오목부(11)의 내부에 탑재되는 전자소자가 갖는 단자전극에 합쳐서, 그 개수를 증가시키고 있다. 또한, 오목부(11)는, 내측면이 대략 수직으로 세워진 면으로 되어 있다.
도 28은, 도 27에 나타낸 회로기판에 전자소자(6)를 조립한 전자 디바이스의 예를 나타내고 있다. 전자소자(6)는, TSV기술을 적용한 3차원 적층구조로서, 예를 들면, LSI 등의 논리소자(6A)와, DRAM 등의 메모리소자(6C)를, 인터포저(6B)를 사이에 두고 적층하고, 접합한 구조로 되어 있다. 이와 같은 전자 디바이스는, 정보처리 시스템의 기본요소로서 사용된다. 더 구체적으로는, 예를 들면, PDA, 휴대전화기, 디지털가전, 서버 등에서의 화상처리시스템의 구성요소로서 사용할 수 있다. 그 밖에도, 이미지?센서?모듈로서의 적용예도 생각할 수 있다.
논리소자(6A)는, 소위 로직IC로서, 일면에 설치된 전극을, 기판(1)에 설치된 관통전극(2)의 소자접속부(23)에 접합하고 있다. 논리소자(6A)는, 칩형상으로서, 그 내부에 LSI 등의 반도체 논리회로를 갖는다. 논리소자(6A)는, 내장된 반도체 논리회로를, TSV기술의 적용에 의해, 전극으로 안내하는 3차원 적층구조를 채용할 수 있다.
인터포저(6B)는, 복수의 관통전극을 가지며, 관통전극의 일단을, 논리소자(6A)의 전극에 접속하고, 관통전극의 타단을 메모리소자(6C)의 전극에 접속한다. 인터포저(6B)는, Si기판, 수지기판 또는 세라믹기판에, 회로기판의 관통전극과 동일한 조성, 제조방법을 적용하여, 관통전극을 형성함으로써 얻어진다.
메모리소자(6C)는, 내장된 메모리셀이 전극에 접속되어 있다. 메모리소자(6C)에서도, 논리소자(6A)와 마찬가지로, TSV기술의 적용에 의해, 메모리셀을 전극으로 안내하는 3차원 배치를 채용할 수 있다.
다만, 전자소자(6)를 구성하는 소자(6A?6C)의 적층수, 종류, 그 전극배치 등은, 적용되는 전자소자(6)에 따라, 여러 가지로 변화하는 것으로, 도 28은, 3차원 적층구조의 일 예를 개념적으로 나타내는 것에 불과하다.
도 28에 나타내는 전자 디바이스의 경우도, 기본적으로는, 도 26에 나타낸 전자 디바이스와 동일한 작용효과를 가져온다. 단, 도 28의 전자 디바이스에는, 3차원 적층구조를 채용함으로써, 고밀도화, 고성능화, 고속화, 소형화, 박형화, 경량화가 도모되므로, 동작에 의해 발생하는 열을, 어떻게 해서 방열하는지가, 더 중요한 과제로 된다.
도 28에 나타내는 실시예에서는, 기판(1)의 두께방향에 주상 히트싱크(3)가 설치되어 있는 기판(1)을 사용하고, 이 기판에 설치된 오목부(11)의 내부에 전자소자(6)를 배치한다. 따라서, 전자소자(6)의 동작에 의해 생긴 열을, 주상 히트싱크(3)에 의해, 기판(1)의 외부로 방열하여, 축열에 의한 이상발열을 회피하고, 기판(1)의 관통전극(2)과 논리소자(6A)의 전극과의 접합강도, 논리소자(6A)의 전극과 인터포저(6B)의 관통전극과의 접합강도, 및, 인터포저(6B)의 관통전극과 메모리소자(6C)의 전극과의 접합강도를 보존하여, 전기적 접속의 신뢰성을 유지할 수 있다. 또한, 발열에 의한 논리소자(6A) 및 메모리소자(6C)의 전기적 특성의 변동을 회피할 수 있다.
기판(1)은, 일면에 오목부(11)를 갖고 있으며, 그 내부에 3차원 적층구조를 갖는 전자소자(6)가 수납되어 있다. 주상 히트싱크(3)의 각각은, 오목부(11)의 주위에서, 오목부(11)를 둘러싸도록 배치되고, 기판(1)의 두께방향으로 관통하며, 서로 미소간격을 두고 다수 배치되어 있다. 따라서, 평면상으로 봐서, 오목부(11)의 내부에 수납된 전자소자(6)를, 그 전체 둘레로부터 주상 히트싱크(3)에 의해 둘러싸는 방열로가 형성되게 되므로, 전자소자(6)에 발생한 열을 집열하여, 효율적으로 방열할 수 있다.
도 29에는, 또다른 전자 디바이스가 도시되어 있다. 도면에 있어서, 앞서 나타낸 도면에 나타난 구성부분과 대응하는 부분에 대해서는, 동일한 참조부호를 붙이고, 중복 설명은 생략하는 경우가 있다. 도시된 전자 디바이스에 있어서, 관통전극(2)은, 복수 설치되고, 각각은, 오목부(11)를 형성한 영역내에서, 기판(1)을 두께방향으로 관통하고, 일단이 오목부(11)의 내면에 노출되며, 타단이 기판(1)의 타면에 노출된다.
주상 히트싱크(3)는, 오목부(11)의 주위에서, 기판(1)의 두께방향으로 관통하고, 서로 미소간격을 두고, 매트릭스 형상으로 다수 배치되어 있다. 주상 히트싱크(3)는, 그 일단(하단)이 기판(1)의 이면(타면)에 설치된 방열층(31)에 의해 공통으로 접속되고, 타단(상단)이, 기판(1)의 표면에 도출되어 있다. 방열층(31)의 형태는, 도시된 막형상에 한하지 않으며, 확대된 방열면적을 갖는 3차원적 구조이어도 좋다.
전자소자(6)는, 예를 들면, 반도체 칩 등의 능동소자, 또는, 콘덴서, 인덱터 등의 수동부품 혹은 그들의 복합소자이다. 전자소자(6)는, 반도체 소자와 수동부품을 겸비한 것이어도 좋고, 메모리 소자, 논리회로소자 또는 아날로그 회로 소자이어도 좋다. 이들 소자의 단층이어도 좋고, 적층된 것이어도 좋다.
도면에 나타내는 전자소자(6)는, 설치면으로 되는 일면에, 복수의 전극(601)을 갖는 플립?칩의 형태를 갖고, 기판(1)의 오목부(11)내에 배치되며, 전극(601)의 각각이, 관통전극(2)의 일단에 접합되어 있다.
도시된 전자 디바이스는, 기판(1)을 포함하며, 이 기판(1)은, 복수의 주상 히트싱크(3)를 포함하고 있다. 주상 히트싱크(3)는, 기판(1)의 두께방향으로 설치된다. 따라서, 전자소자(6)의 동작에 의해 생긴 열을, 주상 히트싱크(3)에 의해, 기판(1)의 외부로 방열하여, 전자소자(6)의 전극(601)과 관통전극(2)을 접속하는 접합부분의 접합강도를 보존해서, 전기적 접속의 신뢰성을 유지할 수 있다. 또한, 발열에 의한 전자소자(6)의 전기적 특성의 변동을 회피할 수 있다.
기판(1)은, 일면에 오목부(11)를 갖고, 그 내부에 전자소자(6)가 수납되어 있다. 주상 히트싱크(3)의 각각은, 오목부(11)의 주위에서, 오목부(11)를 둘러싸도록 배치되고, 기판(1)의 두께방향으로 관통하며, 서로 미소간격을 두고 다수 배치되어 있다. 따라서, 오목부(11)의 내부에 수납된 전자소자(6)를, 그 전체 둘레로부터, 주상 히트싱크(3)에 의해 입체적으로 둘러싸는 방열로가 형성되게 되므로, 전자소자(6)에 발생한 열을, 3차원적으로 집열하여, 효율적으로 방열할 수 있다.
주상 히트싱크(3)는, 기판(1)의 두께방향으로 관통하고, 그 일단이, 기판(1)의 타면측에 도출되어, 기판(1)의 타면에 설치된 방열층(31)에 접속된다. 이 구조에 의하면, 방열특성이 더 향상된다.
도 29의 실시예에서는, 전자소자(6)는, 오목부(11)에 대해, 미소한 클리어런스를 갖고, 끼워져 있다. 이 구조에 의하면, 기판(1)에 대한 전자소자(6)의 위치결정?배치를, 용이하면서 확실히 실행할 수 있다.
다음으로, 도 30을 참조하여 설명한다. 도면에서, 앞서 나타낸 도면에 나타난 구성부분과 대응하는 부분에 대해서는, 동일한 참조부호를 붙이고, 중복설명은 생략하는 경우가 있다. 도면에서, 전자소자(6)는, TSV기술을 적용한 3차원 적층구조로서, 예를 들면, LSI 등의 논리소자(6A)와, DRAM등의 메모리소자(6C)를, 인터포저(6B)를 사이에 두고 적층하고, 접합한 구조로 되어 있다. 즉, 도 28에 나타낸 것과 유사한 구성을 갖는다.
인터포저(6B)는, 간격을 두고 배치된 복수의 관통전극(2B)을 가지며, 관통전극(2B)의 일단을, 논리소자(6A)의 전극(412)에 접속하고, 관통전극(2B)의 타단을 메모리소자(6C)의 전극(431)에 접속한다. 인터포저(6B)는, Si기판, 수지기판 또는 세라믹 기판에, 관통전극(2)과 동일한 조성, 제조방법을 적용하여, 관통전극(2B)을 형성함으로써 얻어진다.
기판(1)은, 일면에 오목부(11)를 갖고, 그 내부에 3차원 적층구조를 갖는 전자소자(6)가 수납되어 있다. 주상 히트싱크(3)의 각각은, 오목부(11)의 주위에서, 오목부(11)를 둘러싸도록 배치되고, 기판(1)의 두께방향으로 관통하며, 서로 미소간격을 두고 다수 배치되어 있다. 따라서, 오목부(11)의 내부에 수납된 전자소자(6)를, 그 전체 둘레로부터, 주상 히트싱크(3)에 의해 입체적으로 둘러싸는 방열로가 형성되게 되므로, 전자소자(6)에 발생한 열을, 3차원적으로 집열하여, 효율적으로 방열할 수 있다.
주상 히트싱크(3)는, 기판(1)의 두께방향으로 관통하고, 그 일단이, 기판(1)의 타면측에 도출되어, 기판(1)의 타면에 형성된 방열층(31)에 접속되어 있다. 이 구조에 의하면, 방열특성이 더 향상한다.
실시예 3. 적층전자 디바이스
다음으로, 도 31에 나타낸 전자 디바이스(1)는, 적층된 복수매의 기판(101?103)을 포함한다. 도면중의 최하층에 있는 제1 기판(101)은, Si기판, 세라믹기판, 혹은 글라스에폭시(유리?에폭시)기판 등이며, 다른 기판(102, 103)을 지지하는 것이다. 또한, 제2 기판(102)은, 제1 기판(101)과 제3 기판(103) 사이에 위치하는 인터포저로서, 예를 들면, 디커플링?콘덴서 등의 콘덴서 소자(230)를 포함한다. 제3 기판(103)은, IC칩으로서, 연산소자 등의 집적회로(233)를 포함한다. 제2 기판(102) 및 제3 기판(103)은, Si기판에 의해 구성할 수 있다. 아울러, 도 31은, 일부의 적층구조를 확대해서 나타낸 것이므로, 하나의 IC칩의 일부만 나타나 있다.
제1 내지 제3 기판(101?103)은, 각각, 판면을 서로 겹쳐서 적층되고, 1이상의 관통전극(2)을 포함한다. 관통전극(2)은, 제1 내지 제3 기판(101?103)에 걸쳐 연장되는 연속도체이다. 구체적으로는, 관통전극(2)은, 적층방향에서 제1 내지 제3 기판(101?103)에 매설된 상태에서, 그들을 연속해서 관통하도록 설치되어 있다.
본 실시 형태에서는, 관통전극(2)의 모두가, 제1 내지 제3 기판(101?103)을 연속해서 관통하고 있으나, 그 몇 개는, 일부의 기판만을 관통하는 것이어도 좋다. 예를 들면, 제1 기판(101)과 제2 기판(102)을 관통하지만, 제3 기판(103)을 관통하지 않도록 하는 형태의 관통전극을 포함하여도 좋다.
관통전극(2)은, 콘덴서 소자(230), 및 집적회로(233)의 각각과 전기적으로 접속되어 있다. 콘덴서 소자(230)는, 유전체층(234)과, 상부전극층(232)과, 하부전극층(236)을 포함하고 있다. 상부전극층(232) 및 하부전극층(236)은, 유전체층(234)을 끼워넣고, 도면중의 좌우에 있는 관통전극(2)까지 각각 연장되어, 이것과 전기적으로 접속되어 있다. 마찬가지로, 집적회로(233)도, 좌우에 있는 관통전극(2)까지 각각 연장하는 전극(231, 235)이 설치되며, 관통전극(2)과 전기적으로 접속된다. 이와 같은 접속형태는, 예를 들면, 콘덴서 소자(230)를, 집적회로(233)의 전원노이즈 제거용의 디커플링 콘덴서로서 사용하는 경우에 채용될 수 있다.
본 발명에 의한 전자 디바이스는, 이와 같이, 각 기판(101?103)의 판면끼리가 서로 겹쳐지며, 2매 이상의 기판(101?103)에 걸쳐 연장되는 연속도체인 관통전극(2)을 구비하고 있다. 즉, 본 발명에 의한 전자 디바이스는, 복수매의 기판(101?103)이, 범프를 사용하지 않고, 적층된 구조를 갖고 있다. 따라서, 본 발명에 의하면, 범프 접합구조를 채용하는 경우에 발생되던 위치 맞춤의 곤란성, 접합강도의 담보, 및 내열성의 담보 등의 문제를 모두 해결한 고품질, 고 신뢰도의 전자 디바이스를 실현할 수 있다.
도 32에는, 다른 형태가 도시되어 있다. 도 32에 도시된 실시 형태에서는, 관통전극(2)에 대신하여, 또는, 관통전극(2)과 함께, 주상 히트싱크(3)가 설치되어 있다. 주상 히트싱크(3)는, 집적회로(233)의 주변에 배치된다. 따라서, 제3 기판(103)을 평면상으로 본 경우, 집적회로(233)를, 그 전체 둘레로부터, 주상 히트싱크(3)에 의해 둘러싸는 방열로가 형성되게 되므로, 집적회로(233)에 발생한 열을 집열하여, 효율적으로 방열할 수 있다. 집적회로(233)가, 발열량이 많은 CPU 등에 사용되는 연산소자인 경우, 주상 히트싱크(3)를 구비하는 것은, 그 동작의 안정성 확보 등의 관점에서, 각별한 효과가 있다.
주상 히트싱크(3)는, 소정의 점유율로서 분포되어 있다. 따라서, 주상 히트싱크(3)를 구성하는 재료의 열저항을 고려한 후에, 주상 히트싱크(3)의 점유율을 적절하게 선택함으로써, 집적회로(233)의 동작에 의해 생긴 열을, 주상 히트싱크(3)에 의해, 전자 디바이스(1)의 외부로 효율적으로 방열하여, 이상발열을 회피할 수 있다.
주상 히트싱크(3)도, 복수매의 기판(101?103) 중, 2매 이상의 기판에 걸쳐 연장되는 연속체이기 때문에, 주상 히트싱크(3)에 대해 범프 접합구조를 채용하는 경우에 불가피한 위치 맞춤의 곤란성, 접합강도의 담보, 및 내열성의 담보 등의 문제를, 모두 해결할 수 있다.
실시예 4 : 기타
도 33을 참조하면, 다수의 주상 히트싱크(3)를 갖는 기판이 도시되어 있다. 이 기판(1)에서는, 주상 히트싱크(3)의 선단을, 내열성 절연 유기기판 또는 무기기판(1)의 내부에서 멈추게 하고, 그 상방에, 두께(ΔH1)의 절연층을 남긴다. 즉, 주상 히트싱크(3)는, 관통시킬 필요는 없다. 두께(ΔH1)의 치수는 임의적이다.
다음으로, 도 34를 참조하면, 유기 절연기판에 의해 구성한 기판(1)이 도시되어 있다. 유기기판(1)으로서는, 내열성 재료로 구성된 것이 적합하다. 특히, 300℃이상의 내열성을 갖는 것이 적합하다. 유기기판(1)은, 적어도 일면에, Cu박 등으로 이루어지는 금속층(31, 32)을 갖는다. 도시된 유기기판(1)은, 그 양면에 Cu박으로 이루어지는 금속층(31, 32)을 갖는 양면 동접합 기판이다. 이와 같은 양면 동접합 기판은, 예를 들면, 고내열 글라스 에폭시 동접합 기판, 고내열 저열팽창 유리섬유 기재(基材) 에폭시수지 동접합 기판, 고열 전도성 글라스 컴포지트 기판, 고내열성 지(紙)페놀 동접합 기판, 지(紙)기재 페놀수지 동접합 기판 등의 명칭으로, 각 기판 메이커로부터, 여러 가지의 타입의 것이 제공되고, 시판되고 있다.
유기기판(1)을 사용하는 것에 대한 이점은, 이미, 회로기판으로서 실용화되고, 시판되는 것을 이용할 수 있다는 점, 기판재료비가 저렴하게 되는 점 및 주상 히트싱크(3)를 위한 비아형성공정이 단시간으로 끝나는 점 등이 있다.
더욱이, 적어도 일면이 금속층(31, 32)을 가지므로, 주상 히트싱크 형성공정에 열처리 공정이 포함되는 일반적인 공정에 있어서, 금속층(31) 또는 금속층(32)이 있는 측으로부터 용융금속을 제공함으로써, 유기기판(1)의 표면이, 용융금속에 직접 접속하는 것을 회피하고, 그 열적 데미지를 회피할 수 있다.
또한, 금속층(31, 32)은, 주상 히트싱크(3)에 대해 직교하는 면에 설치되게 되므로, 주상 히트싱크(3)에 의한 두께 방향으로의 방열경로와, 이 방열경로에 직교하는 금속층(31, 32)에 의한 방열확산면이 생긴다. 즉, 3차원적인 방열경로가 형성되기 때문에, 방열특성이 향상된다.
또한, 도 35를 참조하면, 적어도 일면에 금속층(31, 32)을 갖는 복수 매의 유기기판(1)을, 적층면에 금속층(31, 32)이 위치하도록 하여 적층한 구조를 갖는 방열용 기판이 도시되어 있다. 적층되는 유기기판(1)의 매수는 임의적이다. 인접하는 유기기판(1)은, 내열성?내전도성이 우수한 접합재에 의해 접합되어 있음이 바람직하다.
이 구조에 의하면, 적층된 유기기판(1)의 중간부에 방열로로 되는 금속층(31, 32)이 개재되기 때문에, 주상 히트싱크(3)에 의한 방열과 함께, 주상 히트싱크(3)로부터 전달되는 열을, 기판(1)의 중간부에서 면 방향으로 확산하는 3차원적인 방열구조로 된다. 이 때문에, 기판(1)의 내부에 열이 차는 것을 회피하여, 기판(1)에 탑재되는 전자부품의 온도상승을 억제할 수 있다. 주상 히트싱크(3)는, 금속층(31, 32)으로 이어져서, 직접적인 열 결합관계에 있음이 바람직하다.
도 33 내지 도 35에 도시된 기판은, 방열기판으로서 유용한 것으로서, 도 33 내지 도 35에 나타낸 형태 외에도, 여러 가지 형태를 채용할 수 있다. 그 일 예를, 도 36 내지 도 38에 나타내고 있다. 도면에 있어서, 도 33 내지 도 35에 나타난 구성부분과 대응하는 부분에 대해서는, 동일한 참조부호를 붙이고, 중복 설명은 생략한다. 먼저, 도 36은, 서로 적층된 2매의 유기기판(1)에 있어서, 주상 히트싱크(3)의 배치 피치를 다르게 한 형태를 나타내고 있다.
다음으로, 도 37은, 서로 적층된 2매의 유기기판(1)의 한쪽에만, 주상 히트싱크(3)를 설치하고, 다른 쪽은, 주상 히트싱크를 갖지 않는 내열성 절연기판으로 한 예를 나타내고 있다.
도 38에서는, 양면에 금속층(31, 32)을 갖는 동시에, 주상 히트싱크(3)를 갖는 복수 매의 유기기판(1)을 적층하고, 또한, 그 위에, 주상 히트싱크(3)를 갖지 않는 유기기판(1)을 적층한 방열용 기판을 나타내고 있다.
본 발명에 의한 방열용 기판은, 오로지, 방열수단으로서 사용하여도 좋고, 머더보드 또는 서브마운트?보드 등의 회로기판으로서 사용할 수도 있다. 도 39 및 도 40을 참조하면, 양면에 금속층(31, 32)을 갖는 임의 복수 매(도면에서는 2매)의 유기기판(1)을 적층하고, 또한, 접합한 유기기판(1)에, 전자부품을 탑재하는 영역(A1, A2)을 획정하는 동시에, 그 영역(A1, A2)내에 노출하는 관통전극(2)을, 2매의 유기기판(1)을 관통하도록 설치하고 있다. 관통전극(2)의, 적어도 일단에는, 범프가 설치된다. 영역(A1, A2) 및 관통전극(2)은, 탑재되어야할 전자부품의 종류에 따라서 설계된다.
도 41 및 도 42에는, 또다른 형태가 도시되어 있다. 먼저, 도 41을 참조하면, 기판(1)은, 도전성 기판에 의해 구성되어 있으며, 주상 히트싱크(3)는, 비아(30)의 내벽면 및 도전성 기판의 일면(하면(下面))에 형성된 유기 또는 무기의 절연막(35)에 의해, 도전성기판(1)으로부터 전기 절연되어 있다. 도전성 기판(1)은, 금속판이어도 좋고, Si기판이어도 좋다.
다음으로, 도 42를 참조하면, 주상 히트싱크(3) 외에, 관통전극(2)이 배치되어 있다. 관통전극(2)은, 절연막(35)에 의해 도전성기판(1)으로부터 전기 절연되어 있다.
본 발명이 적용되는 전자기기에는, 전자공학기술을 응용한 전기제품의 거의 모두가 포함되는 점, 그 구체예로서는, 차량 탑재 전자기기가 포함되는 것은 앞서 설명한 바이다. 차량 탑재 전자기기로서는, HV차, 또는 EV차에 탑재되는 모터구동용 인버터, LED램프 제어용 대규모 집적회로장치(LSI) 등을 예시할 수 있다. 다음으로, 그 구체예를 설명한다.
도 43은, 모터구동용 인버터를 포함하는 모터구동장치의 회로도이다. 도 43을 참조하면, 모터구동장치는, 직류전원장치(710)와, 인커버(730)와, 제어장치(750)를 구비하고, 3상(相) 교류 회전기기로 이뤄지는 모터(또는 제너레이터)(770)를 구동하는 구성으로 되어 있다. 직류전원장치(710)는, 예를 들면 니켈 수소 전지나 리튬 이온 전지 등의 2차 전지, 커패시터, 콘덴서 혹은 연료전지 등으로 구성된다.
인버터(730)는, U상(相) 아암(73U)과, V상 아암(73V)과, W상 아암(73W)으로 이루어진다. U상 아암(73U)은, 직렬 접속된 스위칭 소자(Q1, Q2)로 이루어지고, V상 아암(73V)은, 직렬 접속된 스위칭 소자(Q3, Q4)로 이루어지며, W상 아암(73W)은, 직렬 접속된 스위칭 소자(Q5, Q6)로 이루어진다. 또한, 각 스위칭소자(Q1?Q6)의 컬렉터-에미터 사이에는, 에미터측으로부터 컬렉터측으로 전류를 흐르게 하는 다이오드(D1?D6)가 각각 접속되어 있다.
각 상(相) 아암의 중간점은, 모터(770)의 각 상(相) 코일(U, V, W)의 상단(相端)에 접속되어 있다. 즉, 모터(770)는, U, V, W상의 3개의 코일의 일단이 중성점에 공통 접속되어 구성되며, U상 코일의 타단이 스위칭소자(Q1, Q2)의 중간점에, V상 코일의 타단이 스위칭소자(Q3, Q4)의 중간점에, W상 코일의 타단이 스위칭소자(Q5, Q6)의 중간점에 각각 접속되어 있다.
인버터(730)는, 직류전원장치(710)로부터 공급되는 직류전압을, 제어장치(750)로부터의 신호(S1)에 기초하여, 교류전압으로 변환하고, 이 교류전압에 의해 모터(770)를 구동한다. 이에 의해, 모터(770)는, 토오크 지령값에 따른 토오크를 발생하도록 구동된다.
도 44는, 도 43에 나타낸 모터 구동장치의 인버터를 구성하는 스위칭 소자의 실장(實裝)상태를 나타내는 도면이다. 인버터(730)는, 본 발명에 의한 방열용 기판(1)의 일면(一面)상에 실장되어 있다. 인버터(730)의 U상 아암(73U)은, 스위칭소자(Q1, Q2)와, P전극층(63)과, 중간전극층(62)과, N전극층(61)을 포함한다. V상 아암(73V), W상 아암(73W)도 동일한 구성이므로, 이하, U상 아암(73U)을 중심으로 설명한다.
U상 아암(73U)은, 스위칭 소자(Q1, Q2)와, P전극층(63)과, 중간전극층(62)과, N전극층(61)을 포함하고, 본 발명에 의한 방열용 기판(1S)의 일 면상에 탑재되어 있다.
P전극층(63), 중간전극층(62) 및 N전극층(61)은, 모두, 방열용 기판(1)상에 패턴으로서 형성된다. P전극층(63)은, 한쪽 단이 전원라인(LN1)을 구성하는 버스 바아에 결합된다. N전극층(61)은, 한쪽 단이 접지라인(LN2)을 구성하는 버스 바아에 결합된다. 중간전극층(62)은, 도 43의 U상 아암(73U)의 중간점에 상당한다. 도시되지 않지만, 버스 바아도, 방열용 기판(1)의 일면상에 배치된다.
스위칭소자(Q1)는, 컬렉터가 중간전극층(62)에 도통(導通)하도록 중간전극층(62)에 고착된다. 스위칭소자(Q1)의 에미터는, 와이어(WL1)에 의해 P전극층(63)에 접속된다.
스위칭소자(Q2)는, 컬렉터가 N전극층(61)에 도통하도록 N전극층(61)에 고착된다. 스위칭 소자(Q2)의 에미터는, 와이어(WL1)에 의해 중간전극층(62)에 접속된다.
방열용 기판(1)은, 스위칭소자(Q1, Q2), P전극층(63), 중간전극층(62), 및 N전극층(61)을 탑재하는 일면측(상면측)에, 절연층을 갖는 타입의 것이 사용되며, 하면측의 금속층(31)이, 실리콘그리스를 통하여 방열블록(50) 위에 배치된다.
방열블록(50)은, 복수의 홈(501)을 갖는다. 인버터(730)의 냉각계로서 수냉계를 채용한 경우, 외부에 배치된 라디에이터(도시 안함)로부터 공급된 냉각수는, 방열블록(50)의 복수의 홈(501)을 지면(紙面)에 수직인 방향으로 흐름으로써, 방열용 기판(1)을 통해 스위칭 소자(Q1, Q2)를 냉각한다. 스위칭소자(Q3?Q6)에서도, 동일한 냉각작용이 행해진다.
HV자동차나 EV자동차에서는, 인버터(730)를 사용하고, 직류전원장치(710)로부터 공급된 직류전압을 교류전압으로 변환하여 모터(770)를 구동하므로, 인버터(730)를 구성하는 스위칭 소자(Q1?Q6)나 버스 바아에, 큰 전류가 흐른다. 따라서, 이와 같은 발열 부분을 어떻게 냉각하는지가 큰 문제이다.
본 발명에 의한 방열용 기판(1)은, 스위칭소자(Q1, Q2), P전극층(63), 중간전극층(62), 및, N전극층(61) 등에 대한 전기 절연과 함께, 주상 히트싱크(3)에 의한 방열경로에 의해, 인버터(730)를 구성하는 스위치소자(Q1?Q6)나 버스 바아의 열을 효율적으로 방열블록(50)에 전달하여, 스위칭소자(Q1?Q6)나 버스 바아 등의 냉각에 도움될 수 있다.
다음으로, 본 발명에 의한 방열용 기판을, 퍼스널?컴퓨터, 휴대전화기 또는 디지털가전 등이 적용된 예를, 도 45 및 도 46을 참조하여 설명한다. 먼저, 도 45를 참조하면, 본 발명에 의한 방열용 기판(1)의 일면상에, 전자부품(6)이 탑재되어 있다.
전자부품(6)은, 예를 들면, LSI 등의 논리소자(6A)와, DRAM 등의 메모리소자(6C)를, 인터포저(6B)를 사이에 두고 적층하여, 접합한 구조로 되어 있다. 이와 같은 전자 디바이스는, 정보처리시스템의 기본 요소로서 사용된다. 더 구체적으로는, 예를 들면, 모바일, 휴대전화기, 디지털가전, 서버 등에서의 화상처리 시스템의 구성요소로서 사용할 수 있다. 그 밖에도, 이미지?센서?모듈로서의 적용예도 생각할 수 있다.
논리소자(6A)는, 칩형상으로서, 그 내부에 LSI 등의 반도체 논리회로를 갖는다. 인터포저(6B)는, 디커플링?콘덴서나, 관통전극을 가지며, 관통전극의 일단을, 논리소자(6A)에 접속하고, 관통전극의 타단을 메모리소자(6C)에 접속한다. 이에 의해, TSV기술을 이용한 3차원 배치의 전자부품이 얻어진다. 인터포저(6B)는, Si기판, 수지기판 또는 세라믹기판에, 관통전극을 형성함으로써 얻어진다. 다만, 전자부품(6)을 구성하는 소자의 적층수, 종류, 그 전극배치 등은, 적용되는 전자부품(6)에 의해, 다양하게 변화하는 것으로, 도 45는, 3차원 적층구조의 일 예를 개념적으로 나타냄에 불과하다.
이 구조에 의하면, 적층된 유기기판(101, 102)의 중간부에 방열로로 되는 금속층(31, 32)이 개재되게 되므로, 주상 히트싱크(3)에 의한 방열과 함께, 주상 히트싱크(3)로부터 전달되는 열을, 기판(1)의 중간부에서 면 방향으로 확산시키는 3차원적인 방열구조로 된다. 이 때문에, 기판(1)의 내부에 열이 차는 것을 회피하여, 기판(1)에 탑재되는 전자부품(6)의 온도상승을 억제할 수 있다.
도시되지 않지만, 논리소자(6A), 메모리소자(6C) 및 인터포저(6B)에도, 동일한 주상 히트싱크를 내장시킬 수 있고, 그 주상 히트싱크를, 일련으로 연속시켜, 머더보드(1)의 주상 히트싱크(3)에 열 결합시킴으로써, 방열효과를 더 높일 수 있다.
다음으로, 도 46을 참조하면, 머더보드(1A)의 일면상에, 전자부품(6)을 내장하는 서브마운트?보드(1B)를 탑재한 예가 도시되어 있다. 머더보드(1A)는, 도 19에 나타낸 것으로, 양면에 금속층(31A, 32A)을 갖는 2매의 유기기판(101A, 102A)을, 적층면에 금속층(31A, 32A)이 위치하도록 하여 적층한 구조로 된다.
서브마운트?보드(1B)에는, 주상 히트싱크(3B) 외에, 관통전극(2B)이 배치되어 있다. 서브마운트?보드(1B)는, 그 일면측에 오목부(11)를 가지며, 오목부(11)의 주위의 두께부에, 절연층(35B)에 의해 전기 절연된 주상 히트싱크(3B)가 구비된다. 주상 히트싱크(3B)는, 일단이 금속층(31B)에 연속되어 있다. 관통전극(2B)은, 오목부(11)의 저부(底部)에 구비되어, 절연층(35B)에 의해 전기 절연된다.
전자부품(6)은, 오목부(11)의 내부에 수납되고, 논리소자(6A)의 하면에 구비된 전극(범프)이 관통전극(2B)의 일단에 접합된다.
도 45 및 도 46의 경우, 머더보드(1A) 및 서브마운트?보드(1B)에 주상 히트싱크(3A, 3B)가 설치되므로, 전자부품(6)의 동작에 의해 생긴 열을, 주상 히트싱크(3A, 3B)에 의해, 서브마운트?보드(1B)로부터, 머더보드(1A)에 전달하고, 그 외부로 방열할 수 있다. 따라서, 축열에 의한 이상발열을 회피하여, 발열에 의한 전자부품(6)의 전기적 특성의 변동을 회피할 수 있다.
서브마운트?보드(1B)는, 일면에 오목부(11)를 갖고, 그 내부에 전자부품(6)이 수납된다. 주상 히트싱크(3B)의 각각은, 오목부(11)를 둘러싸도록 배치되고, 서브마운트?보드(1B)의 두께방향으로 관통하며, 서로 미소간격을 두고 다수 배치된다. 따라서, 오목부(11)의 내부에 수납된 전자부품(6)을, 그 전체 둘레로부터, 주상 히트싱크(3B)에 의해 입체적으로 둘러싸는 방열로가 형성되게 되기 때문에, 전자부품(6)에 발생한 열을, 3차원적으로 집열하여, 효율적으로 방열할 수 있다.
본 발명은 바람직한 실시 형태에 의해 상세하게 도시되고 설명되었지만, 본 발명의 기술사상, 범위, 그리고 시사하는 바로부터 일탈하지 않고도 형태나 세부사항을 다양한 변형할 수 있음은 이 분야의 숙련자라면 이해될 것이다.
1 : 기판, 머더보드 1A : 머더보드
1B : 서브마운트?보드 2, 2B : 관통전극
3 : 주상 히트싱크 3A, 3B : 주상 히트싱크
4, 4 : 접합막 6 : 전자부품, 전자 디바이스, 발광소자, 전자소자
6A : 논리소자 6B : 인터포저
6C : 메모리소자 6R, 6G, 6B : 발광소자
7 : 형광층 8 : 반사막
11 : 오목부 12 : 돌출부
20 : 비아, 구멍 21 : 단자부
22 : 관통부 23 : 소자접속부
30 : 비아, 구멍 31 : 방열층, 금속층
32 : 금속층 31A, 32A : 금속층
41, 42 : 접속부 50 : 방열블록
51 : 열전도성 결합제층 60 : 광출사면
61 : 반도체 적층 구조, 반도체층, N전극층
62 : 투명결정층, 중간전극층 63 : N측 전극, P전극층
64 : P측 전극 73U : U상(相) 아암
73V : V상(相) 아암 73W : W상(相) 아암
101 : 제1 실리콘층, 제1 기판, 유기기판
101A, 102A : 유기기판 102 : 산화층, 제2 기판, 유기기판
103 : 제2 실리콘층, 제3 기판 111 : 절연막
113 : 비아 120 : 액정패널
130 : 백라이트 132 : 절연막
230 : 콘덴서 소자 231, 235, 412, 431 : 전극
232 : 상부전극층 233 : 집적회로
234 : 유전체층 236 : 하부전극층
301 : 주상부 302 : 단자부
501 : 홈 601 : 단자, 전극
602 : 단자 611 : P형 반도체층
612 : 활성층 613 : N형 반도체층
614 : 겹쳐지지 않는 부분 710 : 직류전원장치
730 : 인버터 750 : 제어장치
770 : 모터(제너레이터) A1, A2 : 전자부품을 탑재하는 영역
D1?D6 : 다이오드 F1 : 기계적인 힘
WL1 : 와이어 LN1 : 전원라인
LN2 : 기반선 P1 : 프레스판
Q : 화소 Q1?Q6 : 스위칭소자
QR, QG, QB : 발광 디바이스 S1 : 지지대, 신호
TFT : 박막 트랜지스터 U, V, W : 상(相) 코일

Claims (33)

  1. 복수의 관통전극을 갖는 기판으로서, 상기 관통전극은, nm사이즈의 카본 나노튜브를 함유하는 나노 컴포지트 구조를 갖고, 상기 기판에 형성된 비아(via)를 주형으로 하는 주조성형체로 이루어지는 전자기기용 기판.
  2. 제 1 항에 있어서, 상기 관통전극은, 나노 컴포지트 결정구조의 금속/합금성분을 포함하는 나노 컴포지트 구조로 이루어지는 전자기기용 기판.
  3. 제 1 항에 있어서, 무기기판, 유기기판 또는 반도체기판 중 적어도 1종을 포함하는 전자기기용 기판.
  4. 제 3 항에 있어서, 상기 무기기판 및 상기 유기기판은, 도전성을 갖고,
    상기 관통전극은, 상기 도전성의 무기기판, 상기 도전성의 유기기판 및 상기 반도체기판에 대해, 전기 절연막 또는 전기 절연층에 의해 전기 절연되어 있는 전자기기용 기판.
  5. 복수의 주상(柱狀) 히트싱크를 갖는 기판으로서, 상기 주상 히트싱크는, 상기 기판에 형성된 비아를 주형으로 하는 주조성형체로 이루어지는 전자기기용 기판.
  6. 제 5 항에 있어서, 상기 주상 히트싱크는, 나노 컴포지트 결정구조의 금속/합금성분을 포함하는 전자기기용 기판.
  7. 제 5 항에 있어서, 상기 주상 히트싱크는, nm사이즈의 탄소원자 구조체를 함유하는 나노 컴포지트 구조를 갖는 전자기기용 기판.
  8. 제 7 항에 있어서, 상기 탄소원자 구조체는, 다이아몬드, 플러렌 또는 카본 나노튜브로부터 선택된 적어도 1종을 함유하는 전자기기용 기판.
  9. 제 4 항에 있어서, 무기기판, 유기기판 또는 반도체기판 중 적어도 1종을 포함하는 전자기기용 기판.
  10. 제 9 항에 있어서, 상기 무기기판 및 상기 유기기판은, 도전성을 갖고,
    상기 주상 히트싱크는, 상기 도전성의 무기기판, 상기 도전성의 유기기판 및 상기 반도체기판에 대해, 전기 절연막 또는 전기 절연층에 의해 전기 절연되어 있는 전자기기용 기판.
  11. 복수의 주상 히트싱크를 갖는 기판으로서, 상기 주상 히트싱크는, nm사이즈의 탄소원자 구조체를 함유하는 나노 컴포지트 구조로 이루어지는 전자기기용 기판.
  12. 제 11 항에 있어서, 무기기판, 유기기판 또는 반도체기판 중 적어도 1종을 포함하는 전자기기용 기판.
  13. 제 12 항에 있어서, 상기 무기기판 및 상기 유기기판은, 도전성을 갖고,
    상기 주상 히트싱크는, 상기 도전성의 무기기판, 상기 도전성의 유기기판 및 상기 반도체기판에 대해, 전기 절연막 또는 전기 절연층에 의해 전기 절연되어 있는 전자기기용 기판.
  14. 복수의 관통전극과, 복수의 주상 히트싱크를 갖는 기판으로서,
    상기 관통전극은, nm사이즈의 카본 나노튜브를 함유하는 나노 컴포지트 구조를 갖고, 상기 기판에 형성된 비아를 주형으로 하는 주조성형체로 이루어지며,
    상기 주상 히트싱크는, 상기 기판에 형성된 비아를 주형으로 하는 주조성형체로 이루어지는 전자기기용 기판.
  15. 제 14 항에 있어서, 상기 관통전극 및 상기 주상 히트싱크는, 나노 컴포지트 결정구조의 금속/합금성분을 포함하는 나노 컴포지트 구조를 갖는 전자기기용 기판.
  16. 제 15 항에 있어서, 상기 주상 히트싱크는, nm사이즈의 탄소원자 구조체를 함유하는 전자기기용 기판.
  17. 제 14 항에 있어서, 상기 주상 히트싱크는, 나노 컴포지트 결정구조의 금속/합금성분과, 탄소원자 구조체를 함유하는 나노 컴포지트 구조로 이루어지는 전자기기용 기판.
  18. 제 14 항에 있어서, 무기기판, 유기기판 또는 반도체기판 중 적어도 1종을 포함하는 전자기기용 기판.
  19. 제 18 항에 있어서, 상기 무기기판 및 상기 유기기판은, 도전성을 갖고,
    상기 관통전극 또는 상기 주상 히트싱크는, 상기 도전성의 무기기판, 상기 도전성의 유기기판 및 상기 반도체기판에 대해, 전기 절연막 또는 전기 절연층에 의해 전기 절연되어 있는 전자기기용 기판.
  20. 복수의 관통전극과, 복수의 주상 히트싱크를 갖는 기판으로서,
    상기 관통전극은, 상기 기판에 형성된 비아를 주형으로 하는 주조성형체로 이루어지고,
    상기 주상 히트싱크는, 상기 기판에 형성된 비아를 주형으로 하는 주조성형체로 이루어지는 전자기기용 기판.
  21. 제 20 항에 있어서, 상기 주상 히트싱크는, 나노 컴포지트 결정구조의 금속/합금성분을 포함하는 나노 컴포지트 구조를 갖는 전자기기용 기판.
  22. 제 20 항에 있어서, 상기 주상 히트싱크는, nm사이즈의 탄소원자 구조체를 함유하는 나노 컴포지트 구조를 갖는 전자기기용 기판.
  23. 제 20 항에 있어서, 무기기판, 유기기판 또는 반도체기판 중 적어도 1종을 포함하는 전자기기용 기판.
  24. 제 23 항에 있어서, 상기 무기기판 및 상기 유기기판은, 도전성을 갖고,
    상기 관통전극 또는 상기 주상 히트싱크는, 상기 도전성의 무기기판, 상기 도전성의 유기기판 및 상기 반도체기판에 대해, 전기 절연막 또는 전기 절연층에 의해 전기 절연되어 있는 전자기기용 기판.
  25. 복수의 관통전극과, 복수의 주상 히트싱크를 갖는 기판으로서,
    상기 관통전극은, 상기 기판에 형성된 비아를 주형으로 하는 주조성형체로 이루어지고,
    상기 주상 히트싱크는, nm사이즈의 탄소원자 구조체를 함유하는 나노 컴포지트구조를 갖는 전자기기용 기판.
  26. 제 25 항에 있어서, 무기기판, 유기기판 또는 반도체기판 중 적어도 1종을 포함하는 전자기기용 기판.
  27. 제 26 항에 있어서, 상기 무기기판 및 상기 유기기판은, 도전성을 갖고,
    상기 관통전극 또는 상기 주상 히트싱크는, 상기 도전성의 무기기판, 상기 도전성의 유기기판 및 상기 반도체기판에 대해, 전기 절연막 또는 전기 절연층에 의해 전기 절연되어 있는 전자기기용 기판.
  28. 기판과, 전자부품을 포함하는 전자기기로서,
    상기 기판은, 제 1 항에 기재된 것이고,
    상기 전자부품은, 상기 기판에 설치되어 있는 전자기기.
  29. 기판과, 발열을 동반하는 전자부품을 포함하는 전자기기로서,
    상기 기판은, 제 5 항에 기재된 것이고,
    상기 전자부품은, 상기 기판에 설치되어 있는 전자기기.
  30. 기판과, 발열을 동반하는 전자부품을 포함하는 전자기기로서,
    상기 기판은, 제 11 항에 기재된 것이고,
    상기 전자부품은, 상기 기판에 설치되어 있는 전자기기.
  31. 기판과, 전자부품을 포함하는 전자기기로서,
    상기 기판은, 제 14 항에 기재된 것이고,
    상기 전자부품은, 상기 기판에 설치되어 있는 전자기기.
  32. 기판과, 전자부품을 포함하는 전자기기로서,
    상기 기판은, 제 20 항에 기재된 것이고,
    상기 전자부품은, 상기 기판에 설치되어 있는 전자기기.
  33. 기판과, 전자부품을 포함하는 전자기기로서,
    상기 기판은, 제 25 항에 기재된 것이고,
    상기 전자부품은, 상기 기판에 설치되어 있는 전자기기.
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