JP2012156369A - 回路基板、電子デバイス及びその製造方法 - Google Patents

Abstract

【課題】放熱性に優れ、動作時の発熱によって、搭載電子素子の接合強度が低下したり、或いは、電気的特性が変動するといった問題を生じにくい信頼性の高い電子デバイスを提供すること。
【解決手段】基板１は、第１基板層１１、絶縁層１２及び第２基板層１３を、この順序で積層した構造を含んでいる。第２基板層１３の表面の面内に、電子素子を取り付ける凹部１３１が設けられている。貫通電極２は、第１基板層１１及び絶縁層１２を貫通し、端部が凹部１３１の底面に露出している。柱状ヒートシンク３のそれぞれは、第１基板層１１の厚み方向に設けられた縦孔１１３内に充填されている。縦孔１３１は、第１基板層１１を貫通して第１基板層１１と絶縁層１２との境界で止まるように設けられ、基板１を平面視して、所定の面積占有率をもって凹部１３１の周りに分布している。
【選択図】図１

Description

本発明は、回路基板、これを用いた電子デバイス及びそれらの製造方法に関する。

ＬＥＤを用いた発光デバイス、各種メモリ、各種論理ＩＣ、ディジタル回路素子もしくはアナログ回路素子またはこれらの組み合わせを含む電子デバイスでは、小型化、薄型化、軽量化、高密度化、高性能化及び高速化等の要求に応えるべく、種々の組み立て構造が提案され、実用に供されている。例えば、特許文献１は、配線基板に設けられた収容穴部に、コンデンサを収納し、コンデンサ端子電極をフリップ・チップ・ボンディング方式で、配線基板に設けた電極パッドに接合する構造を開示している。また、特許文献２は、基板に形成されたキャビティに電子素子を内蔵させ、その端子電極を、フリップ・チップ・ボンディング方式で、基板に設けられた電極に接合する技術を開示している。

更に、電子デバイスの代表例である半導体デバイスでは、半導体チップ間を貫通電極で接続するいわゆるＴＳＶ（Through Silicon Via）方式に係る三次元配置の開発が進められている。ＴＳＶ技術を使えば、大量の機能を小さな占有面積の中に詰め込めるようになるし、また、素子同士の電気経路が劇的に短く出来るために、処理の高速化が導かれる。

ところが、上述した電子デバイスでは、高密度化、高性能化及び高速化等を図りつつ、小型化、薄型化、軽量化を図ろうとしていることから、動作によって発生する熱を、いかにして放熱するかが、大きな問題となる。放熱が不十分であると、発生した熱が蓄積され、異常発熱に至り、フリップ・チップ・ボンディング接合強度が失われ、電気的接続の信頼性が損なわれたり、あるいは、電子素子の電気的特性が変動し、最悪の場合には、熱暴走、熱破壊等を招きかねないからである。特許文献１、２の何れにも、有効な放熱手段は開示されていない。

特開２０１０−１２９９９２号公報 特開２００９−１５２５３５号公報

本発明の課題は、放熱性に優れ、動作時の発熱によって、搭載電子素子の接合強度が低下したり、或いは、電気的特性が変動するといった問題を生じにくい信頼性の高い回路基板、それを用いた電子デバイス及びそれらの製造方法を提供することである。

上述した課題を解決するため、本発明に係る回路基板は、基板と、凹部と、貫通電極と、柱状ヒートシンクとを含む。前記基板は、第１基板層、絶縁層及び第２基板層を、この順序で積層した構造を含む。前記凹部は、電子素子を取り付ける部分であって、前記第２基板層の表面の面内に設けられている。前記貫通電極は、前記第１基板層及び前記絶縁層を貫通し、端部が前記凹部の底面に露出している。前記柱状ヒートシンクのそれぞれは、第１基板層の厚み方向に設けられた縦孔内に充填されている。前記縦孔は、前記第１基板層を貫通して前記第１基板層と前記絶縁層との境界で止まるように設けられ、前記基板を平面視して、所定の面積占有率をもって前記凹部の周りに分布している。

上述したように、本発明に係る回路基板において、基板は、第１基板層、絶縁層及び第２基板層を、この順序で積層した構造を含む。このような基板の代表例は、ＳＯＩ(Silicon on Insulator) 基板である。

本発明に係る回路基板は、凹部と、貫通電極とを含んでおり、凹部は、電子素子を取り付ける部分であって、第２基板層の表面の面内に設けられている。貫通電極は、第１基板層及び前記絶縁層を貫通し、端部が凹部の底面に露出している。したがって、凹部内に電子素子を配置し、凹部の内部で、電子素子の電極を、貫通電極の一端に接続することができる。これによって、電子素子は、フリップ・チップ・ボンディング方式によって、貫通電極に接続されることになる。

本発明に係る回路基板は、柱状ヒートシンクを含んでおり、柱状ヒートシンクは、縦孔内に充填されている。この縦孔は、第１基板層を貫通している。したがって、電子素子の動作によって生じた熱を、柱状ヒートシンクによって、基板の外部に放熱し、電子素子と貫通電極とを接続する接合部分の接合強度を保存し、電気的接続の信頼性を維持することができる。また、発熱による電子素子の電気的特性の変動を回避することができる。

縦孔は、第１基板層を貫通して、第１基板層と絶縁層との境界で止まるように設けられている。このような構成であれば、縦孔をエッチングによって形成する場合に、絶縁層を、エッチング阻止層として機能させることができる。このため、縦孔の深さが、第１基板層から酸化膜までの深さ、即ち、第１基板層の層厚によって定まる画一的な値になるので、縦孔の深さの工程管理が極めて容易になる。

縦孔は、基板を平面視して、所定の面積占有率をもって凹部の周りに分布している。したがって、凹部の内部に収納された電子素子を、その全周から、柱状ヒートシンクによって取り囲む放熱領域が形成されることになるから、電子素子に発生した熱を集熱し、効率よく放熱することができる。

また、柱状ヒートシンクを構成する材料の熱抵抗、及び、柱状ヒートシンクの占有率を適切に選ぶことにより、電子素子の動作によって生じた熱を、柱状ヒートシンクによって、基板の外部に効率よく放熱しえる。

貫通電極及び柱状ヒートシンク、好ましくは、溶融凝固金属体でなる。溶融凝固金属体を用いることの利点は、溶融金属充填法を適用できることである。溶融金属充填法によれば、縦孔内に流し込まれた溶融金属に、機械的な力、例えばプレス板を用いたプレス圧、射出圧または転圧を印加しながら、冷却し、凝固させることにより、巣、空隙、空洞のない緻密な構造を持つ貫通電極及び柱状ヒートシンクを、短時間で、効率よく形成することができる。貫通電極及び柱状ヒートシンクは、同じ金属材料によって構成してもよいし、互いに異なる金属材料によって構成してもよい。

本発明において、電子素子は、能動素子、受動部品またはそれらを組み合わせた複合素子を含み、チップとしての形態をとる。能動素子には、半導体素子を用いた全ての素子が含まれる。代表例として、ＬＥＤ等の発光素子４、各種メモリ、各種論理ＩＣ、デジタル回路素子もしくはアナログ回路素子またはそれらの組み合わせ等を例示することができる。受動部品には、キャパシタ、インダクタもしくは抵抗またはそれらを組み合わせた複合素子が含まれる。

更には、ＴＳＶ技術を適用して、上述した各種素子自体を３次元積層構造としたもの、又は、インターポーザと各種素子と組み合わせて３次元積層構造としたものも含まれる。

上述した回路基板を製造するには、前記第１基板層、前記絶縁層及び前記第２基板層を、この順序で積層した基板を準備する。そして、前記基板の前記第１基板層をエッチングして、前記絶縁層に到達する縦孔を、複数形成する。次に、前記第１基板層の表面及び前記縦孔の内面にシリコン窒化膜またはシリコン酸化膜を形成し、前記縦孔の内部に、溶融金属を充填し、凝固させる。この工程を含むことにより、本発明に係る回路基板、更には、電子デバイスを効率よく製造することができる。

以上述べたように、本発明によれば、放熱性に優れ、搭載電子素子の動作時の発熱によって、接合強度が熱的に劣化したり、或いは、電気的特性が変動するといった問題を生じにくい信頼性の高い回路基板及び電子デバイスを提供することができる。

本発明の他の目的、構成及び利点については、添付図面を参照し、更に詳しく説明する。添付図面は、単に、例示に過ぎない。

本発明に係る回路基板の一形態を示す平面図である。 図１のII−II線断面図である。 図１及び図２に示した回路基板を用いた電子デバイスの部分断面図である。 本発明に係る回路基板の他の形態を示す部分断面図である。 図３に示した回路基板を用いた電子デバイスの部分断面図である。 本発明に係る回路基板の製造工程を示す断面図である。 図６の工程の後の工程を示す断面図である。 図７の工程の後の工程を示す断面図である。 図８の工程の後の工程を示す断面図である。 図９の工程の後の工程を示す断面図である。 図１０の工程の後の工程を示す断面図である。 図１１の工程の後の工程を示す断面図である。 図１２の工程の後の工程を示す断面図である。 図１３の工程の後の工程を示す断面図である。 図１４の工程の後の工程を示す断面図である。 図１５の工程の後の工程を示す断面図である。 図１６の工程の後の工程を示す断面図である。 図１７の工程の後の工程を示す断面図である。 図１８の工程の後の工程を示す断面図である。

＜回路基板及び電子デバイス＞
図１及び図２を参照すると、本発明に係る回路基板は、基板１と、凹部１３１と、貫通電極２と、柱状ヒートシンク３とを含む。実施例に示す基板１は、ＳＯＩ基板であり、第１基板層を構成する第１シリコン層１１、絶縁層を構成する酸化層１２、及び、第２基板層を構成する第２シリコン層１３を、この順序で積層した構造となっている。

ＳＯＩ基板としては、その製造法により、ＳＩＭＯＸ(Separation by IMplantation of OXygen)方式のものと、張り合わせ方式の２種類のものが知られている。何れの方式のＳＯＩ基板を用いてもよい。 ＳＩＭＯＸ方式のＳＯＩ基板として、酸素分子をイオン注入によりシリコン結晶表面から埋め込み、それを高熱で酸化させることにより、シリコン結晶中に酸化シリコンの絶縁層を形成する手法が知られている。このような絶縁層は、埋め込み酸化（ＢＯＸ；Buried Oxide）層と称される。

凹部１３１は、電子素子を取り付ける部分であって、第２シリコン層１３の表面の面内に設けられている。図示の凹部１３１は、第２シリコン層１３の中央部を切り抜いて４角形状に形成されていて、その内側面は、開口端に向かうに従って開口面積の拡大する傾斜面となっている。もっとも、４角形状に限らず、他の角形状、円形状、楕円形状、又は、それらの組み合わせ形状であってもよいし、内側面がほぼ垂直面となるような形状であってもよい。凹部１３１の形状は、配置される電子素子の特性、形状、大きさ、厚さ等に対応して変化する。

第２シリコン層１３及び凹部１３１の内面は、絶縁膜１３２によって覆われている。この絶縁膜１３２は、シリコン酸化膜またはシリコン窒化膜で構成することができる。

貫通電極２は、第１シリコン層１１及び酸化層１２を貫通し、端部が凹部１３１の底面から若干突出して露出している。図示の貫通電極２は、２つであるが、その個数は、凹部１３１に配置される電子素子の有する端子電極数に対応するように選択される。貫通電極２は、具体的には、外部との接続部となる端子部（バンプ）２１、第１シリコン層１１を貫通する貫通部２２、及び、電子素子の端子電極と接続される素子接続部２３を含んでいる。端子部２１は、貫通部２２の一端面に付着されており、例えば、Ｔｉ―Ａｕ等の無電解メッキ膜でなる。

貫通電極２の主要部をなす貫通部２２は、好ましくは、溶融凝固金属体でなる。溶融凝固金属体を用いることの利点は、第１シリコン層１１に縦孔１１２を設け、この縦孔１１２の内部に溶融金属を流し込み、凝固させる溶融金属充填法を適用できることである。

基板１として、ＳＯＩ基板を用いた実施例では、第１シリコン層１１と貫通電極２との間、及び、第１シリコン層１１の表面に、絶縁膜１１１を設けることになる。この絶縁膜１１１は、シリコン酸化膜またはシリコン窒化膜で構成することができる。

素子接続部２３は、一端が貫通部２２の端部に付着され、他端が、絶縁膜１１１、酸化層１２、及び、凹部１３１の底面に付着されている絶縁膜１３２を貫通して、凹部１３１の内部に突出して露出している。素子接続部２３も、端子部２１と同様に、Ｔｉ―Ａｕ等の無電解メッキ膜でなる。

次に、柱状ヒートシンク３のそれぞれは、第１シリコン層１１の厚み方向に設けた縦孔１１３の内部に充填されている。柱状ヒートシンク３は、その主要部をなす柱状部３１と、その端面に付着された端子部３２とからなる。端子部３２は、端子部２１と同様に、Ｔｉ―Ａｕ等の無電解メッキ膜でなる。柱状部３１のある縦孔１１３は、第１シリコン層１１を貫通して、第１シリコン層１１と酸化層１２との境界で止まるように設けられ、基板１を平面視して、所定の面積占有率をもって、凹部１３１の周りに分布している（図１参照）。

柱状ヒートシンク３は、貫通電極２の場合と同様に、好ましくは、溶融凝固金属体でなる。柱状ヒートシンク３は、貫通電極２と同じ金属材料によって構成してもよいし、異なる金属材料によって構成してもよい。柱状ヒートシンク３と第１シリコン層１１との間には、シリコン酸化膜またはシリコン窒化膜でなる絶縁膜１１１が設けられている。

図３を参照すると、図１及び図２に示した回路基板を用いた電子デバイスが図示されている。図示の電子デバイスは、発光デバイスであって、回路基板の凹部１３１に、電子素子たる発光素子（ＬＥＤ）４が取り付けられている。発光素子４の電極は、貫通電極２を構成する素子接続部２３に接合５されている。図示はしないけれども、凹部１３１内の絶縁膜１３２に光反射膜を設けることが好ましい。

ここで、本発明に係る回路基板は、凹部１３１と、貫通電極２とを含んでおり、凹部１３１は、第２シリコン層１３の表面の面内に設けられ、貫通電極２は、第１シリコン層１１及び酸化層１２を貫通し、端部が凹部１３１の底面に露出している。したがって、回路基板の凹部１３１内に電子素子たる発光素子４を配置し、凹部１３１の内部で、発光素子４の一面に設けられた電極を、貫通電極２の一端を構成する素子接続部２３に接合５することができる。これによって、発光素子４は、フリップ・チップ・ボンディング方式によって、貫通電極２に接続されることになる。

また、本発明に係る回路基板は、柱状ヒートシンク３を含んでおり、柱状ヒートシンク３は、縦孔１１３内に充填されている。この縦孔１１３は、第１シリコン層１１を貫通している。したがって、発光素子４の動作によって生じた熱を、柱状ヒートシンク３によって、基板１の外部に放熱し、発光素子４と貫通電極２とを接合５する部分の接合強度を保存し、電気的接続の信頼性を維持することができる。更に、発熱による発光素子４の電気的特性の変動を回避することができる。

縦孔１１３は、第１シリコン層１１を貫通して、第１シリコン層１１と酸化層１２との境界で止まるように設けられている。このような構成であれば、縦孔１１３を形成する場合に、酸化層１２を、エッチング阻止層として機能させることができる。このため、縦孔１１３の深さが、第１シリコン層１１から酸化層１２までの深さ、即ち、第１シリコン層１１の層厚によって定まる画一的な値になるので、縦孔１１３の深さの工程管理が極めて容易になる。

縦孔１１３は、基板１を平面視して、所定の面積占有率をもって凹部１３１の周りに分布している。したがって、凹部１３１の内部に収納された電子素子、即ち、発光素子４を、その全周から、柱状ヒートシンク３によって取り囲む放熱領域が形成されることになるから、発光素子４に発生した熱を集熱し、効率よく放熱することができる。

また、柱状ヒートシンク３を構成する材料の熱抵抗、及び、柱状ヒートシンク３の占有率を適切に選ぶことにより、発光素子４の動作によって生じた熱を、柱状ヒートシンク３によって、基板１の外部に効率よく放熱しえる。

電子素子としては、上述した発光素子４に限らず、能動素子、受動部品またはそれらを組み合わせた複合素子を含むことができる。能動素子には、半導体素子を用いた全ての素子が含まれる。代表例として、各種メモリ、各種論理ＩＣ、デジタル回路素子もしくはアナログ回路素子またはそれらの組み合わせ等を例示することができる。メモリは、記憶保持方式による一般的分類によれば、揮発性メモリ及び不揮発性メモリに大別される。揮発性メモリには、ＲＡＭ（Random Access Memory）、ＳＲＡＭ (Static Random Access Memory) 、ＤＲＡＭ (Dynamic Random Access Memory)、ＦＰＭ ＤＲＡＭ (First Page Mode DRAM)等がある。不揮発性メモリの代表例はＲＯＭ（Read Only Memory）であり、更に、マスクＲＯＭ、フラッシュメモリ、強誘電体メモリ、磁気抵抗メモリ（Magnetoresistive Random Access Memory、 ＭＲＡＭ）、ＰＲＡＭ（Phase change RAM）等が含まれる。何れのタイプのメモリも、本発明の電子素子に含まれる。受動部品には、キャパシタ、インダクタもしくは抵抗またはそれらを組み合わせた複合素子が含まれる。

更には、ＴＳＶ技術を適用して、上述した各種素子自体を３次元積層構造としたもの、又は、インターポーザと各種素子と組み合わせて３次元積層構造としたものも含まれる。

図４を参照すると、そのような電子素子を搭載するのに適した回路基板が図示されている。図において、図１〜図３に現れた構成部分と同一または類似の構成部分には、同一の参照符号を付してある。図４において、貫通電極２は、凹部１３１の内部に搭載される電子素子の有する端子電極に合わせて、その個数を増加させてある。また、凹部１３１は、内側面が略垂直に立ち上がる面となっている。

図５は、図４に示した回路基板に電子素子４を組み込んだ電子デバイスの例を示している。電子素子４は、ＴＳＶ技術を適用した３次元積層構造であって、例えば、ＬＳＩ等の論理素子４１と、ＤＲＡＭ等のメモリ素子４３とを、インターポーザ４２を介して積層し、接合した構造となっている。このような電子デバイスは、情報処理システムの基本要素として用いられる。より具体的には、例えば、モバイル、携帯電話機、デジタル家電、サーバ等における画像処理システムの構成要素として用いることができる。その他にも、イメージ・センサ・モジュールとしての適用例も考えられる。

論理素子４１は、所謂ロジックＩＣであって、一面に設けた電極を、基板１に設けられた貫通電極２の素子接続部２３に接合してある。論理素子４１は、チップ状であって、その内部にＬＳＩなどの半導体論理回路を有している。論理素子４１は、内蔵された半導体論理回路を、ＴＳＶ技術の適用によって、電極に導く３次元積層構造を採用することができる。

インターポーザ４２は、複数の貫通電極を有しており、貫通電極の一端を、論理素子４１の電極に接続し、貫通電極の他端をメモリ素子４３の電極に接続してある。インターポーザ４２は、Ｓｉ基板、樹脂基板又はセラミック基板に、回路基板の貫通電極２と同様の組成、製造方法を適用し、貫通電極を形成することによって得られる。

メモリ素子４３は、内蔵されたメモリセルが電極に接続されている。メモリ素子４３においても、論理素子４１と同様に、ＴＳＶ技術の適用によって、メモリセルを電極に導く３次元配置を採用することができる。

もっとも、電子素子４を構成する素子４１〜４３の積層数、種類、その電極配置等は、適用される電子素子４によって、さまざまに変化するもので、図５は、３次元積層構造の一例を概念的に示すものに過ぎない。

図５に示す電子デバイスの場合も、基本的には、図３に示した電子デバイスと同様の作用効果を奏する。ただ、図５の電子デバイスでは、３次元積層構造を採ることにより、高密度化、高性能化、高速化、小型化、薄型化、軽量化が図られているから、動作によって発生する熱を、いかにして放熱するかが、更に重要な課題となる。

図５に示す実施例では、基板１の厚み方向に柱状ヒートシンク３が設けられている回路基板を用い、この回路基板に設けられた凹部１３１の内部に電子素子４を配置してある。したがって、電子素子４の動作によって生じた熱を、柱状ヒートシンク３によって、基板１の外部に放熱し、蓄熱による異常発熱を回避し、基板１の貫通電極２と論理素子４１の電極との接合強度、論理素子４１の電極とインターポーザ４２の貫通電極との接合強度、及び、インターポーザ４２の貫通電極とメモリ素子４３の電極との接合強度を保存し、電気的接続の信頼性を維持することができる。また、発熱による論理素子４１及びメモリ素子４３の電気的特性の変動を回避することができる。

基板１は、一面に凹部１３１を有しており、その内部に３次元積層構造を有する電子素子４が収納されている。柱状ヒートシンク３のそれぞれは、凹部１３１の周囲において、凹部１３１を取り囲むように配置され、基板１の厚み方向に貫通し、互いに微小間隔を隔てて多数配置されている。したがって、平面視して、凹部１３１の内部に収納された電子素子４を、その全周から、柱状ヒートシンク３によって取り囲む放熱路が形成されることになるから、電子素子４に発生した熱を集熱し、効率よく放熱することができる。

柱状ヒートシンク３は、所定の占有率をもって分布している。したがって、柱状ヒートシンク３を構成する材料の熱抵抗を考慮したうえで、柱状ヒートシンク３の占有率を適切に選ぶことにより、論理素子４１及びメモリ素子４３の動作によって生じた熱を、柱状ヒートシンク３によって、基板１の外部に効率よく放熱し、異常発熱を回避することができる。

電子素子４の電極と、貫通電極２との接合にあたっては、両者の接合界面に接合膜を介在させることが好ましい。接合膜は、Ｓｎ、Ｉｎ、Ｂｉ、Ｇａ又はＳｂの群から選択された少なくても１種の低融点金属成分と、Ｃｒ、Ａｇ、Ｃｕ、Ａｕ、Ｐｔ、Ｐｄ、Ｎｉ、Ｎｉ−Ｐ合金、Ｎｉ−Ｂ合金の群から選択された少なくとも１種を含む高融点金属材料からなる。低融点金属は、電子素子４の電極及び貫通電極２と反応して、金属間化合物を形成して消費され、接合後は融点が大幅に上昇する。

図５の実施例では、電子素子４は、凹部１３１に対して、微小なクリアランスを有して、嵌めこまれている。この構造によれば、基板１に対する電子素子４の位置決め・配置を、容易、かつ、確実に実行することができる。

＜製造方法＞
次に、図６〜図１９を参照し、本発明に係る回路基板または電子デバイスの製造方法について説明する。この製造方法は、多数の回路基板の要素を同時に形成するウエハ上での処理であるが、以下の説明では、その内の一個を取り出して説明する。

まず、図６に示すように、第１シリコン層１１、絶縁層１２及び第２シリコン層１３を、この順序で積層した基板１を準備する。この基板１は、ＳＯＩ基板であって、絶縁層１２は、埋め込み酸化層（ＢＯＸ層）である。一例であるが、第１シリコン層１１は、例えば、２５０μｍ程度の厚みを有し、第２シリコン層１３は１４０μｍ程度の厚みを有し、絶縁層１２は１．０μｍ程度の厚みを有する。そして、第１シリコン層１１の表面上でフォト・リソグラフィ工程を実行し、第１シリコン層１１の表面に所定のパターンを持つレジスト・マスクＲＳ１を形成する。レジスト・マスクＲＳ１は、貫通電極及び柱状ヒートシンクを形成する位置に、所定の開口パターンが生じるように形成する。

次に、図７に示すように、レジスト・マスクＲＳ１を有する第１シリコン層１１の側から、デープ・エッチング処理を施す。デープ・エッチング処理は、例えば、所定の処理ガスをプラズマ化してエッチングするＳｉデープ・エッチング装置を用いて実行することができる。この場合、埋め込み酸化層でなる絶縁層１２がエッチング阻止層として働くから、縦孔１１２、１１３の深さが、第１シリコン層１１から絶縁層１２までの深さ、即ち、第１シリコン層１１の層厚によって定まる画一的な値になるので、縦孔１１２、１１３の深さの工程管理が極めて容易になる。縦孔１１２、１１３のアスペクト比は、例えば、５〜５０の範囲と大きな値になるが、このような高アスペクト比の縦孔１１２、１１３を形成するためのデープ・エッチング装置は、既に市販されている。

次に、図８に示すように、レジスト・マスクＲＳ１を、レジスト・アッシングによって除去した後、図９に示すように、第１シリコン層１１及び縦孔１１２、１１３内に絶縁膜１１１を形成する。この絶縁膜１１１は、例えば、シリコン窒化膜であり、プラズマＣＶＤ法を適用することによって形成することができる。

次に、図１０に示すように、溶融金属充填法を適用して、第１シリコン層１１に設けた縦孔１１２、１１３内に溶融金属を流し込み、凝固させることにより、貫通電極２（詳しくは貫通部２２）及び柱状ヒートシンク３（詳しくは柱状部３２）を形成する。この溶融金属充填法においては、縦孔１１２、１１３内に流し込まれた溶融金属に、機械的な力、例えばプレス板を用いたプレス圧、射出圧または転圧を印加しながら、冷却し、凝固させる。これにより、巣、空隙、空洞のない緻密な構造を持つ貫通電極２を、短時間で、効率よく形成することができる。

貫通部２２及び柱状部３２を、溶融金属充填法を用いて形成する場合に用いられる金属材料の主なものとしては、Ｂｉ、Ｉｎ、Ｓｎ、Ｃｕ、Ａｇを例示することができる。特に、Ｂｉを含有させると、Ｂｉの持つ凝固時の体積膨張特性により、縦孔１１２、１１３の内部で、空洞や空隙を生じることのない緻密な貫通部２２及び柱状部３２を形成することができる。また、低融点材料であるＢｉと、Ｓｎ、ＣｕまたはＡｇとの組み合わせにより、凝固点が低く、融解点の高い貫通部２２及び柱状部３２を形成することが可能である。もっとも、Ｂｉ等を含有させると、電気抵抗、熱抵抗が増大する傾向にあるので、要求される電気抵抗値を満たす限度で、Ｂｉを使用することが好ましい。溶融金属としては、上述した金属材料を用いて、粒径１μｍ以下の多結晶体の集合体でなる粒子（ナノ粒子）の粉体を溶融したものを用いることができる。

次に、図１１に図示するように、基板１を反転させ、第２シリコン層１３を上側にして、第２シリコン層１３の表面でフォト・リソグラフィ工程を実行し、電子素子を取り付ける凹部を形成するためのレジスト・マスクＲＳ２を形成する。そして、図１２に図示するように、第２シリコン層１３にデープ・エッチング処理を実行することにより、内側面に勾配を付した凹部１３１を形成する。デープ・エッチング処理は、絶縁層１２に到達するように実行する。絶縁層１２が、ＢＯＸ層等の酸化層でなる場合は、この絶縁層１２がデープ・エッチングに対する阻止層として働くので、凹部１３１の深さが、第２シリコン層１３から絶縁層１２までの深さ、即ち、第２シリコン層１３の層厚によって定まる画一的な値になるので、凹部１３１の深さの工程管理が極めて容易になる。

次に、図１３に図示するように、レジスト・マスクＲＳ２をレジスト・アッシングによって除去した後、図１４に図示するように、例えばプラズマＣＶＤ等によって、第２シリコン層１３及び凹部１３１の表面に、絶縁膜１３２を形成する。この絶縁膜１３２は、例えばシリコン窒化膜として形成する。

次に、図１５に図示するように、絶縁膜１３２の表面に、例えば、スプレー法等によって、感光性レジストＲＳ３を塗布し、フォト・リソグラフィ工程を実行することにより、図１６に図示するように、貫通部２２の真上に開口部ＨＬ１を持つレジスト・マスクＲＳ３を形成する。

次に、図１７に図示するように、開口部ＨＬ１を通して、その底部にある絶縁膜１３２、絶縁層１２及び絶縁膜１１１を、ドライ・エッチングで除去することにより、貫通部２２に連なる開口部ＨＬ２を開ける。この後、図１８に図示するように、レジスト・マスクＲＳ３を除去する。

次に、Ｔｉ−Ａｕ系無電解メッキ処理を施すことにより、図１９に示すように、貫通部２２の両端に、Ｔｉ−Ａｕ系無電解メッキ膜による端子部２１及び素子接続部２３を形成し、柱状部３２の端部に端子部３１を形成した回路基板が得られる。

上述したように、基板１の第１シリコン層１１をエッチングして、絶縁層１２に到達する縦孔１１２、１１３を、複数形成した後、第１シリコン層１１の表面及び縦孔１１２、１１３の内面にシリコン窒化膜またはシリコン酸化膜を形成し、縦孔１１２、１１３の内部に、溶融金属を充填し、凝固させる工程を含むことにより、本発明に係る回路基板、更には、電子デバイスを効率よく製造することができる。

以上、好ましい実施例を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種種の変形態様を採り得ることは自明である。

１ 基板
１１ 第１基板層
１２ 絶縁層
１３ 第２基板層
２ 貫通電極
３ 柱状ヒートシンク
４ 電子素子

Claims (8)

1. 基板と、凹部と、貫通電極と、複数の柱状ヒートシンクとを含む回路基板であって、
   前記基板は、第１基板層、絶縁層及び第２基板層を、この順序で積層した構造を含み、
   前記凹部は、電子素子を取り付ける部分であって、前記第２基板層の表面の面内に設けられており、
   前記貫通電極は、前記第１基板層及び前記絶縁層を貫通し、端部が前記凹部の底面に露出しており、
   前記柱状ヒートシンクのそれぞれは、前記第１基板層の厚み方向に設けられた縦孔内に充填されており、
   前記縦孔は、前記第１基板層を貫通して前記第１基板層と前記絶縁層との境界で止まるように設けられ、前記基板を平面視して、所定の面積占有率をもって前記凹部の周りに分布している、
   回路基板。
2. 請求項１に記載された回路基板であって、前記基板は、ＳＯＩ基板である、回路基板。
3. 請求項２に記載された回路基板であって、前記絶縁層は、埋め込み酸化層である、回路基板。
4. 請求項１乃至３の何れかに記載された回路基板であって、前記貫通電極及び前記柱状ヒートシンクは、溶融凝固金属体でなる、回路基板。
5. 回路基板と、電子素子とを含む電子デバイスであって、
   前記回路基板は、請求項１乃至４の何れかに記載されたものであり、
   前記電子素子は、前記凹部に配置されている、
   電子デバイス。
6. 請求項５に記載された電子デバイスであって、前記電子素子は、能動素子、受動部品またはそれらを組み合わせた複合素子を含む、電子デバイス。
7. 請求項５に記載された電子デバイスであって、前記電子素子は、発光素子、メモリ、論理ＩＣ、デジタル回路素子もしくはアナログ回路素子またはそれらの組み合わせを含む、電子デバイス。
8. 請求項１乃至４の何れかに記載された回路基板を製造する方法であって、
   前記第１基板層、前記絶縁層及び前記第２基板層を、この順序で積層した基板を準備し、
   前記基板の前記第１基板層をエッチングして、前記絶縁層に到達する縦孔を、複数形成し、
   前記第１基板層の表面及び前記縦孔の内面に窒化膜または酸化膜を形成し、
   前記縦孔の内部に、溶融金属を充填し、凝固させる、
   工程を含む製造方法。

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