KR20110007109A - 절연 트랜지스터 및 다이오드 - Google Patents

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KR20110007109A
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insulating
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도날드 알. 디즈니
리차드 케이. 윌리엄스
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어드밴스드 아날로직 테크놀로지스 인코퍼레이티드
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Abstract

여러 IC 장치에서, 특히 트랜지스터는 플로어 절연 영역과 기판의 표면에서 플로어 절연 영역으로 연장하는 트렌치를 포함하는 절연 구조체 안에 형성된다. 트렌치는 유전체 물질로 충전되거나 유전체 레이어로 라이닝된 트렌치의 벽을 가진 중심 부분에 전도성 물질을 포함해도 좋다. 트렌치 너머로 플로어 절연 영역을 연장하는 것과 가드 링을 사용하는 것, 및 드리프트 영역을 형성하는 것에 의해 절연 구조체를 종단하는 여러 방법이 설명된다.

Description

절연 트랜지스터 및 다이오드{ISOLATED TRANSISTORS AND DIODES AND ISOLATION AND TERMINATION STRUCTURES FOR SEMICONDUCTOR DIE}
본 발명은 절연 트랜지스터 및 다이오드와 반도체 다이를 위한 절연 및 종단 구조체에 관한 것이다.
본 출원은 2008년 2월 14일 출원된 미국 특허 출원 제12/069,941호의 CIP 출원이다.
본 출원은 2007년 8월 8일 출원된 미국 특허 출원 제11/890,993호의 CIP 출원이다. 미국 특허 출원 제11/890,993호는 2006년 5월 31일 출원된 미국 특허 출원 제11/444,102호의 계속 출원이고, 다음 출원들의 CIP출원이다: (a) 2002년 8월 14일 출원된 미국 특허 출원 제10/218.668호, 현재 미국 특허 제6,900,091호의 분할 출원인 2004년 8월 14일에 출원된 미국 특허 출원 제10/918,316호, 및 (b)2002년 8월 14일에 출원된 미국 특허 출원 제10/218,678호, 현재 미국 특허 제6,943,426호의 분할 출원인 2005년 8월 15일 출원된 미국 특허 출원 제11/204,215호. 위 출원 및 특허 각각은 전체로서 참조로 여기 포함된다.
반도체 집적 회로(integrated circuit,IC) 칩의 제작 시, 상이한 장치를 반도체 기판으로부터 그리고 서로로부터 전기적으로 절연하는 것이 자주 필요하다. 장치 사이에 측면 절연을 제공하는 하나의 방법은 질화 실리콘과 두꺼운 산화물 레이어가 마스크의 개구에 열적으로 성장하도록 칩 표면이 비교적 경질 재료로 마스킹되는 잘 알려진 LOCOS(Local Oxidation Of Silicon) 프로세스이다. 다른 방법은 실리콘 안에 트렌치를 에칭하고 그 다음 트렌치 절연으로 역시 잘 알려진 실리콘 산화물과 같은 유전체 물질로 트렌치를 충전하는 것이다. LOCOS와 트렌치 절연 모두 장치 사이에서 원하지 않는 표면 전도를 방지할 수 있지만 완전히 전기적으로 절연하는 것을 용이하게 하지는 않는다.
완전한 전기적 절연이 바이폴라 접합 트랜지스터를 포함하는 임의 타입 트랜지스터와 전력 DMOS 트랜지스터를 포함하는 여러 MOS(metal-oxide-semiconductor) 트랜지스터를 집적하는 데 필요하다. 완전 절연은 CMOS 제어 회로가 작동 동안 기판 전위를 훨씬 초과하는 전위로 플로팅하는 것을 허용하는 것 또한 요구된다. 완전 절연은 아날로그, 전력, 및 혼합 신호 IC의 제작에 특히 중요하다.
종래의 CMOS 웨이퍼 제작은 높은 밀도의 트랜지스터 집적을 제공하지만, 그 제작된 장치의 완전한 전기적 절연이 용이하지 않다. 특히, P-타입 기판 안에 제작되는 종래의 CMOS 트랜지스터 쌍에 포함되는 NMOS 트랜지스터는 기판으로 쇼트되는 P-웰 "바디" 또는 "백-게이트"를 가진다. 이 제한은 실질적이고 하이-측 스위치, 아날로그 패스 트랜지스터, 또는 양방향 스위치로 NMOS를 사용하지 못하게 한다. 이는 또한 전류 감지를 보다 어렵게 하고 보다 강력한 애벌런치의 NMOS가 되는 데 필요한 통합 소스-바디 쇼트를 사용하지 못하게 한다. 또한, 종래의 CMOS 내의 P-타입 기판이 가장 음의 온-칩 전위("접지"로 정해짐)로 정상적으로 바이어스되므로, 모든 NMOS는 필수적으로 원하지 않는 기판 노이즈를 겪게 된다.
집적 장치의 완전 전기 절연은 일반적으로 삼중 확산, 에피택셜 접합 절연, 또는 유전체 절연을 사용하여 달성되어 왔다. 완전 전기 절연의 가장 일반적인 형태는 접합 절연이다. 유전체 절연만큼 이상적이지는 않으나, 산화물이 각 장치 또는 회로를 둘러싸는 경우, 접합 절연이 제작비와 절연 성능 사이에서 역사적으로 최고의 타협을 제공하였다.
종래의 접합 절연의 경우, 전기 절연 CMOS는 사방에 P-타입 물질을 가지는 완전 절연된 N-타입 에피택셜 아일랜드를 형성하도록 P-타입 기판에 전기적으로 연결하는 깊은 P-타입 절연의 환상 링에 의해 둘러싸인 P-타입 기판 위에 N-타입 에피택셜 레이어의 성장을 포함하는 복합 구조체를 필요로 한다. 에피택셜 레이어의 성장은 느리고 시간이 소요되어, 반도체 웨이퍼 제작에서 가장 비용이 많이 소요되는 단일 단계를 대표한다. 절연 확산 또한 비용이 많이 소요되고 연장된 기간(18시간까지) 동안 고온 확산을 사용하여 수행된다. 기생 장치를 억제할 수 있도록, 강하게 도핑된 N-타입 매장 레이어(NBL, N-type buried layer)가 또한 마스킹 되고 선택적으로 에피택셜 성장 전 도입되어야 한다.
에피택셜 성장과 절연 확산 동안 상방-확산을 최소화하도록, As 또는 Sb와 같은 저속 디퓨저가 NBL을 형성하는 데 선택된다. 그러나 에피택셜 레이어 성장 전, 이 NBL레이어는 그 표면 농도를 감소시키도록 충분히 깊게 확산되어야 하고, 그렇지 않으면, 에피택셜 성장의 농도 제어가 부정적인 영향을 받게 될 것이다. NBL이 저속 확산자로 구성되기 때문에, 이 프리-에피택시 확산 프로세스는 10 시간 이상 소요될 수 있다. 종래의 CMOS 프로세스에 비해 절연 접합의 제작 프로세스에 상당한 시간과 복잡성을 더하기 때문에, 절연이 완료된 후에만, 종래의 CMOS 제작이 시작될 수 있다.
접합 절연 제작 방법은 깊은 확산 접합을 형성하고 에피택셜 레이어를 성장시키는 고온 프로세싱에 좌우된다. 이들 고온 프로세스는 고비용이고 실시가 용이하지 않고 큰 반지름의 웨이퍼 제작과 맞지 않으며, 장치의 전기적 성능에 여러 실질적 변화의 표현, 및 높은 트랜지스터 집적 밀도를 어렵게 한다. 접합 절연의 다른 단점은 절연 구조체에 의해 장소가 낭비되고 그렇지 않으면 활성 트랜지스터 또는 회로 제작이 가능하지 않다는 것이다. 다른 문제로는, 접합 절연으로, 설계 규칙(및 낭비되는 장소의 크기)이 절연 장치의 최대 전압에 좌우된다는 것이다. 분명히, 종래의 에피택셜 접합 절연은 그 전기적인 이익에도 불구하고, 혼합된 신호 및 전력 IC를 위한 실행 가능한 기술적 옵션을 남겨두기 위해 너무 장소를 낭비한다.
IC 장치 절연을 위한 다른 방법이 본 명세서에서 참조로서 인용되는 미국 특허 제6,855,985호에 설명된다. 완전 절연된 CMOS, 바이폴라 및 DMOS (BCD) 트랜지스터를 위해 위에 포함되는 모듈 프로세스는 고온 확산 또는 에피택시 없이 달성될 수 있다. 이 모듈 BCD 프로세스는 사실상 고온 프로세싱이 필요없는 자체-형성 이온 구조체를 생산하는 컨투어된 산화물을 통해 고-에너지(MeV) 이온 임플란트를 사용한다. 이 저온의 저렴한 프로세스는 고온 프로세스가 적용되지 않으므로 도펀트 재분산을 겪지 않거나 아주 작게 겪는 “임플란트된 것 같은” 도펀트 프로파일의 이익이 있다.
LOCOS 필드 산화를 통해 임플란트된 도펀트는 복수-전압 CMOS, 바이폴라 트랜지스터, 및 다른 일반 P-타입 기판 장치를 절연하고 둘러싸기 위해 차례로 사용되는 등각 절연 구조체를 형성한다. 동일한 프로세스가 바이폴라 트랜지스터와 여러 이중 접합 DMOS 전력 장치 가능하고, 등각을 이용해 맞춰지고 연쇄되는 도우즈(dose)와 에너지를 다르게 한 모든 이온 임플란트에서 가능하다.
이 “에피-없는” 저온의 저렴한 기술이 비-절연 에피택셜 접합 절연 프로세스에 많은 장점을 가지더라도, 몇 가지 경우 그 LOCOS에 대한 신뢰성이 더 작은 치수와 더 높은 트랜지스터 밀도로 계측하는 능력에 제한을 지울 수도 있다. 모듈 BCD 프로세스 기반의 LOCOS에서 등각 이온 임플란트의 원리는 더 두꺼운 산화물 레이어를 통한 임플란트에 의해 도펀트 원자가 실리콘 표면에 더 가깝게 배치되고 더 얇은 산화물 레이어를 통한 임플란트에 의해, 임플란트된 원자가 표면에서 멀리 실리콘 안에 더 깊이 배치될 것이라는 것이다.
설명한 바와 같이, LOCOS로 컨투어된 임플란트로 전체-절연 BCD 프로세스는, 0.35 미크론 기반 기술을 사용하여 용이하게 실행되지만, 더 작은 치수와 더 타이트한 라인 너비로 계측될 때 문제를 만날 수도 있다. CMOS 트랜지스터 집적 밀도 개선을 위해, 필드 산화물 레이어의 새부리 테이퍼를 더 수직 구조체로 감소시키는 것이 장치가 더 높은 패키지 밀도를 위해 더 가깝게 배치될 수 있으므로 바람직할 수도 있다. 좁은 LOCOS 새부리는 그러나 절연 측벽의 폭을 좁아지게 할 수도 있고 절연 품질을 희생시킬 수도 있다.
이 문제들이 상당한 상황에서, 저온의 저렴하고 무-에피 IC 프로세스를 사용하는, 그러나 보다 컴팩트한 절연 구조체를 가능하게 하는 위에 설명된 좁은 측벽 문제를 해결한, 완전 절연 IC 장치, 특히 고-전압 장치를 위해 새로운 전략을 가지는 것이 바람직하다.
본 발명에 따른 실시예는 에피택셜 레이어를 포함하지 않는 제 1 전도 타입의 반도체 기판 안에 일반적으로 형성된다. 측면 절연 DMOS 트랜지스터(LDMOS)의 실시예는 제 2 전도 타입의 플로어 절연 영역, 상기 기판의 표면에서 상기 플로어 절연 영역으로 연장하는 유전체-충전 트렌치를 포함하고, 상기 트렌치와 상기 플로어 절연 영역은 상기 기판의 절연 포켓을 형성한다. LDMOS는 LDMOS의 바디 역할을 하는 절연 포켓 내의 제 1 전도 타입의 웰을 포함하고, 상기 웰은 얕은 부분과 딥 부분을 포함하고, 상기 얕은 부분은 상기 기판의 상기 표면에 인접하여 위치하고, 상기 딥 부분은 상기 얕은 부분 아래에 위치하고, 상기 얕은 부분은 제 1 도핑 농도를 가지고, 상기 딥 부분은 상기 제 1 도핑 농도보다 큰 제 2 도핑 농도를 가진다.
절연 LDMOS의 제 2 실시예에서, 트렌치는 중심 부분에 전도성 물질을 포함하고, 트렌치의 벽은 유전체 물질로 라이닝된다. 절연 포켓은 드레인 영역에 인접하는 제 2 전도 타입의 드리프트 영역과 절연 포켓 내의 기판의 표면에 인접하는 STI 구조체를 포함하고, STI 구조체는 그 측면과 바닥 위에서 드리프트 영역에 의해 둘러싸인다. 절연 포켓은 소스 영역 및/또는 드레인 영역 아래에 제 1 전도 타입의 침강된 스냅백 제어 영역 또한 포함해도 좋다.
본 발명에 따른 절연 유사-수직(quasi-vertical) DMOS(QVDMOS)에서, 트렌치는 중심 영역에 전도성 물질을 포함하고, 트렌치의 벽은 유전체 물질로 라이닝된다. 상기 절연 포켓은 기판의 표면에서 상기 제 2 전도 타입의 소스 영역을 포함한다. 전류는 소스 영역에서 게이트 아래 놓인 채널 영역을 통해 수평으로 흐르고, QVDMOS의 드레인에 포함되는 플로어 절연 영역으로 수직으로 흐른다.
본 발명에 따른 절연 JFET(junction field-effect transistor)에서, 트렌치는 중심 영역에 전도성 물질을 포함하고, 트렌치의 벽은 유전체 물질로 라이닝된다. 절연 포켓은 제 1 전도 타입의 소스와 드레인 영역을 포함하고, 기판 표면에서 제 2 전도 타입의 탑 게이트 영역을 포함한다. 제 1 전도 타입의 채널 영역은 플로어 절연 영역과 탑 게이트 영역의 바닥 사이에 위치한다.
절연 JFET의 제 2 실시예에서, 절연 포켓은 제 2 전도 타입의 소스와 드레인 영역과, 기판의 표면에서 제 1 전도 타입의 탑 게이트 영역, 및 상기 기판 내에 침강되는 제 1 전도 타입의 바닥 게이트 영역을 포함한다. 제 2 전도 타입의 채널 영역은 탑 게이트 영역의 바닥과 바닥 게이트 영역의 상부 경계 사이에 위치한다.
본 발명에 따른 공핍-모드 MOSFET에서, 트렌치는 중심 영역에 전도성 물질을 포함하고, 트렌치의 벽은 유전체 물질로 라이닝된다. 절연 포켓은 제 2 전도 타입의 소스 및 드레인 영역을 포함하고, 게이트 아래의 채널 영역의 도핑 농도는 기판의 백그라운드 도핑 농도와 실질적으로 동일하다. 충격 이온화를 감소시키고 스냅백을 억제하기 위하여, 제 1 전도 타입의 침강된 영역이 게이트 아래에 적어도 부분적으로 형성되어도 좋다.
본 발명에 따른 절연 다이오드에서, 절연 포켓은 제 1 전도 타입의 애노드 영역을 포함한다. 플로어 절연 영역은 다이오드의 캐소드 역할을 하고 트렌치 내의 전도성 물질을 통해 접촉된다.
본 발명은 절연 포켓 외측의 트렌치를 경계하는 영역을 위한 종단 구조체 또한 포함한다. 제 1 전도 타입의 가드 링이 절연 포켓 외측의 기판의 표면에 형성되어도 좋고, 플로어 절연 영역은 트렌치의 외측 에지를 너머 측면으로 연장해도 좋다. 제 1 전도 타입의 침강 영역은 가드 링 아래에 형성되어도 좋다. 제 2 전도 타입의 드리프트 영역은 기판의 표면과 절연 포켓 외측의 트렌치에 인접하여 형성되어도 좋다. 유전체 물질을 포함하는 하나 이상의 추가 트렌치가 드리프트 영역 또는 트렌치와 가드 링 사이의 기판에 형성되어도 좋다.
도 1은 완전 절연 N-채널 측면 DMOS(LDMOS)의 단면도를 도시한다.
도 2는 절연 N-채널 LDMOS의 다른 실시예의 단면도를 도시한다.
도 3은 절연 N-채널 유사 수직 DMOS(LDMOS)의 단면도를 도시한다.
도 4는 절연 P-채널 JFET의 단면도를 도시한다.
도 5는 절연 N-채널 JFET의 단면도를 도시한다.
도 6은 N-채널 공핍-모드 MOSFET의 단면도를 도시한다.
도 7은 절연 다이오드의 단면도를 도시한다.
도 8은 절연 제너 다이오드의 단면도를 도시한다.
도 9a-9d는 표면 전기장을 제어하고 대전 및 다른 시간 의존적인 표면에 관한 현상을 감소시키는 종단 구조체의 단면도를 도시한다.
도 1 은 본 발명에 따라 만들어지고 에피택셜 피착 또는 고온 확산 필요 없이 제작되는 완전 절연 N-채널 LDMOS(400)의 개략적인 단면을 도시한다. LDMOS(400)는 절연 P-타입 영역(464) 안에 제작된다. P-타입 영역(464) 및 P-타입 영역(464) 안에 제작된 LDMOS(400)는 고-에너지 임플란트된 N-타입 플로어 절연 영역(462) 및 유전체-충전 트렌치(463A,463B)에 의해 P-타입 기판(461)으로부터 절연된다.
N-채널 LDMOS(400)는, 임플란트된 N-타입 LDD(lightly-doped drain)에 의해 게이트(474)로부터 이격되고 LDD(476) 영역에 의해 트렌치(463B)에 의해 이격되는 N+드레인 영역(468B), 바람직하게 폴리실리콘 및/또는 규화물을 포함하는 게이트(474), 게이트 산화물 레이어(472), N+ 소스 영역(468A), LDMOS(400)의 바디 영역을 포함하는 P-타입 웰(465)을 접촉하는 P+바디 접촉 영역(476)을 포함한다. P-타입 웰(465)은 적어도 상부 부분(465)과 하부 부분(465B) 또는 에너지와 도우즈가 변화하는 임플란트를 포함하는 임의 개수의 영역을 포함해도 좋다. P-타입 웰(465)의 더 깊은 부분(465B)은 바람직하게 P-타입 웰(465)의 상부 부분(465A)보다 더 높은 도핑 농도를 가져도 좋다.
측벽 스페이서(473)와 약하게 도핑된 소스 연장(471)은 CMOS 제작의 산물이고 DMOS(400)의 적절한 동작을 위해 유익하게 요구되지는 않는다. 그 비교적 높은 도핑 농도 때문에, LDMOS(400) 상의 소스 연장(471)의 영향은 무시할 수 있다.
플로어 절연 영역(462)은 N-타입 웰(466) 및 N+접촉 영역(468D)을 통해 상기 기판(461)의 상기 표면으로부터 전기적으로 접촉된다. 웰(466)은 트렌치(463A,3463C)에 의해 경계 지워진 영역 내에 위치한다. 명백하듯이, 트렌치(463B,463C)는 닫힌 형태의 형상에서 단일 트렌치의 일부여도 좋고, 트렌치(463A)는 트렌치(463B,463C)에 의해 둘러싸인 기판(461)의 부분을 소스 영역(468A), 드레인 영역(468B) 및 P-타입 웰(465)을 포함하는 제 1 섹션과 웰(466)을 포함하는 제 2 섹션으로 나누어도 좋다.
DN 플로어 절연 영역(462)은 DMOS 드레인 영역(468B), P-타입 웰(464), 기판(461)의 전위, 또는 몇몇 다른 고정 또는 가변 전위로 전기적으로 바이어스되어도 좋다. 플로어 절연 영역(462)과 드레인 영역(468B) 사이의 최대 전압차는 플로어 절연 영역(462)과 드레인 영역(468B) 사이의 N-I-N 펀치-스루 브레이크다운 전압으로 제한되지만, 플로어 절연 영역(462)과 P-타입 웰(465) 사이의 최대 전압 차는 플로어 절연 영역(462)과 P-타입 웰(465) 사이의 P-I-N 리치-스루 브레이크다운 전압으로 설정된다. 일 실시예에서, 플로어 절연 영역(462) 및 드레인 영역(468B)은 전기적으로 함께 쇼트되고, N-I-N 펀치-스루 브레이크의 가능성을 제거하고, LDMOS(400)의 B VDss를 P-타입 웰(465)과 DN 플로어 절연 영역(462) 사이의 P-I-P 애벌런치 브레이크다운 전압으로 한정한다. 다른 실시예에서, 플로어 절연 영역(462)과 기판(461)은 전기적으로 함께 쇼트되어서, P-타입 웰(465)이 접지 이하로, 즉, 기판(461)보다 더 음의 전위로 바이어스될 수 있다. 다른 대안은 플로어 절연 영역(462)을 “플로팅”하는 것인데, 그 경우, 플로어 절연 영역(462)의 전위는 N-I-N 펀치-스루가 N+ 드레인 영역(468B)에 발생할 때까지 변경될 수 있고, 그래서, 플로어 절연 영역(462)의 전위는 드레인 영역(468)의 전위를 따를 것이다.
절연 N-채널 LDMOS(400)는 비대칭이지만, 중심에서 N+드레인 영역(468B)으로 대칭으로 구축되어도 좋다. 대안으로, LDMOS(400)는 중심에서 P-타입 웰(465)로 구축될 수 있다.
다른 실시예에서, LDMOS(400)의 외부 에지는 트렌치(463B,463C)와 일치할 수 있지만, 드레인 영역(468B)의 전위에 바이어스되는 N-타입 종단 영역(478)은 트렌치(463C)를 둘러싸고 기판(461)에 비해 LDMOS(400)의 브레이크 다운 전압을 증가시켜도 좋다. 트렌치(463B,463C)가 닫힌 형태의 형상이면, 종단 영역(478)은 트렌치(463B,463C)의 전체 외주부에 인접하여 놓여도 좋다. LDMOS(400)는 또한 P+기판 접촉 영역(474) 및/또는 딥 임플란트된 P-타입 영역(475)에 의해 둘러싸여도 좋다
도 2 는 딥 임플란트 N-타입 플로어 절연 영역(360) 및 충전 트렌치(361)에 의해 P-타입 기판(341A)으로부터 절연되는 P-타입 영역(941B) 내에 제작되는 절연 N-채널 측면 DMOS(300)의 개략적인 단면을 도시한다. 바람직한 실시예에서, 충전 트렌치(361)는 측면 절연을 제공하는 LDMOS(300)를 둘러싸여지고, 플로어 절연 영역(360)은 수직 절연을 제공한다. 트렌치(361)는 절연 측벽(364)에 의해 측면이 둘러싸인 전도성 중심 부분(363)을 포함하고, 이는 전도성 중심 부분(363)을 절연한다. 전도성 중심 부분(363)은 상호 연결의 편의를 위해 기판(341A)의 표면과 플로어 절연 영역(360) 사이에 전기 접촉을 제공한다.
LDMOS(300)는 게이트 유전체 레이어(362) 상부에 배치되는 게이트(355)에 의해 둘러싸이는 N-타입 드리프트 영역(342)과 중심 N+드레인 영역(348B)을 포함한다. 바람직한 실시예에서, 전용 임플란트가 LDMOS(300)의 최적화된 성능을 위해 그 도핑 프로파일을 맞추기 위하여, 드리프트 영역(342)을 형성하는 데 사용된다. 다른 실시예에서, 다른 CMOS 장치와 공유되는 N-타입 웰은 전용 드리프트 영역(342)을 대신할 수 있어 LDMOS(300)의 성능을 절충하지만 프로세싱 비용은 감소시킨다.
게이트(355)는 드리프트 영역(342)의 일부를 오버랩하고 N+소스 영역(348A)과 P+바디 접촉 영역(347)으로 둘러싸인다. 바람직하게 비-가우스 또는 비-단조 도핑 농도 프로파일을 가지는 붕소 체인 임플란트된 영역을 포함하는 P-타입 웰(343)은 게이트(355)를 언더랩하고 LDMOS(300)의 바디 영역을 형성한다. P-타입 웰(343)은 적어도 상부 부분(343A)과 하부 부분(343B) 또는 에너지와 도우즈가 변화하는 임플란트를 포함하는 임의 개수의 영역을 포함하는 비-단조 도핑 프로파일을 포함해도 좋다. P-타입 웰(343)의 하부 부분(343B)은 바람직하게 P-타입 웰(343)의 상부 부분(465A)보다 더 높은 도핑 농도를 포함한다. 도 2에 도시된 실시예에서, P-타입 웰(343)의 단부는 드리프트 영역(342)으로부터 측면으로 이격된다. 결과적으로, LDMOS(300)의 채널은 LDMOS(300)의 임계 전압을 설정하고 펀치-스루 브레이크다운을 방지하는 P-타입 웰(343)의 더 강한 농도와 애벌런치 브레이크다운 전압을 결정하고 LDMOS(300)의 이온화에 영향을 미치는 영역(341B)의 더 약한 농도의 두 도핑 농도를 가진다. 다른 실시예에서, P-타입 웰(343)은 드리프트 영역(342)에 접하고, 그 경우, LDMOS(300)의 채널은 P_타입 웰(343)의 도핑 농도와 동일한 단일 도핑 농도를 가진다.
드리프트 영역(342)은 부분적으로 STI 구조체(346), 즉 실리콘 산화물로 충전된 얕은 트렌치 아래에 배치된다. 드리프트 영역(345) 위에 STI(346)를 포함하는 하나의 이익은 도펀트가 트렌치의 형성 동안 제거되기 때문에 STI(346) 아래의 드리프트 영역(342)의 순 통합 전하가 감소되는 것이다. 원자/cm2의 단위로 측정되는 드리프트 영역(342)의 순 통합 전하는 즉, STI(346)의 바닥에 인터페이스하는 실리콘 산화물에서 드리프트 영역(342)의 바닥까지의 드리프트 영역(342)의 도펀트 농도의 적분이다.
Figure pct00001
변수 α는 STI(346) 형성 후 남은 드리프트 영역(342)에 임플란트된 정산 전하, 즉, STI(346)를 잡는 트렌치의 에칭에 의해 제거되지 않는 도펀트의 퍼센트를 나타낸다. 감소된 전하는 게이트(355) 아래의 표면 전기장에, 그리고 게이트(355)의 필드 플레이트 효과와 관련하여 감소를 일으키고, 충격 이온화와 핫 캐리어 손상의 위험을 감소시킨다.
브레이크 다운의 위치와 충격 이온화의 크기를 제어하는 것은 신뢰할 수 있고 강력한 고전압 파워 LDMOS 장치를 제작하는데 중요한 고려사항이다. LMOS(300) 내의 바디 영역(343)의 포함은, 소스 영역(348A)으로 표시되는 이미터, 바디 영역(343) 및 영역(341B)으로 표시되는 베이스, 및 드리프트 영역(342) 및 드레인 영역(348B)으로 표시되는 콜렉터를 포함하는, LDMOS(300)에 존재하는 기생 측면 NPN 바이폴라 트랜지스터의 게인을 제한하는 것에 의해, 펀치-스루 브레이크 다운을 방지하고 바이폴라 주입과 스냅백으로의 LDMOS(300)의 감응성을 감소시킨다. LDMOS(300)의 바디는, 그러나, 드리프트 영역(342) 내의 국지화된 충격 이온화의 결과인 백그라운드 도핑 농도의 조정으로 인한 스냅백을 방지할 수 없다.
본 발명에 따라, 두 가지 방법이 스냅백 제어에 사용된다. 첫번째로, 다시 도 2를 참조하면, 임플란트된 딥 P-타입 영역(365)은 소스 영역(348A) 아래 배치되고 게이트 아래 전기장을 억제하고 높은 전류 밀도의 영역으로부터 떨어져 고 전기장 구획을 이동하는 데 사용된다. 이 접근은 “표면 차폐”로 본 상세한 설명에서 불러도 좋고 딥 P-타입 영역(365)은 표면 차폐 영역으로 불러도 좋다. 두번째 접근은 LDMOS(300)의 최대 드레인 전압을 스냅백의 온 설정 이하의 전압으로 클램핑하여 스냅백 현상이 발생하지 않도록 하는 것이다. 이 방법은 본 설명에서 “드레인 클램핑”으로 부르고 드레인 영역(348B) 아래 DP 영역(366)의 포함에 의해 수행되어도 좋다. DP 영역(366)은 드레인 영역(348B) 아래 수직 전기장이 크게 되도록, 즉, 핫-캐리어 민감 게이트 유전체 레이어(362)로부터 멀리 떨어져 비-표면, 애벌런치 브레이크 다운하도록 집중한다. DP 영역(3660은 드레인 클램핑 영역으로 불러도 좋다.
측면 DMOS 트랜지스터의 대안은 유사-수직 DMOS 트랜지스터이다. 측면 DMOS에서, 전류는 측면으로, 즉, 웨이퍼 표면에 수평으로, 약하게 도핑된 드리프트 영역을 통해 흐른다. 유사-수직 DMOS 전류는 측면으로 그리고 수직으로, 즉, 실질적으로 웨이퍼 표면에 수직으로 흐른다. 전류는 장치의 DMOS 표면 채널 영역에서 강하게 도핑된 표면 안으로 하방으로 흐르는데, 측면으로 흐르고, 그 다음 드레인 접촉으로 다시 수직으로 흐르므로, 이름이 “유사-수직”이다.
N-채널 유사-수직 DMOS(QVDMOS) 트랜지스터(500)의 개략적 단면이 도 3에 도시된다. 이 장치는 바람직하게 일련의 스트라이프 또는 폐쇄 도형 형태로 저장되는 게이트(510), N+소스 영역(506), P-타입 바디 영역(504), P+바디 접촉 영역(505)을 포함한다. P-바디 영역은 QVDMOS(500)의 영역을 포함하고 P-타입 기판(511) 안에 침강되고 QVDMOS(500)의 드레인에 포함되는 N-타입 플로어 절연 영역(501) 위로 오버랩하는 N-타입 웰(502) 내부에 형성된다.
충전 트렌치(507)는 측면으로 QVDMOS(500)를 둘러싸 기판(500) 안에 제작되는 다른 장치로부터 절연을 제공한다. 충전 트렌치(507)는 기판(500)의 표면에서 플로어 절연 영역(501)으로 연장하는 중심 부분 안에 전도성 물질(508)을 가진다. 전도성 물질(508)은 트렌치(507)의 측벽을 라이닝하는 절연 물질(509)로 측면이 둘러싸여, 전도성 물질(508)은 N-웰(502) 및 기판(511)으로부터 전기적으로 절연된다. QVDMOS(500)가 온 상태에 있을 때, 전자 전류는 N+소스 영역(506)으로부터 P-바디 영역(504)의 표면에 형성된 채널을 통해 측면으로 흐르고, N-웰(502)을 통해 수직 하방으로 흐르고, 플로어 절연 영역(501)을 통해 측면으로 흐르고, 충전 트렌치(507) 내의 전도성 물질(508)을 통해 수직 상방으로 흐른다. 그러므로, 소스 영역(506)과 드레인(플로어 절연 영역(501))으로의 접촉은 기판(511)의 표면으로부터 용이하게 달성된다.
P-바디 영역(504)은 게이트(510) 형성 전에 임플란트되어도 좋고 그 경우, 게이트(510)에 자체-정렬되지 않을 것이다. 대안으로, P-바디 영역(504)은 게이트(510) 형성 후, P-바디 영역(504)이 게이트(510)의 에지에 자체-정렬되는 결과를 가지고, 큰 각도 틸트 임플란트를 사용해서 임플란트되어도 좋다. 큰 각도 틸트 임플란트는 P-바디 영역(504)이 게이트(510)와 고온 확산 필요 없이 비교적 큰 오버랩을 형성하는 것을 허용한다.
QVDMOS(미도시)의 다른 실시예에서, 측벽 스페이서와 N-타입 약하게 도핑된 소스 영역은 동일한 게이트 레이어를 사용한 CMOS 제작의 산출물로, 게이트(505)의 각 에지에 형성되어도 좋다. 전용 게이트 레이어가 도 3에 도시된 바와 같이 게이트(505) 형성에 사용되면, 측벽 스페이서가 장치에 존재하지 않을 것이다. 그러한 경우에, N+소스 영역은 게이트(510)에 자체 정렬될 것이고; 그렇지 않으면, N+ 소스 영역은 측벽 스페이서에 자체 정렬하고 N-소스 연장은 게이트에 자체 정렬한다.
위에서 설명된 기판 차폐 기술 및 드레인 클램핑은 본 발명에 따라 만들어진 임의의 여러 드레인 및 드레인 연장 구조체와 결합될 수 있다.
JFETs 및 공핍 - 모드 MOSFETs
"노멀-오프" 장치인 종래의 강화-모드 MOSFET와는 달리, JFET 및 공핍-모드 MOSFET는 게이트가 소스 전위로 바이어스될 때조차, 드레인 전류를 전도하는데, 즉, VGS=0에서 전도한다. 그러한 장치는 다른 트랜지스터가 아직 동작하지 않을 때, 트랜지스터가 일반적으로 “온”이므로, 스타트-업 회로를 위한 전류 소스를 형성하는 것이 용이하다.
공핍-모드 N-채널 전계 효과 트랜지스터에서, 임계 전압은 ‘0’V 보다 작아서, ‘0’V 또는 더 큰 게이트 조건 VGS≥0으로 바이어스 할 때조차, 장치는 전도 상태에 있게 된다. N-채널 JFET는 JFET의 임계 전압이 그 “핀치-오프 전압” 또는 Vpn으로 불리더라도 ‘0’V 게이트 드라이브에서 또한 “온”이다. N-채널 공핍-모드 장치와 JFET는 그 게이트의 음의 전위로 바이어스에 의해서만 턴오프될 수 있다. 반대로, 양의 게이트 바이어스는 N-채널 장치의 드레인 바이어스를 증가시킨다. N-채널 JFET는, 그러나 그 최대 게이트 드라이브에서 게이트-대-소스 P-N 다이오드의 포워드 바이어스된 전압에 제한된다. P-채널 JFET는 또한 0-V 게이트 드라이브에서 전도하지만 양의 게이트 드라이브, 즉, 소스보다 더 양의 전위에 바이어스된 게이트는 턴오프될 필요가 있다.
P-채널 JFET(100)의 개략적인 단면이 도 4에 도시된다. P-채널 JFET(100)는 N+영역(106)과 옵션으로 N-타입 영역(108)을 포함한S N-타입 탑 게이트, N-타입 플로어 절연 영역(102)을 포함하는 바닥 게이트, P+소스 영역(105), P+드레인 영역(107), P-타입 채널 영역(111)을 포함한다. N-타입 게이트의 길이LG는 바람직하게 1 ~ 20 미크론이고 탑 게이트-N+영역(106) 또는 N-타입 영역(108) 중 더 긴 것의 길이로 정해진다.
JFET(100)는 플로어 절연 영역(102)에 의해 수직으로 및 충전 트렌치(104)에 의해 수평으로 P-타입 기판(101)으로부터 절연된다. 플로어 절연 영역(102)은 JFET(100)의 바닥 게이트 역할을 한다. 기판(101)의 표면으로부터의 전기 접촉은 충전 트렌치(104)의 중심 부분의 전도성 물질(112)에 의해 제공된다. 절연 물질은 전도성 물질(112)을 기판(101)과 P-채널 영역(111)으로부터 절연하도록 전도성 물질(112)을 측면으로 둘러싼다. 바닥 게이트(플로어 절연 영역(102))는 전위 “BG”에서 전기적으로 바이어스되고 이 바닥 게이트 바이어스 BG는 탑 게이트(N+영역 및 N-타입 영역(108))의 전위 “TG”에 비례하여 변화하거나, BG가 고정 전위로 설정되어도 좋다.
JFET(100)의 핀치-오프 전압은 채널 영역(111)의 도핑 농도와 NB 영역(108)과 플로어 절연 영역(102) 사이의 수직 크기에 의해 결정된다. 일 실시예에서, 영역(111)의 도핑 농도는 기판(101)의 도핑 농도와 실질적으로 동일하다. 다른 실시예에서, 영역(111)의 도핑 농도는 JFET(100)의 핀치-오프 전압을 맞추는 추가 도펀트의 임플란트에 의해 증가된다.
얕은 트렌치(110)는 소스(105)와 드레인(107)으로부터 N-타입 영역(108)을 절연하도록 N-타입 영역(108) 주위에 배치되어도 좋다. 바람직한 실시예에서, 트렌치(110)는 트렌치(104)보다 더 얕고 더 좁으므로, 트렌치(110)는 플로어 절연 영역(102)에 접촉하지 않는다. 트렌치(107)는 바람직하게 유전체 물질로 완전히 충전된다.
N-채널 JFET(200)의 개략적인 단면이 도 5에 도시된다. JFET(200)는 N+드레인 영역(203), N-타입 채널 영역(204), P+영역(205)과 옵션으로 P-타입 영역(206)을 포함하는 P-타입 탑 게이트, 절연된 P-타입 포켓(207)과 옵션으로 딥 임플란트된 P-타입 영역(208)을 포함하는 바닥 게이트, 및 P+소스 영역(209)을 포함한다. 바닥 게이트는 P-타입 웰(210) 및 P+바닥 게이트 접촉 영역(211)을 통해 전위 "BG" 에 전기적으로 바이어스된다. 바닥 게이트 바이어스 BG는 탑 게이트의 전위 "TG"와 비례하여 전위가 비례하거나 BG는 고정된 전위에 설정되어도 좋다. JFET(200)의 핀치-오프 전압은 N-채널 영역(204)의 두께와 도핑 농도에 의해 결정된다.
JFET(200)는 N-타입 플로어 절연 영역(202)에 의해 수직으로 및 충전 트렌치(214)에 의해 수평으로 P-타입 기판(201)으로부터 절연된다. 기판(101)의 표면으로부터의 전기 접촉은 충전 트렌치(214)의 중심 부분의 전도성 물질(212)에 의해 제공된다. 절연 물질(213)은 전도성 물질(212)을 기판(201)과 P-타입 영역(210,208,207)으로부터 절연하도록 전도성 물질(212)을 측면으로 둘러싼다.
얕은 트렌치(210)는 소스(209)와 드레인 영역(203)으로부터 탑 게이트(206)를 절연하도록 P-타입 영역(206) 주위에 배치되어도 좋다. 또한, 얕은 트렌치(215)는 P+바닥 게이트 접촉 영역(211)을 채널 영역(204), 소스 영역(209), 및 드레인 영역(203)으로부터 측면으로 절연하는 데 사용되어도 좋다. 바람직한 실시예에서, 트렌치(210,215)는 트렌치(214)보다 더 얕고 더 좁으므로, 트렌치(210,215)는 플로어 절연 영역(202)에 접촉하지 않는다. 트렌치(210,215)는 바람직하게 유전체 물질로 완전히 충전된다.
다른 실시예에서, N-채널 JFET(200)의 바닥 게이트가 P-타입 기판(201) 및/또는 선택적인 딥 P-타입 영역(208)을 포함하도록 플로어 절연 영역(202)이 제거되어도 좋다.
N-채널 공핍-모드 MOSFET(600)의 개략적인 단면이 도 6에 도시된다. MOSFET(600)는 도 1에 도시된 절연 N-채널 측면 DMOS 트랜지스터(400)와 유사하게 구축되지만 절연 포켓(664) 안에 P-타입 웰(465)에 비교되는 웰이 존재하지 않는다. 절연 포켓(664) 안에 P-타입 웰 없이, MOSFET(600)의 임계 전압이 게이트 산화물 레이어(672)의 두께와 절연 P-타입 포켓(664)의 도핑 농도에 의해 설정되고, 이는 기판(661)의 백그라운드 도핑 농도와 실질적으로 동일하다. 이 임계 전압은 거의 -0.3V - +0.3V 로 변화해도 좋다. 임계 전압이 약간 양일지라도, MOSFET(600)는 시동 회로에서 사용되기 위해 VGS=0에서 충분한 전류를 전도할 것이다.
공핍-모드 N-채널 MOSFET 내의 스냅 백 효과는 강화 모드 MOSFET와 유사하다. 도 2에 도시된 LDMOS(300)에서 스냅백을 방지하는 구조체가 임의 조합의 공핍-모드 장치에 적용되어도 좋다.
도 6의 공핍-모드 MOSFET(600)는 게이트(674)와 드레인(668B) 사이에 N-타입 LDD 드리프트 영역(669)을 가지는 N+드레인 영역(668B)을 포함한다. 게이트(674)는 게이트 유전체 레이어(672) 상부에 위치한다. LDD 영역(678)은 드레인(668B)에서 충전 트렌치(663)까지 연장한다. CMOS 프로세스의 산출물인 약하게-도핑된 소스(LDS) 영역(671)은 측벽 스페이서(673A) 아래 위치한다. N+소스 영역(668A)은 측벽 스페이서(673A)에 자체 정렬한다.
딥 P-타입 영역(675)은 적어도 게이트(674)의 일부의 아래에 배치되고, 충격 이온화를 감소시키고 스냅백을 억제하도록 그리고 LDD 드리프트 영역(669)을 언더랩하도록 게이트(674)를 너머 측면으로 연장해도 좋다. 딥 P-타입 영역(675)은 P+바디 접촉 영역(677)을 통해 기판(661)의 표면과 전기적으로 맺어진다.
게이트(674) 아래 채널 영역(676) 내의 P-타입 포켓(664)의 농도는 P-타입 기판(661)과 실질적으로 동일하다. 바람직한 실시예에서, DP 영역(675)의 상부 부분은 채널 영역(676)의 도핑을 회피하도록 충분히 깊어, MOSFET(600)의 임계 전입이 최소화된다. 다른 실시예에서, 딥 P-타입 영역(675)의 깊이와 도핑은 원하는 값으로 임계 전압을 증가시키도록 채널 영역(676) 안에서 도핑 프로파일이 도핑 보충을 허용하도록 조절된다.
도 6의 공핍-모드 MOSFET는 N-타입 플로어 절연 영역(602)에 의해 수직으로 그리고 절연 포켓(664)을 측면으로 둘러싸는 충전 트렌치(663)에 의해 측면으로 P-타입 기판(661)으로부터 절연된다. 기판(661)의 표면으로부터 플로어 절연 영역(662)으로의 전기 접촉은 충전 트렌치(663)의 중심 부분의 전도성 물질(680)에 의해 제공된다. 절연 물질은 전도성 물질(681)을 기판(661)과 절연 포켓(664)으로부터 전도성 물질을 절연하도록 전도성 물질(680)을 측면으로 둘러싼다.
공핍-모드 MOSFET의 다른 실시예는, 임계 전압이 낮고 가능한 딥 P-타입 영역(365)의 상부 부분과 절연 포켓(341B)의 도핑에 의해 설정되도록 도 2의 LDMOS(300)에 유사하지만 P-바디 영역(343) 없이 만들어져도 좋다.
절연 다이오드
여러 전력 애플리케이션에서, 절연 고-전압 정류기 다이오드가, 예를 들어 컨버터 스위칭 시 인터벌 만들기 전 브레이크 동안 인덕터 전류를 다시 순환하도록 하기 위해 요구된다.
도 7 은 다이오드(700)의 캐소드 역할을 하는 N-타입 매장 영역(702), 절연 P-타입 영역(706) 안에 둘러싸이고 다이오드(700)의 애노드 역할을 하는 하나 이상의 P+ 접촉 영역(707)을 포함하는 절연 다이오드(700)의 일 실시예를 도시한다. 충전 트렌치(705)는 다이오드(700)를 측면으로 둘러싸 측면 절연을 제공하지만 N-타입 매장 영역(702)은 P-타입 기판(701)으로부터 수직 절연을 재공한다. 기판(701)의 표면으로부터 N-타입 매장 영역(702)으로의 전기 접촉은 충전 트렌치(705)의 중심 부분의 전도성 물질(712)에 의해 제공된다. 절연 물질(713)은 전도성 물질을 기판(701)과 P-타입 영역(706)으로부터 절연하도록 전도성 물질(712)을 측면으로 둘러싼다. 유전체 레이어(715)는 기판(701)의 표면상에 형성되고 애노드 접촉(716)과 캐소드 접촉(717)을 위한 개구를 형성하도록 패터닝된다.
추가 충전 트렌치(708)는 매장 영역(702)에 더 낮은 저항 접촉을 제공하고 더 작은 P-타입 영역 안으로 다이오드가 나누어지도록 포함되어도 좋다. 바람직한 실시예에서, 절연 P-타입 영역(706)은 P-타입 기판(701)과 실질적으로 동일한 도핑 농도를 가져도 좋다. 이것은 캐소드-애노드 접합에 가능한 가장 낮은 도핑을 제공하여 최고 브레이크다운 전압 BV를 허용한다. 한편, 추가 P-타입 웰 임플란트는 영역(706) 안에 도핑 농도를 증가시키도록 도입되어, 애노드 영역에 감소된 저항을 제공하고 더 낮은 값으로 BV를 맞추는 능력을 제공해도 좋다.
일 실시예에서, 추가 P-타입 웰(706)은 비-단조 도핑 프로파일을 가지고, 도핑 프로파일은 적어도 상부 부분(706A)과 하부 부분(706B)을 포함하고, 에너지와 도우즈를 다르게 하는 붕소 체인 임플란트를 사용하여 형성된다. 일 실시예에서, 하부 부분(706B)은 상부 부분(706A)보다 더 높은 도핑 농도를 갖는다.
파워 집적 회로에서, 제너 전압 클램핑, 즉 역 바이어스에서 정상적으로 작동하는 것을 의미하고 및, 애벌런치 브레이크다운 모드에서 자주 최대 값으로 회로 전압을 클램핑하는 것을 의미하는 P-N 다이오드를 형성할 필요가 자주 있다. 적절한 보호를 제공하도록, 제너 다이오드는 6V와 20V 사이에서 잘 제어된 브레이크 전압을 보여 주어야 하고 이것은 그러한 낮은 BV를 생성하도록 비교적 높은 도핑 농도를 가지는 P-N 접합의 사용을 필요로 한다. 얕은 N+를 P+영역으로 오버랩하는 것에 의해 형성되는 접합과 같은 표면 접합은, 그 단면 영역이 너무 얇고 애벌런치 브레이크다운이 실리콘 산화물 인터페이스 가까이에서 발생하기 때문에 신뢰할 수 있는 제너 다이오드 클램프를 만들지 못한다. 그러므로, 표면 애벌런치 브레이크다운을 달성하도록 매장 P-N 접합을 사용하여 제너 다이오드 클램프를 형성하는 것이 바람직하다.
도 8 은 강하게 도핑된 매장 N-타입 캐소드 영역(802)과 강하게 도핑된 P-타입 애노드 영역(803)을 포함하는 제너 다이오드(800)를 도시한다. P-타입 애노드 영역(803)은 바람직하게 고-도우즈, 고-에너지 임플란트에 의해 형성된다. 기판(801)의 표면으로부터 애노드 영역(803)으로의 접촉은 P+접촉 영역(805)과 옵션으로 P-웰(804)에 의해 제공된다. P-웰(804)이 포함되지 않으면, 이 영역 내의 도핑은 기판(801)의 도핑과 실질적으로 동일할 것이다. 기판의 표면으로부터 캐소드 영역(802)으로의 전기 접촉은 충전 트렌치(806)의 중심 부분의 전도성 물질(812)에 의해 제공된다. 절연 물질(813)은 전도성 물질을 기판(801)과 P-타입 영역(803,804)으로부터 절연하도록 전도성 물질(812)을 측면으로 둘러싼다. 유전체 레이어(815)는 기판(801)의 표면상에 형성되고 애노드 접촉(816)과 캐소드 접촉(817)을 위한 개구를 형성하도록 패터닝된다.
추가 충전 트렌치(807)는 캐소드 영역(802)에 더 낮은 저항 접촉을 제공하고 더 작은 애노드 영역(803) 안으로 다이오드가 나누어지도록 포함되어도 좋다.
일반 동작에서, 캐소드 영역(802)은 그라운드된 기판(801)과 동일한 또는 그 이상의 전위에 바이어스된다. 애노드 영역(803)은 애노드-캐소드 접합의 각 사이드 상의 도핑에 의해 설정되는 브레이크다운 전압까지 캐소드에 비례하여 역으로 바이어스 되어도 좋다. 이 BV는 바람직하게 매장 애노드 및 캐소드 영역을 형성하는 데 사용되는 고-에너지 임플란트의 깊이 및 도우즈에 의해 조절되어도 좋다. 예를 들어, 매장 애노드 영역은 1E13 - 1E14 cm-2의 범위의 도우즈와 2000 ~ 3000 keV의 에너지의 인 임플란트에 의해 형성되어도 좋고, 캐소드 영역은 1E13 - 1E14 cm-2의 범위의 도우즈와 400 ~ 2000keV의 범위의 에너지의 붕소 임플란트에 의해 형성되어도 좋다.
타입-I 절연 장치의 고-전압 종단
파워 IC의 다른 바람직한 특징은 기판 전위 이상 고 전압으로 절연 장치가 “플로팅”하는 것을 허용하는 능력이다. 플로팅 장치 또는 절연 포켓의 최대 전압은 절연 포켓 안에 무엇이 있느냐에 좌우되지 않지만, 대신 포켓이 종단되는 방식, 즉 트렌치 절연 측벽의 외부 경계의 특징에 따라 좌우된다.
이 설명 전체에서 설명되는 하나의 접근은 충전 트렌치로 절연 영역을 종단하고 트렌치의 외부 에지로 플로어 절연 영역의 측벽 연장을 억제하는 것이다. 이전에 설명된 바와 같이, 이들 트렌치는 유전체 물질로 전체적으로 충전되어도 좋고, 또는 트렌치는 중심에 전도성 물질을 포함하고 전도성 물질을 측면으로 둘러싸는 유전체 물질을 포함해도 좋다. 이 접근은 고 전압을 지지할 수 있는 반면에, 표면 전기장을 제어하지 않고, 충전 및 다른 시간-의존 표면-관련 현상을 겪을 수도 있다.
다른 접근은 집합적으로, 도 9A-9D에 도시된 일련의 단면에 도시된 바와 같은 고-전압 “종단”을 포함하는, 하나 이상의 임플란트 접합, 전기장 교체 영역, 및 채널 중단으로 측벽 절연 트렌치의 외부를 둘러싸거나 경계로 하는 것이다. 각 도면에서, P-타입 포켓은 충전 트렌치에 의해 둘러싸는 기판으로부터 측면이 절연되고 임플란트된 플로어 절연 영역에 의해 수직으로 절연된다. 충전 트렌치가 그 중심에 전도성 물질을 포함하는 것으로 도시되었지만, 완전히 유전체로 충전된 트렌치가 다른 실시예에서 사용되어도 좋다.
도 9A-9D의 단면에 도시된 절연 P-타입 포켓은 모두 본 발명에 따라 만들어지고 구축되는 CMOS, DMOS 트랜지스터, JFET, 공핍-모드 MOSFET, NPN 및 PNP 바이폴라 트랜지스터, 제너 및 정류기 다이오드, 또는 저항기 또는 커패시터와 같은 수동 부품의 임의의 조합을 포함해도 좋다. 각 도면은 P-타입 포켓이 환상의 또는 폐쇄 도형 형상을 가지는 절연 트렌치에 의해 모든 측면에서 둘러싸도록 회전 축을 표시하는 “CL” 중심-선 마크를 포함한다.
각 실시예에서, DM 플로어 절연 영역은 길이에서 미크론의 '0'에서 수십 미크론까지 매개 변수화하여 변화되어도 좋은 치수로 거리 LDN으로 트렌치를 넘어 연장하는 것으로 보인다. LDN이 ‘0’이면, DN 플로어 절연 영역의 측면 에지는 트렌치의 외부 에지와 일치한다. DN 플로어 절연 영역은 N-타입 웰의 오버랩으로의 접촉(예를 들어 도 1에 도시된 바와 같이)을 통해 또는 충전 트렌치 내의 전도성 물질에 의해 전기적으로 바이어스되는 것으로 가정된다. 종단의 외부 에지는 P+가드 링에 의해 획인되어 표면 역위를 방지하고 채널 중단으로 기능한다. 치수는 트렌치의 외부 에지에 그리고 P+가드 링의 내부 에지에 연관된다. P+가드 링은 소수 캐리어를 측면으로 포함하도록 아래에 선택적으로 깊은 P-타입 DP 레이어를 포함해도 좋고 가드링 구조체의 일부로 개재하는 P-타입 웰을 포함해도 좋다.
도 9A는 함께 P-타입 포켓(903)과 포함해도 좋은 임의 장치를 P-타입 기판(901)으로부터 절연하는 N-타입 플로어 절연 영역(902)과 충전 트렌치(904)를 포함하는 에지 종단 구조체를 도시한다. 플로어 절연 영역(902)은 LDN의 거리로 트렌치(904) 너머 연장한다. 플로어 절연 영역(902)이 기판(901)보다 더 양의 전위로 바이어스되는 경우, 공핍 영역은 플로어 절연 영역(902)의 연장된 부분 위의 기판(901)의 일부 안으로 분포하고, 이 공핍 영역은 실리콘 표면에서 전기장을 감소시킨다. 플로어 절연 영역(902)과 P+가드 링(905)의 에지와 아래 놓이는 매장 P-타입 영역(906) 사이의 측면 거리는 치수 LSUB로 라벨링되고, 일 미크론에서 수십 미크론 사이의 범위여도 좋다.
도 9B는 함께 P-타입 포켓(913)과 포함해도 좋은 임의 장치를 P-타입 기판(911)으로부터 절연하는 플로어 절연 영역(912)과 충전 트렌치(914)를 포함하는 에지 종단 구조체를 도시한다. 플로어 절연 영역(912)은 LDN의 거리로 트렌치(914) 너머 연장한다. 거리 LD3의 딥 임플란트 N-타입 드리프트 영역(917)은 N+영역(918)에 의해 접촉된다. 드리프트 영역(917)은 플로어 절연 영역(912)과 동일한 전위에 바이어스되거나 고정된 전위로 바이어스되어도 좋다. 드리프트 영역(917)의 외부 에지는 공간 LSUB로 P+가드 링(915) 및 아래 놓인 딥 P-타입 영역(916)으로부터 이격된다.
드리프트 영역(917)의 기능은 2-차원 공핍 확산 효과를 보이는 것에 의해 표면 전기장을 억제하는 것이다. 드리프트 영역(917)이 충분하게 낮은 통합 전하(QD)를 가지면, 일반적으로 1X1012cm-2 - 5X1012cm- 2 의 범위에서, 드리프트 영역(917)과 P-타입 기판(911)에 의해 형성되는 P-N 접합 상에 부가되는 전압을 증가시키는 것은 드리프트 영역(917)으로의 공핍 확산을 가져오고, 결국 드리프트 영역(917)의 완전 공핍을 가져온다. 그러한 조간 하에서, 드리프트 영역(917)은 P-I-P 다이오드 내의 진성 물질과 유사하게 작용하고, 표면 전기장은 잘 알려진 2-차원 전기적으로 야기된 P-I-N 접합의 RESURF 법칙에 따라 실질적으로 강하한다. 또한, 플로어 절연 영역(912) 위의 드리프트 영역(917)의 수직 오버랩은 영역(917과 912) 사이의 개재 영역 내의 P-타입 기판(911)의 공핍을 강화하고, 추가로 종단 안의 표면 전기장을 감소시킨다.
도 9C는 함께 P-타입 포켓(923)과 포함해도 좋은 임의 장치를 P-타입 기판(921)으로부터 절연하는 플로어 절연 영역(922)과 충전 트렌치(924)를 포함하는 에지 종단 구조체를 도시한다. 플로어 절연 영역(922)은 거리 LDN으로 트렌치(924) 너머 연장하고 거리 LSUB로 트렌치(927)로부터 이격된다. 이 실시예에서, 플로어 절연 영역(922)과 트렌치(927) 사이의 갭, 즉 치수 LSUB의 갭은 트렌치(924와 927) 사이의 표면 영역, 즉 928로 라벨링된 영역에서 P-타입 기판(921)의 전위를 제어한다. 플로어 절연 영역(922)과 트렌치(927) 사이의 갭이 완전 공핍될 때, P-타입 영역(928)의 전위는 플로팅하기 시작한다. 기판 전위에서 고립시켜, 표면 전기장이 강하한다. P+가드 링(925)은 장치를 둘러싸고 아래 놓이는 딥 P-타입 영역(926)을 포함해도 좋다.
도 9D는 함께 P-타입 포켓(933)과 포함해도 좋은 임의 장치를 P-타입 기판(931)으로부터 절연하는 플로어 절연 영역(932)과 충전 트렌치(934)를 포함하는 에지 종단 구조체를 도시한다. 플로어 절연 영역(932)은 트렌치(934) 너머 연장한다. 딥 임플란트 N-타입 드리프트 영역(937)은 N+영역(938)에 의해 접촉된다. 드리프트 영역(937)은 플로어 절연 영역(932)과 동일한 전위에 바이어스되거나 고정된 전위로 바이어스되어도 좋다. 드리프트 영역(937) 안에, 하나 이상의 충전 트렌치(939)가 형성된다. 각 트렌치(939)는 드리프트 영역(937) 내의 로컬 도핑 농도를 감소시키고, 이는 드리프트 영역(937)의 인접 부분을 보다 용이하게 공핍되도록하여 로컬 전기장을 강하시킨다. 바람직한 실시예에서, 트렌치(939)는 트렌치(934) 보다 더 좁고 더 얕으며 유전체 물질로 완전히 충전된다. 일 실시예에서, 장치는 트렌치(939)의 표면 영역 대 드리프트 영역(937)의 표면 영역의 비율이 변화하도록 트렌치(934)로부터의 측면 거리가 증가하듯 증가하도록 설계된다. 이것은 절연 포켓(933)으로부터 가장 멀리 있는 드리프트 영역(937)의 부분이 포켓(933)에 더 가까운 부분보다 더 용이하게 공핍되도록 하므로, 단계적인 접합 종단에 유사한 효과를 제공하고, 이는 주어진 BV를 지원기 위해 요구되는 측면 거리를 최소화하는 효과가 있다. 드리프트 영역(937)의 외부 에지는 공간 LSUB로 P+가드 링(935) 및 아래 놓인 딥 P-타입 영역(936)으로부터 이격된다.
여기 설명된 실시예는 제한하지 않고 설명하고자 하는 것이다. 본 발명의 넓은 범위 내의 많은 대체 실시예가 여기 설명된 것으로부터 당업자에게 자명할 것이다.

Claims (47)

  1. 제 1 전도 타입의 반도체 기판 내에 형성되는 절연 트랜지스터에 있어서,
    상기 기판은 에피택셜 레이어를 포함하지 않고,
    상기 절연 트랜지스터는,
    상기 기판에 침강되는, 상기 제 1 전도 타입과 반대인 제 2 전도 타입의 플로어 절연 영역;
    상기 기판의 표면으로부터 적어도 상기 플로어 절연 영역으로 연장하고, 유전체 물질을 포함하고, 상기 플로어 절연 영역과 함께 상기 기판의 절연 포켓을 형성하는 제 1 트렌치;
    상기 절연 포켓 내의 상기 기판의 상기 표면에서 상기 제 2 전도 타입의 소스 영역;
    상기 절연 포켓 내의 상기 기판의 상기 표면에서 상기 소스 영역으로부터 이격되는 상기 제 2 전도 타입의 드레인 영역;
    상기 소스 영역과 상기 드레인 영역 사이에서 상기 기판의 상기 표면 위에 위치하는 게이트;
    상기 게이트 아래에 상기 기판의 상기 표면에 인접하는 채널 영역; 및
    상기 드레인 영역과 상기 채널 영역 사이에서 상기 절연 포켓 내의 상기 제 2 전도 타입의 드리프트 영역을 포함하는 것을 특징으로 하는 절연 트랜지스터.
  2. 제 1 항에 있어서,
    상기 기판의 상기 표면으로부터 적어도 상기 플로어 절연 영역으로 연장하는 제 2 트렌치를 포함하고,
    상기 제 2 트렌치는 유전체 물질로 충전되고, 상기 절연 포켓을 제 1 섹션과 제 2 섹션으로 나누고, 상기 소스, 드레인, 및 드리프트 영역과 상기 웰은 상기 제 1 섹션에 위치하고,
    상기 제 2 섹션은 상기 제 2 전도 타입의 제 2 웰을 포함하고 상기 기판의 상기 표면에서 상기 플로어 절연 영역으로 연장하는 것을 특징으로 하는 절연 트랜지스터.
  3. 제 1 항에 있어서,
    상기 제 1 트렌치는 전도성 중심 부분을 포함하고, 상기 전도성 중심 부분은 상기 유전체 물질에 의해 상기 기판 및 상기 절연 포켓으로부터 절연되는 것을 특징으로 하는 절연 트랜지스터.
  4. 제 1 항에 있어서,
    상기 절연 포켓의 도핑 농도는 상기 기판의 도핑 농도와 실질적으로 동일한 것을 특징으로 하는 절연 트랜지스터.
  5. 제 4 항에 있어서,
    상기 절연 트랜지스터는 -0.3 ~ +0.3V의 범위의 임계 전압을 가지는 것을 특징으로 하는 절연 트랜지스터.
  6. 제 1 항에 있어서,
    상기 절연 포켓 안에 상기 제 1 전도 타입의 웰을 포함하고,
    상기 웰은 상기 채널 영역을 포함하는 것을 특징으로 하는 절연 트랜지스터.
  7. 제 6 항에 있어서,
    상기 웰은 얕은 부분과 딥 부분을 포함하고,
    상기 딥 부분은 상기 얕은 부분 아래 위치하고, 상기 딥 부분의 도핑 농도는 상기 얕은 부분의 도핑 농도보다 큰 것을 특징으로 하는 절연 트랜지스터.
  8. 제 1 항에 있어서,
    상기 소스 영역 아래에 배치되고, 상기 절연 포켓의 도핑 농도보다 큰 도핑 농도를 가지는, 상기 제 1 전도 타입의 표면 밑 차폐 영역을 포함하는 것을 특징으로 하는 절연 트랜지스터.
  9. 제 1 항에 있어서,
    상기 드레인 영역 아래에 배치되고, 상기 절연 포켓의 도핑 농도보다 큰 도핑 농도를 가지는, 상기 제 1 전도 타입의 드레인 클램핑 영역을 포함하는 것을 특징으로 하는 절연 트랜지스터.
  10. 제 1 항에 있어서,
    적어도 상기 드리프트 영역의 일부 위에 상기 기판의 상기 표면에 배치되는 제 2 트렌치를 포함하는 것을 특징으로 절연 트랜지스터.
  11. 제 10 항에 있어서,
    상기 제 2 트렌치는 유전체 물질을 포함하고 상기 제 1 트렌치의 깊이보다 작은 깊이를 가지는 것을 특징으로 하는 절연 트렌치.
  12. 제 1 전도 타입의 반도체 기판 내에 형성되는 측면 절연 DMOS 트랜지스터에 있어서,
    상기 기판은 에피택셜 레이어를 포함하지 않고,
    상기 절연 DMOS 트랜지스터는,
    상기 기판에 침강되는 상기 제 1 전도 타입과 반대인 제 2 전도 타입의 플로어 절연 영역;
    상기 기판의 표면으로부터 적어도 상기 플로어 절연 영역으로 연장하고, 상기 플로어 절연 영역과 함께 상기 기판의 절연 포켓을 형성하고, 중심 전도성 부분 및 상기 전도성 부분을 상기 절연 포켓 및 상기 기판으로부터 절연하는 유전체 물질을 포함하고,
    상기 절연 포켓 내의 상기 기판의 상기 표면에서의 상기 제 2 전도 타입의 소스 영역;
    상기 절연 포켓 내의 상기 기판의 표면에서 상기 소스 영역으로부터 이격되는 상기 제 2 전도 타입의 드레인 영역;
    상기 소스 영역과 상기 드레인 영역 사이의 상기 기판의 상기 표면 영역 위에서 게이트 유전체 레이어의 상부에 배치되는 게이트;
    상기 절연 포켓 내의 상기 기판의 상기 표면과 상기 드레인 영역에 인접하고, 상기 드레인 영역보다 작은 도핑 농도를 가지는 상기 제 2 전도 타입의 드리프트 영역; 및
    상기 절연 포켓 내의 상기 기판의 상기 표면에 인접하고, 상기 드리프트 영역에 의해 측면과 바닥이 둘러싸이는 STI(shallow trench isolation) 구조체를 포함하는 것을 특징으로 하는 측면 절연 DMOS 트랜지스터.
  13. 제 12 항에 있어서,
    상기 드레인 영역은 상기 게이트와 상기 소스 영역에 의해 측면으로 둘러싸이는 것을 특징으로 하는 측면 절연 DMOS 트랜지스터.
  14. 제 13 항에 있어서,
    상기 절연 포켓 안에 상기 제 1 전도 타입의 웰을 포함하고,
    상기 웰은 상기 게이트 아래로 연장하는 것을 특징으로 하는 측면 절연 DMOS 트랜지스터.
  15. 제 14 항에 있어서,
    상기 웰은 상기 드리프트 영역으로부터 이격된 것을 특징으로 하는 측면 절연 DMOS 트랜지스터.
  16. 제 14 항에 있어서,
    상기 웰은 상기 드리프트 영역에 접하는 것을 특징으로 하는 측면 절연 DMOS 트랜지스터.
  17. 제 12 항에 있어서,
    상기 소스 영역의 아래의 상기 절연 포켓 안에 침강된 상기 제 1 전도 타입의 표면 밑 차폐 영역을 포함하고,
    스냅백 제어 영역은 상기 절연 포켓의 도핑 농도보다 큰 도핑 농도를 가지는 것을 특징으로 하는 측면 절연 DMOS 트랜지스터.
  18. 제 12 항에 있어서,
    상기 드레인 영역의 아래의 상기 절연 포켓 안에 침강된 상기 제 1 전도 타입의 드레인 클램핑 영역을 포함하고,
    제 2 스냅백 제어 영역은 상기 절연 포켓의 도핑 농도보다 큰 도핑 농도를 가지는 것을 특징으로 하는 측면 절연 DMOS 트랜지스터.
  19. 제 1 전도 타입의 반도체 기판 내에 형성되는 측면 절연 공핍-모드 트랜지스터에 있어서,
    상기 기판은 에피택셜 레이어를 포함하지 않고,
    상기 절연 공핍-모드 트랜지스터는,
    상기 기판에 침강되는 상기 제 1 전도 타입과 반대인 제 2 전도 타입의 플로어 절연 영역;
    상기 기판의 표면으로부터 적어도 상기 플로어 절연 영역으로 연장하고, 유전체 물질을 포함하고, 상기 플로어 절연 영역과 함께 상기 기판의 절연 포켓을 형성하는 트렌치;
    상기 절연 포켓 내의 상기 기판의 상기 표면에서의 상기 제 2 전도 타입의 소스 영역;
    상기 절연 포켓 내의 상기 기판의 상기 표면에서 상기 소스 영역으로부터 이격되는 상기 제 2 전도 타입의 드레인 영역;
    상기 소스 영역과 상기 드레인 영역 사이의 상기 기판의 상기 표면 영역 위의 게이트 유전체 레이어의 상부에 위치하는 게이트; 및
    상기 게이트 아래의 상기 기판의 상기 표면에 인접하는 상기 제 1 전도 타입의 채널 영역;을 포함하고,
    상기 기판은 상기 채널 영역의 도핑 농도와 실질적으로 동일한 백그라운드 도핑 농도를 가지는 것을 특징으로 하는 측면 절연 공핍-모드 트랜지스터.
  20. 제 19 항에 있어서,
    상기 절연 포켓 안에 상기 제 1 전도 타입의 침강 영역을 포함하고,
    상기 침강 영역은 상기 기판의 상기 백그라운드 도핑 농도보다 큰 도핑 농도를 가지고, 상기 침강 영역의 적어도 일부분은 상기 게이트 아래에 위치하는 것을 특징으로 하는 측면 절연 공핍-모드 트랜지스터.
  21. 제 20 항에 있어서,
    상기 기판의 상기 표면으로부터 상기 침강 영역으로 연장하는 상기 제 1 전도 타입의 접촉 영역을 포함하고,
    상기 접촉 영역은 상기 기판의 상기 백그라운드 도핑 농도보다 큰 도핑 농도를 가지는 것을 특징으로 하는 측면 절연 공핍-모드 트랜지스터.
  22. 제 19 항에 있어서,
    상기 트렌치는 전도성 물질로 충전된 중심 부분을 가지고, 상기 유전체 물질은 상기 트렌치의 상기 벽을 라이닝(line)하는 것을 특징으로 하는 측면 절연 공핍-모드 트랜지스터.
  23. 제 1 전도 타입의 반도체 기판 내에 형성되는 절연된 유사-수직(quasi-vertical) DMOS(QVDMOS) 트랜지스터에 있어서,
    상기 기판은 에피택셜 레이어를 포함하지 않고,
    상기 절연 QVDMOS 트랜지스터는,
    상기 기판에 침강되는 상기 제 1 전도 타입과 반대인 제 2 전도 타입의 플로어 절연 영역;
    상기 기판의 표면으로부터 적어도 상기 플로어 절연 영역으로 연장하고, 중심 전도성 부분과 유전체 물질로 라이닝된 벽을 구비하고, 상기 플로어 절연 영역과 함께 상기 기판의 절연 포켓을 형성하는 트렌치;
    상기 절연 포켓 내의 상기 기판의 상기 표면에서의 상기 제 2 전도 타입의 소스 영역;
    상기 소스 영역에 인접하는 상기 기판의 상기 표면의 영역 위에 게이트 유전체 레이트 상부에 배치된 게이트;
    상기 절연 포켓 안에서 상기 게이트 아래로 연장하는 상기 제 1 전도 타입의 바디 영역; 및
    상기 절연 포켓 안에서 상기 플로어 절연 영역과 상기 바디 영역 사이에서 연장하는 상기 제 2 전도 타입의 드리프트 영역을 포함하는 것을 특징으로 하는 절연 QVDMOS 트랜지스터.
  24. 제 23 항에 있어서,
    상기 QVSMOS 트랜지스터의 드레인은 플로어 절연 영역을 포함하는 것을 특징으로 하는 절연 QVDMOS 트랜지스터.
  25. 제 23 항에 있어서,
    상기 중심 전도성 부분은 상기 플로어 절연 영역에서 상기 기판의 상기 표면으로 접촉을 제공하는 것을 특징으로 하는 절연 QVDMOS 트랜지스터.
  26. 제 1 전도 타입의 반도체 기판 내에 형성되는 절연 JFET(junction field-effect transistor)에 있어서, 상기 기판은 에피택셜 레이어를 포함하지 않고,
    상기 절연 JFET는,
    상기 기판에 침강되는 상기 제 1 전도 타입과 반대인 제 2 전도 타입의 플로어 절연 영역;
    상기 기판의 표면으로부터 적어도 상기 플로어 절연 영역으로 연장하고, 유전체 물질을 포함하고, 상기 플로어 절연 영역과 함께 상기 기판의 절연 포켓을 형성하는 트렌치;
    상기 절연 포켓 내의 상기 기판의 상기 표면에서의 소스 영역;
    상기 절연 포켓 내의 상기 기판의 상기 표면에서 상기 소스 영역으로부터 이격되는 드레인 영역;
    상기 소스 영역과 상기 드레인 영역 사이에 상기 기판의 상기 표면에서의 탑 게이트 영역; 및
    상기 소스 영역과 상기 드레인 영역 사이에서 연장하고 상기 탑 게이트 영역 아래 및 상기 플로어 절연 영역 위에 위치하는 채널 영역을 포함하는 것을 특징으로 하는 절연 JFET.
  27. 제 26 항에 있어서,
    상기 소스 영역과 상기 탑 게이트 영역 사이에 제 1 유전체 충전 트렌치 및 상기 드레인 영역과 상기 탑 게이트 영역 사이에 제 2 유전체 충전 트렌치를 포함하는 것을 특징으로 하는 절연 JFET.
  28. 제 26 항에 있어서,
    상기 트렌치는 전도성 물질로 충전된 중심 부분을 가지고, 유전체 물질이 상기 트렌치의 상기 벽을 라이닝(line)하는 것을 특징으로 하는 절연 JFET.
  29. 제 26 항에 있어서,
    상기 소스, 드레인, 및 채널 영역은 상기 제 1 전도 타입이고, 상기 탑 게이트는 상기 제 2 전도 타입인 것을 특징으로 하는 절연 JFET.
  30. 제 26 항에 있어서,
    상기 소스, 드레인, 및 채널 영역은 상기 제 2 전도 타입이고, 상기 탑 게이트는 상기 제 1 전도 타입인 것을 특징으로 하는 절연 JFET.
  31. 제 1 전도 타입의 반도체 기판 내에 형성되는 절연 JFET(junction field-effect transistor)에 있어서,
    상기 기판은 에피택셜 레이어를 포함하지 않고,
    상기 절연 JFET는,
    상기 기판에 침강되는 상기 제 1 전도 타입과 반대인 제 2 전도 타입의 플로어 절연 영역;
    상기 기판의 표면에서 적어도 상기 플로어 절연 영역으로 연장하고, 유전체 물질을 포함하고, 상기 플로어 절연 영역과 함께 상기 기판의 절연 포켓을 형성하는 트렌치;
    상기 절연 포켓 내의 상기 기판의 상기 표면에서의 상기 제 2 전도 타입의 소스 영역;
    상기 절연 포켓 내의 상기 기판의 상기 표면에서 상기 소스 영역으로부터 이격되는 상기 제 2 전도 타입의 드레인 영역;
    상기 절연 포켓 내의 상기 드레인 영역과 상기 소스 영역 사이에 배치되는 상기 제 1 전도 타입의 탑 게이트 영역;
    상기 탑 게이트 영역 아래 상기 절연 포켓 안에 침강되는 상기 제 1 전도 타입의 바닥 게이트 영역; 및
    상기 소스 영역과 상기 드레인 영역 사이에서 연장하고 상기 탑 게이트 영역 아래 및 상기 바닥 게이트 영역 위에 위치하는 상기 제 2 전도 타입의 채널 영역을 포함하는 것을 특징으로 하는 절연 JFET.
  32. 제 31 항에 있어서,
    상기 소스 영역과 상기 탑 게이트 영역 사이의 제 1 유전체 충전 트렌치 및 상기 드레인 영역과 상기 탑 게이트 영역 사이의 제 2 유전체 충전 트렌치를 포함하는 것을 특징으로 하는 절연 JFET.
  33. 제 31 항에 있어서,
    상기 절연 포켓 안에서 상기 기판의 상기 표면으로부터 상기 바닥 게이트 영역으로 연장하는 제 1 전도 타입의 웰을 포함하는 것을 특징으로 하는 절연 JFET.
  34. 제 33 항에 있어서,
    상기 웰은 상기 기판의 상기 표면에 인접하고, 상기 벽의 나머지 부분의 도핑 농도보다 큰 도핑 농도를 가지는 바닥 게이트 접촉 영역을 포함하고, 상기 절연 JFET는 상기 기판의 표면과 상기 바닥 게이트 접촉 영역에 인접하는 제 3 유전체 충전 트렌치를 포함하는 것을 특징으로 하는 절연 JFET.
  35. 제 31 항에 있어서,
    상기 트렌치는 전도성 물질로 충전된 중심 부분을 가지고, 유전체 물질이 상기 트렌치의 상기 벽을 라이닝(line)하는 것을 특징으로 하는 절연 JFET.
  36. 제 1 전도 타입의 반도체 기판 내에 형성되는 절연 JFET(junction field-effect transistor)에 있어서,
    상기 기판은 에피택셜 레이어를 포함하지 않고,
    상기 절연 JFET는,
    상기 기판에 침강되는 상기 제 1 전도 타입과 반대인 제 2 전도 타입의 플로어 절연 영역;
    상기 기판의 표면으로부터 적어도 상기 플로어 절연 영역으로 연장하고, 유전체 물질을 포함하고, 상기 플로어 절연 영역과 함께 상기 기판의 절연 포켓을 형성하는 트렌치;
    상기 절연 포켓 내의 상기 기판의 상기 표면에서의 상기 제 1 전도 타입의 소스 영역;
    상기 절연 포켓 내의 상기 기판의 상기 표면에서 상기 소스 영역으로부터 이격되는 상기 제 1 전도 타입의 드레인 영역;
    상기 절연 포켓 내의 상기 기판의 상기 표면에서 상기 드레인 영역과 상기 소스 영역 사이에 배치되는 상기 제 2 전도 타입의 탑 게이트 영역; 및
    상기 소스 영역과 상기 드레인 영역 사이에서 연장하고 상기 탑 게이트 영역 아래 및 상기 플로어 절연 영역 위에 위치하는 상기 제 1 전도 타입의 채널 영역을 포함하는 것을 특징으로 하는 절연 JFET.
  37. 제 36 항에 있어서,
    상기 소스 영역과 상기 탑 게이트 영역에 인접하고 그 사이에 있는 제 1 유전체 충전 트렌치, 및 상기 드레인 영역과 상기 탑 게이트 영역에 인접하고 그 사이에 있는 제 2 유전체 충전 트렌치를 포함하는 것을 특징으로 하는 절연 JFET.
  38. 제 36 항에 있어서,
    상기 트렌치는 전도성 물질로 충전되는 중심 부분을 구비하고 상기 트렌치의 상기 벽은 유전체 물질이 라이닝하고, 상기 전도성 물질은 상기 플로어 절연 영역으로부터 상기 기판의 상기 표면으로 접촉을 제공하는 것을 특징으로 하는 절연 JFET.
  39. 제 36 항에 있어서,
    상기 플로어 절연 영역은 상기 JFET의 바닥 게이트를 포함하는 것을 특징으로 하는 절연 JFET.
  40. 제 1 전도 타입의 반도체 기판 내에 형성되는 절연 다이오드에 있어서,
    상기 기판은 에피택셜 레이어를 포함하지 않고,
    상기 절연 다이오드는,
    상기 기판에 침강되는 상기 제 1 전도 타입과 반대인 제 2 전도 타입의 플로어 절연 영역;
    상기 기판의 표면으로부터 적어도 상기 플로어 절연 영역으로 연장하고, 상기 플로어 절연 영역에서 상기 기판의 상기 표면으로 전기 접촉을 제공하는 전도성 물질로 충전된 중심 부분과 유전체 물질로 라이닝되는 벽을 구비하고, 상기 플로어 절연 영역과 함께 상기 기판의 절연 포켓을 형성하는 트렌치; 및
    상기 절연 포켓 안에 상기 기판의 상기 표면으로부터 상기 플로어 절연 영역으로 연장하는 상기 제 1 전도 타입의 애노드 영역을 포함하는 것을 특징으로 하는 절연 다이오드.
  41. 제 40 항에 있어서,
    상기 애노드 영역 위의 제 1 개구와 상기 전도성 물질 위의 제 2 개구를 구비하는, 상기 기판의 상기 표면 위의 유전체 레이어;
    상기 제 1 개구에서 상기 애노드 영역과 접촉하는 애노드 접촉부; 및
    상기 제 2 개구에서 상기 전도성 물질과 접촉하는 캐소드 접촉부를 포함하는 것을 특징으로 하는 절연 다이오드.
  42. 제 40 항에 있어서,
    상기 애노드 영역은 얕은 부분과 딥 부분을 포함하고, 상기 얕은 부분은 상기 기판의 상기 표면에 인접하여 위치하고, 상기 딥 부분은 상기 얕은 부분 아래에 위치하고, 상기 얕은 부분은 제 1 도핑 농도를 가지고, 상기 딥 부분은 상기 제 1 도핑 농도보다 큰 제 2 도핑 농도를 가지는 것을 특징으로 하는 절연 다이오드.
  43. 제 1 전도 타입의 반도체 기판 내에 형성되는 절연 구조체에 있어서,
    상기 기판은 에피택셜 레이어를 포함하지 않고,
    상기 절연 구조체는,
    상기 기판에 침강되는 상기 제 1 전도 타입과 반대인 제 2 전도 타입의 플로어 절연 영역;
    상기 기판의 표면으로부터 적어도 상기 플로어 절연 영역으로 연장하고, 유전체 물질을 포함하고, 상기 플로어 절연 영역과 함께 상기 기판의 절연 포켓을 형성하는 트렌치; 및
    상기 절연 포켓 외측의 상기 기판의 상기 표면에 있고, 상기 기판의 도핑 농도보다 큰 도핑 농도를 가지는, 상기 제 1 전도 타입의 가드 링;을 포함하고,
    상기 플로어 절연 영역은 상기 트렌치의 외측 에지를 너머 상기 가드 링을 향한 방향으로 기설정된 거리로 연장하는 것을 특징으로 하는 절연 구조체.
  44. 제 43 항에 있어서,
    상기 가드 링 아래에 상기 제 1 전도 타입의 침강 레이어를 포함하고,
    상기 침강 레이어는 상기 기판의 도핑 농도 보다 큰 도핑 농도를 가지는 것을 특징으로 하는 절연 구조체.
  45. 제 43 항에 있어서,
    상기 기판의 상기 표면과 상기 절연 포켓 외측의 상기 트렌치에 인접하는 상기 제 2 전도 타입의 드리프트 영역을 포함하고,
    상기 드리프트 영역은 상기 가드 링으로부터 이격되는 것을 특징으로 하는 절연 구조체.
  46. 제 45 항에 있어서,
    적어도 제 2 트렌치를 포함하고,
    상기 제 2 트렌치는 유전체 물질을 포함하고, 상기 기판의 상기 표면에서 상기 드리프트 영역 안으로 연장하고,
    상기 제 2 트렌치의 플로어는 상기 드리프트 영역 안에 위치하는 것을 특징으로 하는 절연 구조체.
  47. 제 43 항에 있어서,
    제 2 트렌치는 상기 기판의 상기 표면으로부터 연장하고, 상기 제 2 트렌치는 상기 제 1 트렌치와 상기 가드링 사이에 위치하고, 상기 플로어 절연 영역의 측면 에지로부터 이격되는 것을 특징으로 하는 절연 구조체.
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