TWI578537B - 高壓半導體元件 - Google Patents

Description

高壓半導體元件

本揭露內容是有關於一種高壓半導體元件，且特別是有關於一種具有高崩潰電壓及低阻值的高壓半導體元件。

在近幾十年間，半導體業界持續縮小半導體結構的尺寸，並同時改善速率、效能、密度及積體電路的單位成本。對於高壓或超高壓操作之半導體元件(如金屬氧化物半導體MOS)來說，當矽製程中金屬線到其連接的元件之間，在金屬線跨越的某些區域會誘發寄生場元件開啟的問題。也就是說，對MOS電晶體在高壓操作下，受到被開啟的寄生場元件之臨界電壓(Vth)的影響和限制，MOS電晶體的最大操作電壓可能會低於其崩潰電壓。

然而，崩潰電壓的提高與導通阻值的降低，一直以來都是難以兩全的兩個重要特性。因此，研究入員均致力於研究如何能夠製作出具有高崩潰電壓及低阻值的高壓MOS電晶體。

本揭露內容係有關於一種高壓半導體元件。實施例中，P型摻雜層設置在位於第一P型井和漂移區之下的一區域中，可以達到降低高壓半導體元件的導通阻值、並維持其高崩潰電壓的效果。

根據本揭露內容之一實施例，係提出一種高壓半導 體元件。高壓半導體元件包括一P型基板、一高壓N型井(HVNW)、一第一P型井、一漂移區(drift region)以及一P型摻雜層。高壓N型井形成於P型基板中。第一P型井形成於高壓N型井中，第一P型井之一底部相距P型基板之一表面具有一第一深度。漂移區形成於高壓N型井中，其中漂移區係自P型基板之表面向下延伸。P型摻雜層形成於P型基板中，P型摻雜層之一底部相距P型基板之表面具有一第二深度，其中第二深度大於第一深度，且P型摻雜層形成於位於第一P型井和漂移區之下的一區域中。

根據本揭露內容之另一實施例，係提出一種係提出一種高壓半導體元件。高壓半導體元件包括一P型基板、一高壓N型井、一第一P型井、一漂移區、一N型重摻雜區、一P型重摻雜區以及一P型摻雜層。高壓N型井形成於P型基板中。第一P型井形成於高壓N型井中，第一P型井之一底部相距P型基板之一表面具有一第一深度。漂移區形成於高壓N型井中，其中漂移區係自P型基板之表面向下延伸。N型重摻雜區和P型重摻雜區形成於P型基板中，N型重摻雜區位於第一P型井中。P型摻雜層形成於P型基板中，P型摻雜層之一底部相距P型基板之表面具有一第二深度，其中第二深度大於第一深度，且P型摻雜層形成於位於第一P型井和漂移區之下的一區域中。

根據本揭露內容之再一實施例，係提出一種係提出一種高壓半導體元件。高壓半導體元件包括一P型基板、一高壓N型井、一第一P型井、一漂移區、一N型重摻雜區、一閘極結構以及一P型摻雜層。高壓N型井形成於P型基板中。第一P型 井形成於高壓N型井中，第一P型井之一底部相距P型基板之一表面具有一第一深度。漂移區形成於高壓N型井中，其中漂移區係自P型基板之表面向下延伸。N型重摻雜區形成於第一P型井中。閘極結構形成於高壓N型井之上，N型重摻雜區係電性連通於閘極結構。P型摻雜層形成於P型基板中，P型摻雜層之一底部相距P型基板之表面具有一第二深度，其中第二深度大於第一深度，且P型摻雜層形成於位於第一P型井和漂移區之下的一區域中。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

100、200、300、400‧‧‧高壓半導體元件

110、110’‧‧‧P型基板

110”‧‧‧P型磊晶層

110s‧‧‧表面

120‧‧‧高壓N型井

130‧‧‧第一P型井

130b、150b‧‧‧底部

131‧‧‧第二P型井

140‧‧‧漂移區

141‧‧‧P型頂摻雜層

143‧‧‧N型摻雜層

150、250‧‧‧P型摻雜層

150w‧‧‧寬度

160‧‧‧區域

170、470‧‧‧圖案化金屬層

170a、170b、170c、170d、470a、470b‧‧‧金屬圖案

171‧‧‧源極區

173‧‧‧汲極區

175‧‧‧本體區

177‧‧‧P型重摻雜區

180‧‧‧閘極結構

180s‧‧‧間隔物

190‧‧‧介電結構

190a、190b、190c、190d‧‧‧接觸孔

191、193‧‧‧場氧化層

199‧‧‧氧化層

250a、250b、250c、250d‧‧‧P型摻雜段

371、471、473‧‧‧N型重摻雜區

373、475‧‧‧P型重摻雜區

D1‧‧‧第一深度

D2‧‧‧第二深度

I、II‧‧‧曲線

第1圖繪示依照本揭露內容之一實施例之高壓半導體元件之剖面示意圖。

第2圖繪示依照本揭露內容之另一實施例之高壓半導體元件之剖面示意圖。

第3圖繪示依照本揭露內容之又一實施例之高壓半導體元件之剖面示意圖。

第4圖繪示依照本揭露內容之更一實施例之高壓半導體元件之剖面示意圖。

第5圖繪示依照本揭露內容之一比較例及一實施例之高壓半導體元件之一電流-電壓曲線圖。

第6圖繪示依照本揭露內容之一比較例及一實施例之高壓半導體元件之另一電流-電壓曲線圖。

第7A圖至第7N圖繪示依照本發明之一實施例之高壓半導體元件之製造方法示意圖。

在此揭露內容之實施例中，係提出一種高壓半導體元件。實施例中，P型摻雜層設置在位於第一P型井和漂移區之下的一區域中，可以達到降低高壓半導體元件的導通阻值、並維持其高崩潰電壓的效果。然而，實施例僅用以作為範例說明，並不會限縮本發明欲保護之範圍。此外，實施例中之圖式係省略部份要之元件，以清楚顯示本發明之技術特點。

第1圖繪示依照本揭露內容之一實施例之高壓半導體元件100之剖面示意圖。如第1圖所示，高壓半導體元件100包括一P型基板110、一高壓N型井(HVNW)120、一第一P型井130、一漂移區(drift region)140以及一P型摻雜層150。高壓N型井120形成於P型基板110中。第一P型井130形成於高壓N型井120中，第一P型井130之一底部130b相距P型基板110之一表面110s具有一第一深度D1。漂移區140形成於高壓N型井120中，其中漂移區140係自P型基板110之表面110s向下延伸。P型摻雜層150形成於P型基板110中，P型摻雜層150之一底部150b相距P型基板110之表面110s具有一第二深度D2，其中第二深度D2大於第一深度D1，且P型摻雜層150形成於位於第一P型井130和漂移區140之下的一區域160中。

實施例中，P型摻雜層150例如是一P型埋藏層(Ptype buried layer)。

一實施例中，P型摻雜層150之至少一部份位於第 一P型井130之下方。一實施例中，P型摻雜層150之至少一部份位於漂移區140之下方。一實施例中，P型摻雜層150完全位於第一P型井130和漂移區140之中間區域之下方、而不位於第一P型井130或漂移區140之任一者的下方(未繪示)。換言之，P型摻雜層150的寬度150w可以依需要調整，使得P型摻雜層150的寬度方向之延伸範圍可以視需要而改變，比方說，P型摻雜層150的至少一部份只位於漂移區140之下方而不位於第一P型井130之下方(未繪示)，或者P型摻雜層150的至少一部份只位於第一P型井130之下方而不位於漂移區140之下方(未繪示)。本實施例中，如第1圖所示，P型摻雜層150位於第一P型井130和漂移區140之下方。

實施例中，如第1圖所示，高壓半導體元件100更可包括一源極區171和一汲極區173。源極區171和汲極區173形成於P型基板110中。實施例中，如第1圖所示，源極區171位於第一P型井130中，源極區171及汲極區173之間形成一電流路徑。實施例中，源極區171和汲極區173例如是N型重摻雜區。

一般來說，高壓裝置中的源極區較難達到完全空乏。根據本揭露內容之一實施例，P型摻雜層150位於源極區171的下方，因此可以令源極區171達到較佳的空乏狀況，而能夠令高壓半導體元件100具有較高的崩潰電壓，並能夠降低高壓半導體元件100的導通阻值。

實施例中，如第1圖所示，高壓半導體元件100更可包括一P型重摻雜區177。P型重摻雜區177形成於第一P型 井130中並鄰接源極區171。

實施例中，如第1圖所示，高壓半導體元件100更可包括一閘極結構180。閘極結構180形成於源極區171及汲極區173之間的電流路徑之上。實施例中，閘極結構180例如可包括多晶矽層及矽化鎢層，矽化鎢層形成於多晶矽層上。

實施例中，高壓半導體元件100更可包括至少一場氧化層(field oxide，FOX)。如第1圖所示，場氧化層191設置於漂移區140上並位於源極區171及汲極區173之間。實施例中，場氧化層例如是二氧化矽。

實施例中，如第1圖所示，高壓半導體元件100更可包括一第二P型井131以及一本體區(bulk region)175。第二P型井131形成於P型基板110中並鄰接高壓N型井120，本體區175形成於第二P型井131中。實施例中，本體區175例如是P型重摻雜區。實施例中，如第1圖所示，高壓半導體元件100更可包括場氧化層193，場氧化層193設置於第一P型井130和第二P型井131之間。

實施例中，如第1圖所示，高壓半導體元件100更可包括一P型頂摻雜層141和一N型摻雜層143。P型頂摻雜層141形成於高壓N型井120中對應漂移區140之處，N型摻雜層143形成於P型頂摻雜層141中。實施例中，P型頂摻雜層141的摻雜濃度和N型摻雜層143的摻雜濃度大於第一P型井130的摻雜濃度和第二P型井131的摻雜濃度，而上述區域的摻雜濃度大於高壓N型井120的摻雜濃度。

實施例中，P型摻雜區域(第一P型井130、P型頂 摻雜層141、P型摻雜層150)之載子的數量和N型摻雜區域(高壓N型井120、N型摻雜層143)之載子的數量相當而可以達到較佳平衡時，便可以達到較佳的空乏狀況，而能夠令高壓半導體元件100具有較高的崩潰電壓。同時，設置P型摻雜層150可以分散並降低其餘P型摻雜區域(第一P型井130、P型頂摻雜層141)的載子數量，進而增進源極區171和漂移區140間的空乏狀況，而能夠降低高壓半導體元件100的導通阻值。

詳細來說，設置P型摻雜層150可以降低第一P型井130和P型頂摻雜層141的載子數量。換言之，其餘P型摻雜區域(第一P型井130、P型頂摻雜層141)的載子數量降低，也就表示源極區171及汲極區173之間的電流路徑的P型載子的濃度較低，因而可以使得高壓半導體元件100具有較低的導通阻值。再者，P型摻雜層150設置在位於第一P型井130和漂移區140之下的一區域160中。因此，P型摻雜層150的摻雜濃度並不限定於特定的範圍，和其所佔據的位置及範圍有關，只要能達到前述功能即可。

實施例中，如第1圖所示，高壓半導體元件100更可包括一介電結構190及至少一圖案化金屬層170。介電結構190形成於P型基板110上。本實施例中，如第1圖所示，圖案化金屬層170的各個金屬圖案170a、170b、170c和170d分別穿過介電結構190的複數個接觸孔190a、190b、190c和190d而分別與汲極區173、閘極結構180、源極區171和本體區175電性連接。本實施例中，金屬圖案170a、170b、170c和170d彼此之間例如是電性隔離。實施例中，介電結構190例如是層間介電層 (interlayer dielectric)。然實際應用時，金屬圖案和接觸孔的數目亦視應用狀況作適當選擇，並不以前述之實施例所列之數目為限。

如第1圖所示之實施例，高壓半導體元件100例如是高壓N型金氧半導體(NMOS)元件。

第2圖繪示依照本揭露內容之另一實施例之高壓半導體元件200之剖面示意圖。本實施例中與前述實施例相同之元件係沿用同樣的元件標號，且相同元件之相關說明請參考前述，在此不再贅述。

如第2圖所示，高壓半導體元件200中，P型摻雜層250可包括複數個P型摻雜段250a、250b、250c和250d，此些P型摻雜段250a、250b、250c和250d彼此之間係分隔開來。

第3圖繪示依照本揭露內容之又一實施例之高壓半導體元件300之剖面示意圖。本實施例中與前述實施例相同之元件係沿用同樣的元件標號，且相同元件之相關說明請參考前述，在此不再贅述。

如第3圖所示，高壓半導體元件300包括P型基板110、高壓N型井120、第一P型井130、漂移區140、一N型重摻雜區371、一P型重摻雜區373以及P型摻雜層150。高壓N型井120形成於P型基板110中。第一P型井130形成於高壓N型井120中，第一P型井130之底部130b相距P型基板110之表面110s具有第一深度D1。漂移區140形成於高壓N型井120中，其中漂移區140係自P型基板110之表面110s向下延伸。N型重摻雜區371和P型重摻雜區373形成於P型基板110中，且 N型重摻雜區371位於第一P型井130中。P型摻雜層150形成於P型基板110中，P型摻雜層150之底部150b相距P型基板110之表面110s具有第二深度D2，其中第二深度D2大於第一深度D1，且P型摻雜層150形成於位於第一P型井130和漂移區140之下的區域160中。

一實施例中，P型摻雜層150之至少一部份位於第一P型井130之下方。一實施例中，P型摻雜層150之至少一部份位於漂移區140之下方。一實施例中，P型摻雜層150完全位於第一P型井130和漂移區140之中間區域之下方、而不位於第一P型井130或漂移區140之任一者的下方(未繪示)。換言之，P型摻雜層150的寬度150w可以依需要調整，使得P型摻雜層150的寬度方向之延伸範圍可以視需要而改變，比方說，P型摻雜層150的至少一部份只位於漂移區140之下方而不位於第一P型井130之下方(未繪示)，或者P型摻雜層150的至少一部份只位於第一P型井130之下方而不位於漂移區140之下方(未繪示)。本實施例中，如第3圖所示，P型摻雜層150位於第一P型井130和漂移區140之下方。

於其他實施例中，P型摻雜層150亦可包括複數個P型摻雜段，且此些P型摻雜段彼此之間係分隔開來(未繪示)。

如第3圖所示之實施例，高壓半導體元件300例如是高壓絕緣閘極雙載子電晶體(IGBT)元件。

第4圖繪示依照本揭露內容之更一實施例之高壓半導體元件400之剖面示意圖。本實施例中與前述實施例相同之元件係沿用同樣的元件標號，且相同元件之相關說明請參考前述， 在此不再贅述。

如第4圖所示，高壓半導體元件400包括P型基板110、高壓N型井120、第一P型井130、漂移區140、N型重摻雜區471、閘極結構180以及P型摻雜層150。高壓N型井120形成於P型基板110中。第一P型井130形成於高壓N型井120中，第一P型井130之底部130b相距P型基板110之表面110s具有第一深度D1。漂移區140形成於高壓N型井120中，其中漂移區140係自P型基板110之表面110s向下延伸。N型重摻雜區471形成於第一P型井130中。閘極結構180形成於高壓N型井120之上，且N型重摻雜區471係電性連通於閘極結構180。P型摻雜層150形成於P型基板110中，P型摻雜層150之底部150b相距P型基板110之表面110s具有第二深度D2，其中第二深度D2大於第一深度D1，且P型摻雜層150形成於位於第一P型井130和漂移區140之下的區域160中。

實施例中，高壓半導體元件400更可包括N型重摻雜區473、P型重摻雜區475、介電結構190及至少一圖案化金屬層470，介電結構190形成於P型基板110上。本實施例中，如第4圖所示，圖案化金屬層470的金屬圖案470a穿過介電結構190的接觸孔190a而與N型重摻雜區473電性連接，N型重摻雜區471、P型重摻雜區475和閘極結構180則經由穿過介電結構190的接觸孔190b、190c和190d之金屬圖案470b而電性連通。本實施例中，金屬圖案470a和470b之間例如是電性隔離。實施例中，介電結構190例如是層間介電層。然實際應用時，金屬圖案和接觸孔的數目亦視應用狀況作適當選擇，並不以前述之實施 例所列之數目為限。

一實施例中，P型摻雜層150之至少一部份位於第一P型井130之下方。一實施例中，P型摻雜層150之至少一部份位於漂移區140之下方。一實施例中，P型摻雜層150完全位於第一P型井130和漂移區140之中間區域之下方、而不位於第一P型井130或漂移區140之任一者的下方(未繪示)。換言之，P型摻雜層150的寬度150w可以依需要調整，使得P型摻雜層150的寬度方向之延伸範圍可以視需要而改變，比方說，P型摻雜層150的至少一部份只位於漂移區140之下方而不位於第一P型井130之下方(未繪示)，或者P型摻雜層150的至少一部份只位於第一P型井130之下方而不位於漂移區140之下方(未繪示)。本實施例中，如第4圖所示，P型摻雜層150位於第一P型井130和漂移區140之下方。

於其他實施例中，P型摻雜層150亦可包括複數個P型摻雜段，且此些P型摻雜段彼此之間係分隔開來(未繪示)。

如第4圖所示之實施例，高壓半導體元件400例如是高壓二極體(diode)元件。

第5~6圖繪示依照本揭露內容之一比較例及一實施例之高壓半導體元件之電流-電壓曲線圖。實施例係以高壓半導體元件100為例，第5圖中，汲極電壓(Vd)係0~2V，閘極電壓(Vgs)係20V；第6圖中，汲極電壓(Vd)係0~800V，閘極電壓(Vgs)及本體電壓(Vbs)係0V。曲線I表示比較例之高壓半導體元件的電流-電壓曲線，曲線II表示實施例之高壓半導體元件100的電流-電壓曲線，其中比較例之高壓半導體元件不包括P型摻雜層150。

如第5圖所示，在例如是汲極電壓(Vd)係1V時，實施例之高壓半導體元件100的電流高於比較例之高壓半導體元件的電流，改善了大約16%。這表示實施例之高壓半導體元件100具有較低的導通阻值。再者，如第6圖所示，實施例之高壓半導體元件100和比較例之高壓半導體元件均具有至少750V以上之崩潰電壓，這表示即使額外設置P型摻雜層150於高壓半導體元件100中，並不會造成其高崩潰電壓降低。換言之，根據本揭露內容之實施例，高壓半導體元件100具有高崩潰電壓以及低導通阻值。

以下係提出實施例之一種高壓半導體元件之製造方法，然該些步驟僅為舉例說明之用，並非用以限縮本發明。具有通常知識者當可依據實際實施態樣的需要對該些步驟加以修飾或變化。需注意的是，部分圖式中的一些元件係以透視方式繪示，部份次要元件係省略，以更清楚表達本發明內容。

第7A圖至第7N圖繪示依照本發明之一實施例之高壓半導體元件100之製造方法示意圖。請參照第7A圖至第7N圖。

如第7A圖所示，提供P型基板110’，並形成P型摻雜層150於P型基板110’中。實施例中，例如是以摻雜製程形成P型摻雜層150，P型摻雜層150例如是P型埋藏層。

如第7B圖所示，以磊晶製程形成一P型磊晶層110”於P型基板110’上以形成P型基板110。

如第7C圖所示，形成高壓N型井120於P型基板110中。

如第7D圖所示，形成第一P型井130於高壓N型 井120中，以及形成第二P型井131於P型基板110中並鄰接高壓N型井120。

如第7E圖所示，形成P型頂摻雜層141於高壓N型井120中。

如第7F圖所示，形成N型摻雜層143於P型頂摻雜層141中。

如第7G圖所示，形成複數個場氧化層以定義預定的主動區。實施例中，舉例而言，場氧化層191設置於N型摻雜層143上，場氧化層193設置於第一P型井130和第二P型井131之間。

如第7H圖所示，形成氧化層199於預定的主動區之表面上，此氧化層199作為閘極氧化層。需注意的是，氧化層199並未繪示於第1~4圖中。

如第7I圖所示，形成閘極結構180於第一P型井130和N型摻雜層143之間並跨過一部份的場氧化層191。實施例中，閘極結構180實際上形成於預定之源極區及汲極區之間的電流路徑之上。實施例中，可先形成多晶矽層，再形成矽化鎢層於多晶矽層上。

如第7J圖所示，形成間隔物180s於閘極結構180之兩側。需注意的是，間隔物180s並未繪示於第1~4圖中。

如第7K圖所示，進行摻雜製程以形成源極區171於第一P型井130中、以及形成汲極區173於高壓N型井120中。實施例中，源極區171和汲極區173例如是N型重摻雜區。

如第7L圖所示，進行摻雜製程以形成本體區175 於第二P型井131中。實施例中，本體區175例如是P型重摻雜區。此摻雜製程中，亦可同時形成P型重摻雜區177於第一P型井130中並鄰接源極區171。

如第7M圖所示，形成介電結構190於P型基板110上。實施例中，介電結構190可具有複數個接觸孔，舉例而言，接觸孔190a、190b、190c、190d和190e。各個接觸孔對應預定電性連接至圖案化金屬層的區域，此圖案化金屬層會在後面的步驟中形成。

如第7N圖所示，形成圖案化金屬層170。實施例中，圖案化金屬層170具有金屬圖案170a、170b、170c和170d，分別穿過介電結構190的複數個接觸孔190a、190b、190c和190d而分別與汲極區173、閘極結構180、源極區171和本體區175電性連接。至此，形成如第1圖所示的高壓半導體元件100。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧高壓半導體元件

110‧‧‧P型基板

110s‧‧‧表面

120‧‧‧高壓N型井

130‧‧‧第一P型井

130b、150b‧‧‧底部

131‧‧‧第二P型井

140‧‧‧漂移區

141‧‧‧P型頂摻雜層

143‧‧‧N型摻雜層

150‧‧‧P型摻雜層

150w‧‧‧寬度

160‧‧‧區域

170‧‧‧圖案化金屬層

170a、170b、170c、170d‧‧‧金屬圖案

171‧‧‧源極區

173‧‧‧汲極區

175‧‧‧本體區

177‧‧‧P型重摻雜區

180‧‧‧閘極結構

190‧‧‧介電結構

190a、190b、190c、190d‧‧‧接觸孔

191、193‧‧‧場氧化層

D1‧‧‧第一深度

D2‧‧‧第二深度

Claims (10)

1. 一種高壓半導體元件，包括：一P型基板；一高壓N型井(HVNW)，形成於該P型基板中；一第一P型井，形成於該高壓N型井中，該第一P型井之一底部相距該P型基板之一表面具有一第一深度；一漂移區(drift region)，形成於該高壓N型井中，其中該漂移區係自該P型基板之該表面向下延伸；以及一P型摻雜層，形成於該P型基板中，該P型摻雜層之一底部相距該P型基板之該表面具有一第二深度，其中該第二深度大於該第一深度，且該P型摻雜層形成於位於該第一P型井和該漂移區之一中間區域下方的一區域中。
2. 如申請專利範圍第1項所述之高壓半導體元件，其中該P型摻雜層係為一P型埋藏層(P type buried layer)。
3. 如申請專利範圍第1項所述之高壓半導體元件，其中該P型摻雜層之至少一部份係位於該第一P型井之下方。
4. 如申請專利範圍第1項所述之高壓半導體元件，其中該P型摻雜層之至少一部份係位於該漂移區之下方。
5. 如申請專利範圍第1項所述之高壓半導體元件，其中該P型摻雜層包括複數個P型摻雜段，該些P型摻雜段彼此之間係分隔開來。
6. 如申請專利範圍第1項所述之高壓半導體元件，更包括：一源極區和一汲極區，形成於該P型基板中，該源極區及該汲極區之間形成一電流路徑，該源極區位於該第一P型井中； 一閘極結構，形成於該源極區及該汲極區之間的該電流路徑之上；以及一場氧化層(field oxide，FOX)，該場氧化層設置於該漂移區上並位於該源極區及該汲極區之間。
7. 如申請專利範圍第1項所述之高壓半導體元件，更包括：一第二P型井，形成於該P型基板中並鄰接該高壓N型井；一本體區(bulk region)，形成於該第二P型井中；一P型頂摻雜層，形成於該高壓N型井中對應該漂移區之處；以及一N型摻雜層，形成於該P型頂摻雜層中。
8. 一種高壓半導體元件，包括：一P型基板；一高壓N型井，形成於該P型基板中；一第一P型井，形成於該高壓N型井中，該第一P型井之一底部相距該P型基板之一表面具有一第一深度；一漂移區，形成於該高壓N型井中，其中該漂移區係自該P型基板之該表面向下延伸；一N型重摻雜區和一P型重摻雜區，形成於該P型基板中，該N型重摻雜區位於該第一P型井中；以及一P型摻雜層，形成於該P型基板中，該P型摻雜層之一底部相距該P型基板之該表面具有一第二深度，其中該第二深度大於該第一深度，且該P型摻雜層形成於位於該第一P型井和該漂移區之一中間區域下方的一區域中。
9. 如申請專利範圍第8項所述之高壓半導體元件，其中該P型摻雜層之至少一部份係位於該第一P型井之下方。
10. 一種高壓半導體元件，包括：一P型基板；一高壓N型井，形成於該P型基板中；一第一P型井，形成於該高壓N型井中，該第一P型井之一底部相距該P型基板之一表面具有一第一深度；一漂移區，形成於該高壓N型井中，其中該漂移區係自該P型基板之該表面向下延伸；一N型重摻雜區，形成於該第一P型井中；一閘極結構，形成於該高壓N型井之上，該N型重摻雜區係電性連通於該閘極結構；以及一P型摻雜層，形成於該P型基板中，該P型摻雜層之一底部相距該P型基板之該表面具有一第二深度，其中該第二深度大於該第一深度，且該P型摻雜層形成於位於該第一P型井和該漂移區之一中間區域下方的一區域中。