KR20100014768A - 서브 리소그래픽 패터닝을 위해 블록 공중합체 자기 조립을 사용하는 방법 - Google Patents
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Abstract
블록 공중합체는 자기 조립될 수 있고, 예를 들어 서브 리소그래픽 패터닝을 위해 여기에 설명된 방법에서 사용될 수 있다. 블록 공중합체는 이블록 공중합체, 삼블록 공중합체, 다중블록 공중합체 또는 그 조합일 수 있다. 이러한 방법은 예를 들어, 서브 리소그래픽 전도성 라인을 포함하는 디바이스를 만드는데 유용할 수 있다.
블록 공중합체, 자기 조립, 서브 리소그래픽, 트렌치, 오프닝, 교차결합
Description
본 출원은 2007년 2월 8일자로 출원된 미합중국 특허 출원 제11/703,911호에 대해 우선권을 주장하는데, 이것은 여기에서 전체적으로 참조로 사용된다.
메모리 디바이스는 통상적으로 컴퓨터 또는 기타 전자 디바이스 내에 내부 반도체 집적 회로로서 제공된다. RAM(random access memory), ROM(read only memory), DRAM(dynamic random access memory), SDRAM(synchronous dynamic random access memory) 및 플래시 메모리를 포함하는 다수의 상이한 유형의 메모리가 있다. 플래시 메모리 디바이스는 광범위한 전자 애플리케이션을 위한 비휘발성 메모리의 인기있는 공급원으로 발전했다. 플래시 메모리 디바이스는 통상적으로, 높은 메모리 밀도, 높은 신뢰성 및 낮은 전력 소비를 고려한 1-트랜지스터 메모리 셀을 사용한다. 플래시 메모리의 일반적인 용도로는 퍼스널 컴퓨터, 개인 휴대 정보 단말기(PDA), 디지털 카메라 및 휴대 전화를 포함한다. 기본 입/출력 시스템(BIOS)과 같은 프로그램 코드 및 시스템 데이터는 통상적으로 퍼스널 컴퓨터 시스템에서 사용하기 위해 플래시 메모리 디바이스 내에 저장된다.
플래시 메모리 트랜지스터의 성능 및 밀도의 증가는 컴퓨터 시스템 성능의 증가에 따라 요구된다. 밀도 및 성능 증가를 달성하기 위해, 트랜지스터는 크기가 감소되어, 전력 요구 감소와 함께 속도 증가를 가져왔다. 그러나, 더 이상의 크기 감소는 리소그래픽 방법을 사용하여 달성될 수 있는 치수의 하한에 의해 종종 제한된다. 예를 들어, 57.5 나노미터(nm) 이하의 피처(feature)(예를 들어, 라인 폭)를 갖는 전도성 라인과 같은 구조체는 표준 리소그래픽 방법에 의해 생산하기 어렵고, 여기에서 "서브 리소그래픽" 피처로 언급된다.
본 분야에 공지된 그외 다른 방법에 의해 서브 리소그래픽 피처를 준비하려는 시도가 이루어졌다. 예를 들어, 전자 빔(e-빔) 리소그래피 및 극자외선(extreme ultraviolet: EUV) 리소그래피는 이러한 서브 리소그래픽 피처를 준비하려고 시도할 때 사용되었다. 이러한 방법이 서브 리소그래픽 피처를 준비할 수는 있지만, 이러한 방법의 광범위한 사용은 예를 들어, 고비용 및/또는 높은 처리율 생산 방법과의 부적합성을 포함한 어려움에 의해 저해되었다.
위에 설명된 이유와, 본 명세서를 읽고 이해할 때 당업자에게 명백해질 수 있는 아래에 설명된 그외 다른 이유로, 서브 리소그래픽 피처를 준비하는 방법이 본 분야에서 요구된다.
도 1 내지 7은 여기에서 설명된 블록 공중합체 자기 조립을 포함하는 방법의 실시예를 사용하는 디바이스 또는 디바이스 구성요소의 준비를 도시한 예시적인 디바이스 또는 디바이스 구성요소의 측면도.
도 8은 도 7에 도시된 패터닝된 표면을 도시한 예시적인 디바이스 또는 디바 이스 구성요소의 평면도.
블록 공중합체의 자기 조립은 기판상에 피처를 준비하기 위해 사용되었다. 예를 들어, 미합중국 특허 번호 7,045, 851 B2(Black 등); 미합중국 특허 출원 공개 번호 2004/0124092 A1(Black 등), 2004/0142578 A1(Wiesner 등), 2006/0134556 A1(Nealey 등), 2006/0163646 A1(Black 등) 및 2006/0249784 A1(Black 등); Black, IEEE Transactions on Nanotechnology, 3:412-415(2004); Black, Applied Physics Letters, 87:163116, 1-3(2005); 및 Yamaguchi 등, Journal of Photopolymer Science and Technology, 19:385-388(2006)을 참조하기 바란다. 예를 들어, 리소그래픽 유도 트렌치(lithographically derived trenches)는 서브 리소그래픽 피처를 제공하기 위해 블록 공중합체의 자기 조립을 위한 가이드로서 사용되었다. 그러나, 각각의 리소그래픽 유도 트렌치의 최대 폭은 통상적으로 블록 공중합체의 고유 주기성(inherent periodicity)(LO)의 배수로(예를 들어, 소정의 실시예에서 정수배로) 제한되고, 통상적으로 많아야 3 LO 내지 15 LO로 제한된다. 그러므로, 각각의 트렌치의 최대폭에 관한 이러한 제한은 블록 공중합체의 자기 조립을 사용하는 이러한 공지된 방법에 의해 패터닝될 수 있는 기판의 면적을 사실상 제한한다. 본 발명의 소정의 실시예에서 설명된 방법은 블록 공중합체의 자기 조립을 사용하는 지금까지 공지된 패터닝 방법에 비해 기판의 더 큰 면적의 서브 리소그래픽 패터닝을 위해 사용될 수 있다.
본 발명의 소정의 실시예는 기판의 서브 리소그래픽 패터닝을 위한 방법을 제공한다. 한 실시예에서, 방법은 LO의 고유 주기성을 갖는 블록 공중합체를 제공하는 단계; 복수의(예를 들어, 2개 이상의) 자기 조립된 공중합체 정의 트렌치를 포함하는 기판을 제공하는 단계 - 복수의 트렌치의 각각의 트렌치는 nLO의 폭을 갖고, n은 1부터 15까지임-; 기판의 표면상에 블록 공중합체를 퇴적시키는 단계; 및 블록 공중합체가 자기 조립할 수 있게 하도록 블록 공중합체를 어닐링(예를 들어, 열 어닐링 및/또는 용매 어닐링)하는 단계를 포함한다. 소정의 실시예에서, 어닐링은 블록 공중합체가 자기 조립하여 각각의 트렌치 내에 박막(lamellae) 세트를 형성할 수 있게 하는데, 박막 세트는 실질적으로 기판의 표면에 수직이고, 실질적으로 각각의 트렌치 측벽과 일치할 수 있다. 이러한 실시예의 경우에, 박막 세트의 제1 부분은 (예를 들어, 자외선 방사선에 노출됨으로써) 선택적으로 교차결합될 수 있는데, 교차결합된 박막은 자기 조립된 블록 공중합체의 제1 블록을 포함한다. 더욱이, 박막 세트의 제2 부분을 임의로 선택적으로 제거될 수 있는데, 제거된 박막은 자기 조립된 블록 공중합체의 제2 블록을 포함한다. 결과적으로 생긴 구조는 예를 들어, 에칭 마스크 및/또는 퇴적 마스크로서 사용될 수 있다. 예를 들어, 한 실시예에서, 기판의 표면은 교차결합된 박막을 에칭 마스크로서 사용하여 에칭될 수 있고, 임의의 남은 중합 재료는 선택적으로 제거될 수 있으며, 전도성 재료(예를 들어, 금속 함유 재료, 전도성 중합체 및/또는 금속 함유 중합체 복합체)는 서브 리소그래픽 전도성 라인을 형성하기 위해 서브 리소그래픽 트렌치 내에 퇴적될 수 있다. 다른 실시예에서, 기판의 표면은 교차결합된 박막을 에칭 마스크로서 사용하여 에칭될 수 있고, 임의의 남은 중합 재료는 선택적으로 제거될 수 있으며, 절연 재료(예를 들어, 높거나 낮은 유전 상수를 갖는 비전도성 재료, 및 소정의 실시예에서는 용량 결합을 최소화하기 위해 낮은 유전 상수를 갖는 비전도성 재료)는 예를 들어, 활성 영역을 서로 분리시키기 위해, 서브 리소그래픽 트렌치 내에 퇴적될 수 있다. 여기에서 사용된 바와 같이, 높은 유전 상수(높은 k) 재료는 실리콘 이산화물의 유전 상수(즉, k=3.9)보다 큰 유전 상수를 갖는 것으로 고려되고, 낮은 유전 상수(낮은 k) 재료는 실리콘 이산화물의 유전 상수(즉, k=3.9)보다 작거나 같은 유전 상수를 갖는 것으로 고려된다. 대안적으로, 교차결합된 박막이 금속 함유 박막인 실시예의 경우에, 결과적으로 생긴 구조는 전도성 라인을 포함할 수 있다. 하나 이상의 추가 층은 전도성 라인이 예를 들어, 트랜지스터 게이트인 디바이스를 형성하기 위해 임의로 제공될 수 있다.
본 발명의 소정의 실시예는 기판을 패터닝하는 방법을 제공한다. 한 실시예에서, 방법은 위어(weir) 및 트렌치의 표면 형태를 형성하기 위해 높이 Y인 복수의 스페이서(이후, 위어)를 포함하는 표면을 갖는 기판을 제공하는 단계; LO의 고유 주기성을 갖는 제1 블록 공중합체를 제공하는 단계; 및 L'O의 고유 주기성을 갖는 제2 블록 공중합체를 제공하는 단계를 포함한다.
이러한 표면 형태를 갖는 기판은 예를 들어, 리소그래픽 방법을 사용하여 준비될 수 있다. 소정의 실시예에서, 이러한 표면 형태를 갖는 기판은 한 방법에 의 해 준비될 수 있는데, 이 방법은 예를 들어, 두께 Y의 층을 형성하기 위해 기판의 표면상에 레지스트(예를 들어, e-빔 레지스트 및/또는 포토레지스트)를 퇴적시키는 단계 - 기판은 제1 블록 공중합체의 각각의 블록에 대해 중성 습윤성인(즉, 사실상의 습윤성 차이가 없는) 표면(예를 들어, 수소-종결된(hydrogen-terminated) 실리콘, 교차결합된 중합체 매트(mat) 및/또는 그라프트된(grafted) 중합체)을 가짐-; 라인(lines) 패턴을 형성하기 위해 레지스트를 노출하는 단계; 및 폭 nLO(n은 1부터 15까지일 수 있음)의 복수의 트렌치를 형성하기 위해 레지스트의 노출된 부분 또는 노출되지 않은 부분을 선택적으로 제거하는 단계를 포함한다. 기판의 표면상에 남은 레지스트는 제1 블록 공중합체의 한 블록에 의해 선택적으로 웨트(wet)될 수 있다(즉, 한 블록에 웨트되고, 다른 블록에 의해 거의 웨트되지 않을 수 있다). 그러므로, 이러한 실시예에서, 각각의 트렌치는 제1 블록 공중합체의 각각의 블록에 대해 중성 습윤성인 바닥, 및 제1 블록 공중합체의 한 블록에 의해 선택적으로 웨트되는 2개의 측벽을 갖는다. 다른 실시예에서, 이러한 표면 형태를 갖는 기판은 한 방법에 의해 준비될 수 있는데, 이 방법은 예를 들어, 표면을 갖는 기판(예를 들어, 반도체 기판 또는 기판 조립체)을 제공하는 단계; 기판의 표면상에 두께 Y의 층(예를 들어, 실리콘 함유 층)을 퇴적시키는 단계; 및 폭 nLO(n은 1부터 15까지일 수 있음)의 트렌치 및 위어의 형태를 형성하기 위해 층을 선택적으로 에칭하는 단계를 포함한다. 임의적으로, 방법은 기판의 표면상에 두께 Y의 층을 퇴적시키기 전이나 후에(그리고 소정의 실시예에서는 퇴적시키기 전에), 기판의 표면상에 중성 습윤성 중합체 매트를 퇴적시키고 중합체 매트를 교차결합하는 단계를 더 포함할 수 있다. 임의적으로, 방법은 기판의 표면상에 두께 Y의 층을 퇴적시키기 전에 기판의 표면에 중성 습윤성 중합체를 그라프트(grafting)하는 단계, 및/또는 소정의 실시예에서, 기판의 표면상에 두께 Y의 층을 퇴적시킨 후에 기판의 표면에 중성 습윤성 중합체를 선택적으로 그라프트하는 단계(예를 들어, 트렌치의 바닥에 중성 습윤성 중합체를 선택적으로 그라프트하는 단계)를 더 포함할 수 있다.
LO의 고유 주기성을 갖는 제1 블록 공중합체 및 L'O의 고유 주기성을 갖는 제2 블록 공중합체는 각각 독립적으로 이블록(diblock) 공중합체, 삼블록(triblock) 공중합체, 다중블록(multiblock) 공중합체 또는 그 조합일 수 있는데, 이들 모두는 소정의 실시예에서 박막 형태로 자기 조립할 수 있다. 고유 주기성 LO 및 L'O는 동일하거나 상이할 수 있다. 소정의 실시예에서, LO 및 L'O는 각각 독립적으로 10 나노미터에서 100 나노미터까지 일 수 있다. 제1 및 제2 블록 공중합체는 동일하거나 상이할 수 있다. 몇몇 실시예에서는 제1 및 제2 블록 공중합체 중 적어도 하나가, 소정의 실시예에서는 둘 다가, 실질적으로 대칭인 이블록 공중합체일 수 있다.
기판을 패터닝하는 방법은 Y보다 작거나 같은 두께의 층을 형성하기 위해 기판의 표면상에 제1 블록 공중합체를 퇴적시키는 단계; 제1 블록 공중합체가 자기 조립하여 각각의 트렌치 내에 제1 박막 세트를 형성할 수 있게 하도록 제1 블록 공중합체의 층을 어닐링하는 단계 - 제1 박막 세트는 실질적으로 기판의 표면에 수직 이고, 실질적으로 각각의 트렌치 측벽과 일치할 수 있음-; 자기 조립된 제1 블록 공중합체의 제1 블록을 포함하는 제1 박막 세트의 일부를 교차결합하는 단계; 및 Y'의 깊이를 갖는 적어도 하나의 오프닝(opening)을 형성하기 위해 위어들을 형성하는 재료의 적어도 일부를 제거하는 단계를 더 포함한다. 적어도 하나의 오프닝은 제2 블록 공중합체의 각각의 블록에 대해 중성 습윤성인 바닥; 제2 블록 공중합체의 한 블록에 의해 선택적으로 웨트되는 2개의 측벽; 및 mL'O의 폭을 갖는데, m은 1부터 15까지일 수 있다. 방법은 Y'보다 작거나 같은 두께의 층을 형성하기 위해 기판의 표면상에 제2 블록 공중합체를 퇴적시키는 단계; 및 제2 블록 공중합체가 자기 조립하여 적어도 하나의 오프닝 내에 제2 박막 세트를 형성할 수 있게 하도록 제2 블록 공중합체의 층을 어닐링하는 단계를 더 포함하는데, 제2 박막 세트는 실질적으로 기판의 표면에 수직이고, 실질적으로 각각의 오프닝 측벽과 일치할 수 있다. 소정의 실시예에서, 방법은 제2 박막 세트의 제1 부분을 교차결합하는 단계를 더 포함할 수 있고, 교차결합된 박막은 자기 조립된 제2 블록 공중합체의 제1 블록을 포함한다. 더욱이, 제1 및/또는 제2 박막 세트의 제2 부분, 및 소정의 실시예에서 둘 다는 임의로 선택적으로 제거될 수 있고, 제거된 박막은 자기 조립된 제1 및/또는 제2 블록 공중합체의 제2 블록을 포함한다. 결과적으로 생긴 구조는 예를 들어, 에칭 마스크 및/또는 퇴적 마스크로서 사용될 수 있다. 대안적으로, 교차결합된 박막의 적어도 일부가 금속 함유 박막인 실시예의 경우에, 결과적으로 생긴 구조는 전도성 라인을 포함할 수 있다.
소정의 실시예에서, 여기에서 개시된 방법은 높은 처리율의 생산 방법을 위한, 값이 비싸고 및/또는 비실용적일 수 있는 간섭법, e-빔 리소그래피 또는 EUV 리소그래피와 같은 기술이 필요 없이, 기판의 서브 리소그래픽 패터닝을 위해 사용될 수 있다. 예를 들어, 미합중국 특허 번호 6,746,825 B2(Nealey 등) 및 6,926,953 B2(Nealey 등)를 참조하기 바란다. 더욱이, 소정의 실시예의 경우에, 여기에서 개시된 방법은 블록 공중합체의 자기 조립을 사용하는 지금까지 공지된 패터닝 방법에 비해 기판의 더 큰 면적의 서브 리소그래픽 패터닝을 위해 사용될 수 있다.
여기에서 사용된 바와 같이, "금속 함유"는 완전히 금속으로 이루어지거나, 또는 금속 이외에 다른 원소를 포함할 수 있는 재료, 통상적으로 화합물 또는 층을 나타내기 위해 사용된다. 통상적인 금속 함유 화합물은 금속, 금속 리간드 착물(metal-ligand complexes), 금속염(metal salts), 유기금속 화합물 및 그 조합을 포함하는데, 이에 제한되는 것은 아니다. 통상적인 금속 함유 층은 금속, 금속 산화물, 금속 규산염 및 그 조합을 포함하는데, 이에 제한되는 것은 아니다.
여기에서 사용된 바와 같이, "(메트)아크릴레이트"라는 용어는 아크릴레이트, 메타크릴레이트 또는 그 조합에 대한 약칭 표현이다.
여기에서 사용된 바와 같이, "서브리소그래픽"은 최소 포토리소그래피 피처 크기보다 작은 하나 이상의 크기 또는 치수를 갖는 구조를 나타내기 위해 사용된다. 예를 들어, "서브리소그래픽 라인"은 57.5 nm 이하의 폭을 갖는 라인을 나타내기 위해 여기에서 사용된다.
여기에서 사용된 바와 같이, "a", "an", "the" 및 "적어도 하나"는 교체가능하게 사용되고, 하나 이상을 의미한다.
여기에서 사용된 바와 같이, "또는"이라는 용어는 관용 문맥이 명확하게 달리 나타내지 않는 한, 일반적으로 "및/또는"을 포함하는 의미로 이용된다.
또한, 여기에서, 종점까지 숫자로 나타낸 범위의 열거는 그 범위 내에 포함된 모든 숫자를 포함한다(예를 들어, 1 내지 5는 1, 1.5, 2, 2.75, 3, 3.80, 4, 5 등등을 포함한다).
여기에서 사용된 바와 같이, "including" 또는 "containing"과 같은 뜻인 "comprising"이라는 용어는 포괄적이고, 제한이 없으며, 열거되지 않은 추가 요소나 방법 단계를 배제하지 않는다.
여기에서 설명된 방법의 다양한 실시예에 관한 위의 간단한 설명은 이러한 방법의 각각의 실시예 또는 모든 구현을 설명하고자 하는 것이 아니다. 오히려, 여기에서 설명된 방법의 더욱 완전한 이해는 첨부 도면에 비추어 다음의 상세한 설명 및 청구범위를 참조함으로써 명백히 알 수 있게 될 것이다. 또한, 그외 다른 실시예가 이용될 수 있고, 구조적 변경이 본 발명의 범위를 벗어나지 않고서 이루어질 수 있다는 것을 이해할 것이다.
여기에서 설명된 방법은 예를 들어, 상이한 단량체 단위(들)를 포함하는 다른 유형의 하나 이상의 긴 시퀀스(즉, "블록")에 공유 결합된 동일한 단량체 단위(들)의 하나 이상의 긴 시퀀스(즉, "블록")를 포함하는 중합체인 블록 공중합체를 포함한다. 블록 공중합체는 각각의 단량체 단위를 분리하기 위해 통상적으로 단어 "-block-" 또는 "-b-"를 사용하여 명명되는 반면, 랜덤 공중합체는 각각의 단량체 단위를 분리하기 위해 통상적으로 단어 "-random-" 또는 "r"을 사용하여 명명된다. 여러 종류의 블록 공중합체는 여기에서 설명된 방법에서 사용될 수 있다. 예를 들어, 여기에서 사용된 블록 공중합체는 이블록 공중합체(즉, 2개의 블록을 갖는 공중합체), 삼블록 공중합체(즉, 3개의 블록을 갖는 공중합체), 다중블록 공중합체(즉, 3개보다 많은 블록을 갖는 공중합체) 및 그 조합을 포함할 수 있다. 제1 및 제2 블록 공중합체를 포함하는 방법의 경우에, 제1 블록 공중합체는 제2 블록 공중합체와 동일하거나 상이할 수 있다.
이블록 공중합체는 여기에서 설명된 방법의 소정의 실시예에서 사용될 수 있다. 이블록 공중합체는 실질적으로 대칭일 수 있고(즉, 제1 블록의 부피 분율(volume fraction)은 실질적으로 제2 블록의 부피 분율과 동일하고), 또는 비대칭일 수 있다(즉, 제1 블록의 부피 분율은 실질적으로 제2 블록의 부피 분율과 다르다). 여기에서 사용된 바와 같이, 실질적으로 대칭인 이블록 공중합체의 각각의 블록은 0.4에서 0.6의 부피 분율을 갖는다. 여기에서 사용된 바와 같이, 비대칭 이블록 공중합체의 각각의 블록은 0.4보다 작거나 0.6보다 큰 부피 분율을 갖는다. 실질적으로 대칭인 이블록 공중합체는 이블록 공중합체가 박막(즉, 다른 재료가 사이에 삽입된 한 재료의 얇은 판들)을 형성하기 위해 자기 조립하는 실시예에서 사용될 수 있고, 비대칭 이블록 공중합체는 이블록 공중합체가 예를 들어, 구형, 원통형, 나선형 또는 그 조합을 포함하는 기타 구조를 형성하기 위해 자기 조립하는 실시예에서 사용될 수 있다. 제1 블록 및 제2 블록 공중합체를 포함하는 실시예에 서, 제1 및 제2 블록 공중합체는 둘 다 실질적으로 대칭인 이블록 공중합체일 수 있다.
블록 공중합체의 각각의 블록은 자기 조립 동안에 한 구역으로 조립될 수 있다. 예를 들어, 실질적으로 대칭인 이블록 공중합체는 교대 박막이 이블록 공중합체의 한 블록을 포함하는 구역을 각각 나타내는 박막 구조로 자기 조립될 수 있다. 또한, (어느 박막도 일련의 박막의 경계에 있지 않다고 하면) 동일한 유형의 제1 박막의 중간과 다음 박막의 중간 사이의 거리는 고유 주기성("LO")인데, 고유 주기성은 각각의 블록에 대한 중합체 사슬의 길이 및/또는 분자량에 의존할 수 있다. 그러므로, 고유 주기성은 각각의 블록의 부피 분율이 박막 형태에 대해 0.4 내지 0.6으로 유지된다고 하면, 이블록 공중합체의 하나 또는 두 개의 블록에 대한 중합체 사슬의 길이 및/또는 분자량을 증가시킴으로써 증가될 수 있다. 이와 유사하게, 고유 주기성은 이블록 공중합체의 하나 또는 두 개의 블록에 대한 중합체 사슬의 길이 및/또는 분자량을 감소시킴으로써 감소될 수 있다. 여기에 설명된 방법에서 사용된 이블록 공중합체는 통상적으로 10 나노미터 내지 100 나노미터의 고유 주기성(LO)을 갖는다. 제1 및 제2 블록 공중합체를 포함하는 방법에서, 각각의 블록의 부피 분율이 박막 형태에 대해 0.4 내지 0.6으로 유지된다고 하면, 제1 블록 공중합체의 고유 주기성은 제2 블록 공중합체의 고유 주기성과 동일하거나 상이할 수 있다.
소정의 실시예에서, 여기에 설명된 방법에서 사용된 블록 공중합체의 각각의 블록은 블록을 형성하는 단량체 단위의 구조의 관점에서뿐만 아니라, 예를 들어 물리적 특성(예를 들어, 기계적 강도, 표면 장력, 습윤성 및/또는 용해도) 및 화학적 특성(예를 들어, 용해도, 화학적 반응성, 제거 기술에 대한 감수성 및/또는 교차결합 반응에 대한 감수성)을 포함하는 기타 특성의 관점에서, 공중합체 내의 그외 다른 블록과 다를 수 있다. 몇몇 실시예의 경우에, 블록은 교차결합 가능한 단량체로부터 형성된 단위들의 작은 부분(예를 들어, 5 몰% 이하)을 포함할 수 있다. 소정의 실시예에서, 교차결합 불가능 및 교차결합 가능 단위들은 유사한 물리적 및 화학적 특성을 가질 수 있다.
예시적인 이블록 공중합체는 폴리스티렌-b-폴리메틸메타크릴레이트 블록 공중합체, 폴리에틸렌옥사이드-b-폴리이소프렌 블록 공중합체, 폴리에틸렌옥사이드-b-폴리부타디엔블록 공중합체, 폴리에틸렌옥사이드-b-폴리스티렌 블록 공중합체, 폴리에틸렌옥사이드-b-폴리메틸메타크릴레이트 블록 공중합체, 폴리스티렌-b-폴리비닐피리딘 블록 공중합체, 폴리스티렌-b-폴리이소프렌 블록 공중합체, 폴리스티렌-b-폴리부타디엔 블록 공중합체, 폴리부타디엔-b-폴리비닐피리딘 블록 공중합체, 폴리이소프렌-b-폴리메틸메타크릴레이트 블록 공중합체 및 그 조합을 포함한다. 여기에서 설명된 방법의 몇몇 실시예의 경우에, 폴리스티렌-b-폴리메틸메타크릴레이트 이블록 공중합체는 이 방법에서 사용된 블록 공중합체들의 일부 또는 전부에 사용될 수 있다.
예시적인 삼블록 및/또는 다중블록 공중합체는 폴리스티렌, 폴리알킬(메트)아크릴레이트(예를 들어, 폴리메틸메타크릴레이트), 폴리알킬렌옥사이드(예를 들 어, 폴리에틸렌옥사이드), 폴리올레핀(예를 들어, 폴리이소프렌 및 폴리부타디엔), 폴리비닐피리딘 및 그 조합으로 이루어진 그룹에서 선택된 3개 이상의 블록을 갖는 블록 공중합체를 포함한다.
블록 공중합체는 당업자에게 잘 알려져 있는 방법에 의해 표면(예를 들어, 기판의 표면)상에 퇴적될 수 있다. 여기에서 사용된 바와 같이, 표면 "상에 퇴적된다"는 예를 들어, 퇴적 방법, 코팅 방법, 전사(transfer) 방법 및/또는 기타 사용가능한 인가 방법을 포함하여 표면에 블록 공중합체를 도포하기에 적합한 임의의 수단을 포함하는 것으로 넓게 해석하려는 것이다. 예시적인 퇴적 방법은 스핀 코팅, 딥 코팅, 스프레이 코팅 및 그 조합을 포함하는데, 이에 제한되는 것은 아니다. 이러한 방법에서, 블록 공중합체는 통상적으로 매질(예를 들어, 용매) 내에서 용해되거나, 분산되거나, 떠있게 될 수 있는데; 용액, 분산액 또는 현탁액은 표면 상에 퇴적될 수 있으며, 매질은 퇴적 동안에 또는 퇴적 후에 (예를 들어, 대기 또는 상승된 온도에서, 대기 또는 감소된 압력에서 증발을 통해) 선택적으로 제거될 수 있다.
일단 블록 공중합체가 표면상에 퇴적되었으면, 블록 공중합체는 임의의 현존하는 구역을 해체하고 블록 공중합체가 자기 조립할 수 있게 하도록 어닐링될 수 있다. 유용한 어닐링 방법은 열 어닐링, 용매 어닐링 및 그 조합을 포함한다. 어닐링은 블록 공중합체를 24 시간 동안 또는 그 이상 동안 0 ℃ 내지 250 ℃의 온도에, 그리고 소정의 실시예에서는 진공 및/또는 무산소 분위기 하에 노출하는 것을 포함할 수 있다. 열 어닐링은 통상적으로 블록 공중합체를 상승 온도(예를 들어, 유리 전이 온도에서 또는 그보다 높은 온도)에 노출하는 것, 및 자기 조립된 블록 공중합체가 경화될 수 있게 하도록 온도를 낮추는 것을 포함한다. 용매 어닐링은 블록 공중합체의 각각의 블록을 용매화하는 용매의 증기에 블록 공중합체를 노출하는것; 블록 공중합체가 팽윤할 수 있게 하는 것(그리고, 소정의 실시예에서는 가소성을 갖게 됨); 그 다음, 예를 들어 증발을 통해 용매의 적어도 일부를 제거하는 것(그리고, 소정의 실시예에서는 블록이 상분리될 때 가소제가 분리될 수 있게 하는 것 및 분리된 가소제의 적어도 일부를 제거하는 것)을 포함할 수 있다.
다음 예는 본 발명의 다양한 특정 실시예 및 기술을 더욱 예시하기 위해 제공된다. 그러나, 당업자에 의해 이해된 많은 변형 및 변경이 본 발명의 범위 내에서 이루어질 수 있다는 것을 이해할 것이다. 그러므로, 본 발명의 범위는 다음 예에 의해 제한되고자 하는 것이 아니다.
여기에서 설명된 소정의 실시예에서, 블록 공중합체는 하나 이상의 트렌치 또는 오프닝 내에 블록 공중합체의 층을 형성하기 위해 하나 이상의 트렌치 또는 오프닝을 갖는 표면상에 퇴적될 수 있다. 예시적인 디바이스(5)가 도 1에 도시된다. 디바이스는 기판(10), 위어(30) 및 트렌치(40)를 포함하여 위어와 트렌치의 형태를 형성한다.
하나 이상의 트렌치 또는 오프닝은 블록 공중합체가 하나 이상의 트렌치 또는 오프닝 내에서 자기 조립하기 위한 가이드로서 사용될 수 있다. 각각의 트렌치 또는 오프닝은 예를 들어, 리소그래픽 정의 또는 자기 조립된 공중합체일 수 있는데, 이 둘은 아래에서 더욱 상세하게 설명된다. 한쪽 또는 양쪽의 측벽이 표면에 수직하지 않은 트렌치 또는 오프닝의 경우에, 여기에서 언급된 트렌치 또는 오프닝의 폭은 트렌치 또는 오프닝의 하부에서의 폭(즉, 바닥 폭)과 트렌치 또는 오프닝의 상부에서의 폭의 평균으로 취해질 수 있다. 몇몇 실시예에서, 트렌치 또는 오프닝의 폭은 블록 공중합체의 고유 주기성(LO)의 배수(또는 거의 배수) n일 수 있는데, n은 1에서 15까지일 수 있고, 소정의 실시예에서 1에서 15까지의 정수일 수 있다. 박막 형태에서의 결함의 증가는 통상적으로, 트렌치 폭이 LO의 배수에서 상당히 벗어날 때 관찰된다.
소정의 실시예에서, 각각의 트렌치 또는 오프닝(40)의 바닥(50)은 블록 공중합체의 각각의 블록에 대해 중성-습윤성(즉, 사실상 습윤성의 차이가 없음)일 수 있다. 소정의 실시예에서, 각각의 트렌치 또는 오프닝(40)의 양쪽 측벽(60)은 블록 공중합체의 한 블록에 의해 선택적으로 웨트될 수 있다. 선택적인 습윤성은 블록 공중합체의 각각의 블록과 측벽 표면 사이의 계면 에너지의 차이로부터 비롯된다. 이러한 계면 에너지 차이는 각각의 재료의 화학 조성(즉, 수소 결합에 유리한 구조)로 인한 것일 수 있다.
도 1 및 2와 관련하여, 소정의 실시예에서, LO의 고유 주기성을 갖는 실질적으로 대칭인 이블록 공중합체(100)는 트렌치 또는 오프닝(40) 내에 퇴적될 수 있는데(예를 들어, 공중합체 층은 트렌치 또는 오프닝의 깊이보다 작거나 같음), 트렌치 또는 오프닝(40)의 바닥(50)은 블록 공중합체(100)의 각각의 블록에 대해 중성 습윤성이고, 트렌치 또는 오프닝(40)의 양쪽 측벽(60)은 블록 공중합체(100)의 한 블록에 의해 선택적으로 웨트된다.
도 3과 관련하여, 퇴적된 공중합체(100)는 그 다음 어닐링되어, 이블록 공중합체가 자기 조립하여 각각의 트렌치 내에 교대 박막(110 및 120) 세트를 형성할 수 있게 하는데, 이 교대 박막은 실질적으로 표면에 수직이고, 실질적으로 각각의 트렌치 측벽과 일치한다. 여기에서 사용된 바와 같이, "실질적으로 수직인" 박막은 평균적으로 표면에 수직인 박막 세트를 나타낸다. 여기에서 사용된 바와 같이, 트렌치 측벽과 "실질적으로 일치하는(substantially in register )" 박막은 적어도 10 마이크로미터의 트렌치 길이에 걸쳐 측벽에 평행한(즉, 측벽으로부터 일정 거리에 위치한) 박막을 나타낸다. 도 1 내지 3은 n=4(즉, 각각의 트렌치(40)의 폭이 4LO)이고, 따라서 박막의 4주기가 도시된 실시예를 나타낸 것이다. 그러나, 위에서 설명된 바와 같이, n은 1 내지 15일 수 있고, 따라서 박막의 1 내지 15 주기가 이 실시예에서 생길 수 있다.
소정의 실시예에서, 자기 조립된 블록 공중합체의 제1 블록을 포함하는 박막(110)은 예를 들어, 방사선에 노출되어, 예를 들어 자외선(UV)에 노출되어, 선택적으로 교차결합될 수 있다. 몇몇 실시예에서, 교차결합되는 블록 공중합체의 블록은 가교제(crosslinking agent)의 추가 없이 교차결합을 할 수 있다. 예를 들어, 블록 공중합체가 폴리스티렌-b-폴리메틸메타크릴레이트 이블록 공중합체인 경우, 폴리스티렌 블록은 UV 방사선에 노출되어 교차결합될 수 있다. 또 다른 예의 경우에, 블록 공중합체의 한 블록은 공중합체의 블록 내에 소량(예를 들어, 0.1 내 지 5 몰%)의 열로 교차결합 가능한 단량체(예를 들어, 벤조실로부탄 함유 단량체)를 포함함으로써 열로 교차결합 가능하게 될 수 있고, 및/또는 소량(예를 들어, 0.1 내지 5 몰%)의 광화학적으로 교차결합 가능한 단량체(예를 들어, 다이비닐 벤젠)를 포함함으로써 광화학적으로 교차결합 가능하게 될 수 있다. 소정의 그외 다른 예에서, 블록 공중합체의 각각의 블록은 소량(예를 들어, 0.1 내지 5 몰%)의 열적으로 및/또는 광화학적으로 교차결합 가능한 단량체(예를 들어, 파라-아지도메틸스티렌)를 포함함으로써 열적으로 및/또는 광화학적으로 교차결합 가능하게 될 수 있다. 대안적으로 또는 추가로, 몇몇 실시예에서, 가교제는 교차결합될 박막에 첨가될 수 있다. 여러 종류의 가교제는 본 분야에 공지되어 있으며, 예를 들어, 가교제(예를 들어, 1,3,5-트리메틸-2,4,6-(트리아세톡시메틸)벤젠)과 열산 발생제(thermal acid generator)(예를 들어, 사이클로헥실메틸(2-옥소사이클로헥실)술포늄 트리플루오르메탄술포네이트)의 결합을 포함한다. 교차결합된 박막은, 예를 들어 기계적 성질이 개선될 수 있고, 제거에 대한 감수성이 낮아질 수 있다.
이 단계에서 교차결합되지 않은 박막의 제거는 소정의 실시예에서, 이렇게 새로 형성된 트렌치에 후속 퇴적시에 제2 블록 공중합체로 채울 수 있게 되긴 하지만, 남아있는 교차결합되지 않은 박막(120)은 소정의 실시예에서 교차결합 후에 임의로 선택적으로 제거되어, 교차결합된 박막(110)을 표면상에 남겨둘 수 있다. 교차결합되지 않은 박막을 제거하는 여러 가지 방법이 본 분야에 공지되어 있는데, 예를 들어 조사(예를 들어, UV 또는 전자 빔), 오존 처리, 용매 내의 침수와 같은 습식 화학 처리 방법, 및/또는 반응성 이온 에칭 및 이온 빔 에칭과 같은 에칭 방 법을 포함한다. 예를 들어, 블록 공중합체가 폴리스티렌-b-폴리메틸메타크릴레이트 이블록 공중합체이고, 폴리스티렌 블록을 포함하는 박막이 교차결합될 때, 교차결합되지 않은 폴리메틸메타크릴레이트 블록을 포함하는 남아있는 박막은 예를 들어, 아세트산 현상에 의해, 그리고 소정의 실시예에서 자외선(UV) 방사선에 블랭킷 노출한 후에 선택적으로 제거될 수 있다.
여기에서 설명된 방법의 소정의 실시예에서, 기판은 복수의 리소그래픽 유도 트렌치를 포함할 수 있는데, 각각의 트렌치는 각각의 트렌치 내의 블록 공중합체 자기 조립을 위한 가이드로서 소용될 수 있다. 리소그래픽 유도 트렌치를 포함하는 기판(예를 들어, 반도체 기판 또는 기판 조립체)은 예를 들어, 레지스트 기술 및 에칭 기술을 포함하여 본 분야에 잘 알려진 방법에 의해 준비될 수 있다. 여기에서 사용된 "반도체 기판" 또는 "기판 조립체"는 기저 반도체 층과 같은 반도체 기판, 또는 하나 이상의 층, 구조 또는 영역이 그 위에 형성된 반도체 기판을 나타낸다. 기저 반도체 층은 통상적으로 웨이퍼 상의 실리콘 재료의 최저 층, 또는 사파이어 위의 실리콘과 같이 다른 재료 상에 퇴적된 실리콘 층일 수 있다. 기판 조립체에 대한 참조가 이루어질 때, 다양한 프로세스 단계는 트랜지스터, 활성 영역, 확산부, 주입 구역, 비아, 접촉 오프닝, 높은 애스펙트비 오프닝, 캐패시터 판, 캐패시터용 장벽 등과 같은 구역, 접합부, 다양한 구조 또는 피처, 및 오프닝를 형성하거나 정의하기 위해 미리 사용되었을 수 있다.
도 1과 관련하여, 소정의 실시예에서, 기판의 표면은 기판의 표면상에 중합체 매트 또는 브러시(20)를 퇴적시키고 중합체 매트를 교차결합함으로써 변경될 수 있다. 중합체 매트는 블록 공중합체의 적어도 한 블록을 교차결합하기 위해 사용된 것과 동일한 방법 또는 상이한 방법을 사용하여 교차결합될 수 있다. 소정의 실시예에서, 동일한 방법은 중합체 매트와 블록 공중합체의 적어도 한 블록을 교차결합하기 위해 사용될 수 있다. 소정의 실시예에서, 중합체 매트는 아래에 설명되는 바와 같이 기판의 표면상에 두께 Y의 층을 퇴적시키기 전에 기판의 표면상에 퇴적될 수 있다. 교차결합된 중합체 매트는 예를 들어, 기판의 표면상에 자기 조립될 블록 공중합체의 각각의 블록에 대해 중성 습윤성인 트렌치 또는 오프닝의 바닥으로 될 기판의 표면을 만들기 위해 사용될 수 있다. 예를 들어, 블록 공중합체가 폴리스티렌-b-폴리메틸메타크릴레이트 이블록 공중합체인 경우, 교차결합 가능한 폴리스티렌-r-폴리메틸메타크릴레이트 랜덤 공중합체가 중합체 매트로서 사용될 수 있다.
소정의 실시예에서, 중합체 매트(20)는 예를 들어, 방사선에 노출함으로써, 예를 들어 UV 방사선에 노출함으로써 교차결합될 수 있다. 몇몇 실시예에서, 교차결합되는 중합체 매트는 가교제의 첨가 없이 교차결합이 가능하게 될 수 있다. 예를 들어, 중합체 매트가 폴리스티렌-r-폴리메틸메타크릴레이트 랜덤 공중합체인 경우, 랜덤 공중합체 내의 폴리스티렌은 UV 방사선 노출시에 교차결합 장소일 수 있다. 또 다른 예의 경우에, 중합체 매트는 중합체 매트 내에 소량(예를 들어, 0.1 내지 5 몰%)의 열로 교차결합 가능한 단량체(예를 들어, 벤조실로부탄 함유 단량체) 또는 광화학적으로 교차결합 가능한 단량체(예를 들어, 다이비닐 벤젠 및/또는 파라-아지도메틸스티렌)를 포함함으로써 교차결합 가능하게 될 수 있다. 소정의 그외 다른 예에서, 중합체 매트는 소량(예를 들어, 0.1 내지 5 몰%)의 열적으로 및/또는 광화학적으로 교차결합 가능한 단량체(예를 들어, 파라-아지도메틸스티렌)를 포함함으로써 열적으로 및/또는 광화학적으로 교차결합 가능하게 될 수 있다. 대안적으로 또는 추가로, 몇몇 실시예에서, 가교제가 중합체 매트에 첨가될 수 있다. 여러 종류의 가교제가 본 분야에 공지되어 있으며, 예를 들어 가교제(예를 들어, 1,3,5-트리메틸-2,4,6-(트리아세톡시메틸)벤젠)과 열산 발생제(예를 들어, 사이클로헥실메틸(2-옥소사이클로헥실)술포늄 트리플루오르메탄술포네이트)의 결합을 포함한다. 소정의 실시예에서, 교차결합된 중합체 매트는 블록 공중합체 자기 조립 프로세스 동안에 마주치는 다른 처리 단계에 잘 견디기에 적당한 저항을 가질 수 있다.
대안적으로, 소정의 실시예에서, 기판의 표면은 수소-종결된 실리콘 표면을 준비함으로써 변경될 수 있다. 예를 들어, 그 위에 두께 Y의 산화물층이 있는 실리콘 기판은 Y보다 작은 Y'의 깊이를 갖는 트렌치를 형성하기 위해 (예를 들어, 플라즈마 에칭으로) 에칭될 수 있다. 두께 Y 마이너스 Y'를 갖는, 실리콘 기판상의 남은 산화물은 수소-말단처리 실리콘 표면을 남겨두고, (예를 들어, 실리콘 기판상의 자연 산화물을 또한 제거하는 플루오르화 이온 에칭으로) 제거될 수 있다. 수소-말단처리 실리콘 표면은 예를 들어, 기판의 표면상에 자기 조립될 블록 공중합체의 각각의 블록에 대해 중성 습윤성인 트렌치 또는 오프닝의 바닥으로 될 기판의 표면을 만들기 위해 사용될 수 있다. 예를 들어, 블록 공중합체가 폴리스티렌-b-폴리메틸메타크릴레이트 이블록 공중합체인 경우, 수소-말단처리 실리콘 표면은 블 록 공중합체의 양쪽 블록에 대해 중성 습윤성일 수 있다.
다른 실시예에서, 중성-습윤성 랜덤 공중합체는 인사이튜(in situ)로 수소-말단처리 실리콘 표면(예를 들어, 기판의 표면)으로부터 성장되고 그라프트될 수 있다. 예를 들어, 단량체(예를 들어, 58 대 42 대 <5의 비의 스티렌, 메틸메타크릴레이트 및 다이비닐벤젠) 및 라디컬 개시제(예를 들어, 과산화 벤조일)를 함유하는 용액은 수소-말단처리 실리콘 표면 위에 놓이고, 자유 라디컬 중합을 시작하기 위해 가열되어, 중성 습윤성 중합체가 실리콘 표면에 그라프트되게 할 수 있다.
소정의 실시예에서, 복수의 리소그래픽 유도 트렌치를 포함하는 기판은 레지스트 기술을 사용하여 준비될 수 있다. 예를 들어, 도 1과 관련하여, 복수의 위어(30) 및 트렌치(40)를 포함하는 표면을 갖는 기판은 다음 방법에 의해 준비될 수 있다. 레지스트(예를 들어, 양성 또는 음성 레지스트)는 두께 Y의 층을 형성하기 위해 기판의 표면상에 퇴적되고, 라인 패턴을 형성하도록 노출될 수 있다. 레지스트의 노출된 부분 또는 노출되지 않은 부분은 위어(30) 및 트렌치(40)의 표면 형태를 형성하기 위해 선택적으로 제거될 수 있다. 소정의 실시예에서, 기판은 블록 공중합체의 각각의 블록에 대해 중성 습윤성인 표면(50)을 갖는다. 소정의 실시예에서, 기판의 표면상에 남아있는 레지스트(즉, 위어(30))는 블록 공중합체의 한 블록에 의해 선택적으로 웨트된다. 레지스트는, 예를 들어 포토레지스트 또는 전자 빔(e-빔) 레지스트일 수 있다.
여러 종류의 포토레지스트가 사용될 수 있는데, 예를 들어 폴리스티렌 기반 레지스트, 폴리(메트)아크릴레이트 기반 레지스트 및 그 조합을 포함한다. 예를 들어, 트렌치 내에 자기 조립될 블록 공중합체가 폴리스티렌-b-폴리메틸메타크릴레이트 이블록 공중합체인 경우, 폴리스티렌 기반 레지스트는 블록 공중합체의 폴리스티렌 블록에 의해 선택적으로 웨트되는 측벽을 갖는 트렌치를 생성하기 위해 사용될 수 있고; 또는 폴리(메트)아크릴레이트 기반 레지스트는 블록 공중합체의 폴리메틸메타크릴레이트 블록에 의해 선택적으로 웨트되는 측벽을 갖는 트렌치를 생성하기 위해 사용될 수 있다.
본 분야에 공지되어 있는 e-빔 레지스트는 예를 들어, 수소 실세스퀴옥산 기반 레지스트, 폴리메틸메타크릴레이트 기반 레지스트, 폴리스티렌 기반 레지스트(예를 들어, 유도된 폴리스티렌 기반 레지스트를 포함함) 및 그 조합을 포함한다.
소정의 실시예에서, 레지스트는 금속 함유 층(예를 들어, 알루미늄 질화물층)을 형성할 수 있다. 그외 다른 소정의 실시예에서, 레지스트는 실리콘 함유 층을 형성할 수 있고, 트렌치는 실리콘 함유 표면을 갖는 측벽을 포함할 수 있을 것이다. 실리콘 함유 층 또는 표면은 실리콘 산화물(SiO2) 층, 실리콘 질화물(Si3N4) 층, 실리콘 옥시카바이드(SiO4C) 층, 또는 그 조합일 수 있다. 임의로, 블록 공중합체의 한 블록의 단일중합체(homopolymer)는 측벽 상의 그라프트된 단일중합체와 동일하거나 유사한 블록 공중합체의 블록에 의해 선택적으로 웨트되는 측벽을 갖는 트렌치를 제공하기 위해 양쪽 측벽의 실리콘 함유 표면에 그라프트될 수 있다. 예를 들어, 트렌치 내에 자기 조립될 블록 공중합체가 폴리스티렌-b-폴리메틸메타크릴레이트 이블록 공중합체인 경우에, 폴리스티렌 단일중합체는 블록 공중합체의 폴 리스티렌 블록에 의해 선택적으로 웨트되는 측벽을 갖는 트렌치를 제공하기 위해 양쪽 측벽의 실리콘 함유 표면에 그라프트될 수 있고; 또는 폴리메틸메타크릴레이트 단일중합체는 블록 공중합체의 폴리메틸메타크릴레이트 블록에 의해 선택적으로 웨트되는 측벽을 갖는 트렌치를 제공하기 위해 양쪽 측벽의 실리콘 함유 표면에 그라프트될 수 있다. 단일중합체는 본 분야에 공지되어 있는 광범위한 방법에 의해 그라프트될 수 있는데, 이러한 방법은 예를 들어, 수산기(hydroxyl group)가 실리콘 함유 표면과 (수소 및/또는 공유 결합을 형성함으로써) 상호작용할 수 있도록, 말단 기(end group)(예를 들어, 수산기)를 갖는 단일중합체를 준비하고 및/또는 단일중합체 내에 소량(예를 들어, 0.1 내지 5 몰%)의 수산기 작용 단량체(예를 들어, 2-히드록시에틸메타크릴레이트 및/또는 파라-히드록시스티렌)을 포함하는 것을 포함한다.
소정의 실시예에서, 복수의 리소그래픽 유도 트렌치를 포함하는 기판은 에칭 기술을 사용하여 준비될 수 있다. 예를 들어, 복수의 위어를 포함하는 표면을 갖는 기판은 다음 방법에 의해 준비될 수 있다. 두께 Y의 층은 기판의 표면상에 퇴적될 수 있고, 층은 위어 및 트렌치의 형태를 형성하기 위해 리소그래픽 기술을 사용하여 선택적으로 에칭될 수 있다.
도 1과 관련하여, 높이 Y인 복수의 위어(30)를 갖는 기판(10)은 폭 nLo인 트렌치(40) 및 위어(30)의 표면 형태를 형성하는데, n은 1 내지 15일 수 있다. 복수의 트렌치(40)(예를 들어, 리스그래픽 유도 트렌치)는 여기에 설명된 바와 같이 블 록 공중합체의 자기 조립을 위한 가이드로서 사용될 수 있다. 도 2와 관련하여, LO의 고유 주기성을 갖는 블록 공중합체(100)는 복수의 트렌치(40) 내에 Y보다 작거나 같은 두께의 층을 형성하기 위해 퇴적될 수 있다. 도 3과 관련하여, 블록 공중합체(100)는 그 다음 어닐링되어, 블록 공중합체가 자기 조립하여 각각의 트렌치 내에 교대 박막(110 및 120) 세트를 형성할 수 있게 하는데, 이 교대 박막은 실질적으로 표면에 수직이고 실질적으로 각각의 트렌치 측벽(60)과 일치한다. 자기 조립된 블록 공중합체의 제1 블록을 포함하는 박막(110)은 교차결합될 수 있다. 도 3 및 4와 관련하여, 위어(30)를 형성하는 재료의 적어도 일부는 깊이 Y'인 적어도 하나의 오프닝(240)을 형성하기 위해 (예를 들어, 습식 및/또는 건식 에칭 방법을 사용하여) 제거될 수 있다. 이러한 오프닝(240)은 여기에서 "자기 조립된 공중합체" 정의 오프닝 또는 트렌치라 칭해진다.
그 다음, 자기 조립된 공중합체 정의 오프닝 또는 트렌치(240)는 여기에서 설명된 바와 같이 블록 공중합체의 자기 조립을 위한 가이드로서 사용될 수 있다. 이러한 자기 조립된 공중합체 정의 오프닝(240)의 측벽(260)은 오프닝을 정의하기 위해 사용된 블록 공중합체(100)의 교차결합된 블록을 포함하는 박막(110)으로부터 형성될 수 있다. 도 4 및 5와 관련하여, 오프닝을 정의하기 위해 사용된 블록 공중합체(100)와 동일하거나 상이할 수 있는 제2 블록 공중합체(300)는 그 다음, 여기에서 설명된 바와 같이 퇴적되고 어닐링될 수 있다. 소정의 실시예에서, 자기 조립된 공중합체 정의 오프닝은 제2 블록 공중합체(300)의 각각의 블록에 대해 중 성 습윤성인 바닥(250)을 가질 수 있고; 자기 조립된 공중합체 정의 오프닝은 제2 블록 공중합체(300)의 한 블록에 의해 선택적으로 웨트되는 2개의 측벽(260)을 갖고(예를 들어, 제2 공중합체(300)의 한 블록은 자기 조립된 공중합체 정의 오프닝(240)의 측벽(260)을 형성하는 제1 공중합체(100)의 교차결합된 블록과 동일하거나 유사함); 자기 조립된 공중합체 정의 오프닝(240)은 mL'O인 폭을 갖는데, m은 1 내지 15일 수 있고, L'O는 제2 블록 공중합체(300)의 고유 주기성이다. 도 5 및 6과 관련하여, 이러한 실시예에서, 제2 블록 공중합체(300)는 어닐링되어, 제2 블록 공중합체(300)가 자기 조립하여 각각의 자기 조립된 공중합체 정의 오프닝(240) 내에 제2 교대 박막(310 및 320) 세트를 형성할 수 있게 하는데, 이 교대 박막은 실질적으로 표면에 수직이고 실질적으로 각각의 오프닝 측벽(260)과 일치할 수 있다. 도 4 내지 6은 m=4이고(즉, 각각의 트렌치(240)의 폭이 4L'O이고), 따라서 박막의 4주기가 도시된 실시예를 나타낸 것이다. 그러나, 위에서 설명된 바와 같이, m은 1 내지 15일 수 있고, 따라서 박막의 1 내지 15 주기가 이러한 실시예에서 생길 수 있다. 임의로, 자기 조립된 제2 블록 공중합체(300)의 제1 블록을 포함하는 박막(310)은 교차결합될 수 있다.
도 6 및 7과 관련하여, 교차결합되지 않은 박막(120)(즉, 제1 박막 세트로부터의 박막), 교차결합되지 않은 박막(320)(즉, 제2 박막 세트로부터의 박막), 또는 소정의 실시예에서 둘 다는 도 7에 도시된 바와 같이, 여기에서 설명된 것들과 같은 방법에 의해 제거될 수 있다. 더욱이, 임의의 남아있는 중합 재료는 기판으로 부터 선택적으로 제거되어, 서브 리소그래픽 트렌치(340)를 생기게 할 수 있다.
도 7과 관련하여, 교차결합된 박막(110 및 310)을 포함하는 결과적인 패턴은 예를 들어, 서브 리소그래픽 트렌치(340)와 일치시켜 기판 내의 서브 리소그래픽 트렌치를 형성하기 위한 에칭 마스크로서 사용될 수 있다. 전도성 재료는 서브 리소그래픽 전도성 라인을 형성하기 위해 서브 리소그래픽 트렌치(340) 내로 임의로 퇴적될 수 있다. 전도성 재료는, 예를 들어 기상 증착법에 의해, 예를 들어 화학 기상 증착(CVD)법 또는 원자 층 퇴적(ALD)법에 의해 퇴적될 수 있는 금속 함유 재료일 수 있다. 대안적으로, 전도성 재료는 전도성 중합체 및/또는 금속 함유 중합체 복합체일 수 있는데, 이것은 예를 들어 스핀 코팅, 딥 코팅, 스프레이 코팅 또는 그 조합에 의해 퇴적될 수 있다. 대안적으로 또는 추가로, 교차결합된 박막을 포함하는 결과적인 패턴은 예를 들어, 기판의 표면상에 재료(예를 들어, 전도성 또는 비전도성 재료)를 퇴적시키기 위한 퇴적 마스크로서 사용될 수 있다. 몇몇 실시예에서, 교차결합된 박막을 포함하는 결과적인 패턴은 전도성 라인을 형성하는 금속 함유 박막을 포함할 수 있다.
도 8은 중합체 매트 또는 브러시(20)가 선택적으로 그 위에 있는 기판(10)의 패터닝된 표면 위에서 아래를 보고 도 7에 도시된 디바이스(5)를 도시한 평면도이다. 교차결합된 박막(110 및 310)은 트렌치(340)에 대한 오프닝을 형성한다. 그러므로, 교차결합된 박막을 포함하는 결과적인 패턴은 예를 들어, 기판의 표면상에 재료(예를 들어, 전도성 또는 비전도성 재료)를 퇴적시키기 위한 퇴적 마스크로서 사용될 수 있다. 대안적으로 또는 추가로, 교차결합된 박막(110 및 310)은 예를 들어, 위에서 설명된 바와 같이 트렌치(340)에 대한 오프닝과 일치시켜 기판(10)의 표면을 에칭하는 에칭 마스크로서 사용될 수 있다. 예를 들어, 한 실시예에서, 기판의 표면은 에칭 마스크로서 교차결합된 박막을 사용하여 에칭될 수 있고, 임의의 남아있는 중합 재료는 선택적으로 제거될 수 있으며, 전도성 재료(예를 들어, 금속 함유 재료, 전도성 중합체 및/또는 금속 함유 중합체 복합체)는 서브 리소그래픽 전도성 라인을 형성하기 위해 서브 리소그래픽 트렌치 내에 퇴적될 수 있다. 다른 실시예에서, 기판의 표면은 에칭 마스크로서 교차결합된 박막을 사용하여 에칭될 수 있고, 임의의 남아있는 중합 재료는 선택적으로 제거될 수 있으며, 절연 재료(예를 들어, 높거나 낮은 유전 상수를 갖는 비전도성 재료, 및 소정의 실시예에서는, 용량 결합을 최소화하기 위해 낮은 유전 상수를 갖는 비전도성 재료)는 예를 들어, 활성 영역들을 서로 분리시키기 위해, 서브 리소그래픽 트렌치 내에 퇴적될 수 있다. 대안적으로, 교차결합된 박막이 금속 함유 박막인 실시예의 경우에, 결과적인 구조는 전도성 라인을 포함할 수 있다. 하나 이상의 추가 층은 전도성 라인이, 예를 들어 트랜지스터 게이트인 디바이스를 형성하기 위해 임의로 제공될 수 있다.
하나 이상의 추가 층은 디바이스를 형성하기 위해 퇴적될 수 있는데, 예를 들어 여기에서 설명된 서브 리소그래픽 전도성 라인은 트랜지스터 게이트일 수 있다.
여기에서 인용된 특허, 특허 문서 및 공보의 전체 명세서는 각각이 개별적으로 반영된 것처럼 온전히 그대로 참조로 사용된다. 여기에서 설명된 실시예에 대 한 다양한 변경 및 변형은 본 발명의 범위 및 정신을 벗어나지 않고서 본 분야에 숙련된 기술자들에게 명백해질 것이다. 본 발명은 여기에서 설명된 예시적인 실시예 및 예제에 의해 부당하게 제한되지 않고, 이러한 예제 및 실시예는 단지 예시적으로 제시된 것일 뿐이며, 본 발명의 범위는 다음에 설명되는 청구범위에 의해서만 제한된다는 것을 이해할 것이다.
Claims (74)
- 기판의 서브 리소그래픽(sub-lithographic) 패터닝을 위한 방법으로서,LO의 고유 주기성(inherent periodicity)을 갖는 블록 공중합체를 제공하는 단계;복수의 자기 조립된 공중합체 정의 트렌치를 포함하는 기판을 제공하는 단계 - 상기 복수의 트렌치의 각각의 트렌치는 nLO의 폭을 갖고, n은 1부터 15까지임-;상기 기판의 표면상에 상기 블록 공중합체를 퇴적시키는 단계; 및상기 블록 공중합체가 자기 조립할 수 있게 하도록 상기 블록 공중합체를 어닐링하는 단계를 포함하는 방법.
- 제1항에 있어서, 상기 복수의 트렌치의 각각의 트렌치는 2개의 측벽을 갖고, 양쪽 측벽은 상기 블록 공중합체의 한 블록에 의해 선택적으로 웨트(wet)되는 방법.
- 제1항에 있어서, 상기 복수의 트렌치의 각각의 트렌치는 상기 블록 공중합체의 각각의 블록에 대해 중성 습윤성(neutral-wetting)인 바닥을 갖는 방법.
- 제1항에 있어서, 상기 어닐링 단계는 열 어닐링, 용매 어닐링 또는 그 조합을 포함하는 방법.
- 제4항에 있어서, 상기 어닐링 단계는 상기 블록 공중합체를 0℃ 내지 250℃의 온도에 노출하는 단계를 포함하는 방법.
- 제4항에 있어서, 상기 어닐링 단계는,상기 블록 공중합체의 각각의 블록을 용매화하는 용매의 증기에 상기 블록 공중합체를 노출하는 단계;상기 블록 공중합체가 팽윤할 수 있게 하는 단계; 및상기 용매의 적어도 일부를 제거하는 단계를 포함하는 방법.
- 제6항에 있어서, 상기 용매의 적어도 일부를 제거하는 단계는 상기 용매의 적어도 일부가 증발할 수 있게 하는 단계를 포함하는 방법.
- 제1항에 있어서, 상기 어닐링 단계는 상기 블록 공중합체가 자기 조립하여 각각의 트렌치 내에 박막(lamellae) 세트를 형성할 수 있게 하는데, 상기 박막 세트는 실질적으로 상기 기판의 표면에 수직이고, 실질적으로 각각의 트렌치 측벽과 일치하는 방법.
- 제8항에 있어서, 상기 박막 세트의 제1 부분을 교차결합하는 단계를 더 포함하고, 상기 제1 부분은 자기 조립된 상기 블록 공중합체의 제1 블록을 포함하는 박막을 포함하는 방법.
- 제9항에 있어서, 상기 박막 세트의 제2 부분을 선택적으로 제거하는 단계를 더 포함하고, 상기 제2 부분은 자기 조립된 상기 블록 공중합체의 제2 블록을 포함하는 박막을 포함하는 방법.
- 제10항에 있어서, 에칭 마스크로서 교차결합된 상기 박막을 사용하여 상기 기판의 표면을 에칭하는 단계를 더 포함하는 방법.
- 제10항에 있어서, 퇴적 마스크로서 교차결합된 상기 박막을 사용하여 상기 기판의 표면상에 재료를 퇴적시키는 단계를 더 포함하는 방법.
- 제10항에 있어서, 교차결합된 상기 박막은 금속 함유 박막인 방법.
- 기판을 패터닝하는 방법으로서,LO의 고유 주기성을 갖는 제1 블록 공중합체를 제공하는 단계;L'O의 고유 주기성을 갖는 제2 블록 공중합체를 제공하는 단계;위어들(weirs) 및 트렌치들(trenches)의 표면 형태를 형성하기 위해 높이 Y인 복수의 위어를 포함하는 표면을 갖는 기판을 제공하는 단계 -각각의 트렌치는 상기 제1 블록 공중합체의 각각의 블록에 대해 중성 습윤성인 바닥을 갖고;각각의 트렌치는 상기 제1 블록 공중합체의 한 블록에 의해 선택적으로 웨트되는 2개의 측벽을 가지며;각각의 트렌치는 nLO의 폭을 갖고, n은 1부터 15까지이며;상기 위어 폭/트렌치 폭의 비 = mL'O/nLO 이고, m은 1부터 15까지임-;Y보다 작거나 같은 두께의 층을 형성하기 위해 상기 기판의 표면상에 상기 제1 블록 공중합체를 퇴적시키는 단계;상기 제1 블록 공중합체가 자기 조립하여 각각의 트렌치 내에 제1 박막 세트를 형성할 수 있게 하도록 상기 제1 블록 공중합체의 층을 어닐링하는 단계 - 상기 제1 박막 세트는 실질적으로 상기 기판의 표면에 수직이고, 실질적으로 각각의 트렌치 측벽과 일치함-;자기 조립된 상기 제1 블록 공중합체의 제1 블록을 포함하는 상기 제1 박막 세트의 일부를 교차결합하는 단계;Y'의 깊이를 갖는 적어도 하나의 오프닝(opening)을 형성하기 위해 상기 위어들을 형성하는 재료의 적어도 일부를 제거하는 단계 -상기 적어도 하나의 오프닝은 상기 제2 블록 공중합체의 각각의 블록에 관해 중성 습윤성인 바닥을 갖고;상기 적어도 하나의 오프닝은 상기 제2 블록 공중합체의 한 블록에 의해 선택적으로 웨트되는 2개의 측벽을 가지며;상기 적어도 하나의 오프닝은 mL'O의 폭을 갖고, m은 1부터 15까지임-;Y'보다 작거나 같은 두께의 층을 형성하기 위해 상기 기판의 표면상에 상기 제2 블록 공중합체를 퇴적시키는 단계; 및상기 제2 블록 공중합체가 자기 조립하여 적어도 하나의 오프닝 내에 제2 박막 세트를 형성할 수 있게 하도록 상기 제2 블록 공중합체의 층을 어닐링하는 단계 - 상기 제2 박막 세트는 실질적으로 상기 기판의 표면에 수직이고, 실질적으로 각각의 오프닝 측벽과 일치함-;를 포함하는 방법.
- 제14항에 있어서, 상기 제2 박막 세트의 제1 부분을 교차결합하는 단계를 더 포함하고, 상기 제2 박막 세트의 제1 부분은 자기 조립된 상기 제2 블록 공중합체의 제1 블록을 포함하는 박막을 포함하는 방법.
- 제15항에 있어서, 상기 제2 박막 세트의 제1 부분을 교차결합하는 단계는 자기 조립된 상기 제2 블록 공중합체의 적어도 제1 블록을 자외선 방사선에 노출하는 단계를 포함하는 방법.
- 제15항에 있어서, 상기 제1 박막 세트의 제2 부분을 선택적으로 제거하는 단계를 더 포함하고, 상기 제1 박막 세트의 제2 부분은 자기 조립된 상기 제1 블록 공중합체의 제2 블록을 포함하는 박막을 포함하는 방법.
- 제15항에 있어서, 상기 제2 박막 세트의 제2 부분을 선택적으로 제거하는 단계를 더 포함하고, 상기 제2 박막 세트의 제2 부분은 자기 조립된 상기 제2 블록 공중합체의 제2 블록을 포함하는 박막을 포함하는 방법.
- 제14항에 있어서, 상기 복수의 위어를 포함하는 표면을 갖는 기판을 제공하는 단계는,두께 Y의 층을 형성하기 위해 기판의 표면상에 레지스트를 퇴적시키는 단계 - 상기 기판은 상기 제1 블록 공중합체의 각각의 블록에 대해 중성 습윤성인 표면을 가짐-;라인(lines) 패턴을 형성하기 위해 상기 레지스트를 노출하는 단계;상기 레지스트의 상기 노출된 부분 또는 노출되지 않은 부분을 선택적으로 제거하는 단계 - 상기 기판의 표면상에 남아있는 레지스트는 상기 제1 블록 공중합체의 한 블록에 의해 선택적으로 웨트되는 방법.
- 제19항에 있어서, 중성 습윤성인 상기 표면은 수소-종결된(hydrogen-terminated) 실리콘 표면인 방법.
- 제19항에 있어서, 중성 습윤성인 상기 표면은 교차결합된 중합체 매트(mat)인 방법.
- 제19항에 있어서, 중성 습윤성인 상기 표면은 그라프트된(grafted) 중합체인 방법.
- 제19항에 있어서, 상기 레지스트는 수소 실세스퀴옥산(hydrogen silsesquioxane) 기반 레지스트, 폴리메틸메타크릴레이트(polymethylmethacrylate) 기반 레지스트, 폴리스티렌(polystyrene) 기반 레지스트 및 그 조합으로 이루어진 그룹에서 선택된 e-빔 레지스트인 방법.
- 제19항에 있어서, 상기 레지스트는 폴리스티렌 기반 레지스트, 폴리(메트)아크릴레이트 기반 레지스트 및 그 조합으로 이루어진 그룹에서 선택된 포토레지스트인 방법.
- 제19항에 있어서, 상기 레지스트를 퇴적시키는 단계는 금속 함유 층을 형성하는 방법.
- 제25항에 있어서, 상기 금속 함유 층은 알루미늄 질화물 층인 방법.
- 제19항에 있어서, 상기 레지스트를 퇴적시키는 단계는 실리콘 함유 층을 형성하는 방법.
- 제27항에 있어서, 상기 실리콘 함유 층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 옥시카바이드(SiO4C) 및 그 조합으로 이루어진 그룹에서 선택되는 방법.
- 제28항에 있어서, 상기 레지스트는 상기 실리콘 함유 층의 표면에 그라프트된 상기 제1 블록 공중합체의 한 블록의 단일중합체(homopolymer)를 더 포함하는 방법.
- 제14항에 있어서, 상기 복수의 위어를 포함하는 표면을 갖는 기판을 제공하는 단계는,표면을 갖는 기판을 제공하는 단계;상기 기판의 표면상에 두께 Y의 층을 퇴적시키는 단계; 및위어들 및 트렌치들의 형태를 형성하기 위해 상기 층을 선택적으로 에칭하는 단계를 포함하는 방법.
- 제30항에 있어서, 상기 층은 금속 함유 층인 방법.
- 제31항에 있어서, 상기 금속 함유 층은 알루미늄 질화물 층인 방법.
- 제30항에 있어서, 상기 층은 실리콘 함유 층인 방법.
- 제33항에 있어서, 상기 실리콘 함유 층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 옥시카바이드(SiO4C) 및 그 조합으로 이루어진 그룹에서 선택되는 방법.
- 제30항에 있어서, 상기 기판의 표면상에 두께 Y의 층을 퇴적시키기 전에, 상기 제1 블록 공중합체의 각각의 블록에 대해 중성 습윤성인 중합체를 상기 기판의 표면에 그라프트하는 단계를 더 포함하는 방법.
- 제30항에 있어서, 상기 기판의 표면상에 두께 Y의 층을 퇴적시킨 후에, 상기 제1 블록 공중합체의 각각의 블록에 대해 중성 습윤성인 중합체를 상기 기판의 표 면에 선택적으로 그라프트하는 단계를 더 포함하는 방법.
- 제30항에 있어서, 상기 기판의 표면상에 중합체 매트를 퇴적시키고 상기 중합체 매트를 교차결합하는 단계를 더 포함하는 방법.
- 제37항에 있어서, 상기 중합체 매트는 상기 기판의 표면상에 두께 Y의 층을 퇴적시키기 전이나 후에 퇴적되는 방법.
- 제37항에 있어서, 상기 기판은 반도체 기판 또는 기판 조립체인 방법.
- 제37항에 있어서, 상기 기판은 실리콘 웨이퍼인 방법.
- 제14항에 있어서, 상기 기판의 표면상에 상기 제1 블록 공중합체를 퇴적시키는 단계는 스핀(spin) 코팅, 딥(dip) 코팅, 스프레이(spray) 코팅 및 그 조합으로 이루어진 그룹에서 선택된 방법을 포함하는 방법.
- 제14항에 있어서, 상기 어닐링 단계는 열 어닐링, 용매 어닐링 또는 그 조합을 포함하는 방법.
- 제42항에 있어서, 상기 어닐링 단계는 상기 블록 공중합체를 0℃ 내지 250℃ 의 온도에 노출하는 단계를 포함하는 방법.
- 제42항에 있어서, 상기 어닐링 단계는,상기 블록 공중합체의 각각의 블록을 용매화하는 용매의 증기에 상기 블록 공중합체를 노출하는 단계;상기 블록 공중합체가 팽윤할 수 있게 하는 단계; 및상기 용매의 적어도 일부를 제거하는 단계를 포함하는 방법.
- 제14항에 있어서, 자기 조립된 상기 제1 블록 공중합체의 제1 블록을 포함하는 상기 제1 박막 세트의 일부를 교차결합하는 단계는 자기 조립된 상기 제1 블록 공중합체의 적어도 제1 블록을 자외선 방사선에 노출하는 단계를 포함하는 방법.
- 제14항에 있어서, 상기 위어들을 형성하는 재료의 적어도 일부를 제거하는 단계는 습식 또는 건식 에칭 방법을 포함하는 방법.
- 기판을 패터닝하는 방법으로서,LO의 고유 주기성을 갖는 제1 블록 공중합체를 제공하는 단계;L'O의 고유 주기성을 갖는 제2 블록 공중합체를 제공하는 단계;표면을 갖는 기판을 제공하는 단계;상기 기판의 표면상에 두께 Y의 층을 퇴적시키는 단계;위어들 및 트렌치들의 표면 형태를 형성하기 위해 높이 Y인 복수의 위어를 형성하도록 상기 층을 선택적으로 에칭하는 단계 -각각의 트렌치는 상기 제1 블록 공중합체의 각각의 블록에 대해 중성 습윤성인 바닥을 갖고;각각의 트렌치는 상기 제1 블록 공중합체의 한 블록에 의해 선택적으로 웨트되는 2개의 측벽을 가지며;각각의 트렌치는 nLO의 폭을 갖고, n은 1부터 15까지이며;상기 위어 폭/트렌치 폭의 비 = mL'O/nLO 이고, m은 1부터 15까지임-;Y보다 작거나 같은 두께의 층을 형성하기 위해 상기 기판의 표면상에 상기 제1 블록 공중합체를 퇴적시키는 단계;상기 제1 블록 공중합체가 자기 조립하여 각각의 트렌치 내에 제1 박막 세트를 형성할 수 있게 하도록 상기 제1 블록 공중합체의 층을 어닐링하는 단계 - 상기 제1 박막 세트는 실질적으로 상기 기판의 표면에 수직이고, 실질적으로 각각의 트렌치 측벽과 일치함-;자기 조립된 상기 제1 블록 공중합체의 제1 블록을 포함하는 상기 제1 박막 세트의 일부를 교차결합하는 단계;Y'의 깊이를 갖는 적어도 하나의 오프닝을 형성하기 위해 상기 위어들을 형 성하는 재료의 적어도 일부를 제거하는 단계 -상기 적어도 하나의 오프닝은 상기 제2 블록 공중합체의 각각의 블록에 관해 중성 습윤성인 바닥을 갖고;상기 적어도 하나의 오프닝은 상기 제2 블록 공중합체의 한 블록에 의해 선택적으로 웨트되는 2개의 측벽을 가지며;상기 적어도 하나의 오프닝은 mL'O의 폭을 갖고, m은 1부터 15까지임-;Y'보다 작거나 같은 두께의 층을 형성하기 위해 상기 기판의 표면상에 상기 제2 블록 공중합체를 퇴적시키는 단계; 및상기 제2 블록 공중합체가 자기 조립하여 적어도 하나의 오프닝 내에 제2 박막 세트를 형성할 수 있게 하도록 상기 제2 블록 공중합체의 층을 어닐링하는 단계 - 상기 제2 박막 세트는 실질적으로 상기 기판의 표면에 수직이고, 실질적으로 각각의 오프닝 측벽과 일치함-;를 포함하는 방법.
- 제47항에 있어서, 상기 블록 공중합체들의 각각은 이블록(diblock) 공중합체들, 삼블록(triblock) 공중합체들, 다중블록(multiblock) 공중합체들 및 그 조합으로 이루어진 그룹에서 독립적으로 선택되는 방법.
- 제47항에 있어서, Lo = L'o인 방법.
- 제49항에 있어서, Lo는 10 나노미터 내지 100 나노미터인 방법.
- 제47항에 있어서, 상기 제1 블록 공중합체는 상기 제2 블록 공중합체와 동일한 방법.
- 제51항에 있어서, 상기 제1 및 제2 블록 공중합체들은 실질적으로 대칭인 이블록 공중합체들인 방법.
- 제47항에 있어서, 상기 제1 및 제2 블록 공중합체들 중 적어도 하나는 폴리스티렌-b-폴리메틸메타크릴레이트 블록 공중합체들, 폴리에틸렌옥사이드-b-폴리이소프렌 블록 공중합체들, 폴리에틸렌옥사이드-b-폴리부타디엔블록 공중합체들, 폴리에틸렌옥사이드-b-폴리스티렌 블록 공중합체들, 폴리에틸렌옥사이드-b-폴리메틸메타크릴레이트 블록 공중합체들, 폴리스티렌-b-폴리비닐피리딘 블록 공중합체들, 폴리스티렌-b-폴리이소프렌 블록 공중합체들, 폴리스티렌-b-폴리부타디엔 블록 공중합체들, 폴리부타디엔-b-폴리비닐피리딘 블록 공중합체들, 폴리이소프렌-b-폴리메틸메타크릴레이트 블록 공중합체들 및 그 조합으로 이루어진 그룹에서 선택된 이블록 공중합체인 방법.
- 제51항에 있어서, 상기 제1 및 제2 블록 공중합체들은 둘 다 폴리스티렌-b-폴리메틸메타크릴레이트 블록 공중합체들인 방법.
- 제47항에 있어서, 상기 제1 및 제2 블록 공중합체들 중 적어도 하나는 폴리스티렌, 폴리메틸메타크릴레이트, 폴리에틸렌옥사이드, 폴리이소프렌, 폴리부타디엔, 폴리비닐피리딘 및 그 조합으로 이루어진 그룹에서 선택된 3개 이상의 블록을 갖는 삼블록 또는 다중블록 공중합체인 방법.
- 제47항에 있어서, 상기 기판의 표면상에 중합체 매트를 퇴적시키고 상기 중합체 매트를 교차결합하는 단계를 더 포함하는 방법.
- 제56항에 있어서, 상기 중합체 매트는 상기 기판의 표면상에 두께 Y의 층을 퇴적하기 전이나 후에 퇴적되는 방법.
- 제56항에 있어서, 상기 제1 및 제2 블록 공중합체들 중 적어도 하나는 폴리스티렌-b-폴리메틸메타크릴레이트 블록 공중합체인 방법.
- 제58항에 있어서, 상기 중합체 매트는 교차결합 가능한 폴리스티렌-r-폴리메틸메타크릴레이트 랜덤 공중합체인 방법.
- 서브 리소그래픽 전도성 라인들을 형성하는 방법으로서,LO의 고유 주기성을 갖는 블록 공중합체를 제공하는 단계;복수의 자기 조립된 공중합체 정의 트렌치를 포함하는 기판을 제공하는 단계 - 상기 복수의 트렌치의 각각의 트렌치는 2개의 측벽 및 nLO의 폭을 갖고, n은 1부터 15까지임-;상기 기판의 표면상에 상기 블록 공중합체를 퇴적시키는 단계;상기 블록 공중합체가 자기 조립하여 각각의 트렌치 내에 박막 세트를 형성할 수 있게 하도록 상기 블록 공중합체를 어닐링하는 단계 - 상기 박막 세트는 실질적으로 상기 기판의 표면에 수직이고, 실질적으로 각각의 트렌치 측벽과 일치함-;상기 박막 세트의 제1 부분을 교차결합하는 단계 - 상기 제1 부분은 자기 조립된 상기 블록 공중합체의 제1 블록을 포함하는 박막을 포함함-;상기 박막 세트의 제2 부분을 선택적으로 제거하는 단계 - 상기 제2 부분은 자기 조립된 상기 블록 공중합체의 제2 블록을 포함하는 박막을 포함함-;서브 리소그래픽 트렌치들을 형성하기 위해 에칭 마스크로서 교차결합된 상기 박막을 사용하여 상기 기판의 표면을 에칭하는 단계;임의의 남은 중합 재료를 선택적으로 제거하는 단계; 및서브 리소그래픽 전도성 라인들을 형성하기 위해 상기 서브 리소그래픽 트렌치들 내로 전도성 재료를 퇴적시키는 단계를 포함하는 방법.
- 제60항에 있어서, 상기 전도성 재료는 금속 함유 재료인 방법.
- 제60항에 있어서, 상기 전도성 재료를 퇴적시키는 단계는 금속 함유 재료를 기상 증착법에 의해 퇴적시키는 단계를 포함하는 방법.
- 제62항에 있어서, 상기 전도성 재료를 퇴적시키는 단계는 금속 함유 재료를 화학 기상 증착(CVD)법 또는 원자 층 퇴적(ALD)법에 의해 퇴적시키는 단계를 포함하는 방법.
- 제60항에 있어서, 상기 전도성 재료는 전도성 중합체 및/또는 금속 함유 중합체 복합체인 방법.
- 제64항에 있어서, 상기 전도성 재료를 퇴적시키는 단계는 스핀 코팅, 딥 코팅, 스프레이 코팅 및 그 조합으로 이루어진 그룹에서 선택된 방법을 포함하는 방법.
- 디바이스를 형성하는 방법으로서,LO의 고유 주기성을 갖는 블록 공중합체를 제공하는 단계;복수의 자기 조립된 공중합체 정의 트렌치를 포함하는 기판을 제공하는 단계 - 상기 복수의 트렌치의 각각의 트렌치는 2개의 측벽 및 nLO의 폭을 갖고, n은 1부터 15까지임-;상기 기판의 표면상에 상기 블록 공중합체를 퇴적시키는 단계;상기 블록 공중합체가 자기 조립하여 각각의 트렌치 내에 박막 세트를 형성할 수 있게 하도록 상기 블록 공중합체를 어닐링하는 단계 - 상기 박막 세트는 실질적으로 상기 기판의 표면에 수직이고, 실질적으로 각각의 트렌치 측벽과 일치함-;상기 박막 세트의 제1 부분을 교차결합하는 단계 - 상기 제1 부분은 자기 조립된 상기 블록 공중합체의 제1 블록을 포함하는 박막을 포함함-;상기 박막 세트의 제2 부분을 선택적으로 제거하는 단계 - 상기 제2 부분은 자기 조립된 상기 블록 공중합체의 제2 블록을 포함하는 박막을 포함함-;서브 리소그래픽 트렌치들을 형성하기 위해 에칭 마스크로서 교차결합된 상기 박막을 사용하여 상기 기판의 표면을 에칭하는 단계;임의의 남은 중합 재료를 선택적으로 제거하는 단계;서브 리소그래픽 전도성 라인들을 형성하기 위해 상기 서브 리소그래픽 트렌치들 내로 전도성 재료를 퇴적시키는 단계; 및상기 디바이스를 형성하기 위해 하나 이상의 추가 층을 퇴적시키는 단계를 포함하는 방법.
- 제66항에 있어서, 상기 서브 리소그래픽 전도성 라인들은 트랜지스터 게이트들인 방법.
- 활성 영역들을 분리시키는 방법으로서,LO의 고유 주기성을 갖는 블록 공중합체를 제공하는 단계;복수의 자기 조립된 공중합체 정의 트렌치를 포함하는 기판을 제공하는 단계 - 상기 복수의 트렌치의 각각의 트렌치는 2개의 측벽 및 nLO의 폭을 갖고, n은 1부터 15까지임-;상기 기판의 표면상에 상기 블록 공중합체를 퇴적시키는 단계;상기 블록 공중합체가 자기 조립하여 각각의 트렌치 내에 박막 세트를 형성할 수 있게 하도록 상기 블록 공중합체를 어닐링하는 단계 - 상기 박막 세트는 실질적으로 상기 기판의 표면에 수직이고, 실질적으로 각각의 트렌치 측벽과 일치함-;상기 박막 세트의 제1 부분을 교차결합하는 단계 - 상기 제1 부분은 자기 조립된 상기 블록 공중합체의 제1 블록을 포함하는 박막을 포함함-;상기 박막 세트의 제2 부분을 선택적으로 제거하는 단계 - 상기 제2 부분은 자기 조립된 상기 블록 공중합체의 제2 블록을 포함하는 박막을 포함함-;서브 리소그래픽 트렌치들을 형성하기 위해 에칭 마스크로서 교차결합된 상기 박막을 사용하여 상기 기판의 표면을 에칭하는 단계;임의의 남은 중합 재료를 선택적으로 제거하는 단계; 및활성 영역들을 분리시키기 위해 상기 서브 리소그래픽 트렌치들 내로 절연 재료를 퇴적시키는 단계를 포함하는 방법.
- 제68항에 있어서, 상기 절연 재료를 퇴적시키는 단계는 기상 증착법을 사용하여 퇴적시키는 단계를 포함하는 방법.
- 제69항에 있어서, 상기 절연 재료를 퇴적시키는 단계는 화학 기상 증착(CVD)법 또는 원자 층 퇴적(ALD)법을 사용하여 퇴적시키는 단계를 포함하는 방법.
- 제68항에 있어서, 상기 절연 재료를 퇴적시키는 단계는 스핀 코팅, 딥 코팅, 스프레이 코팅 및 그 조합으로 이루어진 그룹에서 선택된 방법을 포함하는 방법.
- 제68항에 있어서, 상기 절연 재료는 낮은 유전 상수를 갖는 방법.
- 디바이스를 형성하는 방법으로서,LO의 고유 주기성을 갖는 블록 공중합체를 제공하는 단계;복수의 자기 조립된 공중합체 정의 트렌치를 포함하는 기판을 제공하는 단계 - 상기 복수의 트렌치의 각각의 트렌치는 2개의 측벽 및 nLO의 폭을 갖고, n은 1부터 15까지임-;상기 기판의 표면상에 상기 블록 공중합체를 퇴적시키는 단계;상기 블록 공중합체가 자기 조립하여 각각의 트렌치 내에 박막 세트를 형성할 수 있게 하도록 상기 블록 공중합체를 어닐링하는 단계 - 상기 박막 세트는 실질적으로 상기 기판의 표면에 수직이고, 실질적으로 각각의 트렌치 측벽과 일치함-;상기 박막 세트의 제1 부분을 교차결합하는 단계 - 상기 제1 부분은 자기 조립된 상기 블록 공중합체의 제1 블록을 포함하는 박막을 포함함-;상기 박막 세트의 제2 부분을 선택적으로 제거하는 단계 - 상기 제2 부분은 자기 조립된 상기 블록 공중합체의 제2 블록을 포함하는 박막을 포함함-;서브 리소그래픽 트렌치들을 형성하기 위해 에칭 마스크로서 교차결합된 상기 박막을 사용하여 상기 기판의 표면을 에칭하는 단계;임의의 남은 중합 재료를 선택적으로 제거하는 단계;활성 영역들을 분리시키기 위해 상기 서브 리소그래픽 트렌치들 내로 절연 재료를 퇴적시키는 단계; 및상기 디바이스를 형성하기 위해 하나 이상의 추가 층을 퇴적시키는 단계를 포함하는 방법.
- 제73항에 있어서, 상기 절연 재료는 낮은 유전 상수를 갖는 방법.
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Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013048155A2 (ko) * | 2011-09-29 | 2013-04-04 | 주식회사 동진쎄미켐 | 유도된 자가정렬 공정을 이용한 반도체 소자의 미세패턴 형성 방법 |
KR20140011262A (ko) * | 2012-07-18 | 2014-01-28 | 가부시키가이샤 소쿠도 | 기판 처리 장치 및 기판 처리 방법 |
KR20140047045A (ko) * | 2011-06-10 | 2014-04-21 | 도오꾜오까고오교 가부시끼가이샤 | 용제 현상 네거티브형 레지스트 조성물, 레지스트 패턴 형성 방법, 블록 코폴리머를 함유하는 층의 패턴 형성 방법 |
KR20140089690A (ko) * | 2013-01-07 | 2014-07-16 | 삼성전자주식회사 | 콘택 홀 형성 방법 |
KR20140130146A (ko) * | 2012-02-10 | 2014-11-07 | 보드 오브 리전츠, 더 유니버시티 오브 텍사스 시스템 | 박막 블록 공중합체의 배향 조절을 위한 무수물 공중합체 톱 코트 |
KR20140132719A (ko) * | 2012-03-09 | 2014-11-18 | 에이제트 일렉트로닉 머티어리얼스 (룩셈부르크) 에스.에이.알.엘. | 블록 공중합체에서 금속을 제거하는 방법 및 물질 |
KR20150075685A (ko) | 2013-12-26 | 2015-07-06 | 한국과학기술원 | 나노 스케일 패터닝 방법 및 이로부터 제조된 전자기기용 집적소자 |
KR20150094823A (ko) * | 2014-02-10 | 2015-08-20 | 에스케이하이닉스 주식회사 | 블록 코폴리머를 이용한 패턴 형성을 위한 구조 및 패턴 형성 방법 |
WO2016200227A1 (ko) * | 2015-06-11 | 2016-12-15 | 주식회사 엘지화학 | 적층체 |
Families Citing this family (205)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3940546B2 (ja) | 1999-06-07 | 2007-07-04 | 株式会社東芝 | パターン形成方法およびパターン形成材料 |
US20110256308A1 (en) * | 2001-03-30 | 2011-10-20 | Buerger Jr Walter Richard | Algorithmic processing to create features |
US7579278B2 (en) * | 2006-03-23 | 2009-08-25 | Micron Technology, Inc. | Topography directed patterning |
US8852851B2 (en) | 2006-07-10 | 2014-10-07 | Micron Technology, Inc. | Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same |
JP4421582B2 (ja) * | 2006-08-15 | 2010-02-24 | 株式会社東芝 | パターン形成方法 |
US7790045B1 (en) * | 2006-09-13 | 2010-09-07 | Massachusetts Institute Of Technology | Formation of close-packed sphere arrays in V-shaped grooves |
US8394483B2 (en) | 2007-01-24 | 2013-03-12 | Micron Technology, Inc. | Two-dimensional arrays of holes with sub-lithographic diameters formed by block copolymer self-assembly |
US7767099B2 (en) * | 2007-01-26 | 2010-08-03 | International Business Machines Corporaiton | Sub-lithographic interconnect patterning using self-assembling polymers |
US8083953B2 (en) | 2007-03-06 | 2011-12-27 | Micron Technology, Inc. | Registered structure formation via the application of directed thermal energy to diblock copolymer films |
US8557128B2 (en) | 2007-03-22 | 2013-10-15 | Micron Technology, Inc. | Sub-10 nm line features via rapid graphoepitaxial self-assembly of amphiphilic monolayers |
US7999160B2 (en) * | 2007-03-23 | 2011-08-16 | International Business Machines Corporation | Orienting, positioning, and forming nanoscale structures |
US8097175B2 (en) | 2008-10-28 | 2012-01-17 | Micron Technology, Inc. | Method for selectively permeating a self-assembled block copolymer, method for forming metal oxide structures, method for forming a metal oxide pattern, and method for patterning a semiconductor structure |
US7959975B2 (en) | 2007-04-18 | 2011-06-14 | Micron Technology, Inc. | Methods of patterning a substrate |
US8294139B2 (en) | 2007-06-21 | 2012-10-23 | Micron Technology, Inc. | Multilayer antireflection coatings, structures and devices including the same and methods of making the same |
US8372295B2 (en) | 2007-04-20 | 2013-02-12 | Micron Technology, Inc. | Extensions of self-assembled structures to increased dimensions via a “bootstrap” self-templating method |
US7923373B2 (en) * | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
US8404124B2 (en) * | 2007-06-12 | 2013-03-26 | Micron Technology, Inc. | Alternating self-assembling morphologies of diblock copolymers controlled by variations in surfaces |
US8080615B2 (en) | 2007-06-19 | 2011-12-20 | Micron Technology, Inc. | Crosslinkable graft polymer non-preferentially wetted by polystyrene and polyethylene oxide |
US7790350B2 (en) * | 2007-07-30 | 2010-09-07 | International Business Machines Corporation | Method and materials for patterning a neutral surface |
US8283258B2 (en) | 2007-08-16 | 2012-10-09 | Micron Technology, Inc. | Selective wet etching of hafnium aluminum oxide films |
JP4445538B2 (ja) * | 2007-09-26 | 2010-04-07 | 株式会社東芝 | パターン形成方法 |
US8105960B2 (en) * | 2007-10-09 | 2012-01-31 | International Business Machines Corporation | Self-assembled sidewall spacer |
KR101355167B1 (ko) * | 2007-12-14 | 2014-01-28 | 삼성전자주식회사 | 적어도 세 개의 고분자 블록을 구비하는 블록 공중합체를이용한 미세 패턴 형성 방법 |
US8017194B2 (en) * | 2008-01-17 | 2011-09-13 | International Business Machines Corporation | Method and material for a thermally crosslinkable random copolymer |
US8215074B2 (en) * | 2008-02-05 | 2012-07-10 | International Business Machines Corporation | Pattern formation employing self-assembled material |
US8999492B2 (en) | 2008-02-05 | 2015-04-07 | Micron Technology, Inc. | Method to produce nanometer-sized features with directed assembly of block copolymers |
FR2927467B1 (fr) * | 2008-02-08 | 2011-09-23 | Commissariat Energie Atomique | Procede de realisation d'une grille flottante ayant une alternance de lignes en premier et second materiaux |
US8101261B2 (en) * | 2008-02-13 | 2012-01-24 | Micron Technology, Inc. | One-dimensional arrays of block copolymer cylinders and applications thereof |
US7906031B2 (en) * | 2008-02-22 | 2011-03-15 | International Business Machines Corporation | Aligning polymer films |
US8425982B2 (en) | 2008-03-21 | 2013-04-23 | Micron Technology, Inc. | Methods of improving long range order in self-assembly of block copolymer films with ionic liquids |
US8426313B2 (en) | 2008-03-21 | 2013-04-23 | Micron Technology, Inc. | Thermal anneal of block copolymer films with top interface constrained to wet both blocks with equal preference |
US8114300B2 (en) * | 2008-04-21 | 2012-02-14 | Micron Technology, Inc. | Multi-layer method for formation of registered arrays of cylindrical pores in polymer films |
US8114301B2 (en) | 2008-05-02 | 2012-02-14 | Micron Technology, Inc. | Graphoepitaxial self-assembly of arrays of downward facing half-cylinders |
US7989307B2 (en) | 2008-05-05 | 2011-08-02 | Micron Technology, Inc. | Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same |
US10151981B2 (en) | 2008-05-22 | 2018-12-11 | Micron Technology, Inc. | Methods of forming structures supported by semiconductor substrates |
US8114468B2 (en) | 2008-06-18 | 2012-02-14 | Boise Technology, Inc. | Methods of forming a non-volatile resistive oxide memory array |
US8088551B2 (en) * | 2008-10-09 | 2012-01-03 | Micron Technology, Inc. | Methods of utilizing block copolymer to form patterns |
US8187480B2 (en) | 2008-11-13 | 2012-05-29 | Seagate Technology, Llc | Ultra thin alignment walls for di-block copolymer |
US8362179B2 (en) | 2008-11-19 | 2013-01-29 | Wisconsin Alumni Research Foundation | Photopatternable imaging layers for controlling block copolymer microdomain orientation |
US8796155B2 (en) | 2008-12-04 | 2014-08-05 | Micron Technology, Inc. | Methods of fabricating substrates |
KR101572109B1 (ko) | 2008-12-30 | 2015-11-27 | 삼성디스플레이 주식회사 | 나노 구조체의 제조 방법 및 이를 이용한 패턴의 제조 방법 |
KR101535227B1 (ko) * | 2008-12-31 | 2015-07-08 | 삼성전자주식회사 | 블록 공중합체를 이용한 미세 패턴 형성 방법 |
US8361704B2 (en) | 2009-01-12 | 2013-01-29 | International Business Machines Corporation | Method for reducing tip-to-tip spacing between lines |
US9330934B2 (en) | 2009-05-18 | 2016-05-03 | Micron Technology, Inc. | Methods of forming patterns on substrates |
US8398868B2 (en) * | 2009-05-19 | 2013-03-19 | International Business Machines Corporation | Directed self-assembly of block copolymers using segmented prepatterns |
US8834956B2 (en) * | 2009-06-22 | 2014-09-16 | Micron Technology, Inc. | Methods of utilizing block copolymer to form patterns |
JP5222805B2 (ja) * | 2009-07-09 | 2013-06-26 | パナソニック株式会社 | 自己組織化パターン形成方法 |
JP5484817B2 (ja) * | 2009-08-04 | 2014-05-07 | 株式会社東芝 | パターン形成方法及び半導体装置の製造方法 |
US8247904B2 (en) * | 2009-08-13 | 2012-08-21 | International Business Machines Corporation | Interconnection between sublithographic-pitched structures and lithographic-pitched structures |
KR101109104B1 (ko) | 2009-08-24 | 2012-02-16 | 한국기계연구원 | 나노선 패턴 형성 방법 및 선 편광자 제조 방법 |
JP5524228B2 (ja) | 2009-09-25 | 2014-06-18 | 株式会社東芝 | パターン形成方法 |
KR101602942B1 (ko) * | 2009-10-07 | 2016-03-15 | 삼성전자주식회사 | 패턴 형성 방법 |
US8821978B2 (en) * | 2009-12-18 | 2014-09-02 | International Business Machines Corporation | Methods of directed self-assembly and layered structures formed therefrom |
US8623458B2 (en) * | 2009-12-18 | 2014-01-07 | International Business Machines Corporation | Methods of directed self-assembly, and layered structures formed therefrom |
US8828493B2 (en) * | 2009-12-18 | 2014-09-09 | International Business Machines Corporation | Methods of directed self-assembly and layered structures formed therefrom |
US8071467B2 (en) * | 2010-04-07 | 2011-12-06 | Micron Technology, Inc. | Methods of forming patterns, and methods of forming integrated circuits |
JP2011243655A (ja) * | 2010-05-14 | 2011-12-01 | Hitachi Ltd | 高分子薄膜、パターン媒体、及びこれらの製造方法、並びに表面改質材料 |
US8486611B2 (en) * | 2010-07-14 | 2013-07-16 | Micron Technology, Inc. | Semiconductor constructions and methods of forming patterns |
FR2963355B1 (fr) * | 2010-07-30 | 2013-07-12 | Centre Nat Rech Scient | Films minces nanoorganises a base de copolymeres a blocs polysaccharidiques pour des applications en nanotechnologie. |
US8304493B2 (en) * | 2010-08-20 | 2012-11-06 | Micron Technology, Inc. | Methods of forming block copolymers |
JP5171909B2 (ja) * | 2010-09-16 | 2013-03-27 | 株式会社東芝 | 微細パターンの形成方法 |
US9233840B2 (en) | 2010-10-28 | 2016-01-12 | International Business Machines Corporation | Method for improving self-assembled polymer features |
US8673541B2 (en) * | 2010-10-29 | 2014-03-18 | Seagate Technology Llc | Block copolymer assembly methods and patterns formed thereby |
JP2014505119A (ja) | 2010-11-24 | 2014-02-27 | ダウ コーニング コーポレーション | ブロックコポリマーの形態の制御 |
US8734904B2 (en) | 2010-11-30 | 2014-05-27 | International Business Machines Corporation | Methods of forming topographical features using segregating polymer mixtures |
US20120135159A1 (en) * | 2010-11-30 | 2012-05-31 | Seagate Technology Llc | System and method for imprint-guided block copolymer nano-patterning |
NL2007940A (en) | 2010-12-23 | 2012-06-27 | Asml Netherlands Bv | Methods for providing patterned orientation templates for self-assemblable polymers for use in device lithography. |
US8575032B2 (en) | 2011-05-05 | 2013-11-05 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
WO2012175342A2 (en) * | 2011-06-23 | 2012-12-27 | Asml Netherlands B.V. | Self-assemblable polymer and method for use in lithography |
NL2008951A (en) * | 2011-06-23 | 2013-01-02 | Asml Netherlands Bv | Self -assemblable polymer and methods for use in lithography. |
CN102915907B (zh) | 2011-08-02 | 2015-05-13 | 中芯国际集成电路制造(北京)有限公司 | 一种半导体器件制作方法 |
WO2013028308A1 (en) | 2011-08-22 | 2013-02-28 | Dow Global Technologies Llc | Composite membrane formed from polymer blend including self-assembling block copolymers |
US8691925B2 (en) | 2011-09-23 | 2014-04-08 | Az Electronic Materials (Luxembourg) S.A.R.L. | Compositions of neutral layer for directed self assembly block copolymers and processes thereof |
WO2013050338A1 (en) * | 2011-10-03 | 2013-04-11 | Asml Netherlands B.V. | Method to provide a patterned orientation template for a self-assemblable polymer |
CN103035510B (zh) * | 2011-10-08 | 2015-08-19 | 中芯国际集成电路制造(上海)有限公司 | 接触通孔刻蚀方法 |
US8703395B2 (en) * | 2011-10-28 | 2014-04-22 | Jsr Corporation | Pattern-forming method |
US8900963B2 (en) | 2011-11-02 | 2014-12-02 | Micron Technology, Inc. | Methods of forming semiconductor device structures, and related structures |
US10253187B2 (en) | 2011-11-08 | 2019-04-09 | Samsung Electronics Co., Ltd. | Nano-structure of block copolymer and method of manufacturing the same |
US8728714B2 (en) | 2011-11-17 | 2014-05-20 | Micron Technology, Inc. | Methods for adhering materials, for enhancing adhesion between materials, and for patterning materials, and related semiconductor device structures |
FR2983773B1 (fr) * | 2011-12-09 | 2014-10-24 | Arkema France | Procede de preparation de surfaces |
CN103187245B (zh) * | 2011-12-30 | 2015-06-17 | 中芯国际集成电路制造(上海)有限公司 | 一种通过定向自组装嵌段共聚物的光刻方法 |
US9177794B2 (en) * | 2012-01-13 | 2015-11-03 | Micron Technology, Inc. | Methods of patterning substrates |
US20130200498A1 (en) * | 2012-02-03 | 2013-08-08 | Applied Materials, Inc. | Methods and apparatus for lithography using a resist array |
US8961918B2 (en) | 2012-02-10 | 2015-02-24 | Rohm And Haas Electronic Materials Llc | Thermal annealing process |
WO2013126238A1 (en) | 2012-02-21 | 2013-08-29 | Dow Global Technologies Llc | Composite membrane |
JP6306810B2 (ja) * | 2012-03-14 | 2018-04-04 | 東京応化工業株式会社 | 下地剤、ブロックコポリマーを含む層のパターン形成方法 |
WO2013156240A1 (en) * | 2012-04-20 | 2013-10-24 | Asml Netherlands B.V. | Methods for providing spaced lithography features on a substrate by self-assembly of block copolymers |
WO2013160027A1 (en) * | 2012-04-27 | 2013-10-31 | Asml Netherlands B.V. | Methods and compositions for providing spaced lithography features on a substrate by self-assembly of block copolymers |
US9005877B2 (en) * | 2012-05-15 | 2015-04-14 | Tokyo Electron Limited | Method of forming patterns using block copolymers and articles thereof |
US9298870B1 (en) | 2012-05-16 | 2016-03-29 | International Business Machines Corporation | Method for designing topographic patterns for directing the formation of self-assembled domains at specified locations on substrates |
FR2990885B1 (fr) * | 2012-05-23 | 2014-09-19 | Arkema France | Procede de preparation de surfaces |
US8629048B1 (en) | 2012-07-06 | 2014-01-14 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
US8821738B2 (en) | 2012-07-12 | 2014-09-02 | Rohm And Haas Electronic Materials Llc | Thermal annealing process |
US8821739B2 (en) | 2012-07-12 | 2014-09-02 | Rohm And Haas Electronic Materials Llc | High temperature thermal annealing process |
CN103633029B (zh) * | 2012-08-28 | 2016-11-23 | 中国科学院微电子研究所 | 半导体结构及其制造方法 |
JP5758363B2 (ja) * | 2012-09-07 | 2015-08-05 | 株式会社東芝 | パターン形成方法 |
JP5818760B2 (ja) | 2012-09-07 | 2015-11-18 | 株式会社東芝 | パターン形成方法 |
US9034197B2 (en) | 2012-09-13 | 2015-05-19 | HGST Netherlands B.V. | Method for separately processing regions on a patterned medium |
US9153477B2 (en) * | 2012-09-28 | 2015-10-06 | Intel Corporation | Directed self assembly of block copolymers to form vias aligned with interconnects |
JP6141144B2 (ja) * | 2012-10-02 | 2017-06-07 | 東京エレクトロン株式会社 | 基板処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム |
US9087699B2 (en) | 2012-10-05 | 2015-07-21 | Micron Technology, Inc. | Methods of forming an array of openings in a substrate, and related methods of forming a semiconductor device structure |
US8822130B2 (en) * | 2012-11-19 | 2014-09-02 | The Texas A&M University System | Self-assembled structures, method of manufacture thereof and articles comprising the same |
US9223214B2 (en) * | 2012-11-19 | 2015-12-29 | The Texas A&M University System | Self-assembled structures, method of manufacture thereof and articles comprising the same |
US8956808B2 (en) * | 2012-12-04 | 2015-02-17 | Globalfoundries Inc. | Asymmetric templates for forming non-periodic patterns using directed self-assembly materials |
EP2937385A4 (en) * | 2012-12-18 | 2016-07-20 | Nissan Chemical Ind Ltd | FLOOR LAYERING COMPOSITION OF A SELF-ORGANIZING, FILM-STYLENE STRUCTURE |
US8790522B1 (en) * | 2013-02-11 | 2014-07-29 | Globalfoundries Inc. | Chemical and physical templates for forming patterns using directed self-assembly materials |
JP2014170802A (ja) * | 2013-03-01 | 2014-09-18 | Toshiba Corp | パターン形成方法 |
US9147574B2 (en) | 2013-03-14 | 2015-09-29 | Tokyo Electron Limited | Topography minimization of neutral layer overcoats in directed self-assembly applications |
US20140273534A1 (en) * | 2013-03-14 | 2014-09-18 | Tokyo Electron Limited | Integration of absorption based heating bake methods into a photolithography track system |
US8980538B2 (en) * | 2013-03-14 | 2015-03-17 | Tokyo Electron Limited | Chemi-epitaxy in directed self-assembly applications using photo-decomposable agents |
US20140273290A1 (en) * | 2013-03-15 | 2014-09-18 | Tokyo Electron Limited | Solvent anneal processing for directed-self assembly applications |
US9209014B2 (en) | 2013-03-15 | 2015-12-08 | Tokyo Electron Limited | Multi-step bake apparatus and method for directed self-assembly lithography control |
JP5802233B2 (ja) * | 2013-03-27 | 2015-10-28 | 株式会社東芝 | パターン形成方法 |
EP2981985B1 (en) | 2013-04-03 | 2021-03-10 | Brewer Science, Inc. | Highly etch-resistant polymer block for use in block copolymers for directed self-assembly |
KR101961387B1 (ko) * | 2013-04-10 | 2019-03-25 | 에스케이하이닉스 주식회사 | 반도체 장치의 제조 방법 |
US9229328B2 (en) | 2013-05-02 | 2016-01-05 | Micron Technology, Inc. | Methods of forming semiconductor device structures, and related semiconductor device structures |
US10457088B2 (en) * | 2013-05-13 | 2019-10-29 | Ridgefield Acquisition | Template for self assembly and method of making a self assembled pattern |
JP5981392B2 (ja) * | 2013-06-19 | 2016-08-31 | 株式会社東芝 | パターン形成方法 |
FR3008986B1 (fr) | 2013-07-25 | 2016-12-30 | Arkema France | Procede de controle de la periode caracterisant la morphologie obtenue a partir d'un melange de copolymere a blocs et de (co) polymeres de l'un des blocs |
KR102399752B1 (ko) | 2013-09-04 | 2022-05-20 | 도쿄엘렉트론가부시키가이샤 | 유도 자기 조립용 화학 템플릿을 생성하기 위한 경화 포토레지스트의 자외선을 이용한 박리 |
US10014184B2 (en) | 2013-09-05 | 2018-07-03 | Applied Materials, Inc. | Methods and apparatus for forming a resist array using chemical mechanical planarization |
US10078261B2 (en) | 2013-09-06 | 2018-09-18 | Rohm And Haas Electronic Materials Llc | Self-assembled structures, method of manufacture thereof and articles comprising the same |
US9405189B2 (en) * | 2013-09-06 | 2016-08-02 | Rohm And Haas Electronic Materials Llc | Self-assembled structures, method of manufacture thereof and articles comprising the same |
FR3010414B1 (fr) * | 2013-09-09 | 2015-09-25 | Arkema France | Procede d'obtention de films epais nano-structures obtenus a partir d'une composition de copolymeres a blocs |
JP5904981B2 (ja) * | 2013-09-09 | 2016-04-20 | 株式会社東芝 | パターン形成方法、磁気記録媒体の製造方法、及び磁気記録媒体 |
FR3010412B1 (fr) * | 2013-09-09 | 2016-10-21 | Arkema France | Procede d'obtention de films epais nano-structures obtenus a partir de copolymeres a blocs |
FR3010413B1 (fr) * | 2013-09-09 | 2015-09-25 | Arkema France | Procede de controle de la periode d'un assemblage nano-structure comprenant un melange de copolymeres a blocs |
TWI615885B (zh) * | 2013-09-12 | 2018-02-21 | 聯華電子股份有限公司 | 圖案化的方法 |
US9625815B2 (en) | 2013-09-27 | 2017-04-18 | Intel Corporation | Exposure activated chemically amplified directed self-assembly (DSA) for back end of line (BEOL) pattern cutting and plugging |
US9093263B2 (en) | 2013-09-27 | 2015-07-28 | Az Electronic Materials (Luxembourg) S.A.R.L. | Underlayer composition for promoting self assembly and method of making and using |
US9177795B2 (en) | 2013-09-27 | 2015-11-03 | Micron Technology, Inc. | Methods of forming nanostructures including metal oxides |
JP2015076108A (ja) * | 2013-10-07 | 2015-04-20 | 株式会社東芝 | パターン形成方法、及び磁気記録媒体の製造方法 |
US9793137B2 (en) | 2013-10-20 | 2017-10-17 | Tokyo Electron Limited | Use of grapho-epitaxial directed self-assembly applications to precisely cut logic lines |
US9349604B2 (en) | 2013-10-20 | 2016-05-24 | Tokyo Electron Limited | Use of topography to direct assembly of block copolymers in grapho-epitaxial applications |
WO2015067433A1 (en) | 2013-11-08 | 2015-05-14 | Asml Netherlands B.V. | Methodology to generate a guiding template for directed self-assembly |
WO2015084129A1 (ko) * | 2013-12-06 | 2015-06-11 | 주식회사 엘지화학 | 블록 공중합체 |
WO2015084125A1 (ko) | 2013-12-06 | 2015-06-11 | 주식회사 엘지화학 | 블록 공중합체 |
WO2015084131A1 (ko) * | 2013-12-06 | 2015-06-11 | 주식회사 엘지화학 | 블록 공중합체 |
EP3078695B1 (en) | 2013-12-06 | 2020-11-04 | LG Chem, Ltd. | Block copolymer |
JP6483694B2 (ja) | 2013-12-06 | 2019-03-13 | エルジー・ケム・リミテッド | 単量体およびブロック共重合体 |
CN105934454B (zh) | 2013-12-06 | 2019-01-18 | 株式会社Lg化学 | 嵌段共聚物 |
JP6347356B2 (ja) | 2013-12-06 | 2018-06-27 | エルジー・ケム・リミテッド | ブロック共重合体 |
WO2015084132A1 (ko) * | 2013-12-06 | 2015-06-11 | 주식회사 엘지화학 | 블록 공중합체 |
WO2015084133A1 (ko) | 2013-12-06 | 2015-06-11 | 주식회사 엘지화학 | 블록 공중합체 |
US10081698B2 (en) | 2013-12-06 | 2018-09-25 | Lg Chem, Ltd. | Block copolymer |
EP3078687B1 (en) | 2013-12-06 | 2020-06-03 | LG Chem, Ltd. | Block copolymer |
EP3078691B1 (en) | 2013-12-06 | 2018-04-18 | LG Chem, Ltd. | Block copolymer |
CN105899559B (zh) | 2013-12-06 | 2018-05-25 | 株式会社Lg化学 | 嵌段共聚物 |
JP6402867B2 (ja) | 2013-12-06 | 2018-10-10 | エルジー・ケム・リミテッド | ブロック共重合体 |
US9181449B2 (en) | 2013-12-16 | 2015-11-10 | Az Electronic Materials (Luxembourg) S.A.R.L. | Underlayer composition for promoting self assembly and method of making and using |
FR3014877B1 (fr) * | 2013-12-17 | 2017-03-31 | Arkema France | Procede de nanostructuration d'un film de copolymere a blocs a partir d'un copolymere a blocs non structure a base de styrene et de methacrylate de methyle, et film de copolymere a blocs nanostructure |
JP6558894B2 (ja) | 2013-12-31 | 2019-08-14 | ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC | コポリマーの設計、その製造方法およびそれを含む物品 |
JP6702649B2 (ja) | 2013-12-31 | 2020-06-03 | ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC | ブロックコポリマーの性質を制御する方法及びブロックコポリマーから製造された物品 |
JP2015129261A (ja) * | 2013-12-31 | 2015-07-16 | ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC | ブロックコポリマーのアニール方法およびブロックコポリマーから製造する物品 |
CN106104754B (zh) | 2014-01-16 | 2020-07-28 | 布鲁尔科技公司 | 用于直接自组装的高chi嵌段共聚物 |
TWI648320B (zh) * | 2014-01-23 | 2019-01-21 | 東京應化工業股份有限公司 | 含相分離結構之結構體之製造方法、圖型形成方法、微細圖型形成方法 |
US9195132B2 (en) * | 2014-01-30 | 2015-11-24 | Globalfoundries Inc. | Mask structures and methods of manufacturing |
KR102160791B1 (ko) | 2014-02-03 | 2020-09-29 | 삼성디스플레이 주식회사 | 블록 공중합체 및 이를 사용한 패턴 형성 방법 |
US9489974B2 (en) | 2014-04-11 | 2016-11-08 | Seagate Technology Llc | Method of fabricating a BPM template using hierarchical BCP density patterns |
JP6177723B2 (ja) | 2014-04-25 | 2017-08-09 | 東京エレクトロン株式会社 | 基板処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム |
WO2015180966A2 (en) * | 2014-05-28 | 2015-12-03 | Asml Netherlands B.V. | Methods for providing lithography features on a substrate by self-assembly of block copolymers |
JP6122906B2 (ja) | 2014-06-27 | 2017-04-26 | ダウ グローバル テクノロジーズ エルエルシー | ブロックコポリマーを製造するための方法およびそれから製造される物品 |
JP6356096B2 (ja) * | 2014-06-27 | 2018-07-11 | ダウ グローバル テクノロジーズ エルエルシー | ブロックコポリマーを製造するための方法およびそれから製造される物品 |
US9275896B2 (en) * | 2014-07-28 | 2016-03-01 | GlobalFoundries, Inc. | Methods for fabricating integrated circuits using directed self-assembly |
JP2016058620A (ja) * | 2014-09-11 | 2016-04-21 | 株式会社東芝 | 半導体装置の製造方法 |
FR3025937B1 (fr) * | 2014-09-16 | 2017-11-24 | Commissariat Energie Atomique | Procede de grapho-epitaxie pour realiser des motifs a la surface d'un substrat |
JP2016066644A (ja) | 2014-09-22 | 2016-04-28 | 株式会社東芝 | 記憶装置の製造方法 |
WO2016053009A1 (ko) | 2014-09-30 | 2016-04-07 | 주식회사 엘지화학 | 블록 공중합체 |
WO2016053010A1 (ko) | 2014-09-30 | 2016-04-07 | 주식회사 엘지화학 | 블록 공중합체 |
EP3202799B1 (en) | 2014-09-30 | 2021-08-25 | LG Chem, Ltd. | Block copolymer |
CN107075050B (zh) | 2014-09-30 | 2019-08-13 | 株式会社Lg化学 | 嵌段共聚物 |
WO2016053011A1 (ko) | 2014-09-30 | 2016-04-07 | 주식회사 엘지화학 | 블록 공중합체 |
WO2016053000A1 (ko) | 2014-09-30 | 2016-04-07 | 주식회사 엘지화학 | 블록 공중합체 |
EP3202798B1 (en) | 2014-09-30 | 2022-01-12 | LG Chem, Ltd. | Block copolymer |
CN107078026B (zh) | 2014-09-30 | 2020-03-27 | 株式会社Lg化学 | 图案化基底的制备方法 |
US10370529B2 (en) | 2014-09-30 | 2019-08-06 | Lg Chem, Ltd. | Method of manufacturing patterned substrate |
WO2016052994A1 (ko) | 2014-09-30 | 2016-04-07 | 주식회사 엘지화학 | 블록 공중합체 |
KR20160056457A (ko) | 2014-11-11 | 2016-05-20 | 삼성디스플레이 주식회사 | 와이어 그리드 편광자 및 이의 제조방법 |
US9385129B2 (en) * | 2014-11-13 | 2016-07-05 | Tokyo Electron Limited | Method of forming a memory capacitor structure using a self-assembly pattern |
CN107004595B (zh) * | 2014-12-24 | 2021-04-16 | 英特尔公司 | 用于化学辅助图案化的光可界定的对准层 |
KR101969337B1 (ko) * | 2015-02-17 | 2019-04-17 | 주식회사 엘지화학 | 블록 공중합체 박막의 용매 어닐링 방법 및 장치 |
KR102508525B1 (ko) | 2015-10-19 | 2023-03-09 | 삼성전자주식회사 | 블록 코폴리머 및 이를 이용한 집적회로 소자의 제조 방법 |
US9576817B1 (en) * | 2015-12-03 | 2017-02-21 | International Business Machines Corporation | Pattern decomposition for directed self assembly patterns templated by sidewall image transfer |
KR102637883B1 (ko) * | 2015-12-11 | 2024-02-19 | 아이엠이씨 브이제트더블유 | 기판 상의 패턴 형성 방법, 그 방법에 관련된 반도체 장치 및 이용 |
US10950501B2 (en) | 2015-12-21 | 2021-03-16 | Intel Corporation | Triblock copolymers for self-aligning vias or contacts |
US9818623B2 (en) | 2016-03-22 | 2017-11-14 | Globalfoundries Inc. | Method of forming a pattern for interconnection lines and associated continuity blocks in an integrated circuit |
US9947597B2 (en) | 2016-03-31 | 2018-04-17 | Tokyo Electron Limited | Defectivity metrology during DSA patterning |
SG10202110494QA (en) | 2016-08-18 | 2021-11-29 | Ridgefield Acquisition | Polymer compositions for self-assembly applications |
US9818640B1 (en) | 2016-09-21 | 2017-11-14 | Globalfoundries Inc. | Apparatus and method of forming self-aligned cuts in a non-mandrel line of an array of metal lines |
US9818641B1 (en) | 2016-09-21 | 2017-11-14 | Globalfoundries Inc. | Apparatus and method of forming self-aligned cuts in mandrel and a non-mandrel lines of an array of metal lines |
US9852986B1 (en) * | 2016-11-28 | 2017-12-26 | Globalfoundries Inc. | Method of patterning pillars to form variable continuity cuts in interconnection lines of an integrated circuit |
TW201831544A (zh) | 2016-12-14 | 2018-09-01 | 美商布魯爾科技公司 | 用於定向自組裝的高chi嵌段共聚物 |
US9812351B1 (en) | 2016-12-15 | 2017-11-07 | Globalfoundries Inc. | Interconnection cells having variable width metal lines and fully-self aligned continuity cuts |
US10043703B2 (en) | 2016-12-15 | 2018-08-07 | Globalfoundries Inc. | Apparatus and method for forming interconnection lines having variable pitch and variable widths |
US10002786B1 (en) | 2016-12-15 | 2018-06-19 | Globalfoundries Inc. | Interconnection cells having variable width metal lines and fully-self aligned variable length continuity cuts |
US9887127B1 (en) | 2016-12-15 | 2018-02-06 | Globalfoundries Inc. | Interconnection lines having variable widths and partially self-aligned continuity cuts |
FR3060422B1 (fr) * | 2016-12-16 | 2019-05-10 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Procede de fonctionnalisation d'un substrat |
WO2018114930A1 (en) | 2016-12-21 | 2018-06-28 | AZ Electronic Materials (Luxembourg) S.à.r.l. | Novel compositions and processes for self-assembly of block copolymers |
JP6811638B2 (ja) | 2017-02-14 | 2021-01-13 | 株式会社Screenホールディングス | 基板処理方法及びその装置 |
US20180323061A1 (en) * | 2017-05-03 | 2018-11-08 | Tokyo Electron Limited | Self-Aligned Triple Patterning Process Utilizing Organic Spacers |
KR102359267B1 (ko) | 2017-10-20 | 2022-02-07 | 삼성전자주식회사 | 집적회로 소자 및 그 제조 방법 |
CN109712871B (zh) * | 2018-12-27 | 2021-09-21 | 中国科学院微电子研究所 | 半导体结构与其制作方法 |
KR20200082076A (ko) | 2018-12-28 | 2020-07-08 | 삼성전자주식회사 | 캐패시터를 갖는 반도체 소자 및 그 형성 방법 |
CN113299684A (zh) * | 2021-04-27 | 2021-08-24 | 长江先进存储产业创新中心有限责任公司 | 存储器地址线的制作方法 |
KR20220149828A (ko) | 2021-04-30 | 2022-11-09 | 삼성전자주식회사 | 반도체 소자 |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3506248B2 (ja) * | 2001-01-08 | 2004-03-15 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 微小構造の製造方法 |
JP2004527905A (ja) * | 2001-03-14 | 2004-09-09 | ユニバーシティー オブ マサチューセッツ | ナノ製造 |
US6746825B2 (en) | 2001-10-05 | 2004-06-08 | Wisconsin Alumni Research Foundation | Guided self-assembly of block copolymer films on interferometrically nanopatterned substrates |
JP3967114B2 (ja) * | 2001-11-22 | 2007-08-29 | 株式会社東芝 | 加工方法 |
US20040142578A1 (en) | 2002-03-28 | 2004-07-22 | Ulrich Wiesner | Thin film nanostructures |
US20040124092A1 (en) | 2002-12-30 | 2004-07-01 | Black Charles T. | Inorganic nanoporous membranes and methods to form same |
US7045851B2 (en) | 2003-06-20 | 2006-05-16 | International Business Machines Corporation | Nonvolatile memory device using semiconductor nanocrystals and method of forming same |
JP3926360B2 (ja) * | 2004-10-13 | 2007-06-06 | 株式会社東芝 | パターン形成方法およびそれを用いた構造体の加工方法 |
JP5377857B2 (ja) | 2004-11-22 | 2013-12-25 | ウィスコンシン・アラムナイ・リサーチ・ファウンデーション | 非周期的パターン共重合体フィルムのための方法及び組成 |
US20080032238A1 (en) | 2004-11-23 | 2008-02-07 | Lu Jennifer Q | System and method for controlling the size and/or distribution of catalyst nanoparticles for nanostructure growth |
JP2006215052A (ja) * | 2005-02-01 | 2006-08-17 | Hitachi Maxell Ltd | 細溝形成方法及びそれによって得られた細溝基板 |
US20060249784A1 (en) | 2005-05-06 | 2006-11-09 | International Business Machines Corporation | Field effect transistor device including an array of channel elements and methods for forming |
JP2006324501A (ja) | 2005-05-19 | 2006-11-30 | Toshiba Corp | 相変化メモリおよびその製造方法 |
US7723009B2 (en) * | 2006-06-02 | 2010-05-25 | Micron Technology, Inc. | Topography based patterning |
US7605081B2 (en) * | 2006-06-19 | 2009-10-20 | International Business Machines Corporation | Sub-lithographic feature patterning using self-aligned self-assembly polymers |
JP4673266B2 (ja) * | 2006-08-03 | 2011-04-20 | 日本電信電話株式会社 | パターン形成方法及びモールド |
US8394483B2 (en) * | 2007-01-24 | 2013-03-12 | Micron Technology, Inc. | Two-dimensional arrays of holes with sub-lithographic diameters formed by block copolymer self-assembly |
US7999160B2 (en) * | 2007-03-23 | 2011-08-16 | International Business Machines Corporation | Orienting, positioning, and forming nanoscale structures |
US7959975B2 (en) * | 2007-04-18 | 2011-06-14 | Micron Technology, Inc. | Methods of patterning a substrate |
US7521094B1 (en) * | 2008-01-14 | 2009-04-21 | International Business Machines Corporation | Method of forming polymer features by directed self-assembly of block copolymers |
US8215074B2 (en) * | 2008-02-05 | 2012-07-10 | International Business Machines Corporation | Pattern formation employing self-assembled material |
KR102017205B1 (ko) * | 2012-12-07 | 2019-09-03 | 삼성디스플레이 주식회사 | 나노 구조체의 제조 방법 및 이를 이용한 패턴 형성 방법 |
KR101993255B1 (ko) * | 2013-01-07 | 2019-06-26 | 삼성전자주식회사 | 콘택 홀 형성 방법 |
-
2007
- 2007-02-08 US US11/703,911 patent/US7964107B2/en active Active
-
2008
- 2008-01-25 JP JP2009549163A patent/JP5574089B2/ja active Active
- 2008-01-25 CN CN2008800017448A patent/CN101578232B/zh active Active
- 2008-01-25 SG SG2012008686A patent/SG178758A1/en unknown
- 2008-01-25 KR KR1020097016598A patent/KR101350072B1/ko active IP Right Grant
- 2008-01-25 WO PCT/US2008/052022 patent/WO2008097736A2/en active Application Filing
- 2008-01-25 EP EP08728282.8A patent/EP2121514B1/en active Active
- 2008-02-05 TW TW97104724A patent/TWI469183B/zh active
-
2011
- 2011-06-09 US US13/157,168 patent/US8562844B2/en active Active
-
2013
- 2013-06-07 US US13/912,800 patent/US8974678B2/en active Active
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20140047045A (ko) * | 2011-06-10 | 2014-04-21 | 도오꾜오까고오교 가부시끼가이샤 | 용제 현상 네거티브형 레지스트 조성물, 레지스트 패턴 형성 방법, 블록 코폴리머를 함유하는 층의 패턴 형성 방법 |
WO2013048155A3 (ko) * | 2011-09-29 | 2013-07-04 | 주식회사 동진쎄미켐 | 유도된 자가정렬 공정을 이용한 반도체 소자의 미세패턴 형성 방법 |
WO2013048155A2 (ko) * | 2011-09-29 | 2013-04-04 | 주식회사 동진쎄미켐 | 유도된 자가정렬 공정을 이용한 반도체 소자의 미세패턴 형성 방법 |
KR20140130146A (ko) * | 2012-02-10 | 2014-11-07 | 보드 오브 리전츠, 더 유니버시티 오브 텍사스 시스템 | 박막 블록 공중합체의 배향 조절을 위한 무수물 공중합체 톱 코트 |
KR20140132719A (ko) * | 2012-03-09 | 2014-11-18 | 에이제트 일렉트로닉 머티어리얼스 (룩셈부르크) 에스.에이.알.엘. | 블록 공중합체에서 금속을 제거하는 방법 및 물질 |
KR20140011262A (ko) * | 2012-07-18 | 2014-01-28 | 가부시키가이샤 소쿠도 | 기판 처리 장치 및 기판 처리 방법 |
US10047441B2 (en) | 2012-07-18 | 2018-08-14 | Screen Semiconductor Solutions Co., Ltd. | Substrate processing apparatus and substrate processing method |
KR20140089690A (ko) * | 2013-01-07 | 2014-07-16 | 삼성전자주식회사 | 콘택 홀 형성 방법 |
KR20150075685A (ko) | 2013-12-26 | 2015-07-06 | 한국과학기술원 | 나노 스케일 패터닝 방법 및 이로부터 제조된 전자기기용 집적소자 |
US9812333B2 (en) | 2013-12-26 | 2017-11-07 | Korea Advanced Institute Of Science And Technology | Nanoscale patterning method and integrated device for electronic apparatus manufactured therefrom |
KR20150094823A (ko) * | 2014-02-10 | 2015-08-20 | 에스케이하이닉스 주식회사 | 블록 코폴리머를 이용한 패턴 형성을 위한 구조 및 패턴 형성 방법 |
WO2016200227A1 (ko) * | 2015-06-11 | 2016-12-15 | 주식회사 엘지화학 | 적층체 |
US11027532B2 (en) | 2015-06-11 | 2021-06-08 | Lg Chem, Ltd. | Laminate |
Also Published As
Publication number | Publication date |
---|---|
SG178758A1 (en) | 2012-03-29 |
TW200845124A (en) | 2008-11-16 |
EP2121514B1 (en) | 2016-03-09 |
TWI469183B (zh) | 2015-01-11 |
JP2010522643A (ja) | 2010-07-08 |
US20130270226A1 (en) | 2013-10-17 |
WO2008097736A3 (en) | 2008-11-20 |
WO2008097736A2 (en) | 2008-08-14 |
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