KR20090116131A - 평판 표시 장치용 박막 트랜지스터 어레이 기판, 이를포함하는 유기 발광 표시 장치, 및 이들의 제조 방법 - Google Patents
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Abstract
본 발명은, 기판 상에 소정 패턴으로 형성된 박막 트랜지스터의 활성층, 및 상기 활성층과 동일층에 동일 물질로 소정 간격 이격되어 형성된 커패시터의 제1전극; 상기 활성층 및 상기 제1전극 각각의 상부에 분리되어 형성된 제1절연층; 상기 제1절연층 상에 형성되며, 상기 활성층의 채널영역에 대응하는 게이트 전극, 및 상기 게이트 전극과 동일층에 동일 물질로 상기 제1전극에 대응하는 제2전극; 상기 기판, 제1절연층, 게이트 전극 및 제2전극 상에 형성된 제2절연층; 및 상기 제2절연층 상에 형성되며, 상기 활성층의 소스 또는 드레인 영역과 콘택홀을 통하여 접속하는 화소 전극, 상기 콘택홀에 형성되고 상기 화소 전극과 동일 물질 상부에 적층된 소스 및 드레인 전극, 및 상기 커패시터의 제2전극에 대응하도록 상기 화소 전극 및 소스 및 드레인 전극과 동일 물질이 순차로 적층되어 형성된 제3전극;을 포함하는 평판 표시 장치용 박막 트랜지스터 어레이 기판을 제공한다.
Description
본 발명은 평판 표시 장치용 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 이들의 제조 방법에 관한 것으로, 더 상세하게는 제조 공정이 단순화된 박막 트랜지스터 어레이 기판을 포함하는 평판 표시 장치용 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치, 및 이들의 제조 방법에 관한 것이다.
박막 트랜지스터 및 커패시터 등과 이들을 연결하는 배선을 포함하는 박막 트랜지스터 어레이 기판(thin film transistor array substrate)은 액정 표시 장치나 유기 발광 표시 장치 등의 평판 표시 장치에 널리 사용되고 있다.
일반적으로, 어레이 기판 상에 박막 트랜지스터 등을 포함하는 미세 구조의 패턴을 형성하기 위하여, 이와 같은 미세 패턴이 그려진 마스크를 이용하여 패턴을 상기 어레이 기판에 전사한다.
이와 같이 마스크를 이용하여 패턴을 전사하는 공정은 일반적으로 포토 리소그라피(photo-lithograpy) 공정을 이용하는데, 포토 리소그라피 공정에 의하면, 패턴을 형성할 기판 상에 포토레지스트(photoresist)를 균일하게 도포하고, 스테퍼(stepper)와 같은 노광 장비를 이용하여 상기 마스크 상의 패턴을 포토레지스트에 노광시킨 후, (포지티브(positive) 포토레지스트의 경우) 감광된 포토레지스트를 현상(developing)하는 과정을 거친다. 또한, 포토레지스트를 현상한 후에는, 잔존하는 포토레지스트를 마스크로 이용하여 패턴을 식각(etching)하고, 불필요한 포토레지스트를 제거하는 일련의 과정을 거친다.
이과 같이 마스크를 이용하여 패턴을 전사하는 공정에서는, 먼저 필요한 패턴을 구비한 마스크를 준비하여야 하기 때문에, 마스크를 이용하는 공정 단계가 늘어날수록 마스크 준비를 위한 제조 원가가 상승한다. 또한, 상술한 복잡한 단계들을 거쳐야 하기 때문에 제조 공정이 복잡하고, 제조 시간의 증가 및 이로 인한 제조 원가가 상승하는 문제점이 발생한다.
본 발명은 상기와 같은 문제 및 그 밖의 문제를 해결하기 위하여, 마스크를 이용한 패터닝 공정 단계를 줄일 수 있는 평판 표시 장치용 박막 트랜지스터 어레이 기판, 이를 포함한 유기 발광 표시 장치 및 이들의 제조 방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 기판 상에 소정 패턴으로 형성된 박막 트랜지스터의 활성층, 및 상기 활성층과 동일층에 동일 물질로 소정 간격 이격되어 형성된 커패시터의 제1전극; 상기 활성층 및 상기 제1전극 각각의 상부에 분리되어 형성된 제1절연층; 상기 제1절연층 상에 형성되며, 상기 활성층의 채널영역에 대응하는 게이트 전극, 및 상기 게이트 전극과 동일층에 동일 물질로 상기 제1전극에 대응하는 제2전극; 상기 기판, 제1절연층, 게이트 전극 및 제2전극 상에 형성된 제2절연층; 및 상기 제2절연층 상에 형성되며, 상기 활성층의 소스 또는 드레인 영역과 콘택홀을 통하여 접속하는 화소 전극, 상기 콘택홀에 형성되고 상기 화소 전극과 동일 물질 상부에 적층된 소스 및 드레인 전극, 및 상기 커패시터의 제2전극에 대응하도록 상기 화소 전극 및 소스 및 드레인 전극과 동일 물질이 순차로 적층되어 형성된 제3전극;을 포함하는 평판 표시 장치용 박막 트랜지스터 어레이 기판을 제공한다.
또한, 본 발명의 다른 특징에 의하면, 상기 제2절연층, 화소 전극의 가장 자 리, 소스 및 드레인 전극, 및 상기 제3전극 상에 형성된 화소 정의막을 더 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 박막 트랜지스터의 활성층 및 상기 커패시터의 제1전극은 비정질 실리콘이 결정화된 다결정 실리콘일 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 박막 트랜지스터의 활성층과 제1절연층이 만드는 각 단부의 형상이 일치할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 커패시터의 제1전극, 제1절연층 및 제2전극이 만드는 각 단부의 형상이 일치할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 기판 상에 형성된 버퍼층을 더 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제2절연층의 두께는 상기 제1절연층의 두께보다 두꺼울 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제2절연층의 표면은 실질적으로 편편하게 형성될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 화소 전극은 광투과성 물질로 형성될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 화소 전극은 ITO, IZO, ZnO, 또는 In2O3에서 선택된 하나 이상의 금속으로 형성될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 화소 전극은 상기 제2절연층 상부에 반사 물질 및 광투과성 물질이 순차로 형성될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 화소 전극의 반사 물질은 Al, AlNd, ACX, AlNiLa, Ag, Mo, Ti, MoW 가운에 선택된 하나 이상의 금속으로 형성될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 화소 전극의 광 투광성 물질은 ITO, IZO, ZnO, 또는 In2O3에서 선택된 하나 이상의 금속으로 형성될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 커패시터의 제3전극은, 상기 화소 전극의 반사 물질과 동일층에 동일 물질로 형성된 제1층, 상기 화소 전극의 광투광성 물질과 동일층에 동일 물질로 형성된 제2층, 및 상기 소스 및 드레인 전극과 동일층에 동일 물질로 형성될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 커패시터의 제3전극의 제1층 내지 제3층이 만드는 각 단부의 형상이 일치할 수 있다.
또한, 본 발명은, 상기 평판 표시 장치용 박막 트랜지스터 어레이 기판의 화소 전극 상에 형성된 유기 발광층을 포함하는 중간층; 및 상기 중간층 상에 형성된 공통 전극;을 포함하는 유기 발광 표시 장치를 제공한다.
본 발명의 다른 특징에 의하면, 상기 유기 발광 표시 장치는 제2절연층, 화소 전극의 가장 자리, 소스 및 드레인 전극 및 상기 제3전극 상에 형성된 화소 정의막;을 더 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 유기 발광 표시 장치는 상기 공통 전극 상에, 상기 유기 발광층을 밀봉하는 봉지 구조를 더 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 유기 발광층에서 방출된 빛은 상기 기판 측으로 진행하여 상기 기판 측에 화상이 구현될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 화소 전극은 상기 제2절연층 상부에 반사 물질 및 광투과성 물질이 순차로 형성될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 유기 발광층에서 방출된 빛은 상기 기판의 반대측으로 진행하여 상기 기판의 반대층에 화상이 구현될 수 있다.
또한 본 발명은, 기판 상에 반도체층, 제1절연층 및 제1도전층을 순차로 형성하여, 이를 박막 트랜지스터의 활성층, 제1절연층 및 게이트 전극과, 커패시터의 제1전극, 제1절연층 및 제2전극을 동시에 패터닝하는 제1 마스크 공정; 상기 기판 및 상기 제1 마스크 공정 결과의 구조물 상에 제2절연층을 형성하여, 상기 박막 트랜지스터의 소스 및 드레인 영역의 일부가 노출되도록 콘택홀을 형성하는 제2 마스크 공정; 상기 제2 마스크 공정 결과의 구조물 상에 제2도전층 및 제3도전층을 순차로 형성하여, 상기 제2도전층 및 제3도전층의 일부로 형성되고 상기 콘택홀을 통하여 상기 소스 및 드레인 영역에 콘택되는 소스 및 드레인 전극, 상기 제2도전층의 일부로 형성되고 상기 소스 또는 드레인 전극과 접속하는 화소 전극, 및 상기 제2도전층 및 제3도전층의 일부로 형성되고 상기 커패시터의 제2전극 상에 대응하는 커패시터의 제3전극을 동시에 패터닝하는 제3 마스크 공정; 및 상기 제3 마스크 공정 결과의 구조물 상에 제3절연층을 형성하여, 상기 화소 전극이 노출되도록 상기 제3절연층을 패터닝하는 제4 마스크 공정;을 포함하는 평판 표시 장치용 박막 트랜지스터 어레이 기판의 제조 방법을 제공한다.
본 발명의 다른 특징에 의하면, 상기 반도체층은, 상기 기판 상에 비정질 실 리콘층을 형성하고 이를 결정화하여 형성될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제1 마스크 공정은, 상기 게이트 전극에 대응하는 위치에 반투과부를 포함하는 제1 하프톤 마스크(half-tone mask)를 이용할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 박막 트랜지스터의 제1절연층과, 상기 커패시터의 제1절연층은 완전히 분리되어 패터닝될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 기판과 상기 반도체층 사이에 버퍼층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 제1마스크 공정과 제2마스크 공정 사이에, 제1마스크 공정에서 형성된 게이트 전극을 마스크로 하여 활성층의 소스 드레인 영역에 불순물을 도핑하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제3 마스크 공정은, 상기 화소 전극에 대응하는 위치에 반투과부를 포함하는 제2 하프톤 마스크(half-tone mask)를 이용할 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제3 마스크 공정에서, 상기 제2 마스크 공정 결과의 구조물과 상기 제2 도전층 사이에 제4 도전층이 더 형성되어, 상기 소스 및 드레인 전극은 상기 제4 도전층, 제2 도전층 및 제3 도전층의 일부로 형성되고, 상기 화소 전극은 상기 제4 도전층 및 제 2 도전층의 일부로 형성되며, 상기 커패시터의 제3 전극은 상기 제4 도전층, 제2 도전층 및 제3 도전층의 일부로 형성될 수 있다.
본 발명의 또 다른 특징에 의하면, 상기 제4 도전층은 Al, AlNd, ACX, AlNiLa, Ag, Mo, Ti, MoW 가운에 선택된 하나 이상의 금속으로 형성될 수 있다.
또한, 본 발명은 상술한 방법에 의해 제조된 박막 트랜지스터 기판 상에, 적어도 유기 발광층을 포함하는 중간층을 형성하는 단계; 및 상기 중간층 상에 공통 전극 형성하는 단계를 더 포함하는 유기 발광 표시 장치의 제조 방법을 제공한다.
이상과 같은 본 발명의 평판 표시 장치용 박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법에 따르면, 최소한의 마스크를 이용하여 상술한 구조의 기판을 제조할 수 있기 때문에, 마스크 수의 저감에 따른 비용의 절감, 및 제조 공정의 단순화와 이로 인한 비용 절감을 실현할 수 있다. 또한, 커패시터를 3개의 전극과 두 개의 유전체층으로 구성하여, 커패시터의 면적을 넓히지 않고 커패시터의 용량을 늘릴 수 있다.
이하, 첨부된 도면들에 도시된 본 발명의 바람직한 실시예들을 참조하여 본 발명을 보다 상세히 설명한다.
먼저, 도 1 내지 도 11을 참조하여 본 발명에 따른 평판 표시 장치용 박막 트랜지스터 어레이 기판의 일 실시예를 상세히 설명한다.
도 11은 본 실시예에 따른 평판 표시 장치용 박막 트랜지스터 어레이 기판을 개략적으로 도시한 단면도이고, 도 1 내지 도 10는 도 11의 박막 트랜지스터 어레 이 기판에 관한 제조 과정을 개략적으로 도시한 단면도이다.
도 11을 참조하면, 본 실시예에 따른 평판 표시 장치용 박막 트랜지스터 어레이 기판은, 기판(10), 버퍼층(11), 층간 절연막(15), 박막 트랜지스터(20), 커패시터(30), 및 화소 전극(45)을 포함한다.
기판(10)은 SiO2를 주성분으로 하는 투명 재질의 글라스재로 형성될 수 있다. 물론 불투명 재질도 가능하며, 플라스틱재와 같은 다른 재질로 이루어질 수도 있다. 다만, 평판 표시 장치의 화상이 기판(10) 측에서 구현되는 배면 발광형인 경우에는 상기 기판(10)은 투명 재질로 형성되어야 한다.
기판(10)의 상면에는 기판(10)의 평활성과 불순 원소의 침투를 차단하기 위하여 버퍼층(11)이 구비될 수 있다. 상기 버퍼층(11)은 SiO2 및/또는 SiNx 등을 사용하여, PECVD(plasma enhanced chemical vapor deosition)법, APCVD(atmospheric pressure CVD)법, LPCVD(low pressure CVD)법 등 다양한 증착 방법에 의해 증착될 수 있다.
도 1을 참조하면, 버퍼층(11) 상에 반도체층(12), 제1절연층(13) 및 제1도전층(14)이 순차로 형성되어 있다.
상기 반도체층(12)은, 비정질 실리콘을 먼저 증착한 후 이를 결정화한 다결정 실리콘으로 구성된다. 비정질 실리콘은 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있 다. 이와 같이 다결정 실리콘으로 구성된 반도체층(12)은, 후술할 박막 트랜지스터(20)의 활성층(21) 및 커패시터(30)의 제1전극(31)으로 패터닝된다(도 11 참조).
반도체층(12) 상에 제1절연층(13)이 증착된다. 제1절연층(13)은 SiNx 또는 SiOx 등과 같은 무기 절연막을 PECVD법, APCVD법, LPCVD법 등의 방법으로 증착할 수 있다. 이와 같은 제1절연층(13)은, 후술할 박막 트랜지스터(20)의 활성층(21)과 게이트 전극(23) 사이에 개재되어 박막 트랜지스터(20)의 게이트 절연막(22) 역할을 하며, 커패시터(30)의 제1전극(31)과 제2전극(33) 사이에 개재되어 커패시터(30)의 제1유전체층(32)으로서의 역할을 하게 된다.
제1절연층(13) 상에 제1도전층(14)이 증착된다. 제1도전층(14)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, Mo, Ti, W, MoW, Al/Cu 가운데 선택된 하나 이상의 도전성 물질이 다양한 증착 방법에 의해 증착될 수 있다. 이와 같은 제1도전층(14)은, 후술할 박막 트랜지스터(20)의 게이트 전극(23) 및 커패시터(30)의 제2전극(33)의 역할을 하게 된다.
도 2를 참조하면, 도 1의 구조물 상부에 도포된 감광제(photoresist)를 프리 베이킹(pre-baking) 또는 소프트 베이킹(soft baking)으로 용제를 제거한 감광막(P1)(photoresit layer)을 형성한 후, 감광막(P1)을 패터닝하기 위하여 소정 패턴이 그려진 제1마스크(M1)를 준비하여 기판(10)에 정렬한다.
제1마스크(M1)는 광투과부(M11), 광차단부(M12a, M12b) 및 반투과부(M13a, M13b)를 구비한 하프톤 마스크(half-tone mask)로 구비된다. 광투과부(M1)는 소정 파장대의 광을 투과시키고, 광차단부(M12a, M12b)는 조사되는 광을 차단하며, 반투 과부(M13a, M13b)는 조사되는 광의 일부만 통과시킨다.
상기 도면에 도시된 하프톤 마스크(M1)는, 마스크의 각 부분의 기능을 개념적으로 설명하기 위한 개념도이며, 실제로는 상기와 같은 하프톤 마스크(M1)는 석영(Qz)과 같은 투명 기판 상에 소정 패턴으로 형성될 수 있다. 이때, 광차단부(M12a, M12b)는 석영 기판 상에 Cr또는 CrO2 등의 재료로 패턴닝하여 형성되고, 반투과부(M13)는 Cr, Si, Mo, Ta, Al 가운데 적어도 하나 이상의 물질을 이용하여, 그 조성 성분의 비 또는 두께를 조절함으로써 조사되는 광의 광투과율을 조절할 수 있다.
위와 같은 패턴이 그려진 제1마스크(M1)를 박막 트랜지스터 어레이 기판(10)에 정렬하여 감광막(P1)에 소정 파장대의 광을 조사하여 노광을 실시한다.
도 3을 참조하면, 감광된 부분의 감광막(P1)을 제거하는 과정을 거친 후, 잔존하는 감광막의 패턴이 개략적으로 도시되어 있다. 본 실시예에서는 감광된 부분이 제거되는 포지티브 감광제(positive-PR)가 사용되었지만, 본 발명은 이에 한정되지 않고 네가티브 감광제(negative-PR)가 사용될 수 있음은 물론이다.
상기 도면을 참조하면, 하프톤 마스크(M1)의 광투과부(M11)에 대응하는 감광막 부분(P11)은 제거되고, 광차단부(M12a, M12b)에 대응하는 감광막 부분(P12a, P12b), 및 반투과부(M13a, M13b)에 대응하는 감광막 부분(P13a, P13b)이 남아있다. 이때, 반투과부(M13a, M13b)에 대응하는 감광막 부분(P13a, P13b)의 두께는 광차단부(M12a, M12b)에 대응하는 감광막 부분(P12a, P12b)의 두께보다 얇으며, 이 감광막의 두께(P13a, P13b)는 반투과부(M13a, M13b) 패턴을 구성하는 물질의 성분비 또 는 두께로 조절할 수 있다.
이들 감광막 패턴들(P12a, P12b, P13a,P13b)을 마스크로 이용하여, 식각 장비로 상기 기판(10) 상의 반도체층(12), 제1절연층(13) 및 제1도전층(14)을 식각한다. 이때, 감광막이 없는 부분(P11)의 구조물이 가장 먼저 식각되고, 감광막의 일부 두께가 식각된다. 이때, 상기 식각 과정은 습식 식각 및 건식 식각 등 다양한 방법으로 수행가능하다.
도 4를 참조하면, 1차 식각 공정이 진행되는 동안, 감광막이 없는 부분(P11)의 도 3의 반도체층(12), 제1절연층(13) 및 제1도전층(14)은 식각되었다. 그리고, 도 3의 반투과부(M13a, M13b)에 대응하는 감광막 부분(P13a, P13b)은 식각되었지만 그 하부 구조물은 그대로 남아있으며, 이 하부 구조물들은 이후 박막 트랜지스터의 활성층(21), 게이트 절연막(22) 및 게이트 전극(22)과, 커패시터의 제1전극(31), 유전체층(22) 및 제2전극(33)으로 각각 형성될 수 있다. 한편, 광차단부(M12a, M12b)에 대응하는 감광막 부분(P12a, P12b)은 1차 식각에도 일부가 남아 있으며, 이를 마스크로 하여 2차 식각을 진행한다.
도 5를 참조하면, 2차 식각 공정 후, 도 4에서 잔존하던 감광막 부분(P12a, P12b)이 모두 식각된 후의 모습이 도시되어 있다. 특히, 감광막이 일부 남아있던 부분(P12a) 하부의 제2도전층의 일부가 식각되어 활성층(21)의 가운데 부분에 대응되도록 게이트 전극(23)이 형성되었다.
상기 도면을 참조하면, 박막 트랜지스터의 활성층(21), 게이트 절연막(22) 및 게이트 전극(23)과, 커패시터의 제1전극(31), 제1유전체층(32) 및 제2전극(33) 은, 동일 구조물 상에서 동일한 하나의 마스크(M1)를 이용하여 동시에 패터닝되었기 때문에, 박막 트랜지스터의 활성층(21)과 커패시터의 제1전극(31), 및 박막 트랜지스터의 게이트 전극(23)과 커패시터의 제2전극(33)은 동일층에서 형성되고, 동일 물질로 구성된다.
또한, 동일한 하나의 마스크(M1)로 동시에 패터닝되었기 때문에, 박막 트랜지스터의 활성층(21)과 게이트 절연막(22)이 만드는 단부의 형상이 일치하며, 커패시터의 제1전극(31), 제1유전체층(32), 및 제2전극(33)이 만드는 단부의 형상이 일치한다.
한편, 박막 트랜지스터와 커패시터 사이의 공간(P11)은 마스크의 광투과부(M11)에 그대로 노출되기 때문에 감광막이 전부 제거되므로, 1차 식각 공정 시, 그 사이의 구조물들은 모두 동시에 제거된다. 따라서, 상기 공간에서의 제1절연층(13)이 모두 제거되기 때문에 박막 트랜지스터의 게이트 절연막(22)과 커패시터의 제1유전체층(32)은 완전이 분리되어 패터닝된다.
또한, 상기 도면에는 자세히 도시되지 않았지만, 상기 게이트 전극(23)을 마스크로 하여 N+또는 P+형의 도펀트를 주입함으로써, 소스/드레인 영역(21a, 21c) 및 채널 영역(21b)을 포함하는 활성층(21)을 형성한다.
도 6을 참조하면, 제1마스크 공정 결과인 도 5의 구조물 상에 제2절연층(15)을 증착하고, 그 위에 제2감광막(P2)을 형성하여, 제2마스크(M2)를 정렬한다.
제2절연층(15)은 제1절연층(13)과 마찬가지로 SiNx 또는 SiOx 등과 같은 무기 절연막을 PECVD법, APCVD법, LPCVD법 등의 방법으로 증착할 수 있다. 뿐만 아니 라, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 등과 같은 무질 절연막을 포함할 수 있다. 또한, 상기 무기절연막과 함께, 페놀계 고분자 유도체, 아크릴계 고분자, 이미드계 고분자 등과 같은 유기 절연막이 교번된 복합 적층체로 형성될 수도 있다. 이러한 제2절연층(15)은 제1절연층(13)보다 두텁게 형성되며, 제2절연층(15) 상부에 형성될 화소 전극의 계면을 편편하게 유지하도록, 제2절연층(15)의 표면은 편편하게 형성되는 것이 바람직하다.
제2절연층(15)은, 후술할 박막 트랜지스터(20)의 게이트 전극(23)과 소스/드레인 전극(25, 26) 사이에 개재되어 박막 트랜지스터(20)의 층간 절연막 역할을 하며, 커패시터(30)의 제2전극(33)과 제3전극(35) 사이에 개재되어 커패시터(30)의 제2유전체층(15)으로서의 역할을 하게 된다.
제2절연층(15) 상부에 감광제를 도포하고, 프리 베이킹(pre-baking) 또는 소프트 베이킹(soft baking)으로 감광제의 용제를 제거하여, 제2감광막(P2)을 형성한 후, 상기 감광막(P2)을 패터닝하기 위하여 소정 패턴이 그려진 제2마스크(M2)를 준비하여 기판(10)에 정렬한다.
제2마스크(M2)는 광투과부(M21), 광차단부(M22)를 구비하며, 광투과부(M21)는 소정 파장대의 광을 투과시키고, 광차단부(M22)는 광을 차단한다. 광투과부(M21)는 활성층(21)의 소스/드레인 영역(21a, 21c)의 소정 공간에 대응하는 패턴을 구비한다. 제2마스크(M2)로 감광막(P2)을 노광하고, 감광막(P2)을 현상 한 후, 잔존하는 감광막 패턴을 마스크로 하여 식각 공정을 진행한다.
도 7을 참조하면, 제2마스크 공정의 결과로, 제2절연층(15)의 일부에 소스 및 드레인 영역(21a, 21b)의 일부를 노출시키는 콘택홀(24)이 형성된다.
도 8을 참조하면, 제2마스크 공정의 결과물인 도 7의 구조물 상에 제2도전층 (16)및 제3도전층(17)이 순차로 증착된다.
제2도전층(16)은 일함수가 높은 ITO, IZO, ZnO, 또는 In2O3와 같은 투명 물질 가운데 선택된 하나 이상의 물질을 포함할 수 있다. 이와 같은 제2도전층(16)은 후술할 평판 표시 장치용 박막 트랜지스터 어레이 기판의 화소 전극(45), 및 커패시터의 제3전극(35)의 일부가 된다.
제3도전층(17)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, Mo, Ti, W, MoW, Al/Cu 가운데 선택된 하나 이상의 도전성 물질이 다양한 증착 방법에 의해 증착된 것이다. 이와 같은 제3도전층(17)은, 후술할 박막 트랜지스터(20)의 소스/드레인 전극(25. 26) 및 커패시터(30)의 제3전극(35)의 일부가 된다.
도 9를 참조하면, 도 8의 구조물 상부에 감광제를 도포한 후, 프리 베이킹(pre-baking) 또는 소프트 베이킹(soft baking)으로 용제를 제거한 제3감광막(P3)을 형성한 후, 제3감광막(P3)을 패터닝하기 위하여 소정 패턴이 그려진 제3마스크(M3)를 준비하여 기판(10) 상에 정렬한다.
제3마스크(M3)는 광투과부(M31), 광차단부(M32) 및 반투과부(M33)를 구비한 하프톤 마스크(half-tone mask)로 구비된다. 광투과부(M31) 소정 파장대의 광을 투과시키고, 광차단부(31)는 조사되는 광을 차단하며, 반투과부(M33)는 조사되는 광 의 일부만 통과시킨다.
위와 같은 패턴이 그려진 제3마스크(M3)를 박막 트랜지스터 어레이 기판(10)에 정렬하여 감광막(P3)에 소정 파장대의 광을 조사하여 노광을 실시한다.
도 10을 참조하면, 감광된 부분의 감광막(P3)을 제거하는 현상 과정을 거친 후, 잔존하는 감광막의 패턴이 개략적으로 도시되어 있다. 본 실시예에서는 감광된 부분이 제거되는 포지티브 감광제(positive-PR)가 사용되었지만, 본 발명은 이에 한정되지 않고 네가티브 감광제(negative-PR)가 사용될 수 있음은 물론이다.
상기 도면을 참조하면, 하프톤 마스크(M3)의 광투과부(M31)에 대응하는 감광막 부분(P31)은 제거되고, 광차단부(M32)에 대응하는 감광막 부분(P32a, P32b, P32c) 및 반투과부(M33)에 대응하는 감광막 부분(P33)이 남아있다. 이때, 반투과부(M33)에 대응하는 감광막 부분(P33)의 두께는 광차단부(M32)에 대응하는 감광막 부분(P32a, P32b, P32c)의 두께보다 얇으며, 이 감광막의 두께(P33)는 반투과부(M33) 패턴을 구성하는 물질의 성분비 또는 두께로 조절할 수 있다.
상기 감광막 패턴들(P32a, P32b, P32c, P33)을 마스크로 이용하여, 식각 장비로 상기 기판(10) 상의 제2도전층(16) 및 제3도전층(17)을 식각한다. 이때, 감광막이 없는 부분(P31)의 구조물이 가장 먼저 식각되고, 감광막의 일부 두께부분이 식각된다.
상기 도면에는 도시되어 있지 않지만, 전술한 제1마스크를 이용한 공정과 마찬가지로, 1차 식각 공정이 진행되는 동안, 감광막이 없는 부분(P31)의 제2도전층(16) 및 제3도전층(17)은 전부 식각된다. 그리고, 반투과부(M33)에 대응하는 감 광막 부분(P33)이 식각되기 때문에, 감광막(P33) 하부 구조물인 제2도전층(16)과 제3도전층(17)은 그대로 남아있다. 또한, 광차단부(M32)에 대응하는 감광막 부분(P32a, P32b, P32c)은 1차 식각 후에도 소정 두께부분의 감광막이 남아 있기 때문에, 이를 마스크로 하여 2차 식각을 진행한다.
도 11은 2차 식각이 진행된 후의 박막 트랜지스터 어레이 기판의 구조를 개략적으로 도시하고 있다.
상기 도면을 참조하면, 반투과부(M33)에 대응하는 영역의 제3도전층(17)은 도전층은 식각되어 제거되고, 제2도전층(16)의 금속이 패터닝되어 화소 전극(45)이 형성되었다. 광차단부(M32)에 대응하는 감광막 부분(P32a, P32b, P32c)은 1차 식각후에도 소정 두께의 감광막이 남아있었기 때문에, 제2도전층(16)의 일부(25-1, 26-1, 35-1) 및 제3도전층(17)의 일부(25-2, 26-2, 35-2)가 그대로 남아 박막 트랜지스터(20)의 소스/드레인 전극(25, 26), 및 커패시터(30)의 제3전극(35)이 되었다.
한편, 상기 도면에는 도시되지 않았지만, 박막 트랜지스터(20)의 소스 또는 드레인 전극(25, 26)과 커패시터(30)의 제2전극(33)을 연결하는 배선이나 콘택홀은 본 발명에서 필요로 하는 마스크의 개수를 늘리지 않는 범위에서 연결되거나, 기판의 외부에서 서로 연결될 수 있다. 또한, 커패시터(30)의 제1전극(31)과 제3전극(35)을 연결하는 배선이나 콘택홀도 본 발명에서 필요로 하는 마스크의 개수를 늘리지 않는 범위에서 연결되거나, 기판의 외부에서 연결될 수 있다. 이때, 커패시터(30)의 제1전극(31)에는 N+ 또는 P+와 같은 불순물이 도핑되어 있지는 않으나, 제1전극(31)에 인가되는 전압을 커패시터의 용량이 포화(saturation)되는 범위 안 에서 조절함으로써, 반도체층(12)이 MOS(metal-oxide-semiconductor) 커패시터의 전극으로서 기능을 하게 할 수 있다.
이와 같이 본 발명에 따른 박막 트랜지스터 어레이 기판에 의하면, 최소한의 마스크를 이용하여 상술한 구조의 기판을 제조할 수 있기 때문에, 마스크 수의 저감에 따른 비용의 절감, 및 제조 공정의 단순화와 이로 인한 비용 절감을 실현할 수 있다. 또한, 커패시터를 3개의 전극과 두 개의 유전체층으로 구성하여, 커패시터의 면적을 넓히지 않고 커패시터의 용량을 늘릴 수 있다.
이하, 도 12 내지 도 14를 참조하여, 본 발명의 다른 실시예로서 전술한 박막 트랜지스터 어레이 기판을 포함하는 유기 발광 표시 장치를 상세히 설명한다.
도 14는 본 실시예에 따른 유기발광 표시 장치를 개략적으로 도시한 단면도이고, 도 12 내지 도 13은 도 14의 유기 발광 표시 장치에 관한 제조 과정을 개략적으로 도시한 단면도이다. 본 실시예에 따른 유기 발광 표시 장치는, 박막 트랜지스터 어레이 기판을 제조하는 과정인 도 1 내지 도 11의 과정에 의한 결과물 상에, 상기 도 12 내지 도 13의 과정들이 후속 공정으로 수행되어 만들어지는 것이다.
도 14를 참조하면, 본 실시예에 따른 유기 발광 표시 장치는 기판(10), 버퍼층(11), 층간 절연막(15), 박막 트랜지스터(20), 커패시터(30), 화소 전극(45), 화소 정의막(46), 유기발광층(47)을 포함하는 중간층(48), 및 공통전극(49)을 포함한다.
기판(10), 버퍼층(11), 제2절연층(15), 박막 트랜지스터(20), 커패시터(30) 및 화소 전극(45)은 전술한 실시예와 구성이 동일하므로 설명을 생략하기로 한다.
도 12를 참조하면, 전술한 도 11의 구조물 상부에 제3절연층(18)이 형성되고, 제4마스크(M4)를 정렬한다.
제3절연층(18)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로 스핀 코팅 등의 방법으로 형성될 수 있다. 한편, 제3절연층(18)은 상기와 같은 유기 절연 물질뿐만 아니라, 전술한 제1절연층(13) 및 제2절연층(15)과 같은 무기 절연 물질로 형성될 수 있음은 물론이다. 이와 같은 제3절연층(18)은, 제4마스크(M4)를 사용한 식각 공정 후, 후술할 유기 발광 표시 장치의 화소 정의막(pixel define layer: PDL) 역할을 하게 된다.
제4마스크(M4)는 화소 전극(45)에 대응하는 위치에 광투과부(M41)가 형성되고, 나머지 부분에는 광차단부(M42)가 형성된다. 제4마스크(M4)에 광이 조사되면, 광이 투과된 제3절연층(18) 부분의 유기 절연 물질은 건식 식각(dry etching)으로 직접 제거할 수 있다. 전술한 제1 내지 제3마스크 공정의 경우에는 감광막을 사용하여, 감광막을 노광, 현상하고, 현상된 감광막을 마스크로 하여 하부 구조를 다시 패터닝하였지만, 본 실시예와 같이 유기 절연 물질을 사용하는 경우에는 감광막을 별도로 사용하지 않고 직접 제3절연층(18)을 건식 식각 할 수 있다.
도 13을 참조하면, 제3절연층(18)이 식각되어 화소 전극(45)이 노출되도록 개구를 형성함으로써, 화소를 정의하는 화소 정의막(46)이 형성된다. 또한, 화소 정의막(46)은 소정의 두께를 가짐으로써 화소 전극(45)의 가장자리와 공통 전 극(49) 사이의 간격을 넓혀, 화소 전극(45)의 가장자리에 전계가 집중되는 현상을 방지함으로써 화소 전극(45)과 공통 전극(49) 사이의 단락을 방지한다.
도 14를 참조하면, 화소 전극(45) 및 화소 정의막(46) 상에 유기 발광층(47)을 포함하는 중간층(48), 및 공통 전극(49)이 형성된다.
유기 발광층(47)은 화소 전극(45)과 공통 전극(49)의 전기적 구동에 의해 발광한다. 유기 발광층(47)은 저분자 또는 고분자 유기물이 사용될 수 있다.
저분자 유기물로 형성되는 경우, 중간층(48)은 유기 발광층(47)을 중심으로 화소 전극(45)의 방향으로 홀 수송층(hole transport layer: HTL) 및 홀 주입층(hole injection layer :HIL) 등이 적층되고, 공통 전극(49) 방향으로 전자 수송층(electron transport layer: ETL) 및 전자 주입층(electron injection layer: EIL) 등이 적층된다. 이외에도 필요에 따라 다양한 층들이 적층될 수 있다. 이때, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘(N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯하여 다양하게 적용 가능하다.
한편, 고분자 유기물로 형성되는 경우에는, 중간층(48)은 유기 발광층(47)을 중심으로 화소 전극(45) 방향으로 홀 수송층(HTL)만이 포함될 수 있다. 홀 수송층(HTL)은 폴리에틸렌 디히드록시티오펜 (PEDOT: poly-(2,4)-ethylene-dihydroxy thiophene)이나, 폴리아닐린(PANI: polyaniline) 등을 사용하여 잉크젯 프린팅이나 스핀 코팅의 방법에 의해 화소 전극(45) 상부에 형성할 수 있다. 이때 사용 가능한 유기 재료로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등의 고분자 유기물을 사용할 수 있으며, 잉크젯 프린팅이나 스핀 코팅 또는 레이저를 이용한 열전사 방식 등의 통상의 방법으로 컬러 패턴을 형성할 수 있다.
유기 발광층(47)을 포함한 중간층(48) 상에는 대향 전극인 공통 전극(49)이 증착된다. 본 실시예에 따른 유기 발광 표시 장치의 경우, 화소 전극(45)은 애노드 전극으로 사용되고, 공통 전극(49)은 캐소드 전극으로 사용된다. 물론 전극의 극성은 반대로 적용될 수 있음은 물론이다.
유기 발광 표시 장치가 기판(10)의 방향으로 화상이 구현되는 배면 발광형(bottom emission type)의 경우, 화소 전극(45)은 투명전극이 되고 공통 전극(49)은 반사 전극이 된다. 이때 반사 전극은 일함수가 적은 금속, 예를 들자면, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF/Ca, LiF/Al, 또는 이들의 화합물을 얇게 증착할 수 있다.
한편, 상기 도면에는 도시되지 않았지만, 공통 전극(49) 상에는 외부의 수분이나 산소 등으로부터 유기 발광층(47)을 보호하기 위한 밀봉 부재(미도시) 및 흡습제(미도시) 등이 더 구비될 수 있다.
상술한 본 실시예에 따른 유기 발광 표시 장치는, 최소한의 마스크를 이용하여 상술한 구조의 유기 발광 표시 장치를 제조할 수 있기 때문에, 마스크 수의 저감에 따른 비용의 절감, 및 제조 공정의 단순화와 이로 인한 비용 절감을 실현할 수 있다. 또한, 커패시터를 3개의 전극과 두 개의 유전체층으로 구성함으로써 커패시터의 면적을 넓히지 않더라도 커패시터의 용량을 늘릴 수 있기 때문에, 화소 전 극이 투명 전극으로 구성되고, 화상이 기판 방향으로 구현되는 배면 발광형의 유기 발광 표시 장치의 경우, 개구율의 감소를 방지할 수 있다.
이하, 도 15 내지 도 19를 참조하여, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판 및 이를 포함하는 유기 발광 표시 장치를 상세히 설명한다.
상기 도면들을 참조하면, 본 실시예에 따른 박막 트랜지스터 기판은 전술한 박막 트랜지스터 어레이 기판과 비교할 때, 화소 전극(45'), 소스 드레인 전극(26', 27') 및 커패시터의 제3전극(35')을 구성하는 도전층들의 구성이 상이하다.
도 15를 참조하면, 전술한 실시예의 도 8과 비교할 때, 제2도전층(16) 및 제3도전층(17)의 하부에 제4도전층(18)이 더 증착된다. 즉, 도 7의 구조물 상에 제4도전층(18), 제2도전층(16) 및 제3도전층(17)이 순차로 증착된다.
본 실시예의 제4도전층(18)은 Al, AlNd, ACX, AlNiLa, Ag, Mo, Ti, MoW 가운에 선택된 하나 이상의 물질을 포함할 수 있다. 이와 같은 제 4도전층(18)은 후술한 화소 전극(45') 및 커패시터의 제3전극(35')의 일부가 된다.
제2도전층(16)은 전술한 실시예와 마찬가지로 일함수가 높은 ITO, IZO, ZnO, 또는 In2O3와 같은 투명 물질 가운데 선택된 하나 이상의 물질을 포함할 수 있고, 제3도전층(17)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, Mo, Ti, W, MoW, Al/Cu 가운데 선택된 하나 이상의 도전성 물질을 포함할 수 있다. 이와 같은 제2도전층(16) 및 제3도전층(17)은 제4도전층(18)과 함께 후술할 평판 표시 장 치용 박막 트랜지스터 어레이 기판의 화소 전극(45'), 및 커패시터의 제3전극(35')의 일부가 된다.
도 16을 참조하면, 도 15의 구조물 상부에 감광제를 도포한 후, 프리 베이킹(pre-baking) 또는 소프트 베이킹(soft baking)으로 용제를 제거한 제3감광막(P3')을 형성한 후, 제3감광막(P3')을 패터닝하기 위하여 소정 패턴이 그려진 제3마스크(M3')를 준비하여 기판(10) 상에 정렬한다.
제3마스크(M3')는 광투과부(M31'), 광차단부(M32') 및 반투과부(M33')를 구비한 하프톤 마스크(half-tone mask)로 구비된다. 광투과부(M31') 소정 파장대의 광을 투과시키고, 광차단부(M31')는 조사되는 광을 차단하며, 반투과부(M33')는 조사되는 광의 일부만 통과시킨다.
도 17을 참조하면, 감광된 부분의 감광막(P3')을 제거하는 현상 과정을 거친 후, 잔존하는 감광막의 패턴이 개략적으로 도시되어 있다.
상기 도면을 참조하면, 하프톤 마스크(M3')의 광투과부(M31')에 대응하는 감광막 부분(P31')은 제거되고, 광차단부(M32')에 대응하는 감광막 부분(P32a', P32b', P32c') 및 반투과부(M33')에 대응하는 감광막 부분(P33')이 남아있다. 이때, 반투과부(M33')에 대응하는 감광막 부분(P33')의 두께는 광차단부(M32')에 대응하는 감광막 부분(P32a', P32b', P32c')의 두께보다 얇으며, 이 감광막의 두께(P33')는 반투과부(M33') 패턴을 구성하는 물질의 성분비 또는 두께로 조절할 수 있다.
상기 감광막 패턴들(P32a', P32b', P32c', P33')을 마스크로 이용하여, 식각 장비로 상기 기판(10) 상의 제4도전층(18), 제2도전층(16) 및 제3도전층(17)을 식각한다. 이때, 감광막이 없는 부분(P31')의 구조물이 가장 먼저 식각되고, 감광막의 일부 두께부분이 식각된다.
1차 식각 공정이 진행되는 동안, 감광막이 없는 부분(P31')의 제4도전층(18), 제2도전층(16) 및 제3도전층(17)은 전부 식각된다. 그리고, 반투과부(M33')에 대응하는 감광막 부분(P33')이 식각되기 때문에, 감광막(P33') 하부 구조물인 제4도전체층(18), 제2도전층(16) 및 제3도전층(17)은 그대로 남아있다. 또한, 광차단부(M32')에 대응하는 감광막 부분(P32a', P32b', P32c')은 1차 식각 후에도 소정 두께부분의 감광막이 남아 있기 때문에, 이를 마스크로 하여 2차 식각을 진행한다.
도 18는 2차 식각이 진행된 후의 박막 트랜지스터 어레이 기판의 구조를 개략적으로 도시하고 있다.
상기 도면을 참조하면, 반투과부(M33')에 대응하는 영역의 제3도전층(17)은 도전층은 식각되어 제거되고, 제4도전층(18)과 제2도전층(16)의 금속이 패터닝되어 화소 전극(45')이 형성되었다. 광차단부(M32')에 대응하는 감광막 부분(P32a', P32b', P32c')은 1차 식각후에도 소정 두께의 감광막이 남아있었기 때문에, 제4도전층(18)의 일부(25-3, 26-3, 35-3), 제2도전층(16)의 일부(25-1, 26-1, 35-1) 및 제3도전층(17)의 일부(25-2, 26-2, 35-2)가 그대로 남아 박막 트랜지스터(20)의 소스/드레인 전극(25', 26'), 및 커패시터(30)의 제3전극(35')이 되었다.
도 19를 참조하면, 도 18의 구조물 상에 전술한 실시예와 마찬가지로 화소정의막(46), 유기 발광층(47)을 포함하는 중간층(48) 및 공통 전극(49)을 형성한 유기 발광 표시 장치가 개략적으로 도시되어 있다. 이들 구성요소들(46, 47, 48, 49)중 전술한 실시예에 따른 유기 발광 표시 장치의 구성요소들과 동일한 부분의 상세한 설명은 생략한다.
본 실시예에 따른 평판 표시 장치용 박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치는, 투명 금속을 포함하는 제2도전층(16) 하부에 반사성의 제4도전층(18)을 형성하여 반사 전극으로 사용할 수 있으므로, 특히 화상이 기판(10)의 반대 방향으로 구현되는 전면 발광형(top emission type)의 유기 발광 표시 장치에 유리하다. 물론 본 실시예에서는 화소 전극(45')으로 두 층의 도전물질(45-1, 45-2)이 사용되었지만, 본 발명은 이에 한정되지 않으며 마스크 공정의 개수를 늘리지 않는 범위에서 여러층의 도전층을 화소 전극의 일부로 사용하여도 무방하다.
상술한 본 발명에 따른 박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치에 의하면, 최소한의 마스크를 이용하여 상술한 구조의 기판을 제조할 수 있기 때문에, 마스크 수의 저감에 따른 비용의 절감, 및 제조 공정의 단순화와 이로 인한 비용 절감을 실현할 수 있다. 또한, 커패시터를 3개의 전극과 두 개의 유전체층으로 구성하여, 커패시터의 면적을 넓히지 않고 커패시터의 용량을 늘릴 수 있다.
한편, 본 실시예에서는 평판 표시 장치로서 유기 발광 표시 장치를 예로 설 명하였으나, 본 발명은 이에 한정되지 않고 상술한 실시예에 따른 박막 트랜지스터 어레이 기판을 사용하는 것이라면 액정 표시 장치를 비롯한 다양한 표시 소자를 사용할 수 있음은 물론이다.
또한, 본 발명에 따른 실시예를 설명하기 위한 도면에는 하나의 박막 트랜지스터와 하나의 커패시터만 도시되어 있으나, 이는 설명의 편의를 위한 것일 뿐, 본 발명은 이에 한정되지 않으며, 본 발명에 따른 마스크 공정을 늘리지 않는 한, 복수 개의 박막 트랜지스터와 복수 개의 커패시터가 포함될 수 있음은 물론이다.
또한 상기 도면들에 도시된 구성요소들은 설명의 편의상 확대 또는 축소되어 표시될 수 있으므로, 도면에 도시된 구성요소들의 크기나 형상에 본 발명이 구속되는 것은 아니며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
도 1 내지 도 11은 본 발명의 일 실시예에 따른 평판 표시 장치용 박막 트랜지스터 어레이 기판의 제조 방법을 순차적으로 도시한 개략적인 단면도이다.
도 12 내지 도 14는 본 발명의 일 실시예에 따른 평판 표시 장치용 박막 트랜지스터 어레이 기판을 포함하는 유기 발광 표시 장치에 대한 제조 방법을 순차적으로 도시한 개략적인 단면도이다.
도 15 내지 도 19는 본 발명의 다른 실시예에 따른 평판 표시 장치용 박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치의 제조 방법을 순차적으로 도시한 개략적인 단면도이다.
< 도면의 주요 부분에 대한 간략한 설명 >
10; 기판 11: 버퍼층
12: 반도체층 13: 제1절연층
14: 제1도전층 15: 제2절연층
16: 제2도전층 17: 제3도전층
18: 제4도전층 20: 박막 트랜지스터
21: 활성층 22: 게이트 절연막
23: 게이트 전극 24: 콘택홀
25: 소스 전극 26: 드레인 전극
30: 커패시터 31: 제1전극
32: 제1유전체층 33: 제2전극
34: 제2유전체층 35: 제3전극
45: 화소 전극 46: 화소 정의막
47: 유기 발광층 48: 중간층
49: 공통 전극
Claims (31)
- 기판 상에 소정 패턴으로 형성된 박막 트랜지스터의 활성층, 및 상기 활성층과 동일층에 동일 물질로 소정 간격 이격되어 형성된 커패시터의 제1전극;상기 활성층 및 상기 제1전극 각각의 상부에 분리되어 형성된 제1절연층;상기 제1절연층 상에 형성되며, 상기 활성층의 채널영역에 대응하는 게이트 전극, 및 상기 게이트 전극과 동일층에 동일 물질로 상기 제1전극에 대응하는 제2전극;상기 기판, 제1절연층, 게이트 전극 및 제2전극 상에 형성된 제2절연층; 및상기 제2절연층 상에 형성되며, 상기 활성층의 소스 또는 드레인 영역과 콘택홀을 통하여 접속하는 화소 전극, 상기 콘택홀에 형성되고 상기 화소 전극과 동일 물질 상부에 적층된 소스 및 드레인 전극, 및 상기 커패시터의 제2전극에 대응하도록 상기 화소 전극 및 소스 및 드레인 전극과 동일 물질이 순차로 적층되어 형성된 제3전극;을 포함하는 평판 표시 장치용 박막 트랜지스터 어레이 기판.
- 제1항에 있어서,상기 제2절연층, 화소 전극의 가장 자리, 소스 및 드레인 전극, 및 상기 제3전극 상에 형성된 화소 정의막을 더 포함하는 평판 표시 장치용 박막 트랜지스터 어레이 기판.
- 제1항에 있어서,상기 박막 트랜지스터의 활성층 및 상기 커패시터의 제1전극은 비정질 실리콘이 결정화된 다결정 실리콘인 것을 특징으로 하는 평판 표시 장치용 박막 트랜지스터 어레이 기판.
- 제1항에 있어서,상기 박막 트랜지스터의 활성층과 제1절연층이 만드는 각 단부의 형상이 일치하는 평판 표시 장치용 박막 트랜지스터 어레이 기판.
- 제1항에 있어서,상기 커패시터의 제1전극, 제1절연층 및 제2전극이 만드는 각 단부의 형상이 일치하는 평판 표시 장치용 박막 트랜지스터 어레이 기판.
- 제1항에 있어서,상기 기판 상에 형성된 버퍼층을 더 포함하는 것을 특징으로 하는 평판 표시 장치용 박막 트랜지스터 어레이 기판.
- 제1항에 있어서,상기 제2절연층의 두께는 상기 제1절연층의 두께보다 두꺼운 것을 특징으로 하는 평판 표시 장치용 박막 트랜지스터 어레이 기판.
- 제7항에 있어서,상기 제2절연층의 표면은 실질적으로 편편하게 형성된 것을 특징으로 하는 평판 표시 장치용 박막 트랜지스터 어레이 기판.
- 제1항에 있어서,상기 화소 전극은 광투과성 물질로 형성되는 것을 특징으로 하는 평판 표시 장치용 박막 트랜지스터 어레이 기판.
- 제9항에 있어서,상기 화소 전극은 ITO, IZO, ZnO, 또는 In2O3에서 선택된 하나 이상의 금속으로 형성되는 것을 특징으로 하는 평판 표시 장치용 박막 트랜지스터 어레이 기판.
- 제1항에 있어서,상기 화소 전극은 상기 제2절연층 상부에 반사 물질 및 광투과성 물질이 순차로 형성된 것을 특징으로 하는 평판 표시 장치용 박막 트랜지스터 기판.
- 제11항에 있어서,상기 화소 전극의 반사 물질은 Al, AlNd, ACX, AlNiLa, Ag, Mo, Ti, MoW 가운에 선택된 하나 이상의 금속으로 형성된 것을 특징으로 하는 평판 표시 장치용 박막 트랜지스터 어레이 기판.
- 제11항에 있어서,상기 화소 전극의 광 투광성 물질은 ITO, IZO, ZnO, 또는 In2O3에서 선택된 하나 이상의 금속으로 형성되는 것을 특징으로 하는 평판 표시 장치용 박막 트랜지스터 어레이 기판.
- 제11항에 있어서,상기 커패시터의 제3전극은, 상기 화소 전극의 반사 물질과 동일층에 동일 물질로 형성된 제1층, 상기 화소 전극의 광투광성 물질과 동일층에 동일 물질로 형성된 제2층, 및 상기 소스 및 드레인 전극과 동일층에 동일 물질로 형성된 제3층으로 구성된 것을 특징으로 하는 평판 표시 장치용 박막 트랜지스터 어레이 기판.
- 제14항에 있어서,상기 커패시터의 제3전극의 제1층 내지 제3층이 만드는 각 단부의 형상이 일치하는 평판 표시 장치용 박막 트랜지스터 어레이 기판.
- 제1항의 평판 표시 장치용 박막 트랜지스터 어레이 기판의 화소 전극 상에 형성된 유기 발광층을 포함하는 중간층; 및상기 중간층 상에 형성된 공통 전극;을 포함하는 유기 발광 표시 장치.
- 제16항에 있어서,상기 제2절연층, 화소 전극의 가장 자리, 소스 및 드레인 전극 및 상기 제3전극 상에 형성된 화소 정의막;을 더 포함하는 유기 발광 표시 장치.
- 제16항에 있어서,상기 공통 전극 상에, 상기 유기 발광층을 밀봉하는 봉지 구조를 더 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
- 제16항에 있어서,상기 유기 발광층에서 방출된 빛은 상기 기판 측으로 진행하여 상기 기판 측에 화상이 구현되는 것을 특징으로 하는 유기 발광 표시 장치.
- 제16항에 있어서,상기 화소 전극은 상기 제2절연층 상부에 반사 물질 및 광투과성 물질이 순차로 형성된 것을 특징으로 하는 유기 발광 표시 장치.
- 제20항에 있어서,상기 유기 발광층에서 방출된 빛은 상기 기판의 반대측으로 진행하여 상기 기판의 반대층에 화상이 구현되는 것을 특징으로 하는 유기 발광 표시 장치.
- 기판 상에 반도체층, 제1절연층 및 제1도전층을 순차로 형성하여, 이를 박막 트랜지스터의 활성층, 제1절연층 및 게이트 전극과, 커패시터의 제1전극, 제1절연층 및 제2전극을 동시에 패터닝하는 제1 마스크 공정;상기 기판 및 상기 제1 마스크 공정 결과의 구조물 상에 제2절연층을 형성하여, 상기 박막 트랜지스터의 소스 및 드레인 영역의 일부가 노출되도록 콘택홀을 형성하는 제2 마스크 공정;상기 제2 마스크 공정 결과의 구조물 상에 제2도전층 및 제3도전층을 순차로 형성하여, 상기 제2도전층 및 제3도전층의 일부로 형성되고 상기 콘택홀을 통하여 상기 소스 및 드레인 영역에 콘택되는 소스 및 드레인 전극, 상기 제2도전층의 일부로 형성되고 상기 소스 또는 드레인 전극과 접속하는 화소 전극, 및 상기 제2도전층 및 제3도전층의 일부로 형성되고 상기 커패시터의 제2전극 상에 대응하는 커패시터의 제3전극을 동시에 패터닝하는 제3 마스크 공정; 및상기 제3 마스크 공정 결과의 구조물 상에 제3절연층을 형성하여, 상기 화소 전극이 노출되도록 상기 제3절연층을 패터닝하는 제4 마스크 공정;을 포함하는 평판 표시 장치용 박막 트랜지스터 어레이 기판의 제조 방법.
- 제22항에 있어서,상기 반도체층은, 상기 기판 상에 비정질 실리콘층을 형성하고 이를 결정화 하여 형성되는 것을 특징으로 하는 평판 표시 장치용 박막 트랜지스터 어레이 기판의 제조 방법.
- 제22항에 있어서,상기 제1 마스크 공정은, 상기 게이트 전극에 대응하는 위치에 반투과부를 포함하는 제1 하프톤 마스크(half-tone mask)를 이용하는 것을 특징으로 하는 평판 표시 장치용 박막 트랜지스터 어레이 기판의 제조 방법.
- 제22항에 있어서,상기 박막 트랜지스터의 제1절연층과, 상기 커패시터의 제1절연층은 완전히 분리되어 패터닝되는 것을 특징으로 하는 평판 표시 장치용 박막 트랜지스터 어레이 기판의 제조 방법.
- 제22항에 있어서,상기 기판과 상기 반도체층 사이에 버퍼층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 평판 표시 소자용 박막 트랜지스터 어레이 기판의 제조 방법.
- 제22항에 있어서,제1마스크 공정과 제2마스크 공정 사이에, 제1마스크 공정에서 형성된 게이트 전극을 마스크로 하여 활성층의 소스 드레인 영역에 불순물을 도핑하는 단계를 더 포함하는 것을 특징으로 하는 평판 표시 장치용 박막 트랜지스터 어레이 기판의 제조 방법.
- 제22항에 있어서,상기 제3 마스크 공정은, 상기 화소 전극에 대응하는 위치에 반투과부를 포함하는 제2 하프톤 마스크(half-tone mask)를 이용하는 것을 특징으로 하는 평판 표시 장치용 박막 트랜지스터 어레이 기판의 제조 방법.
- 제22항에 있어서,상기 제3 마스크 공정에서, 상기 제2 마스크 공정 결과의 구조물과 상기 제2 도전층 사이에 제4 도전층이 더 형성되어,상기 소스 및 드레인 전극은 상기 제4 도전층, 제2 도전층 및 제3 도전층의 일부로 형성되고, 상기 화소 전극은 상기 제4 도전층 및 제 2 도전층의 일부로 형성되며, 상기 커패시터의 제3 전극은 상기 제4 도전층, 제2 도전층 및 제3 도전층의 일부로 형성되는 것을 특징으로 하는 평판 표시 장치용 박막 트랜지스터 어레이 기판의 제조 방법.
- 제29항에 있어서,상기 제4 도전층은 Al, AlNd, ACX, AlNiLa, Ag, Mo, Ti, MoW 가운에 선택된 하나 이상의 금속으로 형성되는 것을 특징으로 하는 평판 표시 장치용 박막 트랜지스터 어레이 기판의 제조 방법.
- 제22항의 방법에 의해 제조된 박막 트랜지스터 기판 상에, 적어도 유기 발광층을 포함하는 중간층을 형성하는 단계; 및상기 중간층 상에 공통 전극 형성하는 단계를 더 포함하는 유기 발광 표시 장치의 제조 방법.
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
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