KR20060014219A

KR20060014219A - 전류 조정 디지털 아날로그 변환기

Info

Publication number: KR20060014219A
Application number: KR1020040062822A
Authority: KR
Inventors: 정진혁
Original assignee: 삼성전자주식회사
Priority date: 2004-08-10
Filing date: 2004-08-10
Publication date: 2006-02-15

Abstract

전류 조정 디지털 아날로그 변환기가 개시되어 있다. 전류 조정 디지털 아날로그 변환기는 전류원과; 그 전류원으로부터 공급되는 전류를 단위 전류로 변환하고, 다수의 스위칭 논리 신호를 인가받아 로직에 따른 스위칭을 수행하여 단위 전류를 출력/차단하는 다수의 단위 셀로 구성된 전류 셀 매트릭스와; 디지털 코드의 하위비트를 입력받아 디코딩을 수행한 뒤, 전류 셀 매트릭스의 동작 칼럼을 누적 선택하기 위한 칼럼 스위칭 논리 신호를 다수의 단위 셀로 출력하는 칼럼 디코더와; 디지털 코드의 상위비트를 입력받아 디코딩을 수행한 뒤, 전류 셀 매트릭스의 동작 로우를 누적 선택하기 위한 제 1 로우 스위칭 논리 신호를 다수의 단위 셀로 출력하는 제 1 로우 디코더; 및 디지털 코드의 상위비트를 입력받아 디코딩을 수행한 뒤, 전류 셀 매트릭스의 동작 로우를 하나씩 선택하기 위한 제 2 로우 스위칭 논리 신호를 다수의 단위 셀로 출력하는 제 2 로우 디코더로 구성된다. 따라서, 입력되는 디지털 코드에 따라 전류 셀 매트릭스 상에서 원하는 단위 셀을 선택적으로 동작시킬 수 있으며, 단위 셀들을 순차적으로 동작시키는 것이 가능하다.

Description

전류 조정 디지털 아날로그 변환기 {Current Steering Digital-to-Analog Converter}

도 1은 종래의 통상적인 전류 조정 디지털 아날로그 변환기의 개략적인 구조를 나타내는 구조도이다.

도 2는 도 1에 도시된 전류 셀 매트릭스의 단위 셀의 회로를 도시하는 회로도이다.

도 3은 도 2에 도시된 회로의 기능의 이해를 돕기 위해서 도 2의 회로를 등가적으로 표현한 회로도이다.

도 4는 종래의 전류 조정 디지털 아날로그 변환기에 디지털 코드 "0000011111"을 입력하였을 때 전류 셀 매트릭스의 상태도이다.

도 5는 종래의 전류 조정 디지털 아날로그 변환기에 디지털 코드 "0000100000"을 입력하였을 때 전류 셀 매트릭스의 상태도이다.

도 6은 종래의 전류 조정 디지털 아날로그 변환기에 디지털 코드 "0000100001"을 입력하였을 때 전류 셀 매트릭스의 상태도이다.

도 7은 본 발명의 바람직한 실시예에 따른 전류 조정 디지털 아날로그 변환기의 구성을 나타내는 구조도이다.

도 8은 도 7에 도시된 전류 셀 매트릭스의 단위 셀의 회로 구조를 도시하는 회로도이다.

도 9는 도 8에 도시된 단위 셀 회로의 기능 이해를 위해 등가로 표현한 회로도이다.

도 10은 도 9의 스위칭 로직 구조를 논리 회로로 표현한 논리 회로도이다.

도 11은 본 발명의 전류 조정 디지털 아날로그 변환기에 디지털 코드 "0000000001"을 입력하였을 때 전류 셀 매트릭스의 상태도이다.

도 12는 본 발명의 전류 조정 디지털 아날로그 변환기에 디지털 코드 "0000000010"을 입력하였을 때 전류 셀 매트릭스의 상태도이다.

도 13은 본 발명의 전류 조정 디지털 아날로그 변환기에 디지털 코드 "0000011111"을 입력하였을 때 전류 셀 매트릭스의 상태도이다.

도 14는 본 발명의 전류 조정 디지털 아날로그 변환기에 디지털 코드 "0000100000"을 입력하였을 때 전류 셀 매트릭스의 상태도이다.

도 15는 본 발명의 전류 조정 디지털 아날로그 변환기에 디지털 코드 "0000100001"을 입력하였을 때 전류 셀 매트릭스의 상태도이다.

<도면의 주요 부분에 대한 부호 설명>

100 : 전류 셀 매트릭스

200 : 칼럼 디코더(써멀 디코더)

300 : 제 1 로우 디코더(써멀 디코더)

400 : 제 2 로우 디코더(1-to-N 디코더)

500 : 전류원

110 : 스위칭 회로

111 : 제 2 로우 스위칭 모스트랜지스터

112 : 칼럼 스위칭 모스트랜지스터

113 : 제 1 로우 스위칭 모스트랜지스터

120 : 바이어스 회로

본 발명은 전류 셀 매트릭스(Current Cell Matrix) 상에서 원하는 단위 셀(Unit Cell)을 선택하여 순차적으로 동작시킬 수 있도록 하는 전류 조정 디지털 아날로그 변환기(Current Steering Digital-to-Analog Converter)에 관한 것이다.

최근 들어, 디지털 신호와 아날로그 신호를 단일 칩 상에 처리할 수 있도록 구현하는 기술이 급속히 발전하고 있으며, 이에 따라 고해상도의 아날로그 디지털 변환기(ADC : Analog-to Digital Converter) 및 디지털 아날로그 변환기(DAC : Digital-to-Analog Converter)의 필요성이 더욱 증대되고 있다.

전류 조정 디지털 아날로그 변환기는 상기 디지털 아날로그 변환기의 한 형태로서, 디지털 코드를 입력받아 디코딩을 수행한 뒤 아날로그 전류 형태의 신호로 변환 출력함으로써, 입력 디지털 코드 값에 따라 출력되는 아날로그 전류 값을 조 정 할 수 있도록 하는 장치를 의미하며, 통상 이 전류 조종 디지털 아날로그 변환기의 성능은 입력되는 디지털 코드에 따라 단조 증가 또는 단조 감소된 아날로그 전류를 안정적으로 출력하는가가 중요한 관건이 된다.

도 1은 종래의 통상적인 전류 조정 디지털 아날로그 변환기의 개략적인 구조를 나타내는 구조도로서, 10Bit 전류 조정 디지털 아날로그 변환기를 도시하고 있다.

도 1을 참조하면, 종래의 전류 조정 디지털 아날로그 변환기는 전류원(Current Source, 40)과, 디지털 코드를 각각 입력받아 디코딩 한 뒤 스위칭 논리 신호를 출력하는 두 개의 써멀 디코더(Thermal Decoder) 즉, 로우 디코더(Row Decoder, 20)와 칼럼 디코더(Column Decoder, 10) 및 전류원(40)으로부터 전류를 공급받고 로우 디코더(20)와 칼럼 디코더(30)로부터 출력되는 스위칭 논리 신호를 인가받아 스위칭을 수행함으로써 아날로그 전류를 출력하는 전류 셀 매트릭스(30)로 이루어진다.

이때, 전류 셀 매트릭스(30)는 입력되는 디지털 코드가 10비트이므로 즉, 1024(32 ×32)개의 커런트 미러 어레이(Current Mirror Array) 단위 셀로 구성되며, 상위 5Bit(=32)와 하위 5Bit(=32)로 구분(Segment)되어 나뉘어진다.

도 2는 도 1에 도시된 전류 셀 매트릭스(30)의 단위 셀의 회로를 도시하는 회로도로서, 도 2를 참조하면 단위 셀은, 전류원(40)으로부터 공급되는 바이어스 전류를 미러링 동작을 통하여 단위 전류로 출력하는 바이어스 회로(32)와, 게이트 단으로 디코딩된 스위칭 논리 신호를 인가받아 스위칭을 수행하여 소스 단에 연결 된 바이어스 회로(32)로부터 공급되는 단위 전류를 드레인 단으로 출력/차단하는 스위칭 모스트랜지스터(31)로 이루어진다.

도 3은 도 2에 도시된 회로의 기능의 이해를 돕기 위해서 도 2의 회로를 등가적으로 표현한 회로도로서, 단위 셀은 로우 디코더(20) 또는 칼럼 디코더(10)로부터 인가되는 스위칭 논리 신호에 따라 바이어스 회로(32)에 의하여 발생되는 단위 전류를 출력/차단하는 것을 알 수 있다.

한편, 칼럼 디코더(10)는 입력 디지털 코드 중 하위 5Bit를 입력받아 디코딩 한 뒤 전류 셀 매트릭스(30)의 로우1의 32개 단위 셀들을 동작시키기 위한 스위칭 논리 신호를 인가하여, 로우 디코더(20)는 상위 5Bit의 디지털 코드를 입력받아 로우2 ~ 로우 32의 단위 셀들을 동작시키기 위한 스위칭 논리 신호를 인가한다.

즉, 전류 셀 매트릭스(30)의 로우1의 칼럼1~칼럼32의 단위 셀들은 칼럼 디코더(10)로부터 스위칭 논리 신호를 인가받고, 나머지 로우2~로우32의 단위 셀들은 로우 디코더(20)로부터 스위칭 논리 신호를 인가받는 것이다.

따라서, 디지털 코드가 순차적으로 입력되면 칼럼 디코더(10)는 그 하위비트에 따라 전류 셀 매트릭스(30)의 로우 1의 단위 셀들을 하나의 칼럼씩 순차적으로 누적 선택하여 동작시키며, 로우 디코더(20)는 상위비트에 따라 전류 셀 매트릭스(30)의 로우 2부터의 로우 32까지의 단위 셀들을 하나의 로우씩 순차적으로 누적 선택하여 동작시키게 된다.

도 4, 도 5 및 도 6은 이와 같은 종래의 전류 조정 디지털 아날로그 변환기의 동작을 설명하기 위한 상태도로서, 도 4는 입력되는 디지털 코드가 "0000011111"인 경우, 도 5는 입력되는 디지털 코드가 "0000100000"인 경우, 도 6은 입력되는 디지털 코드가 "0000100001"인 경우를 나타내고 있다.

이하, 도 4내지 도 6을 참조하여 종래의 전류 조정 디지털 아날로그 변환기의 동작과 그 문제점을 살펴본다.

만약, 종래의 전류 조정 디지털 아날로그 변환기에 디지털 코드의 입력이 "0000000001"부터 순차적으로 증가하여 "0000011111"에 도달하면, 로우 디코더(20)에는 상위비트인 "00000"이 입력되어 스위칭 논리 신호의 출력이 없으므로 로우2~로우32의 단위 셀들은 모두 동작하지 않는다.

반면, 칼럼 디코더(10)에는 하위비트인 "11111"이 입력되어 로우1의 칼럼1부터 칼럼 31까지의 단위 셀들이 모두 칼럼 디코더(10)에 의해서 스위칭 논리 신호를 인가받아 동작하므로 도 4에 도시된 상태가 된다.

그런데, 여기서 입력 디지털 코드가 1Bit 증가하여 "0000100000"으로 천이될 경우, 로우 디코더(20)에는 "00001"이 입력되고, 칼럼 디코더(10)에는 "00000"이 입력되게 된다. 따라서, 하위비트에서 상위 비트로 컨트롤 영역이 바뀌므로 칼럼 디코더(10)는 스위칭 논리 신호를 출력하지 않아 로우1의 모든 단위 셀들은 오프(Off)가되어 동작하지 않고, 반면에 로우 디코더(20)는 스위칭 논리 신호를 출력하여 로우2를 선택하므로 로우 2의 단위 셀들이 동작되어 도 5에 도시된 상태가 된다.

또한, 도 5에 도시된 상태에서 입력 디지털 코드가 1Bit 다시 증가하여 "0000100001"이 되면 로우 디코더(20)에는 "00001", 칼럼 디코더(10)에는 "00001" 이 입력되므로, 로우 디코더(20)는 이전과 같이 로우2를 선택하고, 칼럼 디코더(10)는 로우1의 칼럼1을 선택하여, 도 6에 도시된 상태가 된다.

따라서, 같은 맥락으로 입력 디지털 코드가 1Bit 씩 증가하면 로우 2의 단위 셀들이 동작하는 상태에서 로우1의 단위 셀들이 단계적으로 증가하고, 다시 하위 비트에서 상위 비트로 천이할 경우 로우1의 단위 셀들은 모두 오프(Off)되고 로우3의 단위 셀들만 동작하게 된다.

이와 같이, 종래의 전류 조정 디지털 아날로그 변환기는, 하위비트의 영역에서는 순차적으로 입력되는 디지털 코드에 따라 로우1의 단위 셀들이 순차적으로 증가하면서 동작되나, 하위 비트에서 상위 비트로 천이할 경우에는 로우1의 단위 셀들이 모두 오프(Off)되어 리셋(Reset)되고 로우2의 단위 셀들이 모두 온(On)되므로, 결과적으로 전류 셀 매트릭스(30) 상에서 각 단위 셀들이 입력되는 모든 디지털 코드에 순차적으로 전류를 출력하지는 못한다.

따라서, 이렇게 단위 셀이 순차적으로 전류를 출력하지 않으므로 안정적으로 동작하기 어려우며, 실지로 하위 비트에서 상위 비트로의 천이 시에는 온(On)되어 있던 로우1의 모든 단위 셀들이 동시에 모두 오프(Off)상태가 되고 오프(Off)되어 있던 로우2의 단위 셀들이 모두 온(On)상태가 되는 급격한 회로 동작의 변화로 인해서 로우1과 로우2의 사이에 커런트 미러의 미스매치(Mismatch)가 발생하여 디엔엘(DNL : Differential Non-Linearity, 미분비선형성) 에러가 발생하는 경우가 빈번한 것이 사실이다.

또한, 이러한 디엔엘 에러가 하위 비트에서 상위 비트로 천이 할 시에 매번 발생하게 되면, 이러한 디엔엘 에러의 문제뿐만 아니라 전류 조정 디지털 아날로그 변환기에서 기본적으로 충족되어야 하는 단조 증가 및 감소를 보증하는 단조성(Monotonicity)도 안정적으로 보장할 수 없게 되는 문제점이 발생한다.

본 발명은 이러한 문제점을 해결하기 위한 것으로, 입력되는 디지털 코드에 따라 전류 셀 매트릭스에서 원하는 단위 셀을 선택적으로 온(On)시킬 수 있도록 함으로써, 순차적인 동작이 가능한 전류 조정 디지털 아날로그 변환기를 제공하는데 본 발명의 목적이 있다.

이러한 목적을 달성하기 위한 본 발명에 따른 전류 조정 디지털 아날로그 변환기는, 전류원과; 그 전류원으로부터 공급되는 전류를 단위 전류로 변환하고, 다수의 스위칭 논리 신호를 인가받아 로직에 따른 스위칭을 수행하여 단위 전류를 출력/차단하는 다수의 단위 셀로 구성된 전류 셀 매트릭스와; 디지털 코드의 하위비트를 입력받아 디코딩을 수행한 뒤, 전류 셀 매트릭스의 동작 칼럼을 누적 선택하기 위한 칼럼 스위칭 논리 신호를 다수의 단위 셀로 출력하는 칼럼 디코더와; 디지털 코드의 상위비트를 입력받아 디코딩을 수행한 뒤, 전류 셀 매트릭스의 동작 로우를 누적 선택하기 위한 제 1 로우 스위칭 논리 신호를 다수의 단위 셀로 출력하는 제 1 로우 디코더; 및 디지털 코드의 상위비트를 입력받아 디코딩을 수행한 뒤, 전류 셀 매트릭스의 동작 로우를 하나씩 선택하기 위한 제 2 로우 스위칭 논리 신호를 다수의 단위 셀로 출력하는 제 2 로우 디코더로 구성된다.

이때, 상기 단위 셀은, 전류원으로부터 공급되는 전류를 미러링 동작을 통하여 단위 전류로 변환하는 바이어스 회로; 및 칼럼 스위칭 논리 신호와 상기 제 2 로우 스위칭 논리 신호를 논리곱으로 연산하고, 그 연산된 논리값을 제 1 로우 스위칭 논리 신호와 논리합으로 연산하는 로직의 논리값에 따라 단위 전류의 출력/차단을 스위칭하는 스위칭 회로로 이루어진다.

상기 스위칭 회로는, 상호 직렬로 연결되며 칼럼 스위칭 논리 신호 및 제 2 로우 스위칭 논리 신호를 각각 인가받아 스위칭 동작을 수행하는 칼럼 스위칭 모스트랜지스터 및 제 2 로우 스위칭 모스트랜지스터; 및 칼럼 스위칭 모스트랜지스터 및 제 2 로우 스위칭 모스트랜지스터에 병렬로 연결되며, 제 1 로우 스위칭 논리 신호를 인가받아 스위칭 동작을 수행하는 제 1 로우 스위칭 모스트랜지스터로 이루어진다.

또한, 상기 바이어스 회로는 상호 직렬 연결되며 게이트 단을 통해서 각각 전류원으로부터 전달되는 바이어스 전류를 공급받아 미러링 동작을 통해 단위 전류를 발생시키는 다수의 바이어스 모스트랜지스터로 이루어진다.

한편, 상기 칼럼 디코더는 써멀 디코더로서, 입력 디지털 코드의 하위비트가 모두 "0"일 경우 칼럼 스위칭 논리 신호를 출력하지 않으며, 입력 디지털 코드의 하위비트가 순차적으로 증가 입력될 경우에는 칼럼 스위칭 논리 신호를 출력하여 전류 셀 매트릭스의 동작 칼럼을 순차적으로 누적 선택하는 기능을 수행한다.

또한, 상기 제 1 로우 디코더는 써멀 디코더로서, 입력 디지털 코드의 상위비트가 모두 "0"일 경우, 제 1 로우 스위칭 논리 신호를 출력하지 않으며, 입력 디지털 코드의 상위비트가 순차적으로 증가 입력될 경우에는 제 1 로우 스위칭 논리 신호를 출력하여 상기 전류 셀 매트릭스의 동작 로우를 순차적으로 누적 선택하는 기능을 수행한다.

한편, 상기 제 2 로우 디코더는 1-to-N 디코더로서, 입력 디지털 코드의 상위비트가 순차적으로 증가 입력될 경우, 제 2 로우 스위칭 논리 신호를 출력하여 상기 전류 셀 매트릭스의 동작 로우를 순차적으로 하나씩 선택하는 기능을 수행한다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

<실시예>

도 7은 본 발명의 바람직한 실시예에 따른 전류 조정 디지털 아날로그 변환기의 구성을 나타내는 구조도로서, 10Bit 전류 조정 디지털 아날로그 변환기를 도시하고 있다.

도 7에 도시된 바와 같이, 본 발명의 바람직한 실시예에 따른 전류 조정 디지털 아날로그 변환기는 전류원(500), 입력되는 디지털 코드의 하위비트를 디코딩하여 칼럼 스위칭 논리 신호를 출력하는 칼럼 디코더(200), 입력되는 디지털 코드의 상위비트를 디코딩하여 제 1 로우 스위칭 논리 신호를 출력하는 제 1 로우 디코더(300), 입력되는 디지털 코드의 상위비트를 디코딩하여 제 2 로우 스위칭 논리 신호를 출력하는 제 2 로우 디코더(400), 및 전류원(500)으로부터 공급되는 전류를 단위 전류로 변환하고, 상기 칼럼 스위칭 논리 신호와 제 1 스위칭 논리 신호 및 제 2 로우 스위칭 논리 신호를 인가받아 로직에 따른 스위칭을 수행한 뒤 그 스위칭 결과에 따라 단위 전류를 출력/차단하는 다수의 단위 셀로 구성되는 전류 셀 매트릭스(100)로 이루어진다.

이때, 전류 셀 매트릭스(100)는 10비트 규격이므로 즉, 1024(32 ×32)개의 단위 셀로 구성된다. 도 8은 도 7에 도시된 전류 셀 매트릭스(100)의 단위 셀의 회로 구조를 도시하는 회로도이다.

도 8을 참조하면, 단위 셀은 전류원(500)으로부터 공급되는 바이어스 전류를 미러링 동작을 통해 단위 전류로 변환하는 바이어스 회로(120) 및 제 1 로우 스위칭 논리 신호, 제 2 로우 스위칭 논리 신호 및 칼럼 스위칭 논리 신호에 따라 단위 전류의 출력/차단을 스위칭 하기 위한 스위칭 회로(110)로 구성된다.

이때, 바이어스 회로(120)는 전류원(500)으로부터 공급되는 바이어스 전류를 미러링 동작을 통해 단위 전류로 출력하는 제 1 바이어스 모스트랜지스터(121) 및 제 2 바이어스 모스트랜지스터(122)로 이루어진다. 또한, 스위칭 회로(110)는 칼럼 스위칭 논리 신호, 제 2 로우 스위칭 논리 신호 및 제 1 로우 스위칭 논리 신호를 인가 받아 각각 스위칭 동작을 수행하는 칼럼 스위칭 모스트랜지스터(112), 제 2 로우 스위칭 모스 트랜지스터(111), 제 1 로우 스위칭 모스트랜지스터(113)로 구성된다.

상기 스위칭 회로(110)를 더 구체적으로 살펴보면,

칼럼 스위칭 모스트랜지스터(112)는 소스 단이 바이어스 회로(120)와 연결되고 게이트 단으로 칼럼 스위칭 논리 신호를 인가받으며 드레인 단은 제 2 로우 스위칭 모스트랜지스터(111)와 연결된다. 또한, 제 2 로우 스위칭 모스트랜지스터(111)는 소스 단이 칼럼 스위칭 모스트랜지스터(112)의 드레인 단과 연결되고 게이트 단으로 제 2 로우 스위칭 논리 신호를 인가받으며 드레인 단에는 출력 단이 형성된다.

한편, 제 1 로우 스위칭 모스트랜지스터(113)는 드레인 단이 출력 단 및 제 2 로우 스위칭 모스트랜지스터(111)의 드레인 단과 연결되고 게이트 단을 통해서 제 1 로우 스위칭 논리 신호를 인가받으며, 소스 단은 바이어스 회로(120) 및 칼럼 스위칭 모스트랜지스터(112)의 소스 단과 연결된다.

즉, 스위치 회로(110)는 제 2 로우 스위칭 모스트랜지스터(111)와 칼럼 스위칭 모스트랜지스터(112)의 직렬 연결과, 두 모스트랜지스터(111, 112)에 병렬로 연결되는 제 1 로우 스위칭 모스트랜지스터(113)로 구성된다.

도 9는 도 8의 단위 셀의 기능 이해를 위해 등가로 표현한 회로도로서, 도 9에 도시된 바와 같이, 도 8의 단위 셀은 제 2 로우 스위칭 논리 신호 및 칼럼 스위칭 논리 신호에 의하여 동작하는 직렬 연결된 두 개의 스위치(114, 115)와, 그 두 개의 스위치(114, 115)에 병렬로 연결되어 제 1 로우 스위칭 논리 신호에 의해서 동작하는 하나의 스위치(117)로 구성되는 것을 알 수 있다.

이 같은 스위칭 구조는 논리 회로로 표현이 가능한데, 도 10은 도 9의 스위칭 로직 구조를 논리 회로로 표현한 논리 회로도로서, 도 10을 참조하면, 단위 셀 의 스위칭 회로(110)는 제 2 로우 스위칭 논리 신호 및 칼럼 스위칭 논리 신호의 논리값이 AND 게이트(130)로 입력되어 논리곱으로 연산되고, 그 출력 논리값이 제 1 로우 스위칭 논리 신호의 논리값과 OR 게이트(140)로 입력되어 논리합으로 출력되는 로직을 가지고 있음을 알 수 있다.

따라서, 제 2 로우 디코더(400)와 칼럼 디코더(200)의 선택이 AND 게이트 로직 즉, 논리합으로 연산되기 때문에 제 2 로우 디코더(400)와 칼럼 디코더(200)가 모두 선택한 단위 셀만 동작이 가능하다. 그러므로, 전류 셀 매트릭스(100) 상에서 두 디코더(400, 200)가 모두 선택한 크로스 포인트에 위치하는 단위 셀만이 동작하여 전류를 출력하게 된다.

또한, 여기에 제 1 로우 디코더(300)에서 선택한 로우에 해당하는 단위 셀들이 논리곱 연산에 의하여 앞서 설명한 크로스 포인트의 단위 셀과 더해져서 선택된다.

한편, 이러한 로직에 스위칭 논리 신호를 인가함으로써, 전류 셀 매트릭스 상에서 로우 및 칼럼의 단위 셀을 각각 선택하기 위한 제 1 로우 디코더(300), 제 2 로우 디코더(400) 및 칼럼 디코더(200)에 대해서 설명하면,

제 1 로우 디코더(300) 및 칼럼 디코더(200)는 써멀 디코더로서, 입력 디지털 코드가 "00000"이면 스위칭 논리 신호를 출력하지 않다가 "00001"부터 순차적으로 디지털 코드가 입력되면, 전류 셀 매트릭스(100)의 로우 및 칼럼의 단위 셀에 각각 제 1 로우 스위칭 논리 신호 및 칼럼 스위칭 논리 신호를 인가하여 로우 및 칼럼을 순차적으로 누적 선택하여 동작시킨다.

이때, 누적의 의미는 통상적인 써모메터(Thermometer) 디코더의 동작과 동일하게 디지털 코드의 증가에 따라 선택되는 단위 셀이 증가된다는 의미이다. 예를 들어, 칼럼 디코더(200)가 "00001"코드 일 때 칼럼1을 선택하였다면 "000010"으로 천이 했을 경우에는 칼럼2만 선택하는 것이 아니라 칼럼1 및 칼럼2를 모두 선택하게 된다.

한편, 제 2 로우 디코더(400)는 1-to-N 디코더로서, 그 동작은 표 1에 나타낸 논리표와 같다.

A2	A1	A0	D0	D1	D2	D3	D4	D5	D6	D7
0	0	0	I	0	0	0	0	0	0	0
0	0	1	0	I	0	0	0	0	0	0
0	1	0	0	0	I	0	0	0	0	0
0	1	1	0	0	0	I	0	0	0	0
1	0	0	0	0	0	0	I	0	0	0
1	0	1	0	0	0	0	0	I	0	0
1	1	0	0	0	0	0	0	0	I	0
1	1	1	0	0	0	0	0	0	0	I

우선, 본 실시예의 제 2 로우 디코더(400)는 디지털 코드의 상위 비트가 입력되는 5Bit 규격의 1-to-N 디코더이나, 이해의 편의를 위해 표 1에는 3Bit 규격의 1-to-N 디코더의 논리표를 나타내었다.

표 1을 참조하면, 1-to-N 디코더는 "000"부터 디지털 코드가 입력되어 순차적으로 증가되면, 출력은 "I0000000"을 시작으로 순차적으로 하나만을 선택하여 스위칭 논리 신호를 출력하고 있음을 알 수 있다. 즉, 이 1-to-N 디코더가 써멀 디코더와 다른점은 입력 디지털 코드가 모두 "0"일 때도 스위칭 논리 신호를 출력한다는 점과, 스위칭 논리 신호의 출력시에 써멀 디코더처럼 누적 선택하여 출력하는 것이 아니라 하나의 값만을 선택하여 출력한다는 것이다.

따라서, 제 2 로우 디코더(400)는 디지털 코드의 상위비트 시작값인 "00000"이 입력되면 전류 셀 매트릭스(100)의 로우1의 단위 셀에 제 2 로우 스위칭 논리 신호를 인가하여 선택 동작시키고, 거기서 입력 디지털 코드가 순차적으로 증가되면 그에 대응하여 순차적으로 증가되는 로우의 단위 셀에 제 2 로우 스위칭 논리 신호를 인가하여 동작시키는 것이다.

이러한, 제 1 로우 디코더(300), 칼럼 디코더(200) 및 제 2 로우 디코더(400) 및 앞서 설명한 로직으로 구성된 스위칭 회로(110)를 이용하면 전류 셀 매트릭스(100) 상에서 단위 셀을 선택적으로 동작시키는 것을 가능한데, 이를 통해 원하는 단위 셀만을 동작시킬 수 있음은 물론이고 단위 셀을 순차적으로 동작시키는 것이 가능하다. 이는 앞으로 설명하게 될 도 11, 도 12, 도 13, 도 14 및 도 15의 설명에서 더욱 명확해질 것이다.

도 11, 도 12, 도 13, 도 14 및 도 15는 본 발명의 전류 조정 디지털 아날로그 변환기의 동작을 설명하기 위한 상태도로서, 도 11은 입력되는 디지털 코드가 "0000000001"인 경우, 도 12는 입력되는 디지털 코드가 "0000000010"인 경우, 도 13은 입력되는 디지털 코드가 "0000011111"인 경우, 도 14는 입력되는 디지털 코드가 "0000100000"인 경우, 도 15는 입력되는 디지털 코드가 "0000100001"인 경우를 나타내고 있다.

도 11을 참조하면, 전류 조정 디지털 아날로그 변환기에 디지털 코드의 시작값인 "0000000001"이 입력되면, 상위비트인 "00000"은 제 1 로우 디코더(300) 및 제 2 로우 디코더(400)에 각각 입력되고, 하위비트인 "00001"은 칼럼 디코더(200)에 입력되므로, 써멀 디코더인 제 1 로우 디코더(300)는 스위칭 논리 신호의 출력이 없어서 로우를 선택하지 않고, 제 2 로우 디코더(400)는 제 2 스위칭 논리 신호를 출력하여 로우1의 단위셀들을, 칼럼 디코더(200)는 칼럼 스위칭 논리 신호를 출력하여 칼럼1의 단위 셀들을 선택한다.

따라서, 제 2 로우 디코더(400)와 칼럼 디코더(200)에 의하여 교차 선택된 로우1과 칼럼1이 크로스 포인트가 되어 선택되므로, 도 11과 같이 로우1의 칼럼1의 단위 셀이 동작하게 된다.

이어서, 1Bit가 증가하여 디지털 코드의 입력이 "0000000010"이 되면, 제 1 로우 디코더(300) 및 제 2 로우 디코더(400)의 상태는 이전과 같고 칼럼 디코더(200)에 입력되는 값만 "00010"으로 변화되므로, 제 2 로우 디코더(400)와 칼럼 디코더(200)에 의하여 교차 선택된 로우1의 칼럼1 및 칼럼2의 단위 셀이 동작하여 도 12에 도시된 상태가 된다.

여기서 입력 디지털 코드의 값이 순차적으로 증가하여 "0000011111"에 도달하면, 제 1 로우 디코더(300)와 제 2 로우 디코더(400)의 상태는 계속 동일하게 유지되고, 칼럼 디코더(200)에 의해서 출력되는 칼럼 스위칭 논리 신호만 변화되므로, 제 2 로우 디코더(400)와 칼럼 디코더(200)에 의하여 교차 선택된 로우1의 칼럼1~ 칼럼31의 단위 셀이 동작하여 도 13에 도시된 상태가 된다.

그런데, 여기서 입력 디지털 코드가 다시 1Bit 증가하여 "0000100000"을 천이되면, 제 1 로우 디코더(300) 및 제 2 로우 디코더(400)에는 상위비트인 "00001" 이 입력되고 칼럼 디코더(200)에는 "00000"이 입력된다. 이때, 제 1 로우 디코더(300)는 제 1 로우 스위칭 논리 신호를 출력하여 로우1을 선택하고, 제 2 로우 디코더(400)는 제 2 로우 스위칭 논리 신호를 출력하여 로우2를 선택하며, 칼럼 디코더(200)는 칼럼 스위칭 신호를 출력하지 않으므로 칼럼을 선택하지 않는다.

따라서, 제 1 로우 디코더(300)에 의하여 선택된 로우 1의 단위 셀들이 모두 동작되며, 제 2 로우 디코더(400)는 로우2를 선택하였지만 칼럼 디코더(200)의 선택이 없으므로 논리곱에 의한 크로스 포인트가 형성되지 않아 다른 셀들은 동작하지 않으므로, 결국 로우1의 단위 셀들만 모두 동작하여 도 14의 상태가 된다.

그러므로, 이러한 경우 하위비트에서 상위비트로 천이가 발생하더라도 종래와 같이 로우1이 모두 오프되고 로우2의 단위 셀들이 모두 동작하는 것이 아니라 도 14에 도시된 것처럼 제 1 로우 디코더(300)에 의하여 로우1의 칼럼1~칼럼32의 단위 셀들이 동작한다. 이는 이전 상태인 도 13의 상태에 비하여 로우1의 칼럼32만 추가로 동작한 것이므로 종래에 발생하던 디엔엘 에러가 발생하지 않게 된다.

또한, 이어서 입력되는 디지털 코드가 "0000100001"이 될 경우, 제 1 로우 디코더(300) 및 제 2 로우 디코더(400)에는 상위비트인 "00001"이 입력되고 칼럼 디코더(200)에는 하위비트인 "00001"이 입력되므로, 제 1 로우 디코더(300)는 로우1의 선택을 계속 유지하고, 제 2 로우 디코더(400)는 로우2를, 칼럼 디코더(200)는 칼럼1을 선택한다.

따라서, 제 2 로우 디코더(400)와 칼럼 디코더(200)에 의해서 교차 선택된 로우2의 칼럼1이 선택되고, 제 1 로우 디코더(300)에 의하여 선택된 로우1의 단위 셀들이 논리합에 의해서 더해져 선택되므로 도 15에 도시된 상태가 된다.

이 후 입력 디지털 코드가 계속 증가하더라도 제 1 로우 디코더(300)는 입력되는 디지털 코드의 상위비트가 증가할 때마다 로우를 하나씩 증가, 누적시켜 선택하고, 제 2 로우 디코더(400)와 칼럼 디코더(200)는 입력되는 디지털 코드의 증가에 따라 단위 셀을 하나씩 교차 선택하여 증가시킴으로써, 하위비트에서 상위비트로 천이가 발생하더라도 전류 셀 매트릭스(100)의 단위 셀들을 순차적으로 동작시킬 수 있게 되는 것이다.

따라서, 종래에 하위 비트에서 상위 비트로 천이할 때 발생하던 디엔엘 에러가 발생하지 않을 뿐만 아니라, 순차적인 동작으로 인하여 단조 감소 및 단소 증가가 가능해 단조성의 보장도 가능하게 되는 것이다.

이상 본 발명에 대하여 그 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시켜 실시할 수 있음을 이해할 수 있을 것이다.

특히, 앞서 설명한 실시예에서는 10Bit 규격(상위 5Bit, 하위 5Bit로 구분)의 전류 조정 디지털 아날로그 변환기에 대해서 설명하였으나, 그 수용 규격 및 구분 구조에 따라 디코더 및 논리 회로를 적절히 변경하여 실시할 수 있음은 물론이다. 따라서, 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.

이상 설명한 바와 같이, 본 발명에 따른 전류 조정 디지털 아날로그 변환기에 따르면, 입력되는 디지털 코드에 따라 전류 셀 매트릭스 상에서 원하는 단위 셀을 선택적으로 동작시킬 수 있으며, 이를 이용하여 단위 셀들을 순차적으로 동작시킬 수도 있게 된다.

따라서, 종래에 하위 비트에서 상위 비트로 천이할 때 급격한 회로 변화로 인하여 야기되던 디엔엘 에러를 제거할 수 있으며, 단조 증가 및 단조 감소가 가능하여 단조성이 보장된다. 또한, 입력 디지털 코드를 이용하여 원하는 단위 셀을 선택하여 다양한 전류 값을 출력할 수 있게 된다.

Claims

디지털 코드를 입력받아 아날로그 전류로 출력하는 전류 조정 디지털 아날로그 변환기에 있어서,

전류원;

상기 전류원으로부터 공급되는 전류를 단위 전류로 변환하고, 다수의 스위칭 논리 신호를 인가받아 로직에 따른 스위칭을 수행하여 상기 단위 전류를 출력/차단하는 다수의 단위 셀로 구성된 전류 셀 매트릭스;

상기 디지털 코드의 하위비트를 입력받아 디코딩을 수행한 뒤, 상기 전류 셀 매트릭스의 동작 칼럼을 누적 선택하기 위한 칼럼 스위칭 논리 신호를 상기 다수의 단위 셀로 출력하는 칼럼 디코더;

상기 디지털 코드의 상위비트를 입력받아 디코딩을 수행한 뒤, 상기 전류 셀 매트릭스의 동작 로우를 누적 선택하기 위한 제 1 로우 스위칭 논리 신호를 상기 다수의 단위 셀로 출력하는 제 1 로우 디코더; 및

상기 디지털 코드의 상위비트를 입력받아 디코딩을 수행한 뒤, 상기 전류 셀 매트릭스의 동작 로우를 하나씩 선택하기 위한 제 2 로우 스위칭 논리 신호를 상기 다수의 단위 셀로 출력하는 제 2 로우 디코더를 포함하는 것을 특징으로 하는 전류 조정 디지털 아날로그 변환기.
제 1항에 있어서, 상기 단위 셀은,

상기 전류원으로부터 공급되는 전류를 미러링 동작을 통하여 상기 단위 전류로 변환하는 바이어스 회로; 및

상기 칼럼 스위칭 논리 신호와 상기 제 2 로우 스위칭 논리 신호를 논리곱으로 연산하고, 상기 연산된 논리값을 상기 제 1 로우 스위칭 논리 신호와 논리합으로 연산하는 상기 로직의 논리값에 따라 상기 단위 전류의 출력/차단을 스위칭하는 스위칭 회로를 포함하는 것을 특징으로 하는 전류 조정 디지털 아날로그 변환기.
제 2항에 있어서, 상기 스위칭 회로는,

상호 직렬로 연결되며, 상기 칼럼 스위칭 논리 신호 및 제 2 로우 스위칭 논리 신호를 각각 인가받아 스위칭 동작을 수행하는 칼럼 스위칭 모스트랜지스터 및 제 2 로우 스위칭 모스트랜지스터; 및

상기 칼럼 스위칭 모스트랜지스터 및 제 2 로우 스위칭 모스트랜지스터에 병렬로 연결되며, 상기 제 1 로우 스위칭 논리 신호를 인가받아 스위칭 동작을 수행하는 제 1 로우 스위칭 모스트랜지스터를 포함하는 것을 특징으로 하는 전류 조정 디지털 아날로그 변환기.
제 2항에 있어서, 상기 바이어스 회로는 상호 직렬 연결되며 게이트 단으로 각각 상기 전류원으로부터 전달되는 바이어스 전류를 공급받아 미러링 동작을 통해 단위 전류를 발생시키는 다수의 바이어스 모스트랜지스터를 포함하는 것을 특징으로 하는 전류 조정 디지털 아날로그 변환기.
제 1항에 있어서, 상기 칼럼 디코더 및 상기 제 1 로우 디코더는 써멀 디코더인 것을 특징으로 하는 전류 조정 디지털 아날로그 변환기.
제 1항에 있어서, 상기 칼럼 디코더는 상기 입력 디지털 코드의 하위비트가 모두 "0"일 경우, 상기 칼럼 스위칭 논리 신호를 출력하지 않는 것을 특징으로 하는 전류 조정 디지털 아날로그 변환기.
제 1항 또는 제 6항에 있어서, 상기 칼럼 디코더는 상기 입력 디지털 코드의 하위비트가 순차적으로 증가 입력될 경우, 상기 칼럼 스위칭 논리 신호를 출력하여 상기 전류 셀 매트릭스의 동작 칼럼을 순차적으로 누적 선택하는 것을 특징으로 하는 전류 조정 디지털 아날로그 변환기.
제 1항에 있어서, 상기 제 1 로우 디코더는 상기 입력 디지털 코드의 상위비트가 모두 "0"일 경우, 상기 제 1 로우 스위칭 논리 신호를 출력하지 않는 것을 특징으로 하는 전류 조정 디지털 아날로그 변환기.
제 1항 또는 제 8항에 있어서, 상기 제 1 로우 디코더는 상기 입력 디지털 코드의 상위비트가 순차적으로 증가 입력될 경우, 상기 제 1 로우 스위칭 논리 신호를 출력하여 상기 전류 셀 매트릭스의 동작 로우를 순차적으로 누적 선택하는 것 을 특징으로 하는 전류 조정 디지털 아날로그 변환기.
제 1항에 있어서, 상기 제 2 로우 디코더는 1-to-N 디코더인 것을 특징으로 하는 전류 조정 디지털 아날로그 변환기.
제 1항에 있어서, 상기 제 2 로우 디코더는 상기 입력 디지털 코드의 상위비트가 순차적으로 증가 입력될 경우, 상기 제 2 로우 스위칭 논리 신호를 출력하여 상기 전류 셀 매트릭스의 동작 로우를 순차적으로 하나씩 선택하는 것을 특징으로 하는 전류 조정 디지털 아날로그 변환기.
제 1항에 있어서, 상기 입력 디지털 코드는 10Bit이며, 상기 상위비트는 상위 5Bit이고, 상기 하위비트는 하위 5Bit인 것을 특징으로 하는 전류 조정 디지털 아날로그 변환기.