KR20110103904A - 평판 표시 장치 및 이의 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 239000003990 capacitor Substances 0.000 claims abstract description 40
- 238000005530 etching Methods 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims description 92
- 230000008569 process Effects 0.000 claims description 62
- 239000000758 substrate Substances 0.000 claims description 29
- 239000000463 material Substances 0.000 claims description 23
- 239000004065 semiconductor Substances 0.000 claims description 15
- 239000004020 conductor Substances 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 172
- 239000010408 film Substances 0.000 description 26
- 229920002120 photoresistant polymer Polymers 0.000 description 21
- 230000000903 blocking effect Effects 0.000 description 11
- 239000011810 insulating material Substances 0.000 description 8
- 239000011368 organic material Substances 0.000 description 6
- 238000000151 deposition Methods 0.000 description 4
- 238000004528 spin coating Methods 0.000 description 4
- 239000012780 transparent material Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 230000005525 hole transport Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 239000004925 Acrylic resin Substances 0.000 description 2
- 229920000178 Acrylic resin Polymers 0.000 description 2
- 229910052779 Neodymium Inorganic materials 0.000 description 2
- 239000004952 Polyamide Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- YTPLMLYBLZKORZ-UHFFFAOYSA-N Thiophene Chemical compound C=1C=CSC=1 YTPLMLYBLZKORZ-UHFFFAOYSA-N 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 229910052791 calcium Inorganic materials 0.000 description 2
- AYTAKQFHWFYBMA-UHFFFAOYSA-N chromium dioxide Chemical compound O=[Cr]=O AYTAKQFHWFYBMA-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000008570 general process Effects 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000007641 inkjet printing Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052741 iridium Inorganic materials 0.000 description 2
- 229910052744 lithium Inorganic materials 0.000 description 2
- 229910052749 magnesium Inorganic materials 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 239000005011 phenolic resin Substances 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229920002647 polyamide Polymers 0.000 description 2
- 229920000767 polyaniline Polymers 0.000 description 2
- 229920002098 polyfluorene Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- YOZHUJDVYMRYDM-UHFFFAOYSA-N 4-(4-anilinophenyl)-3-naphthalen-1-yl-n-phenylaniline Chemical compound C=1C=C(C=2C(=CC(NC=3C=CC=CC=3)=CC=2)C=2C3=CC=CC=C3C=CC=2)C=CC=1NC1=CC=CC=C1 YOZHUJDVYMRYDM-UHFFFAOYSA-N 0.000 description 1
- MBPCKEZNJVJYTC-UHFFFAOYSA-N 4-[4-(n-phenylanilino)phenyl]aniline Chemical compound C1=CC(N)=CC=C1C1=CC=C(N(C=2C=CC=CC=2)C=2C=CC=CC=2)C=C1 MBPCKEZNJVJYTC-UHFFFAOYSA-N 0.000 description 1
- 229910016048 MoW Inorganic materials 0.000 description 1
- 229920001609 Poly(3,4-ethylenedioxythiophene) Polymers 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 230000002745 absorbent Effects 0.000 description 1
- 239000002250 absorbent Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- XCJYREBRNVKWGJ-UHFFFAOYSA-N copper(II) phthalocyanine Chemical compound [Cu+2].C12=CC=CC=C2C(N=C2[N-]C(C3=CC=CC=C32)=N2)=NC1=NC([C]1C=CC=CC1=1)=NC=1N=C1[C]3C=CC=CC3=C2[N-]1 XCJYREBRNVKWGJ-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- RBTKNAXYKSUFRK-UHFFFAOYSA-N heliogen blue Chemical compound [Cu].[N-]1C2=C(C=CC=C3)C3=C1N=C([N-]1)C3=CC=CC=C3C1=NC([N-]1)=C(C=CC=C3)C3=C1N=C([N-]1)C3=CC=CC=C3C1=N2 RBTKNAXYKSUFRK-UHFFFAOYSA-N 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- PQXKHYXIUOZZFA-UHFFFAOYSA-M lithium fluoride Inorganic materials [Li+].[F-] PQXKHYXIUOZZFA-UHFFFAOYSA-M 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012044 organic layer Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
- -1 polyethylene dihydroxythiophene Polymers 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229930192474 thiophene Natural products 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- TVIVIEFSHFOWTE-UHFFFAOYSA-K tri(quinolin-8-yloxy)alumane Chemical compound [Al+3].C1=CN=C2C([O-])=CC=CC2=C1.C1=CN=C2C([O-])=CC=CC2=C1.C1=CN=C2C([O-])=CC=CC2=C1 TVIVIEFSHFOWTE-UHFFFAOYSA-K 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/122—Pixel-defining structures or layers, e.g. banks
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/124—Insulating layers formed between TFT elements and OLED elements
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명의 일 측면에 의하면, 채널 영역, 소스 및 드레인 영역을 포함하는 TFT의 활성층; 상기 활성층과 동일층에 형성된 커패시터의 제1 하부전극과, 상기 제1 하부전극 상에 직접 형성된 커패시터의 제1 상부전극; 상기 활성층과 상기 제1 상부전극 상에 형성된 제1 절연층; 상기 제1 절연층 상에 형성되고, 상기 채널 영역에 대응되는 영역에 위치하는 게이트 전극; 상기 게이트 전극과 동일층에 형성된 커패시터의 제2 전극; 상기 게이트 전극 및 상기 제2 전극과 동일층에 형성된 화소 전극; 상기 게이트 전극 및 상기 제2 전극 상에 형성되고, 상기 소스 및 드레인 영역을 노출시키는 콘택홀을 포함하는 제2 절연층; 상기 제2 절연층 상에 형성되고 상기 콘택홀을 통해 상기 소스 및 드레인 영역에 각각 접속하는 소스 및 드레인 전극; 상기 소스 및 드레인 전극을 덮으며 상기 제2 절연층 상에 형성되고, 상기 제2 절연층과 동일한 식각면을 가지며 상기 화소 전극을 노출시키는 화소 정의막;을 포함하는 평판 표시 장치를 제공한다.
Description
본 발명은 평판 표시 장치 및 이의 제조 방법에 관한 것으로, 더 상세하게는 제조 공정이 단순화되고 표시품질이 우수한 평판 표시 장치 및 이의 제조 방법에 관한 것이다.
유기 발광 표시 장치, 액정 표시 장치 등과 같은 평판 표시 장치는 박막 트랜지스터(Thin Film Transistor: TFT) 및 커패시터 등과 이들을 연결하는 배선을 포함하는 패턴을 형성된 기판 상에 제작된다.
일반적으로, 평판 표시 장치가 제작되는 기판은 TFT 등을 포함하는 미세 구조의 패턴을 형성하기 위하여, 이와 같은 미세 패턴이 그려진 마스크를 이용하여 패턴을 상기 어레이 기판에 전사한다.
이와 같이 마스크를 이용하여 패턴을 전사하는 공정은 일반적으로 포토 리소그라피(photo-lithograpy) 공정을 이용한다. 포토 리소그라피 공정에 의하면, 패턴을 형성할 기판 상에 포토레지스트(photoresist)를 균일하게 도포하고, 스테퍼(stepper)와 같은 노광 장비로 포토레지스트를 노광시킨 후, (포지티브(positive) 포토레지스트의 경우) 감광된 포토레지스트를 현상(developing)하는 과정을 거친다. 또한, 포토레지스트를 현상한 후에는, 잔존하는 포토레지스트를 마스크로 하여 패턴을 식각(etching)하고, 불필요한 포토레지스트를 제거하는 일련의 과정을 거친다.
이과 같이 마스크를 이용하여 패턴을 전사하는 공정에서는, 먼저 필요한 패턴을 구비한 마스크를 준비하여야 하기 때문에, 마스크를 이용하는 공정 단계가 늘어날수록 마스크 준비를 위한 제조 원가가 상승한다. 또한, 상술한 복잡한 단계들을 거쳐야 하기 때문에 제조 공정이 복잡하고, 제조 시간의 증가 및 이로 인한 제조 원가가 상승하는 문제점이 발생한다.
본 발명은 상기와 같은 문제 및 그 밖의 문제를 해결하기 위하여, 마스크를 이용한 패터닝 공정 단계를 줄이고 표시 품질이 우수한 평판 표시 장치 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 측면에 의하면, 채널 영역, 소스 및 드레인 영역을 포함하는 TFT의 활성층; 상기 활성층과 동일층에 형성된 커패시터의 제1 하부전극과, 상기 제1 하부전극 상에 직접 형성된 커패시터의 제1 상부전극; 상기 활성층과 상기 제1 상부전극 상에 형성된 제1 절연층; 상기 제1 절연층 상에 형성되고, 상기 채널 영역에 대응되는 영역에 위치하는 게이트 전극; 상기 게이트 전극과 동일층에 형성된 커패시터의 제2 전극; 상기 게이트 전극 및 상기 제2 전극과 동일층에 형성된 화소 전극; 상기 게이트 전극 및 상기 제2 전극 상에 형성되고, 상기 소스 및 드레인 영역을 노출시키는 콘택홀을 포함하는 제2 절연층; 상기 제2 절연층 상에 형성되고 상기 콘택홀을 통해 상기 소스 및 드레인 영역에 각각 접속하는 소스 및 드레인 전극; 상기 소스 및 드레인 전극을 덮으며 상기 제2 절연층 상에 형성되고, 상기 제2 절연층과 동일한 식각면을 가지며 상기 화소 전극을 노출시키는 화소 정의막;을 포함하는 평판 표시 장치를 제공한다.
상기 활성층 및 상기 제1 하부전극은 다결정 실리콘을 포함할 수 있다.
상기 제1 상부전극은 이온 불순물이 도핑된 실리콘을 포함할 수 있다.
상기 화소 전극, 상기 게이트 전극 및 상기 제2 전극은 동일 물질을 포함할 수 있다.
상기 화소 전극은 투명 도전물을 포함하는 화소 하부전극과, 상기 화소 화부전극 상부 가장자리에 위치하는 화소 상부전극을 포함할 수 있다.
상기 화소 하부전극과 상기 화소 상부전극 단부의 식각면이 일치할 수 있다.
상기 게이트 전극은 상기 화소 하부전극과 동일물질을 포함하는 게이트 하부전극과, 상기 화소 상부전극과 동일물질을 포함하는 게이트 상부전극을 포함할 수 있다.
상기 게이트 하부전극과 상기 게이트 상부전극 단부의 식각면이 일치할 수 있다.
상기 커패시터의 제2 전극은 상기 화소 하부전극과 동일물질을 포함하는 제2 하부전극과, 상기 화소 상부전극과 동일물질을 포함하는 제2 상부전극을 포함할 수 있다.
상기 제2 하부전극과 상기 제2 상부전극 단부의 식각면이 일치할 수 있다.
상기 제1 하부전극과 상기 제1 상부전극 단부의 식각면이 일치할 수 있다.
상기 화소 전극 상에 위치하고 유기 발광층을 포함하는 중간층, 및 상기 중간층 상에 위치하는 대향 전극을 더 포함하고, 상기 제2 절연층의 식각면은 상기 중간층과 직접 접할 수 있다.
상기 제2 절연층을 사이에 두고, 상기 커패시터의 제2 전극 상에 형성되며, 상기 소스 및 드레인 전극과 동일물질로 형성된 커패시터의 제3 전극을 더 포함할 수 있다.
본 발명의 다른 측면에 의하면, 기판 상에 반도체층 및 제1 도전층을 순차로 형성하고, 상기 반도체층 및 제1 도전층을 패터닝하여 상기 반도체층을 포함하는 TFT의 활성층과, 상기 반도체층 및 제1 도전층을 포함하는 커패시터의 제1 하부전극 및 제1 상부전극을 형성하는 제1 마스크 공정; 상기 제1 마스크공정의 결과물 상에 제1 절연층, 제2 도전층 및 제3 도전층을 순차로 형성하고, 상기 제2 도전층 및 제3 도전층을 패터닝하여 상기 제2 도전층 및 제3 도전층을 포함하는 화소 전극, 게이트 전극, 및 커패시터의 제2 전극을 형성하는 제2 마스크 공정; 상기 제2 마스크 공정의 결과물 상에 제2 절연층을 형성하고, 상기 제2 절연층을 패터닝하여 상기 활성층 일부를 노출시키는 콘택홀을 형성하는 제3 마스크 공정; 상기 제3 마스크 공정의 결과물 상에 제4 도전층을 형성하고, 상기 제4 도전층을 패터닝하여 상기 콘택홀을 통해 상기 활성층과 접속하는 소스 및 드레인 전극을 형성하는 제4 마스크 공정; 및 상기 제4 마스크 공정의 결과물 상에 제3 절연층을 형성하고, 상기 제2 절연층 및 제3 절연층을 동시에 패터닝하여 상기 화소 전극을 노출시키는 제5 마스크 공정;을 포함하는 평판 표시 장치의 제조 방법을 제공한다.
상기 제1 마스크 공정은 상기 활성층에 대응하는 위치에 반투과부를 포함하는 하프톤(halftone) 마스크로 수행할 수 있다.
상기 제1마스크 공정에서, 상기 제1 도전층은 이온 불순물이 도핑된 실리콘으로 형성될 수 있다.
상기 제2마스크 공정 후, 상기 게이트 전극을 셀프-얼라인(self-align) 마스크로 하여, 상기 활성층의 가장 자리에 이온 불순물을 도핑하는 단계를 더 포함할 수 있다.
상기 제5 마스크 공정의 결과물 상에 유기 발광층을 포함하는 중간층을 형성하는 단계, 및 상기 중간층 상에 대향 전극을 형성하는 단계를 더 포함할 수 있다.
상기 중간층은 상기 제2 절연층과 제3 절연층이 형성하는 식각면에 동시에 접하며 형성될 수 있다.
제4 마스크 공정에서, 제4 도전층으로 상기 커패시터의 제2 전극 상에 커패시터의 제3 전극을 더 형성할 수 있다.
이상과 같은 본 발명의 평판 표시 장치 및 이들의 제조 방법에 따르면, 전체적인 마스크의 개수를 줄이면서도 최소한의 하프톤 마스크 공정을 사용하여 표시 장치를 제조할 수 있기 때문에, 마스크 수의 저감에 따른 비용의 절감, 최소한의 하프톤 공정에 위한 비용의 절감, 및 제조 공정의 단순화를 실현할 수 있다. 또한, 화소 전극이 유기 발광층을 형성하기 직전까지 제2 절연층 및 제3 절연층에 의해 보호되다가 유기 발광층 형성 직전 단계에서 노출 때문에, 화소 전극이 노출된 상태에서 후속공정이 진행되는 일반적인 표시 장치에 비하여 픽셀 전극의 손상을 방지할 수 있다.
도 1 내지 도 5는 본 발명의 제1 실시예에 따른 평판 표시 장치의 제1 마스크 공정에 따른 제조 단계를 개략적으로 도시한 단면도이다.
도 6 내지 도 9는 본 발명의 제1 실시예에 따른 평판 표시 장치의 제2 마스크 공정에 따른 제조 단계를 개략적으로 도시한 단면도이다.
도 10 및 도 11은 본 발명의 제1 실시예에 따른 평판 표시 장치의 제3 마스크 공정에 따른 제조 단계를 개략적으로 도시한 단면도이다.
도 12 및 도 13은 본 발명의 제1 실시예에 따른 평판 표시 장치의 제4 마스크 공정에 따른 제조 단계를 개략적으로 도시한 단면도이다.
도 14 및 도 15는 본 발명의 제1 실시예에 따른 평판 표시 장치의 제5 마스크 공정에 따른 제조 단계를 개략적으로 도시한 단면도이다.
도 16은 본 발명의 제1 실시예에 따른 평판 표시 장치의 개략적인 단면도이다.
도 17은 본 발명의 제1 실시예의 변형예에 따른 평판 표시 장치의 개략적인 단면도이다.
도 6 내지 도 9는 본 발명의 제1 실시예에 따른 평판 표시 장치의 제2 마스크 공정에 따른 제조 단계를 개략적으로 도시한 단면도이다.
도 10 및 도 11은 본 발명의 제1 실시예에 따른 평판 표시 장치의 제3 마스크 공정에 따른 제조 단계를 개략적으로 도시한 단면도이다.
도 12 및 도 13은 본 발명의 제1 실시예에 따른 평판 표시 장치의 제4 마스크 공정에 따른 제조 단계를 개략적으로 도시한 단면도이다.
도 14 및 도 15는 본 발명의 제1 실시예에 따른 평판 표시 장치의 제5 마스크 공정에 따른 제조 단계를 개략적으로 도시한 단면도이다.
도 16은 본 발명의 제1 실시예에 따른 평판 표시 장치의 개략적인 단면도이다.
도 17은 본 발명의 제1 실시예의 변형예에 따른 평판 표시 장치의 개략적인 단면도이다.
이하, 첨부된 도면들에 도시된 본 발명의 바람직한 실시예를 참조하여 본 발명을 보다 상세히 설명한다.
먼저, 도 1 내지 16을 참조하여, 본 발명의 제1 실시예에 따른 평판 표시 장치 및 그 제조 방법을 설명한다.
도 1 내지 도 15는 본 실시예에 따른 평판 표시 장치의 제조 방법을 개략적으로 도시한 단면도이고, 도 16은 상기 제조 방법에 의해 형성된 유기 발광 표시 장치를 개략적으로 도시한 단면도이다.
도 16을 참조하면, 본 실시예에 따른 유기 발광 표시 장치(1)는, 기판(10), 버퍼층(11), 박막 트랜지스터(thin film transistor: TFT)(2), 커패시터(3) 및 유기 발광 소자(4)를 포함한다.
도 1을 참조하면, 기판(10) 상에 버퍼층(11), 반도체층(12) 및 제1 도전층(13)이 순차로 형성되어 있다.
기판(10)은 SiO2를 주성분으로 하는 투명 재질의 글라스재로 형성될 수 있다. 물론 불투명 재질도 가능하며, 플라스틱재와 같은 다른 재질로 이루어질 수도 있다. 다만, 유기 발광 표시 장치(1)의 화상이 기판(10) 측에서 구현되는 배면 발광형인 경우에는 상기 기판(10)은 투명 재질로 형성되어야 한다.
기판(10)의 상면에는 기판(10)의 평활성과 불순 원소의 침투를 차단하기 위하여 버퍼층(11)이 구비될 수 있다. 상기 버퍼층(11)은 SiO2 및/또는 SiNx 등을 사용하여, PECVD(plasma enhanced chemical vapor deosition)법, APCVD(atmospheric pressure CVD)법, LPCVD(low pressure CVD)법 등 다양한 증착 방법에 의해 증착될 수 있다.
상기 반도체층(12)은 비정질 실리콘을 먼저 증착한 후 이를 결정화한 다결정 실리콘으로 구성될 수 있다. 비정질 실리콘은 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다.
반도체층(12) 상에 제1 도전층(13)이 증착된다. 제1 도전층(13)은 N형 또는 P형 불순물이 포함된 비정질 실리콘을 증착하여 열처리함으로써 형성될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며 도전성 물질이면 어느 것이든 무방하다.
도 2를 참조하면, 도 1의 구조물 상부에 도포된 감광제(photoresist)를 프리 베이킹(pre-baking) 또는 소프트 베이킹(soft baking)으로 용제를 제거한 감광막(P1)(photoresit layer)을 형성한 후, 감광막(P1)을 패터닝하기 위하여 소정 패턴이 그려진 제1마스크(M1)를 준비하여 기판(10)에 정렬한다.
제1마스크(M1)는 광투과부(M11), 광차단부(M12) 및 반투과부(M13)를 구비한하프톤 마스크(half-tone mask)로 구비된다. 광투과부(M1)는 소정 파장대의 광을 투과시키고, 광차단부(M12)는 조사되는 광을 차단하며, 반투과부(M13)는 조사되는 광의 일부만 통과시킨다.
상기 도면에 도시된 하프톤 마스크(M1)는, 마스크의 각 부분의 기능을 개념적으로 설명하기 위한 개념도이며, 실제로는 상기와 같은 하프톤 마스크(M1)는 석영(Qz)과 같은 투명 기판 상에 소정 패턴으로 형성될 수 있다. 이때, 광차단부(M12)는 석영 기판 상에 Cr또는 CrO2 등의 재료로 패턴닝하여 형성되고, 반투과부(M13)는 Cr, Si, Mo, Ta, Al 가운데 적어도 하나 이상의 물질을 이용하여, 그 조성 성분의 비 또는 두께를 조절함으로써 조사되는 광의 광투과율을 조절할 수 있다.
위와 같은 패턴이 그려진 제1 마스크(M1)를 기판(10)에 정렬하여 감광막(P1)에 소정 파장대의 광을 조사하여 노광을 실시한다.
도 3을 참조하면, 감광된 부분의 감광막(P1)을 제거하는 현상 과정을 거친 후, 잔존하는 감광막의 패턴이 개략적으로 도시되어 있다. 본 실시예에서는 감광된 부분이 제거되는 포지티브 감광제(positive-PR)가 사용되었지만, 본 발명은 이에 한정되지 않고 네가티브 감광제(negative-PR)가 사용될 수 있음은 물론이다.
상기 도면을 참조하면, 하프톤 마스크(M1)의 광투과부(M11)에 대응하는 감광막 부분(P11)은 제거되고, 광차단부(M12)에 대응하는 감광막 부분(P12), 및 반투과부(M13)에 대응하는 감광막 부분(P13)이 남아있다. 이때, 반투과부(M13)에 대응하는 감광막 부분(P13)의 두께는 광차단부(M12)에 대응하는 감광막 부분(P12)의 두께보다 얇으며, 이 감광막의 두께(P13)는 반투과부(M13) 패턴을 구성하는 물질의 성분비 또는 두께로 조절할 수 있다.
이들 감광막 패턴들(P12)을 마스크로 이용하여, 식각 장비로 상기 기판(10) 상의 반도체층(12), 제1 도전층(13)을 식각한다. 이때, 감광막이 없는 부분(P11)의 구조물이 가장 먼저 식각되고, 감광막의 일부 두께가 식각된다. 이때, 상기 식각 과정은 습식 식각 및 건식 식각 등 다양한 방법으로 수행가능하다.
도 4를 참조하면, 1차 식각 공정이 진행되는 동안, 감광막이 없는 부분(P11)의 도 3의 반도체층(12), 제1도전층(13)은 식각되었다. 그리고, 도 3의 반투과부(M13)에 대응하는 감광막 부분(P13)은 식각되었지만 그 하부 구조물은 그대로 남아있다. 한편, 광차단부(M12)에 대응하는 감광막 부분(P12)은 1차 식각에도 일부가 남아 있으며, 이를 마스크로 하여 2차 식각을 진행한다.
도 5를 참조하면, 2차 식각 공정에 의해, 1차 식각 공정 후 잔존하던 감광막 부분(P12) 및 반투과부(M13)에 대응되는 영역에 남아있던 구조물 중 일부인 제1 도전층(13) 이 모두 식각되었다. 전자는 커패시터의 제1 하부전극(31-1) 및 제1 상부전극(31-2)이 되고, 후자는 TFT의 활성층(21)이 된다.
TFT의 활성층(21) 및 커패시터의 제1 하부전극(31-1)과 제1 상부전극(31-2)은 동일 구조물 상에서 동일한 하나의 마스크(M1)를 이용하여 동시에 패터닝되었기 때문에, TFT의 활성층(212)과 커패시터의 제1 하부전극(31-1)은 동일물질로 구성되며 동일층에서 형성된다. 또한, 동일한 하나의 마스크(M1)로 동시에 패터닝되었기 때문에, 커패시터의 제1 하부전극(31-1)과 제1 상부전극(31-2)이 만드는 단부의 형상은 일치한다.
도 6을 참조하면, 제1 마스크 공정의 결과인 도 5의 구조물 상에 제1 절연층(14), 제2 도전층(15) 및 제3 도전층(16)을 순차로 증착하고, 그 위에 제2 감광막(P2)을 형성한 후, 제2 마스크(M2)를 기판(10)에 정렬한다.
제1 절연층(14)은 SiNx 또는 SiOx 등과 같은 무기 절연막을 PECVD법, APCVD법, LPCVD법 등의 방법으로 증착할 수 있다. 제1 절연층(14)의 일부는 TFT의 활성층(21)과 게이트 하부전극(21-1) 사이에 개재되어 TFT(2)의 게이트 절연막 역할을 하고, 커패시터(3)의 제1 상부전극(31-2)과 제2 하부전극(32-1) 사이에 개재되어 커패시터(3)의 제1 유전체층 역할을 하게 된다.
제2도전층(15)은 ITO, IZO, ZnO, 또는 In2O3와 같은 투명 물질 가운데 선택된 하나 이상의 물질을 포함할 수 있다. 이와 같은 제2 도전층(15)은 후술할 평판 표시 장치 화소 하부전극(42-1), TFT의 게이트 하부전극(22-1) 및 커패시터의 제2하부전극(32-1)이 된다. 한편, 본 실시예에서는 제2 도전층(15)이 하나의 층으로 형성되지만, 본 발명은 이에 한정되지 않고 다층의 도전물질이 형성될 수 있다. 즉, 본 실시예와 같은 투명 물질로만 화소 전극(42)을 형성하는 경우에는 화상이 기판(10) 측으로 구현되는 배면 발광의 표시 장치에 사용될 수 있지만, 화상이 기판(10)의 반대 측으로 구현되는 전면 발광의 표시 장치의 경우에는 상기 제2 도전층을 다층으로 형성하여, 예를 들어, 반사 성질을 가지는 도전 물질을 먼저 증착한 후, 본 실시예와 같은 투명 도전 물질을 증착하는 방식으로 반사막을 형성할 수 있으며, 두 개의 층뿐만 아니라, 필요에 따라서는 그 이상의 다층으로 증착할 수 있음은 물론이다.
제3 도전층(16)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, Mo, Ti, W, MoW, Al/Cu 가운데 선택된 하나 이상의 물질을 포함할 수 있다. 이와 같은 제 3도전층(16)은 후술할 평판 표시 장치 화소 상부전극(42-2), TFT의 게이트 상부전극(22-2) 및 커패시터의 제2 상부전극(32-2)이 된다.
제2마스크(M2)는 소정 패턴의 광투과부(M21) 및 광차단부(M22a, M22b, M22c)를 구비한다. 위와 같은 패턴이 그려진 제2마스크(M2)를 기판(10)에 정렬하여 감광막(P2)에 소정 파장대의 광을 조사한다.
도 7을 참조하면, 제2 마스크(M2)의 광투과부(M21)에 대응하는 감광막 부분(P21)은 제거되고, 광차단부(M22a, M22b, M22c)에 대응하는 감광막 부분(P22a, P22b, P22c)은 남아있다.
이들 감광막 패턴들(P22a, P22b, P22c)을 마스크로 이용하여, 식각 장비로 제2 도전층(15) 및 제3 도전층(16)을 식각한다. 이때, 상기 식각 과정은 습식 식각 및 건식 식각 등 다양한 방법으로 수행가능하다.
도 8을 참조하면, 제2 마스크 공정에 의한 식각 공정이 진행된 후에 기판(10) 상에 형성된 구조물이 도시되어 있다. 감광막이 없는 부분(P21)의 제2 도전층(15)과 제3 도전층(16)은 식각되었다. 감광막이 남아있던 부분(P22a, P22b, P22c) 중 게이트 전극(22)은 TFT의 활성층(21)의 가운데 영역에 대응되도록 패터닝된다. 이와 같은 게이트 전극(22)의 패턴을 마스크로 하여, TFT 활성층(21)의 가장자리에 N 또는 P불순물을 도핑한다.
도 9를 참조하면, 제2 마스크 공정에 의한 식각 공정 및 이온 도핑 공정 후의 구조물 형상이 도시되어 있다.
이온 도핑에 의해 형성된 소스 및 드레인 영역(21a, 21b)과 채널 영역(21c)을 포함하는 TFT의 활성층(21), TFT의 채널 영역(21c)에 대응되는 위치에 형성된 2층 구조의 게이트 전극(22), 2층 구조의 커패시터 제2 전극(32) 및 2층 구조의 화소전극(42)이 형성되어 있다.
상기 도면을 참조하면, 화소 전극(42), TFT의 게이트 전극(22) 및 커패시터의 제2 전극(32)이 동일 구조물 상에서 하나의 마스크(M2)를 이용하여 동시에 패터닝되었기 때문에, 화소 하부전극(42-1), TFT의 게이트 하부전극(22-1) 및 커패시터의 제2 하부전극(32-1)은 동일층에서 동일물질로 형성되고, 화소 상부전극(42-2), TFT의 게이트 상부전극(22-2) 및 커패시터의 제2 상부전극(32-2)은 동일층에서 동일물질로 형성된다. 또한, 화소 하부전극(42-1)과 화소 상부전극(42-2)의 단부, 게이트 하부전극(22-1)과 게이트 상부전극(22-2)의 단부, 및 커패시터 제2 하부전극(32-1)과 제2 상부전극(32-2)의 단부는 동일한 식각면을 가질 수 있다.
도 10을 참조하면, 제2 마스크 공정 결과인 도 9의 구조물 상에 제2 절연층(17)을 형성하고, 그 위에 제3 감광막(P3)을 형성한 후, 기판(10) 상에 제3마스크(M3)를 정렬한다.
제2 절연층(17)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로 스핀 코팅 등의 방법으로 형성된다. 제2 절연층(17)은 충분한 두께로 형성되어, 예컨대 전술한 제1 절연층(14)보다 두껍게 형성되어, TFT의 게이트 전극(22)과 후술할 소스/드레인 전극(24a, 24b) 사이의 층간 절연막 역할을 수행한다. 한편, 제2 절연층(17)은 상기와 같은 유기 절연 물질뿐만 아니라, 전술한 제1 절연층(14)과 같은 무기 절연 물질로 형성될 수 있으며, 유기 절연 물질과 무기절연 물질을 교번하여 형성할 수도 있다.
제3마스크(M3)는 소스/드레인 영역(21a, 21b)의 일부 영역 및 화소 전극(42)의 가장자리 일부 영역에 대응하는 광투과부(M31a, M31b, M31c)와 광차단부(M32) 패턴을 구비한다. 위와 같은 패턴이 구비된 제3 마스크(M3)를 기판(10)에 정렬하여 감광막(P3)에 노광을 실시한다.
도 11을 참조하면, 감광된 부분의 감광막(P3)이 제거된 후, 잔존하는 감광막 패턴을 마스크로 하여 식각한 후의 평판 표시 장치가 개략적으로 도시되어 있다. 소스/드레인 영역(21a, 21b)의 일부 영역 및 화소 상부전극(42-2)의 가장자리 일부 영역에 대응되는 영역을 노출시키는 개구들(23a, 23b, 23c)이 형성된다. 이들 개구들(23a, 23b, 23c) 중, 소스/드레인 영역(21a, 21b)의 일부 영역에 형성된 개구(23a, 23b)는 소위 콘택홀(contact hole)로 불리고, 화소 상부전극(42-2)의 가장자리 일부 영역에 대응되는 영역에 형성된 개구(24c)는 소위 비어홀(via hole)로 명명되지만, 본 발명의 사상이 이러한 명칭에 구속되는 것은 아니다.
도 12를 참조하면, 제3 마스크 공정 결과인 도 11의 구조물 상에 제4 도전층(18)을 형성하고, 그 위에 제4 감광막(P4)을 형성한 후, 기판(10) 상에 제4 마스크(M4)를 정렬한다.
제4 도전층(18)은 전술한 제2 도전층(15) 또는 제3 도전층(16)과 동일한 도전 물질 가운데 선택할 수 있으며, 이에 한정되지 않고 다양한 도전 물질들로 형성될 수 있다. 또한, 상기 도전 물질은 전술한 개구들(23a, 23b, 23c)을 충진할 수 있을 정도로 충분한 두께로 증착된다.
제4 마스크(M4)는 광투과부(M41), 광차단부(M42a, M42b)를 구비한다. 이와 같은 패턴을 구비한 마스크(M4)를 이용하여, 감광막(P4)을 노광 및 현상 한 후, 잔존하는 감광막 패턴을 마스크로 하여 식각 공정을 진행한다.
도 13을 참조하면, 제4 마스크 공정의 결과로, 제2 절연층(17) 상에 콘택홀(23a, 23b)을 통하여 소스/드레인 영역(21a, 21b)과 접속하는 소스/드레인 전극(24a, 24b)이 형성된다. 또한, 상기 소스/드레인 전극(24a, 24b) 중 하나의 전극(본 실시예의 경우, 24b)은 화소 상부전극(42-2)의 가장자리 영역의 일부 연결된 비어홀(23c)를 통하여 화소 상부전극(42-2)과 접속하도록 형성된다.
도 14를 참조하면, 제4마스크 공정 결과인 도 13의 구조물 상에 제3 절연층(19)을 형성한 후, 기판(10) 상에 제5 마스크(M5)를 정렬한다.
제3 절연층(19)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로 스핀 코팅 등의 방법으로 형성될 수 있다. 한편, 제3 절연층(19)은 상기와 같은 유기 절연 물질뿐만 아니라, 전술한 제1 절연층(14) 및 제2 절연층(15)과 같은 무기 절연 물질로 형성될 수 있음은 물론이다. 이와 같은 제3 절연층(19)은, 제5 마스크(M5)를 사용한 식각 공정 후, 후술할 유기 발광 표시 장치(1)의 화소 정의막(pixel define layer: PDL)(43) 역할을 하게 된다.
제5 마스크(M5)는 화소 전극(42)에 대응하는 위치에 광투과부(M51)가 형성되고, 나머지 부분에는 광차단부(M52)가 형성된다.
도 15를 참조하면, 도 14의 식각 공정에 의해, 광투과부(M51)에 대응되는 영역의 제2 절연층(17), 제3 절연층(19), 및 화소 상부전극(42-2)이 식각되어, 화소 하부전극(42-1)이 노출된다. 상기 식각 과정에서 형성된 개구(44) 주변의 화소 상부전극(42-2)의 가장자리에는 제2 절연층(17) 및 제3 절연층(19)이 순차로 적층된 형상을 띄게 된다. 이때, 개구(44)를 따라 소정의 두께로 형성된 제3 절연층(19)은 화소 전극(42)의 가장자리와 후술할 대향 전극(47) 사이의 간격을 넓혀, 화소 전극(42)의 가장자리에 전계가 집중되는 현상을 방지함으로써 화소 전극(415)과 대향 전극(419) 사이의 단락을 방지하는 화소 정의막(43) 역할을 수행한다.
도 16을 참조하면, 노출된 화소 하부전극(42-1) 및 화소 정의막(43) 상에 유기 발광층(45)을 포함하는 중간층(46), 및 대향 전극(47)이 형성된다.
유기 발광층(45)은 화소 전극(42)과 대향 전극(47)의 전기적 구동에 의해 발광한다. 유기 발광층(45)은 저분자 또는 고분자 유기물이 사용될 수 있다.
저분자 유기물로 형성되는 경우, 중간층(46)은 유기 발광층(45)을 중심으로 화소 전극(42)의 방향으로 홀 수송층(hole transport layer: HTL) 및 홀 주입층(hole injection layer :HIL) 등이 적층되고, 대향 전극(47) 방향으로 전자 수송층(electron transport layer: ETL) 및 전자 주입층(electron injection layer: EIL) 등이 적층된다. 이외에도 필요에 따라 다양한 층들이 적층될 수 있다. 이때, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘(N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯하여 다양하게 적용 가능하다.
한편, 고분자 유기물로 형성되는 경우에는, 중간층(46)은 유기 발광층(45)을 중심으로 화소 전극(42) 방향으로 홀 수송층(HTL)만이 포함될 수 있다. 홀 수송층(HTL)은 폴리에틸렌 디히드록시티오펜 (PEDOT: poly-(2,4)-ethylene-dihydroxy thiophene)이나, 폴리아닐린(PANI: polyaniline) 등을 사용하여 잉크젯 프린팅이나 스핀 코팅의 방법에 의해 화소 전극(42) 상부에 형성할 수 있다. 이때 사용 가능한 유기 재료로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등의 고분자 유기물을 사용할 수 있으며, 잉크젯 프린팅이나 스핀 코팅 또는 레이저를 이용한 열전사 방식 등의 통상의 방법으로 컬러 패턴을 형성할 수 있다.
유기 발광층(45)을 포함한 중간층(46) 상에는 공통 전극으로 대향 전극(47)이 증착된다. 본 실시예에 따른 유기 발광 표시 장치(1)의 경우, 화소 전극(42)은 애노드 전극으로 사용되고, 대향 전극(47)은 캐소드 전극으로 사용된다. 물론 전극의 극성은 반대로 적용될 수 있음은 물론이다.
유기 발광 표시 장치(1)가 기판(10)의 방향으로 화상이 구현되는 배면 발광형(bottom emission type)의 경우, 화소 전극(42)은 투명전극이 되고 대향 전극(47)은 반사 전극이 된다. 이때 반사 전극은 일함수가 적은 금속, 예를 들자면, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF/Ca, LiF/Al, 또는 이들의 화합물을 얇게 증착할 수 있다.
한편, 상기 도면에는 도시되지 않았지만, 대향 전극(47) 상에는 외부의 수분이나 산소 등으로부터 유기 발광층(45)을 보호하기 위한 밀봉 부재(미도시) 및 흡습제(미도시) 등이 더 구비될 수 있다.
상술한 본 실시예에 따른 유기 발광 표시 장치 및 제조 방법은, 전반적으로 적은 개수의 마스크를 이용하여 표시 장치를 제조할 수 있기 때문에, 마스크 개수의 저감에 따른 비용 절감, 및 제조 공정의 단순화와 이로 인한 비용 절감을 실현할 수 있다.
한편, 상기와 같은 적은 수의 마스크를 이용하기 위하여 하프톤 마스크를 사용하는 공정을 도입하였다 하더라도, 하프톤 마스크를 최소한(1회)으로 이용하기 때문에, 하프톤 마스크 사용으로 인한 비용증가를 최소화할 수 있다.
또한, 화소 전극이 유기 발광층을 형성하기 직전까지 제2 절연층 및 제3 절연층에 의해 보호되다가 유기 발광층 형성 직전 단계에서 노출 때문에, 화소 전극이 노출된 상태에서 후속공정이 진행되는 일반적인 표시 장치에 비하여 픽셀 전극의 손상이 방지된다.
1: 유기 발광 표시 장치 2: 박막 트랜지스터
3: 커패시터 4: 유기 발광 소자
10: 기판 11: 버퍼층
12: 반도체층 13: 제1 도전층
14: 제1 절연층 15: 제2 도전층
16: 제3 도전층 17: 제2 절연층
18: 제4 도전층 19: 제3 절연층
21: 활성층 22: 게이트 전극
24a, 24b: 소스/드레인 전극 31: 커패시터의 제1 전극
32: 커패시터의 제2 전극 42: 화소 전극
43: 화소 정의막 45: 유기 발광층
46: 중간층 47: 대향 전극
3: 커패시터 4: 유기 발광 소자
10: 기판 11: 버퍼층
12: 반도체층 13: 제1 도전층
14: 제1 절연층 15: 제2 도전층
16: 제3 도전층 17: 제2 절연층
18: 제4 도전층 19: 제3 절연층
21: 활성층 22: 게이트 전극
24a, 24b: 소스/드레인 전극 31: 커패시터의 제1 전극
32: 커패시터의 제2 전극 42: 화소 전극
43: 화소 정의막 45: 유기 발광층
46: 중간층 47: 대향 전극
Claims (20)
- 채널 영역, 소스 및 드레인 영역을 포함하는 TFT의 활성층;
상기 활성층과 동일층에 형성된 커패시터의 제1 하부전극과, 상기 제1 하부전극 상에 직접 형성된 커패시터의 제1 상부전극;
상기 활성층과 상기 제1 상부전극 상에 형성된 제1 절연층;
상기 제1 절연층 상에 형성되고, 상기 채널 영역에 대응되는 영역에 위치하는 게이트 전극;
상기 게이트 전극과 동일층에 형성된 커패시터의 제2 전극;
상기 게이트 전극 및 상기 제2 전극과 동일층에 형성된 화소 전극;
상기 게이트 전극 및 상기 제2 전극 상에 형성되고, 상기 소스 및 드레인 영역을 노출시키는 콘택홀을 포함하는 제2 절연층;
상기 제2 절연층 상에 형성되고 상기 콘택홀을 통해 상기 소스 및 드레인 영역에 각각 접속하는 소스 및 드레인 전극;
상기 소스 및 드레인 전극을 덮으며 상기 제2 절연층 상에 형성되고, 상기 제2 절연층과 동일한 식각면을 가지며 상기 화소 전극을 노출시키는 화소 정의막;을 포함하는 평판 표시 장치. - 제1항에 있어서,
상기 활성층 및 상기 제1 하부전극은 다결정 실리콘을 포함하는 평판 표시 장치. - 제1항에 있어서,
상기 제1 상부전극은 이온 불순물이 도핑된 실리콘을 포함하는 평판 표시 장치. - 제1항에 있어서,
상기 화소 전극, 상기 게이트 전극 및 상기 제2 전극은 동일 물질을 포함하는 평판 표시 장치. - 제1항에 있어서,
상기 화소 전극은 투명 도전물을 포함하는 화소 하부전극과, 상기 화소 화부전극 상부 가장자리에 위치하는 화소 상부전극을 포함하는 평판 표시 장치. - 제5항에 있어서,
상기 화소 하부전극과 상기 화소 상부전극 단부의 식각면이 일치하는 평판 표시 장치. - 제5항에 있어서,
상기 게이트 전극은 상기 화소 하부전극과 동일물질을 포함하는 게이트 하부전극과, 상기 화소 상부전극과 동일물질을 포함하는 게이트 상부전극을 포함하는 평판 표시 장치. - 제7항에 있어서,
상기 게이트 하부전극과 상기 게이트 상부전극 단부의 식각면이 일치하는 평판 표시 장치. - 제5항에 있어서,
상기 커패시터의 제2 전극은 상기 화소 하부전극과 동일물질을 포함하는 제2 하부전극과, 상기 화소 상부전극과 동일물질을 포함하는 제2 상부전극을 포함하는 평판 표시 장치. - 제9항에 있어서,
상기 제2 하부전극과 상기 제2 상부전극 단부의 식각면이 일치하는 평판 표시 장치. - 제1항에 있어서,
상기 제1 하부전극과 상기 제1 상부전극 단부의 식각면이 일치하는 평판 표시 장치. - 제1항에 있어서,
상기 화소 전극 상에 위치하고 유기 발광층을 포함하는 중간층, 및 상기 중간층 상에 위치하는 대향 전극을 더 포함하고, 상기 제2 절연층의 식각면은 상기 중간층과 직접 접하는 평판 표시 장치. - 제1항에 있어서,
상기 제2 절연층을 사이에 두고, 상기 커패시터의 제2 전극 상에 형성되며, 상기 소스 및 드레인 전극과 동일물질로 형성된 커패시터의 제3 전극을 더 포함하는 평판 표시 장치. - 기판 상에 반도체층 및 제1 도전층을 순차로 형성하고, 상기 반도체층 및 제1 도전층을 패터닝하여 상기 반도체층을 포함하는 TFT의 활성층과, 상기 반도체층 및 제1 도전층을 포함하는 커패시터의 제1 하부전극 및 제1 상부전극을 형성하는 제1 마스크 공정;
상기 제1 마스크공정의 결과물 상에 제1 절연층, 제2 도전층 및 제3 도전층을 순차로 형성하고, 상기 제2 도전층 및 제3 도전층을 패터닝하여 상기 제2 도전층 및 제3 도전층을 포함하는 화소 전극, 게이트 전극, 및 커패시터의 제2 전극을 형성하는 제2 마스크 공정;
상기 제2 마스크 공정의 결과물 상에 제2 절연층을 형성하고, 상기 제2 절연층을 패터닝하여 상기 활성층 일부를 노출시키는 콘택홀을 형성하는 제3 마스크 공정;
상기 제3 마스크 공정의 결과물 상에 제4 도전층을 형성하고, 상기 제4 도전층을 패터닝하여 상기 콘택홀을 통해 상기 활성층과 접속하는 소스 및 드레인 전극을 형성하는 제4 마스크 공정; 및
상기 제4 마스크 공정의 결과물 상에 제3 절연층을 형성하고, 상기 제2 절연층 및 제3 절연층을 동시에 패터닝하여 상기 화소 전극을 노출시키는 제5 마스크 공정;을 포함하는 평판 표시 장치의 제조 방법. - 제14항에 있어서,
상기 제1 마스크 공정은 상기 활성층에 대응하는 위치에 반투과부를 포함하는 하프톤(halftone) 마스크로 수행하는 평판 표시 장치의 제조 방법. - 제14항에 있어서,
상기 제1마스크 공정에서, 상기 제1 도전층은 이온 불순물이 도핑된 실리콘으로 형성되는 평판 표시 장치의 제조 방법. - 제14항에 있어서,
상기 제2마스크 공정 후, 상기 게이트 전극을 셀프-얼라인(self-align) 마스크로 하여, 상기 활성층의 가장 자리에 이온 불순물을 도핑하는 단계를 더 포함하는 평판 표시 장치의 제조 방법. - 제14항에 있어서,
상기 제5 마스크 공정의 결과물 상에 유기 발광층을 포함하는 중간층을 형성하는 단계, 및 상기 중간층 상에 대향 전극을 형성하는 단계를 더 포함하는 평판 표시 장치의 제조 방법. - 제18항에 있어서,
상기 중간층은 상기 제2 절연층과 제3 절연층이 형성하는 식각면에 동시에 접하며 형성되는 평판 표시 장치의 제조 방법. - 제14항에 있어서,
제4 마스크 공정에서, 제4 도전층으로 상기 커패시터의 제2 전극 상에 커패시터의 제3 전극을 더 형성하는 평판 표시 장치의 제조 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160081100A (ko) * | 2014-12-30 | 2016-07-08 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치의 제조 방법 및 상기 제조 방법에 의해 제조된 유기 발광 표시 장치 |
-
2011
- 2011-07-29 KR KR1020110076174A patent/KR20110103904A/ko not_active Application Discontinuation
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| KR20160081100A (ko) * | 2014-12-30 | 2016-07-08 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치의 제조 방법 및 상기 제조 방법에 의해 제조된 유기 발광 표시 장치 |
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