KR20010029824A - Ｅｌ 표시장치 및 그 구동 방법과, 그 ｅｌ 표시장치를구비한 전자장치 - Google Patents

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Abstract

선명한 다중 계조 컬러 표시를 할 수 있는 EL 표시 장치와 그 EL 표시 장치를 구비한 전자 장치를 제공한다. 본 발명에서는 화소(104)에 배치된 EL 소자(109)의 발광 및 발광 중단이 시간에 의해 제어되는 시분할 구동 방법에 따라 계조 표시를 실행하여 전류 제어 TFT(108)의 특성 곡선의 가변성에 의한 영향을 배제시킨다. 그러한 방법을 사용할 경우, 특정의 결정 구조로 되고 극히 높은 동작 속도를 보이는 실리콘 막을 채용한 TFT에 의해 데이터 신호 측 구동 회로(102) 및 게이트 신호 측 구동 회로(103)를 형성한다.

Description

ＥＬ 표시장치 및 그 구동 방법과, 그 ＥＬ 표시장치를 구비한 전자장치{EL display device, driving method thereof, and electronic equipment provided with the EL display device}
본 발명은 기판 상에 반도체 디바이스(즉, 반도체 박막으로 이루어진 디바이스)를 구성함으로써 형성되는 전계 발광(EL; electro- luminescence) 표시 장치 및 그러한 EL 표시 장치를 표시 패널(표시 부분)로서 사용하는 전자 설비(전자 장치)에 관한 것이다.
기판 상에 TFT(박막 트랜지스터; thin film transistor)를 형성하는 기술은 근년에 들어 급격히 진전되어 왔는데, 그러한 기술을 액티브 매트릭스형 표시 장치에 적용하려는 개발이 진행 중에 있다. 특히, 폴리실리콘 막은 비결정 실리콘 막을 사용하는 종래의 TFT보다 더 높은 전계 효과 이동도)를 나타내고 고속으로 동작될 수 있다. 그에 따라, 종래에는 화소가 기판의 외부에 배치된 구동(driving) 회로에 의해 제어되었지만, 이제는 화소가 형성되어 있는 바로 그 기판 상에 형성된 구동 회로에 의해 화소를 제어하는 것이 가능하게 되었다.
액티브 매트릭스형 표시 장치는 각종의 회로 및 소자를 동일한 기판 상에 구성함으로써 예컨대 제조 비용의 절감, 표시 장치의 소형화, 생산성의 향상 및 단위 시간당 처리량의 증대와 같은 여러 장점을 얻을 수 있기 때문에 각광을 받고 있다.
종래, 액티브 매트릭스형 EL 표시의 화소는 일반적으로 도 3에 도시된 바와 같이 구성되었다. 도 3에서는 도면 부호 "301"이 스위칭 소자로서의 기능을 하는 TFT(이후로 스위칭 TFT로서 지칭됨)를 지시하고 있고, 도면 부호 "302"가 EL 소자(303)에 공급되는 전류를 제어하는 소자(전류 제어 소자)로서의 기능을 하는 TFT(이후로 전류 제어 TFT로서 지칭됨)를 지시하고 있으며, 도면 부호 "304"가 커패시터(커패시턴스 저장 장치)를 지시하고 있다. 스위칭 TFT(301)는 게이트 배선 라인(305) 및 소스 배선 라인(306)에 접속된다. 전류 제어 TFT(302)의 드레인은 EL 소자(303)에 접속되고, 전류 제어 TFT(302)의 소스는 전류 공급 라인(307)에 접속된다.
게이트 배선 라인(305)이 선택되면, 스위칭 TFT(301)의 게이트가 열려서 소스 배선 라인(306)의 데이터 신호가 커패시터(304)에 저장되고, 전류 제어 TFT(302)의 게이트가 열린다. 스위칭 TFT(301)의 게이트가 닫힌 후에는 전류 제어 TFT(302)의 게이트가 커패시터(304)에 저장된 전하에 의해 열린 채로 유지된다. 그 사이의 시간 동안 EL 소자(303)의 발광이 이루어진다. EL 소자(303)의 발광량은 흐르는 전류의 양에 따라 변하게 된다.
그 경우, EL 소자(303)에 공급되는 전류의 양은 전류 제어 TFT(302)의 게이트 전압에 의해 제어된다. 그것은 도 4에 예시되어 있다.
도 4A는 전류 제어 TFT의 트랜지스터 특성을 나타내는 그래프이다. 도면 부호 "401"은 Id-Vg 특성 곡선(또는 Id-Vg 곡선)으로서 지칭된다. 그 그래프로부터 임의의 게이트 전압에 대응하여 흐르는 전류를 알 수 있다.
통상적으로, EL 소자가 구동될 때에는 Id-Vg 특성 곡선의 점선(4020으로 나타낸 영역이 사용된다. 점선(402)의 영역을 포함하는 확대도가 도 4B에 도시되어 있다.
도 4B에서, 사선으로 나타낸 영역은 한계치 이하 영역으로서 지칭된다. 실제로, 그것은 게이트 전압이 스레시홀드 전압(Vth)에 가깝거나 그 미만인 영역을 지시하는 것이다. 그 영역에서는 드레인 전류가 게이트 전압의 변화에 따라 지수 함수적으로 변한다. 그러한 영역을 사용하여 게이트 전압에 의해 전류를 제어하게 된다.
스위칭 TFT(301)가 열림으로써 화소에 입력된 데이터 신호는 우선 커패시터(304)에 저장되고, 그 데이터 신호는 바로 전류 제어 TFT(302)의 게이트 전압으로서 작용한다. 그 경우, 게이트 전압에 대한 드레인 전류는 도 4A에 도시된 Id-Vg 특성 곡선에 따라 일대일로 결정된다. 즉, 주어진 전류는 데이터 신호에 대응하여 EL 소자(303)를 통해 흐르고, EL 소자(303)는 전류의 양에 대응하는 발광량으로 발광을 하게 된다.
EL 소자의 발광량은 전술된 바와 같이 데이터 신호에 의해 제어되고, 그에 의해 계조(gradation; 농담 조절) 표시가 실행된다. 예컨대, 스위칭 TFT(301)의 Id-Vg 특성 곡선이 동일한 계조 레벨을 표시하는 인접 화소의 스위칭 TFT의 Id-Vg 특성 곡선과는 상이하다고 가정하기로 한다(즉, 전체적으로 플러스 또는 마이너스 쪽으로 시프트가 이루어짐).
그러한 상황에서는 양자의 스위칭 TFT의 드레인 전류가 비록 가변성(variability)의 레벨에 의존하여 달라질 수는 있겠지만 서로 상이하게 되므로, 각각의 화소의 전류 제어 TFT에는 상이한 게이트 전압이 인가된다. 환언하면, 각각의 EL 소자를 통해 상이한 전류가 흐르고, 그 결과 상이한 발광량이 방출되어 동일한 계조 레벨의 표시가 실현될 수 없다.
또한, 각각의 화소의 전류 제어 TFT에 동일한 게이트 전압이 인가된다 할지라도, 전류 제어 TFT의 Id-Vg 특성 곡선이 가변적이라면 동일한 드레인 전류가 출력될 수 없다. 아울러, 도 4A로부터 명확히 알 수 있는 바와 같이 드레인 전류가 게이트 전압의 변화에 따라 지수 함수적으로 변화하는 영역이 사용되므로, Id-Vg 특성 곡선이 매우 미세한 정도로 이동될 경우에 동일한 게이트 전압이 인가되더라도 출력될 전류의 양이 크게 다르게 되는 상황이 벌어지게 된다. 그럴 경우, 인접 화소는 EL 소자의 발광량에 있어서 차이를 보이게 된다.
실제로, 스위칭 TFT 및 전류 제어 TFT의 각각의 개별적인 가변성은 상승적으로 작용하여 더욱 혹독한 조건을 유발하게 된다. 전술된 바와 같이, 아날로그 계조 방법은 TFT의 특성 곡선의 가변성에 극히 민감하고, 그것은 종래의 액티브 매트릭스형 EL 표시 장치의 멀티컬러를 실현하는데 장애가 되었다.
본 발명은 전술된 문제점을 고려하여 이루어진 것으로서, 본 발명의 목적은 선명한 멀티컬러 계조 표시를 실행할 수 있는 액티브 매트릭스형 EL 표시 장치를 제공하는 것이다. 본 발명의 또 다른 목적은 그러한 액티브 매트릭스형 EL 표시 장치를 구비한 고성능 전자 장치를 제공하는 것이다.
도 1A 및 도 1B는 EL 표시장치의 구조를 각각 나타낸 도면,
도 2는 EL 표시장치의 구조를 단면도로 나타낸 도면,
도 3은 종래의 EL 표시장치의 화소 부분의 구조를 나타낸 도면,
도 4A 및 도 4B는 아날로그 계조 방법에 사용되는 TFT 특성을 각각 설명하는 도면,
도 5A 내지 도 5E는 EL 표시장치의 제조 단계를 각각 나타낸 도면,
도 6A 내지 도 6D는 EL 표시장치의 제조 단계를 각각 나타낸 도면,
도 7A 내지 도 7D는 EL 표시장치의 제조 단계를 각각 나타낸 도면,
도 8A 내지 도 8C는 EL 표시장치의 제조 단계를 각각 나타낸 도면,
도 9는 EL 표시장치의 화소 부분을 확대도로 나타낸 도면,
도 10은 시분할 계조 방법의 동작 모드를 설명하는 도면,
도 11은 전계 발광 모듈의 외형을 나타낸 도면,
도 12A 및 도 12B는 전계 발광 모듈의 외형을 각각 나타낸 도면,
도 13A 내지 도 13C는 접촉 구조의 제조 단계를 각각 나타낸 도면,
도 14는 EL 표시장치의 화소 부분의 구조를 나타낸 도면,
도 15는 EL 표시장치의 구조를 단면도로 나타낸 도면,
도 16은 EL 표시장치의 화소 부분의 상단 면 구조를 나타낸 도면,
도 17은 EL 표시장치의 화소 부분의 상단 면 구조를 나타낸 도면,
도 18A 내지 도 18E는 전자 장치의 구체적인 예를 나타낸 도면,
도 19A 및 도 19B는 폴리실리콘 막의 전자빔 회절 영상을 각각 나타낸 도면 대체 사진,
도 20A 및 도 20B는 본 발명의 EL 표시장치의 표시 영상의 예를 각각 나타낸 도면 대체 사진.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : 기판
12 : 베이스 막
101 : 화소 부분
102 : 데이터 신호 측 구동 회로
103 : 게이트 신호 측 구동 회로
104 : 화소
105 : 스위칭 TFT
108 : 전류 제어 TFT
109 : EL 소자
112 : 커패시터
113 : 시분할 계조 데이터 신호 발생 회로
본 출원인은 화소 구조를 TFT의 특성 곡선의 가변성에 의한 영향에 둔감하도록 설계하기 위해서는 EL 소자의 발광량이 전류의 제어에 의해 제어되는 아날로그 계조 방법보다는 전류 제어 TFT가 단지 전류의 공급을 위한 스위칭 소자로서만 사용되는 디지털 계조 방법이 더 우수한 것이라고 판단했다.
그로부터, 본 출원인은 액티브 매트릭스형 EL 표시 장치에서의 가장 바람직한 계조 표시 방법은 분할 계조 표시 방법, 보다 구체적으로 시분할(time-division) 방법 하의 계조 표시 방법(이후로, 시분할 계조 또는 시분할 계조 표시로서 지칭됨)이라고 판단했다.
실제로, 시분할 계조 표시는 다음과 같이 실행된다. 본 명세서에서는 8 비트 디지털 구동 방법에 따라 256 계조의 풀 컬러 표시(16,770,000 컬러)가 실행되는 경우를 전제로 하여 설명하기로 한다.
우선, 영상의 1개의 프레임은 8개의 서브 프레임으로 분할된다. 여기에서, 1개의 프레임이란 표시되는 영역의 모든 화소에 데이터가 입력될 때에 해당하는 하나의 사이클을 지칭한다. 통상의 EL 표시 장치의 발진 주파수는 60 ㎐이다. 환언하면, 초당 60 프레임이 형성된다. 예컨대, 영상의 플리컬링(flickering; 명멸)은 초당 프레임의 수가 그 이하로 떨어질 때에 가시적으로 눈에 띄기 시작한다. 1개의 프레임을 다수의 프레임으로 분할함으로써 얻어진 분할된 프레임을 서브 프레임으로서 지칭한다.
1개의 서브 프레임은 어드레스 주기(Ta)와 지속 주기(Ts)로 분할된다. 어드레스 주기란 1개의 서브 프레임 중에 모든 화소에 데이터를 입력하는데 필요한 총 시간이고, 지속 주기(또는 점등 주기)란 EL 소자가 발광하는 동안의 주기이다(도 10을 참조).
여기에서는 제1 서브 프레임을 SF1로서, 제2 서브 프레임으로부터 제8 서브 프레임까지의 나머지 서브 프레임을 SF2 내지 SF8로서 각각 지칭하기로 한다. 한편, SF1 내지 SF8에 대응하는 지속 주기(Ts)를 Ts1 내지 Ts8로서 각각 지칭하기로 한다.
그 경우, 지속 주기는 Ts1:Ts2:Ts3:Ts4:Ts5:Ts6:Ts7:Ts8 = 1:1/2:1/ 4:1/8:1/16:1/32:1/64:1/128로 되도록 조정된다. 그러나, SF1 내지 SF8을 어떠한 순서로 나타나도록 하더라도 상관이 없다. 256 계조간의 바람직한 계조 표시는 지속 주기를 조합함으로써 실행될 수 있다.
우선, 화소의 EL 소자의 상대 전극(상대 전극이란 TFT에 접속되지 않는 전극임을 유의할 것; 통상, 그것은 음극임)에 전압이 인가되지 않은 상태에서는 EL 소자가 발광하지 않는 채로 각각의 화소에 데이터 신호가 입력된다. 그러한 주기가 바로 어드레스 주기로서 정의된다. 모든 화소에 데이터가 입력되어 어드레스 주기가 완료되면, 상대 전극에 전압이 인가되어(선택되어) EL 소자가 발광을 할 수 있게 된다. 그러한 주기가 바로 지속 주기로서 정의된다. 발광이 이루어지는(즉, 화소가 점등되는) 동안의 주기는 Ts1 내지 Ts8 중의 임의의 하나이다. 여기에서는 미리 정해진 화소가 Ts8 동안 점등되는 것으로 가정하기로 한다.
다음으로, 다시 어드레스 주기를 취하면, 모든 신호에 데이터 신호가 입력된 후에 지속 주기에 들어가게 된다. 그 경우, 지속 주기는 Ts1 내지 Ts7 중의 임의의 하나이다. 여기에서는 미리 정해진 화소가 Ts7 동안 점등되는 것으로 가정하기로 한다.
다음으로, 나머지 6개의 서브 프레임에 대해 동일한 동작이 반복되고, 지속 주기를 순차적으로 Ts6, Ts5, …, Ts1의 순서로 설정함으로써 미리 정해진 화소가 각각의 서브 프레임 동안 점등되는 것으로 된다.
8개의 서브 프레임이 나타나면, 1개의 프레밍이 종료된다. 그 경우, 화소의 계조는 지속 주기들을 곱함으로써 제어된다. 예컨대, Ts1 및 Ts2를 선택할 경우에는 완전히 밝은 상태가 100%라는 가정 하에 75%의 밝기가 발현될 수 있고, Ts3, Ts5 및 Ts8을 선택할 경우에는 16%의 밝기가 발현될 수 있다.
이상, 256 계조 표시를 설명하였지만, 다른 계조 표시가 실행될 수도 있다.
n 비트(n은 2 이상의 정수임)의 계조 표시(2n계조 표시)가 실행될 경우, 우선 1개의 프레임이 n개의 서브 프레임(SF1, SF2, SF3, …, SF(n-1), SF(n))으로 분할되는 한편, 그 각각의 서브 프레임이 n 비트의 계조에 대응하게 된다. 1개의 프레임의 분할 개수는 계조가 증가함에 따라 증가하고, 구동 회로도 고주파로 동작되어야 한다.
n개의 서브 프레임은 각각 어드레스 주기(Ta)와 지속 주기(Ts)로 분할된다. 환언하면, 모든 EL 소자에 공통된 상대 전극에 전압이 인가되는지의 여부에 의해 어드레스 주기와 지속 주기가 선택된다.
또한, n개의 서브 프레임의 각각에 대응하는 지속 주기는 Ts1:Ts2:Ts3: …:Ts(n-1):Ts(n) = 20:2-1:2-2: …:2-(n-2):2-(n-1)로 되도록 처리된다(여기에서, SF1, SF2, SF3, …, SF(n-1), SF(n)에 각각 대응하는 지속 시간이 Ts1, Ts2, Ts3, …, Ts(n-1), Ts(n)임).
그러한 상태에서, 임의의 1개의 프레임 중에 순차적으로 화소가 선택되고(엄밀히 말하면, 각각의 화소의 스위칭 TFT가 선택됨), 전류 제어 TFT의 게이트 전극에 미리 정해진 게이트 전압(데이터 신호에 대응하는)이 인가된다. 그 경우, 전류 제어 TFT를 활성화시키는 데이터 신호가 입력된 화소의 EL 소자는 어드레스 주기가 완료된 후에 서브 프레임에 할당된 지속 주기 동안만 발광을 하게 된다. 즉, 미리 정해진 화소가 발광을 하게 된다.
그러한 동작은 n개의 모든 서브 프레임 중에 반복되고, 각각의 화소의 계조는 지속 주기를 곱함으로써 제어된다. 따라서, 임의의 화소에 주목한다면, 그 화소의 계조는 각각의 서브 프레임 중에 그 화소가 얼마나 오랫동안 점등되는지(즉, 지속 주기가 얼마나 오랫동안 지속되는지)에 따라 제어된다.
전술된 바와 같이, 본 발명의 가장 주목할만한 특징은 액티브 매트릭스형 EL 표시 장치에 시분할 계조 표시가 사용된다는 것이다. 그러한 시분할 계조 표시를 실행하려면, 1개의 프레임을 다수의 서브 프레임으로 분할해야 한다. 환언하면, 데이터 신호 측 구동 회로와 게이트 신호 측 구동 회로의 동작 주파수를 전보다 더욱 개선하는 것이 필요하다.
그러나, 종래의 폴리실리콘 막(다결정 실리콘 막으로서도 지칭됨)으로는 그와 같이 고속으로 작동하는 TFT를 제작하는 것이 곤란하다. 동작 주파수는 데이터 신호 측 구동 회로를 다수의 회로로 분할함으로써 감소될 수 있지만, 그와 같이 한다고 해도 만족할만한 결과를 달성할 수는 없다.
따라서, 본 발명에서는 결정 입계의 연속성이 높고 결정의 배향이 단일 방향성인 특수한 결정 구조로 된 실리콘 막을 사용한다. 그러한 막은 TFT의 활성층으로서 사용되고, 그에 의해 TFT가 매우 높은 동작 속도를 나타낼 수 있게 된다. 즉, 그와 같이 높은 동작 속도를 나타내는 TFT를 사용하여 액티브 매트릭스형 EL 표시 장치의 시분할 계조 표시를 실행한다는 것도 역시 본 발명의 특징 중의 하나이다. 이하, 본 발명에 채용되는 실리콘 막으로부터 실험적으로 얻어진 관찰 결과에 관해 설명하기로 한다.
본 발명에 채용되는 실리콘 막은 현미경 하에서 다수의 침상 결정 또는 막대형 결정(이후로 막대 결정으로서 지칭됨)이 모여서 선을 형성하는 결정 구조로 된다. 그러한 결정 구조는 TEM(transmission electron microscope; 투과 전자 현미경)에 따른 관찰로부터 쉽게 확인될 수 있다.
또한, 본 발명에 채용되는 실리콘 막과 관련하여 반점 직경(spot diameter)이 1.35 ㎛인 전자빔 회절 영상을 세밀히 관찰한 결과, 비록 미세한 변동이 있기는 하지만 {1 1 0} 면에 해당하는 회절 반점이 규칙적으로 나타나고, 그로부터 비록 결정 축이 미세한 편차를 보이기는 하지만 {1 1 0} 면이 주 배향 면으로서 되는 것을 확인할 수 있었다.
도 19A는 반점 직경이 1.35 ㎛인 전자빔을 본 발명에 채용되는 실리콘 막 상에 투사함으로써 얻어진 전자빔 회절 영상을 나타낸 것이다. 한편, 도 19B는 동일한 조건에서 종래의 폴리실리콘 막 상에 전자빔을 투사함으로써 얻어진 전자빔 회절 영상을 나타낸 것이다. 각각의 도면에서, 사진의 중심은 전자빔이 투사된 위치(전자빔 투사 지점)이다.
도 19A에서는 {1 1 0} 면에 해당하는 회절 반점이 비교적 규칙적으로 나타나지만, 도 19B에서는 회절 반점이 매우 불규칙적으로 배열된다. 즉, 그 배향 면이 명백히 균일하지 않다. 그러한 전자빔 회절 사진으로부터, 본 발명에 채용되는 실리콘 막이 종래의 폴리실리콘 막과는 즉각적으로 구별되는 것임을 알 수 있다.
도 19A의 전자빔 회절 영상에서는 배향이 {1 1 0}인 단결정 실리콘 웨이퍼의 전자빔 회절 영상과 비교할 때에 {1 1 0} 면에 해당하는 회절 반점이 나타나는 것이 명백하다. 또한, 단결정 실리콘 웨이퍼의 회절 반점은 예리한 반점으로서 보이지만, 본 발명에 채용되는 실리콘 막의 회절 반점은 전자빔의 투사점을 중심으로 한 동심원 상에서 팽창되어 있다.
그것도 역시 본 발명에 채용되는 실리콘 막의 특징이다. {1 1 0} 면은 각각의 결정 입자의 개개의 배향 면이기 때문에, 1개의 결정에 관한 한 단결정 실리콘과 동일한 회절 반점이 얻어질 것임을 예상할 수 있다. 그러나, 그것은 실제로는 다수의 결정 입자의 집단으로서 존재하므로, 각각의 입자가 결정 축을 중심으로 미세하게 회전하게 되고, 그에 따라 각각의 결정 입자가 {1 1 0} 면을 그 자체의 배향 면으로서 설정하고 있음에도 불구하고 결정 입자의 각각에 대응하는 다수의 회절 반점이 동심원 상에 나타나게 되는 것이다. 그러한 지점은 서로 중첩되어 팽창된 것처럼 보이게 된다.
그러나, 각각의 개별 결정 입자는 후술되는 바와 같이 연속성이 매우 탁월한 입계를 형성하기 때문에, 결정 축을 중심으로 한 미세한 회전은 결정성을 파괴하는 요인이 되지 못한다. 따라서, 본 발명에 채용되는 실리콘 막의 전자빔 회절 영상은 배향이 {1 1 0}인 단결정 실리콘 웨이퍼의 전자빔 회절 영상과 차이가 없다고 할 수 있다.
전술된 바로부터, TFT의 활성층으로서 본 발명에 채용되는 실리콘 막은 배향이 {1 1 0}인 것에 해당하는 전자빔 회절 영상을 나타내는 실리콘 막이라고 단언해도 좋을 것이다.
이제, 본 발명에 채용되는 실리콘 막의 입계에 관해 설명하기로 한다. 설명의 편의를 위해 "입계"라는 용어로 설명을 하지만, 그것은 특정의 결정 입자와 그로부터 유도된(또는 파생된) 다른 결정 입자간의 계면으로서 간주될 수도 있다. 여하튼, 본 명세서에서는 전술된 계면의 의미를 포함하는 "입계"라는 용어를 사용하기로 한다.
본 출원인은 HR-TEM(high-resolution transmission electron micro- scope; 고해상도 투과 전자 현미경) 하에서 막대 결정의 접촉에 의해 형성된 입계를 관찰한 결과로부터 입계에 있는 결정 격자에 연속성이 있음을 확인했다. 그것은 관찰된 격자 프린지(fringe)가 입계에서 서로 연속적으로 연결된다는 사실로부터 쉽게 확인될 수 있다.
입계에 있는 결정 격자의 연속성은 입계가 소위 "면 입계"라는 사실로부터 비롯된 것이다. 본 명세서에서의 면 입계의 정의는 "Characteri- zation of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement; Ryuichi Shimokawa and Yutaka Hayashi, Japanese Journal of Applied Physics vol. 27, No. 5, pp. 751-758, 1988"에 등장하는 "면 입계"로부터 유래된 것이다.
전술된 기사에 따르면, 면 입계는 쌍정 입계, 특수한 적층 결함 및 특수한 쌍정 입계를 포함한다. 그러한 면 입계의 특징은 전기적으로 불활성이라는 것이다. 즉, 면 입계는 그것이 입계임에도 불구하고 캐리어의 이동을 방해하는 트랩으로서 기능하지 않기 때문에, 사실상 없는 것으로 간주될 수 있다.
특히, 결정 축(결정면에 수직한 축)이 〈110〉 축일 경우, {211} 쌍정 입계 및 {111} 쌍정 입계는 흔히 Σ3의 등위 입계로서 지칭된다. Σ값은 등위 입계의 일관성의 레벨을 나타내는 지침으로서 사용되는 파라미터이고, 그 Σ값이 떨어질수록 입계의 일관성이 더욱 우수한 것으로 알려져 있다.
본 발명에 채용되는 실리콘 막을 TEM에 의해 관찰한 결과, 거의 모든 입계가 Σ3의 등위 입계인 것으로 입증되었다. 그것은 2개의 쌍정 입자간에 형성되는 입계가 θ= 70.5°일 때에 Σ3의 등위 입계로 된다는 사실로부터 판정된 것인데, 여기에서 θ는 2개의 결정 입자의 면 배향이 {110}일 때에 {111}에 해당하는 격자 프린지에 의해 형성되는 각도이다.
그 경우, θ= 38.9°일 때에는 입계가 Σ9의 등위 입계로 되고, 그러한 입계와 같은 다른 입계도 역시 존재함을 유의해야 할 것이다.
결정 구조(보다 정확히 말하면, 입계의 구조)는 입계에 있는 상이한 2개의 결정 입자가 매우 우수한 일관성으로 서로 연결됨을 보여주고 있다. 환언하면, 결정 격자가 입계에서 연속적으로 정렬되어 있는 구조가 수립되고, 예컨대 결정 결함에 기인하는 트랩 레벨을 형성하기가 매우 어렵게 된다. 따라서, 전술된 것과 같은 결정 구조로 된 반도체 박막은 사실상 입계가 없는 것으로 간주될 수 있다.
TEM 관찰에 의해 확인된 바에 따르면, 본 발명에 따른 실리콘 막이 형성될 때에 순차적인 단계에 걸쳐 700 내지 1150℃로 열처리를 실시함으로써 결정 입자 중에 존재하는 결함(적층 결함 등)이 거의 나타나지 않게 된다. 그것은 열처리 전후에 걸쳐 결함의 수가 현저히 감소된다는 사실로부터 명백히 알 수 있다.
결함의 수의 차이는 전자 스핀 공명 분석(ESR 분석)에 따른 스핀 밀도의 차이로서 나타난다. 현 상태에서는 본 발명에 채용되는 실리콘 막의 스핀 밀도가 적어도 5 ×1017스핀/㎤ 이하(바람직하게는 3 ×1017스핀/㎤ 이하)인 것으로 판명되었다. 그러나, 그러한 측정치는 기존의 측정 장치의 검출 한계에 가까운 것이므로, 실제의 스핀 밀도는 더욱 낮을 것으로 예상된다.
본 발명에 채용되는 실리콘 막에 관해서는 본 출원인에 의해 각각 출원된 1998년 특허 출원 제044659호, 1998년 특허 출원 제152316호, 1998년 특허 출원 제152308호 및 1998년 특허 출원 제152305호에 의해 더욱 상세한 설명이 주어질 수 있다.
실험적으로 본 발명에 채용되는 실리콘 막을 그 활성층으로 한 TFT는 MOSFET에 필적하는 전기 특성을 나타낸다. 본 출원인에 의해 실험적으로 제작된 TFT(활성층의 막 두께가 30 ㎚이고, 게이트 절연막의 막 두께가 100 ㎚임)로부터 다음의 데이터를 얻었다.
(1) 스위칭 성능(온/오프 동작 스위치의 기민성)의 지표인 한계치 이하 계수는 N채널형 TFT 및 P채널형 TFT의 양자에서 모두 60 내지 100 ㎷/decade(전형적으로 60 내지 85 ㎷/decade)이다: 그러한 값은 상당히 작은 것이다.
(2) TFT의 동작 속도의 지표인 전자 전계 효과 이동도(μFE)는 N채널형 TFT에서는 200 내지 650 ㎠/Vs(전형적으로 300 내지 500 ㎠/Vs)이고, P채널형 TFT에서는 100 내지 300 ㎠/Vs(전형적으로 150 내지 200 ㎠/Vs)이다: 그러한 값은 상당히 큰 것이다.
(3) TFT의 구동 전압의 지표인 스레시홀드 전압(Vth)은 N채널형 TFT에서는 -0.5 내지 1.5이고, P채널형 TFT에서는 -1.5 내지 0.5이다: 그러한 값은 상당히 작은 것이다.
전술된 바와 같이, 매우 우수한 스위칭 특성 및 고속 동작 특성을 실현할 수 있음이 확인되고 있다. 또한, 그러한 TFT를 사용하여 실험적으로 제작된 링 발진기(ring oscillator)에서는 최대 약 1 ㎓의 발진 주파수가 얻어졌다. 링 발진기는 다음과 같이 구성된다.
스텝의 수 : 9 스텝;
TFT의 게이트 절연막의 막 두께 : 30 ㎚ 및 50 ㎚;
TFT의 게이트 길이(채널 길이) : 0.6 ㎛.
또한, 실험적으로 시프트 레지스터를 실제 제작하여 동작 주파수를 확인한 결과, 게이트 절연막의 막 두께가 30 ㎚이고, 게이트 길이가 0.6 ㎛이며, 전력 공급 전압이 5 v이고, 스텝의 수가 50인 시프트 레지스터에서 동작 주파수가 100 ㎒인 출력 펄스가 얻어졌다.
전술된 링 발진기 및 시프트 레지스터의 놀라운 데이터는 본 발명에 채용되는 실리콘 막이 활성층으로 된 TFT가 단결정 실리콘을 사용하는 MOSFET에 필적하거나 MOSFEF를 능가하는 동작 성능을 나타냄을 지시하고 있다.
우선, 본 발명의 액티브 매트릭스형 EL 표시 장치의 회로 구조가 도 1A에 도시되어 있다. 도 1A의 액티브 매트릭스형 EL 표시 장치에서는 화소 부분(101), 그 화소 부분의 주위에 배치된 데이터 신호 측 구동 회로(102) 및 게이트 신호 측 구동 회로(103)가 기판 상에 형성된 TFT에 의해 마련되어 있다. 실제로, 데이터 신호 측 구동 회로와 게이트 신호 측 구동 회로는 그 사이에 화소 부분을 개재한 채로 한 쌍의 회로의 형태로 배치될 수도 있다.
데이터 회로 측 구동 회로(102)는 기본적으로 시프트 레지스터(102a), 래치(A)(102b) 및 래치(B)(102c)를 포함한다. 시프트 레지스터(102a)에는 클록 펄스(CK) 및 시작 펄스(SP)가 입력되고, 래치(A)(102b)에는 디지털 데이터 신호가 입력되며, 래치(b)(102C)에는 래치 신호가 입력된다.
본 발명에서 있어서, 화소 부분(101)에 입력되는 데이터 신호는 디지털 신호이고, 전압 계조 표시는 액정 표시 장치에서는 실행되지만 여기에서는 실행되지 않는다. 따라서, "0" 또는 "1"의 정보를 보유한 디지털 신호가 화소 부분(101)에 직접 입력된다.
화소 부분(101)에는 다수의 화소(104)가 매트릭스처럼 배치된다. 도 1B에는 화소(104)의 확대도가 도시되어 있다. 도 1B에서는 도면 부호 "105"가 스위칭 TFT를 지시하고 있다. 스위칭 TFT(105)는 게이트 신호를 입력하게 위한 게이트 배선 라인(106) 및 데이터 신호를 입력하기 위한 데이터 배선 라인(107)(소스 배선 라인으로서도 지칭됨)에 접속된다.
도면 부호 "108"은 전류제어 TFT를 지시하고 있다. 전류 제어 TFT(108)의 게이트는 스위칭 TFT(105)의 드레인에 접속된다. 전류 제어 TFT(108)의 드레인은 EL 소자(109)에 접속되고, 전류 제어 TFT(108)의 소스는 전류 공급 라인(110)에 접속된다. EL 소자(109)는 전류 제어 TFT(108)에 접속된 양극(화소 전극) 및 그 양극에 대응하는 음극으로서 이루어지고, 양극과 음극 사이에는 EL 층이 배치된다. 음극은 주어진 전원 라인(111)에 접속된다.
스위칭 TFT(105)가 비선택 상태(오프 상태)에 있을 때에는 커패시터(112)가 제공되어 전류 제어 TFT(108)의 게이트 전압을 유지한다. 커패시터(112)는 스위칭 TFT(105)의 드레인 및 전류 공급 라인(110)에 접속된다.
전술된 바와 같이 화소 부분에 입력되는 데이터 신호는 시분할 계조 데이터 신호 발생 회로(113)에 의해 발생된다. 그 회로(113)는 아날로그 신호 또는 디지털 신호로 이루어진 비디오 신호(영상 정보를 포함함)를 시분할 계조를 실행하기 위한 디지털 신호로 변환하고, 아울러 시분할 계조 표시에 필요한 타이밍 펄스 등을 발생한다.
전형적으로, 시분할 계조 데이터 신호 발생 회로(113)는 1개의 프레임을 n 비트의 계조에 해당하는 n개(n은 2 이상의 정수임)의 서브 프레임으로 분할하기 위한 수단, n개의 서브 프레임에서 어드레스 주기와 지속 주기를 선택하기 위한 수단 및 지속 주기를 Ts1:Ts2:Ts3: …:Ts(n-1):Ts(n) = 20:2-1;2-2: …:2-(n-2):2-(n-1)로 되도록 설정하기 위한 수단을 포함한다.
시분할 계조 데이터 신호 발생 회로(113)는 본 발명의 EL 표시 장치의 외부에 배치될 수 있다. 그와 같이 되면, 그러한 외부에서 발생된 디지털 데이터 신호가 본 발명의 EL 표시 장치에 입력된다. 그 경우, 본 발명의 EL 표시 장치를 표시 패널로서 구비하는 전자 장치는 본 발명의 EL 표시 장치 및 시분할 계조 데이터 신호 발생 회로를 별개의 구성 요소로서 포함한다.
또한, 시분할 계조 데이터 신호 발생 회로(113)는 예컨대 IC 칩의 형태로 본 발명의 EL 표시 장치 상에 장착될 수 있다. 그와 같이 되면, IC 칩에서 발생된 디지털 데이터 신호가 본 발명의 EL 표시 장치에 입력된다. 그 경우, 본 발명의 EL 표시 장치를 표시 패널로서 구비하는 전자 장치는 시분할 계조 데이터 신호 발생 장치를 포함하는 IC 칩이 일 구성 요소로서 장착되어 있는 본 발명의 EL 표시 장치를 포함한다.
끝으로, 시분할 계조 데이터 신호 발생 장치(113)는 화소 부분(104), 데이터 신호 측 구동 회로(102) 및 게이트 신호 측 구동 회로(103)와 동일한 기판 상에 배치된 TFT에 의해 형성될 수 있다. 그와 같이 되면, 영상 정보를 포함한 비디오 신호가 EL 표시 장치에 입력될 때에 기판 상에서 모든 것이 처리될 수 있다. 물론, 그 경우에 전술된 바와 같이 본 발명에 채용되는 실리콘 막이 활성층으로 되어 있는 TFT에 의해 시분할 계조 데이터 신호 발생 회로를 형성하는 것이 바람직하다. 또한, 그 경우에 본 발명의 EL 표시 장치를 표시 패널로서 구비하는 전자 장치는 시분할 계조 데이터 신호 발생 회로가 EL 표시 장치 자체에 내장되도록 형성된다. 따라서, 전자 장치가 더욱 콤팩트하게 될 수 있다.
다음으로, 본 발명의 액티브 매트릭스형 EL 표시 장치의 구조를 단면도로 나타낸 도 2를 참조하기로 한다.
도 2에서는 도면 부호 "11"이 기판을 , 그리고 도면 부호 "12"가 베이스로 되는 절연막(이후로 그 막은 베이스 막으로서 지칭됨)을 각각 지시하고 있다. 기판(11)으로는 대표적으로 유리 기판, 석영 기판, 유리 세라믹 기판 또는 결정 유리 기판과 같은 광 투과성 기판이 사용될 수 있다. 그러나, 그러한 기판은 제조 공정에서의 극히 높은 처리 온도를 견딜 수 있는 것이어야 한다.
베이스 막(12)은 이동성 이온을 보유한 기판 또는 전도성이 있는 기판을 사용할 경우에 특히 효과적이지만, 석영 기판 상에서는 그러한 베이스 막(12)이 반드시 배치되어야 하는 것은 아니다. 베이스 막(12)으로서는 실리콘을 함유한 절연막이 사용될 수 있다. "실리콘을 함유한 절연막"이란 미리 정해진 비율로 실리콘에 산소 또는 질소가 첨가된(SiOxNy: x 및 y는 임의의 정수임) 예컨대 산화실리콘 막, 질화실리콘 막 또는 실리콘 질화산화물(silicon nitride oxide) 막과 같은 절연막을 의미함을 유의해야 할 것이다.
도면 부호 "201"은 스위칭 TFT이고, 도면 부호 "202"는 전류 제어 TFT이다. 양자는 모두 n채널형 TFT에 의해 형성된다. n채널형 TFT의 전자 전계 효과 이동도는 p채널형 TFT의 전자 전계 효과 이동도보다 더 크고, n채널형 TFT는 높은 동작 속도로 동작할 수 있어서 큰 전류가 쉽게 흐를 수 있다. 동일한 양의 전류가 통과될 때에 필요한 TFT의 크기에 있어서도 n채널형 TFT의 크기가 더 작다. 따라서, 영상 표시 패널의 유효 발광 면적이 확대되기 때문에, n채널형 TFT를 전류 제어 TFT로서 사용하는 것이 바람직하다.
그러한, 본 발명에서는 스위칭 TFT 및 전류 제어 TFT를 n채널형 TFT로 한정할 필요는 없다. 양자 모두에 또는 양자 중의 어느 하나에 p채널형 TFT를 사용하는 것도 역시 가능하다.
스위칭 TFT(201)는 소스 영역(13), 드레인 영역(14), LDD 영역(15a 내지 15d), 절연 영역(16) 및 채널 형성 영역(17a, 17b)을 포함하는 활성층과, 게이트 절연막(18)과, 게이트 전극(19a, 19b)과, 제1 층간절연막(20)과, 소스 배선 라인(21)과, 드레인 배선 라인(22)으로 이루어진다. 게이트 절연막(18) 또는 제1 층간절연막(20)은 기판 상의 모든 TFT에 공통될 수 있거나, 회로 또는 소자에 따라 달라질 수 있다.
도 2에 도시된 스위칭 TFT(201)에서는 게이트 전극(19a, 19b)이 전기적으로 접속된다. 환언하면, 소위 이중 게이트 구조가 수립된다. 물론, 이중 게이트 구조뿐만 아니라 삼중 게이트 구조와 같은 소위 다중 게이트 구조도 역시 수립될 수 있다. 다중 게이트 구조란 2개 이상의 채널 형성 영역이 직렬로 접속된 활성층을 포함하는 구조를 의미한다.
다중 게이트 구조는 오프 전류의 값을 감소시키는데 매우 효과적이고, 스위칭 TFT(201)의 오프 전류가 충분히 감소될 경우에는 도 1B에 도시된 커패시터(112)의 용량이 감소될 수 있다. 즉, 커패시터(112)의 점유 면적이 감소될 수 있기 때문에, 그러한 다중 게이트 구조는 EL 소자(109)의 유효 발광 면적을 확장시키는데도 역시 효과적이다.
스위칭 TFT(201)에서는 LDD 영역(15a 내지 15d)과 게이트 전극(19a, 19b)이 그 사이에 게이트 절연막(18)을 개재한 채로 서로 겹쳐지지 않도록 배치된다. 그와 같이 형성된 구조는 오프 상태의 전류 값을 낮추는데 매우 효과적이다. LDD 영역(15a 내지 15d)의 길이(폭)는 0.5 내지 3.5 ㎛, 전형적으로 2.0 내지 2.5 ㎛이다.
채널 형성 영역과 LDD 영역과의 사이에 오프셋 영역(즉, 조성이 채널 형성 영역의 조성과 동일하고 게이트 전압이 인가되지 않는 반도체 층이 형성된 영역)을 형성하는 것이 오프 상태의 전류를 감소시키는데 더욱 바람직하다. 2개 이상의 게이트 전극을 구비한 다중 게이트 구조에서는 채널 형성 영역 사이에 절연 영역(16)(즉, 농도가 소스 영역 또는 드레인 영역과 동일하고, 그들 영역과 도일한 불순물 원소가 첨가된 영역)을 형성하는 것이 오프 상태의 전류를 감소시키는데 효과적이다.
전류 제어 TFT(202)는 소스 영역(26), 드레인 영역(27), LDD 영역(28) 및 채널 형성 영역(29)을 포함하는 활성층과, 게이트 절연막(18)과, 게이트 전극(30)과, 제1 층간절연막(20)과, 소스 배선 라인(31)과, 드레인 배선 라인(32)으로 이루어진다. 게이트 전극(30)은 단일 게이트 구조 대신에 다중 게이트 구조로 될 수 있다.
도 1B에 도시된 바와 같이, 스위칭 TFT의 드레인은 전류 제어 TFT의 게이트에 접속된다. 보다 구체적으로, 전류 제어 TFT(202)의 게이트 전극(30)은 드레인 배선 라인(22)(접속 배선 라인으로서도 지칭됨)을 통해 스위칭 TFT(201)의 드레인 영역(14)에 전기적으로 접속된다. 소스 배선 라인(31)은 도 1B의 전류 공급 라인(110)에 접속된다.
전류 제어 TFT(202)는 EL 소자에 공급되는 전류의 양을 제어하는 소자이고, 그것을 통해 비교적 많은 양의 전류가 흐를 수 있다. 따라서, 그 채널 폭(W)은 스위칭 TFT(201)의 채널 폭보다 더 크게 설계되는 것이 바람직하다. 또한, 그 채널 길이(L)는 전류 제어 TFT(202)를 통해 과도 전류가 흐르지 않을 정도로 길게 설계되는 것이 바람직하다. 바람직한 전류 값은 0.5 내지 2 ㎂(더욱 바람직하게는 1 내지 1.5 ㎂)이다.
전술된 바에 따르면, 도 9에 도시된 바와 같이 스위칭 TFT의 채널 길이를 "L1"(L1 = L1a + L1b), 그리고 그 채널 폭을 "W1"이라 하고, 전류 제어 TFT의 채널 길이를 "L2", 그리고 그 폭을 "W2"라 했을 때에 "W1"은 O.1 내지 5 ㎛(전형적으로 1 내지 3 ㎛), "W2"는 0.5 내지 30 ㎛(전형적으로 2 내지 10 ㎛), "L1"은 0.2 내지 18 ㎛(전형적으로 2 내지 15 ㎛), 그리고 "L2"는 0.1 내지 50 ㎛(전형적으로 1 내지 20 ㎛)인 것이 바람직하다.
도 2에 도시된 EL 표시 장치의 특징은 전류 제어 TFT(202)에서 는 LDD 영역(28)이 드레인 영역(27)과 채널 형성 영역(29)과의 사이에 형성되고, 아울러 LDD 영역(28)이 그 LDD 영역(28)과 게이트 전극 (30)과의 사이에 절연막(18)을 개재한 채로 게이트 전극(35)과 겹쳐지는 영역 및 게이트 전극(35)과 겹쳐지지 않는 영역을 구비한다는 것이다.
전류 제어 TFT(202)는 EL 소자(203)가 발광하도록 비교적 많은 양의 전류를 통과시키므로, 핫 캐리어 주입으로 인한 열화에 대비한 대응 조치를 취하는 것이 바람직하다. 흑색 컬러가 표시될 때에는 전류 제어 TFT(202)가 오프 상태로 유지된다. 그러한 상황에서, 오프 상태의 전류가 높다면 선명한 흑색 컬러의 표시가 불가능하고, 예컨대 콘트라스트의 저하가 초래된다. 따라서, 오프 상태의 전류를 억제하는 것이 필요하다.
핫 캐리어 주입으로 인한 열화와 관련하여, LDD 영역이 게이트 전극과 겹쳐지는 구조가 매우 효과적인 것으로 알려져 있다. 그러나, 전체의 LDD 영역이 게이트 전극과 겹쳐지도록 하면 오프 상태의 전류가 증가하기 때문에, 본 출원인은 게이트 전극과 겹쳐지지 않는 LDD 영역이 직렬로 배치되는 신규의 구조를 전술된 구조와 함께 제공함으로써 핫 캐리어 주입과 오프 상태의 전류라는 양자에 대한 대응 조치를 일시에 해결했다.
그 경우, 게이트 전극과 겹쳐지는 LDD 영역의 길이는 0.1 내지 3 ㎛(바람직하게는 0.3 내지 1.5 ㎛)로 되도록 설계된다. 그 길이가 지나치게 길면 기생 커패시턴스가 커지고, 그 길이가 지나치게 짧으면 핫 캐리어를 방지하는 효과가 약화된다. 게이트 전극과 겹쳐지지 않는 LDD 영역의 길이는 1.0 내지 3.5 ㎛(바람직하게는 1.5 내지 2.0 ㎛)로 되도록 설계된다. 그 길이가 지나치게 길면 충분한 전류가 통과될 수 없고, 그 길이가 지나치게 짧으면 오프 상태의 전류를 감소시키는 효과가 약화된다.
전술된 구조에서도 게이트 전극과 LDD 영역이 겹쳐지는 영역에서는 기생 커패시턴스가 형성될 수 있기 때문에, 그러한 영역이 소스 영역(26)과 채널 형성 영역(29)과의 사이에 형성되지 않도록 하는 것이 바람직하다. 전류 제어 TFT에서는 캐리어(본 경우에는 전자)의 흐름 방향이 항상 동일하기 때문에, 필요로 하는 조치란 단지 드레인 영역 측에만 LDD 영역을 배치하는 것에 국한된다.
통과될 수 있는 전류의 양을 증가시킨다는 관점에서 보면, 전류 제어 TFT(202)의 활성층(특히, 채널 형성 영역)의 막 두께를 두껍게 하는 것(바람직하게는 50 내지 100 ㎚, 더욱 바람직하게는 60 내지 80 ㎚)이 효과적이다. 또 다른 한편으로, 스위칭 TFT(201)에서의 오프 상태의 전류를 감소시킨다는 관점에서 보면, 활성층(특히, 채널 형성 영역)의 막 두께를 얇게 하는 것(바람직하게는 20 내지 50 ㎚, 더욱 바람직하게는 25 내지 40 ㎚)이 효과적이다.
이상, 화소에 형성되는 TFT의 구조에 관해 설명했다. 그러한 화소 구조를 형성함과 동시에 구동 회로도 형성한다. 구동 회로를 형성하는 기본 유닛인 CMOS 회로는 도 2에 도시되어 있다.
도 2에서는 동작 속도를 감소시킴이 없이 핫 캐리어 주입을 최대한으로 감소시키는 TFT 구조가 CMOS 회로의 n형 TFT(204)로서 사용된다. 여기에서 설명되는 구동 회로는 도 1에 각각 도시된 데이터 신호 측 구동 회로 및 게이트 신호 측 구동 회로이다. 물론, 다른 논리 회로(레벨 시프터, A/D 변환기, 신호 분할 회로 등)를 형성하는 것도 가능하다.
n채널형 TFT(204)의 활성층은 소스 영역(35), 드레인 영역(36), LDD 영역(37) 및 채널 형성 영역(38)을 포함한다. LDD 영역(37)과 게이트 전극(39)은 그 사이에 게이트 절연막(18)을 개재한 채로 서로 겹쳐진다.
LDD 영역을 드레인 영역 측에만 형성하는 이유는 동작 속도를 감소시키지 않도록 하려는데 있다. n채널형 TFT(204)에서는 오프 상태의 전류 값에 대해 신경을 쓸 필요가 없다. 그 대신에, 동작 속도는 그 이상의 등급이어야 한다. 따라서, LDD 영역(37)은 완전히 게이트 전극 상에 놓여져서 가능한 한 최대로 저항 성분을 감소시키도록 하는 것이 바람직하다. 즉, 소위 오프셋이 생략된다.
CMOS 회로의 p채널형 TFT(205)에서는 핫 캐리어 주입으로 인한 열화가 거의 무시될 정도이기 때문에 특별히 LDD 영역을 마련할 필요가 없다. 따라서, 활성층은 소스 영역(40), 드레인 영역(41) 및 채널 형성 영역(42)을 포함한다. 게이트 절연막(18) 및 게이트 전극(43)은 그 활성층 상에 배치된다. 물론, n채널형 TFT와 함께 LDD 영역을 배치하여 핫 캐리어에 대비한 대응 조치를 취하는 것도 역시 가능하다.
p채널형 TFT가 전류 제어 TFT(202)로서 사용될 경우, 그 전류 제어 TFT(202)는 p채널형 TFT(205)와 동일한 구조로 될 수 있다.
n채널형 TFT(204) 및 p형 채널 TFT(205)는 제1 층간절연막(20)으로 덮이고, 소스 배선 라인(44, 45)이 형성된다. 양자는 드레인 배선 라인(46)에 의해 전기적으로 접속된다.
도면 부호 "47"은 제1 부동태 막이다. 그것의 막 두께는 10 ㎚ 내지 1 ㎛(바람직하게는 200 내지 500 ㎚)이다. 그것의 재료로서는 실리콘을 함유한 절연막(특히, 실리콘 질화산화물 막 또는 질화실리콘 막이 바람직함)이 사용될 수 있다. 제1 부동태 막(47)은 형성된 TFT를 알칼리 금속 및 수분으로부터 보호하는 역할을 한다. 최종적으로 TFT 상에 배치되는 EL 층은 나트륨과 같은 알칼리 금속을 함유한다. 환언하면, 제1 부동태 막(470은 알칼리 금속(이동성 이온)이 TFT 측에 들어갈 수 없도록 하는 보호 층으로서의 역할도 한다.
도면 부호 "48"은 TFT로 인해 생긴 높이 차를 평탄화하는 역할을 하는 제2 층간절연막이다. 제2 층간절연막으로서는 폴리이미드, 폴리아미드, 아크릴 수지, BCB(벤조시클로부텐)과 같은 유기 수지 막이 사용되는 것이 바람직하다. 그러한 막의 장점은 우수한 평활 면이 쉽게 형성될 수 있고 유전 상수가 낮다는 것이다. EL 층은 울퉁불퉁한 것에 민감하기 때문에, TFT로 인한 높이 차를 제2 층간절연막에 의해 완전히 제거하는 것이 바람직하다. 또한, 유전 상수가 낮도록 재료 두께를 형성하여 게이트 배선 라인 또는 데이터 배선 라인과 EL 소자의 음극과의 사이에 형성되는 기생 커패시턴스를 감소시키는 것이 바람직하다. 따라서, 제2 층간절연막의 바람직한 막 두께는 0.5 내지 5 ㎛(더욱 바람직하게는 1.5 내지 2.5 ㎛)이다.
도면 부호 "49"는 투명 전도 막으로 이루어진 화소 전극(EL 소자의 양극)을 지시하고 있다. 그러한 화소 전극(49)은 제2 층간절연막(48) 및 제1 부동태 막(47)에 접촉 홀(개구부)을 개방한 후에 그 개구부를 통해 전류 제어 TFT(202)의 드레인 배선 라인(32)에 접속된다. 도 2에 도시된 바와 같이 화소 전극(49)과 드레인 영역(27)이 직접 접속되지 않도록 배치될 경우에는 EL 층의 알칼리 금속이 화소 전극을 경유하여 활성층에 들어가는 것을 방지할 수 있다.
화소 전극(49) 상에는 그 두께가 0.3 내지 1 ㎛인 제3 층간절연막(50)이 배치된다. 그러한 제3 층간절연막(50)은 산화 실리콘 막, 실리콘 질화산화물 막 또는 유기 수지 막으로 이루어진다. 제3 층간절연막(50)은 식각에 의해 화소 전극(49) 상의 개구부에 마련되는데, 그 개구부의 에지는 테이퍼의 형상으로 되도록 식각된다. 그러한 테이퍼의 바람직한 각도는 10 내지 60°(더욱 바람직하게는 30 내지 50°)이다.
제3 층간절연막(50) 상에는 EL 층(51)이 형성된다. EL 층(51)은 단일 층 구조 또는 적층물 구조의 형태로 사용된다. 적층물 구조는 발광 효율의 측면에서 더 우수하다. 일반적으로, 화소 전극 상에는 포지티브 홀(positive hole)주입 층/포지티브 홀 이송 층/발광 층/전자 이송 층이 그 순서대로 형성된다. 그 대신에, 포지티브 홀 이송 층/발광 층/전자 이송 층의 순서로 된 구조 또는 포지티브 홀 주입 층/포지티브 홀 이송 층/발광 층/전자 이송 층/전자 주입 층으로 순서로 된 구조도 역시 사용될 수 있다. 본 발명에서는 공지의 구조 중의 임의의 하나가 사용될 수 있고, EL 층에는 형광 착색물 등이 도핑될 수 있다.
예컨대, 다음의 미국 및 일본 특허 또는 간행물에 개시된 재료들이 유기 EL 재료로서 사용될 수 있다; 미국 특허 제4,356,429호; 미국 특허 제4,539,507호; 미국 특허 제4,720,432호; 미국 특허 제4,769,292호; 미국 특허 제4,885,211호; 미국 특허 제4,950,950호; 미국 특허 제5,059,861호; 미국 특허 제5,047,687호; 미국 특허 제5,073,446호; 미국 특허 제5,059,862호; 미국 특허 제5,061,617호; 미국 특허 제5,151,629호; 미국 특허 제5,294,869호; 미국 특허 제5,294,870호, 일본 특허 출원 공개 1998년 제189525호; 일본 특허 출원 공개 1996년 제241048호; 일본 특허 출원 공개 1996년 제78159호 및 Tetsuo Tsutsui et al., "Electroluminescence in Organic Thin Films", Photochemical Processes in Organized Molecular Systems, pp. 437-450.
EL 표시 장치는 주로 다음의 4가지 컬러 표시 방법으로 구분된다: R(적색), G(녹색) 및 B(청색)에 해당하는 3개 유형의 EL 소자를 각각 형성하는 방법; 백색 발광 EL 소자와 컬러 필터(착색 층)를 결합하는 방법; 청색 또는 청/녹색 발광 EL 소자와 형광체(형광 색 전환 층: CCM)를 결합하는 방법; 및 투명 전극을 음극(대응 전극)에 사용하면서 RGB에 해당하는 EL 소자를 적층하는 방법.
도 2의 구조는 RGB에 해당하는 3개 유형의 EL 소자를 형성하는 방법을 사용한 경우의 예이다. 도 2에는 단지 1개의 화소만이 도시되어 있다. 실제로는, 적색, 녹색 또는 청색의 각각의 컬러에 해당하는 동일한 구조로 된 화소들이 형성되어 컬러 표시를 실행할 수 있다.
본 발명은 발광 방법과 무관하게 실시될 수 있고, 전술된 4가지 방법 모두에 사용될 수 있다. 그러나, 형광체의 응답 속도가 EL의 응답 속도보다 더 느려서 잔광(afterglow)의 문제점이 생기기 때문에, 형광체를 사용하지 않는 방법이 바람직하다. 또한, 발광의 밝기를 떨어뜨리는 컬러 필터는 가급적 사용되지 않는 것이 좋다고 할 수 있다.
EL 층(51) 상에는 EL 소자의 음극(52)이 배치된다. 음극(52)으로서는 일 함수가 작은 마그네슘(Mg), 리튬(Li) 또는 칼슘(Ca)을 함유한 재료가 사용된다. MgAg(Mg와 Ag가 Mg:Ag = 10:1의 비율로 혼합된 재료)로 된 전극이 사용되는 것이 바람직하다. 그 대신에, MgAgAl 전극, LiAl 전극 및 LiFAl 전극이 사용될 수도 있다.
음극(48)은 공기에 노출됨이 없이 EL 층(51)의 형성 후에 연속적으로 형성되는 것이 바람직하다. 그 이유는 음극(52)과 EL 층(51)과의 사이의 계면 상태가 EL 소자의 발광 효율에 큰 영향을 미치기 때문이다. 본 명세서에서는 화소 전극(양극), EL 층 및 음극에 의해 형성되는 발광 소자가 EL 소자로서 지칭된다.
각각의 화소마다 개별적으로 EL 층(51)과 음극(52)으로 이루어진 적층체를 형성하는 것이 필요하다. 그러나, EL 층(51)은 수분에 매우 취약하므로, 통상의 사진 평판 기술은 사용될 수 없다. 따라서, 금속 마스크와 같은 물리적 마스크 재료를 사용하여 진공 증착 방법, 스퍼터링 방법 또는 플라즈마 CVD 방법과 같은 증기 상태의 방법에 따라 EL 층(51)을 선택적으로 형성하는 것이 바람직하다.
EL 층을 선택적으로 형성하는 방법으로서는 잉크 제트 방법, 스크린 인쇄 방법 등도 역시 사용될 수 있다. 그러나, 그러한 방법은 현재 수준의 기술로서는 음극을 연속적으로 형성할 수 없으므로, 잉크 제트 방법 등이 아니라 전술된 방법이 더욱 바람직하다고 할 수 있다.
도면 부호 "53"은 보호 전극을 지시하고 있다. 그러한 보호 전극은 음극(52)을 외부 수분 등으로부터 보호하기 위한 것인 동시에 각각의 화소의 음극(52)을 서로 접속하기 위한 것이다. 보호 전극(53)으로서는 알루미늄(Al), 구리(Cu) 또는 은(Ag)을 함유한 저항이 낮은 재료를 사용하는 것이 바람직하다. 그러한 보호 전극(53)으로부터는 EL 층의 열을 떨어뜨리는 냉각 효과를 기대할 수 있다. EL 층(51)과 음극(52)이 형성된 후에 보호 전극(53)을 공기에 노출시킴이 없이 연속적으로 형성하는 것이 역시 효과적이다.
도면 부호 "54"는 제2 부동태 막을 지시하고 있는데, 그것의 바람직한 막 두께는 10 ㎚ 내지 1 ㎛(더욱 바람직하게는 200 내지 500 ㎚)이다. 제2 부동태 막(54)을 배치하는 주목적은 EL 층(51)을 수분으로부터 보호하는 것이다. EL 층에 냉각 효과를 부여하는 것도 역시 효과적이다. 그러나, 전술된 바와 같이 EL 층이 열에 취약하기 때문에, 제2 부동태 막(54)은 낮은 온도(바람직하게는 실온으로부터 120°까지의 범위)에서 형성되어야 한다. 따라서, 바람직한 막 형성 방법은 플라즈마 CVD 방법, 스프터링 방법 진공 증착 방법, 이온 주입 방법 또는 용액 도포 방법(스핀 코팅 방법)이라 할 수 있다.
도 2에 도시된 모든 TFT가 본 발명에 채용되는 실리콘 막을 활성층으로서 구비하고 있음은 말할 필요도 없다.
본 발명의 목적 중의 하나는 입계의 연속성이 높고 결정 배향이 균일한 특정의 결정 구조로 된 실리콘 막을 TFT의 활성층으로서 사용함으로써 높은 동작 속도를 보이고, 그에 따라 구동 회로와 통합된 채로 액티브 매트릭스형 EL 표시 장치의 시분할 계조 표시를 실행하는 TFT를 형성하는 것이다. 따라서, 본 발명은 바람직한 실시예 중의 하나에 불과한 도 2의 EL 표시 장치에 한정되는 것이 아니다.
본 발명에 채용되는 실리콘 막을 사용한 TFT는 높은 동작 속도를 보이므로, 예컨대 핫 캐리어 주입으로 인한 열화를 겪지 않는다. 따라서, 도 2에 도시된 바와 같이, 기능에 따라 상이한 구조로 된 TFT(오프 상태의 전류가 충분히 낮은 스위칭 TFT 및 핫 캐리어 주입에 대한 저항성이 강한 전류 제어 TFT)를 화소에 형성하는 것이 신뢰성이 높고 탁월한 영상 표시를 실행할 수 있는(즉, 높은 동작 성능을 보일 수 있는) EL 표시 장치를 제조하는데 매우 효과적이다.
제1 실시예
이후로 본 발명의 실시예를 도 5 내지 도 8을 참조하여 설명하기로 한다. 본 실시예에서는 화소 부분 및 그 화소 부분의 주위에 있는 구동 회로 부분의 TFT를 동시에 제조하는 방법에 관해 설명하기로 한다. 설명을 간단히 하기 위해, 구동 회로와 관련하여 도면에는 그 기본 회로가 되는 CMOS 회로를 도시하고 있다.
우선, 도 5A에 도시된 바와 같이 그 표면 상에 베이스 막(도시를 생략)이 배치되는 기판(501)을 마련한다. 본 실시예에서는 그 두께가 200 ㎚인 실리콘 질화산화물 막 및 그 두께가 100 ㎚인 또 다른 실리콘 질화산화물 막이 결정 유리 상에 적층되어 베이스 막으로서 사용된다. 그 경우, 결정 유리 기판과 접촉하는 막의 질소 농도는 10 내지 25 중량%로 유지되는 것이 바람직하다. 물론, 어떠한 베이스 막을 수반함이 없이 석영 기판 상에 직접 소자를 형성하는 것도 가능하다.
이어서, 공지의 막 형성 방법에 의해 기판(501) 상에 45 ㎚의 두께로 비결정 실리콘 막(502)을 형성한다. 그러한 막을 비결정 실리콘 막으로 한정할 필요는 없다. 그 대신에, 본 실시예에서는 비결정 구조로 된 반도체 막(미세 결정 반도체 막을 포괄함)이 사용될 수도 있다. 또한, 비결정 실리콘 게르마늄 막과 같은 비결정 구조로 된 화합물 반도체 막도 역시 본 실시예에 사용될 수 있다.
지금 단계부터 도 5C의 단계까지는 본 출원인에 의해 출원된 일본 특허 출원 공개 1998년 제247735호가 전적으로 인용될 수 있다. 그 공개 공보는 Ni와 같은 원소를 촉매로서 사용하는 반도체 막 결정화 방법에 관한 기술을 개시하고 있다.
우선, 개구부(503a, 503b)를 구비한 보호 막(504)을 형성한다. 본 실시예에서는 산화 실리콘 막을 150 ㎚의 두께로 형성한다. 보호 막(504) 상에는 스핀 코팅 방법에 의해 니켈(Ni)을 함유한 층(505)을 형성한다. Ni를 함유한 층의 형성에 관해서는 전술된 공개 공보가 참조될 수 있다.
다음으로, 도 5B에 도시된 바와 같이 불활성 분위기 중에서 14시간 동안 570℃로 열처리를 실행하여 비결정 실리콘 막을 결정화시킨다. 그 경우, 결정화는 영역(506a, 506b)(이후로 Ni 첨가 영역으로서 지칭됨)으로부터 시작하여 기판을 따라 거의 동시에 진행된다. 그 결과, 막대형 결정이 모여서 라인을 형성하는 결정 구조로 된 폴리실리콘 막(507)이 형성된다. 그 단계의 전자빔 회절 사진에서는 {1 1 0} 배향에 해당하는 회절 반점이 관찰되는 것으로 알려져 있다.
다음으로, 도 5C에 도시된 바와 같이 마스크로서의 보호 막(504)을 떼어내고서 Ni 첨가 영역(506a, 560b)에 주기율표 제15족에 속하는 원소(바람직하게는 인)를 첨가한다. 그에 따라, 인이 고농도로 첨가된 영역(508a, 508b)(이후로 인 첨가 영역으로서 지칭됨)이 형성된다.
다음으로, 도 5C에 도시된 바와 같이 불활성 분위기 중에서 12시간 동안 600℃로 열처리를 실행한다. 화살표로 도시된 바와 같이, 그러한 열처리에 의해 폴리실리콘(507) 중에 존재하는 Ni가 이동되어 최종적으로 인 첨가 영역(508a, 508b)에 포획된다. 그것은 인에 의한 금속 원소(본 실시예에서는 Ni)의 게터링 효과(gettering effect)에 의한 현상으로 생각된다.
SIMS(mass secondary ion analysis; 질량 이차 이온 분석)에 의한 측정치에 따르면, 그러한 공정에 의해 폴리실리콘 막(509) 중에 잔존하는 Ni가 적어도 2 ×1017atoms/㎤로 감소된다. Ni는 반도체의 수명을 단축시키는 것이지만, 그 정도로 감소된 경우에는 TFT 특성에 악영향을 미치지는 않는다. 또한, 그 정도의 농도는 현재 기술 수준에서의 SIMS 분석의 측정 한계에 해당하므로, 실제로는 더욱 낮은 농도(2 ×1017atoms/㎤ 미만)를 보일지도 모른다.
그에 따라, 촉매에 의해 결정화되고 그 촉매가 TFT의 동작에 장애가 될 수 없는 수준으로 감소된 폴리실리콘 막(509)이 얻어질 수 있다. 이어서, 그러한 폴리실리콘 막(509)만을 사용한 활성층(510 내지 513)을 패턴화(patterning) 공정에 의해 형성한다. 그 경우, 후속 패턴화 중의 마스크 정렬을 유도하기 위한 마커는 전술된 실리콘 막을 사용하여 형성되어야 한다(도 5D를 참조).
다음으로, 도 5E에 도시된 바와 같이 플라즈마 CVD 방법에 의해 실리콘 질화산화물 막을 50 ㎚의 두께로 형성한 후에 산화 분위기 중에서 1시간 동안 950℃로 열처리하여 열 산화 공정을 실행한다. 산화 분위기는 산소 분위기 또는 할로겐이 첨가된 또 다른 산소 분위기일 수 있다.
그러한 열 산화 공정 중에는 활성층과 실리콘 질화산화물 막과의 사이의 계면에서 산화가 진행되고, 그 두께가 약 15 ㎚인 폴리실리콘 막이 산화되어 약 30 ㎚의 두께의 산화실리콘 막이 형성된다. 즉, 두께가 30 ㎚인 산화실리콘 막과 두께가 50 ㎚인 실리콘 질화산화물 막이 적층된 80 ㎚의 두께의 게이트 절연막(514)이 형성된다. 활성층(510 내지 513)의 막 두께는 열 산화 공정에 의해 30 ㎚로 된다.
다음으로, 도 6A에 도시된 바와 같이 방호 마스크(515)를 형성하고, 게이트 절연막(514)의 매질을 통해 p형 전도성을 부여하는 불순물 원소(이후로 p형 불순물 원소로서 지칭됨)를 첨가한다. 전형적으로, p형 불순물 원소로서는 붕소 또는 갈륨으로 대표되는 주기율표 제13족에 속하는 원소를 사용할 수 있다. 그러한 공정(채널 도핑 공정으로서 지칭됨)은 TFT의 임계 전압을 제어하기 위한 공정이다.
본 실시예에서는 디보란(B2H6)의 질량 분리가 없이 플라즈마에 의한 활성화가 실행되는 이온 도핑에 의해 붕소를 첨가한다. 물론, 질량 분리가 실행되는 이온 주입 방법도 사용할 수 있다. 본 공정에 따라, 1 ×1015내지 1 ×1018atoms/㎤(전형적으로 5 ×1016내지 5 ×1017atoms/㎤)의 농도로 붕소를 함유하는 불순물 영역(516 내지 518)이 형성된다.
다음으로, 도 6B에 도시된 바와 같이 방호 마스크(519a, 519b)를 형성하고, 게이트 절연막(514)의 매질을 통해 n형 전도성을 부여하는 불순물 원소(이후로 n형 불순물 원소로서 지칭됨)를 첨가한다. 전형적으로, n형 불순물 원소로서는 인 또는 비소로 대표되는 주기율표 제15족에 속하는 원소를 사용할 수 있다. 본 실시예에서는 포스핀(PH3)의 질량 분리가 없이 플라즈마에 의한 활성화가 실행되는 플라즈마 도핑 방법을 사용한다. 인은 1 ×1018atoms/㎤의 농도로 첨가된다. 물론, 질량 분리가 실행되는 이온 주입 방법도 사용할 수 있다.
본 공정에 의해 형성된 n형 불순물 영역(520, 521)에 n형 불순물 원소가 2 ×1016내지 5 ×1019atoms/㎤(전형적으로 5 ×1017내지 5 ×1018atoms/㎤)의 농도로 포함되도록 투여 분량을 조절한다.
다음으로, 도 6C에 도시된 바와 같이 첨가된 n형 불순물 원소 및 첨가된 p형 불순물 원소를 활성화시키는 공정을 실행한다. 활성화 수단을 한정할 필요는 없지만, 게이트 절연막(514)이 배치되어 있기 때문에 전열로를 사용하는 노 소둔 공정이 바람직하다. 또한, 도 6A의 공정에서는 채널 형성 영역이 되는 부분의 활성층과 게이트 절연막과의 사이의 계면이 손상될 가능성이 있기 때문에, 가능한 한 높은 온도로 열처리를 하는 것이 바람직하다.
본 실시예에서는 열 저항이 높은 결정 유리를 사용하므로, 노 소둔 공정에 의해 1시간 동안 800℃로 활성화 공정을 실행한다. 처리 분위기를 산화 분위기로 유지하면서 열 산화 공정을 실행하거나, 불활성 분위기 중에서 열처리를 실행할 수 있다. 그러나, 활성화 공정은 반드시 필요한 것은 아니다.
그러한 공정은 n형 불순물 영역(520, 521)의 에지, 즉 n형 불순물 영역(520, 521)의 주위에 있는 n형 불순물 원소가 첨가되지 않은 영역(도 6A의 공정에 의해 형성된 p형 불순물 영역)을 명확히 하려는 것이다. 그것은 추후 TFT가 완성될 때에 LDD 영역과 채널 형성 영역간에 극히 양호한 접속이 이루어질 수 있음을 의미한다.
다음으로, 200 내지 400 ㎚이 두께로 전도 막을 형성하고 패턴화를 실행하여 게이트 전극(522 내지 525)이 형성되도록 한다. 게이트 전극은 단일 층의 전도 막으로 이루어질 수 있지만, 필요한 경우에는 2층 막 또는 3층 막과 같은 적층물 막을 사용하는 것이 바람직하다. 게이트 전극의 재료로서는 공지의 전도 막을 사용할 수 있다.
특히, 전도성이 있는 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr) 및 실리콘(Si)으로 이루어진 군으로부터 선택된 원소의 막; 또는 그들 원소의 질화물의 막(대표적으로 질화탄탈 막, 질화텅스텐 막 또는 질화티탄 막); 또는 그들 원소의 조합물의 합금 막(대표적으로 Mo-W 합금 또는 Mo-Ta 합금); 또는 그들 원소의 규화물 막(대표적으로 규화텅스텐 막 또는 규화티탄 막)을 사용할 수 있다. 물론, 그들은 단일 층 구조 또는 적층물 구조로 될 수 있다.
본 실시예에서는 두께가 50 ㎚인 질화텅스텐(WN)과 두께가 350 ㎚인 텅스텐(W) 막으로 이루어진 적층물 막을 사용한다. 그러한 막은 스퍼터링에 의해 형성될 수 있다. Xe 또는 Ne와 같은 불활성 가스를 스퍼터링 가스로서 첨가하면, 응력으로 인한 막의 벗겨짐이 방지될 수 있다.
그 경우, 게이트 전극(523, 525)과 n형 불순물 영역(520, 521)의 일부를 그 사이에 게이트 절연막(514)을 개재한 채로 각각 서로 겹쳐지도록 형성한다. 그와 같이 겹쳐진 부분은 추후에 게이트 전극과 겹쳐진 LDD 영역이 된다. 도면의 단면에 따르면, 게이트 전극(524a, 524b)은 서로 분리된 것처럼 보이지만, 실제로 그들은 서로 전기적으로 접속된다.
다음으로, 도 7A에 도시된 바와 같이 게이트 전극(522 내지 525)을 마스크로서 사용하여 n형 불순물 원소(본 실시예에서는 인)를 자동 조절될 수 있는 형식으로 첨가한다. 그 경우, 결과적으로 형성되는 불순물 영역(526 내지 532)에 불순물 영역(520, 521)의 농도의 1/2 내지 1/10(전형적으로 1/3 내지 1/4)의 농도로 인이 첨가되도록 인의 첨가를 조절한다. 바람직한 농도는 1 ×1016내지 5 ×1018atoms/㎤(전형적으로 3 ×1017내지 3 ×1018atoms/㎤)이다.
다음으로, 도 7B에 도시된 바와 같이 방호 마스크(533a 내지 533d)를 형성하여 게이트 전극을 덮은 후에 n형 불순물 원소(본 실시예에서는 인)를 첨가하여 고농도의 인을 함유한 불순물 영역(534 내지 540)을 형성한다. 본 실시예에서는 포스핀(PH3)을 사용하는 이온 도핑 방법을 적용하는데, 그 경우에 불순물 영역에서의 인의 농도가 1 ×1020내지 1 ×1021atoms/㎤(전형적으로 2 ×1020내지 5 ×1020atoms/㎤)로 되도록 이온 도핑 방법을 조절한다.
그러한 공정에 의해 n채널형 TFT의 소스 영역 및 드레인 영역이 형성되고, 스위칭 TFT에서는 도 7A의 공정에 의해 형성된 n형 불순물 영역(529 내지 531)의 일부가 잔존하게 된다. 그러한 잔존 영역은 도 2의 스위칭 TFT의 LDD 영역(15a 내지 15d)에 해당한다.
다음으로, 도 7C에 도시된 바와 같이 방호 마스크(533a 내지 533d)를 제거하고 방호 마스크(541)를 새로이 형성한다. 이어서, p형 불순물 원소(본 실시예에서는 붕소)를 첨가하여 고농도의 붕소를 함유한 불순물 영역(542, 543)을 형성한다. 그 경우, 디보란(B2H6)을 사용하는 이온 도핑 방법에 따라 3 ×1020내지 3 ×1021atoms/㎤(전형적으로 5 ×1020내지 1 ×1021atoms/㎤)의 농도를 얻게 되도록 붕소를 첨가한다.
불순물 영역(542, 543)에는 이미 인이 1 ×1020내지 1 ×1021atoms/㎤의 농도로 첨가되어 있다. 본 실시예에서는 첨가되는 붕소가 그 인의 농도의 3배 이상의 농도이다. 따라서, 이미 형성되어 있는 n형 불순물 영역이 완전히 p형 불순물 영역으로 변하여 p형 불순물 영역으로서의 기능을 하게 된다.
다음으로, 도 7D에 도시된 바와 같이 방호 마스크(541)를 제거한 후에 제1 층간절연막(544)을 형성한다. 제1 층간절연막으로서는 단일 층 구조 또는 그 조합물의 적층물 구조의 형태로 된 실리콘을 함유한 절연막을 사용한다. 제1 층간절연막(544)의 막 두께는 400 ㎚ 내지 1.5 ㎛인 것이 바람직하다. 본 실시예에서는 800 ㎛의 두께의 산화실리콘 막이 200 ㎚의 두께의 실리콘 질화산화물 막 상에 적층된 구조를 생성한다.
다음으로, 각각의 농도로 첨가된 n형 및 p형 불순물 원소를 활성화시킨다. 활성화 수단으로서는 노 소둔 방법이 바람직하다. 본 실시예에서는 질소 분위기 하의 전열로 중에서 4시간 동안 550℃로 열처리를 실행한다.
추가로, 3 내지 100%의 수소를 함유한 분위기 중에서 1 내지 12시간 동안 300 내지 450℃로 열처리를 실행하여 수소 첨가를 실행한다. 그러한 공정은 열로 활성화된 수소에 의해 반도체 막에 있는 불포화 결합 쌍을 수소로 포화시키기 위한 공정이다. 수소 첨가의 다른 수단으로서 플라즈마 수소 첨가(플라즈마에 의해 활성화된 수소를 사용함)를 실행할 수도 있다.
수소 첨가는 제1 층간절연막(544)의 형성 도중에 실행될 수도 있다. 보다 구체적으로, 두께가 200 ㎚인 실리콘 질화산화물 막을 형성한 후에 전술된 바와 같이 수소 처리를 실행하고, 이어서 두께가 800 ㎚인 산화실리콘 막을 형성할 수도 있다.
다음으로, 도 8A에 도시된 바와 같이 제1 층간절연막(544)에 접촉 홀을 형성하고, 소스 배선 라인(545 내지 548) 및 드레인 배선 라인(549 내지 551)을 형성한다. 본 실시예에서는 스퍼터링에 따라 100 ㎚의 두께의 티탄 막, 300 ㎚의 두께의 티탄 함유 알루미늄 막 및 150 ㎚의 두께의 티탄 막의 3층 구조로 된 적층물 막에 의해 그러한 배선 라인을 형성한다. 물론, 다른 전도 막도 사용할 수 있다.
다음으로, 두께가 50 내지 500 ㎚(전형적으로 200 내지 300 ㎚)인 제1 부동태 막(552)을 형성한다. 본 실시예에서는 두께가 300 ㎚인 실리콘 질화산화물을 제1 부동태 막(344)으로서 사용한다. 그것은 질화실리콘 막으로 대체될 수 있다.
그 경우, 실리콘 질화산화물 막을 형성하기 전에 H2또는 NH3과 같은 수소 함유 가스를 사용하여 플라즈마 처리를 실행하는 것이 효과적이다. 그러한 처리에 의해 활성화된 수소는 제1 층간절연막(544)에 공급되고, 열처리를 통해 제1 부동태 막(552)의 막 특성이 개선된다. 동시에, 제1 층간절연막(544)에 첨가된 수소가 하부 측으로 확산하기 때문에, 활성층에 효과적으로 수소가 첨가될 수 있다.
다음으로, 도 8B에 도시된 바와 같이 유기 수지로 이루어진 제2 층간절연막(553)을 형성한다. 유기 수지로서는 폴리이미드, 아크릴 섬유 또는 BCB(벤조시클로부텐)를 사용할 수 있다. 특히, 제2 층간절연막(553)은 TFT에 의해 형성된 높이 차를 평탄화하는 것을 필요로 하기 때문에, 평활도가 탁월한 아크릴 막이 바람직하다. 본 실시예에서는 두께가 2.5 ㎛로 되도록 아크릴 막을 형성한다.
다음으로, 제2 층간절연막(553) 및 제1 부동태 막(552)을 통해 드레인 배선 라인(551)에 도달되는 접촉 홀을 형성하고, 화소 전극(544)(양극)을 형성한다. 본 실시예에서는 산화인듐/산화주석(ITO)을 110 ㎚의 두께로 형성하고, 패턴화에 의해 화소 전극을 형성한다. 화소 전극의 재료로서는 2 내지 20%의 산화아연(ZnO)이 산화인듐과 혼합된 투명 전도 막을 사용할 수 있다. 그러한 화소 전극은 EL 소자의 양극으로서의 기능을 한다.
다음으로, 실리콘을 함유한 절연막(본 실시예에서는 산화실리콘 막)을 형성한 후에 화소 전극(554)에 해당하는 위치에 개구부를 형성하고, 제3 층간절연막(555)을 형성한다. 개구부가 형성되었을 때에는 습식 식각 방법을 사용하여 테이퍼 형상의 측벽을 용이하게 형성하는 것이 가능하게 된다. 개구부의 측벽이 충분히 완만한 경사를 이루지 않는다면, 높이 차로 인해 야기되는 EL 층의 열화가 중대한 문제점을 야기할 수 있다.
다음으로, 진공 증착 방법에 의해 공기에 노출시킴이 없이 EL 층(556)과 음극(MgAg 전극)(557)을 연속적으로 형성한다. EL 층(556)의 막 두께는 800 내지 200 ㎚(전형적으로 100 내지 200 ㎚)이고, 음극(557)의 막 두께는 180 내지 300 ㎚(전형적으로 200 내지 250 ㎚)인 것이 바람직하다.
본 공정에서는 적색에 해당하는 화소, 녹색에 해당하는 화소 및 청색에 해당하는 화소에 대해 연속적으로 EL 층과 음극을 형성한다. 그러나, EL 층은 용액에 대한 내성이 열악하기 때문에, 사진 평판 기술을 사용함이 없이 각각의 컬러에 대해 별개로 EL 층을 형성해야 한다. 따라서, 금속 마스크를 사용하여 원하는 것을 제외한 화소를 차폐하고서 원하는 화소에 대해 선택적으로 EL 층과 음극을 형성하는 것이 바람직하다.
보다 구체적으로, 우선 적색에 해당하는 화소를 제외한 모든 화소를 차폐하기 위한 마스크를 설치하고서 적색 발광의 EL 층 및 음극을 마스크에 의해 선택적으로 형성한다. 이어서, 녹색에 해당하는 화소를 제외한 모든 화소를 차폐하기 위한 마스크를 설치하고서 녹색 발광의 EL 층 및 음극을 마스크에 의해 선택적으로 형성한다. 이어서, 청색에 해당하는 화소를 제외한 모든 화소를 차폐하기 위한 마스크를 설치하고서 청색 발광의 EL 층 및 음극을 마스크에 의해 선택적으로 형성한다. 그 경우, 각각의 컬러에 대해 상이한 마스크를 사용한다. 그 대신에, 각각의 컬러에 대해 동일한 마스크를 사용할 수도 있다. 모든 화소에 대해 EL 층 및 음극이 형성될 때까지 진공을 단절시킴이 없이 처리를 실행하는 것이 바람직하다.
EL 층(556)으로서는 공지의 재료를 사용할 수 있다. 그러한 재료는 구동 전압을 고려하여 유기 재료인 것이 바람직하다. 예컨대, EL 층은 포지티브 홀 주입 층, 포지티브 홀 이송 층, 발광 층 및 전자 주입 층의 4층 구조로 형성될 수 있다. 본 실시예에서는 EL 소자의 음극으로서 MgAg 전극을 사용한다. 그 대신에, 다른 공지의 재료를 사용할 수도 있다.
보호 전극(558)으로서는 그 대부분이 알루미늄으로 이루어진 전도 막을 사용할 수 있다. 보호 전극(558)은 EL 층 및 음극을 형성할 때의 마스크와는 상이한 마스크를 사용하여 진공 증착 방법에 따라 형성될 수 있다. EL 층 및 음극을 형성한 후에 공기에 노출시킴이 없이 보호 전극(558)을 연속적으로 형성하는 것이 바람직하다.
최종 단계에서는 질화실리콘 막으로 이루어진 제2 부동태 막(559)을 300 ㎚의 두께로 형성한다. 실제로, 보호 전극(352)은 예컨대 EL 층을 수분으로부터 보호하는 기능을 한다. 또한, 제2 부동태 막(559)을 형성함으로써 EL 소자의 신뢰성을 더욱 개선할 수 있다.
그와 같이 하여, 도 8C에 도시된 바와 같이 구성되는 액티브 매트릭스형 EL 표시 장치를 완성한다. 실제로는, 도 8C에 도시된 바와 같이 완성되었을 때에 그러한 장치를 기밀성이 높은 보호 막(적층물 막, 자외선 경화 수지 막 등) 또는 세라믹 밀봉 캔과 같은 하우징 재료로 포장하여 공기에 노출되지 않도록 하는 것이 바람직하다. 그 상황에서, 하우징 재료의 내부를 불활성 분위기로 하거나 그 내부에 흡습성 재료(예컨대, 산화바륨)를 배치하면 EL 층의 신뢰성(수명)이 개선된다.
예컨대 포장에 의해 기밀성을 개선한 후에는 기판 상에 형성된 소자 또는 회로로부터 인출된 단자를 외부 신호 단자에 접속하기 위한 커넥터(가요성 인쇄 회로: FPC)를 부착하여 제품을 완성시킨다. 본 명세서에서는 완전한 시판 준비가 된 EL 표시 장치를 EL 모듈로서 지칭하기로 한다.
이하, 본 실시예의 액티브 매트릭스형 EL 표시 장치의 구조를 도 11의 사시도를 참조하여 설명하기로 한다. 본 실시예의 액티브 매트릭스형 EL 표시 장치는 기판(601) 상에 각각 형성된 화소 부분(602), 게이트 신호 측 구동 회로(603) 및 데이터 신호 측 구동 회로(604)로 이루어진다. 화소 부분의 스위칭 TFT(605)는 n채널형 TFT이고, 게이트 신호 측 구동 회로(603)에 접속된 게이트 배선 라인(606)과 데이터 신호 측 구동 회로(604)에 접속된 소스 배선 라인(607)과의 교차점에 배치된다. 스위칭 TFT(605)의 드레인은 전류 제어 TFT(608)의 게이트에 접속된다.
전류 제어 TFT(608)의 소스는 전류 공급 라인(609)에 접속되고, 전류 제어 TFT(608)의 드레인은 EL 소자(610)에 접속된다. EL 소자(610)의 음극에는 미리 정해진 전압이 인가된다.
외부 입력/출력 단자인 FPC(611)는 구동 회로에 신호를 공급하기 위한 입력 배선 라인(접속 배선 라인)(612, 613) 및 전류 공급 라인(609)에 접속된 입력 배선 라인(614)을 구비한다.
이하, 하우징 재료를 포함하는 본 실시예의 EL 모듈을 도 12A 및 도 12B를 참조하여 설명하기로 한다. 도 11에 사용된 도면 부호를 필요에 따라 다시 사용하기로 한다.
기판(1200) 상에는 화소 부분(1201), 데이터 신호 측 구동 회로(1202) 및 게이트 신호 측 구동 회로(1203)가 형성된다. 각각의 구동 회로로부터 나오는 각종의 배선 라인은 입력 배선 라인(612 내지 614) 및 FPC(611)을 통해 외부 장치에 접속된다.
그 경우, 하우징 재료(1204)는 적어도 화소 부분, 바람직하게는 화소 부분 및 구동 회로를 둘러싸도록 배치된다. 하우징 재료(1204)는 그 내부 크기가 EL 소자의 외형 크기보다 더 큰 공동 부분을 구비하도록 형성된 형상 또는 판의 형상으로 된다. 하우징 재료(1204)는 접착제(1205)에 의해 기판(1200)에 고정되어 기판(1200)과 함께 폐쇄된 공간을 형성한다. 그 경우, EL 소자는 그 폐쇄된 공간 중에 완전히 밀봉되어 외부 공기로부터 완전히 격리된 상태에 있게 된다. 다수의 하우징 재료(1204)가 마련될 수도 있다.
하우징 재료(1204)의 재료는 유리 또는 중합체와 같은 절연 재료인 것이 바람직하다. 그러한 재료로는 예컨대 비결정 유리(붕규산 유리, 석영 등), 결정 유리, 세라믹 유리, 유기 수지(아크릴 수지, 스틸렌 수지, 폴리카보네이트 수지, 에폭시 수지 등) 및 실리콘 수지가 있다. 또한, 세라믹이 사용될 수도 있다. 접착제(1205)가 절연 재료인 경우에는 스테인리스 합금과 같은 금속 재료도 역시 사용될 수 있다.
접착제(1205)의 재료로서는 에폭시 수지, 아크릴레이트 수지 등이 사용될 수 있다. 또한, 열 경화성 수지 또는 광 경화성 수지도 역시 접착제로서 사용될 수 있다. 그러나, 산소 및 수분을 최대한으로 전달하지 않는 재료가 요구된다.
하우징 재료와 기판(1200)과의 사이의 틈새(1206)를 불활성 가스(아르곤, 헬륨, 질소 등)로 충전하는 것이 바람직하다. 그러나, 그것은 가스에 한정되는 것은 아니다. 불활성 액체(예컨대, 퍼플루오로알칸으로 대표되는 액체 플루오르화 탄소)도 사용될 수 있다. 예컨대, 일본 특허 출원 공개 1996년 제78519호에 개시된 액체가 불활성 액체로서 사용될 수 있다.
틈새(1206) 중에 건조제를 배치하는 것도 역시 효과적이다. 건조제로서는 일본 특허 출원 공개 1997년 제148066호에 개시된 것이 사용될 수 있다. 전형적으로, 산화바륨이 사용될 수 있다.
도 12B에 도시된 바와 같이, 화소 부분에는 절연된 EL 소자를 각각 구비하는 다수의 화소가 마련된다. 그러한 화소는 모두 공통의 전극으로서의 보호 전극(1207)을 구비한다. 본 실시예에서는 EL 층, 음극(MgAg 전극) 및 보호 전극을 공기에 노출시킴이 없이 연속적으로 형성하는 것이 바람직한 것으로 설명하고 있지만, 그 대신에 동일한 마스크 부재를 사용하여 EL 층 및 음극을 형성하고 단지 보호 전극만을 상이한 마스크 부재에 의해 형성할 경우에도 도 12B의 구조가 실현될 수 있다.
그 경우, EL 층 및 음극은 단지 화소 부분 상에만 배치될 수 있고, 구동 회로 상에는 배치될 필요가 없다. 물론, 그 EL 층 및 음극을 구동 회로 상에 배치할 경우에도 문제점이 생기는 것은 아니지만, EL 층에 알칼리 금속이 함유되어 있다는 사실을 고려한다면 구동 회로 상에는 배치하지 않는 것이 바람직하다.
보호 전극(1207)은 도면 부호 "1208"에 의해 지시된 영역에서 화소 전극과 동일한 재료로 이루어진 접속 배선 라인(1209)의 매질을 통해 입력 배선 라인(1210)에 접속된다. 입력 배선 라인(1210)은 보호 전극(1207)에 미리 정해진 전압(접지 전위, 특히 본 실시예에서는 OV)을 부여하는 전류 공급 라인으로서, 전도 페이스트 재료(1211)의 매질을 통해 FPC(611)에 접속된다.
이하, 전술된 영역(1208)에서의 접촉 구조를 실현하기 위한 제조 단계를 도 13을 참조하여 설명하기로 한다.
본 실시예의 제조 단계에 따르면, 우선 도 8A의 상태를 얻는다. 그 경우, 기판의 에지(즉, 도 13B에서 도면 부호 "1208"로 지시된 영역)에서 제1 층간절연막(544) 및 게이트 절연막(514)을 제거하고, 그 에지 상에 입력 배선 라인(1210)을 형성한다. 물론, 그 입력 배선 라인(1210)은 도 8A의 소스 배선 라인 및 드레인 배선 라인과 동시에 형성된다(도 13A를 참조).
다음으로, 도 8B에서 제2 층간절연막(553) 및 제1 부동태 막(552)을 식각했을 때에 도면 부호 "1301"로 지시된 영역을 제거하고 개구부(1302)를 형성한다. 이어서, 접속 배선 라인(1209)을 형성하여 개구부(1302)를 덮는다. 물론, 그 접속 배선 라인(1209)은 도 8B에 있는 화소 전극(554)과 함께 동시에 형성된다.(도 13b를 참조).
그 상태에서, 화소 부분에서의 EL 소자의 형성 공정(제3 층간절연막, EL 층 및 음극의 형성 공정)을 실행한다. 그 경우, 마스크 등을 사용하여 도 13에 도시된 영역에는 제3 층간절연막 및 EL 소자가 형성되지 않도록 설계한다. 음극(557)을 형성하고, 이어서 또 다른 마스크를 사용하여 보호 전극(558)을 형성한다. 그에 따라, 보호 전극(558)과 입력 배선 라인(1210)이 접속 배선 라인(1209)을 통해 전기적으로 접속되는 결과를 얻게 된다. 이어서, 제2 부동태 막(559)을 마련하여 도 13C의 상태를 얻는다.
전술된 공정 단계를 통해 도 12B의 도면 부호 "1208"로 지시된 영역에서의 접촉 구조가 실현된다. 입력 배선 라인(1210)은 하우징 재료(1204)와 기판(1200)과의 사이의 틈새를 통해 FPC(611)에 접속된다(주: 그 틈새는 접착제(1205)로 충전되어 있음. 즉, 접착제(1205)는 입력 배선 라인의 높이 차를 충분히 평탄화할 수 있는 두께일 것이 요구됨). 본 실시예에서는 입력 배선 라인(1210)에 관해 설명을 하고 있지만, 다른 출력 배선 라인(612 내지 614)도 역시 마찬가지로 하우징 재료(1204)의 아래를 통해 FPC(611)에 접속된다.
제2 실시예
본 실시예에서는 화소의 구조가 도 1B에 도시된 구조와는 상이한 경우의 예를 도 14를 참조하여 설명하기로 한다.
본 실시예에서는 도 1B에 도시된 2개의 화소가 접지 전위를 부여하는 전류 공급 라인(110)에 대해 대칭적으로 배치된다. 즉, 도 14에 도시된 바와 같이 전류 공급 라인(110)이 인접된 2개의 화소에 대해 공통된 것이 됨으로써 필요로 하는 배선 라인의 수가 감소된다. 화소에 배치되는 TFT의 구조를 변경할 필요는 없다.
그러한 배치의 구조는 더욱 정교한 화소 부분의 제조를 가능하게 하여 영상의 질을 개선한다.
또한, 전류 공급 라인(110)이 공통으로 되는 구조는 영상의 밝기를 떨어뜨림이 없이 전류 공급 라인(110)의 라인 폭의 확장을 가능하게 하는데, 그 이유는 전류 공급 라인(110)의 라인 폭의 여백이 증대되기 때문이다. 따라서, 전류 공급 라인(110)의 전압 강하의 영향을 감소시킬 수 있고, 전류 공급 라인(110)으로부터 공급되는 전압이 화소의 위치에 따라 변하는 것을 방지할 수 있다.
본 실시예의 구조는 제1 실시예의 제조 단계에 따라 용이하게 실현될 수 있다.
제3 실시예
본 실시예에서는 도 1의 구조와는 상이한 구조로 된 화소 부분을 형성하는 것에 관해 도 15를 참조하여 설명하기로 한다. 제2 층간절연막(48)을 형성하는 단계까지 제1 실시예에서와 동일한 단계가 속행될 수 있다. 제2 층간절연막(48)으로 덮이는 스위칭 TFT(201) 및 전류 제어 TFT(202)는 각각 도 1에서와 동일한 구조로 되므로, 여기에서는 그에 관한 설명을 생략하기로 한다.
본 실시예에서는 제2 층간절연막(48) 및 제1 부동태 막(47)에 접촉 홀을 형성한 후에 화소 전극(61)을 형성한다. 본 실시예에서는 화소 전극(61)으로서 두께가 200 ㎚인 알루미늄 합금 막(1 중량%의 티탄을 함유한 알루미늄 막)을 배치한다. 화소 전극으로서는 금속제인 것을 전제로 하여 임의의 재료를 사용할 수 있다. 그러한 재료는 반사율이 높은 것이 바람직하다.
그 화소 전극(61) 상에는 산화실리콘 막으로 이루어진 제3 층간절연막(62)을 300 ㎚의 두께로 형성한다. 이어서, 두께가 230 ㎚인 MgAg 전극을 음극(63)으로서 형성한다. 또한, 두께가 20 ㎚인 전자 이송 층, 두께가 40 ㎚인 발광 층 및 두께가 30 ㎚인 포지티브 홀 이송 층을 EL 층으로서 아래로부터 순서대로 형성한다. EL 층(64)을 음극(63)보다 약간 더 큰 패턴으로 되도록 형성할 필요가 있다. 그것은 음극(63)이 추후에 형성되는 양극과 단락을 이루는 것을 방지할 수 있도록 하기 위한 것이다.
그 경우, 다중 챔버 방법(클러스터 공구 방법으로서도 지칭됨)의 진공 증착 장치를 사용하여 음극(63) 및 EL 층(64)을 공기에 노출시킴이 없이 연속적으로 형성한다. 보다 구체적으로, 우선 제1 마스크를 사용하여 모든 화소 상에 음극(63)을 형성한 후에 제2 마스크에 의해 적색 발광 EL 층을 형성한다. 제2 마스크를 미세하게 제어하여 이동시키면서 녹색 발광 EL 층 및 청색 발광 EL 층을 연속적으로 형성한다.
RGB에 해당하는 화소를 줄무늬처럼 배치할 경우, 제2 마스크가 전술된 형식으로 간단하게 이동된다. 그러나, 소위 델타 배열의 화소 구조를 실현하려면, 녹색 발광 EL 층용의 제3 마스크 및 청색 발광 EL 층용의 제4 마스크를 각각 사용할 수도 있다.
그러한 형식으로 EL 층(64)을 형성한 후에는 그 EL 층(64) 상에 양극(65)을 110 ㎚의 두께로 형성한다. 양극(65)은 투명 전도 막(본 실시예에서는 ITO 막에 10 중량%의 산화아연이 함유된 박막)으로 이루어진다. 그와 같이 EL 소자(206)를 형성한 후에 제1 실시예에 예시된 재료로 제2 부동태 막(66)을 형성한다. 그 결과, 도 15에 도시된 바와 같은 구조로 된 화소가 완성된다.
본 실시예의 구조에서는 각각의 화소에서 발생되는 적색 광, 녹색 광 또는 청색 광이 TFT가 형성되어 있는 기판의 반대측으로 방사된다. 따라서, 화소의 거의 모든 영역, 즉 TFT가 형성되어 있는 영역마저도 효과적인 발광 영역으로서 사용될 수 있다. 그 결과, 화소의 유효 발광 면적이 대폭적으로 증대되어 영상의 밝기 또는 콘트라스트 비율(명암간의 비율)이 개선된다.
본 실시예의 구조는 제1 및 제2 실시예의 구조 중의 임의의 하나와 자유롭게 조합될 수 있다.
제4 실시예
본 실시예에서는 제1 실시예에 의해 제조된 액티브 매트릭스형 EL 표시 장치의 화소 구조의 예에 관해 도 16을 사용하여 설명하기로 한다. 도 16에서는 도면 부호 "201"이 스위칭 TFT를 지시하고 있다. 스위칭 TFT(201)는 소스 영역(13), 드레인 영역(14) 및 게이트 배선 라인(게이트 전극으로서의 역할도 할 수 있음)(106)을 포함한다. 도면 부호 "202"는 전류 제어 TFT를 지시하고 있다. 전류 제어 TFT(202)는 소스 영역(26), 드레인 영역(27) 및 게이트 전극(30)을 포함한다. 전류 제어 TFT(202) 및 화소 전극(49)은 드레인 배선 라인(32)을 통해 전기적으로 접속된다. 도면 부호 "51" 및 "52"로 지시된 점선은 EL 층(51) 및 음극(52)이 형성되어 있는 위치를 나타내고 있다. EL 소자(203)는 화소 전극(49), EL 층(51) 및 음극(52)으로 이루어진다.
그 경우, 스위칭 TFT(201)의 드레인 배선 라인(22)은 전기 접점(1601)에 의해 전류 제어 TFT(202)의 게이트 전극(30)에 전기적으로 접속된다. 게이트 전극(30)은 전류 제어 TFT(202)의 소스 배선 라인(31)과 겹쳐지는 부분에서 커패시턴스 저장 장치(112)를 형성한다. 소스 배선 라인(31)은 전류 공급 라인(110)에 접속된다.
본 실시예에 따른 도 16의 화소 구조는 본 발명을 한정하는 것이 전혀 아니고, 단지 바람직한 일례에 불과하다. 본 발명을 실시하는 자는 스위칭 TFT, 전류 제어 TFT 및 커패시턴스 저장 장치를 어디에 형성할 것인지를 적절히 결정할 수 있다. 본 실시예는 본 실시예의 구조와 제1 내지 제3 실시예의 구조를 자유롭게 조합함으로써 실시될 수도 있다.
제5 실시예
본 실시예에서는 액티브 매트릭스형 EL 표시 장치의 화소 구조가 제4 실시예의 화소 구조와는 상이한 경우에 관해 설명하기로 한다. 특히, 게이트 배선 라인의 재료가 도 16에 도시된 화소 구조에서와는 상이한 예가 도 17에 도시되어 있다. 도 17은 게이트 배선 라인의 구조에서만 도 16과 상이하다. 따라서, 특별히 상세한 설명을 하지는 않기로 한다.
도 17에서는 도면 부호 "71a, 71b"가 제1 실시예에서와 같이 질화텅스텐 막과 텅스텐 막과의 적층물 막으로 이루어진 게이트 전극을 각각 지시하고 있다. 도 17에 도시된 바와 같이, 그러한 게이트 전극(71a, 71b)은 각각 절연된 패턴으로 되거나 전기적으로 접속된 패턴으로 될 수 있다. 게이트 전극(71a, 71b)은 형성되었을 때에 전기적 부동 상태(floating state)에 있게 된다.
질화탄탈 막과 탄탈 막과의 적층물 막 또는 몰리브덴과 텅스텐의 합금 막과 같은 또 다른 전도 막도 역시 게이트 전극(71a, 71b)으로서 사용할 수 있다. 그러나, 그러한 막은 처리 가능성이 우수하여 폭이 3 ㎛(바람직하게는 2 ㎛) 미만인 라인을 형성할 수 있도록 하는 것이 바람직하다. 또한, 그러한 막은 게이트 절연막에 확산되어 활성층에 들어가는 것과 같은 원소를 함유하지 않은 막인 것이 바람직하다.
다른 한편으로, 게이트 배선 라인(72)으로서는 게이트 전극(71a, 71b)보다 저항이 더 낮은 전도 막을 사용한다. 대표적으로, 그러한 전도 막은 알루미늄을 주성분으로 하는 합금 막 또는 구리를 주성분으로 하는 합금 막이다. 게이트 배선 라인(72)은 특히 정밀한 처리 가능성을 필요로 하지 않는다. 또한, 게이트 배선 라인(72)은 활성층과 겹쳐지지 않고, 그에 따라 그것이 절연막에 확산되는 알루미늄 또는 구리를 함유할 경우라 할지라도 전혀 문제점이 발생하지 않는다.
본 실시예의 구조를 형성할 경우, 제1 실시예의 도 7D의 공정에서 제1 층간절연막(544)을 형성하기 전에 활성화 단계를 실행한다. 그 경우에는 게이트 전극(71a, 71b)이 노출된 상태에서 열처리를 실행한다. 그러나, 충분한 불활성 분위기, 바람직하게는 그 산소 함량이 1 ppm 이하인 불활성 분위기 중에서 열처리를 실행한다면, 게이트 전극(71a, 71b)이 산화되지는 않는다. 따라서, 산화로 인해 저항이 증가되거나 절연막(산화 막)으로 덮임으로 인해 제거가 곤란하게 되는 것을 걱정할 필요가 없다.
활성화 단계를 완료한 후에는 알루미늄 또는 구리를 주성분으로 하는 전도 막을 형성하고, 패턴화에 따라 게이트 배선 라인(72)을 형성한다. 그 경우, 게이트 전극(71a, 71b)과 게이트 배선 라인(72)이 접촉하는 부분에서 탁월한 옴 접촉이 확보되고, 결과적으로 미리 정해진 게이트 전압이 게이트 전극(71a, 71b)에 인가될 수 있다.
본 실시예의 구조는 영상 표시 면적의 크기가 대형인 경우에 특히 효과적이다. 그 이유에 관해서는 후술하기로 한다.
본 발명의 EL 표시 장치는 1개의 프레임을 다수의 서브 프레임으로 분할함으로써 구동되기 때문에, 화소 부분을 구동하기 위한 구동 회로에 부과되는 부하가 크다. 그러한 부하를 감소시키기 위해서는, 화소 부분의 부하(예컨대, 배선 라인 저항, 기생 커패시턴스 또는 TFT의 기록 용량)를 최대한 감소시키는 것이 바람직하다.
TFT의 기록 용량과 관련하여서는, 본 발명에 채용되는 실리콘 막에 의해 동작 성능이 매우 높은 TFT가 실현될 수 있기 때문에 심각한 문제점이 생기지는 않는다. 데이터 배선 라인 또는 게이트 배선 라인에 부가되는 기생 커패시턴스와 관련하여서는, 그것의 대부분이 배선 라인과 그 배선 라인 상에 형성된 EL 소자의 음극(또는 보호 전극)과의 사이에 형성된다. 그러나, 유전 상수가 낮은 유기 수지 막이 제2 층간절연막으로서 1.5 내지 2.5 ㎛의 두께로 형성되기 때문에, 그러한 기생 커패시턴스는 거의 완전히 무시될 수 있는 정도이다.
그러한 사실로부터, 화소 부분의 면적이 큰 EL 표시 장치에 본 발명을 적용할 경우에 가장 심각한 장애가 되는 것은 데이터 배선 라인 및 게이트 배선 라인의 배선 라인 저항이라 할 수 있다. 물론, 데이터 신호 측 구동 회로를 다수의 섹션으로 분할함으로써 병렬 처리를 실행하거나, 데이터 신호 측 구동 회로와 게이트 신호 측 구동 회로를 그 사이에 화소 부분이 개재되도록 배치하여 양측으로부터 신호를 송신하고, 그에 따라 구동 회로의 동작 주파수를 현격히 낮추는 것이 가능하다. 그러나, 그럴 경우에는 예컨대 구동 회로가 차지하는 면적이 증대된다고 하는 또 다른 문제점이 생기게 된다.
따라서, 본 발명을 실시할 때에는 본 실시예의 구조에 의해 게이트 배선 라인의 저항을 최대한으로 감소시키는 것이 매우 효과적이다. 도 17의 화소 구조는 본 발명을 한정하는 것이 결코 아니고, 단지 바람직한 일례에 불과할 뿐이다. 본 실시예는 본 실시예의 구조와 제1 내지 제3 실시예의 구조를 자유롭게 조합함으로써 실시될 수도 있다.
제6 실시예
제1 실시예의 도 2의 구조에서는 활성층과 기판(11)과의 사이에 배치되는 베이스 막(12)의 재료로서 냉각 효과가 높은 재료를 사용하는 것이 효과적이다. 특히, 전류 제어 TFT에는 상대적으로 많은 전류가 통과하기 때문에 열이 발생하기 쉽고 그러한 자체 열 발생으로 인한 열화를 겪게 된다는 문제점이 있다. 본 실시예에 따르면, 베이스 막이 냉각 효과를 보유하여 그러한 상황에서의 열에 의한 TFT의 열화가 방지된다.
냉각 효과를 보유한 광 투과성 재료로서는 B(붕소), C(탄소) 및 N(질소)으로 이루어진 군으로부터 선택된 하나 이상의 원소와, Al(알루미늄), Si(실리콘) 및 P(인)로 이루어진 군으로부터 선택된 하나 이상의 원소를 함유한 절연막이 있다.
예컨대, 질화알루미늄(AlxNy)으로 대표되는 알루미늄의 질화물, 탄화실리콘(SixCy)으로 대표되는 실리콘의 탄화물, 질화실리콘(SixNy)으로 대표되는 실리콘의 질화물, 질화붕소(BxNy)로 대표되는 붕소의 질화물 및 인화 붕소(BxPy)로 대표되는 붕소의 인화물을 사용할 수 있다. 산화알루미늄(AlxOy)으로 대표되는 알루미늄의 산화물은 광 투과성이 우수하고, 그 열전도도는 20 Wm-1K-1이다. 따라서, 그것도 역시 바람직한 재료 중의 하나이다. 전술된 광 투과성 재료에서, "x" 및 "y"는 임의의 정수이다.
전술된 화합물에는 다른 원소도 결합될 수 있다. 예컨대, 산화알루미늄에 질소를 첨가하여 "AlNxOy"로 나타내는 알루미늄 질화산화물을 사용하는 것도 가능하다. 그러한 재료는 냉각 효과뿐만 아니라 알칼리 금속의 침투를 방지하는 효과도 함께 보유한다. 알루미늄 질화산화물에서, "x" 및 "y"는 임의의 정수이다.
또한, 일본 특허 출원 공개 1987년 제90260호에 개시된 재료를 사용할 수도 있다. 보다 구체적으로, Si, Al, N, O 및 M을 함유한 절연막을 사용할 수 있는데, 여기에서 "M"은 1종 이상의 희토류 원소, 바람직하게는 Ce(세슘), Yb(이테르븀), Sm(사마륨), Er(에르븀), Y(이트륨), La(란탄), Gd(가돌리륨), Dy(디스프로슘) 및 Nd(네오디뮴)로 이루어진 군으로부터 선택된 하나 이상의 원소이다. 그러한 재료는 냉각 효과뿐만 아니라 수분 또는 알칼리의 침투를 저지하는 효과를 함께 보유한다.
또한, 하나 이상의 다이아몬드 박막 또는 비결정 탄소 막(특히, 다이아몬드의 특성에 가까운 막, 다이아몬드 유사 탄소로서 지칭됨)을 포함하는 탄소 막도 역시 사용할 수 있다. 그러한 탄소 막은 열 전도도가 매우 높아서 열복사 층으로서 매우 효과적이다. 그러나, 그러한 막은 막 두께가 두꺼워짐에 따라 갈색을 띄어 투과도가 감소되므로, 가능한 한 얇게 되어야 한다(바람직하게는 5 내지 100 ㎚).
냉각 효과를 보유한 재료로 이루어진 박막을 단일 층으로서 사용할 수 있지만, 그 대신에 그러한 박막과 실리콘을 함유한 절연막과의 적층물 막을 사용할 수도 있다.
본 실시예의 구조는 제1 내지 제 5 실시예의 구조 중의 임의의 하나와 자유롭게 조합될 수 있다.
제7 실시예
제1 실시예에서는 EL 층으로서 유기 EL 재료를 사용하는 것이 바람직하다고 했다. 그러나, 본 발명은 무기 EL 재료를 사용하여 실시될 수도 있다. 그 경우, 현재 통용되고 있는 무기 EL 재료의 구동 전압이 매우 높기 때문에, 사용되는 TFT는 그러한 구동 전압에 견딜 수 있는 저항/압력 특성을 보유해야만 한다.
장래에 구동 전압이 더욱 낮은 무기 EL 재료가 개발된다면, 본 발명을 그에 적용하는 것이 가능할 것이다.
본 실시예의 구조는 제1 내지 제6 실시예의 구조 중의 임의의 하나와 자유롭게 조합될 수 있다.
제8 실시예
본 발명을 실시함으로써 형성되는 액티브 매트릭스형 EL 표시 장치(EL 모듈)는 자기 발광 특성(self-luminous property)으로 인해 밝은 장소에서의 가시도가 액정 표시 장치에 비해 우수하다. 따라서, 본 발명은 직시형(direct-view type) EL 표시(EL 모듈을 장착한 표시를 지시함)의 표시 부분으로서 사용될 수 있다. EL 표시로서는 PC 모니터, TV 수상 모니터, 광고 표시 모니터 등이 있다.
본 발명은 전술된 EL 표시를 비롯하여 표시를 구성 부분으로서 포함하는 모든 전자 장치의 표시 부분에 사용될 수 있다.
그러한 전자 장치로서는 EL 표시, 비디오 카메라, 디지털 카메라, 헤드 장착형 표시, 차량 항법 시스템, PC, 개인용 디지털 보조 장치(이동 컴퓨터, 휴대 전화 또는 전자 수첩 등) 및 녹화 매체를 구비한 영상 재생 장치(특히, 컴팩트 디스크(CD), 레이저 디스크(LD) 또는 디지털 비디오 디스크(DVD)와 같은 녹화 매체를 재생하여 영상을 표시할 수 있는 장치)가 있다. 그러한 전자 장치의 예는 도 18에 도시되어 있다.
도 18A는 본체(2001), 케이스(2002), 표시 부분(2003) 및 키보드(2004)를 포함하는 PC를 도시하고 있다. 본 발명은 표시 부분(2003)으로서 사용될 수 있다.
도 18B는 본체(2101), 표시 패널(2102), 음성 입력 부분(2103), 조작 스위치(2104), 배터리(2105) 및 영상 수신 부분(2106)을 포함하는 비디오 카메라를 도시하고 있다. 본 발명은 표시 패널(2102)로서 사용될 수 있다.
도 18C는 본체(2301), 신호 케이블(2302), 헤드 고정 밴드(2303), 표시 모니터(2304), 광학 시스템(2305) 및 표시 장치(2306)를 포함하는 헤드 장착형 EL 표시(우측)를 도시하고 있다. 본 발명은 표시 장치(2306)로서 사용될 수 있다.
도 18D는 녹화 매체를 구비하고, 본체(2401), 녹화 매체(2402)(CD, LD, DVD 등), 조작 스위치(2403), 표시 패널(a)(2404) 및 표시 패널(b)(2405)을 포함하는 영상 재생 장치(특히, DVD 플레이어)를 도시하고 있다. 표시 패널(a)은 주로 영상 정보를 표시하고, 표시 패널(b)은 주로 문자 정보를 표시한다. 본 발명은 표시 패널(a) 및 표시 패널(b)로서 사용될 수 있다. 본 발명은 녹화 매체를 구비한 영상 재생 장치로서 CD 플레이어 또는 게임기에 적용될 수도 있다.
도 18E는 본체(2501), 카메라(2502), 영상 수신 부분(2503), 조작 스위치(2504) 및 표시 부분(2505)을 포함하는 이동 컴퓨터를 도시하고 있다. 본 발명은 표시 부분(2505)으로서 사용될 수 있다.
장래에 EL 재료의 발광 밝기 보다 더 향상된다면, 전방형 또는 후방형 프로젝터에 본 발명을 적용하는 것도 가능하게 될 것이다.
전술된 바와 같이, 본 발명의 적용 범위는 매우 광범위하고, 본 발명을 모든 분야의 전자 장치에 적용하는 것이 가능하다. 본 실시예의 전자 장치는 제1 내지 제7 실시예의 자유로운 조합에 의해 구성되는 구조에 의해 실현될 수도 있다.
제9 실시예
도 20A 및 도 20B의 사진은 본 발명의 EL 표시 장치에 관한 것이다. 보다 구체적으로, 그 사진은 본 발명의 시분할 계조 방법에 의해 표시된 영상을 나타내고 있다. 도 20A의 사진은 저분자량 유기 재료인 Alq3(트리스-8-퀴놀린올레이토 알루미늄 착체)을 발광 층으로서 사용한 것이고, 도 20B의 사진은 고분자량 유기 재료인 PPV(폴리파라페닐렌-비닐렌)를 발광 층으로서 사용한 것이다. 도 20A 및 도 20B의 EL 표시 장치의 명세를 다음의 표에 예시하기로 한다.
본 발명에 따르면, TFT의 특성 곡선의 가변성에 영향을 미침이 없이 선명한 다중 계조 표시를 할 수 있는 액티브 매트릭스형 EL 표시 장치를 얻을 수 있다. 또한, 본 발명에 채용되는 실리콘 막으로 활성층을 형성함으로써 동작 성능이 매우 높은 TFT를 제조하게 되고, 액티브 매트릭스형 EL 표시 장치의 디지털 신호에 의한 시분할 계조 표시를 더욱 효과적으로 실행할 수 있게 된다. 아울러, 그러한 계조 표시를 실현함으로써 전류 제어 TFT의 특성 곡선의 가변성에 기인한 계조 장애가 제거되고, 컬러 재현성이 탁월한 고선명 영상을 얻을 수 있다.
또한, 기판 상에 형성되는 TFT 자체도 회로 또는 소자에 필요한 성능에 따라 최적으로 배치된 구조의 그러한 TFT에 의해 신뢰성이 높은 액티브 매트릭스형 EL 표시 장치를 실현하게 된다.
따라서, 그러한 액티브 매트릭스형 EL 표시 장치를 표시 부분(표시 패널)으로서 장착함으로써 신뢰성이 높고 영상 질이 우수한 고성능 전자 장치를 제조할 수 있게 된다.

Claims (23)

  1. 기판 상에 형성되는 화소 부분, 데이터 신호 측 구동 회로 및 게이트 신호 측 구동 회로를 포함하고;
    화소 부분, 데이터 신호 측 구동 회로 및 게이트 신호 측 구동 회로는 박막 트랜지스터에 의해 형성되며, 박막 트랜지스터에 있는 각각의 활성층은 {1 1 0} 배향에 해당하는 전자빔 회절 영상을 나타내는 반도체 막으로 이루어지는 것을 특징으로 하는 EL 표시 장치.
  2. 기판 상에 형성되는 화소 부분, 데이터 신호 측 구동 회로, 게이트 신호 측 구동 회로 및 시분할 계조 데이터 신호 발생 회로를 포함하고;
    화소 부분, 데이터 신호 측 구동 회로, 게이트 신호 측 구동 회로 및 시분할 계조 데이터 신호 발생 회로는 박막 트랜지스터에 의해 형성되며, 박막 트랜지스터에 있는 각각의 활성층은 {1 1 0} 배향에 해당하는 전자빔 회절 영상을 나타내는 반도체 막으로 이루어지는 것을 특징으로 하는 EL 표시 장치.
  3. 기판 상에 형성되는 화소 부분, 데이터 신호 측 구동 회로, 게이트 신호 측 구동 회로 및 시분할 계조 데이터 신호 발생 회로를 포함하고;
    화소 부분, 데이터 신호 측 구동 회로 및 게이트 신호 측 구동 회로는 박막 트랜지스터에 의해 형성되며, 시분할 계조 데이터 신호 발생 회로는 IC 칩에 의해 장착되고, 박막 트랜지스터에 있는 각각의 활성층은 {1 1 0} 배향에 해당하는 전자빔 회절 영상을 나타내는 반도체 막으로 이루어지는 것을 특징으로 하는 EL 표시 장치.
  4. 제2항에 있어서, 시분할 계조 데이터 신호 발생 회로는 1개의 프레임을 n 비트(n은 2이상의 정수)의 계조에 해당하는 n개의 서브 프레임(SF1, SF2, SF3, …, SF9n-1), SF(n))으로 분할하기 위한 수단; n개의 서브 프레임에서 어드레스 주기(Ta) 및 지속 주기(Ts: SF1, SF2, SF3, …, SF(n-1), SF(n)에 해당하는 지속 주기는 Ts1, Ts2, Ts3, …, Ts(n-1), Ts(n)으로 각각 지시됨)를 선택하기 위한 수단; 및 n개의 서브 프레임에서 지속 주기를 Ts1:Ts2:Ts3:…:Ts(n-1):Ts(n) = 20:2-1:2-2:…:2-(n-2):2-(n-1)로 되도록 설정하기 위한 수단을 포함하는 것을 특징으로 하는 EL 표시 장치.
  5. 제3항에 있어서, 시분할 계조 데이터 신호 발생 회로는 1개의 프레임을 n 비트(n은 2이상의 정수)의 계조에 해당하는 n개의 서브 프레임(SF1, SF2, SF3, …, SF9n-1), SF(n))으로 분할하기 위한 수단; n개의 서브 프레임에서 어드레스 주기(Ta) 및 지속 주기(Ts: SF1, SF2, SF3, …, SF(n-1), SF(n)에 해당하는 지속 주기는 Ts1, Ts2, Ts3, …, Ts(n-1), Ts(n)으로 각각 지시됨)를 선택하기 위한 수단; 및 n개의 서브 프레임에서 지속 주기를 Ts1:Ts2:Ts3:…:Ts(n-1):Ts(n) = 20:2-1:2-2:…:2-(n-2):2-(n-1)로 되도록 설정하기 위한 수단을 포함하는 것을 특징으로 하는 EL 표시 장치.
  6. EL 표시 장치를 표시 부분으로서 사용하고;
    EL 표시 장치는 박막 트랜지스터로 형성되는 화소 부분, 데이터 신호 측 구동 회로 및 게이트 신호 측 구동 회로를 포함하며;
    박막 트랜지스터에 있는 각각의 활성층은 {1 1 0} 배향에 해당하는 전자빔 회절 영상을 나타내는 반도체 막으로 이루어지는 것을 특징으로 하는 전자 장치.
  7. EL 표시 장치를 표시 부분으로서 사용하고;
    EL 표시 장치는 박막 트랜지스터로 형성되는 화소 부분, 데이터 신호 측 구동 회로, 게이트 신호 측 구동 회로 및 시분할 계조 데이터 신호 발생 회로를 포함하며;
    박막 트랜지스터에 있는 각각의 활성층은 {1 1 0} 배향에 해당하는 전자빔 회절 영상을 나타내는 반도체 막으로 이루어지는 것을 특징으로 하는 전자 장치.
  8. EL 표시 장치를 표시 부분으로서 사용하고;
    EL 표시 장치는 박막 트랜지스터에 의해 형성되는 화소 부분, 데이터 신호 측 구동 회로 및 게이트 신호 측 구동 회로와, IC 칩에 의해 장착되는 시분할 계조 데이터 신호 발생 회로를 포함하며;
    박막 트랜지스터에 있는 각각의 활성층은 {1 1 0} 배향에 해당하는 전자빔 회절 영상을 나타내는 반도체 막으로 이루어지는 것을 특징으로 하는 전자 장치.
  9. 제7항에 있어서, 시분할 계조 데이터 신호 발생 회로는 1개의 프레임을 n 비트(n은 2이상의 정수)의 계조에 해당하는 n개의 서브 프레임(SF1, SF2, SF3, …, SF9n-1), SF(n))으로 분할하기 위한 수단; n개의 서브 프레임에서 어드레스 주기(Ta) 및 지속 주기(Ts: SF1, SF2, SF3, …, SF(n-1), SF(n)에 해당하는 지속 주기는 Ts1, Ts2, Ts3, …, Ts(n-1), Ts(n)으로 각각 지시됨)를 선택하기 위한 수단; 및 n개의 서브 프레임에서 지속 주기를 Ts1:Ts2:Ts3:…:Ts(n-1):Ts(n) = 20:2-1:2-2:…:2-(n-2):2-(n-1)로 되도록 설정하기 위한 수단을 포함하는 것을 특징으로 하는 전자 장치.
  10. 제8항에 있어서, 시분할 계조 데이터 신호 발생 회로는 1개의 프레임을 n 비트(n은 2이상의 정수)의 계조에 해당하는 n개의 서브 프레임(SF1, SF2, SF3, …, SF9n-1), SF(n))으로 분할하기 위한 수단; n개의 서브 프레임에서 어드레스 주기(Ta) 및 지속 주기(Ts: SF1, SF2, SF3, …, SF(n-1), SF(n)에 해당하는 지속 주기는 Ts1, Ts2, Ts3, …, Ts(n-1), Ts(n)으로 각각 지시됨)를 선택하기 위한 수단; 및 n개의 서브 프레임에서 지속 주기를 Ts1:Ts2:Ts3:…:Ts(n-1):Ts(n) = 20:2-1:2-2:…:2-(n-2):2-(n-1)로 되도록 설정하기 위한 수단을 포함하는 것을 특징으로 하는 전자 장치.
  11. 제6항에 있어서, 전자 장치는 PC, 비디오 카메라, 헤드 장착형 표시, 영상 재생 장치 및 이동 컴퓨터로 이루어진 군으로부터 선택되는 것을 특징으로 하는 전자 장치.
  12. 제7항에 있어서, 전자 장치는 PC, 비디오 카메라, 헤드 장착형 표시, 영상 재생 장치 및 이동 컴퓨터로 이루어진 군으로부터 선택되는 것을 특징으로 하는 전자 장치.
  13. 제8항에 있어서, 전자 장치는 PC, 비디오 카메라, 헤드 장착형 표시, 영상 재생 장치 및 이동 컴퓨터로 이루어진 군으로부터 선택되는 것을 특징으로 하는 전자 장치.
  14. 1개의 프레임을 n 비트(n은 2이상의 정수)의 계조에 해당하는 n개의 서브 프레임(SF1, SF2, SF3, …, SF9n-1), SF(n))으로 분할하는 단계;
    n개의 서브 프레임에 어드레스 주기(Ta) 및 지속 주기(Ts: SF1, SF2, SF3, …, SF(n-1), SF(n)에 해당하는 지속 주기는 Ts1, Ts2, Ts3, …, Ts(n-1), Ts(n)으로 각각 지시됨)를 제공하는 단계; 및
    n개의 서브 프레임에서 지속 주기를 Ts1:Ts2:Ts3:…:Ts(n-1):Ts(n) = 20:2-1:2-2:…:2-(n-2):2-(n-1)로 되도록 설정하는 단계를 포함하는 것을 특징으로 하는 EL 표시 장치의 구동 방법.
  15. 제14항에 있어서, EL 표시 장치는 PC, 비디오 카메라, 헤드 장착형 표시, 영상 재생 장치 및 이동 컴퓨터로 이루어진 군으로부터 선택된 전자 장치에 통합되는 것을 특징으로 하는 EL 표시 장치의 구동 방법.
  16. EL 표시 장치를 표시 부분으로서 사용하고;
    EL 표시 장치는 화소 부분, 데이터 신호 측 구동 회로, 게이트 신호 측 구동 회로 및 시분할 계조 데이터 신호 발생 회로를 포함하며;
    시분할 계조 데이터 신호 발생 회로는 1개의 프레임을 n 비트(n은 2이상의 정수)의 계조에 해당하는 n개의 서브 프레임(SF1, SF2, SF3, …, SF9n-1), SF(n))으로 분할하기 위한 수단; n개의 서브 프레임에서 어드레스 주기(Ta) 및 지속 주기(Ts: SF1, SF2, SF3, …, SF(n-1), SF(n)에 해당하는 지속 주기는 Ts1, Ts2, Ts3, …, Ts(n-1), Ts(n)으로 각각 지시됨)를 선택하기 위한 수단; 및 n개의 서브 프레임에서 지속 주기를 Ts1:Ts2:Ts3:…:Ts(n-1):Ts(n) = 20:2-1:2-2:…:2-(n-2):2-(n-1)로 되도록 설정하기 위한 수단을 포함하는 것을 특징으로 하는 전자 장치.
  17. EL 표시 장치를 표시 부분으로서 사용하고;
    EL 표시 장치는 하나 이상의 시분할 계조 데이터 신호 발생 회로를 구비한 구동 회로를 포함하며;
    시분할 계조 데이터 신호 발생 회로는 1개의 프레임을 n 비트(n은 2이상의 정수)의 계조에 해당하는 n개의 서브 프레임(SF1, SF2, SF3, …, SF9n-1), SF(n))으로 분할하기 위한 수단; n개의 서브 프레임에서 어드레스 주기(Ta) 및 지속 주기(Ts: SF1, SF2, SF3, …, SF(n-1), SF(n)에 해당하는 지속 주기는 Ts1, Ts2, Ts3, …, Ts(n-1), Ts(n)으로 각각 지시됨)를 선택하기 위한 수단; 및 n개의 서브 프레임에서 지속 주기를 Ts1:Ts2:Ts3:…:Ts(n-1):Ts(n) = 20:2-1:2-2:…:2-(n-2):2-(n-1)로 되도록 설정하기 위한 수단을 포함하는 것을 특징으로 하는 전자 장치.
  18. 제16항에 있어서, 전자 장치는 PC, 비디오 카메라, 헤드 장착형 표시, 영상 재생 장치 및 이동 컴퓨터로 이루어진 군으로부터 선택되는 것을 특징으로 하는 전자 장치.
  19. 제17항에 있어서, 전자 장치는 PC, 비디오 카메라, 헤드 장착형 표시, 영상 재생 장치 및 이동 컴퓨터로 이루어진 군으로부터 선택되는 것을 특징으로 하는 전자 장치.
  20. EL 표시 장치를 표시 부분으로서 사용하고;
    EL 표시 장치 내에 형성된 화소 부분, 데이터 신호 측 구동 회로 및 게이트 신호 측 구동 회로와, EL 표시 장치에 접속되는 시분할 계조 데이터 신호 발생 회로를 포함하며;
    시분할 계조 데이터 신호 발생 회로는 1개의 프레임을 n 비트(n은 2이상의 정수)의 계조에 해당하는 n개의 서브 프레임(SF1, SF2, SF3, …, SF9n-1), SF(n))으로 분할하기 위한 수단; n개의 서브 프레임에서 어드레스 주기(Ta) 및 지속 주기(Ts: SF1, SF2, SF3, …, SF(n-1), SF(n)에 해당하는 지속 주기는 Ts1, Ts2, Ts3, …, Ts(n-1), Ts(n)으로 각각 지시됨)를 선택하기 위한 수단; 및 n개의 서브 프레임에서 지속 주기를 Ts1:Ts2:Ts3:…:Ts(n-1):Ts(n) = 20:2-1:2-2:…:2-(n-2):2-(n-1)로 되도록 설정하기 위한 수단을 포함하는 것을 특징으로 하는 전자 장치.
  21. EL 표시 장치를 표시 부분으로서 사용하고;
    EL 표시 장치에 접속되는 시분할 계조 데이터 신호 발생 회로를 포함하며;
    시분할 계조 데이터 신호 발생 회로는 1개의 프레임을 n 비트(n은 2이상의 정수)의 계조에 해당하는 n개의 서브 프레임(SF1, SF2, SF3, …, SF9n-1), SF(n))으로 분할하기 위한 수단; n개의 서브 프레임에서 어드레스 주기(Ta) 및 지속 주기(Ts: SF1, SF2, SF3, …, SF(n-1), SF(n)에 해당하는 지속 주기는 Ts1, Ts2, Ts3, …, Ts(n-1), Ts(n)으로 각각 지시됨)를 선택하기 위한 수단; 및 n개의 서브 프레임에서 지속 주기를 Ts1:Ts2:Ts3:…:Ts(n-1):Ts(n) = 20:2-1:2-2:…:2-(n-2):2-(n-1)로 되도록 설정하기 위한 수단을 포함하는 것을 특징으로 하는 전자 장치.
  22. 제20항에 있어서, 전자 장치는 PC, 비디오 카메라, 헤드 장착형 표시, 영상 재생 장치 및 이동 컴퓨터로 이루어진 군으로부터 선택되는 것을 특징으로 하는 전자 장치.
  23. 제21항에 있어서, 전자 장치는 PC, 비디오 카메라, 헤드 장착형 표시, 영상 재생 장치 및 이동 컴퓨터로 이루어진 군으로부터 선택되는 것을 특징으로 하는 전자 장치.
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