KR19990012898A - 웨이퍼의 분할방법 및 반도체장치의 제조방법 - Google Patents

웨이퍼의 분할방법 및 반도체장치의 제조방법 Download PDF

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Abstract

다이싱시에 있어서의 치핑을 방지할 수 있는 웨이퍼의 분할방법 및 반도체장치의 제조방법에 관한 것으로서,
반도체소자가 형성된 웨이퍼(21)상에 격자상으로 배치된 다이싱라인을 따라서 상기 반도체소자의 형성면측으로부터 완성시의 칩의 두께보다도 깊은 홈(22)을 형성하고, 상기 웨이퍼에 있어서의 반도체소자의 형성면상에 지지용의 시트(26)를 부착하며, 상기 웨이퍼의 이면을 상기 완성시의 칩의 두께까지 연삭 및 연마하고 웨이퍼를 개개의 칩으로 분리하는 특징으로 하고 있으며, 웨이퍼의 이면을 연삭 및 연마함으로써 웨이퍼를 개개의 칩으로 분리하기 때문에 하프컷법으로 파내어 절단하고 분리하는 종래의 방법에 비하여 다이싱시의 치핑을 억제할 수 있는 것을 특징으로 한다.

Description

웨이퍼의 분할방법 및 반도체장치의 제조방법
본 발명은 웨이퍼의 분할방법 및 반도체장치의 제조방법에 관한 것으로, 특히 웨이퍼상에 형성된 반도체소자를 개개의 칩으로 절단분리하고, 엔벌로프에 봉지하는 공정에 관련되며 엔벌로프의 소형 얇은 두께화나 웨이퍼의 대구경화시에 가장 적합한 것이다.
반도체장치의 제조공정은 웨이퍼(반도체기판)상에 여러가지 반도체소자의 패턴을 형성하는 공정과, 웨이퍼상에 형성된 반도체소자를 개개의 칩으로 절단분리하여 엔벌로프에 봉지하는 공정으로 크게 구별할 수 있다. 근래 제조비용의 저감을 꾀하기 위해 웨이퍼의 대구경화가 추진되는 동시에 실장밀도를 높이기 위해 엔벌로프의 소형 얇은 두께화가 요망되고 있다. 종래는 얇은 두께화한 엔벌로프에 봉지하기 위해, 웨이퍼를 개개의 칩으로 절단분리하는 것에 앞서서 웨이퍼의 패 턴형성면(주표면)의 반대측의 면(웨이퍼의 이면)을 숫돌에 의한 연삭 및 유리(遊離) 숫돌입자에 의한 연마 등에 의해 제거하여 얇게 하고, 그 후 다이싱하여 절단분리하 고 있다. 연삭시에는 웨이퍼의 패턴형성면에 점착성의 시트를 붙이거나, 레지스트 등을 도포함으로써 보호하고 있다. 이 후 상기 웨이퍼의 주표면에 형성된 절단 분 리(다이싱)라인영역에 홈을 형성한다. 이 홈을 형성할 때에는 다이아몬드 스크라 이버, 다이아몬드 블레이드, 또는 레이저스크라이버 등을 이용하고 있다. 상기 다 이싱공정에는 웨이퍼단체로 이 웨이퍼의 두께의 ½까지 다이싱 또는 웨이퍼가 30㎛ 정도 남는 상태까지 다이싱을 실시하는 하프컷법, 웨이퍼의 이면에 점착성의 시트를 붙여서 마찬가지로 다이싱하는 하프컷법, 점착성의 시트를 20∼30㎛ 정도까 지 잘라내어 웨이퍼두께 전체를 절단하는 풀컷법등이 이용된다. 상기 하프컷법 은 분할작업이 필요로 되고, 웨이퍼단체인 경우에는 웨이퍼를 유연성이 있는 필름 등에 끼우며 롤러 등으로 외력을 가하여 분할한다. 시트에 붙인 경우에는 테이프 너머로 롤러, 그 외에서 외력을 가하여 분할한다. 분할된 칩은 다이본딩장치에 설치되어 있는 픽업니들에 의하여 시트이면을 밀어 올리고, 이 시트를 관통하여 칩이면에 니들(바늘)을 직접 접촉시키며, 다시 들어 올려서 칩을 시트로부터 떼어낸다. 떼어내어진 칩은 콜릿이라 불리우는 도구로 칩표면을 흡착하여 리드프레임의 아일랜드에 마운트한 후 와이어본딩을 실시하여 칩의 각 패드와 리드프레임의 이너리드부를 전기적으로 접속하여 엔벌로프에 봉지하고 있다. 상기 칩의 아일랜드에 대한 마운트방법으로서는 아일랜드에 도전성페이스트를 미리 도포해두는 방법, 금-실리콘의 공정을 이용하여 마운트하는 방법 및 웨이퍼의 이면에 금속의 박막을 증착하고, 땜납을 이용하여 마운트하는 방법 등이 있다.
도 17에서 도 23은 각각 상기한 바와 같은 종래의 웨이퍼의 분할방법 및 반도체장치의 제조방법의 상세한 예에 대하여 설명하기 위한 것으로, 도 17은 웨이퍼의 표면보호테이프를 붙이는 공정, 도 18은 웨이퍼의 이면의 연삭 및 연마공정, 도 19는 표면보호테이프를 벗기는 공정, 도 20(a), (b)는 웨이퍼를 고정용 시트에 고정부착하는 공정, 도 21은 웨이퍼의 다이싱공정, 도 22는 분리한 칩을 픽업하는 공정 및 도 23은 다이본딩공정을 각각 나타내고 있다.
도 17에서 도 23에 있어서, “1”은 각종 반도체소자가 형성된 웨이퍼, “1′”는 패턴형성면(웨이퍼(1)의 주표면), “2”는 다공성 척테이블, “3”은 패턴형성면의 보호테이프, “4”는 부착롤러, “5”는 이면연삭용의 척테이블, “6”은 연삭용 숫돌, “7”은 보호테이프(3)를 벗기기 위한 테이프, “8”은 플랫링, “9”는 웨이퍼의 고정용 시트, “10”은 다이싱용 척테이블, “11”은 다이싱용 블레이드, “12”는 절단분리후의 칩, “13”은 픽업니들, “14”는 리드프레임의 아일랜드, “15”는 도전성 페이스트 등의 다이본딩용 접착제이다.
우선 도 17에 나타내는 바와 같이 웨이퍼(1)의 이면을 다공성 척테이블(2)상에 고정하고, 부착롤러(4)를 회전시키면서 도시한 화살표시방향으로 이동시키고, 보호테이프(3)를 웨이퍼(1)의 패턴형성면(1′)에 붙인다. 다음으로 도 18에 나타내는 바와 같이 상기 보호테이프(3)를 붙인 패턴형성면(1′)을 아래로 하여 척테이블(5)에 고정하고, 웨이퍼(1)의 이면을 연삭용 숫돌(6)로 소정의 두께(완성시의 최종적인 칩두께)까지 연삭 및 연마한다. 그 후 도 19에 나타내는 바와 같이 보호테이프(3)에 보호테이프(3)를 벗기기 위한 테이프(7)를 붙이고, 패턴형성면(1′)으로부터 보호테이프(3)를 박리한다. 다음으로 도 20(a)에 나타내는 바와 같은 플랫링(8)을 웨이퍼의 고정용시트(9)에 고정부착하여 시트(9)의 느슨함이나 주름 등의 발생을 방지한 상태에서 도 20(b)에 나타내는 바와 같이 플랫링(8)의 개구내의 시트(9)상에 칩(1)을 고정부착한다. 그리고 상기 칩(1)을 고정부착한 시트(9)와 플랫링(8)을 다이싱용의 척테이블(10)에 고정하고 다이싱용 블레이드(11)로 다이싱(풀컷)하여 개개의 칩(12)으로 절단분리한다(도 21 참조). 다음으로 도 22에 나타내는 바와 같이 시트(9)의 아래쪽으로부터 픽업니들(13)을 시트(9)를 관통시켜서 칩(12)의 이면에 대어 윗쪽으로 밂으로써 개개의 칩(12)을 시트(9)로부터 박리하고, 도 23에 나타내는 바와 같이 리드프레임의 아일랜드(14)에 도전성 페이스트 등의 다이본딩용 접착제를 이용하여 마운트한다. 그 후 도시하지 않지만, 리드프레임의 이너리드부와 칩(12)의 각 패드를 와이어본딩하고, 수지제나 세라믹제의 엔벌로프에 봉지하여 반도체장치를 완성한다.
그러나 상기와 같은 웨이퍼의 분할방법 및 반도체장치의 제조방법에서는 하기 (a)∼(c)에 나타내는 바와 같은 문제가 있다.
(a) 얇은 두께연삭시에 웨이퍼가 갈라지기 쉽다. 보호테이프를 붙여서 연삭을 실시해도 연삭시의 변형에 의해 웨이퍼가 휘어 버리고, 이 때문에 연삭장치 내에서의 반송시에 걸리거나 하여 파손된다. 또 웨이퍼가 얇아지거나 대구경화됨에 따라서 웨이퍼의 강도가 저하하므로, 현상과 같이 웨이퍼를 얇게 한 후 웨이퍼단체를 반송하여 여러가지 처리를 실시하는 방법으로는 파손될 확률이 높아진다. 예를 들면 웨이퍼가 400㎛의 두께에서는 1. 6㎏f/㎟정도까지 견딜 수 있지만, 두께가 200㎛가 되면 0. 4㎏f/㎟로 ¼에까지 저하한다.
(b) 패턴형성면의 보호와 다이싱시의 웨이퍼지지용으로서 2장의 시트를 사용하므로, 이들의 부착, 박리, 부착으로 공정이 각각 필요해지고, 재료비가 비싸져서 제조공정도 증가한다.
(c) 다이싱을 실시한 경우, 웨이퍼의 이면측의 치핑이 커져서 칩의 항절강도의 저하를 초래한다. 게다가 종래는 여러가지 특성모니터용의 트랜지스터, 저항, 콘덴서 등(이들을 TEG:Test Element Group이라 한다)을 칩내에 배치하고 있었지만, 고집적화를 꾀하기 위해 다이싱라인상에 배치되게 되었다. 널리 알려져 있는 바와 같이 이들의 소자는 산화막, 알루미늄등으로 구성되어 있으며, 다이아몬드 블레이드를 이용하여 다이싱을 실시할 때에 숫돌의 막힘을 일으키기 쉬워 날카로움을 저해하는 재료이다. 이 때문에 다이싱라인상에 TEG가 배치되어 있는 경우에는 웨이퍼의 이면측의 치핑이 더욱 커진다. 일반적으로 반도체기판으로서 사용되고 있는 재료는 실리콘이나 GaAs 등의 취성재이기 때문에 크랙 등이 존재하면 항절강도의 저하를 초래하기 쉽다.
상기와 같이 종래의 웨이퍼의 분할방법 및 반도체장치의 제조방법은 얇은 두께 연삭시나 반송시에 웨이퍼가 깨지기 쉬운 문제가 있었다. 또 패턴형성면의 보호와 웨이퍼의 지지를 위해 2장의 시트를 필요로 하기 때문에, 재료비가 비싸져서 제조공정도 증가하는 문제가 있었다. 또한 다이싱을 실시한 경우, 웨이퍼의 이면측의 치핑이 커져서 칩의 항절응력의 저하를 초래하는 문제가 있었다.
본 발명은 상기와 같은 사정을 감안하여 이루어진 것으로, 그 목적으로 하는 바는 얇은 두께연삭시나 반송시의 웨이퍼의 갈라짐을 억제할 수 있는 웨이퍼의 분할방법 및 반도체장치의 제조방법을 제공하는 것에 있다.
또 본 발명의 다른 목적은 제조공정과 비용의 삭감을 꾀할 수 있는 웨이퍼의 분할방법 및 반도체장치의 제조방법을 제공하는 것에 있다.
본 발명의 또 다른 목적은 웨이퍼의 이면측의 치핑을 작게 할 수 있고, 칩의 항절응력의 저하를 억제할 수 있는 웨이퍼의 분할방법 및 반도체장치의 제조방법을 제공하는 것에 있다.
본 발명의 청구항 1에 기재한 웨이퍼의 분할방법은 반도체소자가 형성된 웨이퍼의 다이싱라인을 따라서 상기 반도체소자의 형성면측으로부터 완성시의 칩의 두께보다도 깊은 홈을 형성하는 공정과, 상기 웨이퍼에 있어서의 반도체소자의 형성면상에 지지부재를 붙이는 공정과, 상기 웨이퍼의 이면을 상기 완성시의 칩의 두께까지 연삭 및 연마하여 웨이퍼를 개개의 칩으로 분리하는 공정을 구비하는 것을 특징으로 하고 있다.
청구항 2에 나타내는 바와 같이 상기 홈의 깊이는 상기 완성시의 칩의 두께보다도 적어도 5㎛ 깊은 것을 특징으로 한다.
청구항 3에 나타내는 바와 같이 상기 지지부재는 점착재부착 테이프, 왁스, 흡착패드, 열압착시트, 점착재를 도포한 기판 및 상기 반도체소자상에 도포한 레지스트중에서 선택된 적어도 어느 하나의 재료인 것을 특징으로 한다.
또 본 발명의 청구항 4에 기재한 반도체장치의 제조방법은 웨이퍼의 주표면에 반도체소자를 형성하는 공정과, 다이싱라인을 따라서 상기 웨이퍼의 주표면측으로부터 완성시의 칩의 두께보다도 깊은 홈을 형성하는 공정과, 상기 웨이퍼의 주표면상에 점착성의 시트를 붙이는 공정과, 상기 웨이퍼의 이면을 상기 완성시의 칩의 두께까지 연삭 및 연마하여 웨이퍼를 개개의 칩으로 분리하는 공정과, 분리한 각 칩을 상기 점착성의 시트로부터 박리하여 엔벌로프에 봉지하는 공정을 구비하는 것을 특징으로 한다.
청구항 5에 나타내는 바와 같이 상기 홈의 깊이는 상기 완성시의 칩의 두께보다도 적어도 5㎛ 깊은 것을 특징으로 한다.
청구항 6에 나타내는 바와 같이 상기 분리한 각 칩을 상기 점착성의 시트로부터 박리하여 엔벌로프에 봉지하는 공정은 상기 점착성의 시트로부터 박리한 칩을 리드프레임의 아일랜드에 마운트하고, 상기 리드프레임의 이너리드부와 상기 칩의 각 패드를 와이어본딩한 후 엔벌로프에 봉지하는 것인 것을 특징으로 한다.
청구항 7에 나타내는 바와 같이 상기 분리한 각 칩을 상기 점착성의 시트로부터 박리하여 엔벌로프에 봉지하는 공정은 상기 점착성의 시트로부터 박리한 칩의 주표면상에 리드의 일단을 접착하고 상기 리드와 상기 칩의 각 패드를 와이어본딩한 후 엔벌로프에 봉지하는 것인 것을 특징으로 한다.
또한 청구항 8에 나타내는 바와 같이 상기 분리한 각 칩을 상기 점착성의 시트로부터 박리하여 엔벌로프에 봉지하는 공정은 상기 칩의 주표면과 리드의 사이에 접착테이프를 개재시켜서 리드의 일단을 접착하는 공정을 또한 구비하고, 상기 접착테이프의 두께는 상기 웨이퍼의 이면의 연삭 및 연마공정에서 발생하는 실리콘가루찌꺼기보다도 두꺼운 것을 특징으로 한다.
청구항 1과 같은 웨이퍼의 분할방법에 의하면 웨이퍼의 소자형성면측으로부터 완성시의 칩의 두께보다도 깊은 홈을 형성하고, 이 웨이퍼의 이면을 상기 완성시의 칩의 두께까지 연삭 및 연마함으로써 웨이퍼를 개개의 칩으로 분리하므로, 다이싱시의 치핑을 억제할 수 있다.
청구항 2에 기재한 바와 같이 홈의 깊이를 완성시의 칩의 두께보다도 적어도 5㎛ 깊게 하면 웨이퍼의 이면을 연삭 및 연마하여 개개의 칩으로 분리할 때 다이싱에 의해 형성된 절단면과 연삭 및 연마에 의해 형성된 연마면이 교차하는 부분에 치핑이 발생해도 이 영역을 연삭 및 연마에 의해 제거할 수 있다.
청구항 3에 기재한 바와 같이 지지부재로서는 점착재부착 테이프, 왁스, 흡착패드, 열압착시트, 점착재를 도포한 기판 및 반도체소자상에 도포한 레지스트 등의 재료를 이용할 수 있다.
청구항 4와 같은 반도체장치의 제조방법에 의하면 웨이퍼상에 형성된 반도체소자를 개개의 칩마다 절단분리하여 엔벌로프에 봉지하는 공정은 다이싱(하프컷), 웨이퍼의 이면연삭 및 연마, 다이본딩의 순이다. 즉 웨이퍼를 개개의 칩으로 분리하는 것은 연삭 및 연마에 의해 실시한다. 따라서 웨이퍼의 이면을 연삭 및 연마하여 얇은 두께화한 상태에서의 반송이나 처리공정이 없으므로 웨이퍼의 파손을 방지할 수 있다. 시트는 1장으로 완료되므로 재료비의 저감과 제조공정의 삭감을 꾀할 수 있으며, 저비용화할 수 있다. 외력을 가하여 웨이퍼를 분할할 필요가 없으므로 치핑을 억제할 수 있다. 또 웨이퍼의 이면측을 절삭 및 연마에 의해서 제거하여 개개의 칩으로 분리하므로 웨이퍼의 이면측에 발생하는 치핑을 억제할 수 있어서 항절응력의 저하를 억제할 수 있다.
청구항 5에 기재한 바와 같이 홈의 깊이를 완성시의 칩의 두께보다도 적어도 5㎛ 깊게 하면 웨이퍼의 이면을 연삭 및 연마하여 개개의 칩으로 분리할 때 다이싱에 의해 형성된 절단면과 연삭 및 연마에 의해 형성된 연마면이 교차하는 부분에 치핑이 발생해도 이 영역을 연삭 및 연마에 의해 제거할 수 있다.
청구항 6에 기재한 바와 같이 엔벌로프에 봉지할 때에는 통상의 수지패키지나 세라믹패키지로 봉지해도 좋고, 청구항 7에 기재한 바와 같이 LOC(Lead On Chip)패키지로 봉지해도 좋다.
청구항 8에 기재한 바와 같이 칩의 주표면과 리드의 사이에 웨이퍼의 이면의 연삭 및 연마공정에서 발생하는 실리콘찌꺼기보다도 두꺼운 접착테이프를 개재시키면 실리콘찌꺼기에 의한 불량을 방지할 수 있다.
도 1은 본 발명의 제 1 실시형태에 관련되는 반도체장치의 제조방법에 대하
여 설명하기 위한 것으로, 다이싱라인을 따라서 웨이퍼에 홈을 형성
하는 공정을 나타내는 도면.
도 2은 본 발명의 제 1 실시형태에 관련되는 반도체장치의 제조방법에 대하
여 설명하기 위한 것으로, 웨이퍼에 표면보호테이프를 붙이는 공정을
나타내는 도면.
도 3은 본 발명의 제 1 실시형태에 관련되는 반도체장치의 제조방법에 대하
여 설명하기 위한 것으로, 웨이퍼이면의 연삭 및 연마공정(분할공정)
을 나타내는 도면.
도 4는 본 발명의 제 1 실시형태에 관련되는 반도체장치의 제조방법에 대하
여 설명하기 위한 것으로, 분리한 칩을 픽업하는 공정을 나타내는 도
면.
도 5는 본 발명의 제 1 실시형태에 관련되는 반도체장치의 제조방법에 대하
여 설명하기 위한 것으로, 다이본딩공정을 나타내는 도면.
도 6은 본 발명의 제 1 실시형태에 관련되는 반도체장치의 제조방법에 대하
여 설명하기 위한 것으로, 엔벌로프에 봉지하는 공정을 나타내는 도
면.
도 7은 종래와 본 발명의 방법에서 웨이퍼를 개개의 칩으로 분리했을 때의
연삭면의 확대도.
도 8은 본 발명의 제 2 실시형태에 관련되는 반도체장치의 제조방법에 대하
여 설명하기 위한 것으로 본 발명을 LOC패키지에 적용했을 때의 반도
체장치의 단면도.
도 9는 종래의 방법과 본 발명의 방법에 의한 항절강도분포를 비교하여 나타
내는 도면.
도 10은 본 발명의 제 3 실시형태에 관련되는 반도체장치의 제조방법에 대하
여 설명하기 위한 것으로, 분할된 칩을 리드프레임에 마운트하는 공
정을 차례로 나타내는 도면.
도 11은 본 발명의 제 4 실시형태에 관련되는 반도체장치의 제조방법에 대하
여 설명하기 위한 것으로, 분할된 칩을 리드프레임에 마운트하는 공
정을 차례로 나타내는 도면.
도 12는 본 발명의 제 5 실시형태에 관련되는 반도체장치의 제조방법에 대하
여 설명하기 위한 것으로, 분할된 칩을 리드프레임에 마운트하는 공
정을 차례로 나타내는 도면.
도 13은 본 발명의 제 6 실시형태에 관련되는 반도체장치의 제조방법에 대하
여 설명하기 위한 것으로, 분할된 칩을 리드프레임에 마운트하는 공
정을 차례로 나타내는 도면.
도 14는 본 발명의 제 7 실시형태에 관련되는 반도체장치의 제조방법에 대하
여 설명하기 위한 것으로, 분할된 칩을 리드프레임에 마운트하는 공
정을 차례로 나타내는 도면.
도 15는 본 발명의 제 8 실시형태에 관련되는 반도체장치의 제조방법에 대하
여 설명하기 위한 것으로, 분할된 칩을 리드프레임에 마운트하는 공
정을 차례로 나타내는 도면.
도 16은 본 발명의 제 9 실시형태에 관련되는 반도체장치의 제조방법에 대하
여 설명하기 위한 것으로, 분할된 칩을 리드프레임에 마운트하는 공
정을 차례로 나타내는 도면.
도 17은 종래의 반도체장치의 제조방법에 대하여 설명하기 위한 것으로, 웨
이퍼의 표면보호테이프를 붙이는 공정을 나타내는 도면.
도 18은 종래의 반도체장치의 제조방법에 대하여 설명하기 위한 것으로, 웨
이퍼의 이면의 연삭 및 연마공정을 나타내는 도면.
도 19는 종래의 반도체장치의 제조방법에 대하여 설명하기 위한 것으로, 표
면보호테이프를 벗기는 공정을 나타내는 도면.
도 20은 종래의 반도체장치의 제조방법에 대하여 설명하기 위한 것으로, 웨
이퍼를 고정용시트에 고정부착하는 공정을 나타내는 도면.
도 21은 종래의 반도체장치의 제조방법에 대하여 설명하기 위한 것으로, 웨
이퍼의 다이싱공정을 나타내는 도면.
도 22는 종래의 반도체장치의 제조방법에 대하여 설명하기 위한 것으로, 분
리한 칩을 픽업하는 공정을 나타내는 도면.
도 23은 종래의 반도체장치의 제조방법에 대하여 설명하기 위한 것으로, 다
이본딩공정을 나타내는 도면이다.
※도면의 주요부분에 대한 부호의 설명
21: 웨이퍼 21′: 패턴형성면
22: 홈 23: 다이싱용 척테이블
24: 다이싱용 블레이드 25, 47: 플랫링
26, 46: 표면보호테이프(점착성의 시트)
27: 이면연삭용 척테이블 28: 이면연삭용 숫돌
29: 칩 30: 픽업니들
31: 아일랜드 32: 다이본딩용 접착제
33: 수지패키지 또는 세라믹패키지(엔벌로프)
34: 리드프레임 35: 본딩와이어
36: 접착테이프 37: 리드
38, 39, 44: 콜릿 40: 디스펜서
41: 도전성 페이스트 45: 다공성 척테이블
48: 칩트레이 49: 가공스테이지
이하 본 발명의 실시형태에 대하여 도면을 참조하여 설명한다.
도 1에서 도 6은 각각 본 발명의 제 1 실시형태에 관련되는 웨이퍼의 분할방법 및 반도체장치의 제조방법에 대하여 설명하기 위한 것으로, 도 1은 다이싱라인을 따라서 웨이퍼에 홈을 형성하는 공정, 도 2(a), (b)는 웨이퍼에 표면보호테이프를 붙이는 공정, 도 3은 웨이퍼이면의 연삭 및 연마공정(분할공정), 도 4는 분리한 칩을 픽업하는 공정, 도 5는 다이본딩공정 및 도 6은 엔벌로프에 봉지하는 공정을 각각 나타내고 있다.
도 1에서 도 6에 있어서, “21”은 각종 반도체소자가 형성된 웨이퍼, “21′”는 패턴형성면(웨이퍼(21)의 주표면), “22”는 다이싱라인을 따라서 형성된 홈, “23”은 다이싱용 척테이블, “24”는 다이싱용 블레이드, “25”는 플랫링, “26”은 패턴형성면의 표면보호테이프(점착성의 시트), “27”은 이면연삭용 척테이블, “28”은 이면연삭용 숫돌, “29”는 절단분리후의 칩, “30”은 픽업니들, “31”은 리드프레임의 아일랜드(베드), “32”는 도전성 페이스트 등의 다이본딩용 접착제, “33”은 수지패키지 또는 세라믹패키지(엔벌로프), “34”는 리드프레임 및 “35”는 본딩와이어이다.
우선 도 1에 나타내는 바와 같이 각종 반도체소자가 형성된 웨이퍼(21)를 패턴형성면측을 위로 하여 다이싱장치의 척테이블(23)에 배큐엄, 그 밖의 방법으로 흡착하여 고정한다. 그리고 다이싱용 블레이드(24)를 임의의 회전수로 회전시키고 절삭수를 걸면서 소정의 깊이까지 홈(22)을 잘라낸다. 이 홈(22)의 깊이는 완성시의 칩의 두께보다도 적어도 5㎛ 깊게 한다. 그 후 웨이퍼(21)의 세정과 건조처리를 실시한다.
다음으로 도 2(a)에 나타내는 바와 같은 플랫링(25)을 표면보호테이프(26)에 붙여서 이 테이프(26)의 느슨함이나 주름을 제거한 상태에서 도 2(b)에 나타내는 바와 같이 앞공정에서 홈(22)을 형성한 웨이퍼(21)의 패턴형성면(21′)을 테이프(26)의 접착제측에 붙여서 고정한다.
그 후 도 3에 나타내는 바와 같이 상기 플랫링(25)과 표면보호테이프(26)에서 지지된 웨이퍼(21)를 연삭장치의 척테이블(27)에 배큐엄 등의 방법으로 흡착고정한다. 그리고 척테이블(27)과 연삭용 숫돌(28)을 회전시켜서 숫돌(28)을 강하시키면서 웨이퍼(21)의 이면을 깎는다. 일반적으로 이 연삭방법은 인피드연삭이라 불리우는 것인데, 다른 방법으로서 설피드연삭 또는 클리프피드연삭이라 불리우고 웨이퍼(21)와 숫돌(28)을 회전시키면서 깎는 방법을 이용해도 좋다. 상기 웨이퍼(21)의 이면을 홈에 도달하기까지 깎으면 웨이퍼(21)는 개개의 칩(29)으로 분할된다. 본 발명에서는 웨이퍼(21)가 개개의 칩(29)으로 분할된 후도 연삭 및 연마를 계속하여 적어도 5㎛ 이상 연삭 및 연마한다. 이에 따라서 다이싱에 의하여 형성된 면과 연삭 및 연마에 의하여 형성된 면이 교차하는 부분에 치핑이 발생해도 이 영역을 연삭 및 연마에 의하여 제거할 수 있다. 연삭 및 연마하는 양을 증가시키면 보다 큰 치핑을 제거할 수 있는데, 이 연삭 및 연마량은 웨이퍼(21)의 두께나 완성시의 칩(29)의 두께 등 필요에 따라서 설정하면 좋다.
다음으로 도 4에 나타내는 바와 같이 웨이퍼(21)의 절단분리를 끝내어 분할된 개개의 칩(29)이 접착고정되어 있는 플랫링(25)을 다이본딩장치에 설치하고, 이 다이본딩장치의 픽업니들(30)을 이용하여 표면보호테이프(26)너머로 패턴형성면(22)에 아래쪽으로 압력을 가한다. 이에 따라서 픽업니들(30)은 테이프(26)를 관통하는 일 없이 칩(29)의 패턴형성면을 눌러서 칩(29)이 테이프(26)로부터 박리된다. 상기 픽업니들(30)은 선단곡률반경이 0. 35mm 이상이면 18N의 힘이 걸려도(15mm×15mm칩의 경우) 칩(29)속에 형성된 알루미배선 등에 손상이 발생하지 않는 것을 본 발명자들은 실험에 의해 확인하고 있다. 따라서 칩(29)의 주표면측으로부터 표면보호테이프(26)를 통하여 픽업니들(30)(금속제의 핀)로 눌러 벗겨도 선단곡률반경을 최적화함으로써 픽업니들(30)이 테이프(26)를 파손하는 일은 없어서 특별히 문제는 발생하지 않는다.
또한 본 실시형태에서는 칩(29)을 테이프(26)로부터 박리할 때에 칩(29)을 밀어 내리는 구성으로 되어 있는데, 밀어 올려서 박리하도록 구성해도 좋고 일반적으로는 후자의 방법이 많이 이용되고 있다.
테이프(26)로부터 박리된 칩(29)은 다이본딩장치의 콜릿이라 불리우는 툴로 흡착지지하고 도 5에 나타내는 바와 같이 리드프레임의 아일랜드(31)에 마운트한다. 이 때 리드프레임의 아일랜드(31)에 미리 접착고정용의 도전성 페이스트(32)를 도포해두고, 그 위에 칩(29)을 다이본딩한다. 금-실리콘의 공정을 이용하여 마운트하거나 웨이퍼의 이면에 금속의 박막을 증착하고 땜납을 이용해서 마운트할 수도 있다.
그 후 와이어본딩을 실시하여 칩(29)의 각 패드와 리드프레임(34)의 이너리드부를 본딩와이어(35)로 전기적으로 접속한다. 그리고 칩(29), 아일랜드(31) 및 리드프레임(34)의 이너리드부를 수지패키지(33) 또는 세라믹패키지에 봉지하고 리드포밍을 실시하여 도 6에 나타내는 바와 같은 반도체장치를 완성한다.
도 7(a), (b)는 각각 웨이퍼를 개개의 칩으로 분리했을 때의 연삭면의 확대도이다. 도 7(a)는 종래의 분할방법 및 제조방법을 이용한 경우를 나타내고 풀컷에 의하여 다이싱했을 때의 연삭면측의 확대도이다. 도시하는 바와 같이 다이싱부에 다수의 치핑이 발생하고 있다. 도 7(b)는 본 발명의 분할방법 및 제조방법을 이용한 경우를 나타내는 것으로 (a)도에 비하여 샤프한 절단면이며 치핑은 대폭으로 감소하고 있다.
도 8은 본 발명의 제 2 실시형태에 관련되는 반도체장치의 제조방법에 대하여 설명하기 위한 것으로 LOC(Lead On Chip)패키지에 적용한 것이다. LOC패키지의 경우에는 도 4에 나타낸 픽업공정 후 다음과 같은 공정으로 봉지한다. 우선 칩(29)상에 접착테이프(36)를 개재시켜서 리드(37)의 일단을 접착한다. 그 후 와이어본딩을 실시하여 칩(29)의 각 패드와 리드(37)를 본딩와이어(37)로 접속한다. 그리고 수지패키지(33) 또는 세라믹패키지에 봉지함으로써 도 8에 나타낸 바와 같은 반도체장치가 완성된다.
이 때 칩(29)상에 실리콘찌꺼기가 존재하면 리드(37)의 접착이나 와이어본딩시의 하중에 의해 실리콘찌꺼기가 칩(29) 표면의 보호막을 파손하여 알루미배선의 단선이나 쇼트 등의 불량을 일으킬 위험이 있다. 그래서 상기 접착테이프(36)의 두께를 상기 실리콘찌꺼기보다도 두껍게 함으로써 상기한 바와 같은 불량의 발생을 억제할 수 있다.
상기와 같은 웨이퍼의 분할방법 및 반도체장치의 제조방법에 따르면 하기 (1)∼(6)에 나타내는 바와 같은 효과가 얻어진다.
(1) 웨이퍼의 얇은 두께화시의 웨이퍼파손에 의한 불량률의 저감화를 꾀할 수 있다.
하기 표 1은 직경이 6인치인 웨이퍼를 개개의 칩으로 분할한 경우의 칩두께(홈의 깊이와 실질적으로 동등하거나, 또는 약간 얇다)와 파손률(ppm: parts par million)의 관계를 나타내고 있다.
칩두께(㎛)(≒홈의 깊이) 450 350 290 200 100
종래(ppm) 180 250 600 1000 5000
본 발명(ppm) 20 20 0 0 0
표 1에 나타내는 바와 같이 종래는 칩두께가 얇아지면 파손률이 높아졌지만, 본 발명에서는 최종적인 칩두께가 얇아질수록 파손률이 낮아진다. 이는 칩두께를 얇게 하는 경우에는 홈을 얇게 할 수 있기 때문에 홈의 아래에 잔존하는 웨이퍼두께가 두꺼워지는 것에 의한 것이다. 직경이 6인치인 웨이퍼의 경우에는 웨이퍼의 두께는 통상 600∼650㎛이다. 종래의 분할방법 및 제조방법에서는 예를 들면 100㎛의 두께인 칩을 형성하려 하면 웨이퍼를 미리 100㎛의 두께로 연삭 및 연마하고 도 17 내지 도 19에 나타낸 처리를 실시한다. 이에 대하여 본 발명의 방법에서는 100㎛의 홈을 형성한 후(홈의 아래에는 500∼550㎛의 웨이퍼가 잔존되어 있다) 연삭 및 연마하여 개개의 칩으로 분할하기 때문에 파손률이 낮아진다.
(2) 반송시의 트러블이 웨이퍼의 구경에 좌우되지 않는다. 플랫링(25)에 점착성의 시트(26)를 부착하고 이를 지지용으로 하는 방식이기 때문에 칩두께가 얇아져도, 또는 같은 구경이어도 절삭변형에 의한 웨이퍼의 휘어짐의 영향을 받는 일 없이 장치내반송이 가능하다. 또 칩두께가 얇아지면 홈의 아래에 잔존되는 웨이퍼가 두꺼워지기 때문에 이 점에서도 반송시의 웨이퍼파손 등을 저감할 수 있다. 이에 따라 하기 표 2와 같은 효과가 얻어진다. 다만 웨이퍼의 직경이 8인치이고 칩의 두께를 100㎛로 완성하는 경우의 것이다.
종 래 본 발명
반송트러블의 감소(ppm) 50000 50
캐리어에 대한 수납률(지수) 1 2
이 표 2의 데이터에서 명백한 바와 같이 본 발명은 웨이퍼의 대구경화에 유효하며 앞으로 전개되는 웨이퍼의 12인치화, 또는 16인치화에 대한 대응이 용이해진다.
(3) 표면보호테이프를 한 장 밖에 사용하지 않기 때문에 종래의 방법에 비하여 재료비와 가공비를 60% 정도 삭감할 수 있어서 제조비용의 절감을 꾀할 수 있다.
(4) 풀컷방식인 경우 시트까지 잘라내기 때문에 블레이드의 날카로움의 저하 및 다이싱중의 칩의 비산이 발생하기 때문에 일반적으로 80∼120mm/sec인데, 본 발명의 방법에서는 200mm/sec까지 가능하다. 이에 따라서 다이싱스피드의 향상을 꾀할 수 있어서 10% 정도의 가공비의 절감을 꾀할 수 있다.
(5) 웨이퍼를 분할하기 위해 다이싱시트까지 잘라낼 필요가 없고, 또한 이면연삭용의 숫돌로 연삭하여 분할하기 때문에 이면치핑의 크기가 종래의 15㎛ 정도에서 4㎛ 정도로 작아지고 항절강도가 종래의 방법에서는 520MPa이었던 것이 600MPa까지 향상한다.
도 9는 종래의 방법과 본 발명의 방법에 의한 항절강도분포를 비교하여 나타내고 있으며, 각 항절강도(200MPa∼1000MPa)에 있어서의 치핑의 발생확률(%)을 나타내고 있다. 이 도 9에서 명백한 바와 같이 본 발명의 분리방법에서는 종래의 분리방법에 비하여 동일한 항절강도이면 치핑의 발생확률이 내려가 있으며, 높은 항절강도측으로 시프트하고 있다. 종래의 방법에 의한 항절강도의 평균값은 약 520MPa이며, 본 발명의 방법에 의한 항절강도의 평균값은 약 600MPa이다.
(6) 웨이퍼를 분할하기 위해 다이싱시트까지 잘라낼 필요가 없기 때문에 다이싱블레이드의 마모를 저감할 수 있어서 다이싱블레이드의 수명을 향상할 수 있다. 예를 들면 다이싱시트까지 잘라내는 방식을 채용한 경우에는 통상 10000∼20000라인(6인치웨이퍼인 경우)의 수명인데, 본 발명의 방법에서는 80000라인 이상으로까지 수명을 연장하는 것을 기대할 수 있다.
도 10(a)∼(e)는 각각 본 발명의 제 3 실시형태에 관련되는 반도체장치의 제조방법에 대하여 설명하기 위한 것으로, 분할된 칩을 리드프레임에 마운트하는 공정을 차례로 나타내고 있다. 우선 제 1 실시형태와 똑같이 도 1에서 도 3에 나타낸 공정에 따라서 웨이퍼(21)를 개개의 칩(29)으로 분할한다. 다음으로 분할된 개개의 칩(29)이 접착고정되어 있는 플랫링(25)을 연삭장치의 척테이블(27)로부터 떼어 내고 도 10(a)에 나타내는 바와 같이 칩(29)의 픽업을 실시한다. 이 때 칩(29)을 아래쪽으로부터 픽업니들로 밀어 올려서 표면보호테이프(26)로부터 박리하고 콜릿(38)으로 이면을 흡착한다. 이 콜릿(38)은 칩반전기구를 갖고 있으며, 도 10(b)에 나타내는 바와 같이 아래를 향한 흡착부가 위를 향하게 되도록 180° 회전한다. 이 상태에서 칩공중수수기구를 이용하여 도 10(c)에 나타내는 바와 같이 다른 콜릿(39)으로 바꿔 갖는다. 이에 따라서 칩의 표리가 반전하여 주표면(패턴형성면)이 위를 향하게 된다. 그 후 도 10(d)에 나타내는 바와 같이 디스펜서(40)를 이용하여 리드프레임(34)의 아일랜드(31)에 도전성 페이스트(41)를 도포하고 도 10(e)에 나타내는 바와 같이 상기 콜릿(39)으로 지지하고 있는 칩(29)을 상기 리드프레임(34)의 아일랜드(31)상으로 이동시켜서 다이본딩한다.
도 11(a)∼(c)는 각각 본 발명의 제 4 실시형태에 관련되는 반도체장치의 제조방법에 대하여 설명하기 위한 것으로, 분할된 칩을 리드프레임에 마운트하는 공정을 차례로 나타내고 있다. 우선 제 1 실시형태와 똑같이 도 1에서 도 3에 나타낸 공정에 따라서 웨이퍼(21)를 개개의 칩(29)으로 분할한다. 다음으로 분할된 개개의 칩(29)이 접착고정되어 있는 플랫링(25)을 연삭장치의 척테이블(27)로부터 떼어내고 각 칩(29)을 도 11(a)에 나타내는 바와 같이 표면보호테이프(42)에 플랫링(43)을 붙인 테이프표면에 바꿔 붙인다. 이에 따라서 칩(29)의 표리가 반전하여 주표면이 위를 향하게 된다. 다음으로 도 11(b)에 나타내는 바와 같이 디스펜서(40)를 이용하여 리드프레임(34)의 아일랜드(31)에 도전성 페이스트(41)를 도포한다. 그 후 도 11(c)에 나타내는 바와 같이 픽업니들을 이용한 종래와 똑같은 픽업, 즉 표면보호테이프(42)너머로 아래쪽으로부터 패턴형성면에 압력을 가함으로써 칩(29)의 패턴형성면을 누르고 칩(29)을 표면보호테이프(42)로부터 박리한다. 그리고 콜릿(44)에서 픽업한 칩(29)을, 상기 도전성 페이스트(41)를 도포한 리드프레임(34)의 아일랜드(31)상으로 이동시켜서 다이본딩한다.
도 12(a)∼(c)는 각각 본 발명의 제 5 실시형태에 관련되는 반도체장치의 제조방법에 대하여 설명하기 위한 것으로, 분할된 칩을 리드프레임에 마운트하는 공정을 차례로 나타내고 있다. 우선 제 1 실시형태와 똑같이 도 1에서 도 3에 나타낸 공정에 따라서 웨이퍼(21)를 개개의 칩(29)으로 분할한다. 다음으로 분할된 개개의 칩(29)이 접착고정되어 있는 플랫링(25)을 연삭장치의 척테이블(27)로부터 떼어내고 각 칩(29)을 포러스척테이블(45)로 바꿔 옮긴다. 이에 따라서 칩(29)의 표리가 반전하여 주표면이 위를 향하게 된다. 다음으로 도 12(b)에 나타내는 바와 같이 디스펜서(40)를 이용하여 리드프레임(34)의 아일랜드(31)에 도전성 페이스트(41)를 도포한다. 그 후 도 12(c)에 나타내는 바와 같이 칩(29)을 다공성 척테이블(45)로부터 픽업한다. 그리고 상기 픽업한 칩(29)을 상기 리드프레임(34)의 아일랜드(31)상으로 이동시켜서 다이본딩한다.
따라서 상기 제 5 실시형태에서는 밀어 올림핀을 이용하는 일 없이 칩(29)의 픽업이 가능하게 된다.
도 13(a)∼(e)는 각각 본 발명의 제 6 실시형태에 관련되는 반도체장치의 제조방법에 대하여 설명하기 위한 것으로, 분할된 칩을 리드프레임에 마운트하는 공정을 차례로 나타내고 있다. 우선 제 1 실시형태와 똑같이 도 1에서 도 3에 나타낸 공정에 따라서 웨이퍼(21)를 개개의 칩(29)으로 분할한다. 다음으로 분할된 개개의 칩(29)이 접착고정되어 있는 플랫링(25)을 연삭장치의 척테이블(27)로부터 떼어내고 도 13(a)에 나타내는 바와 같이 콜릿(38)을 이용하여 각 칩(29)의 픽업을 실시한다. 픽업은 칩(29)을 아래쪽으로부터 픽업니들로 밀어 올려서 표면보호테이프(26)로부터 박리하고 콜릿(38)으로 흡착하여 실시한다. 이 콜릿(38)은 칩반전기구를 갖고 있으며, 도 13(b)에 나타내는 바와 같이 아래를 향한 흡착부가 위를 향하게 되도록 180° 회전한다. 이 상태에서 칩공중수수기구를 이용하여 다른 콜릿(39)으로 바꿔 갖는다. 다음으로 콜릿(39)을 이동시켜서 도 13(c)에 나타내는 바와 같이 각 칩(29)을 표면보호테이프(46)에 플랫링(47)을 붙인 테이프표면에 바꿔 붙인다. 이에 따라서 각 칩(29)의 표리가 반전하여 주표면(패턴형성면)이 위를 향하게 된다. 다음으로 도 13(d)에 나타내는 바와 같이 디스펜서(40)를 이용하여 리드프레임(34)의 아일랜드(31)에 도전성 페이스트(41)를 도포한다. 그 후 도 13(e)에 나타내는 바와 같이 픽업니들을 이용한 종래와 똑같은 픽업, 즉 표면보호테이프너머로 칩이면에 압력을 가함으로써 칩이면을 누르고 칩(29)을 표면보호테이프로부터 박리한다. 그리고 상기 콜릿(39)으로 지지하고 있는 칩(29)을 상기 리드프레임(34)의 아일랜드(31)상으로 이동시켜서 다이본딩한다.
상기 마운트방법은 각 칩(29)을 플랫링(47)의 표면보호테이프(46)에 붙인 상태에서 떨어진 위치에 있는 제조장치, 다른 방이나 다른 공장 등에 용이하게 수송할 수 있어서 여러 가지 제조장치나 제조방법에 유연하게 대응할 수 있다.
도 14(a)∼(e)는 각각 본 발명의 제 7 실시형태에 관련되는 반도체장치의 제조방법에 대하여 설명하기 위한 것으로, 분할된 칩을 리드프레임에 마운트하는 공정을 차례로 나타내고 있다. 우선 제 1 실시형태와 똑같이 도 1에서 도 3에 나타낸 공정에 따라서 웨이퍼(21)를 개개의 칩(29)으로 분할한다. 다음으로 분할된 개개의 칩(29)이 접착고정되어 있는 플랫링(25)을 연삭장치의 척테이블(27)로부터 떼어 내고 도 14(a)에 나타내는 바와 같이 칩(29)의 픽업을 실시한다. 이 때 칩(29)을 아래쪽으로부터 픽업니들로 밀어 올려서 표면보호테이프(26)로부터 박리하고 콜릿(38)으로 흡착한다. 이 콜릿(38)은 칩반전기구를 갖고 있으며, 도 14(b)에 나타내는 바와 같이 흡착부가 아래를 향한 것에서 위를 향하도록 180° 회전한다. 이 상태에서 칩공중수수기구를 이용하여 다른 콜릿(39)으로 바꿔 갖는다. 다음으로 도 14(c)에 나타내는 바와 같이 각 칩(29)을 칩트레이(48)에 수용한다. 칩트레이(48)에는 칩(29)의 주표면(패턴형성면)이 위를 향하여 수용된다. 다음으로 도 14(d)에 나타내는 바와 같이 디스펜서(40)를 이용하여 리드프레임(34)의 아일랜드(31)에 도전성 페이스트(41)를 도포한다. 그 후 도 14(e)에 나타내는 바와 같이 콜릿(39)으로 칩트레이(48)로부터 각 칩(29)을 흡착하고 상기 콜릿(39)으로 지지하고 있는 칩(29)을 리드프레임(34)의 아일랜드(31)상으로 이동시켜서 다이본딩한다.
상기 마운트방법에서는 상기 제 6 실시형태와 똑같이 각 칩(29)을 칩트레이(48)에 수용한 상태에서 떨어진 위치에 있는 제조장치, 다른 방이나 다른 공장 등에 용이하게 수송할 수 있어서 여러 가지 제조장치나 제조방법에 유연하게 대응할 수 있다.
도 15(a)∼(d)는 각각 본 발명의 제 8 실시형태에 관련되는 반도체장치의 제조방법에 대하여 설명하기 위한 것으로, 분할된 칩을 리드프레임에 마운트하는 공정을 차례로 나타내고 있다. 우선 제 1 실시형태와 똑같이 도 1에서 도 3에 나타낸 공정에 따라서 웨이퍼(21)를 개개의 칩(29)으로 분할한다. 다음으로 분할된 개개의 칩(29)이 접착고정되어 있는 플랫링(25)을 연삭장치의 척테이블(27)로부터 떼어 내고 도 15(a)에 나타내는 바와 같이 칩(29)의 픽업을 실시한다. 픽업은 칩을아래쪽으로부터 픽업니들로 밀어 올려서 표면보호테이프(26)로부터 박리하고 콜릿(38)으로 흡착하여 실시한다. 이 상태에서 도 15(b)에 나타내는 바와 같이 칩(29)을 가공스테이지(49)상에 반송하여 재치한다. 다음으로 도 15(c)에 나타내는 바와 같이 디스펜서(40)를 이용하여 리드프레임(34)의 아일랜드(31)에 도전성 페이스트(41)를 도포한다. 이 때 리드프레임(34)의 칩탑재면을 아래쪽으로 향하고 아래쪽으로부터 디스펜서(40)로 도전성 페이스트(41)를 리드프레임(34)의 하면측에 도포한다. 그리고 도 15(d)에 나타내는 바와 같이 가공스테이지(49)상에 재치되어 있는 칩(29)을 상기 리드프레임(34)에 다이본딩한다.
이와 같은 마운트방법에서는 칩(29)의 표리를 반전할 필요가 없기 때문에 콜릿(38)에는 칩반전기구는 불필요하여 구조를 간단화할 수 있다. 또 픽업한 칩을 다른 표면보호테이프로 바꿔 붙이거나 칩트레이에 바꿔 옮길 필요도 없다.
도 16(a), (b)는 본 발명의 제 9 실시형태에 관련되는 반도체장치의 제조방법에 대하여 설명하기 위한 것으로, 분할된 칩을 리드프레임에 마운트하는 공정을 차례로 나타내고 있다. 우선 제 1 실시형태와 똑같이 도 1에서 도 3에 나타낸 공정에 따라서 웨이퍼(21)를 개개의 칩(29)으로 분할한다. 다음으로 분할된 개개의 칩(29)이 접착고정되어 있는 플랫링(25)을 연삭장치의 척테이블(27)로부터 떼어 내고 도 16(a)에 나타내는 바와 같이 각 칩(29)의 이면에 도전성 페이스트(41)를 도포한다. 그리고 도 16(b)에 나타내는 바와 같이 상기 플랫링(25)상에 리드프레임(34)을 배치하고 칩(29)을 아래쪽으로부터 픽업니들로 밀어 올려서 표면보호테이프(26)로부터 박리하고 리드프레임(34)의 아일랜드(31)에 다이본딩한다.
또한 본 발명은 상기한 제 1 내지 제 9 실시형태에 한정되는 것은 아니고 요지를 일탈하지 않는 범위에서 여러 가지로 변형하여 실시 가능하다. 예를 들면 제 1 실시형태에서는 홈의 형성시에 웨이퍼(21)를 다이싱용 척테이블(23)에 고정부착했지만, 종래의 방법과 똑같이 플랫링을 점착성의 시트에 부착한 상태에서 웨이퍼를 다이싱용 척테이블에 고정하도록 해도 좋다. 또는 평판에 웨이퍼를 고정하거나 평판에 점착성의 시트를 이용하여 웨이퍼를 고정부착한 상태에서 홈을 형성해도 좋다.
또 도 3에 나타낸 연삭 및 연마공정에 있어서, 링프레임을 이용하는 경우를 예로 들어서 설명했지만, 링프레임을 사용하지 않고 지지부재만으로 홈을 형성한 웨이퍼를 지지하여 연삭 및 연마하는 것도 가능하다. 지지부재로서는 점착재부착 테이프, 왁스, 흡착패드, 열압착시트, 점착재를 도포한 기판 및 반도체소자상에 도포한 레지스트 등, 또는 이들을 조합한 재료를 이용할 수 있다.
또한 웨이퍼(21)의 패턴형성면(21′)을 점착성의 시트(표면보호테이프(26))에 붙이도록 했지만, 웨이퍼(21)의 패턴형성면(21′)과 점착성의 시트의 사이에 매우 얇은 필름을 개재시켜도 좋다. 매우 얇은 필름을 개재시키는 데에는 예를 들면 웨이퍼의 패턴형성면에 실리텍트-Ⅱ라 불리우는 액체를 스프레이로 뿌려서 피막을 형성한 후 점착성의 시트를 붙이면 좋다. 평판상에 양면 또는 편면의 점착테이프를 붙이고, 그 위에 웨이퍼를 고정부착하도록 해도 좋다.
또한 칩을 표면보호테이프로부터 박리하기 위해 픽업니들을 이용했지만, 픽업니들 대신에 이면을 배큐엄으로 흡착하고 표면보호테이프로부터 박리하도록 해도 좋다.
이상 설명한 바와 같이 본 발명에 의하면 얇은 두께연삭시나 반송시의 웨이퍼의 갈라짐을 억제할 수 있는 웨이퍼의 분할방법 및 반도체장치의 제조방법이 얻어진다. 또 제조공정과 비용의 삭감을 꾀할 수 있는 웨이퍼의 분할방법 및 반도체장치의 제조방법이 얻어진다. 또한 웨이퍼의 이면측의 치핑을 작게 할 수 있고, 칩의 항절응력의 저하를 억제할 수 있는 웨이퍼의 분할방법 및 반도체장치의 제조방법이 얻어진다. 또한 다이싱블레이드의 마모량의 저감이나 다이싱블레이드의 수명의 향상 등의 효과도 얻어진다.

Claims (8)

  1. 반도체소자가 형성된 웨이퍼의 다이싱라인을 따라서 상기 반도체소자의 형성면측으로부터 완성시의 칩의 두께보다도 깊은 홈을 형성하는 공정과, 상기 웨이퍼에 있어서의 반도체소자의 형성면상에 지지부재를 붙이는 공정과, 상기 웨이퍼의 이면을 상기 완성시의 칩의 두께까지 연삭 및 연마하여 웨이퍼를 개개의 칩으로 분리하는 공정을 구비하는 것을 특징으로 하는 웨이퍼의 분할방법.
  2. 제 1 항에 있어서,
    상기 홈의 깊이는 상기 완성시의 칩의 두께보다도 적어도 5㎛ 깊은 것을 특징으로 하는 웨이퍼의 분리방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 지지부재는 점착재부착테이프, 왁스, 흡착패드, 열압착시트, 점착재를 도포한 기판 및 상기 반도체소자상에 도포한 레지스트중에서 선택된 적어도 어느 하나의 재료인 것을 특징으로 하는 웨이퍼의 분리방법.
  4. 웨이퍼의 주표면에 반도체소자를 형성하는 공정과, 다이싱라인을 따라서 상기 웨이퍼의 주표면측으로부터 완성시의 칩의 두께보다도 깊은 홈을 형성하는 공정과, 상기 웨이퍼의 주표면상에 점착성의 시트를 붙이는 공정과, 상기 웨이퍼의 이면을 상기 완성시의 칩의 두께까지 연삭 및 연마하여 웨이퍼를 개개의 칩으로 분리하는 공정과, 분리한 각 칩을 상기 점착성의 시트로부터 박리하여 엔벌로프에 봉지하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제 4 항에 있어서,
    상기 홈의 깊이는 상기 완성시의 칩의 두께보다도 적어도 5㎛ 깊은 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 분리한 각 칩을 상기 점착성의 시트로부터 박리하여 엔벌로프에 봉지하는 공정은 상기 점착성의 시트로부터 박리한 칩을 리드프레임의 아일랜드에 마운트하고, 상기 리드프레임의 이너리드부와 상기 칩의 각 패드를 와이어본딩한 후 엔벌로프에 봉지하는 것인 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제 4 항 또는 제 5 항에 있어서,
    상기 분리한 각 칩을 상기 점착성의 시트로부터 박리하여 엔벌로프에 봉지하는 공정은 상기 점착성의 시트로부터 박리한 칩의 주표면상에 리드의 일단을 접착하고, 상기 리드와 상기 칩의 각 패드를 와이어본딩한 후 엔벌로프에 봉지하는 것인 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 7 항에 있어서,
    상기 분리한 각 칩을 상기 점착성의 시트로부터 박리하여 엔벌로프에 봉지하는 공정은 상기 칩의 주표면과 리드의 사이에 접착테이프를 개재시켜서 리드의 일단을 접착하는 공정을 또한 구비하고, 상기 접착테이프의 두께는 상기 웨이퍼의 이면의 연삭 및 연마공정에서 발생하는 실리콘찌꺼기보다도 두꺼운 것을 특징으로 하는 반도체장치의 제조방법.
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