KR100383206B1 - 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법 - Google Patents

웨이퍼의 분할 방법 및 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR100383206B1
KR100383206B1 KR10-2000-0041883A KR20000041883A KR100383206B1 KR 100383206 B1 KR100383206 B1 KR 100383206B1 KR 20000041883 A KR20000041883 A KR 20000041883A KR 100383206 B1 KR100383206 B1 KR 100383206B1
Authority
KR
South Korea
Prior art keywords
wafer
chip
adsorption
separated
chips
Prior art date
Application number
KR10-2000-0041883A
Other languages
English (en)
Other versions
KR20010029981A (ko
Inventor
나까요시히데오
다뀨신야
도꾸부찌게이스께
구로사와데쯔야
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20010029981A publication Critical patent/KR20010029981A/ko
Application granted granted Critical
Publication of KR100383206B1 publication Critical patent/KR100383206B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L21/3043—Making grooves, e.g. cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83194—Lateral distribution of the layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Dicing (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

소자가 형성된 웨이퍼의 다이싱 라인 또는 칩 분할 라인에 따라서, 웨이퍼의 소자 형성면측으로부터 완성 시의 칩의 두께보다도 깊은 홈을 형성하고, 이 웨이퍼에 있어서의 소자의 형성면 상에 유지 부재를 접착한다. 그 후, 웨이퍼의 이면을 완성 시의 칩의 두께까지 연삭 및 연마하여 개개의 칩으로 분리하고, 분리된 복수의 칩을 다공성 흡착으로 유지하면서 반송한다.

Description

웨이퍼의 분할 방법 및 반도체 장치의 제조 방법{WAFER DIVIDING METHOD AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법에 관한 것으로, 더욱 상세하게는, 웨이퍼 상에 형성된 반도체 소자를 개개의 칩으로 절단 분리하고, 패키지에 밀봉하는 공정에 관한 것으로, 패키지의 소형 박화나 웨이퍼의 대구경화 시에 적합한 것이다.
반도체 장치의 제조 공정은, 웨이퍼(반도체 기판) 상에 여러가지의 반도체 소자의 패턴을 형성하는 공정과, 웨이퍼 상에 형성된 반도체 소자를 개개의 칩으로 절단 분리하고, 패키지에 밀봉하는 공정으로 크게 구별할 수 있다. 최근, 제조 비용의 저감을 도모하기 위해 웨이퍼의 대구경화가 추진됨과 함께, 실장 밀도를 높이기 위해 패키지의 소형 박화가 요구되고 있다.
종래는, 박화한 패키지에 밀봉하기 위해, 웨이퍼를 개개의 칩으로 절단 분리하는 데 앞서서, 웨이퍼의 패턴 형성면(주표면)의 반대측의 면(웨이퍼의 이면)을 그라인더에 의한 연삭 및 유리 가루에 의한 연마 등에 의해 제거하여 얇게 하고, 그 후 다이싱하여 절단 분리하고 있다. 연삭 시에는, 웨이퍼의 패턴 형성면에 점착성의 시트를 접착하거나, 레지스트 등을 도포함으로써 보호하고 있다. 이 후, 상기 웨이퍼의 주표면에 형성된 절단 분리(다이싱) 라인 영역에 홈을 형성한다. 이 홈을 형성할 때에는, 다이아몬드 스크라이버, 다이아몬드 블레이드, 혹은 레이저 스크라이버 등을 이용하고 있다. 상기 다이싱 공정에는, 웨이퍼 단체로 이 웨이퍼의 두께의 1/2까지 다이싱 또는 웨이퍼가 30㎛ 정도 남는 상태까지 다이싱을 행하는 하프 컷트법, 웨이퍼의 이면에 점착성의 시트를 접착하여 마찬가지로 다이싱하는 하프 컷트법, 점착성의 시트를 20 내지 30㎛ 정도까지 자르고, 웨이퍼 두께 전부를 절단하는 풀 컷트법 등이 이용된다. 상기 하프 컷트법은 분할 작업이 필요하고, 웨이퍼 단체의 경우에는 웨이퍼를 유연성이 있는 필름 등에 끼워, 롤러 등으로 외력을 가하여 분할한다. 시트에 접착한 경우에는, 테이프를 지나 롤러 이외의것으로 외력을 가하여 분할한다.
분할된 칩은 다이 본딩 장치에 설치되어 있는 픽업 니들에 의해 시트 이면을 찌르게 되고, 이 시트를 관통하여 칩 이면에 니들(바늘)을 직접 접촉시키고, 더욱 들어 올려 칩을 시트로부터 분리한다. 분리된 칩은 콜릿이라 불리는 툴로 칩 표면을 흡착하고, 리드 프레임의 아일랜드로 마운트한 후, 와이어 본딩을 행하여 칩의 각 패드와 리드 프레임의 내측 리드부를 전기적으로 접속하고, 패키지에 밀봉하고 있다. 상기 칩의 아일랜드에의 마운트 방법으로서는, 아일랜드에 도전성 페이스트를 미리 도포해 두는 방법, 금-실리콘의 공정을 이용하여 마운트하는 방법 및 웨이퍼의 이면에 금속의 박막을 증착하고, 땜납을 이용하여 마운트하는 방법 등이 있다.
도 1 내지 도 7은 각각 상술한 바와 같은 종래의 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법의 일례에 대해 설명하기 위한 것으로, 도 1은 웨이퍼에 표면 보호 테이프를 접착하는 공정, 도 2는 웨이퍼의 이면의 연삭 및 연마 공정, 도 3은 표면 보호 테이프를 떼어내는 공정, 도 4a와 도 4b는 웨이퍼를 고정용 시트에 고착하는 공정, 도 5는 웨이퍼의 다이싱 공정, 도 6은 분리한 칩을 픽업하는 공정 및 도 7은 다이 본딩 공정을 각각 나타내고 있다.
우선, 도 1에 도시한 바와 같이, 소자 형성이 종료된 웨이퍼(1)의 이면을 다공성 척 테이블(2) 상에 고정하고, 접착 롤러(4)를 회전시키면서 도시의 화살표 방향으로 이동시켜서, 보호 테이프(3)를 웨이퍼(1)의 패턴 형성면(1,)에 접착한다. 다음에, 도 2에 도시한 바와 같이, 상기 보호 테이프(3)를 접착한 패턴 형성면(1,)을 하측으로 하여 척 테이블(5)에 고정하고, 웨이퍼(1)의 이면을 연삭용 그라인더(6)로 소정의 두께(완성 시의 최종적인 칩 두께)까지 연삭 및 연마한다. 그 후, 도 3에 도시한 바와 같이, 보호 테이프(3)에 이 보호 테이프(3)를 떼어내기 위한 테이프(7)를 접착하고, 패턴 형성면(1,)으로부터 보호 테이프(3)를 박리한다. 다음에, 도 4a에 도시한 바와 같은 플랫 링(8)을 웨이퍼의 고정용 시트(9)에 고착하여 시트(9)의 이완이나 주름 등의 발생을 방지한 상태로, 도 4b에 도시한 바와 같이 플랫 링(8)의 개구 내의 시트(9) 상에 칩(1)을 고착한다. 그리고, 상기 칩(1)을 고착한 시트(9)와 플랫 링(8)을 다이싱용의 척 테이블(10)에 고정하고, 다이싱용 블레이드(11)에서 다이싱(풀 컷트)하여, 개개의 칩(12)으로 절단 분리한다(도 5 참조). 다음에, 도 6에 도시한 바와 같이 시트(9)의 하측으로부터 픽업 니들(13)을 시트(9)를 관통시켜 칩(12)의 이면에 닿게 하여 상측에 가압함으로써 개개의 칩(12)을 시트(9)로부터 박리하고, 도 7에 도시한 바와 같이 리드 프레임의 아일랜드(14)에 도전성 페이스트 등의 다이 본딩용 접착제(15)를 이용하여 마운트한다. 그 후, 도시하지 않지만 리드 프레임의 내측 리드부와 칩(12)의 각 패드를 와이어 본딩하고, 수지제나 세라믹제의 패키지에 밀봉하여 반도체 장치를 완성한다.
그러나, 상기한 바와 같은 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법에서는, 다음의 (a) 내지 (c)에 나타낸 바와 같은 문제가 있다.
(a) 박화 연삭 시에 웨이퍼가 깨지기 쉽다. 보호 테이프를 접착하여 연삭을 행하더라도, 연삭 시의 왜곡에 의해 웨이퍼가 휘게 되어, 이 때문에 연삭 장치 내에서의 반송 시에 걸리거나 하여 파손된다. 또한, 웨이퍼가 얇게 되거나 대구경화됨에 따라 웨이퍼의 강도가 저하되기 때문에, 현상과 같이 웨이퍼를 얇게 한 후, 웨이퍼 단체를 반송하여 여러 가지의 처리를 실시하는 방법에서는 파손될 확률이 높아진다. 예를 들면, 웨이퍼가 400㎛의 두께에서는 1.6Kgf/㎟ 정도의 응력까지 견딜 수 있지만, 두께가 200㎛로 되면 0.4Kgf/㎟와 1/4로까지 저하된다.
(b) 패턴 형성면의 보호와 다이싱 시의 웨이퍼 유지용으로서 2장의 시트를 사용하기 때문에, 이들의 접착, 박리, 접착과 공정이 각각 필요하게 되어, 재료비가 비싸게 되어 제조 공정도 증가한다.
(c) 다이싱을 행한 경우, 웨이퍼의 이면 측의 치핑(chipping)이 커져, 칩의 절단 저항 강도의 저하를 초래한다. 더구나, 종래에는 여러 가지의 특성 모니터용의 트랜지스터, 저항, 컨덴서 등(이들을 TEG : Test E1ement Group이라 칭한다)을 칩 내에 배치했었지만, 최근에는 고집적화를 도모하기 위해 다이싱 라인 상에 배치되도록 하였다. 주지하는 바와 같이, 이들의 소자는 산화막, 알루미늄 등으로 구성되어 있고, 다이아몬드 블레이드를 이용하여 다이싱을 행할 때에, 그라인더(砥石)가 막히게 되어, 잘 갈리는 것을 저해하는 재료이다. 이 때문에, 다이싱 라인 상에 TEG가 배치되어 있는 경우에는, 웨이퍼의 이면 측의 치핑이 더욱 커진다. 일반적으로 반도체 기판으로서 사용되고 있는 재료는 실리콘이나 GaAs 등의 취성재이기 때문에, 크랙 등이 존재하면 절단 저항 강도의 저하를 초래하기 쉽다.
이러한 문제를 해결하는 기술로서, 일본국 특허 공보 제2737859호에는, 웨이퍼의 표면 패턴 측으로부터 소정의 깊이로 자르고, 그 웨이퍼의 표면 패턴측 및 고정 조정 지그를 베이스 필름에 접착한 후, 웨이퍼의 이면을 연마함으로써 개개의 칩으로 분할하는 반도체 칩의 제조 방법이 제안되어 있다.
그러나, 이 일본국 특허 공보 제2737859호에 기재되어 있는 바와 같은 반도체 칩의 제조 방법에서는, 분할된 칩을 베이스 필름으로부터 떼어낼 때에, 베이스 필름의 이면으로부터 지그로 베이스 필름을 변형시켜 떼어낼 필요가 있다. 상기 시트는 웨이퍼의 소자 형성면에 접착되고 있고, 소자 형성면을 지그로 찌르기 때문에, 반도체 소자에 손상이 발생될 우려가 있다.
상기 지그를 이용함에 따른 반도체 소자에의 손상을 방지하기 위해, 예를 들면 일본국 특허 공개 공보 5-74934호에는, 웨이퍼의 이면을 연삭하여 개개의 칩으로 분할한 후, 웨이퍼의 이면에 다이 본드용 테이프를 접착하고, 그 후 점착 시트를 떼어내는 방법이 제안되어 있다.
그러나, 이 일본국 특허 공개 공보 5-74934호에 기재되어 있는 바와 같은 박형의 칩 형성 방법에서는, 다이 본드용 테이프만으로 분할된 칩을 유지하기 때문에, 칩을 평탄하게 유지할 수가 없고, 반송 시에 칩 사이에서 간섭하여 치핑 등의 품질 열화가 발생된다고 하는 새로운 문제가 생긴다.
상기한 바와 같이 종래의 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법은, 박화 연삭 시나 반송 시에 웨이퍼가 깨지기 쉽고, 다이싱을 행한 경우에 웨이퍼의 이면측의 치핑이 커져, 칩의 절단 저항 응력의 저하를 초래한다고 하는 문제가 있었다.
이 문제를 해결하기 위해, 웨이퍼의 소자 형성면으로 자른 후, 이면을 연마하여 개개의 펠릿으로 분할하는 방법이 제안되고 있지만, 픽업할 때에 반도체 소자에 손상을 주거나, 반송 시에 칩 사이에서 간섭하여 치핑 등의 품질 열화가 발생된다고 하는 문제가 있었다.
따라서, 본 발명의 제1 목적은, 박화 연삭 시나 반송 시의 웨이퍼의 균열이나 치핑을 억제할 수 있고, 품질 열화를 방지할 수 있는 웨이퍼의 분할 방법을 제공하는 것에 있다.
또한, 본 발명의 제2 목적은, 칩의 고품질화와 제조 수율의 향상을 도모할 수 있는 웨이퍼의 분할 방법을 제공하는 것에 있다.
또한, 본 발명의 제3 목적은, 박화 연삭 시나 반송 시의 웨이퍼의 균열이나 치핑을 억제할 수 있고, 품질 열화를 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
또한, 본 발명의 제4 목적은, 반도체 장치의 고품질화와 제조 수율의 향상을 도모할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 상술한 제1 및 제2 목적은, 반도체 소자가 형성된 웨이퍼의 다이싱 라인 또는 칩 분할 라인에 따라서, 상기 반도체 소자의 형성면측으로부터 완성 시의 칩의 두께보다도 깊은 홈을 형성하는 공정과, 상기 웨이퍼에 있어서의 반도체 소자의 형성면 상에 유지 부재를 접착하는 공정과, 상기 웨이퍼의 이면을 상기 완성 시의 칩의 두께까지 연삭 및 연마하고, 웨이퍼를 개개의 칩으로 분리하는 공정과, 분리된 복수의 칩을 다공성 흡착으로 유지하면서 반송하는 공정을 포함하는 웨이퍼의 분할 방법에 의해 달성된다.
이러한 웨이퍼의 분할 방법에 의하면, 웨이퍼의 소자 형성면측으로부터 완성 시의 칩의 두께보다도 깊은 홈을 형성하고, 이 웨이퍼의 이면을 완성 시의 칩의 두께까지 연삭 및 연마함으로써 웨이퍼를 개개의 칩으로 분리하기 때문에, 웨이퍼의 균열이나 치핑을 억제할 수 있다. 또한, 분리된 복수의 칩을 다공성 흡착으로 유지하면서 반송하기 때문에, 칩 사이에서 간섭하여 치핑이 발생하는 것을 억제할 수 있다. 이것에 의해, 칩의 품질 열화를 방지할 수 있고, 칩의 고품질화와 제조 수율의 향상을 도모할 수 있다.
또한, 본 발명의 상기 제1 목적은, 반도체 소자가 형성된 웨이퍼의 다이싱 라인 또는 칩 분할 라인에 따라서, 상기 반도체 소자의 형성면측으로부터 완성 시의 칩의 두께보다도 깊은 홈을 형성하는 공정과, 상기 웨이퍼에 있어서의 반도체 소자의 형성면 상에 제1 유지 부재를 접착하는 공정과, 상기 웨이퍼의 이면을 상기 완성 시의 칩의 두께까지 연삭 및 연마하고, 웨이퍼를 개개의 칩으로 분리하는 공정과, 분리된 복수의 칩을 다공성 흡착으로 유지하면서 반송하는 공정과, 분리된 복수의 칩의 이면을 플랫 링을 갖는 제2 유지 부재에 접착하는 공정과, 상기 제1 유지 부재를 떼어내는 공정을 포함하는 웨이퍼의 분할 방법에 의해 달성된다.
상기한 바와 같은 웨이퍼의 분할 방법에 의하면, 웨이퍼의 소자 형성면측으로부터 완성 시의 칩의 두께보다도 깊은 홈을 형성하고, 이 웨이퍼의 이면을 완성 시의 칩의 두께까지 연삭 및 연마함으로써 웨이퍼를 개개의 칩으로 분리하기 때문에, 웨이퍼의 균열이나 치핑을 억제할 수 있다. 또한, 분리된 복수의 칩을 다공성 흡착으로 유지하면서 반송하기 때문에, 칩 사이에서 간섭하여 치핑이 발생하는 것을 억제할 수 있다. 또한, 플랫 링을 갖는 제2 유지 부재에 칩의 이면측을 접착하여, 제1 유지 부재를 떼어내기 때문에, 픽업할 때에 반도체 소자에 손상을 주는 것을 방지할 수 있고, 또한 분할된 칩을 플랫 링에 의해 평탄하게 유지할 수 있기 때문에, 반송 시에 칩 사이에서 간섭하여 치핑이 발생하는 것을 억제할 수 있다. 이것에 의해, 형성된 칩의 품질 열화를 방지할 수 있고, 칩의 고품질화와 제조 수율의 향상을 도모할 수 있다.
본 발명의 상술한 제3 및 제4의 목적은, 웨이퍼의 주표면에 반도체 소자를 형성하는 공정과, 상기 웨이퍼의 다이싱 라인 또는 칩 분할 라인에 따라서, 상기 웨이퍼의 주표면으로부터 완성 시의 칩의 두께보다도 깊은 홈을 형성하는 공정과, 상기 웨이퍼의 주표면 상에 유지 부재를 접착하는 공정과, 상기 웨이퍼의 이면을 상기 완성 시의 칩의 두께까지 연삭 및 연마하고, 웨이퍼를 개개의 칩으로 분리하는 공정과, 분리된 복수의 칩을 다공성 흡착으로 유지하면서 반송하는 공정과, 반송된 개개의 칩을 리드 프레임에 마운트하고, 패키지에 밀봉하는 공정을 포함하는 반도체 장치의 제조 방법에 의해 달성된다.
이러한 반도체 장치의 제조 방법에 의하면, 웨이퍼의 소자 형성면측으로부터 완성 시의 칩의 두께보다도 깊은 홈을 형성하고, 이 웨이퍼의 이면을 완성 시의 칩의 두께까지 연삭 및 연마함으로써 웨이퍼를 개개의 칩으로 분리하기 때문에, 웨이퍼의 균열이나 치핑을 억제할 수 있다. 또한, 분리된 복수의 칩을 다공성 흡착으로 유지하면서 다이본더로 반송하기 때문에, 칩 사이에서 간섭하여 치핑이 발생하는 것을 억제할 수 있다. 이것에 의해, 반도체 장치의 품질 열화를 방지할 수 있고, 고품질화와 제조 수율의 향상을 도모할 수 있다.
또한, 본 발명의 상기 제3 및 제4 목적은, 웨이퍼의 주표면에 반도체 소자를 형성하는 공정과, 상기 웨이퍼의 다이싱 라인 또는 칩 분할 라인에 따라서, 상기 웨이퍼의 주표면으로부터 완성 시의 칩의 두께보다도 깊은 홈을 형성하는 공정과, 상기 웨이퍼의 주표면 상에 제1 유지 부재를 접착하는 공정과, 상기 웨이퍼의 이면을 상기 완성 시의 칩의 두께까지 연삭 및 연마하고, 웨이퍼를 개개의 칩으로 분리하는 공정과, 분리된 복수의 칩을 다공성 흡착으로 유지하면서 반송하는 공정과, 분리된 복수의 칩의 이면을 플랫 링을 갖는 제2 유지 부재에 접착하는 공정과, 상기 제1 유지 부재를 떼어내는 공정과, 개개의 칩을 리드 프레임에 마운트하고, 패키지에 밀봉하는 공정을 포함하는 반도체 장치의 제조 방법에 의해 달성된다.
상기한 바와 같은 반도체 장치의 제조 방법에 의하면, 웨이퍼의 소자 형성면 측으로부터 완성 시의 칩의 두께보다도 깊은 홈을 형성하고, 이 웨이퍼의 이면을 완성 시의 칩의 두께까지 연삭 및 연마함으로써 웨이퍼를 개개의 칩으로 분리하기 때문에, 웨이퍼의 균열이나 치핑을 억제할 수 있다. 또한, 분리된 복수의 칩을 다공성 흡착으로 유지하면서 반송하기 때문에 칩 사이에서 간섭하여 치핑이 발생하는 것을 억제할 수 있다. 또한, 플랫 링을 갖는 제2 유지 부재에 칩의 이면측을 접착하여, 제1 유지 부재를 떼어내기 때문에, 리드 프레임에 마운트하기 때문에 픽업할 때에 반도체 소자에 손상을 주는 것을 방지할 수 있고, 또한 분할된 칩을 플랫 링에 의해 평탄하게 유지할 수 있기 때문에, 반송 시에 칩 사이에서 간섭하여 치핑이 발생하는 것을 억제할 수 있다. 이것에 의해, 반도체 장치의 품질 열화를 방지할 수 있고, 고품질화와 제조 수율의 향상을 도모할 수 있다.
도 1은 종래의 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 웨이퍼에 표면 보호 테이프를 접착하는 공정을 나타내는 단면도.
도 2는 종래의 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 웨이퍼의 이면의 연삭 및 연마 공정을 나타내는 단면도.
도 3은 종래의 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 표면 보호 테이프를 떼어내는 공정을 나타내는 단면도.
도 4a는 종래의 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 웨이퍼를 고정용 시트에 고착하는 플랫 링을 나타내는 사시도.
도 4b는 종래의 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 웨이퍼를 고정용 시트에 고착하는 공정을 나타내는 단면도.
도 5는 종래의 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 웨이퍼의 다이싱 공정을 나타내는 단면도.
도 6은 종래의 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 분리한 칩을 픽업하는 공정을 나타내는 단면도.
도 7은 종래의 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 다이 본딩 공정을 나타내는 사시도.
도 8은 본 발명의 제1 실시예에 따른 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 다이싱 라인에 따라서 웨이퍼에 홈을 형성하는 공정을 나타내는 단면도.
도 9는 본 발명의 제1 실시예에 따른 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 웨이퍼에 표면 보호 테이프를 접착하는 공정을 나타내는 단면도.
도 10은 본 발명의 제1 실시예에 따른 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 웨이퍼 이면의 연삭 및 연마 공정(분할 공정)을 나타내는 단면도.
도 11은 본 발명의 제1 실시예에 따른 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 분할된 웨이퍼를 다공성 흡착에 의해 유지하는 공정을 나타내는 단면도.
도 12는 본 발명의 제1 실시예에 따른 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 칩을 다공성 흡착에 의해 반송하는 공정을 나타내는 단면도.
도 13은 본 발명의 제1 실시예에 따른 웨이퍼의 분할 방법 및 반도체 장치의제조 방법에 대해 설명하기 위한 것으로, 칩을 세정하는 공정을 나타내는 단면도.
도 14a 내지 도 14d는 각각 본 발명의 제1 실시예에 따른 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 반송한 칩을 리드 프레임에 마운트하는 공정을 나타내는 사시도.
도 15는 본 발명의 제1 실시예에 따른 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 다이 본딩 공정을 나타내는 사시도.
도 16은 본 발명의 제1 실시예에 따른 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 패키지에 밀봉한 상태의 반도체 장치의 단면도.
도 17은 본 발명의 제1 실시예에 따른 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법의 변형예에 대해 설명하기 위한 것으로, 분할된 웨이퍼를 정전 흡착에 의해서 유지하는 공정을 나타내는 단면도.
도 18은 본 발명의 제1 실시예에 따른 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법의 변형예에 대해 설명하기 위한 것으로, 칩을 정전 흡착에 의해 반송하는 공정을 나타내는 단면도
도 19a는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 분할된 칩을 트레이에 수납하는 공정을 나타내는 사시도
도 19b는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 트레이에 수납한 칩을 리드 프레임에 마운트하는 공정을 나타내는 사시도.
도 20은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 1OC 패키지에 밀봉했을 때의 반도체 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
21 : 웨이퍼
21' : 패턴 형성면
22 : 홈
23 : 다이싱용 척 테이블
24 : 다이싱용 블레이드
26 : 표면 보호 테이프
27 : 척 테이블
28 : 연삭용 그라인더
29 : 칩
30 : 흡착제
31 : 아일랜드
도 8 내지 도 16은 각각, 본 발명의 제1 실시예에 따른 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 도 8은 다이싱 라인에 따라서 웨이퍼에 홈을 형성하는 공정, 도 9는 웨이퍼에 표면 보호 테이프를 접착하는 공정, 도 10은 웨이퍼 이면의 연삭 및 연마 공정(분할 공정), 도 11은 분할된 웨이퍼를 다공성 흡착에 의해 유지하는 공정, 도 12는 칩을 반송하는 공정, 도 13은 칩을 세정하는 공정, 도 14a 내지 도14d는 반송한 칩을 리드 프레임에 마운트하는 공정, 도 15는 다이 본딩 공정 및 도 16은 패키지에 밀봉하는 공정을 각각 나타내고 있다.
우선, 주지의 제조 공정에 따라서 웨이퍼 중에 각 종의 반도체 소자를 형성한 후, 도 8에 도시한 바와 같이 웨이퍼(21)를 패턴 형성면(주표면 : 21,)측을 위로 하여, 다이싱 장치의 척 테이블(23)에 진공 그 밖의 방법으로 흡착하여 고정한다. 다음에, 다이싱용 블레이드(24)를 임의의 회전수로 회전시켜서, 절삭수을 뿌리면서 다이싱 라인에 따라서 소정의 깊이까지 홈(22)을 자른다. 이 홈(22)의 깊이는, 완성 시의 칩의 두께보다도 적어도 5㎛ 깊게 한다. 그 후, 웨이퍼(21)의 세정과 건조 처리를 행한다.
상기 홈(22)은, 상기 다이싱용 블레이드(24)를 이용하여 기계적으로 형성할 뿐만 아니라, 에칭 등의 화학적인 방법으로 형성하더라도 상관없다. 예를 들면, 웨이퍼(21)의 주표면(21') 상에 포토 레지스트를 도포하고, PEP법 등에 의해 칩 분할 라인(다이싱 라인에 대응한다) 상을 노출시킨 후, KOH 용액에 침지시킴으로써 웨이퍼(21)를 깊이 방향[웨이퍼(21)의 주표면과 직교하는 방향]으로 선택적으로 에칭하면 홈(22)을 형성할 수 있다. 혹은, KOH 용액을 이용한 웨트 에칭 대신에, RIE(Reactive Ion Etchlng) 등의 드라이 에칭 기술의 적용도 생각할 수 있다. 예를 들면, 진공도 60mtorr에서 에칭 가스로서 SF6가스나 SF6/CF계 혼합 가스에 의해 실리콘만을 선택적으로 에칭하는 것이 가능하다. 특히, SF6/CF계 혼합 가스로는 이방성 에칭이 가능하고, 웨이퍼(21)의 주표면(21')에 대해 거의 수직인 홈 가공이 가능하게 된다. 상기 에칭을 이용한 홈(22)의 형성 방법은, 다이아몬드 블레이드 등의 다이싱용 블레이드(24)를 이용하는 경우에 비해, 홈(22)의 측벽(절단면)이 기계적인 응력의 영향을 받지 않기 때문에, 절단면에 발생하는 결정 결함을 저감할 수 있다. 물론, 상술한 기계적 혹은 화학적인 형성 방법뿐만 아니라, 레이저 스크라이버 등과 같은 광학적인 방법을 이용하여 홈(22)을 형성할 수도 있다. 이 도 8에 도시한 공정에서 중요한 것은, 어떠한 방법으로 홈(22)을 형성할지가 아니고, 홈(22)의 깊이를 완성 시의 칩의 두께보다도 적어도 5㎛ 깊게[단지, 웨이퍼(21)가 개개의 칩으로 분리되지 않도록] 하는 것이다.
다음에, 도 9에 도시한 바와 같이, 전 공정에서 홈(22)을 형성한 웨이퍼(21)의 패턴 형성면(21')에 표면 보호 테이프(26)의 접착제 측을 접착하여 고정한다.
그 후, 도 10에 도시한 바와 같이, 상기 표면 보호 테이프(26)로 보호된 웨이퍼(21)를, 연삭 장치의 척 테이블(27)에 다공성 흡착이나 진공 흡착 등의 방법으로 고정한다. 그리고, 척 테이블(27)과 연삭용 그라인더(28)을 회전시켜서, 그라인더(28)을 강하시키면서 웨이퍼(21)의 이면을 깎는다. 일반적으로 이 연삭 방법은 인피드 연삭이라고 불리는 것이지만, 다른 방법으로서 스루피드 연삭 또는 크리이프피드 연삭이라고 불리고, 웨이퍼(21)와 그라인더(28)을 회전시키면서 깎는 방법을 이용하여도 좋다. 상기 웨이퍼(21)의 이면을, 홈(22)에 달할 때까지 깎으면, 웨이퍼(21)는 개개의 칩(29)으로 분할된다. 웨이퍼(21)가 개개의 칩(29)으로 분할된 후에도 연삭 및 연마를 계속하여, 적어도 5㎛ 이상 연삭 및 연마한다. 이것에 의해, 다이싱에 의해 형성된 면과 연삭 및 연마에 의해 형성된 면이 교차하는 부분에 치핑이 발생하더라도, 이 영역을 연삭 및 연마에 의해 제거할 수 있다. 연삭 및 연마하는 양을 증가시키면, 보다 큰 치핑을 제거할 수 있지만, 이 연삭 및 연마량은 웨이퍼(21)의 두께나 완성 시의 칩(29)의 두께 등 필요에 따라서 설정하면 좋다. 이에 의해, 칩(29)의 완성 시의 두께는, 예를 들면 30 ∼ 50㎛까지 박화가 가능해진다.
또, 상기 웨이퍼(21)의 이면을, 홈(22)에 달할 때까지 깎어 개개의 칩(29)으로 분할할 때, 1종류의 숫돌 입자 직경의 연삭 그라인더를 이용하여도 좋지만, 연삭 시간의 단축과 치핑 발생의 방지와의 양쪽을 고려하면, 다음과 같이 적어도 2종류의 숫돌 입자 직경의 연삭 그라인더를 이용하여 2단계, 혹은 그 이상으로 행하는 것이 바람직하다. 즉, 우선 #360(주요한 숫돌 입자 직경이 40 ∼ 60㎛) 정도의 숫돌 입자 직경이 큰 연삭 그라인더에 의해 연삭 및 연마한 후, #2000(주요한 숫돌 입자 직경이 4 ∼ 6㎛) 정도의 숫돌 입자 직경이 작은 연삭 그라인더에 의해 연삭 및 연마하여 개개의 칩(29)으로 분리하면, 웨이퍼(21)를 개개의 칩(29)으로 분리하기까지의 시간 단축을 도모할 수 있고, 또한 최종적으로 분리될 때에는 숫돌 입자 직경이 작은 연삭 그라인더를 이용하기 때문에 치핑의 발생도 저감할 수 있다.
또한, 연삭 장치의 척 테이블(27)에, 표면 보호 테이프(26)로 보호된 웨이퍼(21)를 다공성 흡착하여 고정할 때, 척 테이블(27)의 흡착면은 평면이어도 좋지만, 볼록면형으로 하면 분리된 칩 사이의 간섭을 저감할 수 있다. 즉, 연삭에 의해 분리된 상태에서의 칩 사이의 거리는 30㎛ ∼ 50㎛이고, 매우 근접하고 있기 때문에, 연삭 시에 간섭할 가능성이 있다. 그러나, 척 테이블(27)의 흡착면을 볼록면형으로 함으로써, 분리되었을 때에 칩의 연삭면(이면)측이 넓어지기 때문에 칩이 간섭하는 것을 억제할 수 있다.
다음에, 웨이퍼(21)의 절단 분리를 끝내서 형성된 개개의 칩(29)을 세정 장치에 반송한다. 이 때, 도 11에 도시한 바와 같이, 척 테이블(27)에 다공성 흡착이나 진공 흡착 등으로 고정한 상태에서, 개개의 칩(29)의 이면측을 다공질 세라믹 등으로 이루어지는 흡착재(30)로 다공성 흡착하고, 그 후 척 테이블(27)에 의한 흡착을 정지한다. 그리고, 도 12에 도시한 바와 같이, 칩(29)의 이면을 흡착재(30)로 다공성 흡착으로 유지하면서 이동시켜, 세정용의 테이블(50) 상에 반송한다.상기 흡착재(30)는, 흡착 구멍 직경이 0.5㎜ 이하로, 구멍의 밀도가 1㎟당 적어도 1개의 평판상이면, 다수의 칩(29)을 평탄하게 유지할 수 있고, 반송 시에 칩이 간섭하는 것을 방지할 수 있다. 여기에서, 반송용의 흡착재(30)의 칩 흡착면은 실질적으로 평면이면 좋지만, 칩 흡착면을 오목면형으로 하면, 흡착면측의 칩 간의 거리를 넓힐 수 있기 때문에, 반송 시에 칩(29) 간이 간섭하는 것을 보다 저감할 수 있다.
또, 여기에서는 칩의 이면측을 다공성 흡착한 상태에서 반송하는 경우에 대해 설명하였지만, 세정 장치에 의해서는, 칩(29)의 주표면(29')측, 즉 표면 보호 테이프(26)를 흡착하여 반송한 쪽이 적합할 수도 있다. 이 경우에는, 흡착면이 실질적으로 평면 또는 볼록면형의 흡착재를 이용하면 좋다. 칩 흡착면을 볼록면형으로 하면, 흡착면이 표면 보호 테이프(26)로 고정되어 있기 때문에, 주표면(29')측의 칩 간의 거리가 넓어지게 되어, 반송 시에 칩(29) 간이 간섭하는 것을 저감할 수 있다.
다음에, 도 13에 도시한 바와 같이, 상기 테이블(50)을 회전시킨 상태에서 노즐(51)로부터 칩(29)의 이면에 물이나 세정액을 공급하고, 연마 및 연삭 공정에서 발생한 실리콘 찌꺼기 등을 제거한다. 이 때, 상기 노즐(51)을, 가로 방향으로 이동시킴으로써, 각 칩(29)을 세정한다. 이 세정 시, 상기 테이블(50)을 다공성 흡착 부재로 형성하고, 다공성 흡착으로 고정하여도 좋다. 상기 다공성 흡착 부재의 흡착면은, 실질적으로 평면 또는 볼록면형이 바람직하다.
그 후, 각 칩(29)을 세정용 테이블(50)로부터 제거하고, 각 칩(29)의 이면을유지 부재에 부착한다. 유지 부재는, 표면 보호 테이프(42)를 플랫 링(43)에 부착한 것이다. 이 때, 도 14a에 도시한 바와 같이, 실질적으로 평면 또는 볼록면형의 스테이지(52) 상에 각 칩(29)의 이면을 위로 하여 장착, 혹은 다공성 흡착으로 고정하고, 이 스테이지(52) 상에 링(43)을 장착한 후, 롤러(53)를 사용하여 테이프(42)를 전사한다. 이 테이프(42)의 칩(29)을 접착하는 면에는, 자외선 경화성 점착제가 도포되어 있다. 그 후, 상기 테이프(42)를 링(43)의 외주에 따라서 컷트한다.
다음에, 자외선을 조사하여 점착제를 경화시킨 후, 도 14b에 도시한 바와 같이, 상술한 다이싱 공정, 연삭 및 연마 공정, 반송 공정 및 세정 공정에서 이용한 표면 보호 테이프(26)를 떼어낸다.
다음에, 도 14c에 도시한 바와 같이 디스펜서(40)를 이용하여 리드 프레임(34)의 아일랜드(31)에 도전성 페이스트(32) 등의 다이 본딩용 접착제를 도포한다. 그 후, 픽업 니들을 이용하여 표면 보호 테이프(42)를 지나 하측으로부터 칩(29)의 이면에 압력을 가함으로써, 칩(29)을 표면 보호 테이프(42)로부터 박리한다. 이 때, 픽업 니들에 의한 압력이 가해지는 것은 칩(29)의 이면이기 때문에, 반도체 소자에 손상을 주는 것은 없다.
그리고, 도 14d에 도시한 바와 같이 다이 본딩 장치의 콜릿(44)으로 칩(29)을 픽업하고, 상기 도전성 페이스트(32)를 도포한 리드 프레임(34)의 아일랜드(31) 상에 이동시켜 마운트한다(이 상태를 도 15에 확대하여 나타낸다). 이 때, 금- 실리콘의 공정을 이용하여 마운트하거나, 웨이퍼의 이면에 금속의 박막을 증착하고, 땜납을 이용하여 마운트할 수도 있다.
그 후, 와이어 본딩을 행하여 칩(29)의 각 패드와 리드 프레임(34)의 내측 리드부를 본딩 와이어(35)로 전기적으로 접속한다. 그리고, 칩(29), 아일랜드(31) 및 리드 프레임(34)의 내측 리드부를 수지 패키지 또는 세라믹 패키지(33)에 밀봉하고, 리드 포밍을 행하여 도 16에 도시한 바와 같은 반도체 장치를 완성한다.
상기한 바와 같은 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법에 따르면, 웨이퍼(21)의 소자 형성면(21')측으로부터 완성 시의 칩(29)의 두께보다도 깊은 홈(22)을 형성하고, 이 웨이퍼(21)의 이면을 완성 시의 칩(29)의 두께까지 연삭 및 연마함으로써 웨이퍼(21)를 개개의 칩(29)으로 분리하기 때문에, 웨이퍼(21)의 균열이나 치핑을 억제할 수 있다. 또한, 분리된 복수의 칩(29)을 다공성 흡착으로 유지하면서 반송하기 때문에 칩(29) 간에서 간섭하여 치핑이 발생하는 것을 억제할 수 있다. 또한, 플랫 링(43)을 갖는 표면 보호 테이프(42)에 칩(29)의 이면측을 접착하고, 표면 보호 테이프(26)를 떼어내기 때문에, 리드 프레임(34)에 마운트하기 위해 픽업할 때에 반도체 소자에 손상을 주는 것을 방지할 수 있다. 더구나, 분할된 칩(29)을 플랫 링(43)에 의해 평탄하게 유지할 수 있기 때문에, 반송 시에 칩(29) 간에서 간섭하여 치핑이 발생하는 것을 억제할 수 있다. 따라서, 칩이나 반도체 장치의 품질 열화를 방지할 수 있고, 고품질화와 제조 수율의 향상을 도모할 수 있다.
또, 상기 제1 실시예에서는, 웨이퍼(21)의 절단 분리를 끝내어 형성된 다수의 칩(29)을, 도 11과 도 12에 도시한 바와 같이 다공성 흡착에 의해 유지하면서이동시켜, 세정용의 테이블(50) 상에 반송하였다. 그러나, 도 17과 도 18에 도시한 바와 같이, 각 칩(29)을 정전 척에 의해 유지하면서 이동시켜, 세정용 테이블 상에 반송하여도 좋다. 다공성 흡착대신에 정전 척을 이용하는 경우에는, 시료대(60)에서의 칩(29)의 흡착면측에 유전층(61)을 설치함과 동시에, 표면 보호 테이프로서 도전성의 테이프(62)를 이용한다. 그리고, 상기 시료대(60)와 도전성의 테이프(62) 간에 직류 전압 V를 인가하고, 시료대(60)와 각 칩(29) 사이에 발생한 쿨롱력에 의해 각 칩(29)을 흡착한다.
이 때, 유전층(61)의 표면은 실질적으로 평면이면 좋지만, 다공성 흡착의 경우와 마찬가지로, 오목면형으로 하면 흡착면측의 칩 간의 거리를 넓힐 수 있기 때문에, 반송 시에 칩(29) 간가 간섭하는 것을 보다 저감할 수 있다. 한편, 도전성의 테이프(62)를 흡착하여 반송한 쪽이 적합한 경우에는, 실질적으로 평면 또는 볼록면형의 유전층(61)을 설치하면 좋다. 유전층(61)의 칩 흡착면을 볼록면형으로하면, 흡착면이 테이프(62)로 고정되어 있으므로, 주표면(29')측의 칩 간의 거리가 넓어짐으로써, 반송 시에 칩(29)이 간섭하는 것을 저감할 수 있다.
또한, 상기 도 14a에 도시한 마운트 공정에 있어서는, 테이프(42)가 칩(29)을 접착하는 면에, 자외선 경화성 점착제를 도포하는 경우를 예로 들어 설명하였지만, 예를 들면 에폭시 점착제 등과 같이 가열함으로써 경화하여 점착력이 저하되는 점착제를 이용하여도 좋다. 혹은, 예를 들면 고무계 점착제 등과 같이 냉각함으로써 경화하여 점착력이 저하하는 점착제를 이용할 수도 있다.
도 19a와 도19b는 각각 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 콜릿으로 픽업한 칩을 리드 프레임에 마운트하는 공정을 나타내고 있다. 우선, 상술한 제1 실시예와 마찬가지로, 도 8 내지 도 14a와 도 14b에 도시한 공정에 따라서 웨이퍼(21)를 개개의 칩(29)으로 분할하고, 칩(29)의 픽업을 행한다. 이 때, 칩(29)의 이면을 하측으로부터 픽업 니들로 찔러 표면 보호 테이프(42)로부터 박리하고, 콜릿(44)으로 픽업한다. 다음에, 도 19a에 도시한 바와 같이, 각 칩(29)을 칩 트레이(48)에 수용한다. 칩 트레이(48)에는 칩(29)의 주표면(패턴 형성면)이 상축 방향으로 하여 수용된다. 그 후, 도 19b에 도시한 바와 같이, 콜릿(44)으로 칩 트레이(48)로부터 각 칩(29)을 흡착하여 픽업하고, 상기 콜릿(44)으로 유지하고 있는 칩(29)을 리드 프레임(34)의 아일랜드(31) 상에 이동시켜 다이 본딩한다.
상기 마운트 방법에서는, 각 칩(29)을 칩 트레이(48)에 수용한 상태에서 떨어진 위치에 있는 제조 장치, 다른 방이나 다른 공장 등에 용이하게 수송할 수 있고, 여러 가지의 제조 장치나 제조 방법에 유연하게 대응할 수 있다.
도 20은, 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 분할한 칩을 LOC(Lead 0n Chip) 패키지에 밀봉한 것이다. LOC 패키지의 경우에는, 도 14d에 도시한 픽업 공정의 후, 다음과 같은 공정으로 밀봉한다. 우선, 칩(29) 상에 접착 테이프(36)를 개재시켜 리드(37)의 일단을 접착한다. 그 후, 와이어 본딩을 행하여 칩(29)의 각 패드와 리드(37)를 본딩 와이어(35)로 접속한다. 그리고, 수지 패키지(33) 또는 세라믹 패키지에 밀봉함으로써, 도 20에 도시한 바와 같은 반도체 장치가 완성된다.
이 때, 칩(29) 상에 실리콘 찌꺼기가 존재하면, 리드(37)의 접착이나 와이어 본딩 시의 하중에 의해, 실리콘 찌꺼기가 칩(29) 표면의 보호막을 깨뜨려서, 알루미늄 배선의 단선이나 쇼트 등의 불량을 일으킬 위험이 있다. 그래서, 상기 접착 테이프(36)의 두께를 상기 실리콘 찌꺼기보다도 두껍게 하면, 상술한 바와 같은 불량의 발생을 억제할 수 있다.
상기한 바와 같은 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법에 따르면, 하기 (1) ∼ (7)에 나타낸 바와 같은 큰 효과가 얻어진다.
(1) 웨이퍼의 박화 시의 웨이퍼 파손에 의한 불량율의 저감화를 도모할 수 있다.
하부 표 1은, 직경이 6인치인 웨이퍼를 개개의 칩으로 분할한 경우의 칩 두께(홈의 깊이와 실질적으로 같거나, 혹은 조금 얇다)와 파손율(ppm : parts par million) 과의 관계를 나타내고 있다.
칩 두께(㎛)(≒홈의 깊이) 450 350 290 200 100 50
종래(ppm) 180 250 600 1000 5000 60000
본 발명(ppm) 20 20 0 0 0 0
표 1에 도시하는 바와 같이, 종래는 칩 두께가 얇아지면 파손율이 높아졌지만, 본 발명에서는 최종적인 칩 두께가 얇을수록 파손율이 낮아진다. 이것은, 칩 두께를 얇게 하는 경우에는 홈을 얕게 할 수 있으므로, 홈의 하측에 잔존하는 웨이퍼의 두께가 두껍게 되는 것에 의한 것이다. 직경이 6인치의 웨이퍼의 경우에는,웨이퍼의 두께는 통상 600 ∼ 650㎛이다. 종래의 분할 방법 및 제조 방법에서는, 예를 들면 50㎛의 두께의 칩을 형성하려고 하면, 웨이퍼를 미리 50㎛의 두께로 연삭 및 연마하고, 도 1 내지 도 3까지 도시한 처리를 행한다. 이에 대해, 본 발명의 방법에서는, 50㎛의 홈을 형성한 후(홈의 하측에 550 ∼ 600㎛의 웨이퍼가 잔존되어 있다), 연삭 및 연마하여 개개의 칩으로 분할하기 때문에 파손율이 낮아진다.
(2) 반송 시의 트러블이 웨이퍼의 구경에 좌우되지 않는다. 연삭과 동시에 칩으로 분할하기 때문에, 칩 두께가 얇게 되더라도, 혹은 동일 구경이라도 절삭 왜곡에 의한 웨이퍼의 휘어짐의 영향을 받지 않고 장치 내 반송이 가능하다. 또한, 칩 두께가 얇게 되면 홈의 하측에 잔존되는 웨이퍼가 두껍게 되기 때문에, 이 점으로부터도 반송 시의 웨이퍼 파손 등을 저감할 수 있다. 이에 의해 하표 2와 같은 효과가 얻어진다. 이 예는, 웨이퍼의 직경이 8인치로, 칩의 두께를 50㎛로 마무리하는 경우의 것이다.
종래 본 발명
반송 트러블 감소(ppm) 80000 50
캐리어에의 수납율(지수) 1 2
이 표 2의 데이터로부터 분명해진 바와 같이, 본 발명은 웨이퍼의 대구경화에 유효하고, 금후 전개되는 웨이퍼의 12인치화, 또는 16인치화로의 대응이 용이해진다.
(3) 풀 컷트 방식의 경우, 시트까지 자르기 때문에, 블레이드의 절삭성의 저하 및 다이싱 중의 칩의 비산(飛散)이 생기기 때문에, 일반적으로 80 ∼ 120㎜/sec이지만, 본 발명의 방법으로서는 200㎜/sec까지 가능하다. 이에 의해서, 다이싱 스피드의 향상을 도모할 수 있고, 10% 정도의 가공비의 저감을 도모할 수 있다.
(4) 웨이퍼를 분할하기 위해서, 다이싱 시트까지 자를 필요가 없고, 또한 이면 연삭용 그라인더으로 연삭하여 분할하기 때문에, 이면 치핑의 크기가 종래의 15㎛정도 내지 4㎛정도로 작아지며, 절단 저항 강도가 종래의 방법으로서는 520MPa였던 것이, 600MPa까지 향상된다.
또, 이면 연마로 칩 분할을 행할 때는, 연삭 그라인더의 다이어 숫돌 입자 직경에 의해 이면 치핑량이 커지며, 하표 3과 같이 다이어 숫돌 입자 직경이 작은 쪽이 이면 치핑이 작아지기 때문에, 칩의 절단 저항 강도가 보다 향상되는 효과를 얻을 수 있다. 따라서, 칩 분할 시에 사용하는 그라인더의 다이어 숫돌 입자 직경은 될 수 있는 한 작은 쪽이 바람직하다. 또한, 상술한 바와 같이, 숫돌 입자 직경이 큰 연삭 그라인더과 작은 연삭 그라인더를 조합하여 이용함으로써, 치핑을 저감하면서 연삭 시간의 단축도 도모할 수 있다.
다이어 숫돌 입자 직경 분포 ; ㎛ 본 발명4∼6 방식40∼60 종래 방식4∼6
이면 치핑(평균) ; ㎛(MAX) ; ㎛ 3.223 8.7655 13.853
칩 절단 저항 강도(평균) : MPa 669.0 560.4 505.5
(5) 웨이퍼를 분할하기 위해, 다이싱 시트까지 자를 필요가 없기 때문에, 다이싱 블레이드의 마모를 저감할 수 있고, 다이싱 블레이드의 수명을 향상할 수 있다. 예를 들면, 다이싱 시트까지 자르는 방식을 채용한 경우에는, 통상 10000 ∼ 20000 라인(6인치 웨이퍼의 경우)의 수명이지만, 본 발명의 방법으로서는 80000 라인 이상으로까지 수명을 연장시키는 것을 기대할 수 있다.
(6) 웨이퍼를 개개의 칩으로 분할한 후, 다공성 흡착 또는 정전 척에 의해 각 칩을 거의 평탄 혹은 아르(ァ-ル)를 붙여 유지(칩의 이면측을 흡착하는 경우에는 오목면형의 흡착면에서 유지, 칩의 표면측의 표면 보호 테이프를 흡착하는 경우에는 볼록면형의 흡착면에서 유지)하면서 반송하기 때문에, 칩 간에서 간섭하여 치핑 등의 품질 열화가 발생하는 것을 방지할 수 있다.
(7) 플랫 링을 갖는 표면 보호 테이프(제2 유지 부재)에 칩의 이면측을 접착하여, 표면 보호 테이프(제1 유지 부재)를 떼어내기 때문에, 리드 프레임에 마운트하기 위해 픽업할 때에 반도체 소자에 손상을 주는 것을 방지할 수 있다. 더구나, 분할된 칩을 플랫 링에 의해 평탄하게 유지할 수 있기 때문에, 반송 시에 칩 사이에서 간섭하여 치핑이 발생하는 것을 억제할 수 있다.
또, 본 발명은 상술한 제1 내지 제3 실시예에 한정되는 것이 아니고, 요지를 일탈하지 않는 범위에서 여러 가지 변형하여 실시 가능하다. 또한, 상기 실시예에는 여러 가지의 단계의 발명이 포함되어 있고, 개시되는 복수의 구성 요건이 적절한 조합에 의해 여러 가지의 발명이 추출될 수 있다. 예를 들면 실시예에 나타나는 전 구성 요건으로부터 몇개의 구성 요건이 삭제되어도, 발명이 이루고자 하는기술적 과제의 란에 진술한 목적의 적어도 1개를 달성할 수 있고, 명세서 중에서 진술되고 있는 효과의 적어도 1개의 효과가 얻어지는 경우에는, 이 구성 요건이 삭제된 구성이 발명으로서 추출될 수 있다.
예를 들면, 제1 실시예에서는, 홈의 형성 시에 웨이퍼(21)을 다이싱용 척 테이블(23)에 고착하였지만, 종래의 방법과 마찬가지로 플랫 링을 점착성의 시트에 접착한 상태에서, 웨이퍼를 다이싱용 척 테이블에 고정하도록 하여도 좋다. 혹은, 평판에 웨이퍼를 고정하거나, 평판에 점착성의 시트를 이용하여 웨이퍼를 고착한 상태에서 홈을 형성하여도 좋다.
또한, 도 9에 도시한 공정에 있어서, 유지 부재로서 표면 보호 테이프(점착성의 시트 : 26)를 이용하였지만, 다른 유지 부재, 예를 들면 왁스, 흡착 패드, 열압착 시트, 점착재를 도포한 기판 및 반도체 소자 상에 도포한 레지스트 등, 혹은 이들을 조합한 재료를 이용할 수도 있다.
더욱, 웨이퍼(21)의 패턴 형성면(21')에 표면 보호 테이프(26)를 접착하도록 하였지만, 웨이퍼(21)의 패턴 형성면(21') 과 표면 보호 테이프(26) 간에 아주 얇은 필름을 개재시켜도 좋다. 아주 얇은 필름을 개재시키기 위해서는, 예를 들면, 웨이퍼의 패턴 형성면에 실리 테크트-II라 불리는 액체를 스프레이로 분무하여 피막을 형성한 후, 표면 보호 테이프를 접착하면 좋다. 평판 상에 양면 혹은 한 면의 점착 테이프를 접착하고, 그 위에 웨이퍼를 고착하도록 해도 좋다.
이상 설명한 바와 같이, 본 발명에 의하면, 박화 연삭 시나 반송 시의 웨이퍼의 균열이나 치핑을 억제할 수 있고, 품질 열화를 방지할 수 있는 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법을 얻을 수 있다.
또한, 칩이나 반도체 장치의 고품질화와 제조 수율의 향상을 도모할 수 있는 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법을 얻을 수 있다.

Claims (31)

  1. 웨이퍼 분리 방법에 있어서,
    반도체 소자가 형성된 웨이퍼의 다이싱 라인 또는 칩 분할 라인에 따라서, 상기 반도체 소자의 형성면측으로부터 완성 시의 칩의 두께보다도 깊은 홈을 형성하는 공정;
    상기 웨이퍼에 있어서의 반도체 소자의 형성면 상에 유지 부재를 접착하는 공정;
    상기 웨이퍼의 이면을 상기 완성 시의 칩의 두께까지 연삭 및 연마하고, 웨이퍼를 개개의 칩으로 분리하는 공정; 및
    분리된 복수의 칩을 다공성 흡착으로 유지하면서 반송하는 공정
    를 포함하는 것을 특징으로 하는 웨이퍼 분리 방법.
  2. 제1항에 있어서, 상기 다공성 흡착에 이용하는 흡착재의 흡착면이 실질적으로 평면인 것을 특징으로 하는 웨이퍼 분리 방법.
  3. 제1항에 있어서, 상기 분리된 복수의 칩을 다공성 흡착으로 유지하면서 반송하는 공정은, 상기 분리된 복수의 칩의 이면측을 흡착하여 유지하면서 반송하는 것으로서, 상기 다공성 흡착에 이용하는 흡착재의 흡착면이 오목면인 것을 특징으로 하는 웨이퍼 분리 방법.
  4. 제1항에 있어서, 상기 분리된 복수의 칩을 다공성 흡착으로 유지하면서 반송하는 공정은, 상기 분리된 복수의 칩의 표면측의 상기 유지 부재를 흡착하여 유지하면서 반송하는 것으로서, 상기 다공성 흡착에 이용하는 흡착재의 흡착면이 볼록면인 것을 특징으로 하는 웨이퍼의 분리 방법.
  5. 제1항에 있어서,
    상기 다공성 흡착에 이용하는 흡착재는 흡착 구멍 직경이 0.5㎜ 이하이고, 구멍의 밀도가 1㎟당 적어도 1개의 판형인 것을 특징으로 하는 웨이퍼 분리 방법.
  6. 제1항에 있어서, 상기 다공성 흡착에 이용하는 흡착재가 다공질 세라믹인 것을 특징으로 하는 웨이퍼 분리 방법.
  7. 제1항에 있어서, 상기 분리된 복수의 칩을 다공성 흡착으로 유지하면서 반송하는 공정의 후에, 상기 분리된 복수의 칩을 세정하는 공정을 더 포함하는 것을 특징으로 웨이퍼 분리 방법.
  8. 웨이퍼 분리 방법에 있어서,
    반도체 소자가 형성된 웨이퍼의 다이싱 라인 또는 칩 분할 라인에 따라서, 상기 반도체 소자의 형성면측으로부터 완성 시의 칩의 두께보다도 깊은 홈을 형성하는 공정;
    상기 웨이퍼에 있어서의 반도체 소자의 형성면 상에 제1 유지 부재를 접착하는 공정;
    상기 웨이퍼의 이면을 상기 완성 시의 칩의 두께까지 연삭 및 연마하고, 웨이퍼를 개개의 칩으로 분리하는 공정;
    분리된 복수의 칩을 다공성 흡착으로 유지하면서 반송하는 공정;
    분리된 복수의 칩의 이면을 플랫 링을 갖는 제2 유지 부재에 접착하는 공정; 및
    상기 제1 유지 부재를 떼어내는 공정
    를 포함하는 것을 특징으로 하는 웨이퍼 분리 방법.
  9. 제8항에 있어서, 상기 웨이퍼 흡착에 이용하는 흡착재의 흡착면이 실질적으로 평면인 것을 특징으로 하는 웨이퍼 분리 방법.
  10. 제8항에 있어서, 상기 분리된 복수의 칩을 다공성 흡착으로 유지하면서 반송하는 공정은, 상기 분리된 복수의 칩의 이면측을 흡착하여 유지하면서 반송하는 것으로서, 상기 다공성 흡착에 이용하는 흡착재의 흡착면이 오목면인 것을 특징으로 하는 웨이퍼 분리 방법.
  11. 제8항에 있어서, 상기 분리된 복수의 칩을 다공성 흡착으로 유지하면서 반송하는 공정은, 상기 분리된 복수의 칩의 표면측의 상기 유지 부재를 흡착하여 유지하면서 반송하는 것으로서, 상기 다공성 흡착에 이용하는 흡착재의 흡착면이 볼록면인 것을 특징으로 하는 웨이퍼 분리 방법.
  12. 제8항에 있어서, 상기 다공성 흡착에 이용하는 흡착제는 흡착 구멍 직경이 0.5㎜ 이하이고, 구멍의 밀도가 1㎟당 적어도 1개의 판형인 것을 특징으로 하는 웨이퍼 분리 방법.
  13. 제8항에 있어서, 상기 다공성 흡착에 이용하는 흡착재가 다공질 세라믹인 것을 특징으로 하는 웨이퍼 분리 방법.
  14. 제8항에 있어서, 상기 제2 유지 부재는 칩을 접착하는 면에 자외선 경화성 점착제를 도포한 시트를 플랫 링에 접착한 것으로서, 자외선을 조사하여 경화시킨 후 상기 제1 유지 부재를 떼어내는 것을 특징으로 하는 웨이퍼 분리 방법.
  15. 제8항에 있어서, 상기 분리된 복수의 칩을 다공성 흡착으로 유지하면서 반송하는 공정의 후에, 상기 분리된 복수의 칩을 세정하는 공정을 더 포함하는 것을 특징으로 하는 웨이퍼 분리 방법.
  16. 반도체 장치의 제조 방법에 있어서,
    웨이퍼의 주표면에 반도체 소자를 형성하는 공정;
    상기 웨이퍼의 다이싱 라인 또는 칩 분할 라인에 따라서, 상기 웨이퍼의 주표면으로부터 완성 시의 칩의 두께보다도 깊은 홈을 형성하는 공정;
    상기 웨이퍼의 주표면 상에 유지 부재를 접착하는 공정;
    상기 웨이퍼의 이면을 상기 완성 시의 칩의 두께까지 연삭 및 연마하고, 웨이퍼를 개개의 칩으로 분리하는 공정;
    분리된 복수의 칩을 다공성 흡착으로 유지하면서 반송하는 공정; 및
    반송된 개개의 칩을 리드 프레임에 마운트하여 패키지에 밀봉하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서, 상기 다공성 흡착에 이용하는 흡착재의 흡착면이 실질적으로 평면인 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제16항에 있어서, 상기 분리된 복수의 칩을 다공성 흡착으로 유지하면서 반송하는 공정은, 상기 분리된 복수의 칩의 이면측을 흡착하여 유지하면서 반송하는 것으로서, 상기 다공성 흡착에 이용하는 흡착재의 흡착면이 오목면인 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제16항에 있어서, 상기 분리된 복수의 칩을 다공성 흡착으로 유지하면서 반송하는 공정은, 상기 분리된 복수의 칩의 표면측의 상기 유지 부재를 흡착하여 유지하면서 반송하는 것으로서, 상기 다공성 흡착에 이용하는 흡착재의 흡착면이 볼록면인 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제16항에 있어서, 상기 다공성 흡착에 이용하는 흡착재는 흡착 구멍 직경이 0.5㎜ 이하로, 구멍의 밀도가 1㎟당 적어도 1개의 판형인 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제16항에 있어서, 상기 다공성 흡착에 이용하는 흡착재가 다공질 세라믹인 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제16항에 있어서, 상기 분리된 복수의 칩을 다공성 흡착으로 유지하면서 반송하는 공정의 후에, 상기 분리된 복수의 칩을 세정하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 반도체 장치의 제조 방법에 있어서,
    웨이퍼의 주표면에 반도체 소자를 형성하는 공정;
    상기 웨이퍼의 다이싱 라인 또는 칩 분할 라인에 따라서, 상기 웨이퍼의 주표면으로부터 완성 시의 칩의 두께보다도 깊은 홈을 형성하는 공정;
    상기 웨이퍼의 주표면 상에 제1 유지 부재를 접착하는 공정;
    상기 웨이퍼의 이면을 상기 완성 시의 칩의 두께까지 연삭 및 연마하고, 웨이퍼를 개개의 칩으로 분리하는 공정;
    분리된 복수의 칩을 다공성 흡착으로 유지하면서 반송하는 공정;
    분리된 복수의 칩의 이면을 플랫 링을 갖는 제2 유지 부재에 접착하는 공정;
    상기 제1 유지 부재를 떼어내는 공정; 및
    개개의 칩을 리드 프레임에 마운트하여 패키지에 밀봉하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제23항에 있어서, 상기 다공성 흡착에 이용하는 흡착재의 흡착면이 실질적으로 평면인 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제23항에 있어서, 상기 분리된 복수의 칩을 다공성 흡착으로 유지하면서 반송하는 공정은 상기 분리된 복수의 칩의 이면측을 흡착하여 유지하면서 반송하는 것으로서, 상기 다공성 흡착에 이용하는 흡착재의 흡착면이 오목면인 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제23항에 있어서, 상기 분리된 복수의 칩을 다공성 흡착으로 유지하면서 반송하는 공정은 상기 분리된 복수의 칩의 표면측의 상기 유지 부재를 흡착하여 유지하면서 반송하는 것으로서, 상기 다공성 흡착에 이용하는 흡착재의 흡착면이 볼록면인 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제23항에 있어서, 상기 다공성 흡착에 이용하는 흡착재는 흡착 구멍 직경이 0.5㎜ 이하이고, 구멍의 밀도가 1㎟당 적어도 1개의 판형인 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제23항에 있어서, 상기 다공성 흡착에 이용하는 흡착재가 다공질 세라믹인 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제23항에 있어서, 상기 제2 유지 부재는, 칩을 접착하는 면에 자외선 경화성 점착제를 도포한 시트를 플랫 링에 접착한 것으로서, 자외선을 조사하여 경화시킨 후, 제1 유지 부재를 떼어내는 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제23항에 있어서, 상기 분리된 복수의 칩을 다공성 흡착으로 유지하면서 반송하는 공정의 후에, 상기 분리된 복수의 칩을 세정하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 웨이퍼의 분리 방법에 있어서,
    반도체 소자가 형성된 웨이퍼의 다이싱 라인 또는 칩 분할 라인에 따라서, 상기 반도체 소자의 형성면측으로부터 완성 시의 칩의 두께보다도 깊은 홈을 형성하는 공정;
    상기 웨이퍼에 있어서의 반도체 소자의 형성면 상에 유지 부재를 접착하는공정;
    상기 웨이퍼의 이면을 상기 완성 시의 칩의 두께까지 연삭 및 연마하고, 웨이퍼를 개개의 칩으로 분리하는 공정; 및
    분리된 복수의 칩을 정전 척에 의해 유지하면서 반송하는 공정
    을 포함하는 것을 특징으로 하는 웨이퍼의 분리 방법.
KR10-2000-0041883A 1999-07-22 2000-07-21 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법 KR100383206B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP11207793A JP2001035817A (ja) 1999-07-22 1999-07-22 ウェーハの分割方法及び半導体装置の製造方法
JP1999-207793 1999-07-22

Publications (2)

Publication Number Publication Date
KR20010029981A KR20010029981A (ko) 2001-04-16
KR100383206B1 true KR100383206B1 (ko) 2003-05-12

Family

ID=16545597

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0041883A KR100383206B1 (ko) 1999-07-22 2000-07-21 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법

Country Status (4)

Country Link
US (1) US6337258B1 (ko)
JP (1) JP2001035817A (ko)
KR (1) KR100383206B1 (ko)
TW (1) TW529095B (ko)

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001094005A (ja) * 1999-09-22 2001-04-06 Oki Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
DE19962431B4 (de) * 1999-12-22 2005-10-20 Micronas Gmbh Verfahren zum Herstellen einer Halbleiteranordnung mit Haftzone für eine Passivierungsschicht
JP3748375B2 (ja) * 2000-11-24 2006-02-22 シャープ株式会社 半導体チップのピックアップ装置
US6426283B1 (en) * 2000-12-01 2002-07-30 Taiwan Semiconductor Manufacturing Co., Ltd Method for bumping and backlapping a semiconductor wafer
JP4812963B2 (ja) * 2001-05-18 2011-11-09 リンテック株式会社 半導体ウエハ加工用粘着シートおよび半導体ウエハの加工方法
US6686225B2 (en) * 2001-07-27 2004-02-03 Texas Instruments Incorporated Method of separating semiconductor dies from a wafer
JP4218785B2 (ja) * 2001-08-31 2009-02-04 株式会社村田製作所 電子部品取扱い装置及び取扱い方法
WO2003025982A1 (en) * 2001-09-17 2003-03-27 Advion Biosciences, Inc. Uniform patterning for deep reactive ion etching
JP3892703B2 (ja) 2001-10-19 2007-03-14 富士通株式会社 半導体基板用治具及びこれを用いた半導体装置の製造方法
JP3612317B2 (ja) 2001-11-30 2005-01-19 株式会社東芝 半導体装置の製造方法
JP2003273136A (ja) * 2002-03-12 2003-09-26 Seiko Epson Corp ピックアップ装置、ピックアップ方法及び半導体装置の製造方法
KR100476591B1 (ko) * 2002-08-26 2005-03-18 삼성전자주식회사 웨이퍼 테이블과, 이를 이용한 웨이퍼 쏘잉/소자 접착장치와, 웨이퍼 쏘잉/소자 분류 장치
US6780733B2 (en) * 2002-09-06 2004-08-24 Motorola, Inc. Thinned semiconductor wafer and die and corresponding method
US6756562B1 (en) * 2003-01-10 2004-06-29 Kabushiki Kaisha Toshiba Semiconductor wafer dividing apparatus and semiconductor device manufacturing method
US20050023260A1 (en) * 2003-01-10 2005-02-03 Shinya Takyu Semiconductor wafer dividing apparatus and semiconductor device manufacturing method
TWI240965B (en) * 2003-02-28 2005-10-01 Toshiba Corp Semiconductor wafer dividing method and apparatus
JP4342832B2 (ja) * 2003-05-16 2009-10-14 株式会社東芝 半導体装置およびその製造方法
JP2005019525A (ja) * 2003-06-24 2005-01-20 Disco Abrasive Syst Ltd 半導体チップの製造方法
JP4398686B2 (ja) * 2003-09-11 2010-01-13 株式会社ディスコ ウエーハの加工方法
JP4590174B2 (ja) * 2003-09-11 2010-12-01 株式会社ディスコ ウエーハの加工方法
JP4439990B2 (ja) * 2004-04-28 2010-03-24 株式会社ディスコ レーザー加工方法
US7638561B2 (en) * 2004-06-22 2009-12-29 Rohm And Haas Company Aqueous inkjet ink composition
KR100574983B1 (ko) 2004-07-06 2006-05-02 삼성전자주식회사 반도체소자 제조를 위한 반도체웨이퍼 처리방법
JP2006054246A (ja) * 2004-08-10 2006-02-23 Disco Abrasive Syst Ltd ウエーハの分離方法
US7518217B2 (en) 2004-11-11 2009-04-14 Yamaha Corporation Semiconductor device, semiconductor wafer, chip size package, and methods of manufacturing and inspection therefor
TWI339358B (en) * 2005-07-04 2011-03-21 Hitachi Ltd Rfid tag and manufacturing method thereof
JP2007134390A (ja) * 2005-11-08 2007-05-31 Disco Abrasive Syst Ltd ウエーハの加工方法
JP4749851B2 (ja) * 2005-11-29 2011-08-17 株式会社ディスコ ウェーハの分割方法
KR100671028B1 (ko) * 2006-06-23 2007-01-17 김성철 반도체 칩 본딩 방법
US7482251B1 (en) * 2006-08-10 2009-01-27 Impinj, Inc. Etch before grind for semiconductor die singulation
JP2008153349A (ja) * 2006-12-15 2008-07-03 Disco Abrasive Syst Ltd ウェーハの分割方法
US7776746B2 (en) * 2007-02-28 2010-08-17 Alpha And Omega Semiconductor Incorporated Method and apparatus for ultra thin wafer backside processing
JP5032231B2 (ja) * 2007-07-23 2012-09-26 リンテック株式会社 半導体装置の製造方法
JP5342772B2 (ja) * 2007-10-12 2013-11-13 浜松ホトニクス株式会社 加工対象物切断方法
DE112009003808T5 (de) * 2008-12-25 2012-06-06 Ulvac, Inc. Verfahren zur Herstellung einer Halteplatte zur Verwendung in einer elektrostatischen Haltevorrichtung
TWI414013B (zh) * 2009-05-21 2013-11-01 Prov Technology Corp Electronic component cutting and stripping machine and method thereof
US9305769B2 (en) 2009-06-30 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Thin wafer handling method
US8871609B2 (en) * 2009-06-30 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Thin wafer handling structure and method
US8685837B2 (en) * 2010-02-04 2014-04-01 Sharp Kabushiki Kaisha Transfer method, method for manufacturing semiconductor device, and semiconductor device
JP5489784B2 (ja) * 2010-03-02 2014-05-14 株式会社ディスコ 半導体デバイスの製造方法
JP2011238818A (ja) * 2010-05-12 2011-11-24 Disco Abrasive Syst Ltd ウエーハの加工方法
TWI555073B (zh) * 2012-01-03 2016-10-21 Zhi-Hao Chen A wafer process with environmentally friendly processing
JP5981154B2 (ja) * 2012-02-02 2016-08-31 三菱電機株式会社 半導体装置の製造方法
JP6047353B2 (ja) * 2012-09-20 2016-12-21 株式会社ディスコ 加工方法
CN103341692A (zh) 2013-06-26 2013-10-09 京东方科技集团股份有限公司 切割不规则图形基板的方法和显示装置
US20150147850A1 (en) * 2013-11-25 2015-05-28 Infineon Technologies Ag Methods for processing a semiconductor workpiece
KR101479248B1 (ko) * 2014-05-28 2015-01-05 (주) 씨앤아이테크놀로지 액상 점착제를 이용한 반도체 패키지의 전자파 차폐를 위한 스퍼터링 방법 및 이를 위한 스퍼터링 장치
DE102014227005B4 (de) * 2014-12-29 2023-09-07 Disco Corporation Verfahren zum Aufteilen eines Wafers in Chips
JP6422462B2 (ja) * 2016-03-31 2018-11-14 古河電気工業株式会社 電子デバイスパッケージ用テープ
CN118471881A (zh) * 2017-08-10 2024-08-09 东京毅力科创株式会社 基板处理方法和基板处理装置
KR20230117446A (ko) 2020-12-17 2023-08-08 이나리 테크놀로지 에스디엔 비에이치디 반도체 물품의 제조방법 및 그 시스템
CN114473678B (zh) * 2021-12-09 2023-03-28 蚌埠中光电科技有限公司 一种对液晶玻璃基板在加工时使用的吸附垫剥贴的机构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5071792A (en) * 1990-11-05 1991-12-10 Harris Corporation Process for forming extremely thin integrated circuit dice
JPH04367250A (ja) * 1991-06-14 1992-12-18 Sharp Corp 半導体チップの製造方法
JPH1140520A (ja) * 1997-07-23 1999-02-12 Toshiba Corp ウェーハの分割方法及び半導体装置の製造方法
JPH1174167A (ja) * 1997-08-29 1999-03-16 Sharp Corp 半導体素子の製造方法
JPH11126763A (ja) * 1997-02-03 1999-05-11 Toshiba Corp 半導体デバイスの分離方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4023260A (en) 1976-03-05 1977-05-17 Bell Telephone Laboratories, Incorporated Method of manufacturing semiconductor diodes for use in millimeter-wave circuits
JPS5414155A (en) 1977-07-04 1979-02-02 Nec Corp Manufacture for semiconductor device
JPS5552235A (en) 1978-10-13 1980-04-16 Toshiba Corp Fastening of semiconductor wafer on substrate
DE3043903A1 (de) 1980-11-21 1982-07-01 Siemens AG, 1000 Berlin und 8000 München Verfahren zur herstellung von kontaktverbindungen, insbesondere fuer mesfets
JPS59186345A (ja) 1983-04-06 1984-10-23 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS61112345A (ja) 1984-11-07 1986-05-30 Toshiba Corp 半導体装置の製造方法
JPS624341A (ja) 1985-06-29 1987-01-10 Toshiba Corp 半導体装置の製造方法
JPS63117445A (ja) 1986-11-05 1988-05-21 Citizen Watch Co Ltd 半導体ウエハ−の加工方法
JPS63261851A (ja) 1987-04-20 1988-10-28 Nec Corp 半導体素子の製造方法
JPS6438209A (en) 1987-08-04 1989-02-08 Nec Corp Preparation of semiconductor device
US4904610A (en) 1988-01-27 1990-02-27 General Instrument Corporation Wafer level process for fabricating passivated semiconductor devices
US4978639A (en) 1989-01-10 1990-12-18 Avantek, Inc. Method for the simultaneous formation of via-holes and wraparound plating on semiconductor chips
US5185292A (en) 1989-07-20 1993-02-09 Harris Corporation Process for forming extremely thin edge-connectable integrated circuit structure
JP2569939B2 (ja) 1989-10-23 1997-01-08 日本電気株式会社 樹脂封止型半導体装置
JPH03191549A (ja) 1989-12-20 1991-08-21 Mitsubishi Electric Corp Ｓｉ基板上化合物半導体装置の製造方法
US5091331A (en) 1990-04-16 1992-02-25 Harris Corporation Ultra-thin circuit fabrication by controlled wafer debonding
US5583375A (en) 1990-06-11 1996-12-10 Hitachi, Ltd. Semiconductor device with lead structure within the planar area of the device
JPH04223356A (ja) 1990-12-25 1992-08-13 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH04297056A (ja) 1991-03-08 1992-10-21 Sony Corp 半導体装置の製造方法
JPH05211235A (ja) 1991-03-18 1993-08-20 Matsushita Electron Corp 半導体装置の製造方法
JPH04307756A (ja) 1991-04-04 1992-10-29 Oki Electric Ind Co Ltd 半導体素子の分離方法
US5130276A (en) 1991-05-16 1992-07-14 Motorola Inc. Method of fabricating surface micromachined structures
JPH0574934A (ja) 1991-09-13 1993-03-26 Sony Corp 薄型チツプの形成方法
JPH05291397A (ja) 1992-04-07 1993-11-05 Toshiba Corp コレットおよび半導体装置の製造方法
JP2922066B2 (ja) 1992-10-15 1999-07-19 松下電子工業株式会社 半導体装置の製造方法
US5360509A (en) 1993-03-08 1994-11-01 Gi Corporation Low cost method of fabricating epitaxial semiconductor devices
DE4317721C1 (de) 1993-05-27 1994-07-21 Siemens Ag Verfahren zur Vereinzelung von Chips aus einem Wafer
JPH0797594B2 (ja) 1993-06-25 1995-10-18 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体集積回路装置
JPH07106285A (ja) 1993-10-08 1995-04-21 Oki Electric Ind Co Ltd 半導体製造方法
JP3191549B2 (ja) 1994-02-15 2001-07-23 松下電器産業株式会社 半導体メモリ装置
US5480842A (en) 1994-04-11 1996-01-02 At&T Corp. Method for fabricating thin, strong, and flexible die for smart cards
JPH09213662A (ja) 1996-01-31 1997-08-15 Toshiba Corp ウェーハの分割方法及び半導体装置の製造方法
US5994205A (en) * 1997-02-03 1999-11-30 Kabushiki Kaisha Toshiba Method of separating semiconductor devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5071792A (en) * 1990-11-05 1991-12-10 Harris Corporation Process for forming extremely thin integrated circuit dice
JPH04367250A (ja) * 1991-06-14 1992-12-18 Sharp Corp 半導体チップの製造方法
JPH11126763A (ja) * 1997-02-03 1999-05-11 Toshiba Corp 半導体デバイスの分離方法
JPH1140520A (ja) * 1997-07-23 1999-02-12 Toshiba Corp ウェーハの分割方法及び半導体装置の製造方法
JPH1174167A (ja) * 1997-08-29 1999-03-16 Sharp Corp 半導体素子の製造方法

Also Published As

Publication number Publication date
TW529095B (en) 2003-04-21
US6337258B1 (en) 2002-01-08
JP2001035817A (ja) 2001-02-09
KR20010029981A (ko) 2001-04-16

Similar Documents

Publication Publication Date Title
KR100383206B1 (ko) 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법
KR100318551B1 (ko) 웨이퍼의분할방법및반도체장치의제조방법
KR100452661B1 (ko) 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법
US6121118A (en) Chip separation device and method
US7060532B2 (en) Manufacturing method of semiconductor device
US6184109B1 (en) Method of dividing a wafer and method of manufacturing a semiconductor device
KR100506109B1 (ko) 접착성 테이프의 박리 기구, 접착성 테이프의 박리 장치,접착성 테이프의 박리 방법, 반도체 칩의 픽업 장치,반도체 칩의 픽업 방법, 반도체 장치의 제조 방법 및반도체 장치의 제조 장치
US6294439B1 (en) Method of dividing a wafer and method of manufacturing a semiconductor device
JP4818187B2 (ja) 半導体装置の製造方法
JP4040819B2 (ja) ウェーハの分割方法及び半導体装置の製造方法
JP2005533376A (ja) ウエハ上に超清浄なボンディングパッドを保つための方法およびウエハ
US20050098887A1 (en) Using backgrind wafer tape to enable wafer mounting of bumped wafers
JP2008071892A (ja) 積層用デバイスの製造方法
JP2001093864A (ja) 半導体ウェーハ固定治具及び半導体装置の製造方法
JPH09213662A (ja) ウェーハの分割方法及び半導体装置の製造方法
KR100817049B1 (ko) 패키징을 위한 웨이퍼 칩의 제조 방법
EP1022778A1 (en) Method of dividing a wafer and method of manufacturing a semiconductor device
US20100051190A1 (en) Method for applying an adhesive layer on thin cut semiconductor chips of semiconductor wafers
US8580070B2 (en) Method of applying an adhesive layer on thincut semiconductor chips of a semiconductor wafer
JP4599075B2 (ja) 半導体製造装置及び半導体装置の製造方法
KR20030047705A (ko) 반도체 웨이퍼 가공방법 및 이것에 사용되는 지지기판
KR100539271B1 (ko) 휨 방지 재질을 사용하는 반도체 칩의 다이 접착 방법
JP2000195826A (ja) ウェ―ハの分割方法及び半導体装置の製造方法
TW201936476A (zh) 剝離方法
US11024542B2 (en) Manufacturing method of device chip

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120418

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee