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Verfahren zur Herstellung von Kontaktverbindungen'
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insbesondere für MESFETs.
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Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung
von Kontaktverbindungen zwischen wenigstens einem Kontakt der Oberseite eines Halbleiterchips
und der Unterseite desselben, wie dies im Oberbegriff des Patentanspruchs 1 näher
angegeben ist.
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Für den Fall eines MESFET (Metall-Halbleiter-Feldeffekttransistor),
auf den sich die vorliegende Erfindung bevorzugt bezieht, gibt es bereits Vorschläge
zur Lösung des Problems, den auf der Oberseite des Halbleiterchips des MESFET vorhandenen
Source-Anschluß mit der Rückseite des Chips zu verbinden, die vorzugsweise-die Masse-Elektrode
ist. Diese ist gleichzeitig auch Träger dieses Chips.
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Ein älterer Vorschlag zur Lösung des Problems induktionsarmen Anschlusses
der mehreren Source-Elektroden eines Mikrowellen-Leistungs-Feldeffekttransistors
gibt die Druckschrift "IEEE Transactions on Electron Devicesn, Bd.ED 23 (1976),
Seiten 388-394 an. Dieser Vorschlag besteht im wesentlichen darin, den mit seiner
Unterseite auf der metallischen Trägerunterlage zu montierenden Halbleiterchip,
der auf seiner Oberseite mehrere Substratanschlüsse hat, in der Nähe einer winkelförmigen
Ausbildung dieser Unterlage aufzubringen.
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Es ist dabei vorgesehen, die Innenseite des Winkels mit flüssigem
Lot anzufüllen, den Halbleiterchip auf die den einen Schenkel des Winkels bildende
Unterlage
aufzusetzen und gegen das im Winkel befindliche Lot derart
zu schieben, daß sich das Lot nach oben drrickt und Kontakt mit den Source-Anschlüssen
erzeugt. Eine solche technische Lösung erfordert außerordentlich hohen Aufwand der
justierung und Überwachung des Ablaufs. dieses Herstellungsverfahrens.
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In "IEEE Transactions on Electron Devices", Bd. ED 25 (1978), Seiten
1218-1221 ist ein Jüngerer Vorschlag zur Lösung dieses Problems beschrieben, nämlich
von der Rückseite des Chips in diesen Löcher an den Stellen hereinzuätzen, an denen
sich auf der Oberseite des Chips der betreffende Source-Anschluß befindet. Da die
Ltzlßcher nicht beliebig geringen Durchmesser bei z.B.
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100/um dickem Halbleiterchip haben können, wird im Fall eines Leistungs-MESFET
mit einer Vielzahl parallelgeschalteter Source-Elektroden die notwendige Gesamtgröße
des Halbleiterchips durch die Größe der Löcher bestimmt.
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Das Problem der Miniaturisierung von Elektronikschaltungen läßt sich
mit dieser technischen Maßnahme nicht geeignet lösen.
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Es ist eine Aufgabe der vorliegenden Erfindung, ein vereinfachtes
Verfahren anzugeben, mit dem gleichzeitig eine Vielzahl von induktionsarmen, elektrisch
gleichwertigen Source-Ma sse-Kontaktverbindungen eines Leistungs-Feldeffekttransistors,
und zwar insbesondere in automatischem Verfahrensablauf, hergestellt werden können.
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Diese Aufgabe wird für ein Verfahren nach dem Oberbegriff des Patentanspruchs
1 mit den Merkmalen des Kennzeichens des Anspruchs 1 gelöst. Weitere Ausgestaltungen
dieses Verfahrens gehen aus den Unteransprüchen hervor.
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Erheblich verschieden von der technischen Entwicklung der Vergangenheit,
wie sie durch die beiden oben erwähnten Vorschläge von 1976 und 1978 dokumentiert
ist, ist mit der Erfindung ein neuer Weg eingeschlagen worden, das schon lange anstehende
Problem zu lösen.
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Grundvoraussetzung des erfindungsgemäßen Verfahrens ist die Automatisierbarkeit
der einzelnen Verfahrensschritte und des gesamten Verfahrensablaufs einerseits,
ohne daß andererseits größerer Flächenbedarf in Kauf zu nehmen ist, wobei geringe
Abmessungen außerdem auch dem Hochfrequenzverhalten zugunte kommen.
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Das erfindungsgemäße Verfahren arbeitet mit Ätzschritten, Aufdampfverfahren
und ggf. mit galvanischer Verstärkung, wobei das Zerteilen eines größeren Substratkörpers
bzw. Wafers in die einzelnen Halbleiterchips der MESFETs ganz oder ggf. auch nur
teilweise durch Sägen erfolgt.
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Des besseren Verständnisses der Erfindung wegen, wird diese mit ihren
Variationsmöglichkeiten nachfolgend anhand der beigefügten Figuren beschrieben,
die sich auf ein bevorzugtes Ausführungsbeispiel und Varianten desselben beziehen.
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Fig.1 zeigt eine Aufsicht auf die mit den Source-, Gate-und Drain-Anschlüssen
bzw. -Elektroden versehenen Oberfläche bzw. Vorderseite des Substratkörpers.
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Fig.2 zeigt einen Schnitt II-II der Fig.1 vor Ausfiihrung der Sägeschnitte.
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Fig.3 zeigt einen Schnitt II-II nach Fig.1 nach Ausf,;hrung der Sägeschnitte,
nach Ätzen der (seitlichen)
und nach erfolgter Schrägbedampfung.
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Fig.4 zeigt eine Aufsicht der Rückseite der aus dem ursprünglichen
Substratkörper durch Sägen und Ätzen entstandenen Halbleiterchips, die sich auf
einer auf der Vorderseite des Substratkörpers zuvor angebrachten Lackschicht und/oder
Folie befinden.
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Fig.5 zeigt eine Seitenansicht eines Anteils eines Transistorgehäuses
mit eingebauten, erfindungsgemäß hergestellten (Transistor- )Halbleiterchips.
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Fig.6 zeigt eine weitere Anwendungsmöglichkeit der Erfindung für ein
Halbleiterchip mit einer Vielzahl von auf der Vorderseite angebrachten Anschlüssen
und mit auf den Seitenflächen und der Rückseite durch Schrägaufdampfen hergestellten
Kontaktverbindungen.
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Fig.7 zeigt eine Weiterbildung des erfindungsgemäßen Verfahrens zur
Herstellung von Sollbruchstellen zwischen der Metallisierung der Chips und dem auf
der Unterlage entstehenden Metallnetz.
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Fig.1 zeigt in einer Aufsicht die Oberfläche 2 eines Anteils eines
Halbleiter-Substratkörpers 1 aus beispielsweise Galliumarsenid. Mit 4, 5 und 6 sind
Source-Elektrode, Gate-Elektrode und Drain-Elektrode (bzw. deren Anschlüsse) von
vier Einzel-MESFETs wiedergegeben, die die entsprechenden Anteile der Oberfläche
2 des Halbleiter-Substratkörpers 1 einnehmen, wobei diese Anschlüsse 4, 5 und 6
jedes einzelnen Feldeffekttransistors in regelmäßiger Matrix in bezug zu denjenigen
der anderen Feldeffekttransistoren auf dem einen Substratkörper 1
angeordnet
sind.
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Fig.2 zeigt einen Schnitt II-II der Fig.1 mit den auf der Oberfläche
2 des Substratkörpers 1 befindlichen Elektroden 4, 5 und 6, wobei die Elektroden
in der Praxis im Regelfall ineinander verschachtelt angeordnet sind.
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Der Substratkörper 1 hat eine Dicke von beisoielsweise 500/um. Die
entstehenden Chips heben eine Fläche von z.B. 1 mm x 0,5 mm.
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In Fig.1 ist angedeutet, in welchen Positionen, bezogen auf die einzelnen
durch die Elektroden 4, 5 und 6 repräsentierten Feldeffekttransistoren, die Sägeschnitte
ausgeführt werden können. Es sind in Fig.1 zwei zueinander orthogonale Scharen von
Sägeschnitten angedeutet.
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Die eine Schar untereinander paralleler Sägeschnitte ist durch die
beiden Sägeschnitte 12 angedeutet und die andere in der Figur waagrecht verlaufende
Schar ist durch die zueinander parallelen Sägeschnitte 13 angedeutet. Wie aus den
beiden Fig.1 und 2 ersichtlich, schneiden die Sägeschnitte 12 jeweils eine Kante
112 der einzelnen Source-Anschlüsse 4 zumindest derart#an, daß diese Anschlüsse
4 mit dieser Kante 112 mit Sicherheit bis an den Rand der Sägeschnitte heranreichen.
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Das gleiche kann auch für die Sägeschnitte 13 (siehe Fig.1) vorgesehen
sein, mit denen der benachbarte Rand 113 der einzelnen Source-Anschlüsse 4 angeschnitten
wird. Wie ersichtlich, sind der Gate-Anschluß 5 und der Drain-Anschluß 6 gegenüber
dem Source-Anschluß 4 derart versetzt auf der Oberfläche 2 des Substratkörpers 1
angeordnet, daß mit keinem der Schnitte 12? 13 auch diese Anschlüsse mit angeschnitten
werden, so daß zwischen den Rändern der Gate- und Drain-Anschlüsse 5, 6 einerseits
und den Rändern der Sägeschnitte 12, 13 andererseits stets noch ein ausreichend
großer Isola-
tionsabstand vorliegt.
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Mit den Andeutungen der Sägeschnitte 12, 13 in den Fig.1 und 2 ist
die prinzipielle Lage desselben, insbesondere in bezug auf die Source-Anschlüsse
4, wiedergegeben. Entsprechend zweier bevorzugter Alternativen des erfindungsgemäßen
Herstellungsverfahrens können die Sägeschnitte von unten oder auch von oben in den
Substratkörper 1 eingebracht werden. Für Einschnitte von unten empfiehlt es sich,
dazu die Oberseite des Substratkörpers 1, d.h. die Oberfläche ? und die darauf befindlichen
Anschlüsse 4, 5 und 6, mit einer Schicht zu überziehen, die z.B. hier eine Lackschicht
von 10/um Dicke aus Fotolack AZ 1350 ist. Es.
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kann auch eine Folie, z.B. vorzugsweise eine selbstklebende Kunststoff-Folie,
direkt auf die Oberfläche 2 und die Anschlüsse 4, 5 und 6 oder auf die vorzugsweise
bereits darauf befindliche Lackschicht aufgebracht werden. Als Folie eignet sich
die sogenannte Blaufolie Nr.114 der Fa. Esec. Eine solche Folie hat z.B. 100/um
Dicke. Der bei dieser Variante von unten auszuführende Sägeschnitt wird bis in die
Folie vorangetrieben, so daß der Substratkörp#er 1 über seine ganze Dicke durchtrennt
und auch noch die Source-Anschlüsse 4 über ihre ganze Dicke hinweg geschnitten werden.
Die zuvor aufgebrachte Lackschicht und/ oder Folie hält die einzelnen beim Sägen
aus dem Substratkörper 1 entstandenen Chips zusammen. Ein jeder Chip enthält einen
Feldeffekttransistor mit wenigstens je einem Source-Anschluß 4, Gate-Anschluß 5
und Drain-Anschluß 6.
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Der Vollständigkeit halber sei noch darauf hingewiesen, daß nach dem
Anbringen der Lackschicht und/oder der Folie und vor dem Sägen der beispielsweise
ursprung
lich 500/um dicke Substratkörper 1 vorteilhafterweise
zunächst auf die gewisnschte endgültige Dicke der Halbleiterchips von z.B. 50/um
ab geätzt wird.
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Die zweite Variante besteht darin, den Sägeschnitt an den wie angegebenen
Stellen von oben her auszuführen, den Schnitt jedoch nur bis zu einer wenigstens
so großen Tiefe in den Substratkörper 1 voranzutreiben, die der gewünschten Dicke
der später entstehenden Halbleiterchips entspricht. Durch nachfolgendes Ätzen wird
der restliche nicht angeschnittene Anteil des Substratkörpers 1 abgeätzt, wodurch
wiederum die einzelnen im Halbleitermaterial voneinander getrennten Halbleiterchips
entstehen. Die Einschnitt-Tiefe beträgt z.B.
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50/um und die restlichen 450/um des Substratkörpers 1 werden dann
von dessen Rückseite her abgeätzt. Nach dem Sägen und vor dem Ätzen empfiehlt es
sich, die Oberfläche (von der aus eingesägt wird) mit einer Schicht oder Folie zu
bedecken,-die an dieser Oberfläche fest anhaftet und die mit dem Ätzen entstehenden
Chips zusammenhält.
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Es sei darauf hingewiesen, daß auch durch Polieren des Substratkörpers
1 die entstehenden Halbleiterchips auf die erforderliche geringe Dicke von(weniger
als)beispielsweise 50/um gebracht werden können, um eine möglichst optimale Verringerung
des Wärmewiderstands zu erreichen.
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Nach Ausführung des beschriebenen Sägevorgangs wird ein Ätzschritt
durchgeführt, bei dem die durch das Sägen im Substratkörper 1 entstandenen Schnittflächen
geätzt werden. Von diesen Flächen werden z.B. a z3/um Halbleitermaterial abgetragen,
wodurch die Seitenflächen 322, 326 der Halbleiterchips entstehen. Hierzu eignet
sich
für Galliumarsenid (und den angegebenen Fotolack) beispielsweise
eine Ätze aus einer Mischung von Phosphorsäure, Wasserstoffsuperoxid und Wasser.
Wie dies aus der Fig.3 als weiter entwickeltem Stadium der Darstellung der Fig.2
zu ersehen ist, entsteht durch dieses Abätzen der überstehende Rand 222 des Substratanschlusses
4. Etwas gleichartiges bei den Anschlüssen 5 und 6 entfällt, weil dieses ohnehin
einen größeren Abstand als z.B. diese 3/um vom Rand der Sägeschnitte 12 und 13 haben.
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Wenn - wie dies in Fig.1 gezeigt ist - der Sägeschnitt 13 außerdem
auch noch die Kante 113 des Substratanschlusses 4 anschneidet, entsteht durch das
bereits erwähnte Ätzen der Sägeschnittflächen am Substratanschluß. 4 parallel zum
Sägeschnitt 13 ein weiterer über die entstehende Fläche 323 (siehe Fig.4) überstehender
Rand 223, vergleichbar dem Rand 222.
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Fig.3 zeigt im Ubrigen auch noch die bereits voranstehend erwähnte
Lackschicht 32 und die darauf befindliche Folie 33, die die nach dem Sägevorgang
und dem Ätzen entstandenen Halbleiterchips 11 mechanisch zusammenhalten.
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Der Vorgang des Abätzen der Schnittflächen der Sägeschnitte 12 und
13 kann bei der oben beschriebenen zweiten Variante in einem Verfahrensschritt mit
dem oben beschriebenen Wegätzen überflüssigen Substratmaterials erfolgen. Die Schnittflächen
werden geätzt, sobald die Ätzflüssigkeit in die Sägeschnitte eindringt.
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In Fig. 3 ist zusätzlich noch mit den Pfeilen 34 angedeutet, in welcher
Weise nunmehr nachfolgend eine Metall-Bedampfung aus schräger Richtung ausgeführt
wird.
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Durch diese Schrägbedampfung werden sowohl die wie voranstehend beschriebenen
abgeätsten Flächen 322, 323 als auch die Rückseiten 325 der einzelnen Halbleiterchips
11 metallisiert, ohne daß die ebenfalls entstandenen und abgeätzten Sägeschnittflächen
326 von der Bedampfung erfaßt werden. Führt man die Bedampfung in einer solchen
Schrägrichtung 34 aus, wie sie mit den einen in Fig.1 gestrichelt wiedergegebenen
Pfeil 34 zusätzlich erkennbar angedeutet ist, so wird auch die in der Fig.3 sichtbare
geätzte, ursprünglich vom Sägeschnitt 13 gebildete und abgeätzte Seitenfläche 323
des Halbleiterchips 11 mit bedampft. Die durch Bedampfung auf den Halbleiterchips
entstandenen Schichten sind mit 422, 423 und 425 bezeichnet.
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Durch diese Schrägbedampfung 34 wird mit den Schichten 422 und 423
durchgehend leitende Kontaktverbindung .zwischen den überstehenden Rändern 222-
und 223 des jewelllgen Substratanschlusses 4 und der Aufdampf-Metallisierung 425
der Rückseite 325 des Halbleiterchips erzeugt, und zwar über die Seitenfläche 322,
323 hinweg.
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Fig.4 zeigt eine Aufsicht zur Schnittdarstellung der Fig.3, und zwar
bezogen auf die Darstellung der Fig.3 von unten. Die Ansicht der Fig.4 ist damit
eine Ansicht aus der vergleichsweise zur Fig.1 entgegengesetzten Richtung. Die Ansicht
der Fig.4 ist keine perspektivische Ansicht. In Fig.4 sind die mit den Fig.1 bis
3 übereinstimmenden Bezugszeichen verwendet, so daß die mit 425 bezeichnete, nach
der Bedampfung 34 metallisierte Rückseite 325 der einzelnen Halbleiterchips 11 zu
sehen ist. Die gestrichelten Linien 322 und 323 weisen auf die Seitenflächen des
Halbleitermaterials des Chips 11 hin.
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Mit 411 sind Flächenanteile b<=#zeichnet, die wegen der angegebenen
Schrägbedampfung 54 infolge Schattenwurfs (entsprechend der Wahl des Be(iampfungswinkels
34) durch die einzelnen Halbleiterchips 11 von einer Bedampfung freibleiben. Die
außerhalb der Flächen 325 und 411 liegenden Flächenanteile 412 in der Ansicht der
Fig.4 sind metallbedampft und bilden ein Metallnetz. Jedes einzelne Chip ist mit
seinen Metallschichten 422, 423 mit diesem Metallnetz verbunden und alle Chips 11
werden auch nach Entfernung der obengenannten Schichten 32, 33 auf diese Weise noch
~#usammengehalten.
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Sofern man nicht von vornher##in die Bedampfung so dick wählt, daß
damit ausreichend elektrische Leitfähig keit erreicht ist, und auch genügend stabiler
mechani scher Zusammenhalt gewonnen jat, kann zusätzlich zur Bedampfung galvanischer
Verstärkung vorgesehen sein, mit der auf jeden Fall diese beiden Ziele erreicht
werden.
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Durch den Zusammenhalt der einzelnen Ha3.bleiterchips 11 wird der
Einbau einer jeweils vorgesehenen Mehrzahl von solchen einzelnen Halbleiterchips
in ein einzelnes Transistorgehäuse erleichtert. Zum Beispiel wird, wie~ Fig.5 zeigt,
eine Anzahl derartiger Halbleiterchips 11 zusammengenommen mit der jeweiligen metallisierten
Fläche 325 auf eine metallische Unterlage 51 des Transistorgehäuses (nur teilweise
dargestellt) aufgesetzt und dort angelötet. Diese Unterlage des Transistorgehäuses
ist der gemeinsame Anschluß für die einzelnen Source-Anschlüsse 4 der Halbleiterchips
11, wobei durch die erfindungsgemäßen Maßnahmen sichergestellt ist, daß ein jeder
Source-Anschluß 4 eine solche Kontaktverbindung mit der Trägerunterlage 51 des Transistorgehäuses
hat, die identisch ist mit denjenigen, die bei den anderen
Halbleiterchips
11 vorliegen. Es ist damit gewährleistet, daß ein zugeführtes Hochfrequenzsignal
mit genau gleicher Phase an alle vorhandenen Source-Anschlüsse 4 gelangt. Mit 52
ist eine Lotschicht angedeutet.
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Voranstehend ist die Erfindung an einem Beispiel beschrieben worden,
bei dem die eine Seitenfläche 322 bzw.
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zwei Seitenflächen 322, 323 des Halbleiterchips 11 ganzflächig mit
einer metallischen Kontaktverbindung (durch Bedampfen) bedeckt worden sind, wobei.sich
der überstehende Rand 222 über einen wesentlichen Anteil der einen Seite des einzelnen
Halbleiterchips 11 erstreckt.
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Die Erfindung läßt sich aber auch für solche Fälle#anwenden, bei denen
auf der Oberfläche des einzelnen Halbleiterchips mehrere getrennte Anschlüsse vorhanden
sind, die mit der Rückseite oder wenigstens mit der Seitenfläche Kontaktverbindung
erhalten sollen und bei denen dann nur ein Anteil oder nur mehrere Anteile der jeweiligen
Stirnseite eines einzelnen Chips für eine Kontsktverbindung metallisiert werden.
Für eine solche Ausführungsform der Erfindung werden ebenfalls die vorangehend beschriebenen
Verfahrensschritte des Sägens und des Abätzens der Sägeschnittflächen durchgeführt.
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Soweit auf der Oberfläche Elektroden vorhanden sind, die vom Sägeschnitt
wie beim vorangehenden Beispiel angeschnitten werden, entstehen durch das Ätzen
entsprechend überstehende Ränder, wie sie in Fig.6 mit 7 222*, #, 223* usw. bezeichnet
sind. Die Fig.6 ist dabei eine der Fig.4 entsprechende, von unten gesehene Darstellung
der durch Sägen und Ätzen entstandenen Halbleiterchips 11. Mit 422, 422*, 4TS, 423*
und 4231 sind mit 34 beschriebene Bedampfungen bezeichnet, die hier nur die bereits
erwähnten Anteile der Seitenflächen 322 und 323 der Halbleiterchips 11 bedecken.
Zur Herstellung dieser nur Teilflächen der Halbleiterflächen
322
und 323 bedeckenden Bedampfungen werden vorübergehend angebrachte Maskierungen verwendet,
die die freibleibenden Flächenanteile der Seitenflächen 322 und 323 für den Bedampfungsprozeß
abdecken.
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Durch Bedampfung aus mehreren Richtungen, æ.B. wie zusätzlich mit
134 angedeutet, können auch auf mehr als zwei Seitenflächen solche wie voranstehend
beschriebenen Strukturen erzeugt werden, die für die Seitenflächen 1323 und 1322
mit1223 und 1423 sowie 1222 und 1422 bezeichnet sind. Wie dargestellt, können die
durch Schrägbedampfung erzeugten Metallisierungen 422 bis 1423 bis auf die Rückseite
325 der Halbleiterchips 11 reichen, wie in der Fig.6 in Aufsicht zu sehen ist.
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Für die nur partielle Bedampfung von Anteilen der Flächen wird eine
mit entsprechenden Löchern versehene Bedampfungs-Maske verwendet, durch die hindurch
diese partielle Bedampfung der entsprechenden Anteile der Seitenflächen und Rückseite
des Halbleiterchips 11 erfolgt.
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Solche wie mit der Erfindung in einfacher Weise herstellbaren Kontaktierungen
sind vorteilhaft für monolithische Schaltungen zu verwenden, die auf der Vorder-und
der Rückseite eines Substrates Schaltungsanteile besitzen und bei denen Kontaktverbindungen
zwischen Vorder- und Rückseite gewünscht sind.
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Fig.7 läßt mit einem etwas vergrößerten Ausschnitt aus Fig.3 eine
Weiterbildung der Erfindung erkennen. Im Zusammenhang mit der Fig.4 ist das Entstehen
eines Metallnetzes 412 beschrieben, mit dem die Gesamtheit der entstehenden Halbleiterchips
11 zusarntnengehalten wird. Die einzelnen Halbleiterchips 11 sind mit dem
Metallnetz
412 an der Kante 222 bzw. an den Kanten 222 und 223 gehalten. Wenn man nun die einzelnen
Halbleiterchips 11 aus dem Metallnetz herausnehmen will, z.B.
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durch Ergreifen mit einer Saugpinzette, muß diese Verbindung zwischen
dem Netz 412 und dem überstehenden Rand 222 bzw. 222 und 223 zerstört werden. Dabei
kann aber auch eine Beschädigung der Kontaktverbindung zwischen diesen überstehenden
Rändern 222 und 223 mit den Metallisierungen 422 und 423 erfolgen. Damit dies mit
Sicherheit im Einzelfall vermieden ist, kann die im folgenden beschriebene zusätzliche
Maßnahme vorgesehen sein.
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Wie Fig.7 zeigt, reicht der Sägeschnitt 12 noch etwas in die Fotolackschicht
32 hinein. Es wird durch örtlich partielles Belichten der Fotolackschicht 32 vor
dem Sägevorgang bewirkt, daß in der Fotolackschicht 32 eine mit 71 kenntlich gemachte
Randzone unterhalb des Randes 222, angrenzend an die später entstehende Schnittfläche
des Sägeschnittes 121 (und dies gilt sinngemäß auch für den Sägeschnitt 13 und die
angrenzende Randzone unterhalb des überstehenden Randes 223) für einen nachfolgenden
Prozeß löslich gemacht wird. Sofern ein Positiv-Lack verwendet wird, wird die Zone
71 belichtet und die Nachbarschaft derselben bleibt unbelichtet. Bei Verwendung
eines Negativ-Fotolackes bleibt diese Zo.ne 71 unbelichtet und ihreNachbarbereiche
werden belichtet. Nach dem Sägen und vor dem Schrägbedampfen 34, 134-wird nun durch
Entwickeln des Fotolackes 32 diese Zone 71 im Fotolack löslich gemacht und es bildet
sich dabei ein mit dem gestrichelten Bogen 72 kenntlich gemachter Rücksprung im
Fotolack 32. Dieser Rücksprung 72 bewirkt, daß dort bei der Schrägbedampfung eine
Kontur entsprechend dem Bezugazeichen 722 gebildet wird und keine wie mit 7E
angedeutete'gestrichelt
gezeigte Kontur entsteht. Der Rücksprung 72 sorgt also dort (wo er vorhancs ist)
fiir eine Unterbrechung der durch Schrägbedampf.un# entstandenen Metallisierung
412, 422 im Bereich des überstehenden Randes 222. Damit aber die einzelnen Halbleiterchips
nicht völlig vom Metallgitter 412 (Fig.4) getrennt sind, läßt man die löslich gemachte
Zone 71 der Fotolackschicht 32 bzw. läßt man durch entsprechende Begrenzung der
Zone 71 den Rücksprung 72 nicht entlang den gesamten überstehenden Rand 222 des
(Source-)Anschlusses 4 entstehen, sondern läßt im Bereich eines entsprechend kleinen
Anteils dieses überstehenden Randes 222 die mit 7 angedeutete Kontur entstehen.
Die durch die Kontur 722 noch vorhandene mechanische (und elektrische) Verbindung
zwischen den Metallisierungen 422 (und 423) der einzelnen Chips 11 und dem gemeinsamen
Metallnetz 412 kann auf diese Weise derart passend bemessen werden, daß bei Entnahme
der einzelnen Halbleiterchips 11 aus dem Metallnetz 412 keinerlei Beschädigung der
Kontaktverbindungen auf dem Halbleiterchin 11 entsteht. Die durch die Kontur 122
noch vorhandene elektrische Verbindung ist auch ausreichend dafür, eine galvanische
Verstärkung der Metallisierungen 422, 423 usw. durchzufiihren, wobei es genügt,
den einen Anschluß mit dem durch Aufdampfen entstandenen Metallnetz 412 außerhalb
des Chips auf der Trägerfolie zu verbinden.
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Der andere Anschluß ist dann die Elektrode im Elekrolyt.
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Die in den Figuren dargestellte Struktur von Source-Anschluß 4, Gate-Anschluß
5 und Drain-Anschluß 6 ist lediglich eine prinzipielle Darstellung. In der Praxis
werden ineinander verschachtelte Strukturen verwendet, so daß bereits auf einem
Chip mehrere Source-Anschlüsse parallelgeschaltet vorhanden sind, die mit der Erfindung
in gleichwertiger Weise mit dem Kontakt der Rück-
seite verbunden
werden.
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7 Figuren 9 Patentansprüche