KR101947823B1 - 반도체 회로 및 그 구동 방법, 및 기억 장치, 레지스터 회로, 표시 장치 및 전자 기기 - Google Patents

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가즈아끼 오시마
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 트랜지스터의 임계값 전압을 최적인 값으로 유지 가능한 반도체 회로를 제공하는 것에 관한 것이다. 또한 트랜지스터의 임계값 전압을 제어 가능한 반도체 회로, 및 그 구동 방법을 제공하는 것이다. 또한 상기 반도체 회로를 적용한 기억 장치, 표시 장치 및 전자 기기를 제공하는 것이다.
피제어 트랜지스터의 백 게이트에 접속되는 노드에, 다이오드와 제1 용량 소자를 설치하고, 트랜지스터의 임계값 전압이 최적이 되도록 원하는 전압을 인가 가능하고 그 전압을 유지할 수 있는 구성으로 하고, 또한 다이오드에 병렬로 접속된 제2 용량 소자를 설치하고, 당해 노드의 전압을 일시적으로 변화시킬 수 있는 구성으로 하면 좋다.

Description

반도체 회로 및 그 구동 방법, 및 기억 장치, 레지스터 회로, 표시 장치 및 전자 기기{SEMICONDUCTOR CIRCUIT, METHOD FOR DRIVING THE SAME, STORAGE DEVICE, REGISTER CIRCUIT, DISPLAY DEVICE, AND ELECTRONIC DEVICE}
본 발명은 반도체 회로와 그 구동 방법에 관한 것이다. 본 발명은 기억 장치, 표시 장치 및 전자 기기에 관한 것이다.
전계 효과 트랜지스터(FET, 이하 트랜지스터라고도 칭함)는 소스, 게이트, 드레인의 3개의 전극을 갖고, 게이트에 전압을 인가함으로써 소스-드레인 사이를 흐르는 전자 또는 정공(홀)의 흐름을 제어한다. 활성층으로서 사용되는 반도체는 규소나 게르마늄 등의 IV족 원소나 갈륨 비소, 인듐인, 질화갈륨 등의 III-V족 화합물, 황화아연, 카드뮴 텔루륨 등의 II-VI족 화합물 등을 들 수 있다.
최근, 산화아연이나 산화인듐갈륨아연계 화합물 등의 산화물을 반도체로서 사용한 FET가 보고되었다(특허문헌 1 및 특허문헌 2). 이들의 산화물 반도체를 사용한 FET에서는, 비교적 큰 이동도가 얻어짐과 동시에, 그것들의 재료가 3 전자 볼트 이상의 큰 밴드 갭을 갖기 때문에, 산화물 반도체를 사용한 트랜지스터를 디스플레이나 파워 디바이스 등에 응용하는 것이 논의되어 있다.
그런데, 트랜지스터는 그 임계값 전압의 차이에 의해, 크게 인핸스먼트형(노멀리 오프형)과, 디플리션형(노멀리 온형)의 2개로 분류된다. 일반적으로, 인핸스먼트형에서는 게이트-소스 사이의 전위차가 0V일 때에 오프 상태인 것에 대해, 디플리션형에서는 온 상태인 점에서 상이하다.
미국 특허 공개 2005/0199879호 공보 미국 특허 공개 2007/0194379호 공보
트랜지스터의 임계값 전압은, 당해 트랜지스터의 제작 공정에 따라서 변동하기 쉽고, 엄밀히 제어하는 것은 곤란하다. 또한, 회로 동작이나 사용 환경 등에 따라서는 열화에 의해 변동하는 경우도 있다. 따라서 트랜지스터의 임계값 전압을 원하는 값으로 제어, 유지하는 것이 요망되고 있다.
또한, 트랜지스터의 임계값 전압을 제어하고, 하나의 트랜지스터를 어떤 때에는 인핸스먼트형으로서, 또한 어떤 때에는 디플리션형으로서 구분지어 사용하는 것이 요망되고 있다.
예를 들면, 트랜지스터를 스위칭 소자로서 사용하는 경우에는, 비동작시에는 인핸스먼트형으로서 누설 전류를 억제하여 소비 전력을 억제한다. 한편, 동작시에는 큰 전류를 흘리기 위해서 디플리션형으로서 사용한다. 이러한 구분 사용은 트랜지스터의 소비 전력을 저감하고, 전력 효율을 향상하는데 매우 유효하다.
특히, 트랜지스터와 유지 용량을 구비한 메모리 셀을 갖는 기억 장치나, 전자 페이퍼, 액정 표시 장치 등의 표시 장치에 있어서는, 당해 트랜지스터를 누설 전류가 극히 저감된 인핸스먼트형의 트랜지스터로 함으로써 유지 시간을 길게 하는 것이 가능하게 된다.
또한, 예를 들면 ESD(ElectroStatic Discharge) 보호 회로 등에 사용하는 경우에는 서지 전류를 효율적으로 방출하기 위해서, 디플리션형으로 유지해 두는 것이 유효하다.
트랜지스터의 임계값 전압을 제어하는 방법으로서, 채널을 사이에 두고 대향해서 설치된 2개의 게이트 전극 중, 한쪽의 게이트 전극에 바이어스 전압을 인가함으로써, 트랜지스터의 임계값 전압을 시프트시키는 방법이 알려져 있다. 여기서 바이어스 전압을 인가하는 다른 쪽의 게이트 전극을 백 게이트라고 칭하는 경우도 있다.
그러나 상기 방법에서는, 백 게이트에 전압이 인가되지 않고 있는 사이에는 트랜지스터의 임계값 전압을 원하는 값으로 유지해 둘 수 없다. 또한, 항상 백 게이트에 전압을 입력해 둘 필요가 있기 때문에, 소비 전력의 증대나, 회로 동작이 번잡해지는 등의 문제가 있었다.
본 발명의 목적은 트랜지스터의 임계값 전압을 최적의 값으로 유지 가능한 반도체 회로를 제공하는 것을 과제의 하나로 한다. 또한 트랜지스터의 임계값 전압을 제어 가능한 반도체 회로, 및 그 구동 방법을 제공하는 것을 과제의 하나로 한다. 또한 상기 반도체 회로를 적용한 기억 장치, 표시 장치 및 전자 기기를 제공하는 것을 과제의 하나로 한다.
상기 목적을 달성하기 위해서, 본 발명은 트랜지스터의 백 게이트에 전압을 입력하는 반도체 회로에 착안했다. 백 게이트에 접속하는 반도체 회로로 하고, 트랜지스터의 임계값 전압이 최적이 되도록 원하는 전압을 인가하는 것이 가능하고, 또한 그 전압을 유지할 수 있는 반도체 회로를 사용하면 된다. 또한 백 게이트의 전압을 일시적으로 변화시킬 수 있는 반도체 회로를 사용하면 된다.
즉, 본 발명의 일 형태는 한쪽의 전극이 제1 트랜지스터의 백 게이트와 접속하고, 다른 쪽의 전극에 신호가 입력되는 다이오드와, 한쪽의 전극이 다이오드의 한쪽의 전극과 접속하고, 다른 쪽의 전극이 접지되는 제1 용량 소자와, 다이오드와 병렬로 접속되는 제2 용량 소자를 갖고, 상기 제1 트랜지스터의 임계값을 제어 가능한 반도체 회로이다.
또한, 본 발명의 일 형태는 다이오드를 통해 입력부에서 제1 입력 신호를 입력하고, 제1 용량 소자에 제1 전압을 유지시킴과 동시에, 트랜지스터의 백 게이트에 당해 제1 전압을 인가해서 트랜지스터의 임계값 전압을 제1 임계값 전압으로 하는 제1 스텝과, 다이오드에 병렬로 접속된 제2 용량 소자를 통해 제2 입력 신호를 입력하고, 트랜지스터의 백 게이트에 제2 전압을 인가해서 트랜지스터의 임계값 전압을 제2 임계값 전압으로 하는 제2 스텝을 갖는 반도체 회로의 구동 방법이다.
본 발명의 반도체 회로의 출력 단자는 피제어 트랜지스터(제1 트랜지스터)의 백 게이트에 접속되고, 당해 반도체 회로는 상기 백 게이트에의 출력 노드에 다이오드 및 다른 쪽의 전극이 접지된 제1 용량 소자가 접속되고, 다이오드와 병렬로 제2 용량 소자가 접속된다. 후의 상세한 설명에서 설명하지만, 다이오드의 방향은 트랜지스터의 극성이나 입력 전압의 정부에 따라서 적절히 선택한다.
다이오드의 다른 쪽의 전극으로부터 입력된 전압은 상기 제1 용량 소자에 유지되기 때문에, 피제어 트랜지스터의 백 게이트에 출력되는 바이어스 전압(출력 노드의 전압)은 당해 전압 입력을 멈추어도 유지된다. 따라서, 반도체 회로에 접속된 피제어 트랜지스터의 임계값 전압은 전압 입력을 멈춘 후라도 적절한 값으로 유지된다.
또한, 반도체 회로의 입력부에 상기 전압과는 역극성의 전압을 입력했을 경우, 다이오드와 병렬로 접속된 제2 용량 소자의 용량 결합에 의해 상기 출력 노드의 전압은 일시적으로 변화한다. 따라서, 출력 노드에 접속되는 피제어 트랜지스터의 임계값 전압을 일시적으로 변화시킬 수 있다.
또한, 본 발명의 일 형태는 상기의 반도체 회로를 구성하는 다이오드가, 채널을 형성하는 반도체층에 산화물 반도체를 사용한 제2 트랜지스터로 구성되어 있다.
상기의 반도체 회로를 구성하는 다이오드는, 채널을 형성하는 반도체층에 산화물 반도체를 사용한 트랜지스터를 적용할 수 있다. 적절한 제작 공정을 거쳐서 제작된 산화물 반도체를 사용한 트랜지스터는 오프 전류가 지극히 작은 특징을 갖기 때문에, 상기의 반도체 회로 내에 유지되는 전압의 유지 시간을 지극히 길게 하는 것이 가능하게 된다.
또한, 본 발명의 일 형태는 상기의 반도체 회로가 접속되는 제1 트랜지스터는, 채널을 형성하는 반도체층에 산화물 반도체를 사용한다.
피제어 트랜지스터의 채널을 형성하는 반도체층에 상기 산화물 반도체를 사용하고, 이것을 기억 장치나 표시 장치에 적용함으로써, 데이터나 표시 화상의 유지 시간을 지극히 길게 하는 것이 가능하게 된다.
또한, 본 발명의 일 형태의 반도체 회로는 레지스터 회로를 포함하는 기억 장치나 표시 장치의 이외에, 여러가지 전자 기기에 적용할 수 있다.
본 발명의 반도체 장치를 레지스터 회로 등의 기억 장치에 적용함으로써, 전력 공급을 차단해도 데이터 유지하는 것이 가능하고, 또한 리프레시(리셋) 동작이 가능한, 소비 전력의 지극히 저감된 기억 장치로 할 수 있다. 이러한 기억 장치를 CPU 등의 연산 장치에 적용함으로써, 이것을 구비하는 퍼스널 컴퓨터, 휴대 전화를 비롯한 전자 기기는 전력 공급을 일시적으로 차단할 수 있고, 저소비 전력이고 재기동 동작이 빠른 전자 기기로 할 수 있다.
또한, 전자 페이퍼, 액정 표시 장치 등의 표시 장치에 적용함으로써, 전력 공급을 차단해도 표시 화상을 유지 가능하고, 또한 리프레시 동작이 가능한, 소비 전력의 지극히 저감된 표시 장치로 할 수 있다.
본 발명에 따르면, 트랜지스터의 임계값 전압을 최적인 값으로 유지 가능한 반도체 회로를 제공할 수 있다. 또한 트랜지스터의 임계값 전압을 제어 가능한 반도체 회로, 및 그 구동 방법을 제공할 수 있다. 또한 상기 반도체 회로를 적용한 기억 장치, 표시 장치 및 전자 기기를 제공할 수 있다.
도 1은 본 발명의 일 형태의, 반도체 회로를 설명하는 도면.
도 2는 본 발명의 일 형태의, 반도체 회로를 사용했을 때의 트랜지스터 특성.
도 3은 본 발명의 일 형태의, 반도체 회로를 설명하는 도면.
도 4는 본 발명의 일 형태의, 레지스터 회로를 설명하는 도면.
도 5는 본 발명의 일 형태의, 메모리 회로를 설명하는 도면.
도 6은 본 발명의 일 형태의, 표시 장치를 설명하는 도면.
도 7은 본 발명의 일 형태의, 트랜지스터의 제작 공정을 설명하는 도면.
도 8은 본 발명의 일 형태의, 전자 기기를 설명하는 도면.
실시 형태에 대해서, 도면을 사용해서 상세하게 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시 형태의 기재 내용으로 한정해서 해석되는 것은 아니다. 또한, 이하에 설명하는 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면 사이에서 공통되게 사용하고, 그 반복의 설명은 생략한다.
또한, 본 명세서에서 설명하는 각 도면에 있어서, 각 구성의 크기, 층의 두께 또는 영역은 명료화를 위해서 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일로 한정되지 않는다.
트랜지스터는 반도체 소자의 1종이며, 전류나 전압의 증폭이나, 도통 또는 비도통을 제어하는 스위칭 동작 등을 실현할 수 있다. 본 명세서에 있어서의 트랜지스터는 IGFET(Insulated Gate Field Effect Transistor)나 박막 트랜지스터(TFT: Thin Film Transistor)를 포함한다.
또한, 「소스」나 「드레인」의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 교체되는 경우가 있다. 이로 인해, 본 명세서에 있어서는 「소스」나 「드레인」의 용어는 교체해서 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에 있어서, 트랜지스터의 소스, 또는 드레인 중 어느 한쪽을 「제1 전극」이라고 칭하고, 소스, 또는 드레인의 다른 쪽을 「제2 전극」이라고도 칭하는 경우가 있다. 또한, 이 때, 게이트에 대해서는 「게이트」 또는 「게이트 전극」이라고도 칭한다.
또한, 본 명세서 등에 있어서, 트랜지스터가 그 반도체층을 사이에 두고 대향해서 설치된 2개의 게이트 전극을 갖는 경우, 이들을 「제1 게이트 전극」, 「제2 게이트 전극」이라고 칭하고, 이 중 어느 한쪽을 「백 게이트」라고 칭하는 경우가 있다.
또한, 본 명세서 등에 있어서, 다이오드가 갖는 2개의 전극 중, 전류가 흐르는 방향에 대하여 입력측(애노드측)을 「제1 전극」, 출력측(캐소드측)을 「제2 전극」이라고 칭하는 것으로 한다.
또한, 본 명세서 등에 있어서, 용량 소자가 갖는 2개의 전극 중 한쪽을 「제1 전극」, 다른 쪽을 「제2 전극」이라고 표기한다. 명료화 때문에, 회로도 등을 참조하여 설명하는 경우에 있어서는, 2개의 전극 중 지면 상측 또는 좌측에 위치하는 전극을 제1 전극, 지면 하측 또는 우측에 위치하는 전극을 제2 전극이라고 칭하는 것으로 한다.
또한, 본 명세서 등에 있어서, 「전기적으로 접속」에는 「어떠한 전기적 작용을 갖는 것」을 통해 접속되어 있는 경우가 포함된다. 여기서, 「어떠한 전기적 작용을 갖는 것」은 접속 대상 사이에서의 전기 신호의 수수를 가능하게 하는 것이면, 특별히 제한을 받지 않는다. 예를 들면, 「어떠한 전기적 작용을 갖는 것」에는 전극이나 배선을 비롯해, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 캐패시터, 그 밖의 각종 기능을 갖는 소자 등이 포함된다.
또한, 본 명세서 등에 있어서 노드란, 회로를 구성하는 소자의 전기적인 접속을 가능하게 하는 소자(예를 들면, 배선 등)를 말한다. 따라서, "A가 접속된 노드"란, A와 전기적으로 접속되고, 또한 A와 동전위라고 간주할 수 있는 배선을 말한다. 또한, 배선의 도중에 전기적인 접속을 가능하게 하는 소자(예를 들면, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드 등)가 1개 이상 배치되어 있어도, A와 동전위이면, 그 배선은 A가 접속된 노드라고 간주할 수 있다.
또한, 본 명세서 등에 있어서, 회로를 구성하는 소자 또는 복수가 소자로 이루어지는 구성 단위가 복수 존재하고, 또한 이것들이 공통되는 기능을 갖는 경우에 있어서, 당해 소자 또는 구성 단위에 공통된 구성, 기능 등의 설명을 행할 때에, 그 부호에 (n) 첨부해서 표기하는 경우가 있다. 또한, 이들 공통하는 기능을 갖는 소자 또는 구성 단위 중 일부 또는 전부를 가리키는 경우에는, 그 부호에 (1 내지 n)을 더해서 표기할 경우가 있다.
(실시 형태 1)
본 실시 형태에서는 본 발명의 트랜지스터의 임계값 전압을 제어 가능한 반도체 회로의 일례에 대해서, 도 1 내지 도 3을 사용해서 설명한다.
<구성예>
도 1의 (a)는 본 실시 형태에서 예시하는 제어 회로(100)와, 이것에 접속되는 트랜지스터(111)를 설명하는 도면이다.
트랜지스터(111)는 백 게이트(제2 게이트 전극)를 갖고, 당해 백 게이트에는 제어 회로(100)로부터의 출력 전압이 입력된다. 본 실시 형태에서는 트랜지스터(111)로서 n채널형의 트랜지스터를 사용한 경우에 대해서 예시하지만, p채널형의 트랜지스터를 사용할 수도 있다.
제어 회로(100)는 다이오드(101), 용량 소자(103) 및 용량 소자(105)를 갖는다. 또한 제어 회로(100)에는 입력 단자(IN)가 접속된다. 다이오드(101)는 제2 전극이 입력부에 접속하고, 제1 전극이 용량 소자(103)의 제1 전극에 접속된다. 용량 소자(103)의 제2 전극은 접지되어 있다. 또한, 용량 소자(105)는 다이오드(101)와 병렬로 접속되어 있다. 여기서, 다이오드(101)의 제1 전극, 용량 소자(103)의 제1 전극 및 용량 소자(105)의 제2 전극이 접속되는 노드가 제어 회로(100)의 출력부에 상당하고, 금후 노드(A)라고 표기한다.
<회로 동작예>
이어서, 제어 회로(100)를 사용해서 트랜지스터(111)의 임계값 전압을 제어하는 방법에 대해서 도 1 이외에 도 2를 참조하여 설명한다. 도 2의 (a) 및 도 2의 (b)는 도 1의 (a)에 나타내는 트랜지스터(111)에 있어서의, 소정의 소스-드레인간 전압(Vds)을 첨가했을 때의 게이트-소스간 전압(Vgs)에 대한 소스-드레인간 전류(Ids)를 모식적으로 도시한 도면이다.
도 2의 (a)에 나타내는 곡선(151)은 트랜지스터(111)의 초기 상태에 있어서의 Vgs-Ids 특성이다. 본 실시 형태에서는 초기 상태에 있어서의 트랜지스터의 임계값 전압 Vth(0)을 0V로서 설명한다.
우선, 제어 회로(100)의 입력 단자(IN)로부터, 0V보다도 작은 진폭 전압(음의 진폭 전압)을 갖는 제1 입력 신호를 입력한다. 제1 입력 신호에 의해 다이오드(101)의 제1 전극으로부터 제2 전극을 향해서 전류가 흐르고, 이에 따라 노드(A)의 전압이 저하되고, 당해 전압이 용량 소자(103)에 의해 유지된다.
그 후, 제1 입력 신호의 입력을 멈춘다(제1 입력 신호의 전압을 0V로 한다). 여기서, 노드(A)의 전압은 0V보다도 낮기 때문에, 다이오드(101)에는 역 바이어스가 인가된 상태로 되기 때문에, 작은 누설(리크) 전류 이외는 흐르지 않고, 노드(A)의 전압은 용량 소자(103)에 의해 유지된다.
따라서, 제어 회로(100)의 출력부에 접속되는 트랜지스터(111)의 백 게이트에는 당해 노드(A)에 유지된 음의 전압이 항상 인가된 상태로 된다. 그 결과, 트랜지스터(111)의 Vgs-Ids 특성은 도 2의 (a)에 나타내는 곡선(152)과 같이 Vgs가 양의 방향으로 시프트한다. 이 상태의 트랜지스터(111)의 임계값 전압을 Vth(1)로 한다.
제1 입력 신호의 진폭 전압을 적절히 조정함으로써, 트랜지스터(111)를, 곡선(152)에 도시한 바와 같은 특성을 갖는 인핸스먼트형의 트랜지스터로 할 수 있다.
상술한 바와 같이, 노드(A)의 전압은 용량 소자(103)에 의해 유지되어 있고, 여기에 유지된 전하는 다이오드(101)가 미소한 누설 전류에 의해서만 감소하기 때문에, 입력 신호의 입력이 멈춘 후에도, 트랜지스터(111)의 임계값을 최적인 값으로 유지할 수 있다.
이어서, 상기와 같이 해서 인핸스먼트형의 특성이 된 트랜지스터(111)를, 일시적으로 디플리션형으로 하는 방법, 즉 임계값 전압을 일시적으로 마이너스 시프트시키는 방법에 대해서 설명한다.
입력 단자(IN)로부터, 0V보다도 큰 진폭 전압(양의 진폭 전압)을 갖고, 또한 양의 전압 구배를 갖는 제2 입력 신호를 입력한다. 제2 입력 신호가 입력되면, 용량 소자(105)에 의해 용량 결합 현상이 발생하고, 노드(A)의 전압이 일시적으로 상승한다.
따라서, 트랜지스터(111)의 백 게이트에는 일시적으로 양의 전압이 인가되기 때문에, 그 Vgs-Ids 특성은 도 2의 (b)의 곡선(153)에 도시한 바와 같이, 일시적으로 Vgs가 음의 방향으로 시프트한다. 그 때의 트랜지스터(111)의 임계값 전압을 Vth(2)로 한다.
제2 입력 신호의 진폭 전압과 양의 전압 구배를 적절히 조정함으로써, 트랜지스터(111)를, 일시적으로 곡선(153)에 도시한 바와 같은 특성을 갖는 디플리션형의 트랜지스터로 할 수 있다.
여기서, 상술한 바와 같이, 노드(A)의 전압을 일시적으로 상승시키기 위해서, 용량 소자(105)의 용량 결합 현상을 사용하고 있다. 따라서 노드(A)의 전압의 변동의 크기는 용량 소자(105)의 크기와, 제2 입력 신호의 파형의 전압 구배의 크기에 비례한다. 그로 인해, 제2 입력 신호의 파형은 트랜지스터(111)의 임계값 전압을 원하는 값으로 시프트하도록 적절히 설정하면 좋다. 또한, 트랜지스터(111)의 임계값 전압을 재빠르게 시프트시키기 위해서는 제2 입력 신호의 파형은 가능한 한 급준한 양의 전압 구배를 갖는 것이 바람직하다. 또한, 제2 입력 신호의 파형에는 구형파, 삼각파, 정현파 등의 구배를 갖는 파형을 사용할 수 있다.
또한, 상기에서는 제1 입력 신호에 의해 트랜지스터(111)의 Vth를 플러스 시프트시킨 채 유지하고, 제2 입력 신호에 의해 일시적으로 Vth를 마이너스 시프트시키는 구성 및 방법에 대해서 설명해 왔지만, 도 1의 (b)에 도시한 바와 같이, 다이오드(101)의 제1 전극과 제2 전극을 역방향으로 접속함으로써, Vth를 시프트시키는 방향을 반대로 하는 것이 가능하게 된다. 그 때에는, 제1 제어 신호는 양의 진폭 전압을 갖는 신호로 하고, 제2 제어 신호는 음의 진폭 전압과 음의 전압 구배를 갖는 신호로 한다.
또한, 본 실시 형태에서는 피제어 트랜지스터로서 n채널형의 트랜지스터를 사용했지만, 이것으로 한정되지 않고 p채널형의 트랜지스터에도 적용 가능하다. 예를 들면 도 1의 (a)에 나타내는 트랜지스터(111)에 p채널형의 트랜지스터를 적용한 경우에는, 제1 입력 신호에 의해 임계값 전압을 플러스 시프트시켜서 디플리션형으로 하고, 또한 제2 제어 신호에 의해 일시적으로 임계값 전압을 마이너스 시프트시켜서 인핸스먼트형의 특성을 갖는 p채널형의 트랜지스터로 할 수 있다. 또한, 이 역의 특성을 실현하기 위해서는, 다이오드의 접속을 반대로 한 도 1의 (b)의 구성으로 하고, 상술한 방법을 사용하면 된다.
<변형예>
여기서, 제어 회로(100)를 구성하는 다이오드(101)는 트랜지스터를 사용해서 구성할 수 있다. 도 3의 (a) 및 도 3의 (b)에, 제어 회로를 구성하는 다이오드에 트랜지스터를 적용한 예를 나타낸다.
예를 들면 도 3의 (a)에 나타내는 제어 회로(100) 내의 트랜지스터(107)와 같이, 제1 전극이 입력 단자(IN)와 접속하고, 제2 전극 및 게이트 전극이 노드(A)와 접속한 구성으로 함으로써, 트랜지스터(107)를 다이오드로서 사용할 수 있다. 또한, 도 3의 (b)에 나타내는 트랜지스터(109)와 같이 백 게이트를 설치하고, 2개의 게이트 전극을 노드(A)와 접속하는 구성으로 하여도 좋다. 게이트 전극 이외에 백 게이트를 노드(A)와 접속함으로써, 순 바이어스 인가시의 전류값을 보다 크게 할 수 있고, 제1 입력 신호의 입력 시간을 단축할 수 있다. 또한 역 바이어스 인가시의 누설 전류를 보다 낮게 억제하는 것이 가능하게 되고, 노드(A)의 전압의 유지 시간을 길게 할 수 있다.
또한, 다이오드의 특성을 정반대로 하기 위해서는, 게이트 전극(및 백 게이트)을 입력 단자(IN)측의 노드에 접속하면 좋다.
또한, 제어 회로를 구성하는 다이오드에, 채널을 형성하는 반도체층에 산화물 반도체를 사용한 트랜지스터를 적용할 수 있다. 후의 실시 형태에서 나타내는 바와 같이, 적절한 제작 공정을 거쳐서 제작된 산화물 반도체를 사용한 트랜지스터는 오프 전류가 지극히 작은 특징을 갖기 때문에, 제어 회로 내에 유지되는 전압의 유지 시간을 지극히 길게 하는 것이 가능하게 된다.
특히, 산화물 반도체 중에서도, 밴드 갭이 3 전자 볼트 이상인 것에서는, 도너 또는 억셉터의 농도를 1×1012cm-3 이하로 함으로써, 오프시의 저항을 지극히 높게 할 수 있다. 예를 들면 이러한 트랜지스터는 게이트 전압을 최적화함으로써, 소스와 드레인간의 저항을 1×1024Ω 이상으로 할 수 있다. 따라서 다이오드 접속한 트랜지스터라도, 예를 들면 실리콘을 반도체층에 사용한 트랜지스터에 비하여 오프시의 누설 전류를 지극히 작게 할 수 있다.
이러한 트랜지스터를, 제어 회로를 구성하는 다이오드에 적용함으로써, 노드(A)에 전압을 유지한 상태에서의, 당해 다이오드에 의한 누설 전류를 지극히 작은 것으로 할 수 있기 때문에, 피제어 트랜지스터의 임계값 전압을 지극히 오랫동안 유지해 둘 수 있다. 또한, 누설 전류가 지극히 작기 때문에, 노드(A)의 전압을 유지하기 위한 용량 소자의 크기를 작게 하는 것이 가능하게 되고, 회로 규모를 축소할 수 있는 것이나, 노드(A)에의 충방전 시간을 단축할 수 있는 등이라고 하는 부차적인 효과를 발휘한다.
본 실시 형태에서 예시한 제어 회로를 사용함으로써, 트랜지스터의 임계값 전압을 최적인 값으로 제어할 수 있음과 동시에, 전원 전압의 공급을 멈추어도 당해 트랜지스터의 임계값 전압을 유지할 수 있다. 또한, 일시적으로 당해 임계값 전압을 시프트시킴으로써, 다른 트랜지스터 특성을 실현할 수 있다.
본 실시 형태는 본 명세서에 기재하는 것 이외의 실시 형태와 적절히 조합해서 실시할 수 있다.
(실시 형태 2)
본 실시 형태에서는 실시 형태 1에서 예시한 트랜지스터의 임계값 전압을 제어 가능한 반도체 회로를 기억 장치의 하나인 레지스터 회로에 적용한 구성의 일례에 대해서 도 4를 사용해서 설명한다.
<구성예>
도 4의 (a)에, 실시 형태 (1)에서 예시한 제어 회로(100)가 접속된, 1비트의 레지스터 회로의 구성예를 나타낸다. 레지스터 회로(200)는 트랜지스터(201), 용량 소자(203) 및 플립플롭 회로(205)를 갖는다. 본 실시 형태에서는 트랜지스터(201)로서 n채널형의 트랜지스터를 사용한다.
트랜지스터(201)는 실시 형태 1에서 나타낸 트랜지스터(111)와 마찬가지로, 백 게이트(제2 게이트 전극)를 갖고, 당해 백 게이트에는 제어 회로(100)로부터의 출력 전압이 입력된다. 또한 트랜지스터(201)는 그 제1 게이트 전극에 입력 단자(Sig1)가, 또한 제1 전극에 입력 단자(Sig2)가 접속되고, 이들 2개의 입력 단자로부터의 입력 신호에 의해 제어된다. 트랜지스터(201)의 제2 전극은 용량 소자(203)의 제1 전극 및 플립플롭 회로(205)에 접속된다. 또한 용량 소자(203)의 제2 전극은 접지되어 있다. 여기서, 트랜지스터(201)의 제2 전극과, 용량 소자(203)의 제1 전극이 접속되는 노드를 노드(b)라고 칭하는 것으로 한다.
플립플롭 회로(205)는 인버터(205a) 및 인버터(205b)를 갖는다. 인버터(205a)는 인버터(205b)와 병렬이면서 역방향으로 접속되고, 인버터(205a)의 출력측이 접속되는 노드가, 레지스터 회로(200)의 출력 단자(OUT)에 상당한다.
레지스터 회로(200)는 입력 단자(Sig1) 및 (Sig2)로부터의 입력 신호에 의해, 데이터의 저장, 및 출력을 행한다. 예를 들면 Sig1보다 하이 레벨 전압이, Sig2보다 하이 레벨 전압이 입력되면, 트랜지스터(201)가 온 상태로 되어 노드(b)에 하이 레벨 전압이 입력된다. 그 결과, 레지스터 회로(200)의 출력 단자로부터는 인버터(205a)에 의해 반전된 로우 레벨 전압이 출력됨과 동시에, 플립플롭 회로(205)에는 로우 레벨 전압의 데이터가 저장된다. 한편, Sig2로부터 로우 레벨 전압이 입력되면, 마찬가지로 하여 레지스터 회로(200)의 출력 단자로부터는 하이 레벨 전압이 출력됨과 동시에 하이 레벨 전압의 데이터가 플립플롭 회로(205)에 저장된다.
용량 소자(203)는 노드(b)의 전압을 유지하는 기능을 갖는다. 나중에 설명한 바와 같이, 제어 회로(100)에 의해 트랜지스터(201)를 누설 전류가 지극히 낮은 인핸스먼트형의 상태로 유지되었을 때, 용량 소자(203)를 설치함으로써, 노드(b)에 입력된 전압은 전원 전압의 공급을 정지해도 유지하는 것이 가능하게 된다.
또한, 본 실시 형태에서는 레지스터 회로(200)가 갖는 플립플롭 회로의 예로서, 2개의 인버터 회로를 사용한 간이한 구성을 나타냈지만, 이것으로 한정되는 것은 아니고, 클록 동작이 가능한 클록된 인버터를 사용하는 구성이나, NAND 회로와 인버터를 조합한 구성을 적절히 사용할 수 있다. 예를 들면, RS형, JK형, D형, T형 등, 공지된 플립플롭 회로를 적절히 사용할 수 있다.
<회로 동작예>
이어서, 제어 회로(100)가 접속된 레지스터 회로(200)의 회로 동작에 대해서 설명한다.
우선, 실시 형태 1에서 나타낸 방법에 의해, 제어 회로(100)의 입력 단자(IN)로부터, 0V보다도 작은 진폭 전압(음의 진폭 전압)을 갖는 제1 입력 신호를 입력하고, 트랜지스터(201)의 임계값 전압을 변화시켜서 트랜지스터(201)를 인핸스먼트형의 트랜지스터가 되도록 제어, 유지한다.
이어서, 레지스터 회로(200)의 입력 단자(Sig1) 및 (Sig2)로부터 신호를 입력하고, 신호의 데이터를 저장, 출력한다. 레지스터 회로에 데이터를 기입할 때, Sig1보다 트랜지스터(201)의 임계값 전압보다도 높은 전압을 입력하고, 또한 Sig2보다 하이 레벨 전압 또는 로우 레벨 전압의 신호를 입력함으로써, 플립플롭 회로(205)에 데이터를 저장할 수 있다.
또한, Sig2에 입력되는 신호를 멈추기 보다 전에, Sig1의 신호를 트랜지스터(201)가 오프하는 전압(예를 들면 0V, 또는 0V보다 작은 전압)이라고 함으로써, Sig2로부터의 입력 신호를 멈춘 후에도, 입력된 전압에 가까운 전압이 용량 소자(203)에 유지된다.
여기서, 제어 회로(100)에 의해 트랜지스터(201)는 누설 전류가 지극히 작은 인핸스먼트형의 트랜지스터로 유지되어 있다. 따라서, 노드(b)에 하이 레벨 전압이 유지된 상태라도, 트랜지스터(201)로부터의 누설에 의한 노드(b)의 전압 강하를 지극히 작게 할 수 있다.
또한, 제어 회로(100) 및 레지스터 회로(200)에의 전원 공급을 멈춘 경우에도, 트랜지스터(201)는 누설 전류가 지극히 작은 인핸스먼트형의 트랜지스터로 유지되어 있기 때문에, 노드(b)의 전압을 유지해 두는 것이 가능하게 된다. 전원 공급을 멈추고 있는 사이, 노드(b)에 전압 정보를 유지해 둠으로써, 레지스터 회로(200)에 다시 전원을 투입함과 동시에 레지스터 회로(200)에 저장되는 데이터로서, 전원 공급을 멈추는 직전의 데이터와 동일한 것이 확정되기 때문에, 순시에 당해 데이터를 저장, 출력하는 것이 가능하게 된다.
여기서, 트랜지스터(201)에 실시 형태 1에서 나타낸 바와 같은, 채널을 형성하는 반도체층에 산화물 반도체를 사용한, 오프 전류의 지극히 작은 트랜지스터를 적용할 수 있다. 이러한 오프 전류가 지극히 작은 트랜지스터를 트랜지스터(201)에 적용함으로써, 지극히 오랜 시간, 노드(b)의 전압을 유지해 두는 것이 가능하게 되기 때문에, 레지스터 회로(200)는 소위 불휘발성을 갖는 레지스터 회로로서 사용할 수 있다.
이어서, 레지스터 회로(200)에 저장된 데이터를 리셋하는 동작에 대해서 설명한다.
실시 형태 1과 마찬가지로, 제어 회로(100)의 입력 단자로부터 0V보다도 높은 진폭 전압(양의 진폭 전압)을 갖는 제2 입력 신호를 입력함으로써, 일시적으로 트랜지스터(201)의 임계값 전압을 마이너스 시프트시켜, 트랜지스터(201)를 일시적으로 디플리션형의 트랜지스터로 한다.
Sig1에는 제2 입력 신호가 입력되기 보다 전에는 인핸스먼트형의 트랜지스터(201)를 오프하는 전압이 입력되어 있지만, 제2 입력 신호가 입력됨으로써, 일시적으로 트랜지스터(201)는 온 상태로 이행한다. 따라서, 노드(b)는 일시적으로 Sig2로부터 입력되는 전압에 가까운 전압으로 할 수 있다. 예를 들면 제2 입력 신호를 입력할 때에 Sig2에 하이 레벨 전압이 입력되어 있으면, 노드(b)에도 하이 레벨 전압이 입력되고, Sig2에 로우 레벨 전압이 입력되어 있으면, 마찬가지로 노드(b)도 로우 레벨 전압이 입력됨으로써, 데이터의 리셋이 이루어진다.
그 후, 제2 입력 신호의 입력이 멈추면, 트랜지스터(201)의 임계값 전압은 제2 제어 신호가 입력되기 전의 값으로 복귀되기 때문에, 누설 전류가 지극히 작은 인핸스먼트형의 트랜지스터가 된다. 따라서, 제2 입력 신호에 의해 리셋되어, 입력된 데이터가 다시 유지되는 것이 된다.
이러한 방법에 의해, Sig1로부터의 입력 신호를 사용하지 않고, 레지스터 회로(200)에 저장되는 데이터를 리셋하는 것이 가능하게 된다. 이 방법은 후에 설명하는 것과 같은 복수의 레지스터 회로를 갖는 기억 장치에 있어서, 1번의 동작으로 복수의 레지스터 회로에 저장된 데이터를 리셋하는 경우에 특히 유효하다.
<적용예>
이어서, 본 발명의 제어 회로를 상기에서 설명한 레지스터 회로(200)를 복수 갖는 기억 장치에 적용한 일례에 대해서 설명한다.
도 4의 (b)에, 도 4의 (a)에 나타낸 레지스터 회로(200)가 종횡으로 매트릭스 형상으로 복수 배치된 기억 장치(210)를 나타낸다. 기억 장치(210)는 복수의 레지스터 회로(200) 이외에 제1 구동 회로(211), 제2 구동 회로(213) 및 복수의 제어 회로(100)를 갖는다. 본 실시 형태에서는, 복수의 레지스터 회로(200)는 m행 n열(m, n은 1 이상의 정수)의 매트릭스 형상으로 배치되고, 또한 제어 회로(100)는 1행에 대해서 1개씩, 합계 m개 설치하는 구성으로 한다.
제1 구동 회로(211)는 레지스터 회로(200) 내의 트랜지스터(201)의 제1 게이트 전극에 접속되는 m개의 제어선(Sig1(1) 내지 Sig1(m))을 갖고, 각각의 제어선(Sig1(1) 내지 Sig1(m))을 사용해서 1행에 배열된 레지스터 회로 내의 트랜지스터(201)의 온, 오프 동작을 제어한다. 또한, 제1 구동 회로(211)는 1번째로부터 m번째의 제어 회로에 각각 접속되는 m개의 제어선(IN(1) 내지 IN(m))을 갖고, 각각에 접속된 제어 회로(100)에의 입력 신호를 제어한다.
제2 구동 회로(213)는 레지스터 회로(200) 내의 트랜지스터(201)의 제1 전극에 접속되는, n개의 제어선(Sig2(1) 내지 Sig2(n))을 갖고, 각각의 제어선(Sig2(1) 내지 Sig2(n))을 사용해서 일렬로 배열한 레지스터 회로(200)에 입력하는 데이터의 신호를 제어한다.
각각의 레지스터 회로(200)에는 출력 신호선이 접속되고, 레지스터 회로(200)의 출력 신호가 당해 출력 신호선에 출력된다. 본 실시 형태에서는 출력 신호선은 m×n개 사용하는 구성으로 했지만, 복수의 레지스터 회로로부터의 출력 신호선을 공통으로 하고, 선택적으로 데이터를 판독하는 구성으로 해도 좋다. 또한, 출력 신호선의 끝에 시리얼 신호 또는 몇 비트의 패러렐 신호로 변환하는 변환 회로 등, 각종 기능을 갖는 회로를 설치해도 좋다.
각 행에 하나씩 배치된 제어 회로(100)에는 제어선(IN(1) 내지 IN(m))을 통해서 제1 구동 회로(211)로부터, 실시 형태 1에서 나타낸 바와 같은 제1 입력 신호 및 제2 입력 신호가 입력된다. 제1 입력 신호에 의해, 각각의 제어 회로(100)에 접속되는 n개의 레지스터 회로 내의 트랜지스터(201)의 임계값 전압을 최적인 값으로 제어, 유지할 수 있다. 또한, 제2 제어 신호가 입력되면, n개의 레지스터 회로 내의 트랜지스터(201)를 인핸스먼트형으로부터 디플리션형으로 일시적으로 변화시킴으로써, 각각의 레지스터 회로에 저장되는 데이터를 하나의 신호에서 동시에 리셋할 수 있다.
또한, 본 실시 형태에서는 각 행에 하나씩 제어 회로를 배치하는 구성으로 했지만, 이것으로 한정되지 않고, 1개 이상의 제어 회로를 설치해도 좋다. 예를 들면 1개의 제어 회로에서 모든 레지스터 회로(200)의 임계값을 제어해도 좋고, 복수행에 하나 형성해도 좋고, 각 레지스터 회로(200)에 하나씩 제어 회로(100)를 설치하는 구성으로 해도 좋다.
이상과 같이 본 발명의 제어 회로를 적용함으로써, 임계값 전압이 최적인 값으로 유지되고, 또한 용이하게 리셋 동작이 가능한 레지스터 회로를 복수 갖는 기억 장치로 할 수 있다. 또한, 레지스터 회로이면서 전원의 공급을 멈추어도 데이터의 유지가 가능한, 소위 불휘발성을 갖는 레지스터 회로를 실현할 수 있다.
본 실시 형태는 본 명세서에 기재하는 것 이외의 실시 형태와 적절히 조합하여 실시할 수 있다.
(실시 형태 3)
본 실시 형태에서는 실시 형태 1에서 예시한 트랜지스터의 임계값 전압을 제어 가능한 반도체 회로를 실시 형태 2에서 예시한 것과는 상이한 구성의 기억 장치에 적용한 일례에 대해서 도 5를 사용해서 설명한다.
<구성예>
도 5의 (a)에, 실시 형태 1에서 예시한 제어 회로(100)가 접속된, 1비트의 메모리 셀(250)의 구성예를 나타낸다. 메모리 셀(250)은 트랜지스터(251), 용량 소자(253), 및 트랜지스터(255)를 갖는다. 본 실시 형태에서는 트랜지스터(251)로서 실시 형태 2에서 나타낸 트랜지스터(201)와 마찬가지로, n채널형의 트랜지스터를 사용한다.
트랜지스터(251)의 백 게이트에는 제어 회로(100)로부터의 출력 전압이 입력된다. 또한 트랜지스터(251)는 그 제1 게이트 전극에 입력 단자(Sig3)가, 또한 제1 전극에는 입력 단자(Sig4)가 접속되고, 이들 2개의 입력 단자로부터의 제어 신호에 의해 제어된다. 트랜지스터(251)의 제2 전극은 용량 소자(253)의 제1 전극 및 트랜지스터(255)의 게이트 전극에 접속되어 있다. 또한 용량 소자(253)의 제2 전극에는 입력 단자(Sig5)가 접속된다. 트랜지스터(255)의 제2 전극은 접지되고, 제1 전극이 접속되는 노드가 메모리 셀로부터의 데이터의 출력부에 상당한다. 여기서, 트랜지스터(251)의 제2 전극과, 용량 소자(253)의 제1 전극이 접속되는 노드를 노드(c)라고 칭하는 것으로 한다.
용량 소자(253)는 실시 형태 2에서 예시한 용량 소자(203)와 마찬가지로, 노드(c)에 입력된 전압을 유지하는 기능을 갖는다. 또한, 입력 단자(Sig5)로부터 입력되는 전압에 의해, 노드(c)의 전압을 변화시킬 수 있다.
트랜지스터(255)는 메모리 셀에 유지된 데이터(전압)을 판독하기 위해서 설치된다. 트랜지스터(255)의 제1 전극에는 저항 소자(257)를 통해 전원 입력 단자(VDD)가 접속되고, 저항 소자(257)와 트랜지스터(255)의 제1 전극 사이에, 출력 단자(OUT)가 접속된다. 여기서, 본 실시 형태에서는 트랜지스터(255)로서 n채널형의 트랜지스터를 사용한다. 예를 들면, 노드(c)가 하이 레벨 전압일 때, 트랜지스터(255)는 온 상태가 되고, 출력 단자(OUT)에는 접지 전압이 출력된다. 한편, 노드(c)가 로우 레벨 전압일 때, 트랜지스터(255)는 저항 소자(257)에 비하여 충분히 고저항의 오프 상태가 되고, 출력 단자(OUT)에는 전원 단자에 입력되는 전원 전압이 출력된다. 이와 같이 하여, 노드(c)의 전압의 값을 판독할 수 있다.
본 실시 형태에서는 트랜지스터(255)에 n채널형의 트랜지스터를 적용했지만, p채널형의 트랜지스터를 사용할 수도 있다. 이 경우, 트랜지스터(255)의 제2 전극에 전원 입력 단자(VDD)를 접속하고, 또한 저항 소자(257)의 제2 전극을 접지함으로써, 판독 동작을 행할 수 있다.
<회로 동작예>
이어서, 제어 회로(100)가 접속된 메모리 셀(250)의 회로 동작에 대해서 설명한다.
우선, 실시 형태 1 및 2에서 설명한 대로, 제어 회로(100)에 제1 입력 신호를 입력해서 트랜지스터(251)의 임계값 전압을 최적인 값으로 조정하고, 인핸스먼트형의 트랜지스터로 제어, 유지한다.
메모리 셀(250)에의 데이터의 기입시에는 실시 형태 2와 마찬가지로, 입력 단자(Sig3) 및 입력 단자(Sig4)로부터의 입력 신호에 의해, 노드(c)에 유지되는 전압을 입력함으로써 기입을 행한다. 여기서, 노드(c)에는 하이 레벨 전압, 또는 로우 레벨 전압이 유지된다.
여기서, 실시 형태 2와 마찬가지로, 트랜지스터(251)에 실시 형태 1에서 나타낸 바와 같은, 채널을 형성하는 반도체층에 산화물 반도체를 사용한, 오프 전류가 지극히 작은 트랜지스터를 적용할 수 있다. 이러한 오프 전류가 지극히 작은 트랜지스터를 트랜지스터(251)에 적용함으로써, 지극히 오랜 시간, 노드(c)의 전압을 유지해 두는 것이 가능하게 되기 때문에, 메모리 셀(250)은 소위 불휘발성을 갖는 기억 장치로서 사용할 수 있다.
판독 동작은 전원 입력 단자(VDD)로부터 전원 전압을 입력함으로써 행할 수 있다. 상술한 바와 같이, 노드(c)의 전압이 하이 레벨 전압인 경우에는, 트랜지스터(255)가 온 상태가 되고, 저항 소자(257)에 비하여 충분히 저저항의 상태가 되기 때문에, 출력 단자(OUT)에는 접지 전압이 출력된다. 한편, 노드(c)의 전압이 로우 레벨 전압인 경우에는, 트랜지스터(255)가 오프 상태로 되고, 저항 소자(257)에 비하여 충분히 고저항이 되기 때문에, 출력 단자(OUT)에는 전원 전압이 출력된다.
여기서, 입력 단자(Sig5)로부터 하이 레벨 전압을 입력함에 따라서, 노드(c)에 유지되는 전압 정보에 의하지 않고, 트랜지스터(255)를 강제적으로 온 상태로 하는 것이 가능하게 된다. 이러한 동작은 후에 설명하는 것 같은, 메모리 셀을 열방향으로 복수 배치할 때, 트랜지스터(255)를 직렬로 접속할 경우에 있어서, 임의의 메모리 셀의 데이터를 판독하기 위해서 필요해진다. 예를 들면, 소정의 하나의 메모리 셀을 판독하는 경우에는 이것에 직렬로 접속된 것 이외의 메모리 셀 내의 용량 소자(253)의 제2 전극에 하이 레벨 전압을 입력하고, 트랜지스터(255)를 강제적으로 온 상태로 함으로써, 당해 메모리 셀의 노드(c)에 유지된 전압 정보를 선택적으로 판독하는 것이 가능하게 된다. 또한, 트랜지스터(255)에 p채널형의 트랜지스터를 사용한 경우에는, 입력 단자(Sig5)로부터 입력되는 전압으로서 0V보다 작은 전압을 입력함으로써, 트랜지스터(255)를 강제적으로 온 상태로 할 수 있다.
이어서, 메모리 셀(250) 내에 저장된 데이터를 리프레시하는 방법에 대해서 설명한다.
실시 형태 2와 마찬가지로, 제어 회로(100)에 0V보다도 높은 진폭 전압을 갖는 제2 입력 신호를 입력함으로써, 일시적으로 트랜지스터(251)의 임계값 전압을 마이너스 시프트시켜, 트랜지스터(251)를 일시적으로 디플리션형의 트랜지스터로 한다. 트랜지스터(251)가 일시적으로 디플리션형의 트랜지스터가 되기 위해서, Sig4에 입력되는 전압이 노드(c)에 입력됨으로써, Sig3으로부터의 입력 신호를 사용하지 않고 메모리 셀(250) 내의 데이터를 리프레시하는 것이 가능하게 된다. 이 동작은 특히, 후에 설명하는 것과 같은 복수의 메모리 셀을 갖는 기억 장치에 있어서, 일회의 동작으로 복수의 메모리 셀에 저장된 데이터를 리프레시할 경우에 있어서 유효하다.
<적용예>
이어서, 본 발명의 제어 회로를 상기에서 설명한 메모리 셀(250)을 복수 갖는 기억 장치에 적용한 일례에 대해서 설명한다.
도 5의 (b)에, 도 5의 (a)에 나타낸 메모리 셀(250)이 종횡으로 매트릭스 형상으로 복수 배치된 기억 장치(260)를 나타낸다. 기억 장치(260)는 복수의 메모리 셀(250) 이외에, 제1 구동 회로(261), 제2 구동 회로(263) 및 복수의 제어 회로(100)를 갖는다. 본 실시 형태에서는 실시 형태 2에서 예시한 기억 장치(210)와 마찬가지로, 복수의 메모리 셀(250)은 m행 n열(m, n은 1 이상의 정수)의 매트릭스 형상으로 배치되고, 또한 제어 회로(100)는 1행에 대해서 1개씩, 합계 m개 설치하는 구성으로 한다.
제1 구동 회로(261)는 메모리 셀(250) 내의 트랜지스터(251)의 제1 게이트 전극에 접속되는 m개의 제어선(Sig3(1) 내지 Sig3(m))과, 용량 소자(253)에 접속되는 m개의 제어선(Sig5(1) 내지 Sig5(m))을 갖고, 각각의 제어선(Sig3(1) 내지 Sig3(m)) 및 제어선(Sig5(1) 내지 Sig5(m))을 사용하여, 1행에 배열된 메모리 셀 내의 트랜지스터의 온, 오프 동작이나, 노드(c)의 전압을 제어한다. 또한, 제1 구동 회로(261)는 1번째로부터 m번째의 제어 회로에 각각 접속되는 m개의 제어선(IN(1) 내지 IN(m))을 갖고, 각각에 접속된 제어 회로(100)에의 입력 신호를 제어한다.
제2 구동 회로(263)는 메모리 셀(250) 내의 트랜지스터(251)의 제1 전극에 접속되는 n개의 제어선(Sig4(1) 내지 Sig4(n))을 갖고, 각각의 제어선(Sig4(1) 내지 Sig4(n))을 사용해서 일렬로 배열한 메모리 셀(250)에 입력하는 데이터의 신호를 제어한다.
일렬로 배열한 메모리 셀 내의 트랜지스터(255)는 직렬로 접속되고, 1개의 출력 신호선에 접속되어 있다. 도시하지 않지만, 당해 출력 신호선의 끝에는 도 5의 (a)에 나타낸 저항 소자(257) 및 전원 입력 단자 등이 설치되어 있다. 예를 들면 일렬로 배열한 복수의 메모리 셀 중, 임의의 메모리 셀의 데이터를 판독하는 경우에는 상술한 바와 같이, Sig5(1) 내지 Sig5(m)로부터의 입력 신호를 사용하여, 판독을 행하지 않은 다른 메모리 셀 내의 트랜지스터(255)를 모두 온 상태로 함으로써, 임의의 메모리 셀에 저장된 데이터를 판독할 수 있다. 여기서, 판독을 위한 저항 소자(257)나 전원 입력 단자 등은, 제2 구동 회로(263)에 내장해도 좋다.
제어 회로(100)는 실시 형태 2에 예시한 바와 같이, 제어선(IN(m))을 통해서 제1 구동 회로(261)로부터 입력되는 입력 신호에 따라서, 제어 회로(100)에 접속되는 n개의 메모리 셀 내의 트랜지스터(251)의 임계값 전압을 최적인 값으로 제어, 유지하고, 또한 일시적으로 임계값 전압을 변화시켜, 디플리션형의 트랜지스터로 할 수 있다. 제어 회로(100)에 접속된 n개의 트랜지스터(251)를 동시에 디플리션형으로 일시적으로 변화시킴으로써, 각각의 메모리 셀에 저장되는 데이터를 하나의 신호에서 동시에 리프레시할 수 있다.
또한 제어 회로(100)는 상술한 바와 같이, 기억 장치(260) 내에 하나 이상 설치하면 좋다.
또한, 본 실시 형태에서는 출력 신호선에 접속하는 트랜지스터(255)를 직렬로 접속하는 구성으로 했지만, 판독용의 트랜지스터(255)에 직렬로 선택 트랜지스터를 메모리 셀 내에 설치하여, 이 온, 오프 동작에 의해 선택적으로 데이터를 판독하는 구성으로 해도 좋다.
이상과 같이, 본 발명의 제어 회로를 기억 장치에 적용함으로써, 임계값 전압이 최적인 값으로 유지되고, 또한 용이하게 리프레시 동작이 가능한 메모리 셀을 복수 갖는 기억 장치로 할 수 있다. 또한, 전원의 공급을 멈추어도 데이터가 유지 가능한, 불휘발성을 갖는 기억 장치를 실현할 수 있다.
본 실시 형태는 본 명세서에서 예시하는 것 이외의 실시 형태와 적절히 조합해서 실시할 수 있다.
(실시 형태 4)
본 실시 형태에서는 실시 형태 1에서 예시한 트랜지스터의 임계값 전압을 제어 가능한 반도체 회로를 표시 장치에 적용한 구성의 일례에 대해서 도 6을 사용해서 설명한다.
<구성예>
도 6의 (a)에, 실시 형태 1에서 예시한 제어 회로(100)가 접속된, 표시 장치에 적용 가능한 화소(270)의 구성예를 나타낸다. 화소(270)는 트랜지스터(271), 용량 소자(273) 및 표시 소자(275)를 갖는다. 본 실시 형태에서는 트랜지스터(271)로서, 실시 형태 2에서 나타낸 트랜지스터(201)와 마찬가지로, n채널형의 트랜지스터를 사용한다.
트랜지스터(271), 및 용량 소자(273)의 구성 및 기능은 실시 형태 2와 마찬가지이기 때문에, 상세한 설명은 생략한다. 여기서, 트랜지스터(271)의 제1 게이트 전극과, 제1 전극에 각각 접속되는 단자를, 입력 단자(Sig6) 및 입력 단자(Sig7)로 한다. 또한, 트랜지스터(271)의 제2 전극과, 용량 소자(273)의 제1 전극이 접속되는 노드를 노드(d)라고 칭하는 것으로 한다.
표시 소자(275)는 그 한쪽의 전극이 노드(d)와 접속되고, 다른 쪽이 접지되어 있다. 표시 소자(275)에는 그 양단부의 전극에 전압이 인가됨으로써, 광학 특성이 변화하는, 유전성의 소자를 사용할 수 있다. 예를 들면, 액정 소자나, 전자 페이퍼 등에 사용되는 전기 영동 소자, 트위스트 볼 소자 등을 적용할 수 있다. 본 실시 형태에서는 노드(d)에 전압을 유지 가능한 화소로 할 수 있기 때문에, 당해 노드에 전압이 유지되어 있는 사이, 광학 특성을 유지해 둘 수 있다.
<회로 동작예>
이어서, 제어 회로(100)가 접속된 화소(270)의 회로 동작에 대해서 설명한다.
우선, 상기 실시 형태에서 설명한 것과 마찬가지로, 제어 회로(100)에 제1 입력 신호를 입력해서 트랜지스터(271)의 임계값 전압을 최적인 값으로 조정하고, 인핸스먼트형의 트랜지스터로 제어, 유지한다.
화소(270)에의 기입시에는 상기 실시 형태와 마찬가지로, 입력 단자(Sig6) 및 입력 단자(Sig7)로부터의 입력 신호에 의해, 노드(d)에 유지되는 전압을 입력함으로써 기입을 행한다. 여기서, 노드(d)에는 하이 레벨 전압, 또는 로우 레벨 전압이 유지된다.
여기서, 트랜지스터(271)에 실시 형태 1에서 설명한 바와 같은, 채널을 형성하는 반도체층에 산화물 반도체를 사용한, 오프 전류가 지극히 작은 트랜지스터를 적용할 수 있다. 이러한 오프 전류가 지극히 작은 트랜지스터를 트랜지스터(271)에 적용함으로써, 지극히 오랜 시간, 노드(d)의 전압을 유지해 둘 수 있기 때문에, 전원 전압의 공급을 멈추어도 표시 소자(275)의 광학 특성을 계속해서 유지하는 것이 가능하게 된다. 예를 들면, TN(Twisted Nematic)형 액정과 같은 메모리성을 갖지 않은 액정 소자를 사용한 경우라도, 당해 소자에는 항상 전압이 인가된 상태를 유지할 수 있기 때문에, 재기입 동작을 없애는 또는 그 빈도를 지극히 적게 하는 것이 가능하게 된다.
이어서, 화소(270) 내에 기입된 전압을 리프레시하는 방법에 대해서 설명한다.
상기 실시 형태와 마찬가지로, 제어 회로(100)에 0V보다도 높은 진폭 전압(양의 진폭 전압)을 갖는 제2 입력 신호를 입력함으로써, 일시적으로 트랜지스터(271)의 임계값 전압을 마이너스 시프트시켜, 디플리션형의 트랜지스터로 한다. 이 때, 노드(d)에는 Sig7로부터 전압이 입력됨으로써, Sig6으로부터의 입력 신호를 이용하는 일없이, 화소(270) 내의 전압, 즉 표시 소자(275)의 광학 특성을 리프레시하는 것이 가능하게 된다. 이러한 동작은 후에 설명하는 것과 같은 복수의 화소를 갖는 표시 장치에 있어서, 일회의 동작에서 복수의 화소에 유지된 데이터의 리프레시를 행하는 경우에 있어서 특히 유효하다.
<적용예>
이어서, 본 발명의 제어 회로를 상기에서 설명한 화소(270)를 복수 갖는 표시 장치에 적용한 일례에 대해서 설명한다.
도 6의 (b)에, 도 6의 (a)에 나타낸 화소(270)가 종횡으로 매트릭스 형상으로 복수 배치된 표시 장치(280)를 나타낸다. 표시 장치(280)는 복수의 화소(270) 이외에, 제1 구동 회로(281), 제2 구동 회로(283) 및 복수의 제어 회로(100)를 갖는다. 본 실시 형태에서는 실시 형태 2에서 예시한 기억 장치(210)와 마찬가지로, 복수의 화소(270)는 m행 n열(m, n은 1 이상의 정수)의 매트릭스 형상으로 배치되고, 또한 제어 회로(100)는 1행에 대해서 m개 설치하는 구성으로 한다.
제1 구동 회로(281)는 실시 형태 2에서 예시한 제1 구동 회로(211)와 마찬가지의 구성, 기능을 갖는다. 따라서, 각각의 화소(270) 내의 트랜지스터(271) 및 각각의 제어 회로(100)는 당해 제1 구동 회로(281)에 의해 제어선(Sig6(1) 내지 Sig6(m)) 및 제어선(IN(1) 내지 IN(m))을 사용해서 제어된다.
또한, 제2 구동 회로(283)도 마찬가지로, 실시 형태 2에서 예시한 제2 구동 회로(213)와 마찬가지의 구성, 기능을 갖는다. 따라서, 각각의 화소 내에 트랜지스터(271)를 통해 입력되는 데이터는 당해 제2 구동 회로(283)에 의해 제어선(Sig7(1) 내지 Sig7(n))을 사용해서 제어된다.
화소(270) 내의 표시 소자는 노드(d)에 입력되는 전압에 의해 광학 특성이 변화한다. 예를 들면, 액정 표시 소자를 적용한 경우에는 백라이트로부터의 광을 투과, 또는 차광하도록 광학 특성이 변화함으로써, 화상을 표시한다. 또한, 전기 영동 소자를 적용한 경우에는 당해 소자의 (외)광에 대한 광학 특성(반사율 등)이 변화함으로써 화상을 표시한다. 또한 화소(270)는 노드(d)에 입력하는 전압을 바꿈으로써, 다단계의 계조 표시를 행하는 것도 가능하다.
제어 회로(100)는 상기 실시 형태에서 예시한 바와 같이, 제1 구동 회로(281)로부터의 입력 신호에 따라서, 이것에 접속되는 n개의 화소(270) 내의 트랜지스터(271)의 임계값 전압을 최적인 값으로 제어, 유지하고, 또한 일시적으로 임계값 전압을 변화시켜, 디플리션형의 트랜지스터로 할 수 있다. 제어 회로(100)에 접속된 n개의 트랜지스터를 동시에 디플리션형으로 일시적으로 변화시킴으로써, 각각의 화소에 저장되는 전압(즉 표시 화상)을 하나의 신호에서 동시에 리프레시할 수 있다.
또한, 상술한 바와 같이, 제어 회로(100)는 표시 장치(280) 내에 하나 이상 설치하면 좋다.
이상과 같이, 본 발명의 제어 회로를 표시 장치에 적용함으로써, 임계값 전압이 최적인 값으로 유지되고, 또한 용이하게 리프레시 동작이 가능한 화소를 복수 갖는 표시 장치로 할 수 있다. 또한, 전원의 공급을 멈추어도 표시 화상이 유지 가능한 표시 장치를 실현할 수 있다.
본 실시 형태는 본 명세서에서 예시하는 것 이외의 실시 형태와 적절히 조합해서 실시할 수 있다.
(실시 형태 5)
본 실시 형태에서는 상기 실시 형태에 적용 가능한, 채널을 형성하는 반도체층에 산화물 반도체층을 사용한 트랜지스터와, 그 주변 회로에 적용 가능한 트랜지스터 및 용량 소자의 구성 및 제작 방법의 일례에 대해서, 도 7을 사용해서 설명한다.
<구성예>
도 7의 (d)는 단결정 반도체 기판(301) 위에 트랜지스터(325), 트랜지스터(327) 및 용량 소자(329)가 형성된 단면 개략도이다.
트랜지스터(325)는 채널을 형성하는 반도체층에 단결정 반도체를 사용한 트랜지스터이고, 상기 실시 형태에서 예시한 제어 회로(100) 내의 다이오드 이외의 회로를 구성하는 트랜지스터에 적용할 수 있다. 본 실시 형태에서는 트랜지스터(325)로서 단결정 반도체를 사용하는 구성으로 했지만, 유리 등의 절연 기판 위에 설치된 박막 트랜지스터를 사용할 수도 있다. 실시 형태 4에서 예시한 표시 장치에 적용하는 경우에는, 광 투과성을 갖는 절연 기판 위에 형성하는 것이 바람직하다.
트랜지스터(327)는 채널을 형성하는 반도체층에 산화물 반도체를 사용한 트랜지스터이고, 반도체층을 사이에 두고 대향하는 2개의 게이트 전극을 갖는다. 이 트랜지스터는 상기 실시 형태에서 예시한 제어 회로(100) 내의 다이오드에 적용 가능한 트랜지스터이다. 또한, 당해 제어 회로(100)가 접속되는 트랜지스터에도 적용할 수 있다.
본 실시 형태의 반도체층에 사용하는 산화물 반도체는 n형 불순물로서 작용하는 수소가 제거되어, 불순물을 최대한 포함하지 않도록 고순도화함으로써 I형(진성)의 산화물 반도체, 또는 I형(진성)에 끝없이 가까운 산화물 반도체로 한 것이다.
또한, 고순도화된 산화물 반도체 중에서는 캐리어가 지극히 적고, 캐리어 농도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더욱 바람직하게는 1×1011/cm3 미만이 되도록 제어한다. 또한, 이와 같이 캐리어가 적음으로써, 오프 상태에 있어서의 전류(오프 전류)는 충분히 작아진다.
구체적으로는 상술한 산화물 반도체층을 구비하는 트랜지스터에서는, 오프 상태에서의 소스와 드레인간의 채널 폭 1μm당의 누설 전류 밀도 오프 전류 밀도는 소스와 드레인 사이의 전압이 3.5V, 사용시의 온도 조건하(예를 들면, 25℃)에 있어서, 100zA/μm(1×10-19A/μm) 이하, 또는 10zA/μm(1×10-20A/μm) 이하, 나아가 1zA/μm(1×10-21A/μm) 이하로 할 수 있다.
또한, 고순도화된 산화물 반도체층을 구비하는 트랜지스터는, 온 전류의 온도 의존성이 대부분 보이지 않고, 고온 상태에 있어서도 오프 전류는 매우 작은 채이다.
용량 소자(329)는 상기 실시 형태에서 예시한 제어 회로(100) 및 그 밖의 회로 내의 용량 소자에 적용 가능한 용량 소자이다. 본 실시 형태에서는 트랜지스터(327)에 사용하는 제1 배선과, 게이트 절연층과, 제2 배선으로 구성하는 예를 나타내지만, 이 구성으로 한정되지 않고, 제2 배선과, 제2 층간 절연층과, 제3 배선 또는 단결정 반도체 기판에 형성된 불순물 영역과, 제1 층간 절연층과, 제1 배선으로 구성해도 좋다.
본 실시 형태에서는 트랜지스터(327) 및 용량 소자(329)는, 제어 회로(100) 내의 다이오드에 사용하는 트랜지스터 및 용량 소자를 각각 상정하고 있고, 트랜지스터(327)의 소스 또는 드레인에 접속하는 제2 배선과, 용량 소자(329)의 상부 전극을 접속한 구성으로 하였다. 또한, 그 이외의 각 트랜지스터 사이, 트랜지스터와 용량 소자 사이의 접속은 제1 배선, 제2 배선 또는 제3 배선이나, 이들을 이격하는 층간 절연층에 형성된 콘택트 플러그를 사용하여, 회로 구성에 따라서 적절히 접속할 수 있다.
<제작 공정예>
이어서, 제작 공정의 일례에 대해서 도 7의 (a) 내지 (d)를 사용해서 순서대로 설명한다. 우선, 공지의 반도체 가공 기술을 사용하여, 규소, 비화갈륨 등의 단결정 반도체의 기판(301)의 1 표면에, 소자 분리층(303)을 형성하고, 또한 불순물 영역(307a) 및 (307b), 및 트랜지스터(325)의 게이트(305)를 형성한다. 또한, 제1 층간 절연층(309)을 형성하고, 제1 콘택트 플러그(311)를 형성한다(도 7의 (a) 참조). 여기서, 불순물 영역(307a) 및 (307b)의 표면에는 실리사이드층 등을 설치해서 도전성을 높여도 좋다. 또한 콘택트 플러그(311)의 형성시에, 불순물 영역에 도달하는 콘택트 플러그(도시하지 않음)를 적절히 형성한다.
이어서, 제1 배선(313a) 내지 (313c)를 형성한다. 여기서 제1 배선(313b)은 후에 트랜지스터(327)의 제1 게이트 전극으로서 기능하고, 또한 제1 배선(313c)은 용량 소자(329)의 하부 전극으로서 기능한다. 제1 배선에 사용하는 재료로서는, 후의 열 처리에 견딜 수 있는 도전성의 재료를 사용할 수 있다. 예를 들면, Mo, Ti, Cr, Ta, W, Nd, Sc 등의 금속 또는 이것들을 주성분으로 하는 합금 또는 도전성 산화물을 사용하여, 단층 또는 적층해서 형성할 수 있다. 또한, 후속 공정의 열 처리에 견딜 수 있는 것이라면, 상기 금속으로서 Al, Cu를 사용할 수도 있다. 이것들을 사용하는 경우에는 내열성이나 부식성의 문제를 피하기 위해서, 고융점 재료와 조합해서 사용하면 좋다. 또한 제1 배선에 Cu를 사용하는 경우에는 하지가 되는 층에 Cu-Mg-Al 합금을 설치하고, 그 위에 Cu를 형성하면, 산화막 등의 바탕막과 Cu와의 밀착성이 높아지기 때문에 바람직하다.
또한, 제1 배선에 인듐 주석 산화물, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물등의 투광성을 갖는 도전성 재료를, 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
또한 트랜지스터(327)의 제1 게이트 전극이 되는 부분에 있어서는, 게이트 전극과 게이트 절연층 사이에, 게이트 절연층에 접하는 재료층을 설치해도 좋다. 당해 게이트 절연층에 접하는 재료층으로서는, 질소를 포함하는 In-Ga-Zn-O막이나, 질소를 포함하는 In-Sn-O막이나, 질소를 포함하는 In-Ga-O막이나, 질소를 포함하는 In-Zn-O막이나, 질소를 포함하는 Sn-O막이나, 질소를 포함하는 In-O막이나, 금속 질화막(InN, ZnN 등)을 사용할 수 있다. 이들의 막은 5eV 이상, 바람직하게는 5.5eV 이상의 일함수를 갖고, 이러한 일함수가 높은 재료를 사용함으로써, 트랜지스터(327)의 임계값 전압을 높일 수 있기 때문에 바람직하다. 예를 들면, 질소를 포함하는 In-Ga-Zn-O막을 사용하는 경우, 산화물 반도체층보다 높은 질소 농도, 구체적으로는 7 원자％ 이상의 In-Ga-Zn-O막을 사용한다.
그 후, 제1 배선(313a) 내지 (313c) 및 제1 층간 절연층(309)을 덮는 게이트 절연층(315)을 형성한다. 게이트 절연층(315)으로서는 산화규소, 산화질화규소, 산화알루미늄, 질화알루미늄, 산화하프늄, 산화탄탈, 산화갈륨, 산화지르코늄 등으로 이루어지는 단층 또는 적층을 사용할 수 있다. 또한, 그 두께는 6nm 내지 200nm로 하면 좋다.
이어서, 산화물 반도체층(317)을 형성한다(도 7의 (b) 참조). 산화물 반도체로서는, 인듐이 금속 원소에 차지하는 비율이 20 원자％ 이상의 것을 사용하면 좋다. 형성시에는 수소가 혼입되지 않도록 주의하는 것이 필요하고, 산화물 반도체의 성막은 분위기나, 타깃 중, 및 타깃 및 장치 표면의 수소나 물을 충분히 저감한 스퍼터링법에서 행하는 것이 바람직하다. 또한, 산화물 반도체를 성막한 후에 물, 수소가 저감된 분위기하에서 가열 처리를 행하여, 막 중의 물, 수소를 탈리시켜도 좋다.
또한, 산화물 반도체층을 2회로 나누어서 성막하고, 2회로 나누어서 가열 처리를 행함으로써, 하지 부재의 재료가 산화물, 질화물, 금속 등 재료를 막론하고, 막 표면에 수직으로 c축 배향한 결정 영역을 갖는 산화물 반도체층을 형성해도 좋다. 예를 들면, 3nm 이상 15nm 이하의 제1 산화물 반도체층을 성막하고, 질소, 산소, 희가스 또는 건조 공기의 분위기하에서 450℃ 이상 850℃ 이하, 바람직하게는 550℃ 이상 750℃ 이하의 제1 가열 처리를 행하고, 표면을 포함하는 영역에 결정 영역(판상 결정을 포함함)을 갖는 제1 산화물 반도체층을 형성한다. 그리고, 제1 산화물 반도체층보다도 두꺼운 제2 산화물 반도체층을 형성하고, 450℃ 이상 850℃ 이하, 바람직하게는 600℃ 이상 700℃ 이하의 제2 가열 처리를 행하고, 제1 산화물 반도체층을 결정 성장의 종으로서, 상방에 결정 성장시켜, 제2 산화물 반도체층의 전체를 결정화시켜, 결과적으로 막 두께가 두꺼운 결정 영역을 갖는 산화물 반도체층을 형성해도 좋다. 또한 이 경우, 콘택트 플러그나 배선에 사용하는 재료는 가열 처리의 온도에 견딜 수 있는 재료를 사용한다.
또한, 산화물 반도체층을 성막할 때에 산화물 반도체가 c축으로 배향하는 온도에 기판을 가열하면서 성막을 행함으로써, 막 표면에 수직으로 c축 배향한 결정 영역을 갖는 산화물 반도체층을 형성해도 좋다. 이러한 성막 방법을 사용함으로써, 프로세스를 단축할 수 있다. 기판을 가열하는 온도는 성막 장치에 의해 그 밖의 성막 조건이 다르기 때문에 이것에 맞춰서 적절히 설정하면 좋지만, 예를 들면 스퍼터링 장치에서 성막할 때의 기판 온도를 250℃ 이상으로 해서 성막하면 좋다.
본 실시 형태에서 예시하는 산화물 반도체층은 비단결정이고, 또한 산화물 반도체층 전체가 비정질 상태(아몰퍼스 상태)에서는 없는 것을 특징으로 한다. 산화물 반도체층 전체가 비정질 상태(아몰퍼스 상태)가 아니기 때문에, 전기 특성이 불안정한 비정질의 형성이 억제된다.
이어서, 제2 배선(319a) 및 (319b)를 형성한다(도 7의 (c) 참조). 제2 배선은, 예를 들면 Al, Cr, Cu, Ta, Ti, Mo, W로부터 선택된 원소를 포함하는 금속막 또는 상술한 원소를 성분으로 하는 합금 또는 금속 질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막) 등을 사용하여, 단층, 또는 적층해서 형성할 수 있다. 또한, Al, Cu 등의 금속막은 내열성이나 부식성의 문제를 피하기 위해서, 하측 또는 상측의 한쪽 또는 양쪽에 Ti, Mo, W, Cr, Ta, Nd, Sc, Y 등의 고융점 금속막 또는 그것들의 금속 질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막)을 적층시킨 구성으로 하여도 좋다. 또한, 도전성의 금속 산화물에서 형성해도 좋다. 도전성의 금속 산화물로서는 산화인듐, 산화주석, 산화아연, 산화인듐 산화주석 혼합 산화물, 산화인듐 산화아연 혼합 산화물 또는 상기 금속 산화물 재료에 실리콘 또는 산화 실리콘을 포함시킨 것을 사용할 수 있다. 또한, 제2 배선(319a) 및 (319b)의 하부는 산화물 반도체(317)와 직접 접하기 때문에, 그 목적으로 바람직한 재료를 사용하면 좋다.
계속해서, 제2 층간 절연층(321)을 형성한다. 제2 층간 절연층(321)은 산화물 반도체층(317)의 상부 표면에 접하기 때문에, 이것에 사용하는 절연막은 수분이나, 수소 등의 불순물을 최대한 포함하지 않는 것이 바람직하고, 단층 또는 복수의 절연막의 적층으로 구성되어도 좋다. 예를 들면, 배리어성이 높은 절연막인 질화규소막, 질화산화규소막, 질화알루미늄막, 질화산화알루미늄막, 산화알루미늄막 또는 산화갈륨막 등을 사용할 수 있다.
마지막으로, 제2 층간 절연층(321) 위에 제3 배선(323)을 형성한다(도 7의 (d) 참조). 제3 배선(323)에는, 제1 배선, 또는 제2 배선에서 예시한 것과 같은 재료로부터 선택해서 적절히 형성할 수 있다.
본 실시 형태에서는 트랜지스터(327)로서 백 게이트를 갖는 구성으로 했지만, 이것을 제어 회로(100)의 다이오드에 적용할 때, 필요하지 않은 경우에는 설치하지 않아도 좋다.
이상과 같이 하여, 트랜지스터(325), 트랜지스터(327) 및 용량 소자(329)가 형성된다.
이와 같이 하여 형성된 트랜지스터(327)는 오프시의 누설 전류가 지극히 저감된 트랜지스터로 할 수 있다. 이러한 트랜지스터를 상기 실시 형태에서 예시한 제어 회로 내의 다이오드나, 기억 장치, 표시 장치 내의 트랜지스터에 적용함으로써, 이들에 접속된 노드의 전압을, 지극히 오랜 시간 유지해 두는 것이 가능하게 된다.
(실시 형태 6)
본 실시 형태에서는 상술한 실시 형태에서 설명한 트랜지스터의 임계값 전압을 제어 가능한 반도체 회로를 갖는 반도체 장치를 전자 기기에 적용하는 경우에 대해서, 도 8을 사용해서 설명한다. 본 실시 형태에서는 컴퓨터, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대 정보 단말기(휴대형 게임기, 음향 재생 장치 등도 포함함), 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 전자 페이퍼, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함) 등의 전자 기기에, 상술한 반도체 장치를 적용하는 경우에 대해서 설명한다.
도 8의 (a)는 노트북형의 퍼스널 컴퓨터이고, 하우징(701), 하우징(702), 표시부(703), 키보드(704) 등에 의해 구성되어 있다. 하우징(701) 내, 하우징(702) 내 및 표시부(703) 중 적어도 하나에는, 상술한 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 전원 전압의 공급을 멈추어도 회로 내의 데이터나 표시 화상을 유지 함으로써 소비 전력이 충분히 저감되고, 또한 용이하게 리셋 또는 리프레시 동작이 가능한 노트북형의 퍼스널 컴퓨터가 실현된다.
도 8의 (b)는 휴대 정보 단말기(PDA)이고, 본체(711)에는 표시부(713)와, 외부 인터페이스(715)와, 조작 버튼(714) 등이 설치되어 있다. 또한, 휴대 정보 단말기를 조작하는 스타일러스(712) 등을 구비하고 있다. 본체(711) 내 및 표시부(713) 중 적어도 하나에는, 상술한 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 전원 전압의 공급을 멈추어도 회로 내의 데이터나 표시 화상을 유지함으로써 소비 전력이 충분히 저감되고, 또한 용이하게 리셋 또는 리프레시 동작이 가능한 휴대 정보 단말기가 실현된다.
도 8의 (c)는 전자 페이퍼를 실장한 전자 서적(720)이고, 하우징(721)과 하우징(723)의 2개의 하우징에서 구성되어 있다. 하우징(721) 및 하우징(723)에는 각각 표시부(725) 및 표시부(727)가 설치되어 있다. 하우징(721)과 하우징(723)은 축부(737)에 의해 접속되어 있고, 상기 축부(737)를 축으로서 개폐 동작을 행할 수 있다. 또한, 하우징(721)은 전원(731), 조작 키(733), 스피커(735) 등을 구비하고 있다. 하우징(721), 하우징(723), 표시부(725) 및 표시부(727) 중 적어도 하나에는, 상술한 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 전원 전압의 공급을 멈추어도 회로 내의 데이터나 표시 화상을 유지함으로써 소비 전력이 충분히 저감되고, 또한 용이하게 리셋 또는 리프레시 동작이 가능한 전자 서적이 실현된다.
도 8의 (d)는 휴대 전화기이고, 하우징(740)과 하우징(741)의 2개의 하우징으로 구성되어 있다. 또한, 하우징(740)과 하우징(741)은 슬라이드하고, 도 8의 (d)와 같이 전개하고 있는 상태로부터 중첩된 상태로 할 수 있고, 휴대에 적합한 소형화가 가능하다. 또한, 하우징(741)은 표시 패널(742), 스피커(743), 마이크로폰(744), 포인팅 디바이스(746), 카메라용 렌즈(747), 외부 접속 단자(748) 등을 구비하고 있다. 또한, 하우징(740)은 휴대 전화기의 충전을 행하는 태양 전지 셀(749), 외부 메모리 슬롯(750) 등을 구비하고 있다. 또한, 안테나는 하우징(741)에 내장되어 있다. 하우징(740)과 하우징(741) 및 표시 패널(742) 중 적어도 하나에는, 상술한 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 전원 전압의 공급을 멈추어도 회로 내의 데이터나 표시 화상을 유지함으로써 소비 전력이 충분히 저감되고, 또한 용이하게 리셋 또는 리프레시 동작이 가능한 휴대 전화기가 실현된다.
도 8의 (e)는 디지털 카메라이고, 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766) 등에 의해 구성되어 있다. 본체(761) 내, 표시부(765) 및 표시부(767) 중 적어도 하나에는, 상술한 실시 형태에 나타내는 반도체 장치가 설치되어 있다. 그로 인해, 전원 전압의 공급을 멈추어도 회로 내의 데이터나 표시 화상을 유지함으로써 소비 전력이 충분히 저감되고, 또한 용이하게 리셋 또는 리프레시 동작이 가능한 디지털 카메라가 실현된다.
도 8의 (f)는 텔레비전 장치(770)이고, 하우징(771), 표시부(773), 스탠드(775) 등으로 구성되어 있다. 텔레비전 장치(770)의 조작은 하우징(771)이 구비하는 스위치나, 리모콘 조작기(780)에 의해 행할 수 있다. 하우징(771), 리모콘 조작기(780) 및 표시부(773) 중 적어도 하나에는, 상술한 실시 형태에 나타내는 반도체 장치가 탑재되어 있다. 그로 인해, 전원 전압의 공급을 멈추어도 회로 내의 데이터나 표시 화상을 유지함으로써 소비 전력이 충분히 저감되고, 또한 용이하게 리셋 또는 리프레시 동작이 가능한 텔레비전 장치가 실현된다.
이상과 같이, 본 실시 형태에 나타내는 전자 기기에는 상술한 실시 형태에 관한 반도체 장치가 탑재되어 있다. 이로 인해, 전원 전압의 공급을 멈추어도 회로 내의 데이터나 표시 화상을 유지함으로써 소비 전력이 충분히 저감되고, 또한 용이하게 리셋 또는 리프레시 동작이 가능한 전자 기기가 실현된다.
100 제어 회로
101 다이오드
103 용량 소자
105 용량 소자
107 트랜지스터
109 트랜지스터
111 트랜지스터
151 곡선
152 곡선
153 곡선
200 레지스터 회로
201 트랜지스터
203 용량 소자
205 플립플롭 회로
205a 인버터
205b 인버터
210 기억 장치
211 제1 구동 회로
213 제2 구동 회로
250 메모리 셀
251 트랜지스터
253 용량 소자
255 트랜지스터
257 저항 소자
260 기억 장치
261 제1 구동 회로
263 제2 구동 회로
270 화소
271 트랜지스터
273 용량 소자
275 표시 소자
280 표시 장치
281 제1 구동 회로
283 제2 구동 회로
301 기판
303 소자 분리층
305 게이트
307a 불순물 영역
307b 불순물 영역
309 제1 층간 절연층
311 콘택트 플러그
313a 제1 배선
313b 제1 배선
313c 제1 배선
315 게이트 절연층
317 산화물 반도체층
319a 제2 배선
319b 제2 배선
321 제2 층간 절연층
323 제3 배선
325 트랜지스터
327 트랜지스터
329 용량 소자
701 하우징
702 하우징
703 표시부
704 키보드
711 본체
712 스타이라스
713 표시부
714 조작 버튼
715 인터페이스
720 전자 서적
721 하우징
723 하우징
725 표시부
727 표시부
731 전원
733 조작 키
735 스피커
737 축부
740 하우징
741 하우징
742 표시 패널
743 스피커
744 마이크로폰
746 포인팅 디바이스
747 카메라용 렌즈
748 외부 접속 단자
749 태양 전지 셀
750 외부 메모리 슬롯
761 본체
763 접안부
764 조작 스위치
765 표시부
766 배터리
767 표시부
770 텔레비전 장치
771 하우징
773 표시부
775 스탠드
780 리모콘 조작기

Claims (24)

  1. 회로로서,
    제1 전극 및 제2 전극을 포함하는 다이오드;
    상기 다이오드의 상기 제1 전극에 전기적으로 접속된 제1 용량 소자;
    상기 다이오드의 상기 제1 전극에 전기적으로 접속된 제1 전극과 상기 다이오드의 상기 제2 전극에 전기적으로 접속된 제2 전극을 포함하는 제2 용량 소자; 및
    상기 다이오드의 상기 제1 전극에 전기적으로 접속된 백 게이트를 포함하는 제1 트랜지스터
    를 포함하는, 회로.
  2. 회로로서,
    제어 회로; 및
    레지스터 회로를 포함하고,
    상기 제어 회로는,
    제1 전극 및 제2 전극을 포함하는 다이오드;
    상기 다이오드의 상기 제1 전극에 전기적으로 접속된 제1 용량 소자; 및
    상기 다이오드의 상기 제1 전극에 전기적으로 접속된 제1 전극과 상기 다이오드의 상기 제2 전극에 전기적으로 접속된 제2 전극을 포함하는 제2 용량 소자를 포함하고,
    상기 레지스터 회로는,
    제1 전극, 제2 전극, 게이트 및 백 게이트를 포함하는 제1 트랜지스터;
    상기 제1 트랜지스터의 상기 제2 전극에 전기적으로 접속된 제3 용량 소자; 및
    상기 제1 트랜지스터의 상기 제2 전극에 전기적으로 접속된 플립플롭 회로를 포함하고,
    상기 다이오드의 상기 제1 전극은 상기 제1 트랜지스터의 상기 백 게이트에 전기적으로 접속되는, 회로.
  3. 회로로서,
    제어 회로; 및
    메모리 셀을 포함하고,
    상기 제어 회로는,
    제1 전극 및 제2 전극을 포함하는 다이오드;
    상기 다이오드의 상기 제1 전극에 전기적으로 접속된 제1 용량 소자; 및
    상기 다이오드의 상기 제1 전극에 전기적으로 접속된 제1 전극과 상기 다이오드의 상기 제2 전극에 전기적으로 접속된 제2 전극을 포함하는 제2 용량 소자를 포함하고,
    상기 메모리 셀은,
    제1 전극, 제2 전극, 게이트 및 백 게이트를 포함하는 제1 트랜지스터;
    상기 제1 트랜지스터의 상기 제2 전극에 전기적으로 접속된 게이트를 포함하는 제2 트랜지스터; 및
    상기 제1 트랜지스터의 상기 제2 전극에 전기적으로 접속된 제3 용량 소자를 포함하고,
    상기 다이오드의 상기 제1 전극은 상기 제1 트랜지스터의 상기 백 게이트에 전기적으로 접속되는, 회로.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 회로로서,
    제어 회로; 및
    화소를 포함하고,
    상기 제어 회로는,
    제1 전극 및 제2 전극을 포함하는 다이오드;
    상기 다이오드의 상기 제1 전극에 전기적으로 접속된 제1 용량 소자; 및
    상기 다이오드의 상기 제1 전극에 전기적으로 접속된 제1 전극과 상기 다이오드의 상기 제2 전극에 전기적으로 접속된 제2 전극을 포함하는 제2 용량 소자를 포함하고,
    상기 화소는,
    제1 전극, 제2 전극, 게이트 및 백 게이트를 포함하는 제1 트랜지스터;
    상기 제1 트랜지스터의 상기 제2 전극에 전기적으로 접속된 제3 용량 소자; 및
    상기 제1 트랜지스터의 상기 제2 전극에 전기적으로 접속된 표시 소자를 포함하고,
    상기 다이오드의 상기 제1 전극은 상기 제1 트랜지스터의 상기 백 게이트에 전기적으로 접속되는, 회로.
  8. 제1항, 제2항, 제3항 및 제7항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터는 채널에 산화물 반도체를 포함하는, 회로.
  9. 제1항, 제2항, 제3항 및 제7항 중 어느 한 항에 있어서,
    상기 다이오드는 상기 제1 트랜지스터의 상기 백 게이트에 전기적으로 접속된 게이트를 포함하는 다이오드 접속한 트랜지스터인, 회로.
  10. 제9항에 있어서,
    상기 다이오드 접속한 트랜지스터는 백 게이트를 더 포함하고,
    상기 다이오드 접속한 트랜지스터의 상기 백 게이트는 상기 제1 트랜지스터의 상기 백 게이트에 전기적으로 접속되는, 회로.
  11. 제9항에 있어서,
    상기 다이오드 접속한 트랜지스터는 채널에 산화물 반도체를 포함하는, 회로.
  12. 전자 기기로서,
    제1항, 제2항, 제3항 및 제7항 중 어느 한 항에 따른 회로를 포함하는, 전자 기기.
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