KR101298339B1 - 고전압 바이폴라-ｃｍｏｓ-ｄｍｏｓ 집적회로 디바이스와 이를 형성하는 모듈러 방법 - Google Patents
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- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
- H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
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- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
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Abstract
에피택셜층을 포함하지 않는 기판에 다양한 반도체 디바이스를 제조하기 위해 아주 저온의 프로세스가 사용된다. 상기 디바이스는 비-절연 수평 D-MOS. 비-절연 확장 드레인 또는 드리프트 MOS 디바이스, 수평 트렌치 DMOS, 절연 수평 DMOS, JFET 및 공핍-모드 디바이스, 및 P-N 다이오드 클램프 및 정류기와 접합 종단을 포함한다. 상기 프로세스는 고온 프로세스의 필요를 제거하고 "주입된대로(as-implanted)" 불순물 프로파일을 을 사용하기 때문에, 상기 나머지 요소들을 생성하기 위해 사용된 프로세스를 변경할 필요없이 IC에 디바이스를 부가하거나 생략하는 것을 허용하는 모듈러 아키텍처를 구성한다.
Description
관련출원의 참조
본 출원은 2002년 9월 29일자 미국 특허 출원 10/262,567(미국 특허번호 6,855,985)와 관련되며, 이것은 그 전체가 참조에 의해 본 명세서에 포함된다.
본 발명은 반도체 칩 제조에 관한 것이며, 및 구체적으로는 고온 제조 공정 단계의 필요없이 고전압 및 저전압 바이폴라, CMOS 및 DMOS 트랜지스터와 수동 소자들을 반도체 칩에 모놀리식으로 제조, 집적 및 전기적으로 절연하는 방법에 관한 것이다.
반도체 집적회로(IC) 칩의 제조에서, 칩의 표면에 형성되는 소자들을, 특히 소자들이 다른 전압에서 동작할 때, 전기적으로 절연시킬 필요가 자주 필요하다. 이러한 완전한 전기적 절연은 파워 DMOS 트랜지스터를 포함하는 금속 산화물 반도체(MOS: metal-oxide semiconductor)와 바이폴라 접합 트랜지스터를 포함하는 특정 유형의 트랜지스터를 집적하는데 필요하다. 또한 완전한 절연은 동작 중에 CMOS 제어 회로가 기판 전위보다 높은 전위로 상승하는 것을 허용하기 위해 필요하다.
완전 절연은 아날로그, 파워, 및 혼합 신호 집적 회로의 제조에서 특히 중요하다. 많은 회로와 응용에서 고전압 디바이스 제조가 절연의 전기적 속성을 저하시키지 않고, 상기 절연의 제조 단계가 고전압 디바이스 특성을 불리하게 변경하지 않으면서 절연 및 비절연 고전압 디바이스 모두를 다른 절연 소자와 같은 칩에 집적하는 것이 필요하거나 바람직할 수 있다. 이것을 실행하는 다양한 방법이 있다.
P형 기판 재료에 제조된 종래 CMOS는 NMOS 트랜지스터의 바디(백-게이트(back-gate))를 형성하는 모든 P형 웰이 기판 전위, 전형적으로 최저 칩 전위로 단락되기 때문에 그 디바이스들의 완전한 절연을 제공하지 못한다. 에피택셜 접합-절연(또는 epi-JI)은, P형 실리콘 기판 위에 형성되고 깊은 P형 절연 확산 - 실시를 위해 고온 프로세스가 필요함 - 에 의해 전기적으로 절연된 텁(tub)으로 절연된 N형 에피택셜 층을 사용한다. 고온 프로세스는 기판과 에피택셜 층에서 불순물 원자의 재분포를 초래하여, 하나의 공통 프로세스를 사용하여 제조된 비유사 디바이스의 제조에서 원치않는 절충과 타협을 야기한다. 또한, epi-JI 프로세스에서 사용된 고온 확산 및 에피택시는 서브마이크론 CMOS 제조에서 공통되는 대형 웨이퍼 직경 및 발전된 저온 처리장치와 일반적으로 양립하지 못한다.
절연된 소스-바디 단락의 편익
고 전압 또는 파워 디바이스에서, 소스-바디 단락이 없는 것에 비해 소스-바디 단락을 일체화하는 MOS 트랜지스터에는 뚜렷한 성능 및 중요한 이점이 존재한다. 종래 로직 및 소신호 디바이스에 비해서, 일체의 소스-바디 단락을 갖는 파워 또는 고전압 디바이스는 별개의 물리적으로 이격된 소스-바디 접촉을 갖는 디바이 스에 대해 명백한 이점을 갖는다.
많은 파워 디바이스에서 소스-바디 단락이 필요한 것은 그것들의 응용과 파워 회로 요구사항의 결과이다. 소정의 응용에서 파워 디바이스의 전기적 요구사항에 빠르게 접근하는 한 가지 방법은 로드(load) 및 그 파워의 소스에 대한 토폴로지 관계를 고려하는 것이다. 우리는 여기서 이 관계를 "스위치-로드 토폴로지"라고 부른다.
도 1a 및 1b에서, 그라운드 또는 음전위에 연결된 파워 MOSFET는 양전위 또는 전원(Vcc)에 연결된 로드와 직렬로 연결된다. MOSFET "스위치"는 그라운드에 연결되기 때문에, 이것이 전류원으로 사용되더라도 우리는 여기서 이것을 위상 기하학상 하위측 스위치(LSS:low-side switch)라고 부른다. 도 1a에서, 종래의 비절연 CMOS 프로세스를 사용하여, 회로(1)는 로드(3), NMOS(2)로 구성된 LSS, 전류 감지 저항기(4)를 포함한다. 이러한 프로세스에서, MOSFET(2)의 바디 접점은 기판에 반드시 단락된다. 즉 접지된다.
감지 저항기에 걸리는 전압을 측정하기 위해, 전류 감지는 NMOS(2)의 소스가 바디와 기판에 단락되어서는 안되는 것을 요구한다. 즉 VB ≠VS. 소스와 바디 사이의 전압 차이는 많은 문제를 야기한다. 구체적으로, 감지 저항기(4)에 발생한 전압은 소스-바디 전위를 상승시키고 이어서 ("바디효과"에 의해) 차례로 MOSFET의 문턱 전압을 상승시킨다. 이어서 높은 문턱 전압은 온 저항(on-resistance)을 증가시키는 반면 포화 전류를 낮추고 스위치 성능에 불리하게 영향을 준다. 소스와 바디의 단절에 의한 바람직하지 않은 다른 효과는 애벌랜치(avalanche)이거나 또는 드레인-바디간 다이오드(5)의 변위 전류가 상기 감지 저항기를 흐르지 않고 따라서 검출되지 않는 것이다. 최종적으로, 낮은 저항 바디 접점이 없으면, 스냅백(snapback) 브레이크다운이 쉽게 일어날 수 있다.
도 1b의 회로(10)에서 NMOS(12)와 같은 일체형 소스-바디 단락을 갖는 LSS 디바이스를 사용하면, 드레인-바디간 다이오드(15)는 MOSFET의 드레인 및 소스 단자와 반대병렬이며(즉, 병렬이지만 역 바이어스됨), 따라서 로드(13)를 흐르는 전류는 이 전류가 NMOS(12)의 채널을 통해 흐르는지 또는 역 바이어스 된 다이오드(15)를 통해 흐르는지에 관계없이 감지 저항기(14)에서 검출된다. 소스 전위에 관계없이 VSB = 0이므로 바디효과는 분명하지 않으며, 트랜지스터의 전도 특성은 전류에 따라 크게 변하지 않는다.
소스-바디 단락은 또한, 특히 소스-바디 단락이 단일 위치에서 단락되는 것보다 큰 면적 디바이스에 걸쳐 균일하게 분포될 수 있다면, 스냅백 효과(이하에서 설명됨)의 위험을 감소시킴으로써 애벌랜치-견고성(avalanche-ruggedness)을 개선시킨다. 큰 면적 NMOS에 소스 바디 단락의 통합은, 디스크리트 파워 디바이스에서 흔하지만, 일체화된 형태에서 P형 기판으로부터 P형 바디의 절연를 요구하며, 이것은 종래 CMOS는 제공하지 못하는 것이다. 이러한 절연을 제공하는 프로세스는 제조하기 복잡하고, 종종 고온 제조 단계를 필요로 한다.
도 1c와 1d에서, 양전위 또는 전원(Vcc)에 연결된 파워 MOSFET는 그라운드 또는 음전위에 연결된 로드에 직렬로 연결된다.
MOSFET "스위치"는 양의 전원에 연결되기 때문에, 이것이 전류원으로 사용되더라도 우리는 것을 상위측 스위치 또는 HSS(high-side switch)라고 한다.
종래 비절연 CMOS 프로세스를 사용하면, 도 1c의 회로(20)는 로드(23)와 NMOS(22)로 구성된 HSS를 포함한다. 이런 프로세스에서, MOSFET(22)의 바디 접점은 반드시 기판에 단락된다. 즉, 접지된다. NMOS가 온 상태이고 Vs가 Vcc에 근접하는 전위까지 증가할 때, 다이오드(25)에는 큰 역 바이어스 전위(-VSB)가 발생한다. 그 결과 바디효과가 NMOS(22)의 문턱 전압을 크게 증가시켜, NMOS(22)의 얇은 게이트 산화물을 손상시키지 않고 낮은 온 저항을 달성하기 위해 적절한 게이트 드라이브를 제공하는 것을 어렵게 한다.
도 1d의 회로(30)에서 NMOS(32)와 같은 일체형 소스-바디 단락을 갖는 디바이스를 사용하면, 로드(33)의 전류는 바디 효과에 의한 문턱 전압의 변경에 대응할 필요없이 쉽게 제어될 수 있다. 이러한 토폴로지에서, 드레인-바디 다이오드(35)는 MOSFET의 드레인 및 소스 단자와 반대병렬로 유지되며(즉, 병렬이면서 역 바이어스 상태), 모든 정상 동작 조건에서 역 바이어스 상태로 유지된다. 소스 전위에 관계없이 VSB = 0이므로, 바디효과는 뚜렷하지 않으며, 트랜지스터의 전도 특성은 전류에 의해 크게 변하지 않는다. 소스-바디 단락은 또한, 특히 소스-바디 단락이 단일 위치에서 단락되는 것보다 큰 면적 디바이스에 걸쳐 균일하게 분포될 수 있다면, 스냅백 효과(이하에서 설명됨)의 위험을 감소시킴으로써 애벌랜치-견고성을 개선시킨다. 큰 면적 NMOS에 소스 바디 단락의 통합은, 디스크리트 파워 디바이스에서 흔하지만, 일체화된 형태에서 P형 기판으로부터 P형 바디의 절연를 요구하며, 이것은 종래 CMOS는 제공하지 못하는 것이다. 이러한 절연을 제공하는 프로세스는 제조하기 복잡하고, 종종 고온 제조 단계를 필요로 한다.
도 1e, 1f, 및 1g에서, 파워 MOSFET가 소스 또는 드레인이 양 또는 음의 전원 단자에 영구히 연결되지 않고서 양방향 스위치로 사용된다. MOSFET "스위치"는 전원에 연결되지 않고 대신에 전류를 차단하거나 어느 한 방향으로 전류를 흐르게 하기 때문에, 우리는 이것을 AC 스위치 또는 "통과 트랜지스터(pass transistor)"라고 부른다.
종래의 CMOS를 사용하는 경우, 도 1e의 통과 트랜지스터(40)는 바디가 접지되고 역 바이어스 된 소스-바디 다이오드(42) 및 드레인-바디 다이오드(43)를 각각 포함한다. 용어 "소스" 및 "드레인"은 통과 트랜지스터 또는 AC 스위치 응용에서 어느 정도 임의적인데 이것은 어느 순간에 어느 단자 - VS에 바이어스 된 단자 또는 VD에 바이어스 된 단자 -가 더 높은지(positive)를 결정하는 것이 종종 불가능하기 때문이다. 다이오드(42, 43)의 전압이 크기 때문에 바디 효과는 NMOS(41)의 문턱값, 온-저항, 및 포화 전류에 큰 변화를 초래할 수 있으며, 저급한 AC 스위치를 만든다.
소스-바디 단락을 갖는 적어도 2개의 NMOS 디바이스를 필요로 하는 AC 스위치를 실시하는 대안적인 방법이 도 1f의 회로(45)에 도시되어 있으며, 여기서 NMOS 트랜지스터(46, 47)는 공통 소스(VS)에 직렬로 연결된다. 즉 드레인-바디 다이오드(48, 49)는 백투백(back-to-back) 연결된다. 오프 상태에서, 게이트 단자는 소스 단자(VS)에 바이어스 되며, 이에 의해 채널 전도를 차단한다. 2개의 다이오드 중 하나는 직렬 연결된 스위치에 인가된 극성에 관계없이 역 바이어스 상태로 유지되기 때문에 반대병렬 바디 다이오드를 통한 전도 역시 차단된다.
온 상태에서, 공통 게이트가 소스 단자보다 높게 바이어스 될 때마다, AC 스위치(45)는 어느 한 방향으로 전류를 전도하게 되는데 이것은 두 트랜지스터가 온이 되기 때문이다. 그 결과 AC 스위치는 양방으로 차단하고 양방향으로 전도할 수 있다. 전압(VS)가 VD1과 VD2 사이의 전위에서 부유한다는 사실에도 불구하고, 바디 효과는 뚜렷하지 않는데 이것은 VSB = 0, 즉 각 트랜지스터가 일체형 소스-바디 단락을 갖기 때문이다. 이러한 디바이스는 완전 절연을 갖거나 DMOS 디바이스를 집적할 수 있는 임의의 프로세스에 쉽게 통합될 수 있다. 절연없이, 이러한 디바이스는 다른 소자나 회로와 단일체로 집적될 수 없다. 주목할 것은 디바이스는 공통 소스보다는 공통 드레인과 연결될 수 있지만 여전히 절연된 소스-바디 단락이 필요하다는 것이다.
AC 스위치(45)의 단점은 높은 온-저항률, 즉 큰 RDSA이며, 이는 2개의 직렬 연결된 트랜지스터가 부가적인 저항을 나타내기 때문이다. 만약 스위치들이 어떻게해서든지 병렬로 연결되면, 동일 면적 스위치가 스위치(45)의 백투백(back-to- back) 방식의 1/4 저항을 나타낼 것이다.
이러한 스위치 하나가 도 1g의 회로(50)에 도시되어 있으며, 대칭 NMOS 디바이스(51)와 바디-바이어스 생성(BBG) 회로(52)를 포함한다. BBG 회로(52)의 목적은, VS 단자가 더 높은지 또는 VD 단자가 더 높은지에 따라, NMOS(51)의 바디를 디바이스에 인가된 최저 음전위로 바이어스 하고, 드레인-바디 다이오드(55) 또는 소스-바디 다이오드(56) 어느 하나를 역 바이어스하는 것이다. 그런 식으로 다이오드 전도는 일어나지 않으며 만일 트랜지스터의 게이트가 바디 전위로 바이어스 되면, 디바이스는 오프되고 양방향으로 차단할 것이다. 반대로, 디바이스는 대칭이므로, 만일 게이트가 "온" 바이어스 되면 디바이스는 양방향으로 전도할 것이다. 주목할 것은 명칭 "드레인"과 "소스"는 임의적이며 단지 회로 요소를 식별하기 위해 사용된다.
예로서 도시된 BBG 회로는 NMOS(51)에 바디 전위(VB)를 판정하고 바이어스 하기 위해 교차 결합된 NMOS 트랜지스터(53, 54)를 이용하지만, 그렇게 함에 있어서, 그것들 자체는 기판으로부터 절연된 소스-바디 단락을 포함해야만 한다. 그러므로 스위치(50)는 AC 스위치(45)의 바람직한 실시예와 같은 DMOS 트랜지스터를 이용하지 않지만, 절연이 다른 회로와 함께 IC에 통합되는 것이 여전히 필요하다.
스냅백 브레이크다운(snapback breakdown) 효과의 억제
NMOS 디바이스에 절연된 소스-바디 단락을 일체화할 필요 외에, 종래 CMOS의 또 하나의 제한은 MOSFET 동작에서 특히 NMOS 트랜지스터에서 바람직하지 않은 스 냅백 브레이크다운 효과를 방지하는 능력이 없다는 것이다.
스냅백 브레이크다운은 디바이스에서 음의 저항이 발생하는 현상을 가리키며, 이때 어떤 범위의 동작 조건에서 전류의 증가는 트랜지스터의 전압 유지 능력의 "감소"에 대응한다. 음 저항은 파워 전자회로에서 특히 문제가 되는데, 과도 전류, 발진 및 불안정, 전기적 노이즈, 국지적 발열, 열폭주 및 심지어 디바이스 파괴를 가져온다.
파워 전자장치에서, 디바이스에 부과되는 최대 전압 또는 전류를 의도적으로 저하시키거나 제한하는데 특별한 설계 및 처리 방법을 수반하는 특수한 디바이스 구성의 사용과 다른 회로 및 응용 방법에 의해 어떻게 해서든 음의 저항을 방지하는 방법이 요구된다. 디바이스의 과열이 아니라면, 음의 전기 저항은 일반적으로 기생 바이폴라 전도와 충격 이온화에 의한 전도성 변조 또는 양자의 어떤 조합의 결과이다.
예를 들어 도 2a에서, P형 기판(61), P+ 기판 접점(62), N+ 드레인(64), N-드리프트 영역(65), MOS 절연 게이트(69), 및 N+ 소스(63)을 포함하는 약하게 도핑된 드레인 NMOS(60)은 그 드레인에 인가된 양의 전압(~Vcc)에 의해 온 상태로 바이어스 된다. 디바이스 위에는 애벌랜치, 충격 이온화, 또는 접합 누설로부터 발생하는 드레인-기판 다이오드 전류를 나타내는 드레인 다이오드(59)가 도시되어 있다. 다수 캐리어 기판 전류, 또는 P형 기판(61)에서 흐르는 "정공"은 저항성 전압 강하를 나타내며, 직렬 연결된 RDB 및 RSB 기판 저항(67, 68)으로 각각 도시되어 있다. 기판 저항 때문에 소스(63) 아래에 위치한 벌크 기판의 결과 전압(VB)은 P+ 접점(62)에 연결된 접지 단자보다 더 높은 전압까지 상승할 것이다. 이 전압이 십분의 수 볼트에 접근하면, N+ 영역(63)은 전자, 즉 소수 캐리어를 기판(61) 내로 주입하기 시작할 것이며 이것은 자연스럽게 디바이스의 2차원 전기장에 의해 최대 양전위, 이 경우에는 N+ 드레인(64)까지 끌릴 것이다. 이 전자 전도 메커니즘은 N+ 컬렉터(64), P형 기판 베이스(61), 및 N+ 에미터(63)을 포함하는 기생 NPN 바이폴라 트랜지스터(66)에 의해 표시되어 있다. 바이폴라 트랜지스터의 전압 유지 능력은 단순한 P-N 접합 다이오드보다 낮기 때문에(전류 이득 때문임), NPN(66)의 유지 전압은 NMOS 자체보다 더 낮으며 전압은 더 낮은 값 BVCER (바이폴라의 컬렉터-에미터 전압의 표시이며 저항성, 비단락, 베이스 접점을 가짐)로 스냅백 할 것이다.
도 2b의 단면도에 도시된 스냅백에 이르는 또 하나의 메커니즘은 MOSFET의 드레인 내의 충격 이온화이다. 이 경우에 NMOS는 고전압(Vcc)으로 바이어스되며 이에 의해 N+ 드레인(64)과 P형 기판(61)을 포함하는 드레인-기판 접합을 역 바이어스한다. 전압 0V(기판), V1, V2, V3, V4 및 V5에서 등전위 곡선(71)에 의해 도시된 공핍 영역에서 전압은 강하하며, 각 곡선은 전압 전위의 크기가 증가한다. 이러한 바이어스 조건하의 N-드리프트 영역은 공핍되어, 상기 등전위선이 N-드리프트 영역과 기판 사이의 접합 경계를 교차하는 것을 허용한다.
이상적으로 이들 등전위선은 게이트(69)와 N+ 드레인(64) 사이의 드리프트 영역의 중심에 위치한 인가 전압의 절반을 가지고 드리프트 영역을 따라서 선형으 로 이격되어야 한다. 그러나 표면 전하와 다른 피할 수 없는 표면 효과 때문에, 등전위선은 균일하게 분포하지 않으며 대신에 게이트 에지 근처에서 모아지며(bunch up) 그리하여 드리프트 영역의 종단에서 국지적으로 더 높은 전기장을 형성한다. 더 나쁜 것은, 상기 높은 전기장은 높은 전류 밀도를 갖는 영역의 근처에 물리적으로 위치한다. 전류를 전도하는 동안 디바이스가 높은 드레인 전위를 갖는 포화 시, 화살표(72)로 표시된 주 전류 경로는 게이트 아래를 흐른 다음 공핍된 드리프트 영역(65)의 에지에 접근하면서 표면으로부터 멀어진다. 높은 전류 밀도와 높은 전기장의 곱은 충격 이온화를 야기하며, 결정의 원자 구조와 빠른 전자들의 충돌의 결과로 로컬 캐리어 생성된다. 상기 충돌은 원자가 전자가 원자들을 함께 결합하는 것을 방해하며, 그것들을 더 자유로운 전도 전자로 전환시키고 이것들은 또한 차례로 국지적으로 높은 전기장에 의해 가속된다.
상기 충격 이온화는 여기서 증가된 생성률을 나타내는 동심원(73)으로 표시되어 있다. 충격 이온화는 전자-정공 쌍을 생성하기 때문에, 2개의 바람직하지 않은 결과를 낳는다. 먼저 전자는 결정에 비해 높은 에너지로 가속된다. 즉, 그것들은 에너지측면에서 "활성(hot)"이 되며, 게이트 산화물 내로 사라져 유전체를 손상시킨다. 두 번째 현상은 생성된 정공 전류가 기판 저항(RSB)에서 추가적인 전압 강하에 기여하여, NPN 스냅백 효과를 심화시킨다.
훨씬 더 높은 충격 이온화율과 높은 전류에서, 또 하나의 현상이 발생한다. 이런 경우에 상기 생성된 캐리어는 충분한 추가적인 전하를 도입함으로써 드리프트 영역의 로컬 전도성을 변경하기 시작하고 로컬 공간 전하를 중성으로 변경하기 시작한다. 여분의 전자들은 동작하는 여분의 정공을 끌어당기며, 이것들은 드리프트 도핑에서 증가와 같이 작용한다. 더 높은 효과적인 도핑은 N층으로의 공핍 확산을 감소시키고 상기 등전위선이 훨씬 더 모아지도록 하며, 본질적으로 드리프트 영역의 에지에서 로컬 전기장을 증가시키고 충격 이온화를 더욱 증가시킨다. 그 결과 음저항의 또 다른 원인이 되는데, 이는 더 많은 충격 이온화가 높은 로컬 필드를 초래하고 훨씬 더 많은 전류에 기여하기 때문이다. 또한, 상기 2개의 음저항의 효과는 동시에 발생할 수 있으며, 복잡하고 예측할 수도 없는 방법으로 상호작용을 한다. 상기 메커니즘에 관계없이, 그 결과로서 NMOS가 주어진 전류에서 유지할 수 있는 드레인 전압이 감소한다.
전기적으로 스냅백의 현상은 도 2c에서 드레인 전류(ID) 대비 드레인 전압 (VDS)의 그래프(75)로 도시되어 있다. 곡선(76)으로 도시된 이상적인 디바이스 브레이크다운(BVDSS)은 심지어 2배 이상의 전압으로 곡선(77)에 의해 도시된 스냅백 전압(BVCER)보다 상당히 더 클 수 있다. 만일 드레인이 전압(BVDSS)을 유지하는 동안 높은 전류에서 애벌랜치로 진입하면, 갑자기 BVCER로 다시 붕괴할 것이며, 전류를 증가시켜 디바이스를 파괴할 것이다. 만일 NMOS가 전류원으로서 동작하거나 온에서 오프로 스위칭하면, 충격 이혼화에 의한 기판 누설의 증가로 인해 스냅백의 발생이 심화될 것이다. 곡선(78, 79, 80, 81)은 상기 디바이스가 BVCER 이상의 임의의 전압에서 동작하는데 유용하지도 않을 것임을 보여준다.
스냅백의 시작에 대한 한 가지 이유는 N+ 소스(63)와 바디 접점(62) 사이의 그리고 그 아래의 RSB 기판 저항(68)이, 특히 상기 기판이 약하게 도핑된 경우, 너무 크기 때문이다. 다른 효과는 약하게 도핑된 기판에는 충분한 베이스 전하가 없기 때문에 기생 NPN 이득이 너무 크다는 것이다. NPN 트랜지스터의 악영향을 줄이는 한 가지 분명한 방법은 기판 도핑을 증가시키는 것이지만, 불행하게도 그렇게 하는 것은 드레인에서 전기장도 증가시켜 충격 이온화와 기판 전류를 한층 증가시킨다. 스냅백 효과는 MOSFET와 연계된 기생 바이폴라를 도시함으로써 개략적으로 종종 표시된다. 예를 들면, 도 2d의 회로(85)는 기생 NPN(87)을 가진 NMOS(86)와 비선형 에미터-베이스 단락 저항기(88)를 도시한다. 마찬가지로 PMOS는 기생 PNP를 포함하지만, PNP 이득이 NPN 이득보다 훨씬 더 작고, 핫(hot) 정공이 유발한 충격 이온화율이 전자 이온화율보다 훨씬 더 낮기 때문에, 스냅백 현상은 NMOS보다는 PMOS에서 문제가 덜 된다.
종래의 DMOS 제조
드레인 전기장을 증가시키지 않고 추가적인 채널 도핑과 더 낮은 기판 저항을 통해 스냅백을 억제하는 한 가지 방법은 DMOS FET를 형성하는 것이다. DMOS - 여기서 D는 double(원래는 double diffused(이중 확산)임)을 표시함 -는 게이트 아래의 채널 또는 바디 도핑이 균일하지 않고, 드레인 영역의 근처에 전기장을 불리하게 증가시키는 것을 피하기 위해 게이트의 소스측 가까이 집중되거나 국지화되는 곳에 형성된다. 이런 식으로 채널 농도는 충격 이온화 또는 드레인 전압 브레이크다운 전압에 영향을 주지 않고 조정될 수 있다.
DMOS FET(field effect transistor)는 절연 또는 비절연형이 될 수 있다. 종래의 기술에서, 절연형은 에피택셜 증착의 사용, 일반적으로 P형 기판에 성장된 N형 에피택시의 사용을 필요로 한다.
도 3a에 도시된 바와 같이, N형 에피택셜 층(92)은 P형 기판 위에 성장되어 절연된 DMOS 디바이스(90)를 형성하며, 추가로 게이트 폴리실리콘(98), 게이트 산화물(99), N+ 드레인 접점(94), N+ 소스(96), P+ 바디 접점(97) 및 DMOS 트랜지스터에 고유한 P형 "바디" 또는 PB 영역(93)을 포함한다. N- 드리프트 영역(95)은 선택적이며 에피택셜 도핑이 낮은 온-저항을 달성하기에 충분하다면 필요하지 않을 수도 있다. 여분의 N- 드리프트 도핑이 브레이크다운과 저항 사이의 절충을 최적화하기 위해 추가될 수 있지만 게이트가 드리프트 영역과 병치하는 곳에서 충격 이온화 효과에 의해 여전히 제한된다.
대안의 형태에서 N형 에피택셜 층은 P형 에피택셜 층 또는 기판에 의해 대체될 수 있지만, N- 드리프트 영역(95)은 디바이스 동작을 위해 필수적이다. 그러나 N형 에피택셜 층 없이, DMOS는 절연되지 않으며 그라운드, 즉 기판에 그 p형 바디가 전기적으로 단락된다. 종래의 DMOS 제조는 도 3b와 3c에 단면도(100, 105)로 도시되어 있다. 도시된 바와 같이 에피택셜층(92)은 패턴이 형성된 포토레지스트(101)에 의해 덮이고 낮은 에너지에서 붕소가 주입되어 얕은 층(102)이 형성된다. 상기 주입은 낮은 에너지에서, 전형적으로는 50 ~ 100 keV 사이에서 수행되고, 웨이퍼의 표면에 거의 수직이며, 예컨대 축에서 단지 3˚ 떨어지고 게이트(98) 아래에서 제한된 측면 침투가 일어난다.
상기 주입은 그 다음에 드라이브 되어, 즉 오랜 시간 동안 고온에서 확산되어 게이트(98) 아래에서 측면으로 불순물을 확장하여 도 3c에 도시된 것과 같은 접합(93)을 형성한다. 7 내지 24 시간 동안 이루어지는 상기 확산은 1050℃ 이상, 전형적으로는 1100℃ 이상의 고온과, 많은 현대의 저온 제조 설비 및 큰 웨이퍼 직경과 양립할 수 없는 프로세스를 요구한다. 도 3c에서 시간 t1, t2, t3에서 확산(106)으로 도시된 확산의 진행은 수평 및 수직으로 일어나며, 여기서 수평 확장은 수직 접합 깊이의 대략 80%이다. 도시된 형태에서, 게이트가 형성된 후에 주입되었기 때문에 바디 확산은 게이트에 자체-정렬된다.
만일 저온 프로세스가 필요하다면, DMOS 디바이스를 형성하는 또하나의 자체-정렬된 제조 방법이 도 3d에 도시된다. 이 기법에서 바디 주입은 더 높은 에너지에서, 전형적으로 수 십만 전자 볼트에서 수행되지만, 바디 불순물이 게이트(98) 아래에서 수평으로 충분히 확장하여 침투하여 N+ 소스(96)를 완전히 둘러싸도록 보장하기 위해 가파른 각도 예컨대 45˚로 수행되는 것이 더욱 중요하다. 상기 수평 주입 방법은 웨이퍼 상의 4개의 게이트 방위를 모두 커버하기 위해 4차례 주입이 수행되어야 하기 때문에 제조가 복잡하고 바람직하지 않다. 주입 동안에 웨이퍼를 회전시키면 균일한 주입을 어렵게 한다.
또하나의 DMOS 제조 방법은 도 3e 내지 3g에 도시된 것과 같은 비자체-정렬된 DMOS(120)을 형성하는 것이다. 도 3e에서, 얇은 붕소 주입(129)이 패턴이 형성된 포토레지스트(128)에 의해 마스킹 된 에피택셜 층(122)에 형성된다. 상기 주입은 그 다음에 도 3f에 도시된 바와 같이 고온에서 오랜 시간 동안 확산된다. P형 영역은 증가하는 시간 t1, t2, t3 및 t4에서 P-N 접합부를 나타내는 곡선(123)에 의해 도시된 바와 같이 수평 및 수직으로 확산한다.
끝으로 도 3g에서, 아래에 게이트 산화막(126)을 갖는 게이트 전극(125)이 접합부(124)의 가장자리 위에 위치된다. 즉, 표면의 접합부는 게이트 에지(127A, 127B) 사이에 위치된다. 이것은 자체 정렬되지 않기 때문에 게이트(125)와 접합부(124) 사이의 상대적인 위치는 제조 동안에 마스킹 오정렬이 일어날 수 있다.
설명된 모든 경우에, 고온 확산의 프로세스의 결과는 DMOS 바디 영역의 불순물 농도 프로파일이 단조롭게 감소하고 웨이퍼의 표면에서 농도가 가장 높게 된다. 불행하게도 이런 프로파일은 표면 전기장이 표면에서 떨어진 벌크에서보다 더 높다는 의미이며, 강건한 애벌랜치-견고성 디바이스를 제조하는데 이상적이지 않다.
종래의 접합 절연 제조
DMOS 바디 제조에 관련된 상기 고온 확산은 에피택셜 접합 절연을 사용하여 회로의 완전한 전기 절연을 달성하는데 필요한 단계들에 의해 더욱 복잡하다.
도 4a~4I에 도시된 이와 같은 종래 기술의 프로세스에서, p형 기판(131)은 포토레지스트(132)에 의해 마스킹되고, 비소 또는 안티몬(133)이 주입되며, 그 다음 다시 포토레지스트(134)에 의해 마스킹되고 도 4c에 도시된 붕소(135)가 주입된다. 상기 주입물은 그 다음에 아주 높은 온도에서, 종종 1200℃에서, 확산되고, 에피택셜 성장 이전에 24시간 동안 표면으로부터 떨어져 기판으로 천천히 이동하는 안티몬을 확산시킨다. 이러한 확산 동안에, 매립된 층들의 가스배출로부터 수평 도핑으로부터 표면을 보호하기 위해 산화막(138)이 성장된다. 안티몬 NBL층(136A) 위에서 산화막 성장률이 붕소 PBL층(137A) 위에서보다 더 빠르기 때문에, 상기 산화막은 후속의 마스크 정렬을 위해 웨이퍼에 패턴을 구획하는 것을 도와주기 위해서도 사용된다.
매립층 확산 후에, 상기 산화막은 도 4e에 도시된 바와 같이 벗겨지고 HCI 산 에칭이 에피택션 성장을 시작할 때 원위치(in-situ)에서 수행되고, 이에 의해 상부 실리콘층을 제거하여 접착성을 향상시키고 에피택셜층의 결정 결함을 감소시킨다. 에피택셜 성장의 결과는 도 4f에 도시되어 있으며 여기서 에피택셜층은 현재 확장된 NBL영역(136B)와 PBL(137B)을 커버하고, 양자는 고온 성장 동안에 상기 에피택셜층으로 상향 확산된다.
다음, 도 4g와 4h에 도시된 바와 같이, 고용량 인 주입물(140)이 마스크(141)를 통해 도입되고, 이어서 고용량 붕소 주입물(142)이 포토레지스트 마스크(143)를 통해 도입된다. 오랜 고온 절연 확산 후에 P형 절연 영역(145)이 P형 매립층(PBL)(137C)의 일부와 접속한다. 마찬가지로, N형 싱커 확산부(144)는 매립층(NBL)(136C)과 접속한다. 상기 확산의 깊이와 필요한 시간은 에피택셜층(139)의 두께와 프로세스에서 다른 후속 고온 확산에 종속된다. 고온 확산은 또한 매립층을 수평으로 더욱 확장하고 위로 확산시켜 이전 처리단계에서의 크기, 즉 137B와 136B보다 더 큰 137C와 136C를 형성하게 한다.
고전압 디바이스에 저온 모듈러 제조 적용
전술한 바와 같이, 고전압 디바이스를 제조, 절연, 및 집적하는데 사용되는 종래의 에피택셜 고온 프로세스 및 제조 방법의 문제는 각 고온 프로세스가 모든 고전압 및 저전압 디바이스에 영향을 주는 불순물 재분포을 초래하는 것이다. 고온 제조는 또한 큰 직경 웨이퍼와 최신 서브마이크론 웨이퍼 제조 - 고밀도 트랜지스터 집적, 큰 다이 및 낮은 제조 비용에 의한 높은 양품률이 가능한 제조 -의 사용을 배제한다.
필요한 것은 고온 처리 및 에피택시의 필요를 제거하는, 저전압 CMOS, 바이폴라 트랜지스터, 다이오드, 수동회로소자의 완전-절연된 부유 포켓과 고전압 DMOS 트랜지스터를 집적하는 프로세스이다.
이상적으로, 이러한 제조 프로세스는 "주입된 대로의(as-implanted)" 불순물 프로파일 - 최종 불순물 프로파일이 임의의 후속 웨이퍼 처리 단계에 의해 원래의 주입된 프로파일로부터 사실상 변경되지 않고 유지되는 프로파일 - 을 사용해야 한다. 이상적으로 상기 프로세스는 모듈러 아키텍처로 구성되어야 하며, 여기서 디바이스는 추가 또는 생략될 수 있고 대응하는 프로세스 단계는 프로세스의 디바이스 보급소에서 가용한 다른 디바이스들을 변경하지 않고 일체화된 플로우에서 제거되거나 그것에 추가될 수 있다.
발명의 요약
본 발명에 의하면, 고전압 DMOS 트랜지스터를 저전압 CMOS, 바이폴라 트랜지스터, 다이오드, 및 수동 회로소자의 완전-절연 부유 포켓과 집적하는 일련의 프로세스가 사용된다. 상기 프로세스는 고온 처리 및 에피택시의 필요를 제거하고 "주입된 대로"의 불순물 프로파일 - 최종 불순물 프로파일이 임의의 후속 웨이퍼 처리 단계에 의해 원래의 주입된 프로파일로부터 사실상 변경되지 않고 유지되는 프로파일 -을 사용한다. 또한, 상기 프로세스는 IC에 디바이스가 추가되거나 생략되는 것을 허용하는 모듈러 아키텍처를 형성하고 대응하는 프로세스 단계가 IC 상의 다른 디바이스들을 생성하는데 사용되는 프로세스를 변경할 필요없이 일체화된 플로우에 추가되거나 제거된다.
유익한 것은, 상기 프로세스는 에피택셜층 없이 기판 위에서 수행되고 에피택셜층의 형성을 포함하지 않는다.
이들 저온 프로세스를 사용하면, 다수의 고유한 고전압 및 파워 디바이스가 제조되고 IC에 모듈 방식으로 집적될 수 있다. 비절연 수평 DMOS, 비절연 확장 드레인 또는 드리프트 MOS 디바이스, 수평 트렌치 DMOS, 절연 수평 DMOS, JFET 및 공핍 모드 디바이스, 및 기판에 대해 고전압에서 부동하는 저전압 소자를 위한 접합 종단과 P-N 다이오드 클램프 및 정류기가 포함된다.
비절연 DMOS를 제조하는 프로세스는 필드 산화물층을 통한 컨포멀(conformal) 드리프트 영역의 주입; 상기 필드 산화물층의 제 1 종단의 드리프트 영역 내에 드레인 영역의 주입; 상기 필드 산화물층의 제 2 종단에 게이트의 형성; 및 상기 필드 산화물층의 제 2 종단 부근에 바디 영역의 주입; 및 바디 영역 내에 소스 영역의 주입을 포함한다. 드리프트 및 바디 영역은 비-가우시안 수직 불순물 프로파일을 생성하기 위해 연쇄적인 주입으로 형성될 수 있다. 상기 비절연 DMOS는 드레인-중심 형태로 제조될 수 있다. 일 실시예에서, 필드 산화물층은 생략될 수 있으며 드리프트 및 바디 영역은 비-가우시안 수직 불순물 프로파일을 생성하기 위해 연쇄적인 주입으로 형성될 수 있다. 다른 일련의 실시예에서, 수평 DMOS는 더욱 강건한 애벌랜치-견고한 디바이스를 생성하기 위해 제너 다이오드 클램프로 형성된다. 상기 디바이스는 확장된 드레인으로 형성될 수도 있고, 게이트는 드레인을 둘러쌀 수도 그렇지 않을 수도 있다.
비절연 확장 드레인이나 드리프트 MOS 디바이스를 제조하는 프로세스는 게이트에 자기-정렬되는 확장된 드레인을 갖는 드레인-중심 디바이스를 생성할 수 있으며, 상기 게이트는 드레인을 둘러쌀 수 있다. 상기 디바이스는 비-가우시안 웰에 형성될 수 있다. 대안적인 실시예에서, 디바이스는 비대칭이고 게이트는 드레인을 둘러싸지 않는다. CMOS 쌍은 이 비대칭 구조를 사용하여 제조될 수 있을 것이다.
수평 트렌치 DMOS(LTDMOS)를 제조하는 프로세스는 트렌치 게이트의 형성, 트렌치의 하부 근처의 레벨까지 확장하는 드리프트 층의 주입, 바람직하게는 변화하는 주입 에너지와 양의 연쇄 주입을 사용한 주입된 대로의 바디의 형성, 및 소스 및 드레인 영역의 생성을 포함한다. 이 디바이스는 트렌치 게이트-중심 형태로 제조될 수 있다. LTDMOS는 컨포멀 드리프트 영역에 의해 둘러싸이는 깊은 드레인 영역을 포함할 수 있다. 디바이스는 드레인-중심 형태로 제조될 수 있다. 반도체 재료의 표면에 필드 산화물 세그먼트를 적절히 배치함으로써, 디바이스는 트렌치 및 드레인의 근처에서 더 깊은 부분을 갖는 컨포멀 드리프트 영역을 포함할 수 있다.
절연된 수평 DMOS를 제조하는 프로세스는 전형적으로 반대 전도성의 깊은 층을 기판에 주입하는 것을 포함한다. 필드 산화물층의 개구를 통해 깊은 층을 주입함으로써, 깊은 층은 필드 산화물층의 에지를 향해 위로 확장하여 절연된 포켓을 형성하는 에지를 갖는 받침접시 형태가 될 수 있다. 바디 영역은 연쇄 주입을 통해 상기 절연된 포켓 내부로 주입될 수 있다. 드리프트 영역 역시 포켓 내로 주입될 수 있다. 대안으로, 필드 산화물층은 생략될 수 있으며, 이 경우에 상기 깊은 층은 거의 평평하다. 상기 절연된 포켓은 반도체 표면으로부터 아래로 확장하여 상기 깊은 층과 중첩하는 주입된 웰을 사용하여 형성될 수 있다. 상기 수평 DMOS는 바디 영역에 대해서 대칭일 수 있다.
접합 필드-효과 트랜지스터(JFET)를 제조하는 프로세스는 기판에 반대의 전도 타입을 가진 드리프트 영역의 주입과, 드리프트 영역 내에 소스, 드레인 및 바디(게이트) 영역의 주입을 포함할 수 있다. 소스와 드레인 영역은 드리프트 영역과 동일한 전도성 타입을 가지며; 바디(게이트)는 기판과 동일한 전도성 타입을 가진다. 드레인 영역은 깊은 연쇄 주입을 포함할 수 있다.
공핍-모드 MOS 디바이스를 제조하는 프로세스는 반도체 표면에 게이트를 형성하는 단계, 게이트에 자체-정렬된 드리프트 영역을 주입하는 단계, 및 소스와 드레인 영역을 주입하는 단계를 포함할 수 있다. 또한 상기 프로세스는 깊은 드레인 영역을 형성하기 위해 연쇄 주입을 사용하는 단계를 포함할 수 있다. 대안적인 실시예에서 드리프트 영역은 게이트의 형성 이전에 주입되고 따라서 게이트에 자체-정렬되지 않는다. 또 하나의 실시예에서 깊은 컨포멀 드리프트 영역은 게이트의 형성 이전에 주입된다. 전술한 실시예 각각은 NPN 기생 바이폴라 전도의 개시를 감소시키고 스냅백 효과를 억제하기 위해 서브표면 쉴드를 포함하도록 수정될 수 있다. 또한 상기 공핍-모드 디바이스는 역시 깊은 드레인으로 기능할 수 있는 환형 측벽 절연 웰에 의해 중첩된 깊은 절연층을 갖는 완전 절연 형태로 제조될 수 있다.
다이오드를 제조하는 프로세스는 다수의 또는 연쇄 주입을 사용하여 애노드 또는 캐소드를 형성함으로써, 더 깊은 부분이 표면 부분보다 농도가 더 높은 영역을 형성하는 단계를 포함할 수 있다. 절연된 다이오드는 깊은 층과 이에 인접하고 상기 애노드와 캐소드 영역을 둘러싸는 환형 웰을 주입하여 형성될 수 있다.
본 발명의 프로세스는 기판보다 높은 고전압으로 절연된 P형 포켓을 부유시키는 종단 에지를 형성하기 위해서도 사용될 수 있다. 상기 프로세스의 변형은 레벨간 유전체 또는 필드 산화물 층 위에 금속 또는 폴리실리콘 필드 플레이트를 형성하는 단계를 포함할 수 있다. 절연 구조체의 측벽을 구성하는 N웰은 필드 산화물층의 아래에서 수평으로 확장된다. 또 하나의 실시예는 N웰의 에지와 중첩하고 필드 산화물층 위로 확장하는 부분을 갖는 폴리실리콘 필드 플레이트를 포함한다. 또 하나의 실시예에서 상기 종단은 N웰에 접속되고 상기 레벨간 유전체 또는 필드 산화물층 아래에서 확장하며 N-드리프트 영역을 포함한다. 몇몇 실시예에서 상기 절연 구조체의 플로어를 구성하는 깊은 N층은 상기 절연 포켓을 지나 수평으로 확장한다.
도 1a-1G는 고전압 파워 애플리케이션에서 사용되는 다양한 NMOS 스위치-로드 토폴로지의 회로도이며, 도 1a는 접지된 바디를 갖는 하위측 스위치(low-side switch)이고; 도 1b는 일체형 소스-바디 단락을 갖는 절연된 또는 디스크리트 하위측 스위치이고; 도 1c는 접지된 바디를 갖는 상위측 스위치(high-side switch)이고; 도 1d는 일체형 소스-바디 단락을 갖는 절연된 또는 디스크리트 하이-사이드 스위치이고; 도 1e는 접지된 바디를 갖는 통과 트랜지스터를 도시하고; 도 1f는 일체형 소스-바디 단락을 갖는 절연된 또는 디스크리트 AC 스위치를 도시하고; 도 1g는 바디 바이어스 발생기를 갖는 절연된 AC 스위치를 도시하는 도면이다.
도 2a-2D는 수평 MOS 디바이스에서 스냅백의 다양한 측면을 도시한다. 도 2a는 기생 NPN 회로도가 중첩된 디바이스의 단면도이고; 도 2b는 도 2a에 도시된 디바이스에서 충격 이온화의 현상을 도시하고; 도 2c는 상기 디바이스의 전기적 특성의 ID-VDS 그래프이고; 도 2d는 상기 디바이스의 회로도이다.
도 3a-3G는 수평 DMOS 디바이스를 제조하는 종래의 프로세스를 도시한다. 도 3a는 완성된 디바이스의 단면도를 도시하고; 도 3b는 자체 정렬된 바디 주입을 도시하고; 도 3c는 바디 확산을 도시하고; 도 3d는 틸트 주입을 사용한 자체-정렬된 바디의 형성을 도시하고; 도 3e는 비자체-정렬된 바디 주입을 도시하고; 도 3f는 바디 확산의 단계를 도시하고; 도 3g는 비자체-정렬된 게이트의 형성을 도시한다.
도 4a-4I는 에피택셜층의 고온 접합 절연을 위한 종래 프로세스를 도시하는 일련의 단면도이다.
도 5a-5C는 비-절연된 수평 DMOS의 저온 제조을 도시하는 일련의 단면도이다.
도 6은 비-가우시안 P형 웰과 컨포멀 N형 드리프트 영역을 갖는 비-절연된 수평 DMOS의 단면도이다.
도 7은 컨포멀 N형 연쇄 주입된 웰을 포함하는 드리프트 영역과 비-가우시안 P형 웰을 갖는 비-절연된 수평 DMOS의 단면도이다.
도 8은 비-가우시안 P형 웰과 균일한 N형 드리프트 영역을 갖는 비-절연된 수평 DMOS의 단면도이다.
도 9는 균일한 N형 연쇄 주입된 웰을 포함하는 드리프트 영역과 비-가우시안 P형 웰을 갖는 비-절연된 수평 DMOS의 단면도이다.
도 10a-10d는 DMOS 바디로서 비-가우시안 P형 웰과 애벌랜치 클램프된 드레인을 갖는 비-절연된 수평 DMOS의 단면도이다. 도 10a에서, DMOS는 얇은 N-드리프트 드레인 영역을 갖는다. 도 10b에서, DMOS는 드레인 확장으로서 균일한 N형 깊은 드리프트 영역을 갖는다. 도 10c에서, DMOS는 드레인 확장으로서 컨포멀 N형 드리프트 영역을 갖는다. 도 10d에서, DMOS는 드레인 확장으로써 컨포멀 N형 웰을 갖는다.
도 11a-11d는 P-바디(또는 P-베이스)를 사용한 비-절연된 수평 DMOS의 애벌랜치 클램핑의 형태를 도시한다. 도 11a는 디바이스의 단면도이다. 도 11b는 디바이스의 개략도이다. 도 11c는 상기 디바이스의 ID-VDS 전기적 특성을 도시한다. 도 11d는 고전압에서 상기 장치 내의 등전위 분포를 도시한다.
도 12는 차등화된(graded) 드레인을 갖는 비-절연된 확장-드레인 PMOS의 단면도이다.
도 13은 차등화된(graded) 드레인을 갖는 비-절연된 확장-드레인 NMOS의 단면도이다.
도 14는 비-절연된 확장-드레인 CMOS의 단면도이다.
도 15a-15c는 수평 트렌치 DMOS의 제조을 도시하는 일련의 단면도이다.
도 16a와 16b는 균일한 깊은 N형 드리프트 드레인을 갖는 트렌치 수평 DMOS의 구성을 도시하는 단면도와 평면도이다.
도 17a-17f는 트렌치 수평 DMOS의 변형을 도시한다. 도 17a는 N웰 드레인과 병치하는 P-바디를 도시한다. 도 17b는 P바디와 N웰 드레인의 최소 필드 산화물 이격을 도시한다. 도 17c는 확장된 균일 드리프트 영역을 도시한다. 도 17d는 확장된 컨포멀 드리프트 영역을 도시한다. 도 17e는 P 바디와 중첩하는 N웰 드레인을 도시한다. 도 17f는 N웰 드레인을 갖지 않는 디바이스를 도시한다.
도 18a-18c는 드레인으로 둘러싸인 트렌치 수평 DMOS의 구성을 도시한다. 도 18a는 단면도이다. 도 18b는 축소된 바디 폭을 갖는 디바이스의 평면도이다. 도 18c는 엇갈려 배치된 소스-바디 접점들을 갖는 디바이스의 평면도이다.
도 19a-19c는 절연된 수평 DMOS의 제조을 도시하는 일련의 단면도이다.
도 20은 깊은 컨포멀 드리프트 영역을 갖는 절연된 수평 DMOS의 단면도이다.
도 21은 드리프트 드레인 영역으로서 연쇄 주입된 N웰을 갖는 절연된 수평 DMOS의 단면도이다.
도 22는 얕은 N-드리프트 영역을 갖는 절연된 수평 DMOS의 단면도이다.
도 23은 균일하고 깊은 드리프트 드레인 영역을 갖는 고전압 JFET의 단면도이다.
도 24는 얕은 LDD를 갖는 공핍-모드 NMOS의 단면도이다.
도 25는 균일하고 깊은 드리프트 드레인 영역을 갖는 공핍-모드 NMOS의 단면도이다.
도 26은 깊은 컨포멀 드리프트 드레인 영역을 갖는 공핍-모드 NMOS의 단면도이다.
도 27a-27c는 서브표면하의 소스 쉴드를 갖는 공핍-모드 NMOS의 변형들의 단면도이다. 도 27a는 얇은 LDD 드레인을 갖는 디바이스를 도시한다. 도 27b는 균일하게 깊은 드리프트 드레인을 갖는 디바이스를 도시한다. 도 27c는 깊은 컨포멀 드리프트 드레인을 갖는 디바이스를 도시한다.
도 28은 얕은 LDD를 갖는 절연된 공핍-모드 NMOS의 단면도이다.
도 29a-29e는 다양한 제너 클램핑 다이오드의 단면도이다. 도 29a는 비-절연된 N+/P웰과 N+/P-베이스 또는 P-바디를 갖는 디바이스를 도시한다. 도 29c는 절연된 N+/P웰을 갖는 디바이스를 도시한다. 도 29d는 멀티-스트라이프 절연된 N웰/P웰 매립된 제너를 갖는 디바이스를 도시한다. 도 29e는 절연된 P+/N-베이스를 갖는 디바이스를 도시한다.
도 30a-30k는 절연된 P형 포켓의 고전압 종단의 단면도이다.
미국 특허 제6,855,985호는 주입된대로의 접합 절연 구조를 사용하는 아주 낮은 온도의 제조 방법을 도시한다. 이 방법은 절연 확산, 에피택시 또는 고온 프로세스의 필요없이 완전히 절연된 바이폴라, CMOS 및 DMOS 디바이스를 얻기 위해 윤곽이 있는 산화막을 통해 불순물을 주입하는 고에너지 연쇄 주입을 사용한다.
이 애플리케이션에서 주제는 위에서 참조한 특허에 관련되며 다양한 종류의 새로운 또는 개선된 고전압의 DMOS 디바이스, 스냅백 방지, 절연된 클램핑 다이오드 및 정류기, 그리고 절연된 포켓의 저전압 디바이스를 기판 전위보다 높은 전압으로 부동시키는 방법의 설계 및 통합에 중점을 둔다. 여기서 설명된 고전압 디바이스의 저온 제조는 전술한 특허 및 특허출원에 기재된 모듈러 저온 제조 방법과 양립 가능하지만, 모듈러 프로세스 아키텍처에 반드시 제한되지는 않는다.
웨이퍼 제조
특별히 언급된 것을 제외하고, 여기서 설명된 고전압의 파워 디바이스의 제조는 위에서 참조한 특허에 기재된 것과 동일한 프로세스 시퀀스를 이용한다. 기본적인 프로세스 플로우의 간략한 요약은 다음을 포함한다:
- 필드 산화물 형성
- 평탄화를 포함한 트렌치 및 트렌치 게이트 형성
- 고에너지 주입 깊은 드리프트 층(ND) 형성
- 연쇄-주입 트렌치 DMOS 바디(P-바디) 형성
- 인(phosphorus) 고에너지 주입된 플로어 절연(DN) 형성
- 제 1 연쇄-주입된 비-가우시안 N웰(NW1/NW1B) 형성
- 제 1 연쇄 주입된 비-가우시안 P웰(PW1/PW1B) 형성
- 제 2 연쇄-주입된 비-가우시안 N웰(NW2/NW2B) 형성
- 제 2 연쇄-주입된 비-가우시안 P웰(PW2/PW2B) 형성
- 듀얼 게이트 산화물 및 게이트 전극 형성
- N-베이스 주입
- P-베이스 주입
- 제 1 N-LDD 주입(NLDD1)
- 제 1 P-LDD 주입(PLDD1)
- 제 2 N-LDD 주입(NLDD2)
- 제 2 P-LDD 주입(PLDD2)
- 측벽 스페이서 형성
- ESD 주입
- N+ 주입
- P+ 주입
- 급속 열처리(rapid thermal anneal)(RTA 주입 활성화)
- 다층 금속 상호접속 프로세스
- 패시베이션(passivation)
설명된 프로세스가 불순물 재분포를 거의 갖지 않거나 전혀 갖지 않는 주입된대로의 불순물 프로파일을 이용하기 때문에, 주입은 P웰과 N웰 주입이 게이트 형성에 선행하고, 트렌치 게이트 형성이 DMOS 바디 주입에 선행하고, N-LDD 및 P-LDD 주입이 게이트 형성에 후속하는 반면 측벽 스페이서 형성에 선행하고, N+ 및 P+ 주입이 측벽 스페이서 형성에 후속하는 것이 바람직한 것을 제외하고 사실상 어떤 순서로 수행되어도 좋다. 이 프로세스 플로우는 모듈식으로 설계되며, 따라서 해당 IC 설계를 위해 어떤 디바이스 세트가 필요한 지에 따라 상기 IC의 제조를 위한 하나 이상의 프로세스 단계를 제거하는 것이 가능하다.
예로서, 표 1은 바람직한 실시예와 이 애플리케이션에서 설명된 주입을 위한 바람직한 범위의 조건을 요약한 것이다.
상기 주입물의 몇 개는 고전압 디바이스의 드리프트 영역을 형성하는데 잠재적으로 이용 가능한데 이는 총 주입량이 양면 공핍 확산을 지지하기에 충분히 낮고, 몇몇 경우에는 애벌랜치 브레이크다운의 개시 이전에 레이어의 완전한 공핍을 허용하기 때문이다. 제한된 주입량(또는 전하)의 영역을 완전히 공핍시킴으로써 디바이스에서 표면 전기장이 고전압에서 감소되는 현상은 "RESURF(reduced surface fields)"라고도 한다. 역사적으로, 용어 RESURF는 제한된 전하의 에피택셜층에 대해 사용되었으며, 반면 LDD, 드리프트 영역 또는 드레인 확장부는 주입된 층을 지칭해왔다. 여기서는 얇은 LDD 영역이 보통 MOS 게이트에 자체 정렬되지만 깊은 고에너지 주입된 드리프트 영역(ND 주입과 같은)은 보통 게이트 형성에 선행한다는 점을 제외하고는 얇은 LDD와 깊은 드리프트 영역의 이점 사이에 어떤 차이도 형성되지 않는다.
본 발명의 일 실시예에서, 표 1에서 제 1 및 제 2 웰은 5V와 12V CMOS를 제조하는데 사용된 5V와 12V P웰과 N웰을 말한다. 용어 5V와 12V는 한정하는 것은 아니며 단지 2개의 다른 P형 웰 농도와 2개의 상이한 N형 웰 농도, 예컨대 3V와 15V, 또는 12V와 30V, 1.5V와 3V 등을 가리킨다. 일반적으로 저전압 웰은 특히 실리콘 표면 근처에서 고전압 웰보다 더 강하게 도핑되는 경향이 있지만, 용량과 에너지에서 상이한 다양한 주입의 조합, 즉 연쇄 주입을 포함하는 비-가우시안 불순물 프로파일에 의해, 저전압 웰은 피크 농도에서, 평균 농도에서, 또는 총 주입된 전하(용량)에서 반드시 더 높을 필요는 없다. 고전압 웰은 저전압 디바이스를 위해 최적화된 N웰보다 더 깊은 경향이 있다. 예컨대 일 실시예에서, 5V CMOS를 위한 N-웰과 P-웰은 0.4 - 0.5 마이크로미터의 평균 투사 범위의 주입을 사용하지만, 12V CMOS를 위해 필요한 웰은 0.7 - 1.1 마이크로미터의 평균 투사 범위를 가진다. 필드 산화물층 아래의 깊이는 주입 동안에 층의 두께만큼 대략 감소된다. 깊은 N형 드리프트는 활성 영역에서 12V 웰에 유사하거나 또는 약간 더 깊은 깊이를 가질 수 있다. 드리프트 영역 또는 확장된 드레인으로서 이러한 웰의 적용 가능성은 애벌랜치의 개시에서 2차원 전기장 분포에 종속한다. 비-가우시안 역행 불순물 프로파일에서, 표면 전기장과 브레이크다운 전압은 순수 가우시안 불순물 프로파일을 포함하는 종래의 확산 웰에서와 같이 간단히 농도를 추적하지 않는다.
이런 관찰과 일치하게, 후속 도면에서 각 웰은 2개의 그래픽 요소, 제 1 P웰에 대해 PW1으로 표시된 윗부분과, 제 1 매립된 P웰에 대해 PW1B로 표시된 매립된 또는 더 깊은 부분으로 설명된다. 웰의 윗부분 아래에 매립되도록, 상기 매립된 부분은 더 깊이 도달하도록 고에너지로 주입된다. 보통 웰의 매립된 부분은 더 높은 주입량을 사용할 것이고 표면 부분보다 더 높은 피크 농도를 보여줄 것이다. 즉, 불순물 프로파일이 역행될 것이다 - 표면에서보다 벌크에서 더 농도가 커지지만, 이것은 제조를 위해서 필요한 것은 아니다. 역행 프로파일은 이전에 설명된 고비용의 에피택셜 증착과 고온 매립층 확산의 필요없이 종래의 확산 접합을 사용하여 생성될 수는 없다.
웰은 사실 저전압 CMOS와 고전압 디바이스 제조 모두에서 유용한 임의의 불순물 프로파일을 생성하기 위해 상이한 에너지와 주입량을 갖는 임의의 수의 주입을 포함할 수 있다. 명확히 하기 위해 우리는 상부 웰과 하부 웰 부분을 구별하여 그러나 집합적으로 지칭하며, 그 조합을 하나의 웰로 설명한다. 예를 들면, PW1과 PW1B는 제 1 웰(예컨대, 5V 디바이스용)을 구성하는 반면, PW2와 PW2B는 고전압에서 동작을 위한 제 2 웰을 함께 구성한다. 일반적으로 더 약하게 도핑되는 제 2 웰은 고전압 드리프트 영역으로서 동작하는 더 나은 후보자가 될 가능성이 있지만, 사실 그 표면 농도가 더 높으면 더 나쁠 수도 있다. 원칙적으로, 반도체 내에서 더 깊이 표면에서 떨어져 일어나도록 고전압 디바이스 내에 피크 농도와 전기장을 설계하면 고전압에서 유용한 더욱 강한 디바이스가 생성된다.
전술한 프로세스 아키텍처를 사용하면, 다수의 고유한 고전압 및 고전력 디바이스가 모듈러 형식으로 IC에 제조 및 집적될 수 있을 것이다. 이들 새로운 고전압 디바이스는 비절연 수평 DMOS, 비절연 확장 드레인 또는 드리프트 MOS 디바이스, 수평 트렌치 DMOS, 절연된 수평 DMOS, JFET 및 공핍-모드 디바이스와 함께, 기판보다 높은 전압에서 부동하는 저전압 소자용 접합 종단과 P-N 다이오드 클램프 및 정류기를 포함한다.
비절연 수평 DMOS
여기서 설명된 저온 제조 방법을 사용하여 제조된 고전압 트랜지스터의 한 가지 유형은 비절연 수평 DMOS 트랜지스터이다.
비절연 수평 DMOS 트랜지스터(200)의 제조는 도 5a-5C에 단면도가 도시되어 있다. 프로세스는 윤곽(contouring) 산화물을 통한 약하게 도핑된 N형 드리프트 영역의 고에너지 이온 주입을 포함한다. 도 5a에 도시된 바와 같이, LOCOS(예를 들면)를 사용하여 기판(201)에 형성된 주입물 윤곽제어 필드 산화물(204)이 포토레지스트(202)에 의해 선택적으로 마스킹되고 고에너지 인 드리프트 주입물이 주입되어 비균일, 컨포멀 드리프트 영역(203)을 형성한다. 즉, 필드 산화물층(204) 아래의 더 얕은 부분(203A)과 필드 산화물층(204)에 의해 덮히지 않은 활성 영역 아래의 더 깊은 부분(203B, 203C)을 형성한다. (주의: 여기서 사용된 용어 "컨포멀(conformal)"은 (a) 반도체 재료의 표면에서 층(종종 산화물층)을 통해 주입에 의해 형성되고, (b) 반도체 재료에서 그 수직 두께 및/또는 깊이가 상기 표면층에 형성된 임의의 개구를 포함하는 표면층의 두께 및/또는 다른 특징에 따라 변하는 불순물의 영역 또는 층을 말한다.) 주입물은 마스크(202)를 전혀 침투하지 못한다. 더 깊은 활성영역(203B, 203C)의 총 집적 전하(Q)는 더 얕은 드리프트 영역(203A)보다 더 크다. 실리콘에 존재하는 총 전하는 다음 식으로 주어진다;
여기서 활성영역의 경우에 x1=0, 즉 실리콘 표면이다. 필드 산화물층 아래의 주입물에 대해서, x1은 필드 산화물층과 하위의 실리콘 사이의 인터페이스이다. 상기 주입물이 두 영역에서 동일하다면, 상기 필드 산화물층 아래의 실리콘 내의 불순물은 활성영역에서보다 적다. 산화물층이 없는 곳에서부터 완전한 두께까지의 전이 영역 즉, 새 부리 영역 아래에서, 전체 드리프트 전하는 차등화화되고(graded), 개시된 제조 프로세스의 자연스러운 인공물이다.
도 5b에 도시된 바와 같이, P형 웰(206)은 포토레지스트 마스크(205)를 통한 이온 주입에 의해 드리프트 영역(203)에 인접한 영역으로 도입된다. 최종 디바이스에서, 이 P웰은 수평 DMOS의 바디로서 기능할 것이지만 게이트 형성에 선행하기 때문에, 트랜지스터의 게이트에 자체-정렬되지 않는다. 표면 근처에서 피크 농도를 갖고 깊이가 증가함에 따라 단조함수적으로 농도가 감소하는 종래의 확산 웰과 달리, P형 웰(206)은 고에너지 붕소 이온 주입에 의해, 바람직하게는 용량 및 에너지가 변하는 일련의 붕소 주입을 포함하는 붕소 연쇄 주입에 의해 형성된다. 상기 연쇄 주입은 임의의 수의 주입물을 포함할 수 있지만 단일 마스크를 통해 그리고 에피택시를 사용하지 않고 이온 주입에 의해 형성된 2개의 영역 - 표면층(PW1)과 서브표면층(PW1B) -에 의해 도면에서 그래픽 표시되어 있다. 바람직한 실시예에서, 상기 더 깊은 층은 표면 웰보다 더 높은 농도를 갖는다.
도 5c에서, N웰(207)은 트랜지스터의 드레인 저항을 감소시키고 드레인 내의 전기장을 추가로 성형하여 사전-애벌랜치 충격 이온화를 감소시키기 위해 N형 드리프트 영역(203C) 내부의 DMOS의 드레인 영역으로 도입된다. 고온 확산으로부터 불순물 재분포를 회피하기 위해, N웰(207)이 고에너지 인 이온 주입을 사용하여, 바람직하게는 용량과 에너지가 변하는 일련의 인 주입물을 포함하는 인 연속 주입물에 의해 형성된다. 상기 연쇄 주입물은 임의의 수의 주입물을 포함할 수 있지만 에피택시를 사용하지 않고 단일 마스크를 통한 이온 주입에 의해 형성된 2개의 영역 - 표면층(NW1)과 서브표면층(NW1B) -에 의해 도면에서 그래픽으로 표현된다. 바람직한 실시예에서 더 깊은 층은 표면 웰보다 더 높은 농도를 갖는다.
단면도는 5V CMOS를 위해 사용된 P-웰(PW1)과 N-웰(NW1)을 예로서 나타내는 제 1 P-웰(206)과 제 1 N-웰(207)을 도시하지만, 다른 전압 CMOS 예컨대 12V 또는 20V 디바이스를 위해 최적화된 PW2와 NW2와 같은 제 2 P-웰과 제 2 N-웰을 이용하는 것도 가능하다.
웰 형성 후에, 게이트 산화물층(209)이 성장되고, 폴리실리콘 층이 증착 및 패터닝되어 게이트(208)를 형성한다. 이 게이트는 바람직하게는 적절한 트랜지스터 동작을 보장하기 위해 P형 웰(206)의 일부와 드리프트 층(203)의 일부 위에 위치한다.
초저온 제조와 완전-모듈러 프로세스 아키텍처로의 집적 외에, N-채널 수평 DMOS(200)는 하위의 웰 표면 농도로부터 얻어진 저위 핫 캐리어에 대응하는 게이트 아래의 감소된 표면 전기장과; 벌크 내로 그리고 반도체 표면으로부터 멀리 애벌랜치 브레이크다운을 강제하는 P-웰(206)의 강하게-도핑된 더 깊은 부분으로부터 강화된 서브표면 전기장과; 및, 활성영역 위에 위치된 더 짧은 길이의 게이트(208)로부터 얻어진 개선된 이득과 더 낮은 온-저항을 포함하여, 종래 제조된 수평 DMOS에 대해서 다른 이점들을 제공하며, 상기 더 짧은 게이트는 연쇄-주입된 P-웰(206)의 거의 수직인 측벽 접합에 의해 가능하게 된다. 이와 대조하여, 확산 웰 DMOS는 고온 확산 웰의 더 큰 수평 크기를 커버하기 위해 더 긴 게이트를 필요로 한다.
비-가우시안 P-형 웰과 컨포멀 N-형 드리프트를 사용하는 드레인-중심 수평 수평 DMOS(220)의 한 예의 단면도가 도 6에 도시되어 있다. 상기 디바이스는 N-웰 드레인(235)을 갖는 필드 산화물층(222)과 합치하는 드리프트(223), N+ 드레인(236), 약하게 도핑된 확장부(230)를 갖는 N+ 소스(228), P+ 바디 접점(229), 게이트 산화물층(225) 위에 형성되고 위에는 규화물층(227)이 놓이는 폴리실리콘 게이트(226), 레벨간 유전체(ILD)(233), 접촉 배리어 금속(232)을 갖는 금속 상호접속층(231)을 포함한다. 활성 게이트의 에지부터 활성 N-웰(NW1)의 에지까지 측정된 드리프트 길이(LD1)는 제조 프로세스를 거의 변경하지 않고 디바이스의 브레이크다운 전압을 선택하도록 조정될 수 있다. 이 디바이스에서 DMOS 바디는 스트라이프 기하구조 또는 환형 기하구조를 포함하는 P-웰(224A, 224B)에 의해 형성되며 모든 수평 또는 몇몇 측면 상의 드레인을 수용한다. (주의: 여기서 사용된 용어 "환형"은 IC 칩에서 피처를 측면으로 둘러싸는 도핑 영역 또는 다른 구조를 지칭한다. 상기 환형 영역 또는 구조체는 원형, 정사각형, 직사각형, 다각형 또는 임의의 다른 형상일 수 있으며, 상기 환형 영역 또는 다른 구조체는 그것이 측면으로 둘러싸는 피처와 접촉하거나 하지 않을 수 있다.) P-웰은 상부(PW1)와 서브표면부(PW1B)에 의해 표시된 비-가우시안 또는 비-단조 프로파일을 포함하는 것으로 도시되고, 이 경우 바람직한 실시예에서 PW1B는 PW1보다 더 강하게 도핑되고, 대안의 실시예에서 P-웰(224A, 224B)은 용량(dose)과 에너지에서 상이한 일련의 연쇄적인 주입을 포함한다.
도 7은 컨포멀 N형 연쇄-주입된 웰을 포함하는 드리프트와 비-가우시안 P형 웰을 갖는 비-절연된 수평 DMOS(240)의 단면도를 도시한다. 상기 디바이스는 N+ 드레인(256)을 갖는 필드 산화물층(242)에 합치하는 드리프트(243), 약하게 도핑된 확장부(250)를 갖는 N+ 소스(248), P+ 바디 접점(249), 게이트 산화물층(245) 위에 형성되고 위에는 규화물층(247)을 갖는 폴리실리콘 게이트(246), ILD(253), 접촉 배리어 금속(252)을 갖는 금속 상호접속부(251)를 포함한다. 이 디바이스에서 DMOS 바디는 스트라이프 기하구조 또는 환형 기하구조를 포함하는 P-웰(244A, 244B)에 의해 형성되고, 모든 측면 또는 몇몇 측명 상의 드레인을 포함한다. P-웰(244A, 244B)의 각각은 상부(PW1)과 서브표면 부분(PW1B)에 의해 표시된 비-가우시안 또는 비-단조 프로파일을 포함하는 것으로 도시되고, 이 경우 바람직한 실시예에서 PW1B는 PW1보다 강하게 도핑되고, 대안의 실시예에서 P-웰(244A, 244B)은 용량과 에너지에서 상이한 일련의 연쇄 주입을 포함한다.
연쇄 주입된 N-웰로 구성된 드리프트(243)는 깊은 부분(NW1B)과 더 얕은 부분(NW1)을 포함한다. 더 얕은 부분(NW1)은 243B와 같은 활성영역에 위치된다. 243A와 같은 비-활성 영역은 깊은 부분(NW1B)만을 포함하며, 게이트 산화물층(245) 아래의 전기장을 증가시키지 않고 직렬 드레인 저항을 감소시킨다. 활성 게이트의 에지부터 활성 N-웰(NW1)의 에지까지 측정된 드리프트 길이(LD1)은 제조 프로세스를 거의 변경하지 않고 디바이스의 브레이크다운 전압을 선택하도록 조정될 수 있다. 일반적으로, 드리프트에서 더 높은 총 집적 전하는 저전압 드리프트-드레인 디바이스에서 바람직하다. 제 1 N-웰과 P-웰은 불순물 프로파일과 디바이스의 의도된 전압 범위에 따라서 변화하는 조합에서 제 2 N-웰과 P-웰에 의해 대체될 수 있다.
도 8은 활성영역에만(필드 산화물층 아래는 아님) 형성된 N-형 드리프트와 비-가우시안 P형 웰을 포함하는 비-절연된 수평 DMOS(260)의 단면도를 도시한다. 상기 디바이스는 드리프트(263), N-웰 드레인(265), N+ 드레인(276), 약하게 도핑된 확장부(270)를 갖는 N+ 소스(268), P+ 바디 접점(269),게이트 산화물층(265) 위에 형성되고 위에는 규화물층(267)을 갖는 폴리실리콘 게이트(266), ILD(273), 접촉 배리어 금속(272)을 갖는 금속 상호접속부(271)를 포함한다. 이 디바이스에서 DMOS 바디는 스트라이프 기하구조 또는 환형 기하구조를 포함하는 P-웰(264A, 264B)에 의해 형성되고, 모든 측면 또는 몇몇 측면 상의 드레인을 포함한다. P-웰은 상부(PW1)와 서브표면 부분(PW1B)에 의해 표시된 비-가우시안 또는 비-단조 프로파일을 포함하는 것으로 도시되고, 이 경우 바람직한 실시예에서 PW1B는 PW1보다 강하게 도핑되고, 대안의 실시예에서 P-웰(264A, 264B)은 용량과 에너지에서 상이한 일련의 연쇄 주입을 포함한다.
고에너지 주입된 드리프트층(ND)으로 구성된 드리프트(263)는 애벌랜치와 브레이크다운 특성을 위해 최적화된다. 다양한 용량과 에너지에 의한 다수의 주입이 조합되어 드리프트층(ND)을 형성한다. 게이트의 에지부터 N-웰(NW1)의 에지까지 측정된 드리프트 길이(LD1)는 제조 프로세스를 변경하지 않고 디바이스의 브레이크다운 전압을 선택하도록 조정될 수 있다. 일반적으로, 드리프트에서 더 높은 총 집적 전하는 저전압 드리프트-드레인 디바이스에서 바람직하다. 제 1 N-웰 과 P-웰은 불순물 프로파일과 디바이스의 의도된 전압 범위에 따라 변화하는 조합에서 제 2 N-웰과 P-웰에 의해 대체될 수 있다.
소스 금속 상호접속부(271A, 271C)는 게이트(266)를 위를 넘어서 확장하여 드리프트(263)의 일부와 중첩하는 것으로 도시되어 있다. 이 선택적인 레이아웃은 상기 소스 금속이 게이트의 종단 부근에서 폭주하는 전기장을 감소시키는 필드 플레이트로서 작용하도록 허용하며, 이에 의해 DMOS(260)의 브레이크다운 전압을 증가시킨다. 주목할 것은 이 레이아웃은 선택적이고 본 명세서에서 모든 다른 DMOS 디바이스에도 적용될 수 있다는 것이다.
도 9는 균일한 N-형 연쇄-주입된 웰을 포함하는 드리프트 영역과 비-가우시안 P형 웰을 갖는 비-절연 수평 DMOS(280)의 단면도를 도시한다. 상기 디바이스는 활성영역에만(필드 산화물층 아래는 아님) 형성된 연쇄-주입된 N-웰(283), N+ 드레인(296), 약하게 도핑된 확장부(290)를 갖는 N+ 소스(288), P+ 바디 접점(289), 게이트 산화물층(285) 위에 형성되고 위에는 규화물층(287)이 있는 폴리실리콘 게이트(286), 접촉 배리어 금속(292)을 갖는 금속 상호접속부(291)를 포함하는 드리프트를 이용한다. 이 디바이스에서 DMOS 바디는 스트라이프 기하구조 또는 환형 기하구조를 포함하는 P-웰(284A, 284B)에 의해 형성되고, 모든 측면 또는 몇몇 측면 상의 드레인을 수용한다. P-웰(284A, 284B)의 각각은 상부(PW1)와 서브표면 부분(PW1B)에 의해 표시된 비-가우시안 또는 비-단조 프로파일을 포함하는 것으로 도시되고, 이 경우 바람직한 실시예에서 PW1B는 PW1보다 강하게 도핑되고, 대안의 실시예에서 P-웰(284A, 284B)은 용량과 에너지에서 상이한 일련의 연쇄 주입을 포함한다.
연쇄-주입된 N-웰(283)로 구성된 드리프트는 상부(NW1)와 서브표면 부분(NW1B)에 의해 표시된 비-가우시안 또는 비-단조 프로파일을 포함하고, 이 경우 바람직한 실시예에서 NW1B는 NW1보다 강하게 도핑되고, 대안의 실시예에서 N-웰(283)은 용량과 에너지에서 상이한 일련의 연쇄 주입을 사용하여 구성된 연쇄-주입물을 포함한다.
게이트(286)의 에지부터 N+ 드레인(296)의 에지까지 측정된 드리프트 길이(LD1)는 제조 프로세스를 거의 변경하지 않고 디바이스의 브레이크다운 전압을 선택하도록 조정될 수 있다. 일반적으로 드리프트에서 더 높은 총 집적 전하는 저전압 드리프트-드레인 디바이스에서 바람직하다. 제 1 N-웰 및 P-웰은 불순물 프로파일과 상기 디바이스의 의도된 전압 범위에 따라서 변화하는 조합에서 제 2 N-웰과 P-웰에 의해 대체될 수 있다.
도 9에서, N+ 소스(288)는 P+ 바디 접점(289)로부터 분리된 것으로 도시되어 있으며, 소스 금속 상호접속부(291B)는 바디 금속 상호접속부(291A)로부터 분리된 것으로 도시되어 있다. 이 선택적인 레이아웃은 소스 전압이 소스-바디 브레이크다운 전압(보통 수 볼트)의 한계 내에서 바디 전압 위로 부동하도록 허용하며 DMOS(280)를 통해 흐르는 전류의 감지를 가능하게 하는데 사용될 수 있다. 주목할 것은 이 레이아웃이 선택적이고 본 명세서에서 다른 모든 DMOS 디바이스에도 적용될 수 있다는 것이다.
주목할 것은 도 6-9에 도시된 다수의 피처들이 단지 설명을 위한 것이며, 이들 구조에 대한 수정이 본 발명의 범위 내에 있다는 것이다. 예컨대 도 6의 약하게 도핑된 소스 확장부(230)는 LDMOS 디바이스의 동작에 필수적인 것은 아니며, 이 영역이 더 강하게 도핑된 소스 확장부에 의해 대체되는 대안의 실시예는 실제로 더 나은 온-상태 특성을 제공할 것이다. 이 예에서 단지 싱글 레벨 금속 상호접속부가 도시되어 있지만, 바람직한 실시예는 물론 DMOS의 온-저항을 낮추는 추가적인 레벨의 금속화를 포함할 것이며 또한 게이트를 위한 내부 버스와 소스 및/또는 드레인 필드 플레이트 등을 형성할 수 있다. 상기 금속화층은 ILD층 내로 확장하는 것으로 도시되어 있지만, 다른 바람직한 실시예는, ILD층의 접촉 홀을 채우기 위한 금속 플러그(예컨대, 텅스텐)와 ILD층 위의 평평한 금속화층을 사용할 것이다. 필드 산화물층은 LOCOS를 포함하는 것으로 도시되어 있지만, 증착 또는 성장 및 에칭된 산화물, 오목한 산화물(recessed oxide), 및 비-산화물 유전체 재료와 같은 대안의 구조물이 사용될 수도 있다.
도 10a-10d는 제너 다이오드 클램프를 갖는 전술한 수평 DMOS의 변형을 도시한다. 이것은 더 강한 애벌랜치-견고한 디바이스를 생성하지만, 브레이크다운 전압은 클램프의 존재로 인해 감소된다. 증가된 변동은 MOS 게이트로부터 멀리 드레인 아래 벌크 실리콘으로 애벌랜치를 강제한 결과이다.
도 10a의 수평 DMOS(300)에서, 예컨대, 제너 클램프는 N+ 드레인(311) 아래에 위치된 P-웰(319)을 포함한다. 동일한 P-웰 주입 단계가 P-웰(319, 302) 및 수평 DMOS(300)의 비-가우시안 바디를 형성하는데 사용될 수 있다. 대안으로, 상이한 P-웰 주입 단계가 P-웰(319, 302)을 형성하는데 사용될 수 있다. 도시된 P-웰(319, 302)은 상부(PW1)와 서브표면 부분(PW1B)에 의해 표시된 비-가우시안 또는 비-단조의 프로파일을 포함할 수 있다. 바람직한 실시예에서 PW1B는 PW1보다 더 강하게 도핑되고, 대안의 실시예에서 용량과 에너지에 있어서 상이한 연쇄-주입된 다수 주입물을 포함한다. 이 디바이스에서 드레인 확장부는 12V NMOS 디바이스에서 사용될 수도 있는 얕은 N-드리프트(310)를 포함한다. 상기 디바이스의 나머지 요소는 전술한 수평 DMOS와 유사하며, 이것은 N+ 소스(304), P+ 바디 접점(303), 게이트 산화물층(307), 폴리 게이트(308), 규화물층(309), 측벽 스페이서(306), N- 소스 확장부(305), ILD(315), 배리어 금속(312), 및 금속 상호접속부(313)를 포함한다.
도 8의 전압 클램프된 DMOS(260) 버젼과 유사한 고에너지 주입된 드리프트(330)과 P-웰 클램프(334)를 갖는 애벌랜치 클램프된 수평 DMOS(320)가 도 10b에 도시되어 있다.
도 10c에는 도 6의 전압 클램프된 DMOS(220)의 버젼과 유사한 컨포멀 고에너지 주입된 드리프트(350)과 P-웰 클램프(342B)를 갖는 애벌랜치 클램프된 수평 DMOS(340)가 도시되어 있다.
도 10d에는 도 7의 전압 클램프된 DMOS(240)의 버젼과 유사한 P-웰 클램프(362B)를 갖는 드리프트로서 연쇄-주입된 N-웰(370A)을 사용하는 또하나의 애벌랜치 클램프된 수평 DMOS(340)가 도시되어 있다.
도 10a-10d의 디바이스는 도면의 우측에 디바이스의 중심선을 두고 대칭으로 도시되어 있음을 주목해야 한다. 그러나 반드시 그럴 필요는 없다.
드레인 전압 클램핑은 P-웰보다 더 얕은 P-형 영역을 사용하여 달성될 수도 있다. 예컨대, 도 11a의 수평 DMOS(380)에서, 상기 제너 클램프는 N+ 드레인(393) 아래에 위치한 P-베이스 또는 P-바디(394)를 포함한다. P-웰(382)은 수평 DMOS(380)의 바디를 형성하고, 이것은 상부(PW1)와 서브표면 부분(PW1B)에 의해 표시된 비-가우시안 또는 비-단조 프로파일을 포함한다. 바람직한 실시예에서, PW1B는 PW1보다 더 강하게 도핑되고, 대안의 실시예에서 용량과 에너지에 있어서 상이한 연쇄-주입된 다수의 주입물을 포함한다. 이 디바이스에서 드레인 확장부는 12V NMOS 디바이스에서도 사용될 수 있는 얕은 N-드리프트 영역(392)을 포함한다. 디바이스의 나머지 요소들은 전술한 수평 DMOS 디바이스의 요소들과 유사하며, N+ 소스(384), P+ 바디 접점(383), 게이트 산화물층(387), 게이트(388), 규화물층(389), 측벽 스페이서(386), N- 소스 확장부(385), ILD(391), 배리어 금속(396), 및 금속 상호접속부(395)를 포함한다.
도 11b의 서브회로도(400)는 집적된 수평 DMOS 전압 클램핑의 개념을 개략적으로 도시하며, 여기서 NMOS(401)는 N-채널 DMOS를 도시하고, 다이오드(402)는 클램프되지 않은 트랜지스터의 BVDSS를 나타내고, 제너 다이오드(403)는 집적된 드레인 전압 클램프를 도시한다.
도 11c는 전압 클램프된 수평 DMOS의 ID-VDS 특성을 도시한다. 곡선(412, 413, 414, 415)은 게이트 드라이브의 증가에 대응하여 증가하는 드레인 전류를 나타낸다. 더 높은 전류에서 최대 유지 전압(BVCER)은 곡선(416)에 의해 도시되며, 사실상 게이트 드라이브에 독립적이다. 이 전압은 곡선(411)에 의해 도시된 오프-상태 브레이크다운(BVDSS)보다 사실상 더 낮다. BVDSS 브레이크다운(411)으로부터 하위의 BVCER 값(416)으로의 스냅백은 과도한 전류와 디바이스 손상을 초래할 수 있다. 스냅백을 절대적으로 회피하기 위해, 곡선(418)으로 도시된 제너 브레이크다운 전압(BVZ2)은 BVCER(416) 아래로 설정되어야 한다. 이 정도의 전압 클램핑은 전압 클램프된 수평 DMOS의 동작 전압 범위를 지나치게 제한한다. 주목할 것은 곡선(413)은 상당한 음의 저항을 보여주지만 스냅백을 야기하기 위해서는 특정 전류 레벨(ID1)을 요구하며, BVDSS보다 낮고 BVCER보다 높은 곡선(417)으로 도시된 클램프 전압(BVZ1)은 상기 동작 전압 범위를 크게 제한하지 않고 견고한 동작을 달성하는데 충분할 것이다.
도 11d는 단순화된 단면도(430)이며 드레인 전압 클램프의 클램핑 동작과 등전위선(438)에 대한 그것의 효과를 도시한다. 이 디바이스에서, N+ 드레인(439)에 인가된 전압은 N- 드리프트(440)를 공핍시켜 전압이 0, V1, V2, V3로 증가하면서 허용 등전위선(438)을 드리프트 영역(435)을 가로질러 확산시키며, 이에 의해 게이트 산화물층(432)과 게이트(433) 근처에서 낮은 전기장을 유지한다. P형 층(437)의 동작은 드레인(439) 아래의 전기장을 증가시켜, 등전위선(438)을 조밀하게 하고 게이트(433)에서 멀리 떨어진 이 영역에서 브레이크다운을 강제하는 것이다.
요약하면, 여기서 설명된 드레인 전압 클램프 방법은 브레이크다운 위치를 게이트로부터 멀리 이동시킴으로써 수평 DMOS 애벌랜치 성능을 개선하며, 디바이스 브레이크다운을 감소시켜 EOS에 취약한 디바이스의 생존율을 개선한다.
비-절연된 확장-드레인 MOS
상기 드레인 애벌랜치 클램프 개념은 약하게 도핑된 드레인(LDD: lightly-doped-drain) 드레인-확장된 MOS 트랜지스터를 포함하는 수평 DMOS 외의 디바이스에도 적용될 수 있다. 이런 디바이스에서, 드레인 확장부 또는 "드리프트"의 길이(LD)는 일반적으로 게이트의 측벽 스페이서보다 길며, 보통 길이가 1/2 마이크로미터에서 수십 마이크로미터이다. 더 강하게 도핑된 웰 또는 바디가 게이트 아래에서 확장하는 소스를 둘러싸는 수평 DMOS와 달리, 비-DMOS 디바이스는 적어도 활성 영역 내에서 측면으로 균일한 웰 농도를 이용한다. 여기서 설명된 디바이스에서 P-웰과 N-웰 도핑 프로파일은 주입된 대로이며, 오랜 고온 확산을 요구하는 종래의 수단을 통해 생성되지 않는다. 그러므로 디바이스에서 수직 불순물 프로파일 - 즉 웨이퍼 표면에 수직임 -은 온-상태 전도와 오프-상태 차단 특성 모두를 최적화하는데 사용된 비-가우시안 및 비-단조(monotonic) 프로파일을 포함할 수 있다.
이 섹션에서, 타이틀 "비-절연된"은 디바이스 내에 고에너지 주입된 DN층 - 하나 이상의 디바이스 아래에서 플로어 절연을 형성하는데 사용된 전용 주입물 -의 부존재를 말한다. DN 주입층이 없으면, 어느 P-웰이나 P형 기판에 전기적으로 단락되며, 모든 비-절연된 NMOS 트랜지스터의 바디 또는 채널이 반드시 접지되는 것을 의미한다. 한편 P-채널 디바이스는 N-웰에 형성되고 DN층에 대한 필요없이 자연스럽게 자체-절연된다. 그러나 N-웰의 서브표면 부분은 보통 DN층만큼 강하게 도핑되지 않기 때문에, (P형 드레인이 N-웰에 대해 순방향 바이어스 된 경우) 기생 PNP 전도에 의해 생성된 기판 전류를 차단하는 N-웰의 능력은 DN층이 PMOS N-웰을 둘러싼 것만큼 좋지 않다.
도 12는 비-절연된 확장-드레인 PMOS(450)의 단면도를 도시한다. 도시된 디바이스는 드레인-중심으로 대칭이며 - P+ 드레인(463)이 도시된 바와 같이 양쪽에서 게이트(458)(규화물층(459)을 포함), 소스(454), 및 N+ 웰-접점(453)에 의해 둘러싸여 있음을 의미한다. 상기 디바이스는 스트라이프 기하구조를 사용하여 구성되거나 완전히-둘러싸인 직사각형 또는 다각형 형상을 구성할 수 있다. 게이트 산화물층(457)은 제 1 박막 게이트 산화물층 또는 고전압 디바이스를 위한 후막 게이트 산화물층을 포함할 수 있다. 자체-정렬된 P- 드리프트층(462)의 드리프트 길이(LD1)는 측벽 스페이서(460)에 의해서가 아니라 게이트(458)에서 P+ 드레인(463)까지의 거리에 의해 결정된다. 측벽 스페이서(460)의 존재의 결과로서, 약하게 도핑된 소스 영역(455)이 형성된다. 이 영역은 저전압 PMOS 디바이스와 양립가능한 기존 Ldd 주입물을 사용하여 주입되거나, 또는 PMOS(450)를 위해 최적화된 전용 주입물을 사용할 수 있다. ILD(461)를 통한 접촉이 아래에 배리어 금속(464)을 갖는 금속 상호접속부(465)를 사용하여 이루어진다.
도시된 바와 같이, N-웰(452A, 452B)은 비-가우시안 또는 비-단조의 프로파일을 포함하며, 상부(NW1)와 서브표면 부분(NW1B)으로 표시된다. 바람직한 실시예에서, NW1B는 NW1보다 더 강하게 도핑되고, 대안의 실시예에서 N-웰(452A, 452B0은 용량과 에너지에 있어서 상이한 일련의 연쇄 주입물을 포함한다. N-웰(452A, 452B)은 필드 산화물층(456) 이후에 형성되기 때문에, 상기 필드 산화물 아래의 그 접합 깊이는 영역(452B)에 의해 도시된 바와 같이 더 얕고, 영역(452B)는 사실상 N-웰의 매립 부분(NW1B)만을 포함한다. 매립 부분(NW2B)을 갖는 제 2 웰(NW2)은 제 1 N-웰을 대체하기 위해 사용될 수 있다.
드레인 확장부 또는 드리프트 영역(462)은 바람직하게는 게이트(458)와 필드 산화물층(456) 이후에 형성된 얇은 주입물을 포함하며, 따라서 이들 층에 완전히 자체-정렬된다. 도시된 바와 같이, 드리프트 영역(462)은 게이트(458)에 의해 둘러싸이며 필드 산화물층(456)과 접촉하거나 인접하지 않는다.
P-바디 주입물, P-베이스 주입물 또는 또 다른 전용 주입물 중 하나를 포함하는 선택적인 PB층(466)은 P+ 드레인(463) 둘레에 주입되어 농도를 차등화하여 드레인을 둘러싸는 표면 전기장을 감소시킨다. 표면 전기장을 감소시키는 외에, 서브표면 애벌랜치를 통해 드레인 브레이크다운을 낮춤으로써 트랜지스터의 애벌랜치-견고성을 개선할 수도 있다. PMOS(450)에서, 이 벌크 애벌랜치는 다이오드(469), P+ 드레인(463)을 포함하는 전압 클램프, PB층(466), 및 N-웰(452A)로서 도식적으로 표현된다.
도 13은 PMOS(450)와 유사한 비-절연된 확장-드레인 NMOS(470)의 단면도를 도시한다. 도시된 NMOS(470)는 드레인을 중심으로 대칭이며; 이것은 N+ 드레인(483)이 양쪽에서 게이트(478)(규화물층(479) 포함), 소스(474), 및 N+ 웰-접점(473)에 의해 둘러싸이는 것을 의미한다. 상기 디바이스는 스트라이프 기하구조를 사용하여 구성되거나 또는 완전히 둘러싸인 직사각형 또는 다각형 형상을 구성할 수 있다. 게이트 산화물(477)은 고전압 디바이스를 위한 후막 게이트 산화물층이나 제 1 박막 게이트 산화물층을 포함할 수 있다. 자체-정렬된 N-드리프트 영역(482)의 길이(LD1)은 측벽 스페이서(480)에 의해서가 아니라 게이트(478)와 N+ 드레인(483)의 거리에 의해 결정된다. 측벽 스페이서(480)의 존재의 결과로서, 약하게 도핑된 소스 영역(475)이 형성된다. 약-도핑된 소스 영역(475)은 저전압 NMOS 디바이스와 양립 가능한 기존 Ldd 주입물을 사용하여 주입되거나, 또는 NMOS(470)를 위해 최적화된 전용 주입물을 사용할 수 있다. ILD(481)를 통한 접촉이 아래에 배리어 금속(484)을 갖는 금속 상호접속부(485)를 사용하여 이루어진다.
도시된 바와 같이, P-웰(472A, 472B)은 비-가우시안 또는 비-단조의 프로파일을 포함하며, 상부(PW1)와 서브표면 부분(PW1B)에 의해 표시된다. 바람직한 실시예에서 PW1B는 PW1보다 더 강하게 도핑되고, 대안의 실시예에서 P-웰(472A, 472B)은 용량과 에너지에 있어서 상이한 일련의 연쇄 주입물을 포함한다. P-웰(472A, 472B)는 필드 산화물층(476) 이후에 형성되기 때문에, 필드 산화물층(476) 아래의 그 접합 깊이는 영역(472B)에서와 같이 얇고 사실상 P-웰의 매립 부분(PW1B)만을 포함할 수 있다. 매립 부분(PW1B)을 갖는 제 2 웰(PW2)이 제 1 P-웰을 대체하기 위해 사용될 수 있다.
드레인 확장부 또는 드리프트 영역(482)은 바람직하게는 게이트(478)와 필드 산화물층(476) 이후에 형성되는 얇은 주입물을 포함하며, 따라서 이들 층에 완전히 자체-정렬된다. 도시된 디바이스에서 드리프트 영역(482)은 게이트(478)에 의해 둘러싸이고 필드 산화물층(476)에 접촉하거나 인접하지 않는다.
N-바디 주입물, N-베이스 주입물 또는 또 다른 전용 주입물 중 하나를 포함하는 선택적인 NB층(486)이 N+ 드레인(483) 주위에 주입되어 농도를 차등화함으로써 드레인 주변의 표면 전기장을 감소시킨다. 표면 전기장을 감소시키는 외에, 서브표면 애벌랜치를 통해 드레인 브레이크다운을 낮춤으로써 트랜지스터의 애벌랜치-견고성을 개선할 수도 있다.
비-절연 드레인 확장된 PMOS(450)와 NMOS(470)는 디바이스 내로 변경될 수 있으며 여기서 드레인은 모든 측면에서 게이트에 의해 둘러싸이지 않는다. 도 14는 PMOS(500A)와 NMOS(500B)를 포함하는 비대칭 확장된-드레인 CMOS 디바이스의 개략적인 단면도를 도시하며, 여기서 드레인 확장부는 한 측면에서 게이트에 인접하고 하나 이상의 다른 측면에서 필드 산화물과 인접한다.
상기 비대칭 드리프트 PMOS(500A)는 N-웰(502)에 형성되고 한쪽에 P+ 드레인과 게이트(511A) 사이에 길이 LDP1의 P- 드리프트 영역(507A)이 개재된 P+ 드레인(505B)을 포함한다. 길이가 LDP2인 제 2 P- 드리프트 영역(507B)이 드레인(505B)과 필드 산화물층(516) 사이에 위치된다. 드리프트 영역(507A, 507B) 및 소스 확장부(506)는 전술한 프로세스 흐름의 PLDD2와 같은 동일한 주입 단계를 사용하여 형성되거나, 그것들은 그것들의 특이한 기능에 대해 개별적으로 최적화된 별도의 주입물일 수 있다. 드리프트 영역(507A, 507B)의 LDP1과 LDP2 역시 그것들의 기능에 대해 개별적으로 최적화될 수 있다. 예를 들면, 507B의 길이와 저항성은 PMOS(500A)의 BV를 결정하는데 중요하지만, 디바이스의 온-상태 성능이나 핫-캐리어 신뢰성(HCI)에 영향을 주지 않는 반면, 드리프트 영역(507A)의 도핑과 길이는 BV, 온-저항, 및 HCI와 관계가 있다.
마찬가지로, 비대칭 드리프트 NMOS(500B)는 P-웰(503)에 형성되고 한쪽에 N+ 드레인과 게이트(511B) 사이에 길이 LDN1의 N- 드리프트 영역(509A)이 개재된 N+ 드레인(504B)을 포함한다. 길이가 LDN2인 제 2 N- 드리프트 영역(509B)가 드레인(504B)와 필드 산화물층(516) 사이에 개재된다. 드리프트 영역(509A, 509B) 및 소스 확장부(508)는 전술한 플로우의 NLDD2와 같은 공통의 주입 단계를 사용하여 형성될 수 있으며, 그것들은 각각의 특이한 기능에 대해 개별적으로 최적화된 별도의 주입 단계에 의해 형성되거나, 드리프트 영역(509A, 509B)의 LDN2와 LDN1 역시 그것들의 기능에 대해 개별적으로 최적화될 수 있다. 예를 들면, 드리프트 영역(509B)의 길이와 저항성은 NMOS의 BV를 결정하는데 있어서 중요하지만, 디바이스의 온-상태 성능이나 핫-캐리어 신뢰성(HCI)에 영향을 주지 않는 반면, 509A의 도핑과 길이는 BV, 온-저항, 및 HCI와 관계가 있다. 일 실시예에서, 드리프트 영역(509B)의 BV는 브레이크다운이 항상 게이트(511B)로부터 떨어져 발생하도록 드리프트 영역(509A)의 BV보다 의도적으로 낮게 만들어진다.
바람직한 실시예에서, 소스 확장부(508)는 NMOS의 소스에서 채널까지 낮은 저항을 제공하기 위해 강하게 도핑되지만, 드리프트 영역(509A)은 드레인 브레이크다운 전압을 지지하고 양호한 HCI를 제공하도록 최적화된 다른 도핑 프로파일을 갖는다. 또 다른 실시예에서, 드리프트 영역(509A)은 온-저항과 HCI 사이에 더 나은 절충을 위한 차등화된 드리프트 영역 도핑을 제공하기 위해 N+ 드레인 영역 근처에 더 높은 도핑을 갖는 제 2 영역을 포함한다. 드리프트 영역(509A)은 대부분의 전류가 민감성 게이트 산화물-실리콘 인터페이스로부터 더 멀리 흐르도록 허용함으로써 HCI를 향상시키는 역행 프로파일을 제공하기 위해 더 높은 에너지로 주입될 수도 있다.
PMOS(500A)와 NMOS(500B)의 구성과 제조는 다른점에서 도 12 및 13의 PMOS 및 NMOS 디바이스와 유사하다. P+ 주입은 PMOS(500A)에 소스(505A)와 드레인(505B)을 형성하고 NMOS(500B)에 P-웰 접점(505C)을 형성한다. 반대로, N+ 주입은 NMOS(500B)에 소스(504C)와 드레인(504B)을 형성하고 PMOS(500A)에 N-웰 접점(504A)을 형성한다. PMOS(500A)와 NMOS(500B)의 게이트 산화물(510A, 510B)은 동일하거나 또는 개별적으로 최적화될 수 있다.
도 12와 13에 도시된 PB층(466) 및 NB층(486)은 PMOS(500A)와 NMOS(500B)에도 사용될 수 있다. 대안으로 더 깊은 주입이 드레인 아래 벌크 실리콘 내로 브레이크다운을 강제하기 위해 사용되는 것이 가능하다. PMOS(500A)에서, 선택적인 N형 영역(498)이 마스킹되고 N-웰(502) 내로 주입되어 국지적으로 농도를 증가시키고 P+ 드레인(505B)와 N-웰(502) 사이에 형성된 접합의 브레이크다운을 저하시키는 것이 가능하다. 마찬가지로, NMOS(500B)에서, P형 영역(499)이 마스킹되고 P-웰(503) 내로 주입되어 국지적으로 농도를 증가시키고 N+ 드레인(504B)와 P-웰(503) 사이에 형성된 접합의 브레이크다운을 저하시킬 수 있다.
수평 트렌치 DMOS
실리콘 표면 위에 위치하여 실리콘 표면에 연접하는 게이트 아래에 MOS 채널을 형성하는 게이트를 갖는 전술한 "평평한" MOS 및 DMOS 트랜지스터와 비교하여, 수평 트렌치 게이트 DMOS 트랜지스터(LTDMOS)는 웨이퍼 표면에 평행하지 않고 수직인 에칭된 트렌치의 측면의 수직 아래 채널 전류를 제어하기 위해 트렌치 게이트를 이용한다. 채널 전류가 전체 기판을 통해 수직으로 흘러 후면 외부로 나가는 수직 트렌치 DMOS와 달리, LTDMOS는 전류가 웨이퍼의 상부 표면의 드레인 접점으로 역류하기 전에 그 수직 채널 전류를 드레인 내로 측면으로 방향을 조정한다. LTDMOS는 종래의 평평한 MOS 트랜지스터보다 훨씬 더 3차원적이다. 트렌치 게이트 구조는 평평한 게이트 디바이스보다 제조하기에 더 어렵지만 디바이스의 전기적 특성에 분명한 이점을 제공한다.
0.4 마이크로미터 이하의 트렌치 개구를 사용하면, 게이트는 종래의 MOS 트랜지스터, 특히 0.5~0.6 마이크로미터 게이트 길이를 요구하는 5 볼트 디바이스; 보통 0.8 마이크로미터 이상을 요구하는 12 볼트 디바이스; 4 마이크로미터까지 훨씬 긴 게이트 길이를 요구하는 20 볼트 이상의 디바이스보다 적은 표면적을 소비한다. 따라서 공간 절약은 트렌체 게이트의 단순한 편익이다.
LTDMOS의 또 다른 편익은 고온 처리 또는 긴 확산의 필요 없이 박스-형상의 다른 비-가우시안 및/또는 비-단조의 불순물 프로파일을 생성하기 위해, 상이한 용량과 에너지의 일련의 연쇄 주입물을 사용하여 완전히 자체-정렬된 게이트를 형성하는 능력이다. 이 고유한 불순물 프로파일은 채널 내로 공핍 확산을 감소시키고, 쇼트(short) 채널 효과를 억제하고, 펀치-스루(punch-through) 채널 누설 및 브레이크다운을 차단하고, 및 스레쉬홀드(threshold) 가변성을 제한하는 것을 지원하기 위해 조정될 수 있다.
종래 구성된 수평 DMOS에 비교하여, 여기서 설명된 LTDMOS의 수직 주입은 간단하고 편리하며, 고온 확산의 필요 없이 전체 DMOS 바디를 주입하는데 단지 몇초만 걸린다. 이 방법은 도 3c의 DMOS 디바이스(105)에 의해 또는 도 3d의 수평 DMOS(110)의 색다른 틸트 주입에 의해 필요한 12~24 시간의 고온 확산과 현저히 대비되며, 게이트 방향과 디바이스의 방향상 불일치를 회피하기 위해 주입 동안에 정밀한 웨이퍼 회전을 요구한다. 또한 도 3g의 종래의 DMOS 디바이스(120)와 달리, 본 발명의 LTDMOS는 게이트에 완전히 자체-정렬되며, 브레이크다운과 충격 이온화를 더욱 일관성있고 재생 가능하게 한다.
LTDMOS의 3차원 구조의 또 다른 이점은 높은 전기장의 영역과 높은 전류밀도의 영역을 분리하고, 이에 의해 도 2b의 디바이스의 원하지 않은 드리프트 전도성 모듈레이션 효과와 충격 이온화를 억제하는 능력이다. 상기 디바이스는 게이트 산화물이 아주 낮은 전기장에 영향을 받도록 설계될 수도 있다. 예컨대, 디바이스가 애벌랜치 브레이크다운 상태에 있을 때에도 게이트가 2 볼트 정도만 지원해야 하는 경우이다. 게이트에 걸치는 낮은 전기장은 더 얕은 게이트 산화물층이 디바이스 구성에서 사용될 수 있도록 허용하며, 고전압 디바이스에 대해서도 낮은 온-저항을 유지하고 게이트 전압 구동 요구사항을 감소시킨다.
LTDMOS는 드레인 내에 바디 영역을 포함하고, 바디 내에 소스를 포함하기 때문에, 접지된 기판에 바디를 반드시 단락시키지 않고 바디 전체에 걸쳐 균일하게 소스 바디 단락을 이용하는 것이 편리하다. "로컬" 바디 접촉을 제공하는 능력은 소스-바디 션트 저항(RSB)을 감소시키고 이에 의해 도 2a에서 디바이스를 괴롭히는 스냅백 현상을 효과적으로 억제하거나 제거할 수도 있다.
또 다른 이점은 초저온-프로세싱을 사용함으로써, LTDMOS 제조는 통합된 프로세스에서 다른 바이폴라와 CMOS 디바이스의 통합에 영향을 미치거나 달리 영향을 주지 않고, 디바이스의 포함 및 배제와 모듈러 형식에서 대응하는 프로세스 단계를 지지한다는 것이다. 초저온 프로세싱에 있어서 제조는 소직경 웨이퍼에 한정되지 않는다.
도 15a~15c는 본 발명에 따른 LTDMOS의 초저온 제조에서 몇 개의 주요 단계를 도시한다. 도 15a를 참조하면, LTDMOS의 제조는 기판(551)에 폴리실리콘 게이트(554)와 게이트 산화물(553)을 갖는 트렌치 게이트(552)를 생성하기 위해 에칭, 산화, 폴리실리콘 증착, 및 평탄화 단계로 시작한다. 그 다음에 깊은 드리프트(ND) 영역(555)이 트렌치(552)의 바닥의 깊이에 보통 가까운 깊이까지 높은 에너지 또는 연쇄 주입에 의해 도입되지만, 더 얕거나 더 깊은 깊이도 가능하다. 예컨대, 트렌치(552)보다 더 깊은 ND 영역을 형성하는 것은 상위측 스위치 애플리케이션에서 사용된 수평 트렌치 DMOS에서 게이트 전기장을 더욱 감소시키는데 사용될 수 있다.
도 15b에서, 상기 프로세스는 바람직하게는 변화하는 붕소 주입 에너지 및 용량의 연쇄 주입을 사용하고, 패턴이 형성된 포토레지스트(556)에 의해 선택적으로 마스킹된 주입된 대로의 P형 바디(559)를 형성하는 것을 추가로 포함한다. 바디 주입은 이상적으로 적어도 하위 부분(NW1B)과 상위 부분(NW1)을 포함하는 연쇄-주입된 비-가우시안 N-웰을 포함하는 선택적인 N-웰(557)의 형성을 선행하거나 후속해도 좋으며, 여기서 바람직한 실시예에서 하위 부분(NW1B)은 특히 동일한 N-웰이 트렌치 수평 DMOS(550)과 연접하여 제조된 다른 디바이스에 구조적 전기적 요소로서 포함된다면 상위 부분보다 더 강하게 도핑된다. 제 2 N-웰은 예컨대 제 2 N-웰이 제 1 N-웰보다 더 높은 평균 도핑을 갖는다면 필요에 따라 제 1 N-웰을 대신해도 좋다.
P형 바디(559)의 존재는 드리프트 영역(555)을 2개의 영역, 즉 바디(559) 아래에 죄어진 영역(555A)과 P형 바디층에 의해 죄어지지 않은 영역(555B)로 분할된다. 도 15c에 도시된 바와 같이, N+ 소스 영역(560A, 560B)과 드레인 접점(560C)을 형성하기 위해 주입이 사용된다. P+ 바디 접점(561A, 561B)을 형성하기 위해 또하나의 주입이 사용된다. 전류(I)는 트렌치(552)의 측면 아래로 수직 경로와 죄어진 드리프트 영역(555A)을 통한 측면 전도 경로 따라 흐르고, 그 다음에 죄어지지 않은 드리프트 영역(555B)으로의 확산되며 궁극적으로 N+ 드레인 접점(560C)에 의해 수집된다. 선택적인 N-웰(557)은 온-저항을 감소시키는데 도움을 줄 것이다.
도 16a 및 16b는 비-컨포멀의, 깊은 N형 드리프트 영역(582)을 포함하는 수평 트렌치 DMOS(580)의 가능한 한가지 구조를 도시한다. 도 16a는 N+ 소스(587B)에 의해 둘러싸인 게이트 산화물(584)과 트렌치 게이트 폴리실리콘(585), P+ 바디 접점(586B), 연쇄 주입된 P형 바디(583), ND 영역(582), N+ 드레인 접점(587A), 기판 접점(586A), ILD(590), 배리어 금속(588), 및 상호접속 금속(589)을 포함하는 게이트-중심 설계의 단면도를 도시한다.
트레치 게이트의 바닥을 제외하고, 전체 게이트 및 드레인 구조는 P-바디에 의해 죄어지지 않은 부분(582A)와 P형 바디(582B)에 의해 죄어진 부분(582B)을 포함하는 주입된 드리프트 영역(582)에 의해 수직 및 수평에서 내부에 수용되어 있다. 게이트 폴리실리콘(585)의 에지로부터 P-바디 영역(583)의 에지까지 확장하는 죄어진 부분(582B)은 길이 LJ(JFET-형 영역을 표시함)를 가지며, P-바디(583)의 에지로부터 선택적인 N-웰 드레인(591)의 에지까지는 드리프트 길이 LD1으로 정의된다. 이 드리프트 영역 길이(LJ, LD1) 중 어느 하나 또는 모두를 증가시키면 LTDMOS(580)의 BV를 증가시키지만 그 온-저항도 증가시킨다.
N-웰 영역(591)과 P 기판(581) 사이의 LTDMOS(580)의 외측 종단은 길이 LD2의 ND 영역(582A)의 확장부와 P+ 기판 접점(586A)에 의해 경계지워진 길이 LD3의 기판 영역을 포함한다. 외측 종단의 길이는 LD1 도핑과 길이처럼 디바이스 전도 특성에 영향을 주지 않는다. 전체 디바이스는 에피택시 필요 없이 P 기판(581)에 형성된다.
도 16b는 P+ 기판 링(602A)을 포함하는 LTDMOS(580)의 평면도를 도시하며, ND 영역(601), 선택적인 N-웰 영역(604A, 604B), N+ 드레인 접점(605A, 605B), 접점 윈도우(607)에 의해 접촉된 트렌치 폴리(608)와 트렌치(609)를 구비한 P+ 바디 접점 영역(602B)에 인접하는 N+ 소스 영역(605C, 605D)을 갖는 P- 바디 영역(603)을 수용한다. 여기서 상기 폴리실리콘은 트렌치(609)의 외부에 있는 실리콘 표면 위에 위치하고 있다. 소스 접점(606)은 N+ 소스 영역(605C)과 P+ 바디 접점 영역(602B) 모두에 걸치는 인접한 접점으로 도시되어 있다. 대안으로, 소스와 바디 접점은 분리되어도 좋다.
드리프트 길이(LD1, LD2, LD3)는 한정하는 불순물 영역에 대해서 식별된다. "유닛 셀"로 한정된 부분은 ND 영역(601)과 P+ 기판 링(602A)가 더 큰 장치를 수용하도록 확장되는 한 더 큰 디바이스를 형성하기 위해 반복될 수 있는 부분을 설명한다. N-웰 드레인은 바디 영역(603)을 완전히 둘러싸도 좋다.
도 17a 및 17b는 그 반대로 드레인이 트렌치에 의해 둘러싸이는 것을 제외하고 도 16a와 구조적으로 유사한 LTDMOS 디바이스의 몇 가지 드레인-중심 변형을 도시한다.
도 17a는 P+ 바디 접점 영역(627B, 627C)에 의해 둘러싸인 N+ 드레인 접점 영역(628E)과 N-웰 깊은 드레인 영역(623), 연쇄 주입된 P형 바디(626A, 626B, 626C, 626D), 트렌치 게이트 폴리실리콘(625) 및 게이트 산화물(624), N+ 소스 영역(628A, 628B, 628C, 628D), ILD(631), 배리어 금속(629), 및 상호접속 금속(630)을 포함하는 드레인-중심 LTDMOS(620)를 도시한다. 전체 디바이스는 에피택시 필요없이 비-컨포멀 ND 영역(622)과 P형 기판(621) 내에 형성된다.
전기적으로, N-웰(623)은 디바이스의 드리프트 영역을 형성하며, 여기서 드리프트 길이 LD1은 P-바디(626C)의 에지부터 N+ 드레인 접점 영역(628E)의 에지까지로 정의된다. 이 드리프트 영역을 확장하면 어느 정도 브레이크다운을 증가시키지만 N-웰(623)의 도핑이 증가되기 때문에 트랜지스터 드레인 저항의 거의 선형 증가에 불구하고 브레이크다운은 최소한으로 증가한다. 기판 접점 주입 및 접점 링과 디바이스의 외측 종단은 도시되어 있지 않지만 도 16a 및 16b에 도시된 LTDMOS(580)와 유사한 설계를 사용하여 외측 바디 영역을 넘어서 드리프트 영역(622)을 확장함으로써 달성될 수 있다.
도 17b는 컨포멀 드리프트 영역을 갖는 LTDMOS(640)를 도시한다. 이 디바이스는 선택적인 깊은 드레인 영역(643), 필드 산화물층(652)에 의해 둘러싸인 N+ 드레인 접점 영역(648E), P+ 바디 접점 영역(647A, 647B), 연쇄-주입된 P형 바디(646A, 646B, 646C, 646D), 트렌치 게이트 폴리실리콘(645) 및 게이트 산화물(644), N+ 소스 영역(648A, 648B, 648C, 648D), ILD(651), 배리어 금속(649), 및 상호접속 금속(650)을 포함한다. 전체 디바이스는 에피택시 필요없이 컨포멀 ND 영역(642A, 642B)과 P형 기판(641) 내에 형성된다.
전기적으로, 영역(642A, 642B)은 디바이스의 드리프트 영역을 형성하며, 여기서 드리프트 길이 LD1은 P-바디(646C)의 에지부터 깊은 드레인 영역(643)의 에지까지로 정의된다. 이것은 도시된 바와 같이 필드 산화물층(652)의 길이와 거의 같아도 좋지만, 필수적인 것은 아니다. 게이트 에지로부터 P-바디 영역(646B)의 에지까지 확장하는 죄어진 드리프트 영역(642A)은 길이 LJ(JFET형 영역을 표시함)을 갖는다. 이 드리프트 영역 길이(LJ, LD1) 중 어느 하나 또는 모두를 증가시키면 LTDMOS의 BV를 증가시키지만 그것의 온-저항도 증가시킬 것이다. 상기 기판 접점 주입 및 접점 링과 상기 디바이스의 디바이스 외측 종단은 도시되어 있지 않지만 도 16의 디바이스와 유사한 설계를 사용하여 외측 바디 영역을 넘어서 ND 영역(642)을 확장함으로써 달성될 수 있다.
도 17c는 드리프트 영역(662A)에 의해 둘러싸인 N+ 드레인 접점(668C)와 깊은 드레인 영역(663), P+ 바디 접점(667), 연쇄-주입된 P형 바디(666A, 666B), 트렌치 게이트 폴리실리콘(665) 및 게이트 산화물(664), N+ 소스 영역(668A, 668B), ILD(671), 배리어 금속(669), 및 상호접속 금속(670) 포함하는 LTDMOS(660)을 도시한다. 전체 디바이스는 에피택시의 필요없이 고에너지 주입된 드리프트 영역(662)와 P형 기판(661)의 내에 형성된다. 도시된 바와 같이, N+ 드레인(668C)의 중심은 대칭 디바이스의 중심선이다.
전기적으로, ND 영역(662)은 디바이스의 드리프트 영역을 형성하며, 여기서 드리프트 길이 LD1은 필드 산화물의 존재없이 선택적인 N-웰(663)의 에지부터 P-바디(666B)의 에지까지로 정의된다. 도 17b의 LTDMOS(640)와 달리, LTDMOS(660)의 드리프트 영역(662)은 필드 산화물층을 통해 주입되지 않으며, 그 결과 드리프트 영역(662)의 깊이는 전체 길이에 있어서 사실상 일정하다. LD1을 증가시키면 LTDMOS(660)의 BV를 증가시키지만 온-저항도 증가시킨다. 기판 접점 주입 및 접점 링과 상기 디바이스의 외측 종단은 도시되어 있지 않지만 도 16a 및 16b에도시된 LTDMOS(580)와 유사한 설계를 사용하여 외측 바디 영역을 넘어 드리프트 영역(662)을 확장함으로써 달성될 수 있다.
도 17d는 컨포멀 드리프트 영역(682)에 의해 둘러싸인 N+ 드레인 접점(688C)과 선택적인 깊은 드레인 영역(683)을 포함하는 LTDMOS(680)를 도시하며, 죄어진 부분(682B), 필드 산화물층(691) 아래의 죄어지지 않은 부분(682A), 그리고 필드 산화물층(691) 아래에 있지 않은 죄어지지 않은 부분(682C)을 포함한다. LTDMOS(680)는 또한 P+ 바디 접점(687), 연쇄-주입된 P형 바디(686A, 686B), 트렌치 게이트 폴리실리콘(685) 및 게이트 산화물(684), N+ 소스 영역(688A, 688B), ILD(692), 배리어 금속(689), 및 상호접속 금속(690)을 포함한다. 전체 디바이스는 에피택시의 필요없이 컨포멀 주입된 드리프트 영역(682A, 682B, 682C)과 P형 기판(681) 내에 형성된다. 도시된 바와 같이 N+ 드레인(688C)의 중심은 상기 대칭 디바이스의 중심선이다.
전기적으로, 드리프트 영역(682A)은 디바이스의 드리프트 여역을 형성하며, 여기서 드리프트 길이 LD1은 N+ 드레인 접점(688C) 또는 선택적인 깊은 드레인(683)의 에지부터 P-바디(686B)의 에지까지로 정의된다. 필드 산화물층(691)의 길이는 도시된 바와 같이 LD1과 같거나, 또는 이들 길이는 사실상 다를 수 있다. LD1을 증가시키면 브레이크다운을 증가시키지만 온-저항도 증가시킬 것이다. 디바이스의 기판 접점 주입 및 접촉 링과 디바이스의 외측 종단은 도시되어 있지 않지만 도 16a 및 16b에 도시된 LTDMOS(580)와 유사한 설계를 사용하여 외측 바디 영역을 넘어서 드리프트 영역(682A)을 확장함으로써 달성될 수 있을 것이다.
도 17e에 도시된 LTDMOS(700)는 N-웰(703)에 의해 둘러싸인 N+ 드레인 접점(708E), P+ 바디 접점(707A, 707B), 연쇄-주입된 P형 바디 영역(706A, 706B, 706C, 706D), 트렌치 게이트 폴리실리콘(705) 및 게이트 산화물(704), N+ 소스 영역(708A, 708B, 708C, 708D), ILD(711), 배리어 금속(709), 및 상호접속 금속(710)을 포함한다. 전체 디바이스는 에피택시의 필요없이 고에너지 주입된 드리프트 영역(702)과 P형 기판(701) 내에 형성된다. 도시된 바와 같이 N+ 드레인 접점(708E)의 중심은 상기 대칭 디바이스의 중심선이다.
전기적으로, ND 영역(702)의 N-웰(703)과 죄어진 부분은 디바이스의 드리프트 영역을 형성하며, 여기서 드리프트 길이 LD1은 N+ 드레인 접점(708E)의 에지부터 P-바디(706B)의 에지까지로 정의된다. 게이트 폴리실리콘(705)의 에지부터 N-웰(703)의 에지까지 확장하는 ND 영역(702)의 죄어진 부분은 길이 LJ를 갖는다.
이들 드리프트 길이 LJ와 LD1 중 하나 또는 모두를 증가시키면 LTDMOS(700)의 BV를 증사시킬 수 있지만 온-저항도 증가시킬 것이다. LD1 및/또는 LJ를 감소시키면 N-웰(703)이 채널 영역에 간섭하도록 할 것이다.
기판 접점 주입 및 접촉 링과 디바이스의 외측 종단은 도시되어 있지 않지만 도 16a 및 16b에 도시된 LTDMOS(580)와 동일한 설계를 사용하여 외측 바디 영역을 넘어 드리프트 영역(702)을 확장함으로써 달성될 것이다.
도 17f는 드리프트 영역(722)에 의해 둘러싸인 N+ 드레인 접점(728E)을 갖는 LTDMOS(720)를 도시하며 P-바디(726B)에 의해 죄어지지 않은 부분(722A), P형 바디(726B)에 의해 죄어진 부분(722B)을 포함한다. 상기 디바이스는 또한 P+ 바디 접점(727B, 727C), 연쇄-주입된 P형 바디 영역(726A-726D), 트렌치 게이트 폴리실리콘(725) 및 게이트 산화물(724), N+ 소스 영역(728A-728D), ILD(731), 배리어 금속(729), 및 상호접속 금속(730)을 포함한다. 도 17e에 도시된 LTDMOS(700)와 달리, LTDMOS(720)는 N-웰 깊은 드레인을 포함하지 않는다. 전체 디바이스는 에피택시의 필요없이 P형 기판(721) 내에 형성된다. 도시된 바와 같이 N+ 드레인 접점(728E)의 중심은 상기 대칭 디바이스의 중심선이다.
전기적으로, 디바이스의 드리프트 영역은 N+ 드레인 접점(728E)의 에지부터 P-바디(726B)의 에지까지로 정의된 길이(LD1)를 갖는 제 1 섹션과 게이트 에지부터 P-바디(726B)의 에지까지로 정의된 제 2 섹션(LJ)을 포함한다. 이들 드리프트 영역 길이 LJ와 LD1의 하나 또는 모두를 증가시키면 LTDMOS의 BV를 증가시키지만 그 온-저항도 증가시킬 것이다. 기판 접점 주입 및 접촉 링과 디바이스의 외측 종단은 도시되어 있지 않지만 도 16의 디바이스와 유사한 설계를 사용하여 외측 바디 영역을 넘어서 ND 영역(722)을 확장함으로써 달성될 수 있다.
도 18a-18c는 필드 산화물층(771)에 컨포멀하게 형성된 ND 영역(762)을 포함하는 LTDMOS(760)의 구조를 도시하며, 이것은 바람직하게는 LOCOS 프로세스에 의해 형성된다. 도 18a의 단면도에서 도시된 바와 같이, LTDMOS(760)는 트렌치 게이트 폴리실리콘(765), 게이트 산화물(764), N+ 소스(768B), P+ 바디 접점(767A), 연쇄-주입된 P형 바디(766), 선택적인 N-웰 깊은 드레인 영역(763), N+ 드레인 접점(768A), 기판 접점(767B), ILD(772), 배리어 금속(769), 및 상호접속 금속(770)을 포함하는 게이트-중심 설계를 갖는다.
트렌치 게이트의 바닥을 제외하고, 전체 게이트 및 드레인 구조는 주입된 영역 ND 영역(762)에 의해 수직과 수평으로 둘러싸이며, P-바디(766)에 의해 죄어지지 않은 부분(762A,762C, 762D)과 P형 바디(766)에 의해 죄어지지 않은 부분(762B)을 포함한다. 게이트 에지부터 P형 바디(766)의 에지까지 확장하는 상기 죄어진 부분은 길이 LJ(JFET형 영역을 표시)를 가지며, P-바디(766)의 에지부터 N+ 드레인(768A) 또는 선택적인 깊은 N-웰 드레인(763)의 에지까지는 드리프트 길이(LD1)로 정의된다. ND 영역(762)은 필드 산화물층(771)에 합치하며, 따라서 필드 산화물층(771)아래의 영역(762C)에 더 얇은 깊이와 더 낮은 전하로 형성되고 바디와 게이트 영역(762B)과 드레인 영역(762A)에서 더 큰 깊이로 형성된다. LJ 및 LD1을 증가시키면 LTDMOS(760)의 BV를 증가시키지만 그 온-저항도 증가시킨다.
드레인과 P 기판(761)과 드레인 사이의 외측 종단부는 길이 LD2의 드리프트 영역(762D)의 확장부와 P+ 기판 접점(767B)에 의해 경계지워진 길이 LD3의 기판 영역을 포함한다. 외측 종단 길이 및 도핑은 LTDMOS(760)의 BV에 영향을 주지만, 그 전도 특성에는 영향을 주지 않는다. 전체 디바이스는 에피택시의 필요없이 기판(761)에 형성된다.
도 18b는 P+ 기판 접점(767B)을 포함하는 LTDMOS(780)의 평면도를 도시하며, 이것은 ND 영역(762), N-웰 영역(763), N+ 드레인 접점((768A), P+ 바디 접점(767A)와 인접하는 N+ 소스 영역(768B)을 갖는 P-바디 영역(766)을 포함하는 링의 형태이며, 트렌치(791)와 트렌치 폴리실리콘(765)은 접점 윈도우(789)에 의해 접촉되고, 여기서 폴리실리콘은 트렌치(791) 외부 실리콘 표면 위에 위치된다. P+ 바디 접점(767A)이 접촉될 측면에 연접하여 너무 좁기 때문에 소스 접점(787)은 N+ 소스 영역(768B)에 접촉하는 것으로 도시되어 있다. 이 설계는 P-바디 영역(766)의 폭과 드리프트 영역의 죄어진 부분(762B)의 대응하는 길이(LJ)를 감소시킨다. P+ 바디 접점(767A)은 별도의 접점(788)에 의해 각 핑거의 단부에서 접촉된다. 대안으로 소스들은 추가적인 P+ 접점 영역을 촉진하기 위해 게이트 핑거를 따라 주기적으로 방해될 수 있다.
드리프트 길이(LD1, LD2, LD3)는 한정하는 불순물 영역에 있어서 식별된다. "유닛 셀"로서 한정된 부분은 ND 영역(762)과 P+ 기판 접점(767B)이 더 큰 디바이스를 수용하기 위해 확장되는 한 상기 더 큰 디바이스를 형성하기 위해 반복될 수 있는 부분을 설명한다. ND 영역(762)은 또한 P-바디(766)을 완전히 포함할 수도 있다.
대안적인 실시예에서 게이트에 연접하는 P+ 및 N+ 영역의 폭은 교차하는 접점을 지지하기 위해 교차될 수 있다. 이 방법은 도 18c에 도시되어 있으며 여기서 소스 접점(808)은 N+ 소스 영역(768B)의 더 넓은 부분과 접촉하고 바디 접점(807)은 P+ 바디 접점(767A)의 더 넓은 부분과 교차 주기로 접촉한다. 전체 구조는 P-바디(766)의 측면 풋프린트에 포함된다. 이 설계는 P-바디(766)의 폭과 상기 드리프트 영역의 죄어진 부분의 대응하는 길이(LJ)를 감소시킨다.
이 대안적인 실시예의 나머지는 ND 영역(762), N-웰(763), N+ 드레인 접점(768A), 접점 윈도우(809)에 의해 접촉된 트렌치 폴리실리콘(765) 및 트렌치(811)을 포함하는 링의 형태로 P+ 기판 접점(767B)을 포함하며 여기서 폴리실리콘은 트렌치(811)이 외부에 실리콘 표면 위에 위치하고 있다.
절연된 수평 DMOS
에피택시 없이 N-채널 수평 DMOS를 절연하기 위해서는 고에너지 주입된 깊은 N형(DN) 층을 사용해야 한다. 상기 DN층은 종래 에피택셜 매립층의 대안으로 고려될 수 있으며, 이것은 보통 에피택셜층과 아래의 기판 사이의 인터페이스를 연결하지만, DN층은 그것의 고온 전임자로부터 그것을 구별하는, 특히 그 형성을 위해 고온 처리가 필요하지 않은 고유한 특성을 갖는다.
도 19a-19c는 절연된 수평 DMOS(840)의 제조에서 주입 DN층의 사용을 도시하며, 바람직하게는 LOCOS 프로세스 시퀀스를 사용하여 필드 산화물층(844)의 윤곽을 만드는 주입물의 형성으로 시작한다. 상기 DN 주입은 그 다음에 포토레지스트(845) 또는 다른 적절한 마스크에 의해 선택적으로 마스킹되고 DN 절연층(842)은 N형 불순물, 바람직하게는 인을 P형 기판(841)에 하나 이상의 고에너지 주입에 의해 형성되어 절연된 포켓(843)을 형성한다. DN층(842)은 필드 산화물층(844) 아래에 더 얇은 접합 깊이를 가지며, 활성 트랜지스터 영역 아래 전체 깊이로부터 LOCOS 산화물 아래의 그 깊이까지 점진적인 전이를 만든다. 바람직한 실시예에서 상기 절연 포켓의 측벽은 LOCOS 새부리 전이 영역 아래에 자체 형성된다.
도 19b에 도시된 바와 같이, P형 웰(847)은 포토레지스트 마스크(846)를 통한 이온 주입에 의해 한정된 활성영역으로 도입된다. 최종 디바이스에서, 이 P-웰은 수평 DMOS의 바디로서 기능하지만, 게이트의 형성에 선행하기 때문에, 트랜지스터의 게이트에 자체 정렬되지 않는다. 표면 근처에서 피크 농도를 갖고 깊이에 따라 단조적으로 감소하는 농도를 갖는 종래의 확산된 웰과 달리, P형 웰(247)은 P형 불순물의 고에너지 이온 주입에 의해, 그리고 바람직하게는 용량과 에너지가 변하는 일련의 붕소 주입을 포함하는 연쇄 주입에 의해 형성된다. 연쇄 주입은 임의의 수의 주입을 포함할 수 있지만 2개의 영역 - 표면층(PW1)과, 싱글 마스크를 통해 에피택시를 사용하지 않고 이온 주입에 의해 형성된 서브표면층(PW1B)에 의해 도면에서 그래픽 표현되어 있다. 바람직한 실시예에서, 깊은 층의 도핑 농도는 표면 웰의 농도보다 더 크다. P-웰(847)은 다른 NMOS 트랜지스터를 집적하는데 사용된 P-웰을 포함하거나 또는 전용 주입을 포함할 수 있다. 제 1 P-웰과 다른 도핑을 갖는 제 2 P-웰, 예컨대 PW2 및 PW2B가 제 1 P-웰을 대신할 수 있다.
도 19c에서 깊은 N형 드리프트(ND) 영역(849)은 포토레지스트(848)에 의해 선택적으로 마스킹되고 고에너지에서 절연된 포켓(843) 내에 주입된다. 만일 LOCOS 산화물(844)을 통해 주입되면, 이 ND 영역(849)은 필드 산화물 프로파일과 일치하며, "컨포멀(conformal)" 드리프트를 형성한다. 대안으로 ND 영역(849)은 활성 영역에만 형성될 수 있다. 본 발명의 또 다른 실시예에서, 드리프트는 비-절연된 확장-드레인 MOS 디바이스와 관련하여 전술한 바와 같이, 폴리실리콘 게이트 후에 형성된 얕은 N-주입을 포함할 수 있다. 그 다음에 디바이스 제조를 완성하기 위해 게이트 산화물, 폴리실리콘 게이트, N+ 소스, N+ 드레인, P-웰 접촉을 위한 P+ 주입, 및 상호접속부(도시되지 않음)가 추가된다. 추가적인 N-웰이 깊은 드레인으로서 또는 상기 P형 포켓의 측벽 절연을 필요에 따라 완성하기 위해 사용될 수도 있다.
도 20은 전술한 프로세스 플로우를 사용하여 형성되는 컨포멀 깊은 ND 영역(864)을 갖는 절연된 대칭의 수평 DMOS(860)를 도시한다. 도시된 디바이스는 N-웰(878)을 필드 산화물층(873) 아래가 아니라 활성영역에서 DN 플로어 절연층(862)의 더 깊은 부분(862B)과 중첩하는 측벽 절연으로서 그리고 깊은 드레인 접점으로서 이용한다. 절연된 DMOS(860)의 바디는, 절연된 P형 포켓(863)에 형성되고 필드 산화물층(873)의 아래가 아니라 DN 플로어 절연층(862)의 더 깊은 부분(862A)의 위에 위치하는 전술한 바와 같은 연쇄-주입된 P-웰(865)을 포함한다. 컨포멀 ND 영역(864)은 DN 플로어 절연층(862)의 더 얇은 부분(862C)와 중첩하고, 필드 산화물층(873) 아래의 부분에서 더 얇은 접합 깊이를 갖는다.
도 20의 DMOS(860)는 추가로 게이트 산화물(870), 폴리실리콘 게이트((871), 게이트 규화물(872), P-웰을 접촉하는 P+ 영역(868A)과 기판을 접촉하는 P+ 영역(868B), N+ 소스 영역(867A, 867B), N+ 드레인 영역(867C), 및 측벽 스페이서 산화물(869) 아래의 약하게 도핑된 영역(866)을 포함한다. 배리어 금속(874)을 갖는 금속(875)은 ILD(879)를 통해 디바이스에 접촉한다.
도시된 디바이스(860)는 대칭이며, P+ 영역(868A)의 중심에 대칭선을 갖는다. 드리프트 길이(LD1)와 LOCOS 산화물(873)의 길이는 상기 절연된 접합의 브레이크다운, 즉 DMOS 드레인-바디 브레이크다운에 영향을 주고, 또한 디바이스 온-저항에 영향을 준다. 그러나 애벌랜치 브레이크다운을 증가시키기 위해 드리프트 길이를 증가시키는 것은 DN층(862)의 부분(862A)과 P-웰(865) 사이의 브레이크다운에 의해 설정된 최대 전압으로 제한된다. N+ 드레인 영역(867C)부터 P+ 기판 접점(868B)까지 간격으로 정의된 드리프트 길이(LD3)는 주변의 기판(861)에 대한 절연된 디바이스의 브레이크다운을 결정한다.
도 21은 드리프트 영역 위에 필드 산화물층을 갖지 않는 절연된 수평 DMOS를 도시한다. 연쇄-주입된 N-웰(883)은 드리프트 영역을 형성하고 측벽 절연으로서 기능하며, DN 절연층(882) 위에 중첩한다. 전체 디바이스는 필드 산화물없이 활성영역에 제조되기 때문에, 디바이스는 이전의 예에서와 같은 어떤 컨포멀 접합도 사용하지 않는다. 상기 절연된 DMOS(880)의 바디는 전술한 바와 같이 절연된 P형 포켓(885)에 형성된 연쇄-주입 P-웰(884)을 포함한다. 상기 디바이스는 추가로 게이트 산화물(890), 폴리실리콘 게이트(891), 게이트 규화물(892), P-웰(884)을 접촉하는 P+ 영역(888A)과 기판(881)을 접촉하는 P+ 영역(888B), N+ 소스 영역(887A, 887B), N+ 드레인 영역(887C), 및 측벽 스페이서 산화물(889) 아래의 약하게 도핑된 N 영역(886)을 포함한다. 배리어 금속(894)을 갖는 금속(895)은 ILD(893)을 통해 디바이스에 접촉한다.
도시된 DMOS(880)는 대칭이며, P+ 영역(888A)의 중심에 중심선을 갖는다. N+ 드레인 영역(887C)과 게이트(891) 사이의 간격인 드리프트 길이(LD1)는 절연된 접합의 브레이크다운, 즉 DMOS 드레인-바디간 브레이크다운에 영향을 주고, 디바이스 온-저항에도 영향을 준다. 그러나 애벌랜치 브레크다운을 증가시키기 위해 드리프트 길이를 증가시키는 것은 P-웰(884)과 DN층(882) 사이의 브레이크다운에 의해 설정된 최대 전압으로 제한된다. N-웰(883)과 P+ 기판 접점(888B) 사이의 간격으로 정의된 드리프트 길이(LD3)는 주변의 기판(881)에 대한 절연된 디바이스의 브레이크다운을 결정한다.
도 22는 드리프트 영역을 형성하기 위해 얕은 N형 영역(909A, 909B)을 사용하는 절연된 수평 DMOS(900)를 도시한다. 측벽 절연이 N-웰(903A, 903B)을 사용하여 형성되어, DN층(902) 위에 중첩된다. 전체 디바이스는 필드 산화물없이 활성영역에 제조되기 때문에, 디바이스는 반도체 표면에서 불연속적인 필드 산화물의 존재에 의해 생성된 어떤 컨포멀 접합도 이용하지 않는다.
상기 절연된 DMOS의 바디는 전술한 바와 같이 절연된 P형 포켓(905)에 형성된 연쇄-주입된 P-웰(904)을 포함한다. 상기 디바이스는 추가로 게이트 산화물(911), 폴리실리콘 게이트(912), 게이트 규화물(913), P-웰(904)에 접촉하는 P+ 영역(908A), 기판(901)에 접촉하는 P+ 영역(908B), N+ 소스 영역(907A), N+ 드레인 영역(907C), 및 측벽 스페이서 산화물(910) 아래에 약하게 도핑된 N 영역(906)을 포함한다. 배리어 금속(915)을 갖는 금속(916)은 ILD(914)를 통해 디바이스에 접촉한다.
도시된 DMOS(900)는 대칭이 아니며, 대신에 길이가 LD1인 게이트-드레인 드리프트 영역과 LD2와 LD4의 합과 같은 P-웰(904) - N-웰(903A) 스페이스를 포함한다. 드리프트 길이(LD1), N-웰(903B)과 게이트(911) 사이의 스페이스는 절연된 접합의 브레이크다운, 즉 DMOS 드레인-바디 브레이크다운에 영향을 주며, 또한 디바이스의 온-저항에도 영향을 미친다. 그러나, 애벌랜치 브레이크다운을 증가시키기 위해 드리프트 길이를 증가시키는 것은 P-웰(904)과 DN층(902) 사이의 브레이크다운에 의해 설정된 최대 전압으로 제한된다. 드리프트 길이(LD2), N-드리프트 영역(909B)의 길이, 및 P-웰(904)과 N-드리프트 영역(90B) 사이의 스페이스(LD4)는 브레이크다운에만 영향을 주고 트랜지스터 전도 특성에는 영향을 주지 않는다. N-드리프트 영역(909C)의 길이로서 정의된 드리프트 길이(LD3)와, N-드리프트 영역(909C)과 기판 접점(908B) 사이의 스페이스인 LD5는 주변의 기판(901)에 대한 절연된 디바이스의 브레이크다운을 결정한다.
JFET와 공핍-모드 MOS 디바이스
본 발명의 프로세스에 의해 제조될 수 있는 또 하나의 트랜지스터 클래스는 통상-온이거나 공핍 모드 전계효과 트랜지스터이다. 게이트가 소스에 바이어스된 경우(즉, VGS = 0일 때) 도통하지 않는 강화 모드 또는 통상-오프 트랜지스터와 달리, 통상-온 트랜지스터는 0 게이트 구동에 대해, 누설 전류보다 상당히 큰 드레인 전류(즉 IDSS >> 0)를 전도한다.
공핍-모드 디바이스는 기동 회로에서 또는 일정한 전류 소스를 구현하는데, 특히 스위칭 전원 제어회로에 바이어스 전류를 제공하는 고전압 입력에 유익하다. 일단 기동이 이루어지고 스위칭 레귤레이터가 자체-전원 공급하면, 통상-온 트랜지스터는 파워를 절약하고 효율을 개선하기 위해 오프될 수 있다.
이 프로세스 아키텍처에서 제조된 통상-온 트랜지스터는 N-채널 공핍-모드 MOSFET와 N-채널 JFET를 포함한다. N-채널 통상-온 디바이스는 음의 문턱전압(VTN < 0)을 나타내며 오프시키거나 드레인 전류의 크기를 감소시키기 위해 훨씬 더 큰 음의 게이트-소스 바이어스를 요구한다. 양의 게이트 전위를 인가하면 드레인 전류를 적당히 증가시킬 수 있다.
공핍-모드 MOS 트랜지스터의 게이트는 공핍 영역을 형성하기 위해 정전기 제어를 사용하여 채널 재료의 자유 캐리어를 공핍시킴으로써 채널 전류를 감소시키며, 따라서 "전계효과(field effexct transistor)"라고 한다. 게이트가 채널 영역을 완전히 공핍시킬 수 있다면, 디바이스의 채널 전류는 완전히 억제되거나 "막힌다(pinched-off)". 그러나 만일 상기 공핍 영역이 채널을 완전히 공핍하기에 충분히 깊지 않으면, 디바이스는 항상 약간의 전류를 전도할 것이며, 이는 파워 회로 응용에서 일반적으로 바람직하지 않은 특성이다. 정상 상태에서, 상기 공핍 영역의 최대 깊이는 표면 역전층의 형성에 의해 제한된다. 이 전압 이상으로 게이트 바이어스를 증가시키는 것은 공핍 영역의 깊이을 증가시키지 않는다.
MOS 트랜지스터는 절연된 게이트를 갖기 때문에, 그 게이트는 드레인 전류를 강화하거나 또는 억제하도록 바이어스 될 수 있다. 양 또는 음의 바이어스 어느 하나에 대해서, MOS 공핍-모드 트랜지스터의 최대 안전 게이트 전압은 신뢰성을 위해 약 4 MV/cm으로 낮아진 게이트 산화물 파열 전압으로 제한된다. 게이트는 전류를 전도하지 않고 어느 하나의 극성으로 바이어스될 수 있지만, 채널 캐리어를 공핍시키기보다는 축적하기 위해 게이트를 바이어스 함으로써 채널 전도를 강화시키는 것은 전도에서의 점근적 향상을 보여주며, 따라서 제한된 이점을 갖는다.
공핍-모드 MOS 트랜지스터의 절연된 게이트와는 대조적으로, JFET는 정전기적으로 공핍 영역을 유도하기 위해 역 바이어스된 P-N 접합을 게이트로서 사용한다. MOS-게이트 디바이스와 같이, 역-바이어스 된 게이트-바디 (채널)은 캐리어의 채널을 공핍시켜 드레인 전류를 억제한다. 상기 공핍 영역이 채널 영역을 완전히 공핍시키면, 디바이스의 채널 전류는 완전히 억압되거나 "막힐수 있다(pinched-off)". 그러나 만일 공핍 영역이 채널을 완전히 공핍시키기에 충분히 깊지 않으면, 디바이스는 약간의 전류를 항상 전도할 것이며, 이것은 파워 회로 응용에서 일반적으로 바람직하지 않은 특성이다.
드레인 전류를 억압하거나 JFET를 오프시키기 위한 최대 게이트 전압은 드레인-게이트 접합 브레이크다운(BVDG) 또는 게이트-소스 접합 브레이크다운 전압(BVGS)에 의해 제한된다. 이와 대조하여, 전도를 강화하기 위한 최대 전압은 JFET 게이트의 순방향 바이어스, 즉 실리콘 P-N 접합 게이트에 대해 0.6 V로 제한된다. 채널 캐리어를 공핍시키기보다는 축적하기 위해 게이트를 바이어스하여 전도를 향상시키는 것은 특히 가능한 게이트 바이어스를 강화하는데 있어서 제한된 범위를 고려하면 점근적이고 제한된 이점을 갖는다.
공핍-모드 또는 JFET 디바이스의 통합은 특히 고전압 동작에 있어서 종래의 집적회로 프로세스에서 일반적으로 가능하지 않다. 그것들의 제조는 종종 고온 프로세스 및 확산을 수반하고, MOS 문턱 전압 또는 JFET 핀치-오프 전압의 미흡한 제어를 제공한다. 그러나 본 발명의 디바이스는 고온 프로세스에 의존하지 않으며 그에 의해 낮은 오프-상태 누설 성능을 갖는 우수한 핀치-오프 제어를 제공한다.
도 23은 개시된 저온 프로세스를 사용하여 제조되고 바람직하게는 하나 이상의 고에너지 주입 단계를 사용하여 형성된 ND 영역(922)을 갖는 고전압 JFET(920)을 도시한다. 이 디바이스에서, N+ 영역(92A)은 JFET 소스를 형성하고, N+ 영역(924B)과 선택적인 N-웰(923)은 JFET 드레인을 형성하며, P+ 영역(925B)은 ND 영역(22)을 가지고 형성된 PN 접합을 통해 JFET 게이트를 형성한다. P+ 영역(925B)의 아래에 죄어진 ND 영역(922)의 부분은 JFET의 채널로서 기능하고, P+ 영역(925B)에서 N+ 영역(924B) 또는 선택적 N-웰(923)까지 확장하는 ND 영역(922)의 부분은 길이 LD1의 고전압 드리프트 영역을 형성한다. ND 영역(922)과 P형 기판(921) 사이에 형성된 P-N 접합으로부터 어떤 채널 핀칭(pinching)은 발생하지만, 이러한 백-게이트 효과는 P+ 게이트 영역(925B)에 대한 바이어스의 영향보다 상당히 작다. 상기 핀치-오프는 선택적 P-바디 또는 P-베이스층(926)을 JFET 게이트의 일부로서 포함하여 추가로 조정될 수 있다. 상기 게이트, 소스, 및 드레인은 ILD(929)를 통해 확장하는 상호접속 금속(928) 및 배리어 금속(927)과 접촉된다.
JFET(920)의 소스 전압은 예컨대 고위측 디바이스로서 P+ 기판 접점 영역(925A)을 N+ 소스 영역(924A)으로부터 적절히 이격시킴으로써 기판 위의 전위로 상승될 수 있다. 이 거리는 길이 LD2의 ND 영역(922)의 일부와 ND 영역(922)에서 P+ 기판 접점 영역(925A)까지의 거리(LD3)를 포함한다. 도시된 바와 같이, 상기 디바이스는 N+ 드레인(924B)에 중심을 둔 대칭선에 대해 대칭이다.
도 24는 약하게 도핑된 드레인(LDD) 드리프트 영역(942A)을 갖는 공핍-모드 NMOS(940)를 도시한다. 종래의 강화 모드 NMOS 또는 수평 DMOS와 달리, NMOS(940)는 소스를 둘러싸거나 아니면 디바이스를 포함하는 P-웰을 갖지 않는다. 상기 낮은 문턱전압은 약하게 도핑된 기판(941)의 도핑, 게이트 산화물(947)의 두께, 및 게이트 재료(948)에 의해 설정된다. 이들 파라미터를 적절히 조정함으로써, 0 V ~ -1 V의 디바이스 문턱전압이 가능하다.
공핍-모드 NMOS(940)는 또한 N+ 소스(944A), N+ 드레인(944B), 선택적 N-웰 깊은 드레인(943), 제 1 또는 제 2 게이트 산화물을 포함할 수 있는 게이트 산화물(947), 선택적 규화물(949)을 갖는 게이트(948), 측벽 스페이서(946), 소스 확장부(954), P+ 기판 접점 영역(945), 필드 산화물층(955), ILD(952), 금속 상호접속부(951), 및 배리어 금속(950)을 포함한다.
게이트(948)와 필드 산화물층(955)에 이어서 도입되고 그것들에 자체-정렬된 드리프트 영역(942)은 드레인(944B)을 둘러싸 수용하며, 길이 LD1을 갖는 N-드리프트 영역(942A)으로서 게이트(948)까지 수평으로 확장하고, 길이 LD2를 갖는 N-드리프트 영역(942B)으로서 필드 산화물층(955)까지 수평으로 확장한다. 게이트(948)에 인접하는 드리프트 영역(942A)의 에지에서 전기장을 감소시키기 위해, 금속 필드 플레이트(953)는 선택적으로 게이트(948) 위로 그것을 초과해서 그리고 드리프트 영역(942A) 위의 영역으로 확장한다.
저농도 P형 기판(941)을 가지고, 드리프트 드레인(942A)과 N+ 소스(944A) 사이의 펀치-스루 브레이크다운을 방지하기 위해서는 최소 크기를 초과하는 폴리실리콘 게이트(948)의 게이트 길이를 요구한다. 선택적 고에너지 주입 깊은 P형(DP) 층(956)은 펀치-스루를 방지하는데에도 사용될 수 있다. 이 층은 도시된 바와 같이 게이트(948)의 일부와 중첩하거나 또는 도핑 레벨과 디바이스 구성에 따라서 (942A의 일부와 중첩되게) 또는 (954를 초과하지 않게) 다소 확장될 수 있다. 주입 조건에 따라서, DP 도핑의 꼬리는 게이트(948) 아래의 채널 영역까지 확장하여 공핍-모드 디바이스의 VT에 영향을 줄 수 있다.
도 25는 게이트 형성 이전에 주입된 ND 영역(962)을 가진 공핍-모드 NMOS(960)를 도시한다. 종래의 강화 모드 NMOS 또는 수평 DMOS와 달리, NMOS(960)는 소스를 둘러싸거나 또는 아니면 디바이스를 포함하는 P-웰을 갖지 않는다. 상기 낮은 문턱 전압은 약 도핑된 기판(961)의 도핑, 게이트 산화물(968)의 두께, 및 게이트 재료(969)에 의해 설정된다. 이들 파라미터의 적절한 조정에 의해, 0V 내지 -1 V의 디바이스 문턱 전압이 가능하다.
또한 공핍-모드 NMOS(960)는 N+ 소스 영역(964A), N+ 드레인 영역(964B), 선택적 깊은 드레인 N-웰(963), 제 1 또는 제 2 게이트 산화물을 포함할 수 있는 게이트 산화물(968), 게이트(969), 선택적 게이트 규화물(970), 측벽 스페이서(967), N 소스 확장부(966), P+ 기판 접점(965), 필드 산화물층(970), ILD(971), 금속 상호접속부(973), 및 배리어 금속(971)을 포함한다.
깊게 주입된 ND 영역(962)은 게이트(969)보다 먼저 도입되기 때문에 게이트(969)에 자체-정렬되지 않는다. 필드 산화물층(970)은 드레인(964B)을 둘러싸고 수용한다. ND 영역(962)은 길이 LD1으로 게이트(969)까지 수평으로 확장하고, 길이 LD2로 필드 산화물층(970)까지 수평으로 확장한다. 게이트(969)에 인접하는 드리프트 영역(962)의 에지에서 전기장을 감소시키기 위해, 금속 필드 플레이트(974)는 게이트(964)를 넘어 위로 그리고 ND 영역(962) 위의 영역으로 확장한다. 저농도 P형 기판(961)에 의해, ND 영역(962)과 N+ 소스 영역(964A) 사이의 펀치-스루 브레이크다운을 방지하는 것은 최소 크기와 같거나 초과하는 폴리실리콘 게이트(969)의 게이트 길이를 요구한다.
도 26은 게이트 형성 이전에 주입된 깊은 컨포멀 N형 드리프트 영역(982)을 갖는 공핍-모드 NMOS(980)를 도시한다. 상기 낮은 문턱전압은 약 도핑된 기판(981)과 얇은 게이트(989)에 의해 설정된다. 전술한 바와 같이, DMOS(980)는 소스를 둘러싸거나 또는 디바이스를 수용하는 P-웰을 갖지 않으며, 따라서 0 V ~ -1 V의 디바이스 문턱전압이 가능하다.
또한 DMOS(980)는 N+ 소스 영역(984A), N+ 드레인 영역(984B), 선택적 깊은 드레인 N-웰(983), 제 1 또는 제 2 게이트 산화물을 포함할 수 있는 게이트 산화물(988), 게이트(989), 선택적 게이트 규화물(990), 측벽 스페이서(987), N 소스 확장부(986), P+ 기판 접점(985), 필드 산화물층(991), ILD(994), 금속 상호접속부(993), 및 배리어 금속(992)을 포함한다.
게이트(989)와 필드 산화물층(991) 이전에 도입되기 때문에 이것들에 자체-정렬되지 않는 깊게 주입된 등가 ND 영역(982)은 드레인(984B)을 둘러싸고 수용하며, 필드 산화물층(991)의 길이에 해당하는 LD1의 길이로 드리프트 영역(982A)으로서 활성 게이트(989)까지 수평으로 확장한다.
ND 영역(982)의 일부(982D)는 길이 LD2로 게이트에 면하지 않은 측면의 필드 산화물 아래에서 수평으로 확장한다. ND 영역(982)의 부분(982A, 982D)에 의해 도시된 바와 같이 필드 산화물층(991) 아래의 컨포멀 ND 영역(982)의 깊이는 드레인(984B)과 게이트(989) 아래에 위치된 ND 영역(982)의 부분(982B, 982C)보다 더 얕다. 저농도 P형 기판(981)에 의해, ND 영역(982)의 깊은 부분(982C)과 N+ 소스 영역(984A) 사이의 펀치-스루 브레이크다운을 방지하는 것은 최소 크기와 같거나 이를 초과하는 폴리실리콘 게이트(989)의 게이트 길이를 요구한다. 전술한 DP 층(956)과 유사한 DP층이 NMOS(980)에도 포함될 수 있다.
도 27a-27c는 도 24 내지 도 26에서 도시된 3개의 공핍-모드 NMOS 디바이스를 도시하며, P형 서브표면 차폐를 포함하도록 변경된다. 이 차폐는 NPN 기생 바이폴라 전도의 개시를 감소시키고 스냅백 효과를 억제하기 위해 포함된다.
도 24의 NMOS(940)와 유사한 예로서, 도 27a는 얕은 N-의 약 도핑된 드레인(LDD)과 서브표면 차폐(1002)를 갖는 공핍-모드 NMOS(1000)를 도시한다. 낮은 문턱전압은 약 도핑된 기판(1001)과 얇은 게이트 산화물(1007)에 의해 설정된다. 종래의 강화 모드 NMOS나 수평 DMOS와 달리, NMOS(940)는 소스를 초과하거나 게이트 아래의 채널로 확장하는 P-웰을 갖지 않지만, LOCOS 필드 산화물층(1010) 아래로부터 N+ 소스 영역(1015A) 아래까지 확장하는 연쇄-주입된 P-웰(1002A, 1002B)을 포함한다. P 기판(1001)의 도핑 농도와 게이트 산화물(1007)의 두께에 따라서, 0 V ~ -1 V의 디바이스 문턱전압이 얻어진다.
또한 NMOS(940)는 N+ 드레인(1015B), 선택적 N-웰 깊은 드레인(1003), 제 1 또는 제 2 게이트 산화물을 포함할 수 있는 게이트 산화물(1007), 게이트 폴리실리콘(1008), 게이트 규화물(1009), 측벽 산화물(1006), 짧은 약 도핑된 N 소스 확장부(1004)(측벽 스페이서 제조 프로세스의 인조물), 얕은 LDD 드리프트 영역(1005), ILD(1011), 금속 상호접속부(1014), 및 배리어 금속(1013)을 포함한다.
도 27b는 도 25에 도시된 NMOS(960)에 유사한 공핍-모드 NMOS(1020)를 도시하며, 깊은 N형 드리프트(1025)는 게이트 형성 이전에 주입된 것이다. 상기 낮은 문턱전압은 약 도핑된 기판(1021)과 얇은 게이트 산화물(1028)에 의해 그리고 서브표면 차폐(1022)의 추가에 의해 설정된다. 종래의 강화 모드 NMOS 또는 수평 DMOS와 달리, 공핍-모드 NMOS(1020)는 소스를 초과하거나 게이트 아래의 채널로 확장하는 P웰을 갖지 않지만, 필드 산화물층(1034) 아래부터 N+ 소스 영역(1023A) 아래까지 확장하는 연쇄-주입된 P-웰(1022A, 1022B)을 포함한다. P 기판(1021)의 도핑 농도와 게이트 산화물(1028)의 두께에 따라, 0 V ~ -1 V의 디바이스 문턱값이 얻어질 것이다.
또한 NMOS(1020)는 N+ 드레인(1023B), 연쇄-주입된 깊은 드레인 N-웰(1024), 게이트 산화물층(1028), 게이트(1029), 게이트 규화물(1030), 측벽 스페이서(1027), N 소스 확장부(1026)(측벽 스페이서 제조 프로세스의 인조물), 깊게 주입된 균일 ND 영역(1025), 필드 산화물층(1034), ILD(1033), 금속 상호접속부(1032), 및 배리어 금속(1031)을 포함한다.
도 26의 NMOS(980)에 유사한 또 하나의 변형에서, 도 27c의 NMOS(1040)는 게이트 형성 이전에 주입된 깊은 컨포멀 ND 영역(1044A-1044C)을 갖는 공핍-모드 NMOS(1040)를 도시한다. 서브표면 차폐(1042)는 LOCOS 필드 산화물층(1049) 아래의 P-웰(1042A)과, N+ 소스 영역(1045A) 아래에서 수평으로 확장하는 더 깊은 부분(1042B)을 포함한다. 상기 낮은 문턱전압은 약 도핑된 P 기판(1041)과 얇은 게이트 산화물(1046)에 의해 설정된다. P 기판(1041)의 도핑 농도와 게이트 산화물(1046)의 두께에 따라서, 0 V ~ -1 V의 디바이스 문턱전압이 얻어진다.
또한 NMOS(1040)는 N+ 드레인 영역(1045B), 연쇄-주입된 깊은 드레인 N-웰(1043), 게이트(1047), 선택적 게이트 규화물(1048), 측벽 스페이서(1053), N 소스 확장부(1054), 깊게 주입된 컨포멀 ND 영역(1044A-1044C), 필드 산화물층(1044), ILD(1050), 금속 상호접속부(1052), 및 배리어 금속(1051)을 포함한다.
본 발명의 또 하나의 실시예로서, 도 28은 고온 처리나 확산없이 형성된 얕은 LDD를 갖는 완전히 절연된 공핍-모드 NMOS(1060)를 도시한다. 이 디바이스에서, DN 플로어 절연층(1062)은 게이트(1071)에 자체-정렬된 얕은 ND 영역(1068A)과 LOCOS 필드 산화물층(1076)에 자체-정렬된 ND 영역(1068B)을 가진 N-웰(1063A, 1063B)을 포함하는 깊은 드레인과 환형 측벽 절연물에 의해 중첩된다. 상기 드레인들은 N+ 영역(1066B), 금속(1074), 및 배리어 금속(1073)을 통해 접촉된다.
N+ 소스 영역(1066A)은 측벽 스페이서(1069)에 인접하는 반면, N 소스 확장부(1067)는 게이트 산화물(1070) 위에 위치하는 게이트(1071)에 자체 정렬되고 규화물(1072)에 의해 분로가 만들어진다(shunt). 연쇄-주입된 P형 영역을 포함하는 P-웰(1064)은 N+ 소스 영역(1066A) 아래에서 수평으로 확장하여 NPN 기생 전도와 스냅백을 억제하지만 절연된 강화-모드 수평 DMOS의 경우에서와 같이 게이트(1071) 아래에서 중첩할 정도로 충분히 수평으로 확장하지 않는다. 상기 절연된 디바이스의 문턱전압은 절연된 포켓(1065)의 도핑 농도에 의해 설정되며, 이것은 바람직하게는 P 기판(1061)의 도핑 농도와 동일하다.
P-N 다이오드 및 접합 종단
파워 회로에서 또 하나의 중요한 기능은 노이즈 스파이크와 제한된 기간 전압 과도로부터 얇은 게이트 산화물을 우연히 손상시키는 위험을 회피하기 위해 민감한 MOS 회로의 전압을 클램프할 필요이다. 이것은 다이오드를 사용함으로써 행해질 수 있으며, 이것은 접지되거나 절연된 터브(tub)에 "부유(float)"할 수 있으며 보호되는 어떤 회로나 소자보다 더 낮은 브레이크다운 전압을 가질 수 있다.
실제 브레이크다운 전도 메커니즘은 애벌랜치 프로세스이고 양자 기계적 터널링(quantum mechanical tunneling)이 아니지만 이들 전압 클램프는 흔히 제너 다이오드라고 불린다. 우리는 본 명세서에서 접합 브레이크다운의 물리적 메커니즘에 관계없이 제너라는 용어와 전압 클램프라는 용어를 혼용해서 사용한다.
종래의 집적 회로 프로세스에서 사용 가능한 다이오드는 고온 확산을 사용하여 형성되기 때문에, 생성된 고온 표면 농도는 애벌랜치 캐리어 증가가 민감한 산화물을 손상시켜 디바이스 신뢰성이나 전압 안정성에 나쁜 영향을 줄 수 있는 표면 근처의 브레이크다운을 강제한다. 이와 대비하여 본 발명의 다이오드는 고온 확산의 필요 없이 고에너지 연쇄 주입을 사용하여 형성된 주입된대로의 불순물 프로파일을 사용하하며, 손상 가능성이 더 작을 것 같은 벌크 실리콘의 표면 아래에 매립된 애벌랜치 브레이크다운을 나타낸다.
도 29a-29c는 본 발명에 의한 프로세스로 만들어질 수 있는 다양한 제너 다이오드를 도시한다. 예를 들면, 도 29a는 접지된 애노드 접속을 갖는 N+ 매립형 클램프 다이오드(K1, K2)를 도시한다. 다이오드(K1)는 P-웰을 애노드로 사용하고; 다이오드(K2)는 P-베이스 또는 P-바디 영역을 애노드로 사용한다. 다이오드(K1)의 캐소드는 LOCOS 필드 산화물층(1087)에 자체-정렬된 N+ 영역(1083)을 포함한다. 다이오드(K1)의 애노드는 P-웰(1084)을 포함하고, 이것은 N+ 캐소드(1083)보다 더 작은 측면 크기를 갖고 측면으로 N+ 캐소드(1083) 내에 둘러싸인다. P-웰(1084)은 P+ 접점(1082)에 의해 ILD(1088)을 통과하여 금속 상호접속부(1090)와 배리어 금속(1089)으로 형성된 전극 "A"에 연결된다.
표면 근처에서 피크 농도를 갖고 깊이 증가에 따라 단조적으로 농도가 감소하는 종래의 확산된 웰과 달리, P-웰(1084)은 붕소의 고에너지 이온 주입에 의해 또는 바람직하게는 용량과 에너지에 있어서 변화하는 일련의 붕소 주입을 포함하는 붕소 연쇄 주입에 의해 형성된다. 상기 연쇄 주입은 임의의 수의 주입을 포함할 수 있지만 싱글 마스크를 통해서 그리고 에피택시를 사용하지 않고 이온 주입에 의해 형성된 2개의 영역, 즉 표면층(PW1)과 서브표면층(PW1B)에 의해 도면에서 그래픽 표현되어 있다. 예를 들면, P-웰(1084)은 표 1에 나열된 제 1 또는 제 2 P-웰 중 어느 하나를 포함할 수 있다.
다이오드(K2)에서, 주입된 P형 애노드(1087)는 N+ 캐소드(1085) 아래에 형성되고 측면으로 그 내부에 둘러싸이며, 캐소드 접속(1090)과 애노드 접속(A)을 갖는다. P형 바디 주입은 싱글 고에너지 붕소 주입 또는 연쇄 주입을 포함할 수 있다. 예를 들면, P-웰(1087)은 표 1에 나열된 P-바디 또는 P-베이스 영역 중 어느 하나를 포함할 수 있다. 전형적으로, P-바디 또는 P-베이스 영역과 P-웰 영역 사이의 주된 차이점은 특유의 도핑 프로파일이며, 후자는 전자보다 더 강-도핑된 서브표면층을 갖는다.
애노드로서 P-바디 또는 P-베이스 영역을 사용하는 매립된 제너 다이오드의 절연된 형태가 도 29b에 도시되어 있다. 다이오드(1100)는 P 기판(1101)과 다이오드(1100)를 절연하고 포함하는 절연된 P형 영역(1103)을 포함한다. 부유하는 P형 영역(1103)은 고리 형상을 갖고 DN층(1102) 위에 수직으로 중첩하는 측벽 절연 N-웰(1105A, 1105B)과 고에너지 주입된 DN 플로어 절연층(1102)에 의해 절연된다. N+ 캐소드(1106)는 LOCOS 필드 산화물 영역(1108) 사이의 표면을 가로질러 확장하고 DN층(1102)의 절연 구조체와, 그리고 N-웰(1105A, 1105B)과의 접촉을 통해 N-웰(1105A, 1105B)과 전기적 접촉을 형성한다. N+ 캐소드 영역(1106)은 배리어 금속(1110)과 ILD(1109)를 통해 접촉되고 K로 표시된 금속(1111)에 의해 전기적으로 연결된다. P-바디 또는 P-베이스 애노드(1104)는 절연된 P형 영역(1103) 내에 포함되고 절연된 P형 영역(1103) 내의 P+ 영역에 의해 접촉된다. 이 P+ 접촉 영역은 보통 페이지 내로 확장하는 3차원에 위치되며, 따라서 도시되어 있지 않다. 비절연 P형 기판(1101)에 대한 접촉은 P+ 영역(1107A, 1107B)에 의해 촉진되며, 이것은 바람직한 실시예에서는 다이오드(1100)를 에워싸는 링을 형성한다.
애노드로서 P-웰 영역을 사용하는 매립된 제너 다이오드의 절연된 형태의 단면도(1120)가 도 29c에 도시되어 있다. 제너 다이오드(1120)는 P형 기판(1121)으로부터 제너 다이오드(1120)를 절연하고 포함하는 절연된 P형 영역(1131)에 형성된다. 부유하는 P형 영역(1131)은 DN 층(1122) 위에 수직으로 중첩하고 고리 형상을 갖는 측벽 절연 N-웰(1123A, 1124B)과 고에너지 주입된 DN 플로어 절연층(1122)에 의해 절연된다. N+ 캐소드 영역(1125)은 LOCOS 산화물 영역(1129) 사이의 표면을 가로질러 확장하고 DN층(1122)의 절연 구조체와 N-웰(1123A, 1123B)과의 접촉을 통해 N-웰(1123A, 1123B)와 전기적 접촉을 형성한다.
N+ 캐소드 영역은 배리어 금속(1127)과 ILD(1130)를 통해 접촉되고 금속(1128)에 의해 전기적으로 접속된다. P-웰 애노드(1124)는 전형적으로 3차원에서(도시되지 않음) 절연된 P형 영역(1131) 내에 포함되고 절연된 P형 영역(1131) 내의 P+ 영역에 의해 접촉된다. P 기판(1121)의 비절연된 부분에 대한 접촉은 P+ 영역(1126A, 1126B)에 의해 용이하게 되며, 이것은 바람직한 실시예에서 다이오드(1120)를 에워싸는 링을 형성한다.
표면 근처에서 피크 농도를 갖고 깊이가 증가함에 따라 단조적으로 농도가 감소하는 종래의 확산된 웰과 달리, P-웰(1124)은 고에너지 붕소 이온 주입에 의해 형성되고 바람직하게는 용량과 에너지에 있어서 변화하는 일련의 붕소 주입을 포함하는 붕소 연쇄-주입에 의해 형성된다. 상기 연쇄 주입은 임의의 수의 주입을 포함할 수 있지만, 싱글 마스크를 통해서 그리고 에피택시를 사용하지 않고 이온 주입에 의해 형성된 2개의 영역, 즉 표면층(PW1)과 서브표면층(PW1B)에 의해 도면에서 그래픽 표현되어 있다. 바람직한 실시예에서, 더 깊은 층이 표면 웰보다 더 높은 농도를 갖는다. 대안으로, P-웰(1124)은 상이한 브레이크다운 전압을 달성하기 위해 상이한 불순물 프로파일을 가질 수 있다.
도 29d의 단면도(1140)에 도시된 개시된 프로세스에서 가용한 또 하나의 절연된 매립 제너 다이오드는 기판으로부터 절연된 부유하는 섬에 모두 포함된 N-웰/P-웰 접합의 스트라이프의 병렬 조합을 포함한다. 상기 다이오드는 P+ 영역(1146D,1146C)에 의해 접촉된 다수의 절연 P-웰(1144A, 1144B), N+ 영역(1145A-1145C)에 의해 접촉된 다수의 N-웰(1143A-1143C)을 포함하며, 모두는 고에너지 주입된 DN 플로어 절연층(1142) 위에 위치한다. N-웰(1143A, 1143C)은 전체 제너를 기판(1141)으로부터 절연하는 환형 구조를 형성한다. 상기 디바이스는 LOCOS(1149) 및 P+ 기판 링(1146A, 1146B)에 의해 둘러싸여 있다. 다양한 스트라이프의 제너 다이오드와 배리어 금속(1147)의 상호접속은 금속(1148)에 의해 용이하게 된다.
표면 근처에서 피크 농도를 갖고 깊이의 증가에 따라 단조적으로 농도가 감소하는 종래의 확산된 웰과 달리, 제 1 P형 웰(1144A, 1144B)은 제 1 N-웰(1143A-1143C)과 함께 고에너지 이온 주입에 의해, 바람직하게는 용량과 에너지에 있어서 변화하는 일련의 주입을 포함하는 연쇄-주입에 의해 형성된다. 상기 연쇄 주입은 임의의 수의 주입 단계를 포함할 수 있지만, 그것들은 2개의 영역 - 표면층(PW1, NW1)과 서브표면층(PW1B, NW1B)에 의해 도면에서 그래픽 표현된다. 바람직한 실시예에서 더 깊은 층(NW1B, PW1B)은 표면 웰보다 더 강한 농도를 갖게 되며, 제너의 브레이크다운이 표면 아래의 위치에서 발생하게 한다. 대안으로 상이한 불순물 프로파일을 갖는 제 2 P-웰 및 제 2 N-웰이 상이한 브레이크다운을 달성하기 위해 제 1 P-웰 또는 제 1 N-웰 중 하나 또는 모두를 대체할 수 있다.
도 29의 단면도(1160)는 P+/N-베이스 매립 제너 다이오드를 포함하고 이것을 P형 기판(1161)으로부터 절연하는 절연된 P형 기판(1163)을 포함하는 절연된 P+/N-베이스 매립 제너를 도시한다. 부유하는 P형 영역(1163)은 고에너지 주입된 DN 플로어 절연층(1162)과 측벽 절연 N-웰(1165A, 1165B)에 의해 절연되고, 측벽 절연 N-웰(1165A, 1165B)은 DN층(1162) 위에 수직으로 중첩하고 고리 형상을 가지며 N+ 영역(1168A, 1168B)에 의해 접촉된다. P+ 애노드(1167A)는 표면을 가로질러 확장하고 N-베이스(1166)를 포함하는 연쇄 주입된 P-웰(1164) 및 절연된 P형 영역(1163)과 전기적 접점을 형성한다. 브레이크다운은 P+ 애노드(1167A)와 N-베이스(1166) 사이에 매립된 인터페이스의 농도에 의해 결정된다. 'A'로 표시된 상기 P+ 애노드는 배리어 금속(1169)과 ILD(1172)를 통해서 접촉되고 금속(1170)에 의해 전기적으로 연결된다. N-베이스 캐소드(1166)는 3차원에서 N+ 에 의해 접촉된다(도시되지 않음). 비절연된 P형 기판(1161)에 대한 접촉은 P+ 영역(1167C, 1167B)에 의해 용이하게 되며, 이것은 바람직한 실시예에서 상기 다이오드를 에워싸는 링을 형성한다.
표면 근처에서 피크 농도를 갖고 깊이가 증가함에 따라 농도가 단조적으로 감소하는 종래의 확산된 웰과 달리, 제 1 P형 웰(1164)은 고에너지 붕소 이온 주입에 의해 그리고 바람직하게는 용량과 에너지에 있어서 변화하는 일련의 붕소 주입을 포함하는 붕소 연쇄-주입에 의해 형성된다. 상기 연쇄 주입은 임의의 수의 주입을 포함할 수 있지만 에피택시를 사용하지 않고 싱글 마스크를 통한 이온 주입에 의해 형성된 2개의 영역 - 표면층(PW1)과 서브표면층(PW1B)에 의해 도면에서 그래픽 표현되어 있다. 바람직한 실시예에서, 더 깊은 층이 표면 웰보다 더 강한 농도를 가지며, 제너의 브레이크다운이 표면 아래의 위치에서 일어나게 한다. 대안으로 상이한 불순물 프로파일을 갖는 제 2 P-웰이 상이한 브레이크다운을 달성하기 위해 제 1 P-웰을 대체할 수 있다.
상기 프로세스에서 또 하나의 진보성있는 P-N 다이오드는 절연된 P형 포켓을 기판보다 높은 고전압으로 부유시키는데 사용되는 종단이다. 종단 에지의 목적은 N형 측벽 절연의 에지에서 전기장을 형상화하는 것이며, 여기서 전형적으로 상기 측벽은 고에너지 주입된 DN 플로어 절연층 위에 중첩하는 N-웰을 포함한다.
도 30a에 도시된 실시예에서, 절연된 P형 포켓(1204)은 DN 플로어 절연층(1202)와 N-웰(1203)에 의해 절연되고 P형 기판(1201)과 P+ 기판 링(1205A)에 이해 둘러싸여 있다. 이 예에서, 상기 종단은 ILD(1210) 위에서 수평으로 확장하는 금속 필드 플레이트(1211, 1212)를 포함한다. 상기 종단은 P+ 기판 링(1205A)부터 N-웰(1203)까지의 거리로 정의된 길이 LD3를 갖는다.
도 30b에 도시된 실시예에서, 절연된 P형 포켓(1224)은 DN 플로어 절연층(1222)와 N-웰(1223)에 의해 절연되고 P형 기판(1221)과 P+ 기판 링(1225A)에 의해 둘러싸여 있다. 이 실시예에서, 상기 종단은 N-웰(1263)에 연결되고 필드 산화물층(1270) 아래에서 길리 LD3만큼 확장하고 P+ 기판 링(1265A)으로부터 거리 LD4만큼 떨어진 깊은 ND 영역(1266)을 포함한다. 상기 종단은 ILD(1270) 위에서 확장하는 금속 필드 플레이트(1271, 1272)를 포함할 수 있다.
도 30e에 도시된 실시예에서, 절연된 P형 포켓(1284)은 DN 플로어 절연층(1282)과 N-웰(1283)에 의해 절연되고 P형 기판(1281)과 P+ 기판 링(1285A)에 의해 둘러싸여 있다. N-웰(1283)은 도시된 바와 같이 LOCOS 필드 산화물층(1290) 아래에서 확장하여 NW1B에 의해 형성된 제 1 접합 확장부를 제공한다. 대안의 실시예에서, N-웰(1283)은 도시된 바와 같이 N+ 영역(1287)을 둘러쌀 수도 있지만, LOCOS 필드 산화물층(1290) 아래에서 측면으로 확장하지는 않는다. 이 실시예에서, 상기 종단은 N-웰(1283)에 연결되고 LOCOS 필드 산화물층(1290) 아래에서 길이 LD3만큼 확장하고 P+ 기판 링(1285A)으로부터 거리 LD4만큼 떨어진 컨포멀 깊은 ND 영역(1286)을 포함한다. 상기 종단은 또한 ILD(1293)에 중첩하는 금속 필드 플레이트(1291, 1292)를 포함할 수 있다.
도 30f의 실시예에서, 절연된 P형 포켓(1304)은 DN 플로어 절연층(1302)과 N-웰(1303)에 의해 절연되고 P형 기판(1301)과 P+ 기판 링(1305A)에 의해 둘러싸여 있다. 이 실시예에서, 상기 종단은 길이 LD3A를 갖는 활성영역의 부분(1306A)와 길이 LD3B를 갖는 LOCOS 필드 산화물층(1310) 아래의 부분(1306B)를 포함하고 P+ 기판 링(1305A)으로부터 거리 LD4만큼 떨어진 컨포멀 깊은 ND 영역(1306)을 포함한다.
도 30g의 실시예에서, 절연된 P형 포켓(1324)은 DN 플로어 절연층(1322)과 N-웰(1323)에 의해 절연되고 P형 기판(1321)과 P+ 기판 링(1325A)에 의해 둘러싸여 있다. 이 실시예에서, 상기 종단은 N-웰(1323)에 연결되고 필드 ILD(1330) 아래에서 길이 LD3만큼 확장하는 얇은 N-드리프트 영역(1326)을 포함한다. P+ 기판 링(1325A)과 N- 드리프트 영역(1326)은 LOCOS 필드 산화물층(1331)에 자체-정렬되고 거리 LD4만큼 이격된다.
도 30h의 실시예에서, 절연된 P형 포켓(1344)은 DN 플로어 절연층(1342)과 N-웰(1343)에 의해 절연되고 P형 기판(1341A)과 P+ 기판 링(1345A)에 의해 둘러싸여 있다. 이 실시예에서, 기판(1341A)은 LOCOS 필드 산화물층(1350)과 ILD(1351) 아래의 영역(1341B)을 포함하고, P+ 기판 링(1345A)부터 N-웰(1343)까지의 거리로 정의된 길이 LD3를 갖는다. DN 플로어 절연층(1342)의 일부는 N-웰(1343)을 넘어 P+ 기판 링(1345A)를 향해 확장하여 표면 전기장을 감소시키는 것을 돕는다. DN층(1342)의 N-웰(1343)을 초과한 확장은 이 예에서 LOCOS(1350) 아래로 확장하지 않으므로, DN층(1342)의 깊이는 종단 영역에서 거의 일정하다.
도 30i의 실시예에서, 절연된 P형 포켓(1364)은 DN 플로어 절연층(1362)과 N-웰(1363)에 의해 절연되고 P형 기판(1361A)과 P+ 기판 링(1365A)에 의해 둘러싸여 있다. 이 실시예에서, 기판(1361A)은 LOCOS 필드 산화물층(1370)과 ILD(1372) 아래의 영역(1361B)을 포함하고, P+ 기판 링(1365A)부터 N-웰(1363)까지의 거리로 정의된 길이 LD3를 갖는다. DN 플로어 절연층(1362)의 일부는 N-웰(1363)을 넘어 P+ 기판 링(1365A)를 향해 확장하여 표면 전기장을 감소시키는 것을 돕는다. DN층(1362)의 확장은 이 예에서 LOCOS 산화물층(1370)의 일부 아래에서 확장하므로, DN층(1362)의 깊이는 종단 영역에서 LOCOS 필드 산화물층(1370)에 합치한다.
도 30j의 실시예에서, 절연된 P형 포켓(1384)는 DN 플로어 절연층(1382)과 N-웰(1383)에 의해 절연되고 P형 기판(1381A)과 P+ 기판 링(1385A)에 의해 둘러싸여 있다. 이 실시예에서, 기판(1381A)은 P+ 기판 링(1385A)과 N- 드리프트 영역(1386) 사이의 길이 LD4와, LOCOS 필드 산화물층(1390)과 N-웰(1383) 사이의 길이 LD3를 갖는 LOCOS 필드 산화물층(1390)과 ILD(1391) 아래에 영역(1381B)을 포함한다. P+ 기판 링(1385A)과 ND 영역(1386)은 LOCOS 필드 산화물층(1390)에 자체-정렬된다. DN층(1382)의 일부는 N-웰(1383) 아래에서 P+ 기판 링(1385A)을 향해 확장하여 표면 전기장을 감소시키는 것을 돕는다. DN층(1382)은 LOCOS 필드 산화물층(1390)으로부터 축소될 수 있으며 그리하여 DN층(1382)의 깊이는 도시된 바와 같이 거의 일정하거나, 대신에 LOCOS 필드 산화물층(1390) 아래에서 확장하여 도 30i의 실시예에서와 같이 LOCOS 필드 산화물층(1390)에 합치하는 깊이를 갖는다. 얇은 ND 영역(1386)이 N-웰(1383)부터 LOCOS(1390)까지 확장하는 표면 종단으로서 포함된다.
도 30k의 실시예에서, 절연된 P형 포켓(1404)은 DN 플로어 절연층(1402)과 N-웰(1403)에 의해 절연되고 P형 기판(1401A)과 P+ 기판 링(1405A)에 의해 둘러싸여 있다. 이 실시예에서, 기판(1401A)은 ILD(1411) 아래의 영역(1401B)을 포함한다. DN층(1402)의 일부는 P+ 기판 링(1405A)을 향해 N-웰(1403)을 초과 확장하여 표면 전기장을 감소시키는 것을 돕는다. 얇은 P- 드리프트 영역(1406)도 P+ (1405A)부터 N-웰(1403)을 향해 확장하는 표면 종단으로서 포함된다. 상기 종단은 P+ 기판 링(1405A)과 P- 드리프트 영역(1406)의 에지 사이의 길이 LD4와, P- 드리프트 영역(1406)의 에지와 N-웰(1403) 사이의 길이 LD3를 갖는다.
도 30a-30k의 종단 예에서 도시된 다양한 특성들은 본 발명의 프로세스와 양립 가능하고 절연된 영역의 BV를 최적화할 수 있는 종단을 예시한다. 주어진 실시에 대해 최상의 종단 구조에 도달하기 위해 상이한 도면으로부터의 특성들을 조합하는 것은 본 발명의 범위에 포함된다. 예를 들면, 도 30b와 30c의 다층의 폴리실리콘 금속 필드 플레이트, 도 3I의 컨포멀 DN층, 및 도 30i의 N- 드리프트 영역은 모두 조합될 수 있으며, 개시된 요소들의 다수의 다른 조합도 가능하다. 알려진 처리 기법에 의해서 도시된 구조들을 변경하는 것 역시 본 발명의 범위 내에 포함된다. 예를 들면, 도시된 단일 금속층 위에 금속 상호접속층을 부가하고, 이 층들을 추가적인 레벨의 필드 플레이트로서 사용하는 것이 가능하다. 또한 증착된 및/또는 오목한 필드 산화물과 같은 대안의 필드 유전체 스킴에 의해 상기 LOCOS 필드 산화물을 대체하는 것이 가능하다.
본 발명의 구체적인 실시예가 설명되었지만, 이들 실시예는 단지 설명을 위한 것이고, 한정하려는 것은 아님을 이해해야 한다. 본 발명의 광범위한 원리에 의해 다수의 부가적인 또는 대안의 실시예가 당업자에게는 자명할 것이다.
Claims (91)
- 제 1 전도성 타입을 갖고 에피택셜층을 포함하지 않는 반도체 기판에 수평 DMOS 트랜지스터를 제조하는 방법에 있어서,상기 기판의 표면에서 필드 산화물층을 형성하는 단계;상기 필드 산화물층으로부터 측면으로 이격된 상기 기판의 표면에 제 1 마스크층을 형성하는 단계;제 2 전도성 타입의 컨포멀 드리프트(conformal drift) 영역을 형성하기 위해 상기 기판에 제 2 전도성 타입의 불순물을 주입하는 단계 - 상기 드리프트 영역은 상기 필드 산화물층의 제 1 에지에 근접한 상기 기판의 영역 아래에 제 1 깊은 부분을 갖고, 상기 필드 산화물층의 제 2 에지에 근접한 상기 기판의 영역 아래에 제 2 깊은 부분을 갖고, 및 상기 필드 산화물층 아래에 얕은 부분을 갖으며, 상기 제1 깊은 부분 및 상기 제2 깊은 부분 각각은 상기 얕은 부분보다 더 깊게 상기 기판으로 연장됨 -;상기 드리프트 영역의 제 1 및 제 2 깊은 부분과 상기 드리프트 영역의 제 1 깊은 부분에 인접한 상기 기판의 영역 위에 제 2 마스크층을 형성하는 단계;바디 영역을 형성하기 위해 상기 제 1 전도성 타입의 불순물을 주입하는 단계;상기 드리프트 영역의 제 1 깊은 부분의 위와, 상기 바디 영역과 상기 드리프트 영역의 제 1 깊은 부분 사이의 상기 기판의 영역 위에 게이트 유전체층을 형성하는 단계; 및상기 게이트 유전체층의 위에 게이트를 형성하는 단계를 포함하는 수평 DMOS 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 컨포멀 드리프트 영역의 상기 제2 깊은 부분에서 상기 제 2 전도성 타입의 웰을 형성하기 위해 상기 제 2 전도성 타입의 불순물을 주입하는 단계를 더 포함하는 수평 DMOS 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 필드 산화물층의 일부와 상기 게이트 유전체층 위에 게이트를 형성하는 단계를 더 포함하는 수평 DMOS 트랜지스터 제조 방법.
- 에피택셜층을 포함하지 않는 제 1 전도성 타입의 반도체 기판에 형성된 수평 DMOS 디바이스에 있어서,상기 기판의 표면에 있고 제 1 및 제 2 에지를 갖는 필드 산화물층;상기 필드 산화물 영역의 아래에서 상기 필드 산화물 영역의 에지를 넘어 연장하는 제 2 전도성 타입의 컨포멀 드리프트 영역 - 상기 드리프트 영역은, 상기 필드 산화물 영역의 아래에 얕은 부분, 상기 필드 산화물 영역의 상기 제 1 에지에 인접한 영역 아래의 제 1 깊은 부분, 상기 필드 산화물 영역의 상기 제 2 에지에 인접한 영역 아래의 제 2 깊은 부분을 포함하고, 상기 제1 및 제2 깊은 부분은 상기 얕은 부분보다 깊게 상기 기판으로 연장됨 -;상기 드리프트 영역의 상기 제 1 깊은 부분에 인접한 상기 기판의 표면에 인접하여 위치된 상기 제 1 전도성 타입의 바디 영역;상기 바디 영역에 인접한 상기 기판의 표면에 인접하여 형성되는 상기 제 2 전도성 타입의 소스 영역 - 상기 소스 영역은 상기 드리프트 영역의 상기 제 1 깊은 부분으로부터 채널 영역에 의해 분리됨 - ;상기 채널 영역의 위에 있는 게이트와 게이트 유전체층; 및상기 기판의 표면에 인접한 상기 제 2 전도성 타입의 드레인 영역을 포함하고,상기 드레인 영역의 적어도 일부는 상기 드리프트 영역의 상기 제 2 깊은 부분에 위치하는, 수평 DMOS 디바이스.
- 제 4 항에 있어서,상기 드리프트 영역은 상이한 에너지로 주입된 일련의 수직 불순물 영역들을 포함하는, 수평 DMOS 디바이스.
- 제 5 항에 있어서,상기 불순물 영역들 중 제1 불순물 영역의 도핑 농도는 상기 불순물 영역들 중 제2 불순물 영역의 도핑 농도보다 더 높으며, 상기 제1 불순물 영역은 상기 제2 불순물 영역의 아래에 위치하는, 수평 DMOS 디바이스.
- 제 4 항에 있어서,상기 바디 영역은 상이한 에너지로 주입된 일련의 수직 불순물 영역들을 포함하는, 수평 DMOS 디바이스.
- 제 7 항에 있어서,상기 불순물 영역들 중 제1 불순물 영역의 도핑 농도는 상기 불순물 영역들 중 제2 불순물 영역의 도핑 농도보다 더 높으며, 상기 제1 불순물 영역은 상기 제2 불순물 영역의 아래에 위치하는, 수평 DMOS 디바이스.
- 제 4 항에 있어서,상기 드레인 영역은 상이한 에너지로 주입된 일련의 수직 불순물 영역을 포함하는, 수평 DMOS 디바이스.
- 제 9 항에 있어서,상기 불순물 영역들 중 제1 불순물 영역의 도핑 농도는 상기 불순물 영역들 중 제2 불순물 영역의 도핑 농도보다 더 높으며, 상기 제1 불순물 영역은 상기 제2 불순물 영역의 아래에 위치하는, 수평 DMOS 디바이스.
- 제 4 항에 있어서,상기 드레인 영역은 상기 필드 산화물층의 중심 개구부에 형성되고 상기 소스 및 바디 영역은 상기 필드 산화물층을 측면으로 둘러싸는, 수평 DMOS 디바이스.
- 에피택셜층을 갖지 않는 제 2 전도성 타입의 반도체 기판에 형성된 수평 DMOS 디바이스에 있어서,제 2 전도성 타입의 드리프트 영역 - 상기 드리프트 영역은 상이한 에너지로 주입된 일련의 수직 불순물 영역들을 포함함 - ;상기 기판의 표면에 인접하고 또한 상기 드리프트 영역에 인접하여 위치한 상기 제 1 전도성 타입의 바디 영역;상기 바디 영역 및 상기 기판의 표면에 인접하여 형성되고 상기 드리프트 영역으로부터 채널 영역에 의해 분리된 소스 영역;상기 채널 영역의 위에 있는 게이트와 게이트 유전체층; 및상기 기판의 표면에 인접하여 위치하고 상기 채널 영역으로부터 상기 드리프트 영역의 일부에 의해 분리된 제 2 전도성 타입의 드레인 영역을 포함하는 수평 DMOS 디바이스.
- 제 12 항에 있어서,상기 불순물 영역들 중 제1 불순물 영역의 도핑 농도는 상기 불순물 영역들 중 제2 불순물 영역의 도핑 농도보다 더 높으며, 상기 제1 불순물 영역은 상기 제2 불순물 영역의 아래에 위치하는, 수평 DMOS 디바이스.
- 제 12 항에 있어서,상기 드리프트 영역의 바닥 접합부는 평평한, 수평 DMOS 디바이스.
- 제 12 항에 있어서,상기 바디 영역은 상이한 에너지로 주입된 일련의 수직 불순물 영역들을 포함하는, 수평 DMOS 디바이스.
- 제 15 항에 있어서,상기 바디 영역 내에서 상기 불순물 영역들 중 제1 불순물 영역의 도핑 농도는 상기 불순물 영역들 중 제2 불순물 영역의 도핑 농도보다 더 높으며, 상기 제1 불순물 영역은 상기 제2 불순물 영역의 아래에 위치하는, 수평 DMOS 디바이스.
- 에피택셜층을 갖지 않는 제 1 전도성 타입의 반도체 기판에 형성된 수평 DMOS 디바이스에 있어서,제 2 전도성 타입을 갖는 드리프트 영역;상기 기판의 표면에 인접하고 또한 상기 드리프트 영역에 인접하여 위치한 상기 제 1 전도성 타입의 바디 영역;상기 바디 영역 및 상기 기판의 표면에 인접하게 형성되고 상기 드리프트 영역으로부터 채널 영역에 의해 분리된 상기 제 2 전도성 타입의 소스 영역;상기 채널 영역의 위에 있는 게이트 및 게이트 유전체층;상기 드리프트 영역과 상기 기판의 표면에 인접하여 위치한 상기 제 2 전도성 타입의 드레인 영역; 및상기 드레인 영역의 아래에 위치하고 상기 기판의 도핑 농도보다 큰 도핑 농도를 가진 상기 제 1 전도성 타입의 클램프 영역을 포함하는, 수평 DMOS 디바이스.
- 제 17 항에 있어서,제 1 전도성 타입을 갖는 상기 클램프 영역은 상이한 에너지로 주입된 일련의 수직 불순물 영역들을 포함하는, 수평 DMOS 디바이스.
- 제 18 항에 있어서,상기 클램프 영역 내에서 상기 불순물 영역들 중 제1 불순물 영역의 도핑 농도는 상기 불순물 영역들 중 제2 불순물 영역의 도핑 농도보다 더 높으며, 상기 제1 불순물 영역은 상기 제2 불순물 영역 아래에 위치하는, 수평 DMOS 디바이스.
- 제 17 항에 있어서,상기 바디 영역은 상이한 에너지로 주입된 일련의 수직 불순물 영역들을 포함하는, 수평 DMOS 디바이스.
- 제 20 항에 있어서,상기 바디 영역 내에서 상기 불순물 영역들 중 제1 불순물 영역의 도핑 농도는 상기 불순물 영역들 중 제2 불순물 영역의 도핑 농도보다 더 높으며, 상기 제1 불순물 영역은 상기 제2 불순물 영역 아래에 위치하는, 수평 DMOS 디바이스.
- 제 17 항에 있어서,상기 기판의 표면에 있고 제 1 및 제 2 에지를 갖는 필드 산화물층을 더 포함하는, 수평 DMOS 디바이스.
- 제 22 항에 있어서,상기 드리프트 영역은 상이한 에너지로 주입된 일련의 수직 불순물 영역들을 포함하는, 수평 DMOS 디바이스.
- 제 23 항에 있어서,상기 불순물 영역들 중 제1 불순물 영역의 도핑 농도는 상기 불순물 영역들 중 제2 불순물 영역의 도핑 농도보다 더 높으며, 상기 제1 불순물 영역은 상기 제2 불순물 영역 아래에 위치하는, 수평 DMOS 디바이스.
- 제 22 항에 있어서,상기 드리프트 영역은,컨포멀하게(conformal) 상기 필드 산화물층 아래에 있고,상기 필드 산화물층의 에지들을 지나서 연장되고,상기 필드 산화물층 아래의 얕은 부분, 상기 필드 산화물층의 제 1 에지에 인접한 제 1 깊은 부분, 및 상기 필드 산화물층의 제 2 에지에 인접한 제 2 깊은 부분을 포함하고,상기 깊은 부분들은 상기 얕은 부분보다 더 깊이 상기 기판으로 연장되는, 수평 DMOS 디바이스.
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- 에피택셜층을 포함하지 않는 제 1 전도성 타입의 반도체 기판에 형성된 수평 DMOS 디바이스에 있어서,상기 기판의 표면에 인접하여 형성된 제 1 전도성 타입의 바디 영역;상기 바디 영역 내의 상기 기판의 표면에 인접하여 형성된 제 2 전도성 타입의 소스 영역;상기 기판의 채널 영역 위에 있는 게이트 유전체층과 게이트;상기 기판의 표면에 인접하여 형성되고 상기 바디 영역으로부터 측면으로 이격된 제 2 전도성 타입의 드레인 영역; 및상기 바디 영역, 상기 채널 영역 및 상기 드레인 영역 아래에서 측면으로 연장되고, 상기 기판의 표면 아래에 상부 경계를 갖는 제 2 전도성 타입의 절연층을 포함하고,상기 채널 영역은 상기 드레인 영역과 상기 소스 영역 사이에 위치하고,상기 바디 영역은 상이한 에너지로 주입된 일련의 수직 불순물 영역들을 포함하는, 수평 DMOS 디바이스.
- 제 45 항에 있어서,상기 드레인 영역은 상이한 에너지로 주입된 일련의 수직 불순물 영역들을 포함하는, 수평 DMOS 디바이스.
- 제 45 항에 있어서,상기 드레인 영역과 상기 바디 영역 사이의 영역 내의 상기 기판의 표면에 필드 산화물층을 추가로 포함하는, 수평 DMOS 디바이스.
- 제 47 항에 있어서,상기 드레인 영역은 컨포멀하고 상기 필드 산화물층의 섹션 아래에서 측면으로 연장되고, 상기 필드 산화물층의 상기 섹션 아래의 얕은 부분과 상기 필드 산화물층 아래에 있지 않은 깊은 부분을 포함하고, 상기 드레인 영역의 상기 깊은 부분은 상기 드레인 영역의 상기 얕은 부분보다 더 깊이 상기 기판으로 연장하는, 수평 DMOS 디바이스.
- 제 47 항에 있어서,상기 드레인 영역과 상기 채널 영역 사이에 위치하고 상기 필드 산화물층의 섹션 아래의 얕은 부분과 상기 필드 산화물층 아래에 있지 않은 깊은 부분을 포함한 제 2 전도성 타입의 컨포멀 드리프트 영역을 추가로 포함하고, 상기 드리프트 영역의 상기 깊은 부분은 상기 드리프트 영역의 상기 얕은 부분보다 더 깊이 상기 기판으로 연장하는, 수평 DMOS 디바이스.
- 제 47 항에 있어서,상기 절연층은 컨포멀하고, 또한 상기 드레인 영역 아래의 제 1 깊은 부분, 상기 바디 영역 아래의 제 2 깊은 부분, 및 상기 필드 산화물층 아래의 얕은 부분을 포함하고,상기 절연층의 상기 제 1 및 제 2 깊은 부분은 상기 절연층의 상기 얕은 부분보다 더 깊이 상기 기판으로 연장하는, 수평 DMOS 디바이스.
- 제 47 항에 있어서,상기 게이트는 상기 필드 산화물층의 에지 위로 올라가는, 수평 DMOS 디바이스.
- 에피택셜층을 포함하지 않는 제1 전도성 타입의 반도체 기판에 형성된 수평 DMOS 디바이스에 있어서,상기 기판의 표면에 인접하여 형성되고 상이한 에너지로 주입된 일련의 수직 불순물 영역들을 포함하는 제 1 전도성 타입의 바디 영역;상기 바디 영역 내 상기 기판의 표면에 인접한 제 2 전도성 타입의 소스 영역;상기 기판의 표면에 인접한 제 2 전도성 타입의 드레인 영역;상기 기판의 표면 위의 게이트 유전체층 및 게이트;상기 드레인 영역으로부터 채널 영역을 향한 방향으로 연장되는 제 1 드리프트 영역;상기 드레인 영역으로부터 상기 채널 영역에서 먼 방향으로 연장되는 제 2 드리프트 영역; 및상기 바디 영역 및 드레인 영역 아래의 기판 내로 진입한 제 2 전도성 타입의 주입된 절연 영역을 포함하고,상기 게이트는 상기 기판의 채널 영역 위에 있고,상기 채널 영역은 상기 드레인 영역과 상기 소스 영역 사이에 위치하는, 수평 DMOS 디바이스.
- 제 52 항에 있어서,상기 드레인 영역은 상이한 에너지로 주입된 일련의 수직 불순물 영역들을 포함하는, 수평 DMOS 디바이스.
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