TWI470791B

TWI470791B - 高電壓接面場效電晶體結構

Info

Publication number: TWI470791B
Application number: TW101150867A
Authority: TW
Inventors: Wei Hsun Hsu; Shuo Lun Tu; Shih Chin Lien; Shyi Yuan Wu
Original assignee: Macronix Int Co Ltd
Priority date: 2012-12-28
Filing date: 2012-12-28
Publication date: 2015-01-21
Also published as: TW201426999A

Description

高電壓接面場效電晶體結構

本發明大體上係關於高電壓JFET(接面場效電晶體)結構，且更特定言之，係關於嵌入於CMOS電路中之可調諧JFET結構。

對於切換模式電源供應器(下文中稱作SMPS)或切換器而言，其為併有切換調節器以有效地轉換電功率且通常用以有效地提供經調節之輸出電壓的電子電源供應器。起動電路通常包括於SMPS中，且用以在轉換器開始操作時關閉電力。起動電路之要求為在低洩漏的情況下保持電力關斷。

與藉由利用電阻器或空乏型MOS作為電力控制之傳統方式相比較，採用高電壓JFET(接面場效電晶體)來提供高夾止電壓及低洩漏。在操作期間，因為對JFET之PN接面加反向偏壓，所以源極與汲極之間的通道經擠壓以由於增加之空乏區而斷開。因此，無載流子可在JFET中流動。

按照慣例，外部JFET用於起動電路。遺憾地，在競爭性晶片大小競賽變得對晶片設計者愈來愈重要時，保留特定區域以將外部JFET建置於有限作用區上將為奢侈的。對外部JFET之另一挑戰為隨著CMOS技術的應用增加，建構外部JFET之程序可能不同於CMOS。因此，需要用於分配之額外程序以將JFET建置於CMOS電路中，對於製造者而言，此通常可增加成本及時間。

因此，不需要引入不同製程的情況下提供用於CMOS裝置起動電路之嵌入式JFET。亦需要能夠提供夾止電壓可調諧JFET以便增加CMOS裝置之應用。

本發明之目標為提供一種可調諧JFET結構，該JFET結構可用於一CMOS裝置之一起動電路中。該JFET結構具有一第一調諧旋鈕以調整該JFET結構之夾止電壓。該JFET結構亦具有一第二調諧旋鈕以調整該夾止電壓。其中第二調諧旋鈕位於第一調諧旋鈕下方接近基板處。

根據本發明之一實施例包括一種JFET結構。該JFET結構包括具有一第一端子之一第一JFET及與該第一JFET相鄰之一第二JFET。兩個JFET共用該第一端子，且該第一端子在每一JFET的閘極區之間。

另一實施例為一種具有複數個夾止通道之JFET結構。該結構包括具有一第一導電型之一基板及具有一第一端子之一第一JFET。該結構進一步包括在該基板中/上之一第二JFET，其中該第一JFET具有一第一端子且與該第二JFET共用，且該第一端子在該第一JFET與該第二JFET之間。此外，該JFET具有具一第二導電型之一內埋層，該內埋層在該基板中且在該第一JFET及該第二JFET之下。

另一實施例為一種製造一JFET結構之方法。該方法包括提供具有一第一導電型之一基板。該方法亦包括在該基板中形成一第一JFET及一第二JFET，其中該第一JFET與該第二JFET共用一第一端子，且該第一端子在每一JFET之閘極區之間。此外，該方法包括在該第一JFET及該第二JFET之下形成具有第二導電型之一內埋層。

將根據所附圖式來描述本發明。

在下文中參看隨附圖式更全面地描述本發明之實施例，隨附圖式形成實施例之部分且藉由說明而展示可實踐本發明的特定例示性實施例。然而，本發明可以許多不同形式體現且不應被解釋為限於本文中所闡述之實施例；實情為，提供此等實施例以使得本發明將為透徹且完整的，且將會將本發明之範疇完全地傳達給熟習此項技術者。如本文中所使用，術語「或」或符號「/」為包括性「或」運算符，且等效於術語「及/或」，除非上下文另外清楚地指示。另外，遍及說明書，「一」及「該」之含義包括複數引用。術語「耦接」暗示元件可直接連接在一起或可經由一或多個介入元件而耦接。

以下描述說明用於提供積體電路之電力關閉功能的實施例。每一實施例擁有經組態以具有高夾止電壓連同低漏電流之特徵。

圖1為根據本發明之實施例之示意圖。JFET結構10具有第一JFET 100及第二JFET 200。每一JFET具有閘極(101或201)及至少兩個端子(例如，第一JFET之102及103)。兩個JFET部分重疊以共用端子(103或203)。JFET 100/200可為n通道抑或p通道JFET。對於n通道實施例，共同端子103/203為源極(共同源極組態)。對於p通道實施例，共同端子103/203為汲極(共同汲極組態)。

圖2說明如圖1中所展示之JFET(接面場效電晶體)結構10的半導體結構。每一JFET(100或200)之構造可與本圖式中所描繪之構造相同，但不應被看作本發明中之限制。首先，提供具有第一導電型之基板300以收容JFET結構10。應注意，在說明書及申請專利範圍中對比「第二導電型」使用「第一導電型」之目的在於區分每一實施例中之相反類型摻雜劑(n型抑或p型)。熟習此項技術者亦應瞭解，「第一導電型」或「第二導電型」不限於n或p。舉例而言，若實施例中之第一導電型為n型(或供體)，則在彼實施例中，第二導電型為p型(或受體)。

JFET結構10可進一步具有形成於基板300中之具有第二導電型的第一井310。第一井310之形成可藉由離子植入及/或擴散程序(例如，井驅入)進行。在本實施例中，第一JFET及第二JFET皆為n通道JFET，且沿著x方向側向地佈置於第一井310中。因此，共用之端子103/203為每一JFET之源極，且102及202分別為第一JFET及第二JFET之汲極。本發明中之另一特殊特徵為共同源極103/203安置於每一JFET之閘極101/201之間。汲極102/202可為具有高於第一井310之濃度的具有第二導電型之摻雜區。閘極101/201包含一第一導電型之本體區1011/2011。如圖3所示，一旦將反向偏壓(reverse bias)施加於閘極101或201上，位於汲極102/202與源極區103/203之間的空乏區501與502將會加大，同樣地，對於位在第一井310與基板300之間的空乏區503也會產生同樣的效果。當反向偏壓逐漸提升時，各空乏區將逐步擴大並實質上沿著x方向、y方向或其向量組合方向擠壓電流通道，最終將阻斷電子流由源極103/203到汲極102/202的通道形成夾止。。

在某些實施例中，可以如圖4所示，分別在共同源極103/203與汲極102/202的周圍形成一第二井401-403，其中該些第二井與其所分別包圍的端子具有相同的導電型，藉由第二井401-403的形成，可以進一步降低阻值。第二井401-403不一定需要同時存在於該些實施例中，可以各種排列組合的方式搭配使用者的需要來加以設計。

圖5說明本發明之另一實施例。共用之端子103/203與閘極101/201及本體區1011/2011分離。在本實施例中，共用之端子藉由第一井310圍繞，該端子分別具有距第一本體區1011之距離S1及距第二本體區2011之距離S2。距離S1或S2經設計以提供調諧旋鈕以使得JFET夾止電壓可調整。隨著S1抑或S2之值增加，JFET結構10之夾止電壓增加。

S1及S2之值可藉由僅修改用於圖案化端子102、103、202及203之遮罩來加以控制。不必產生另一光罩以得到調諧旋鈕。在一實施例中，S1經設計以等於S2。借助於調諧旋鈕，藉由調整S1或S2調諧夾止電壓之可行性將更大設計空間提供給電路設計者。共同端子103/203與本體區1011/2011之間的空間/間隙亦可具有插入於其間的第一隔離區(此處未展示)。在圖5中，以第一JFET 100為例，在第一JFET 100的閘極101進一步包含在第一井310上之閘極層1012及第一井中之本體區1011組成。第一井310具有第一導電型，且本體區1011摻雜有第二導電型。本體區1011耦接至閘極層1012，第一JFET 100也有一第一端子103與一具有第一導電型的第二摻雜區位於第一井310中。而在第二端子102與閘極101之間具有一第二隔離區105。類似的結構同樣見於第二JFET 200，閘極201進一步包含在第一井310上之閘極層2012及第一井中之本體區2011組成。第一井310具有第一導電型，且本體區2011摻雜有第二導電型。本體區2011耦接至閘極層2012，而在第二端子202與閘極201之間具有一第二隔離區205。

圖6說明本發明之另一實施例。如圖4中所描繪之JFET結構10進一步包括經摻雜內埋層315。與本體區1011/2011相反，內埋層315摻雜有第二導電型，在本實施例中，第二導電型為n型。內埋層315置於第一井310下方，且較佳在第一JFET 100及第二JFET 200的下方預定距離處，而內埋層315的摻雜濃度較第一井310為高。在共同源極103/203與汲極102/202的周圍形成一第二井401-403，其中該些第二井與其所分別包圍的端子具有相同的導電型，藉由第二井401-403的形成，可以進一步降低阻值。第二井401-403不一定需要同時存在於該些實施例中，可以各種排列組合的方式搭配使用者的需要來加以設計。在一實施例中，只有汲極102/202的周圍才有設置第二井401與402。。

如圖7所示，將一反向偏壓施加於閘極101或201時，位於汲極102/202與源極區103/203之間的空乏區501與502將會加大，同時，位在內埋層315與基板300之間的空乏區503也會產生同樣的效果。當反向偏壓逐漸提升時，各空乏區將逐步擴大並實質上沿著x方向、y方向或其向量組合方向擠壓電流通道，最終將阻斷電子流由源極103/203到汲極102/202的通道形成夾止。在本實施例中，由於內埋層315具有較第一井310高的摻雜濃度，所以在與基板300介面之間產生的空乏區會較無內埋層315時來得大，因此夾止電壓也會隨之增加。

圖8A為包括具有共同源極之兩個JFET的一實施例之閘極電壓與電流的關係圖。在無內埋層315的情況下，夾止電壓約為-7V。圖8B為另外在JFET之下具有內埋層315的實施例的電壓與電流的關係圖。顯而易見，與圖8A中之-7V相比較，圖8B具有較大夾止電壓，其為-23V。

亦可將內埋層315分割成複數個區段，如圖9中所展示。在區段之間存在至少兩個間隔空間。在本實施例中，存在三個不同區段，且在區段之間存在兩個間隔空間。一個間隔空間為S3，且另一個為S4。將內埋層315劃分成若干區段之目的在於提供旋鈕以調整夾止電壓的大小。藉由增加S3抑或S4，可將具有內埋層315但無分割的JFET結構10的夾止電壓調小。舉例而言，在內埋層未經分割之一實施例中，夾止電壓可設計為大約-27V。藉由將內埋層315劃分成不同區段，夾止電壓可降低至所欲達成的夾止電壓。內埋層315係藉由基板上之遮罩的離子植入製程而形成於JFET之下的預定深度處。為了分割內埋層315，只需修改該遮罩以阻擋離子穿入空間區中而不會產生任何額外遮罩或製程步驟。在一實施例中，S3可經設計以等於S4。在另一實施例中，將內埋層315分割成具有相等空間之複數個區段。

圖10說明根據本發明之JFET結構10。JFET結構具有第一JFET 100及第二JFET 200。每一JFET之結構彼此相似，如圖9中所示，以第一JFET 100用於以下描述之實施例。第一JFET 100包括閘極101，閘極101具有位於第一井310中之本體區1011。第一井310具有第一導電型，且本體區1011摻雜有第二導電型。JFET 100亦具有在第一井310中之具有第一導電型之第一端子103及第二摻雜區102。第一端子103可為與第二摻雜區102之導電型相同的摻雜區，且第二摻雜區102為JFET 100之另一端子(陰極或陽極)。若第一端子103為陰極，則第二摻雜區102為陽極，若第一端子103為陽極，則第二摻雜區102為陰極。第一端子103藉由第一JFET 100與第二JFET 200共用，因此第一JFET 100及第二JFET 200一起形成共同源極抑或共同汲極JFET結構。

一空間大小為S1或S2形成於第一端子103與閘極(101或201)之間作為調諧旋鈕可在對閘極101施加反向偏壓時調整夾止電壓。該空間可視情況在本體區1011與第一端子103之間加入一第一隔離區(圖未示)。且該第一隔離區可為場氧化物、淺渠溝隔離(STI)、深渠溝隔離(DTI)或SOI基板等。

另外，JFET 100亦可具有在第二摻雜區102與閘極101之間的第二隔離區105。第二隔離區105可為場氧化物、淺渠溝隔離(STI)、深渠溝隔離(DTI)或SOI基板等。在如圖10中所示之一實施例中，閘極層1011佈置於第二隔離區105之部分上。第二隔離區105係設計用於調整JFET之崩潰電壓的調諧旋鈕。在隔離區105之寬度增加時，崩潰電壓增加。圖11描繪根據本發明之實施例，其展示崩潰電壓(BVD value)如何連同第二隔離區105之寬度(x軸線)一起改變。

返回參看圖10，熟習此項技術者應瞭解，本發明之目的為藉由配置共用共同端子103/203，其中該共同端子103/203可為一源極抑或一汲極)。更甚。該兩個JFET提供用於夾止電壓之至少一調諧旋鈕。每一JFET可為標準MOS結構(諸如，LDMOS、EDMOS或BCDMOS結構)，且藉由在同時製成CMOS電路的同時僅添加/修改少數遮罩來製造。藉由共同端子組態，可藉由改變共同端子與閘極(101/201)之間的空間/間隙來調整夾止電壓。另一夾止電壓調諧旋鈕係藉由位於第一井310的下方所添加的可分割的內埋層(315)，來調整夾止電壓。

本發明之另一特徵為具有如圖10所示，用於JFET結構10之崩潰電壓的調諧旋鈕。該結構10具有場板設計(亦即，閘極層1012部分覆蓋第二隔離區105)。可藉由調整第二隔離區105之寬度w1或第二隔離區205之w2來預判定JFET的崩潰電壓。

根據如上文所描述之實施例，在電路設計中可廣泛地採用本發明中之JFET結構。更特定言之，可調整夾止及崩潰特徵將更佳窗提供給IC架構而不會添加成本及設計面積。

已在以上實例及描述中充分地描述本發明之方法及特徵。應理解，在不脫離本發明之精神的情況下之任何修改或改變意欲涵蓋於本發明之保護範疇中。

10‧‧‧JFET結構

100‧‧‧第一JFET

101‧‧‧閘極

102‧‧‧端子/汲極/第二摻雜區

103‧‧‧共同端子/共用端子/共同源極/第一端子

105‧‧‧第二隔離區

200‧‧‧第二JFET

201‧‧‧閘極

202‧‧‧端子/汲極

203‧‧‧共同端子/共用端子/共同源極

205‧‧‧第二隔離區

300‧‧‧基板

310‧‧‧第一井

315‧‧‧經摻雜內埋層

1011‧‧‧第一本體區

1012‧‧‧閘極層

2011‧‧‧第二本體區

2012‧‧‧閘極層

S1‧‧‧距離

S2‧‧‧距離

S3‧‧‧距離

S4‧‧‧距離

w1‧‧‧寬度

w2‧‧‧寬度

401-403‧‧‧第二井

501-503‧‧‧空乏區

圖1說明JFET結構之有效電路。

圖2描繪JFET結構之半導體結構。

圖3描繪根據施加反向偏壓於一實施例之JFET結構之半導體結構。

圖4描繪根據一實施例之JFET結構之半導體結構。

圖5描繪根據一實施例之JFET結構之半導體結構。

圖6描繪根據一實施例之JFET結構之半導體結構。

圖7描繪施加反向偏壓於一實施例之JFET結構之半導體結構。

圖8A至圖8B描繪兩個不同實施例之I-V曲線比較。

圖9描繪根據一實施例之JFET結構之半導體結構。

圖10描繪根據一實施例之JFET結構之半導體結構。

圖11為說明一實施例之第二隔離區的崩潰電壓與寬度之間的關係之圖式。