CN104966734A - 用于高频电路设计的ldmos晶体管及其制备方法 - Google Patents

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Abstract

本发明适用于半导体器件领域，提供了一种用于高频电路设计的LDMOS晶体管及其制备方法，该晶体管具有BNL-PSOI-LDMOS的结构。本发明同时引入部分绝缘层上硅PSOI和N型硅埋层(Buried N-type Layer，BNL)两种结构，使得高压LDMOS器件硅膜层容纳载流子的能力更强，从而使得电流增大，导致器件的导通电阻(On-resistance，Ron)降低；另一方面，N型硅埋层可以向漏区下方的埋氧层中引入更多的电场，从而提高器件的耐压能力，同时由于PSOI引入的硅窗口，使得衬底层也可以分担部分电压，可以进一步提高器件的耐压能力，从而晶体管的击穿电压(Breakdown Voltage，BV)最高。因此，本发明为高压SOI-LDMOS进一步的性能优化，以及高压集成电路设计提供了一个新的选择。

Description

用于高频电路设计的LDMOS晶体管及其制备方法
技术领域
本发明属于半导体器件领域，尤其涉及一种用于高频电路设计的LDMOS晶体管及其制备方法，该晶体管具有BNL-PSOI-LDMOS的结构。
背景技术
功率集成电路发展主要分为两个方向，一个是高压集成电路，另一个是智能功率集成电路。但不论那种功率集成电路，其继续发展的一个最核心问题均是如何进一步提高高压大功率器件的性能，也即两个问题：(1)器件功率控制容量：击穿电压和工作电流；(2)器件性能参数指标：导通电阻、工作频率以及开关速度等。因此，多种高压LDMOS(Lateral Double-diffusedMetal-Oxide-Semiconductor，横向双扩散金属氧化物半导体)新结构被提出，例如梯步埋氧层LDMOS、超级结LDMOS、碳化硅LDMOS等。而PSOI(PartialSilicon-on-Insulator，部分绝缘层上硅)结构，不但能改善器件的散热性能，而且可以大幅提高器件击穿电压，此外它与现有工艺的兼容性良好。所以，PSOI-LDMOS应运而生，并备受关注。因而在现有的PSOI-LDMOS的基础上有必要进行研究，进一步改进结构，从而使得器件的击穿电压、工作电流、导通电阻等性能更加优越。
发明内容
本发明所要解决的技术问题在于提供一种用于高频电路设计的LDMOS晶体管及其制备方法，该LDMOS晶体管具有高击穿电压、低导通电阻、高驱动能力。
本发明是这样实现的，一种用于高频电路的LDMOS晶体管，所述LDMOS晶体管依次包括：
一衬底层；
一部分氧化层，其第一部分为硅窗口，第二部分为埋氧层；
一硅膜层，在其与所述部分氧化层相邻的一面，包括与所述埋氧层相邻的N型硅埋层，在其远离所述部分氧化层的一面，包括源区和漏区；源区、漏区、N型硅埋层之间通过漂移区隔离，而源区与漂移区之间还有用于形成沟道的绝缘层；其中，N型硅埋层的掺杂浓度大于漂移区的掺杂浓度；
一器件顶层，其包括与所述源区相邻的源电极、与所述漏区相邻的漏电极、与所述沟道相邻的栅氧化层、覆盖于所述栅氧化层之上的栅电极、与所述漂移区相邻且与所述栅氧化层相连的扩展氧化层；所述扩展氧化层的厚度大于所述栅氧化层的厚度，且扩展氧化层靠近沟道的部分覆盖有梯步栅电极。
进一步地，所述衬底层的掺杂类型为P型，掺杂材料为硅，掺杂浓度为4×1014cm-3。
进一步地，所述硅窗口的掺杂类型和浓度与所述衬底层一致；所述埋氧层采用厚度为3μm的二氧化硅。
进一步地，所述硅膜层所有区域都为硅材料，厚度为20μm；源区和漏区长5μm，掺杂类型为N型，掺杂浓度为2×1019cm-3；绝缘层掺杂类型为P型，掺杂浓度为1×1017cm-3；漂移区长度为90μm，掺杂类型为N型，掺杂浓度为4×1014cm-3。
进一步地，所述栅氧化层采用厚20nm的二氧化硅，所述扩展氧化层采用厚50nm的二氧化硅，所述梯步栅电极长为40μm。
进一步地，所述栅电极、源电极、漏电极、梯步栅电极、埋氧层以外的区域均为硅材料。
本发明同时引入部分绝缘层上硅PSOI和N型硅埋层(Buried N-type Layer，BNL)两种结构，使得高压LDMOS器件硅膜层容纳载流子的能力更强，从而使得电流增大，导致器件的导通电阻(On-resistance，Ron)降低；另一方面，N型硅埋层可以向漏区下方的埋氧层中引入更多的电场，从而提高器件的耐压能力，同时由于PSOI引入的硅窗口，使得衬底层也可以分担部分电压，可以进一步提高器件的耐压能力，从而晶体管的击穿电压(Breakdown Voltage，BV)最高。因此，本发明为高压SOI-LDMOS进一步的性能优化，以及高压集成电路设计提供了一个新的选择。
附图说明
图1是本发明提供的具有BNL-PSOI–LDMOS结构的晶体管的截面示意图；
图2是本发明提供的BNL-PSOI的硅窗口长为50微米、CPSOI的硅窗口长为70微米、固定LDMOS晶体管的其他参数、具有N型硅埋层的部分绝缘层上硅结构对器件漏端纵向电场分布的影响示意图；
图3是本发明提供的BNL-PSOI的硅窗口长为50微米，CPSOI的硅窗口长为70微米，固定LDMOS晶体管的其他参数，具有N型硅埋层的部分绝缘层上硅结构对器件漏端纵向电压分布的影响示意图；
图4是本发明提供的BNL-PSOI的硅窗口长为50微米、CPSOI的硅窗口长为70微米、固定LDMOS晶体管的其他参数、具有N型硅埋层的部分绝缘层上硅结构对器件上表面电场分布的影响示意图；
图5是本发明提供的BNL-PSOI的硅窗口长为50微米、CPSOI的硅窗口长为70微米、固定LDMOS晶体管的其他参数、具有N型硅埋层的部分绝缘层上硅结构对器件下表面电场分布的影响示意图；
图6是本发明提供的固定BNL-PSOI LDMOS的其他参数，改变硅窗口长度LW对器件击穿电压BV、埋氧层承担电压VI以及衬底承担电压Vsub的影响示意图；
图7是本发明提供的固定BNL-PSOI LDMOS的其他参数，改变N型硅埋层的浓度NBNL和厚度tBNL对器件击穿电压的影响示意图；
图8是本发明提供的固定BNL-PSOI LDMOS的其他参数，改变N型硅埋层的浓度NBNL对击穿状态下的漏端纵向电场分布的影响示意图；
图9是本发明提供的固定BNL-PSOI LDMOS的其他参数，改变N型硅埋层的厚度tBNL对击穿状态下的漏端纵向电场分布的影响示意图；
图10是本发明提供的固定BNL-PSOI LDMOS的其他参数，在不同N型硅埋层的浓度NBNL和厚度tBNL条件组合下，随着硅窗口长度的增加，击穿电压与导通电阻的关系示意图；
图11是本发明提供的固定LDMOS的其他参数，两种PSOI结构的硅窗长度可变，比较四种器件结构的击穿电压和导通电阻的关系示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
请参照图1，本发明提供的用于高频电路的LDMOS晶体管自下而上依次有四层，即衬底层10、部分氧化层20、硅膜层30、器件顶层40，分别描述如下：
(1)衬底层10，掺杂类型为P型，掺杂浓度为4×1014cm-3的硅材料。
(2)部分氧化层20，其中第一部分为硅窗口21，其掺杂类型和浓度与衬底一致，第二部分埋氧层22，采用厚度为3μm的二氧化硅。
(3)硅膜层30，所述硅膜层所有区域都为硅材料，厚度为20μm。硅膜层30远离所述部分氧化层(图1中为顶部)左侧为硅体包围着的源区31，右侧为漏区34，硅膜层30与部分氧化层20相邻的一面，包括与埋氧层相邻的N型硅埋层35。源区31、漏区34、N型硅埋层35之间通过漂移区33隔离，沟道由源区31和漂移区33之间的硅体提供，沟道长为5μm，漂移区33与绝缘层32相邻，源区31和漏区34长5μm，掺杂类型为N型，掺杂浓度为2×1019cm-3；绝缘层32掺杂类型为P型，掺杂浓度为1×1017cm-3；漂移区33长度为90μm，掺杂类型为N型，掺杂浓度为4×1014cm-3。
(4)器件顶层40，器件顶层40包括与源区31相邻的源电极45，与漏区34相邻的漏电极46，位于沟道上方是较薄的栅氧化层41，采用厚度为20nm的二氧化硅，位于漂移区33上方的是较厚的扩展氧化层42，采用厚50nm的二氧化硅，栅氧化层41被栅电极43全部覆盖，扩展氧化层42靠近沟道的一部分才被场板44覆盖，场板11长为40μm，从而形成梯步栅电极。
上述晶体管的如下任一参数均可调：
(1)、源区31、漏区34、沟道、漂移区33长度可调；
(2)、源区21、漏区34、沟道、漂移区33、N型硅埋层35、硅窗口21和衬底层10的掺杂材料、掺杂浓度可调；
(3)、栅氧化层41、扩展氧化层42和埋氧层22的材料、厚度可调；
(4)、漂移区33上方的栅电极场板长度可调；
(5)、在总器件长一定时，其硅窗口21和埋氧层22的长度可调。
根据上述信息，本发明所提出的具有N型硅埋层的BNL-PSOI-LDMOS结构的晶体管，在源漏区、沟道区、漂移区和衬底的长度、材料、掺杂类型和掺杂浓度都相同顶层硅膜厚度相同，埋氧层的厚度相同，所有的绝缘氧化物材料参数都一致的条件下，与传统的绝缘层上硅的LDMOS(ConventionalSilicon-on-Insulator LDMOS，CSOI-LDMOS)、传统的部分绝缘层上硅LDMOS(Conventional Partial Silicon-on-Insulator LDMOS，CPSOI-LDMOS)以及具有N型硅埋层的绝缘层上硅LDMOS(Buried N-type Layer Silicon-on-InsulatorLDMOS，BNL-SOI-LDMOS)进行了比较。
其中，本发明提供的具有BNL-PSOI-LDMOS结构的晶体管的性能是基于三维的Sentaurus TCAD软件模拟研究得到的，并且模拟仿真研究中衬底和源端都是接地的。
实施例1：BNL-PSOI的硅窗口长为50μm，CPSOI的硅窗口长为70μm，N型硅埋层掺杂浓度为9.2×1015cm-3厚度为0.5μm，固定LDMOS晶体管的其他参数，具有N型硅埋层的部分绝缘层上硅结构对器件漏端纵向电场分布的影响如图2所示。
从图2可看出，具有N型硅埋层的BNL-PSOI结构和BNL-SOI结构可以在埋氧层中引入高电场，从而可以提高器件击穿电压。此外，BNL-PSOI引入的电场比BNL-SOI要低约2×104V/cm或2.6％，这是因为：空穴在界面上为了保持电性的连续性会重新分布。在BNL-SOI中，空穴在硅膜的底部(也即硅/埋氧层界面)会形成积累分布，但是在BNL-PSOI结构中，这些空穴可以通过硅窗被驱赶到衬底，所以漏端下方BNL-SOI的硅/埋氧层界面的空穴数目要更多一些。但是由于空穴只是少数载流子，和N型埋层的施主电离杂质相比是数量级上的差别，所以BNL-PSOI只比BNL-SOI小一点，而并不会相差很多。
实施例2：BNL-PSOI的硅窗口长为50μm，CPSOI的硅窗口长为70μm，N型硅埋层掺杂浓度为9.2×1015cm-3厚度为0.5μm，固定LDMOS晶体管的其他参数，具有N型硅埋层的部分绝缘层上硅结构对器件漏端纵向电压分布的影响如图3所示。
从图3可以看出，由于PSOI结构的衬底能分担一部分击穿电压，而SOI结构的衬底几乎没有承担电压。尽管对于BNL-PSOI和BNL-SOI，埋氧层承担的电压VI分别为225V和230V，但是BNL-PSOI的衬底承担电压Vsub为120V而BNL-SOI的Vsub近乎为零，于是总体上，BNL-PSOI比BNL-SOI可以得到高得多的击穿电压。此外，CPSOI和CSOI的VI分别只有156V和168V，和它们相比，BNL-PSOI的VI分别提高了44.2％和33.9％。因此，在这四种结构的LDMOS中，BNL-PSOI获得了最高的击穿电压。
实施例3：BNL-PSOI的硅窗口长为50μm，CPSOI的硅窗口长为70μm，N型硅埋层掺杂浓度为9.2×1015cm-3厚度为0.5μm，固定LDMOS晶体管的其他参数，具有N型硅埋层的部分绝缘层上硅结构对器件上表面电场分布的影响如图4所示。
从图4可以看出，由于硅和二氧化硅介电常数的不同，在硅窗口和埋氧层的交界处(即分别在硅窗口长为50μm和70μm处)，CPSOI和BNL-PSOI上表面分别会有一个“凸起”，这个“凸起”起到拉低源漏端的电场强度，从而提高器件击穿电压。这意味着PSOI结构比SOI能进一步加强降低表面场(REducedSURface Field，RESURF)效应。
实施例4：BNL-PSOI的硅窗口长为50μm，CPSOI的硅窗口长为70μm，N型硅埋层掺杂浓度为9.2×1015cm-3厚度为0.5μm，固定LDMOS晶体管的其他参数，具有N型硅埋层的部分绝缘层上硅结构对器件下表面电场分布的影响如图5所示。
从图5可以看出，对于两种PSOI结构器件，当从顶层硅膜的下表面逐渐上升到上表面的时候，图5中的尖峰会变成图4中的凸起。而BNL-PSOI的这些尖峰或凸起比CPSOI中对应的尖峰或凸起要高，则说明BNL-PSOI中拉低源漏端电场的作用要更强，这也意味着BNL-PSOI的RESURF效应要强于CPSOI。所以BNL-PSOI的RESURF效应是四种器件结构中最好的。
实施例5：N型硅埋层掺杂浓度为9.2×1015cm-3厚度为0.5μm，固定BNL-PSOI LDMOS的其他参数，改变硅窗口长度LW对器件击穿电压BV、埋氧层承担电压VI以及衬底承担电压Vsub的影响如图6所示(由于器件总长度不变，所以埋氧层长度和硅埋层的长度会随之发生相应的变化)。
从图6可以看出，在BNL-PSOI器件中，硅窗的长度对器件的击穿电压BV以及各区域的电压分布有极大的影响，可以清楚看到，击穿电压先增加后减小，以LW＝50μm为转折点。在LW＝50μm之前，埋氧层电压VI缓慢减小而衬底电压Vsub快速增大，此时随着硅窗长度的增加耗尽层刺入衬底层越深，击穿电压增大；然而在LW＝50μm之后，随着硅窗长度的增加，埋氧层电压VI的减小开始变快(陡峭)而衬底电压Vsub的增大却开始变慢(变平)，这表明此时的衬底载流子开始阻止耗尽层进一步向衬底区域延伸，从而BNL-PSOI的击穿电压开始下降。
实施例6：硅窗口长为50μm，固定BNL-PSOI LDMOS的其他参数，改变N型硅埋层的掺杂浓度NBNL和厚度tBNL对器件击穿电压的影响如图7所示。
从图7可以看出，当NBNL固定时，随着tBNL增加，击穿电压都是先增加后减小；而当tBNL固定时，随着NBNL增加，击穿电压都是先增加后减小。随着N型埋层的厚度tBNL的增大，击穿电压曲线的“开口口径”会越来越小，同时击穿电压最大值几乎保持不变，约为660伏。所以对于本实例来说，为了得到最优化的器件性能，N型埋层的厚度tBNL应该小于2μm，这样可以为器件的生产制造以及工作行为提供更多的边际空间，以保证器件的高效性和可靠性。
实施例7：硅窗口长为50μm，N型硅埋层的厚度tBNL为0.5μm，固定BNL-PSOI LDMOS的其他参数，改变N型硅埋层的掺杂浓度NBNL对击穿状态下的漏端纵向电场分布的影响如图8所示。
从图8可以看出，当N型硅埋层厚度tBNL固定不变时，随着掺杂浓度NBNL增加，硅/埋氧层界面处的电场也会增加。所以，随着掺杂浓度NBNL增加，器件的击穿电压也是先呈增加趋势，当增加到一定程度的时候，会由于电离积分过早地达到单位常量，从而使得器件击穿过早发生，导致击穿电压减小。因为如果从顶层硅膜往其底表面(硅/埋氧层界面)看，硅/埋氧层界面附近的电场是迅速升高的，可参见图8插图，但是，当掺杂浓度超过一定值时候，使得N型硅埋层中的电场有过高的增加，从而电离积分就会更容易达到单位常量，于是就降低了器件的击穿电压。此时，器件击穿发生在漏端下方的硅/埋氧层界面处。
实施例8：硅窗口长为50μm，N型硅埋层的厚度NBNL为9.2×1015cm-3，固定BNL-PSOI LDMOS的其他参数，改变N型硅埋层的厚度tBNL对击穿状态下的漏端纵向电场分布的影响如图9所示。
从图9可以看出，较厚的N型硅埋层对纵向电场的改变更大，并且能够在硅埋层引入更高的纵向电场。这说明N型埋层中的所有电离施主离子都对硅/埋氧层界面上的高电场有贡献。所以和图8击穿电压-硅埋层掺杂浓度”关系类似，随着硅埋层厚度tBNL的增加，击穿电压会先增加，但是，当硅埋层厚度tBNL超过一定值时，硅/埋氧层界面处的电场太高，导致器件提前击穿，从而击穿电压减小。此时，器件击穿同样发生在漏端下方的硅/埋氧层界面处。
实施例9：固定BNL-PSOI LDMOS的其他参数，在不同N型硅埋层的浓度NBNL和厚度tBNL条件组合下，随着硅窗口长度的增加，击穿电压(Breakdown Voltage，BV)与导通电阻(On-resistance，Ron)的关系如图10所示。
实例9按照图7选取以使得器件能达到最大击穿电压。从图10可以看到，随着硅窗长度的增加，导通电阻(Ron,sp)会和击穿电压(BV)一起增加。原因之一是由于较短的N型硅埋层(较大的硅窗长度)提供的电子更少，从而导致工作漏电流更小，也即意味着导通电阻变大；另外一个原因是由于硅窗的增加会导致耗尽区域变大而导致电流减小，这类似于传统PSOI结构中的“导通电阻-硅窗长度”关系。图中的导通电阻曲线随着N型硅埋层厚度的增加而整体往右下方移动，意味着硅埋层厚度越大的BNL-PSOI拥有更好的器件性能，即更大的击穿电压和更小的导通电阻。在图中不难发现，硅埋层厚度为0.5μm和1.0μm的两条曲线相互交叉耦合在一起，说明两条曲线在不同的工作区域各有优劣，例如：击穿电压在600～650V的区域，厚度为1.0μm的曲线要优于厚度为0.5μm的曲线；而在图中两端的区域则是厚度为0.5μm的曲线要更好。鉴于能有宽泛的最优器件性能范围作为设计参考，硅埋层厚度的范围选取自0.5μm到1.0μm之间。
实施例10：BNL-PSOI和BNL-SOI的N型硅埋层掺杂浓度NBNL分别为1.1×1016cm-3和9.2×1015cm-3，硅埋层厚度tBNL为0.5μm，固定LDMOS的其他参数，两种PSOI结构的硅窗长度可变，比较四种器件结构的击穿电压和导通电阻的关系如图11所示。
从图11可以很清楚地看到BNL-PSOI的性能是所有器件结构中最好的。与CSOI和CPSOI相比，BNL-PSOI不仅仅能到达到高得多的660V击穿电压，并且其导通电阻也减小了13.6％～15.5％。而与BNL-SOI相比较，尽管BNL-PSOI的660V击穿电压所对应的导通电阻比BNL-SOI的要大7.8％，但是其660V的击穿电压约比BNL-SOI的高了20.4％，所以最终BNL-PSOI能得到更好的器件品质因数(Figure-of-merit，＝BV2/Ron)。
由实例1-10可知，本发明所提出的具有BNL-PSOI LDMOS结构的晶体管可以在埋氧层中引入更高的电场强度，从而提高器件的击穿电压；通过N型硅埋层提供的更多的电子，增强晶体管的电流驱动能力，并可以降低器件的导通电阻；由于硅埋层的重要影响，可以通过全面考虑选择硅埋层的参数以获得较优良的器件性能。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种用于高频电路设计的LDMOS晶体管及其制备方法，其特征在于，所述LDMOS晶体管依次包括：
一衬底层；
一部分氧化层，其第一部分为硅窗口，第二部分为埋氧层；
一硅膜层，在其与所述部分氧化层相邻的一面，包括与所述埋氧层相邻的N型硅埋层，在其远离所述部分氧化层的一面，包括源区和漏区；源区、漏区、N型硅埋层之间通过漂移区隔离，而源区与漂移区之间还有用于形成沟道的绝缘层；其中，N型硅埋层的掺杂浓度大于漂移区的掺杂浓度；
一器件顶层，其包括与所述源区相邻的源电极、与所述漏区相邻的漏电极、与所述沟道相邻的栅氧化层、覆盖于所述栅氧化层之上的栅电极、与所述漂移区相邻且与所述栅氧化层相连的扩展氧化层；所述扩展氧化层的厚度大于所述栅氧化层的厚度，且扩展氧化层靠近沟道的部分覆盖有梯步栅电极。
2.如权利要求1所述的用于高频电路设计的LDMOS晶体管及其制备方法，其特征在于，所述衬底层的掺杂类型为P型，掺杂材料为硅，掺杂浓度为4×1014cm-3。
3.如权利要求1所述的用于高频电路设计的LDMOS晶体管及其制备方法，其特征在于，所述硅窗口的掺杂类型和浓度与所述衬底层一致；所述埋氧层采用厚度为3μm的二氧化硅。
4.如权利要求1所述的用于高频电路设计的LDMOS晶体管及其制备方法，其特征在于，所述硅膜层所有区域都为硅材料，厚度为20μm；源区和漏区长5μm，掺杂类型为N型，掺杂浓度为2×1019cm-3；绝缘层掺杂类型为P型，掺杂浓度为1×1017cm-3；漂移区长度为90μm，掺杂类型为N型，掺杂浓度为4×1014cm-3。
5.如权利要求1所述的用于高频电路设计的LDMOS晶体管及其制备方法，其特征在于，所述栅氧化层采用厚20nm的二氧化硅，所述扩展氧化层采用厚50nm的二氧化硅，所述梯步栅电极长为40μm。
6.如权利要求1所述的用于高频电路设计的LDMOS晶体管及其制备方法，其特征在于，所述栅电极、源电极、漏电极、梯步栅电极、埋氧层以外的区域均为硅材料。
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