KR101217327B1 - 핀 전계효과 트랜지스터 및 이를 형성하기 위한 방법 - Google Patents

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Abstract

핀 전계효과 트랜지스터(FinFET)는 기판 위에 핀-채널 몸체를 포함한다. 게이트 유전체는 핀 채널 몸체 위에 형성된다. 적어도 한 개의 소스/드레인(S/D) 영역은 핀 채널 몸체에 인접하여 설치된다. 적어도 한 개의 S/D 영역은 실질적으로 어떤 핀 구조를 포함하느냐에 대해 자유롭다.

Description

핀 전계효과 트랜지스터 및 이를 형성하기 위한 방법 {FinFETS and methods for forming the same}
본 출원은 일반적으로 반도체소자 분야에 관한 것이고, 더욱 상세하게는 핀 전계효과 트랜지스터(FinFET; Fin field effect transistor) 및 FinFET를 형성하기 위한 방법에 관한 것이다.
본 출원은 2009.10.01.에 출원된 미국 가특허출원 No. 61/247,757의 우선권 주장 출원이며, 이는 참조를 위해 전체적으로 여기에 통합된다. 본 출원은 또한 2008.11.07.에 출원된 미국 특허출원 No. 12/267,121(발명의 명칭; FINFET PROCESS COMPATIBLE NATIVE TRANSISTOR)에 관련되며, 이는 모든 목적을 위해 여기에 참조로서 통합된다.
반도체 집적회로(IC) 산업은 급속한 성장을 경험하고 있다. IC 재료와 설계에서의 기술적 진보는 IC 세대를 형성하였다. 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. 예를 들면, 반도체 산업은 메모리 셀의 크기를 줄이기 위해 열심히 노력하고 있다. 채용된 한 가지 전략은 다르게는 FinFET로 알려진 멀티플 게이트 트랜지스터(multiple gate transistor)의 사용을 포함한다.
본 명세는 첨부된 도면과 함께 아래의 상세한 설명으로부터 잘 이해될 수 있다. 당해 산업의 표준 관행에 따라 여러 피처들(features)은 축척대로 도시되지 않으며, 단지 예시의 목적으로 사용된다는 것을 강조한다. 사실, 여러 피처들의 치수는 설명의 명확성을 위해 임의로 키우거나 줄일 수 있다.
도 1은 집적회로의 FinFET의 일 예를 개략적으로 나타내는 평면도;
도 2a는 도 1의 집적회로(100)를 선 2A-2A를 따라 절단하여 개략적으로 나타낸 단면도;
도 2b는 도 1의 집적회로(100)를 선 2B-2B를 따라 절단하여 개략적으로 나타낸 단면도;
도 2c는 도 1의 집적회로(100)를 선 2C-2C를 따라 절단하여 개략적으로 나타낸 단면도;
도 3은 예시적인 FinFET의 응력 대 거리(d)의 시뮬레이션 결과를 개략적으로 나타낸 도면;
도 4는 기판과 절연 영역의 일부를 포함하는 FinFET의 다른 예를 개략적으로 나타내는 확대 단면도;
도 5a-5d는 FinFET를 형성하기 위한 방법을 예시하기 위해 도 1의 선 2C-2C를 따라 절단하여 개략적으로 나타낸 단면도이고,
도 6은 FinFET의 일 예를 형성하기 위한 방법의 일 예를 개략적으로 나타내는 도면이다.
종래의 FinFET 소자는 반도체 기판에서 돌출된 실리콘 핀(silicon fin)을 사용하여 제조되었다. 소자의 채널(channel)은 핀에 형성되고, 게이트(gate)는 핀 위로(예를 들면, 핀들 둘러싸게) 제공된다. 예를 들면, 게이트는 핀의 상부와 측벽에 접촉하도록 형성된다. 채널(예를 들면, 핀)을 둘러싸는 게이트는 세 측면에서 채널을 제어할 수 있다는 점에서 이점이 있다. 소스/드레인(source/drain) 영역은 핀의 양단에 형성된다.
아래의 설명은 본 발명의 다른 특징들을 실시하기 위해 많은 다른 실시예들 또는 예를 제공하고 있다. 아래에서 기술된 구성요소와 배치의 특정한 예는 본 설명을 단순화하기 위한 것이다. 물론 이것들은 단순한 예일 뿐이며 본 발명을 제한하기 위한 것은 아니다. 예를 들면, 아래의 설명에서 제2피처 위에 또는 접촉하여 제1피처를 형성하는 것은 제1 및 제2피처가 직접 접촉하도록 형성된 실시예를 포함할 수 있고, 또 추가적인 피처가 제1 및 제2피처 사이에 형성되어 제1 및 제2피처는 직접 접촉하지 않는 실시예를 포함할 수 있다. 또한, 본 설명은 여러 실시예에서 참조번호 및/또는 기호를 반복할 수 있다. 이 반복은 단순화와 명확성을 위한 것이고, 그 자체가 설명되는 여러 실시예 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
도 1은 집적회로의 FinFET의 일 예를 개략적으로 나타내는 평면도이다. 도 1에서, 집적회로(100)는 적어도 한 개의 FinFET, 예를 들면, FinFET(105a, 105b)를 포함할 수 있다. FinFET(105a, 105b) 각각은 기판(101) 위로 핀-채널 몸체(fin-channel body)(예를 들면, 핀-채널 몸체(110a, 110b))를 포함할 수 있다. 게이트 전극(115)은 핀-채널 몸체(110a, 110b) 위에 설치될 수 있다. 적어도 한 개의 소스/드레인(S/D) 영역(예를 들면, S/D 영역들 120a-120b, 125a-125b)은 각각 핀-채널 몸체(110a, 110b) 근처에 설치된다. S/D 영역들(120a, 120b) 중 적어도 한 개는 실질적으로 어떤 핀 구조(fin structure)를 포함하느냐에 대해 자유롭다.
핀-채널 몸체(110a, 110b)는 게이트 전극(115) 아래에 있다는 것을 유의해야 한다. 핀-채널 몸체(110a, 110b)는 FinFET(105a, 105b)의 상부에서는 볼 수 없다. 핀-채널 몸체(110a, 110b)는 FinFET(105a, 105b)에서 그들의 위치를 나타내기 위해 도 1에서 점선으로 표시된다.
일부 실시예에서, 핀-채널 몸체(110a)는 핀 구조를 가지며 단지 S/D 영역들(120a, 120b) 사이에 채널을 제공하기 위해 사용되는 몸체를 의미할 수 있다. 다른 일부 실시예에서, 핀-채널 몸체(110a)는 게이트 전극(115)에 의해 단지 덮여지는 핀 몸체를 포함할 수 있다. 또 다른 실시예에서, 핀-채널 몸체(110a)는 게이트 전극(115)에 의해 단지 덮여지는 핀 몸체와 게이트 전극(115)의 측벽에 있는 스페이서(107a, 107b)를 포함할 수 있다.
일부 실시예에서, 기판(101)은 결정, 다결정 또는 비결정(amorphous) 구조로 실리콘 또는 게르마늄을 포함하는 단원소 반도체(elementary semiconductor); 실리콘 카바이드(silicon carbide), 갈륨 비소(gallium arsenic), 갈륨 인(gallium phosphide), 인듐 인(indium phosphide), 인듐 비소(indium arsenide), 또는 인듐 안티몬(indium antimonide)을 포함하는 복합 반도체(compound semiconductor); SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 또는 GaInAsP를 포함하는 합금 반도체(alloy semiconductor); 다른 적절한 물질; 또는 이들의 조합을 포함할 수 있다. 일 실시예서, 합금 반도체 기판은 증감 SiGe 피처(gradient SiGe fiture)를 가질 수 있다. 증감 SiGe 피처에서 Si와 Ge의 조성은 변화하여 증감 SiGe 피처의 하나의 위치에서 하나의 비를 갖고 다른 위치에서는 다른 비를 갖는다. 다른 실시예에서 합금 SiGe는 실리콘 기판 위에 형성된다. 또 다른 실시예에서, SiGe 기판은 긴장된다(strained). 또한, 반도체 기판은 SOI(silicon on insulator), TFT(thin film transistor)와 같은 절연체 위에 있는 반도체일 수 있다. 일부 예에서, 반도체 기판은 도핑된 에피층(doped epi layer) 또는 매복층(buried layer)을 포함할 수 있다. 다른 예에서, 복합 반도체 기판은 멀티층 구조(multilayer structure)를 가질 수 있다. 또는 상기 기판은 멀티층 복합 반도체 구조를 포함할 수 있다.
도 1을 참조하면, 절연 구조(insulation structure)(103)는 적어도 한 개의 절연 영역, 예를 들면 절연 영역들(103a-103c)을 포함할 수 있다. 절연 구조(103)는 FinFET(105a,105b) 둘레에 설치될 수 있으며, 전기적으로 FinFET(105a)를 FinFET(105b)로부터 절연시킨다. 상기 절연구조(103)는 STI(shallow trench isolation) 구조, LOCOS(local oxidation of silicon) 구조, 다른 절연 구조들, 또는 이들의 조합을 포함할 수 있다.
도 1을 참조하면, 스페이서(107a, 107b)는 게이트 전극(115) 근처에 설치될 수 있다. 스페이서(107a, 107b)는 바람직하게 S/D 영역들(120a, 120b, 125a, 125b)을 게이트 전극(115)으로부터 이격시킬 수 있다. 스페이서(107a, 107b)의 각각은 산화물(oxide), 질화물(nitride), 산화질화물(oxynitride), 다른 유전체 물질, 또는 이들의 조합 중 적어도 한 개의 물질을 포함할 수 있다.
도 2a는 도 1의 집적회로(100)를 단면 선 2A-2A를 따라 절단하여 개략적으로 나타낸 단면도이다. 도 2a에서, 기판(101)은 적어도 한 개의 부분, 예를 들면 부분들(102a, 102b)을 포함할 수 있다. 일부 실시예에서, 상기 부분(102a)은 절연 영역들(103a, 103b) 사이에 위치할 수 있다. 게이트 유전체(130)는 게이트 전극(115) 아래에 설치될 수 있다. 핀-채널 몸체(110a, 110b)(도 1에 도시됨)는 각각 S/D 영역(120a, 120b)의 뒤에 있어 이들에 의해 막혀있다.
일부 실시예에서, 게이트 유전체(130)는 단일층(single layer) 또는 멀티층(multi-layer) 구조일 수 있다. 멀티층 구조를 위한 일부 실시예에서, 게이트 유전체(130)는 계면층(interfacial layer)과 고 k 유전체층(high-k dielectric layer)을 포함할 수 있다. 계면층은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 산화질화물(silicon oxynitride), 다른 유전체 물질, 및/또는 이들의 조합과 같은 유전체 물질을 포함할 수 있다. 고-k 유전체층은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 다른 적절한 고-k 유전체 물질, 및/또는 이들의 조합과 같은 고-k 유전체 물질을 포함할 수 있다. 고-k 물질은 더욱 금속 산화물(metal oxide), 금속 질화물(metal nitride), 금속 실리케이트(metal silicate), 전이금속 산화물(transition metal-oxide), 전이금속 질화물, 전이금속 실리케이트, 금속의 산화질화물, 금속 알루미네이트(metal aluminate), 지르코늄 실리케이트(zirconium silicate), 지르코늄 알루미네이트, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 지르코늄 산화물, 티타늄 산화물, 알루미늄 산화물, 하프늄 다이옥사이드-알루미나 합금(hafnium dioxide-alumia alloy), 다른 적절한 물질, 및/또는 이들의 조합들로부터 선택될 수 있다.
일부 실시예에서, 게이트 전극(115)은 폴리실리콘, 실리콘-게르마늄, Al, Mo, Cu, W, Ti, Ta, TiN, TaN, NiSi, CoSi과 같은 금속 화합물을 포함하는 금속 물질, 종래 기술로 알려진 다른 적절한 전도 물질, 이들의 조합을 포함할 수 있다. 다른 실시예에서, 게이트 전극(115)은 금속층(metallic layer) 위에 폴리실리콘층(polysilicon layer)을 포함할 수 있다. 또 다른 실시예에서, 게이트 전극(115)은 금속 게이트의 N-금속 일함수(N-metal work function) 또는 P-금속 일함수를 제공하는 일함수 금속층(work function metal layer)을 포함할 수 있다. P형 일함수 물질은 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 닉켈(nickel), 전도성 금속 산화물, 및/또는 다른 적절한 물질과 같은 화합물을 포함한다. N형 일함수 물질은 하프늄(hafnium), 지르코늄(zirconium), 티타늄(titanium), 탄탈(tantalum), 알루미늄(aluminum), 금속 카바이드(metal carbide)(예를 들면, 하프늄 카바이드, 지르코늄 카바이드, 티타늄 카바이드, 알루미늄 카바이드), 알루미나이드(aluminide), 및/또는 ekfms 적절한 물질과 같은 화합물을 포함한다.
일부 실시예에서, S/D 영역들(120a, 125a)의 각각은 에피택셜 성장 영역(epitaxially-grown region), 예를 들면, 에피택셜 성장 영역들(121, 126)을 포함할 수 있다. 에피택셜 성장 영역(121)은 기판(101)의 부분(102a) 위에 설치될 수 있다. 에피택셜 성장 영역들(121)과 부분(102a)은 경계면(104)을 가질 수 있다. 일부 실시예에서, 경계면(104)의 중앙영역은 절연영역(103a)의 표면(106)과 실질적으로 동일한 높이일 수 있다. 다른 실시예에서, 경계면(104)의 중앙 영역은 절연영역(103a)의 표면(106) 아래에 있을 수 있다. 또 다른 실시예에서, 경계면(104)의 중앙영역은 절연영역(103a)의 표면(106)과 거리 "d" 만큼 이격될 수 있다. 또 다른 실시예에서, 경계면(104)의 중앙영역은 실질적으로 평평(flat)할 수 있다.
일부 실시예에서, 에피택셜 성장 영역들(121, 123)은 도펀트(dopants)를 포함할 수 있다. N형 FinFET를 형성하는 일부 실시예를 위해, 에피택셜 성장 영역들(121, 123)은 비소(As), 인(P), 다른 V족 원소, 또는 이들의 조합과 같은 도펀트를 가질 수 있다. P형 FinFET를 형성하는 일부 실시예를 위해, 에피택셜 성장 영역들(121, 123)은 붕소(B), 다른 Ⅲ족 원소, 또는 이들의 조합과 같은 도펀트를 가질 수 있다. 일부 실시예에서, 에피택셜 성장 영역들(121, 123)은 멀티층 구조(예를 들면 2층 구조 또는 3층 구조)를 포함할 수 있다. 예를 들면, 2층(bi-layer) 구조는 Si 캡층(Si cap layer) 아래에 SiGe층을 포함할 수 있다.
일부 실시예에서, FinFET(110a)는 에피택셜 성장 영역들(121,126) 위에 설치된 실리사이드(silicide) 구조(도시되지 않음)를 포함할 수 있다. 상기 실리사이드 구조는 니켈 실리사이드(NiSi), 니켈-백금 실리사이드(NiPtSi), 니켈-백금-게르마늄 실리사이드(NiPtGeSi), 니켈-게르마늄 실리사이드(NiGeSi), 이테르븀 실리사이드(YbSi), 백금 실리사이드(PtSi), 이리듐 실리사이드(IrSi), 에르븀 실리사이드(ErSi), 코발트 실리사이드(CoSi), 다른 적절한 물질 및/또는 이들의 조합과 같은 물질들을 포함할 수 있다.
도 2b는 도 1의 집적회로(100)를 단면선 2B-2B를 따라 절단하여 개략적으로 나타낸 단면도이다. 도 2b에서, 기판(101)은 적어도 한 개의 부분, 예를 들면 부분들(102c, 102d)을 포함할 수 있다. 핀-채널 몸체(110a)는 부분(102c) 위에 설치될 수 있다. 핀-채널 몸체(110a)는 높이 "h"를 가질 수 있다. 상기 부분(102c)은 절연영역(103a, 103b) 사이에 설치될 수 있다. 상기 부분(102c)은 상기 부분(102a)(도 2a에 도시됨)과 연결될 수 있다. 일부 실시예에서, 핀-채널 몸체(110a)와 상기 부분(102c)은 동일한 물질, 예를 들면 실리콘을 가질 수 있다. 다른 실시예에서, 핀-채널 몸체(110a)와 상기 부분(102c)은 다른 물질, 예를 들면 SiGe와 Si을 각각 가질 수 있다.
도 2c는 도 1의 집적회로(100)를 단면선 2C-2C를 따라 절단하여 개략적으로 나타낸 단면도이다. 도 2c에서, 에피택셜 성장 영역들(121, 123)은 각각 기판(101)의 상기 부분들(102a, 102e) 위에 설치될 수 있다. 핀-채널 몸체(110a)는 기판(101)의 상기 부분(102c) 위에 설치될 수 있다. 알려진 바와 같이, 일부 실시예에서, 경계면(104)와 절연영역(103)의 표면(106)은 거리 "d"를 가질 수 있다. 핀-채널 몸체(110a)는 높이 "h"를 가질 수 있다. 일부 실시예에서, 높이 "h"에 대한 거리 "d"의 비(d/h)는 약 10 또는 이보다 작을 수 있다. 적어도 일 실시예에서, 상기 비(d/h)는 약 1이다.
도 2c를 참조하면, 에피택셜 성장 영역들(121, 123)은 핀-채널 몸체(110a)에 응력(stress), 예를 들면, 압축 응력 또는 인장 응력을 가할 수 있다. 압축된 또는 인장된 핀-채널 몸체(110a)는 FinFET(105a)를 위해 원하는 전자 이동도(electron mobility) 또는 정공 이동도(hole mobility)를 제공할 수 있다. 압축 응력을 가하는 일부 실시예에서, 핀-채널 몸체(110a)는 Si 물질을 갖고, 에피택셜 성장 영역들(121, 123)은 SiGe 물질을 가질 수 있다. 압축 응력을 제공하는 다른 실시예에서, 핀-채널 몸체(110a)와 에피택셜 성장 영역들(121, 123)은 SiGe 물질을 가질 수 있다. 에피택셜 성장 영역들(121, 123)은 핀-채널 몸체(110a)보다 높은 게르마늄 농도를 가질 수 있다.
인장 응력을 제공하는 일부 실시예에서, 핀-채널 몸체(110a)는 Si 물질을 가질 수 있고, 에피택셜 성장 영역들(121, 123)은 SiC 물질을 가질 수 있다. 인장 응력을 제공하는 다른 실시예에서, 핀-채널 몸체(110a)와 에피택셜 성장 영역들(121, 123)은 SiC 물질을 가질 수 있다. 에피택셜 성장 영역들(121, 123)은 핀-채널 몸체(110a)보다 높은 카본(carbon) 농도를 가질 수 있다.
도 3은 일부 실시예에 따르는 예시적인 FinFET의 응력(stress) 대 거리(d)의 시뮬레이션 결과를 개략적으로 나타낸 도면이다. 도 3에서, 수직축은 핀-채널 몸체에 가해지는 응력을 나타내고, 수평축은 거리"d"를 나타낸다. 시뮬레이션에서 핀-채널 몸체(110a)는 약 40nm의 높이 "h"를 가지며, Si 물질을 가진다. 에피택셜 성장 영역들(121, 123)은 약 36 원자%의 게르마늄 농도를 갖는 SiGe 물질을 가질 수 있다. 에피택셜 실리콘층(도시되지 않음)은 에피택셜 성장 영역들(121, 123) 각각에 형성된다. 곡선 A는 FinFET(105a)가 게이트 우선 공정(gate-first process)에 의해 형성된 것을 나타낸다. 곡선 B는 FinFET(105a)가 게이트 최후 공정(gate-last process)에 의해 형성된 것을 나타낸다.
다시 도 3을 참조하면, 일부 실시예에서 거리 "d"는 약 0이다. 경계면(104)의 중앙 영역은 절연 영역(103a)의 표면(106)과 실질적으로 같은 높이이다. 약 -400Mpa 및 -700Mpa의 응력이 각각 게이트 우선 공정 및 게이트 최후 공정에 의해 형성된 FinFET(105a)를 위해 핀-채널 몸체(110a)에 가해질 수 있다. 거리 "d"를 증가시키면, 게이트 우선 공정 및 게이트 최후 공정에 의해 형성된 FinFET(105a)의 핀-채널 몸체(110a)를 위해 응력이 증가한다. 다른 실시예에서, 거리 "d"가 높이 "h"와 실질적으로 같거나 더 크다면, FinFET(105a)를 위한 핀-채널 몸체(110a)에 인가되는 응력의 증가는 느려질 수 있다. 상술한 설명으로부터, 에피택셜 성장 영역들(121, 123)은 어떠한 미세한 구조(fine structure)를 포함하는가에 대해 자유롭다. 에피택셜 성장 영역들(121, 123)의 양은 FinFET(105a)를 위한 핀-채널 몸체(110a)에 원하는 응력을 제공할 수 있다.
도 4는 기판과 절연 영역의 일부를 포함하는 FinFET의 다른 예를 개략적으로 나타내는 확대 단면도이다. 도 2a의 구성요소와 동일한 도 4의 구성요소는 300을 증가시켜 동일한 참조번호에 의해 표시하였다. 일부 실시예에서, 절연 영역(403a)은 코너(408)를 가질 수 있다. 이 코너(408)에서 절연 영역(403a)의 표면(406)과 절연 영역(403a)과 기판(401)의 부분(402a) 사이의 경계면(409)이 교차한다. 기판(401)의 부분(402a)은 첨단(tip)(411)을 가질 수 있다. 이 첨단(411)에서 기판(401)의 부분(402a)의 표면(404)과 절연 영역(403a)과 기판(401)의 부분(402a) 사이의 경계면(409)이 교차한다. 상기 코너(408)는 실질적으로 상기 첨단(411)에 인접한다. 일부 실시예에서, 에피택셜 성장 영역(421)을 형성하기 위한 공정은 수소 함유 환경에서 환류(reflow) 공정을 포함할 수 있다. 상기 환류 공정은 표면(404)의 중앙 표면을 평평하게 할 수 있다.
만일 코너(408)가 상기 첨단(411)에 실질적으로 인접하고 있다면, 원하는 양의 에피택셜 성장 영역(421)은 기판(401)의 부분(402a)으로부터 형성될 수 있다. 원하는 양의 에피택셜 성장 영역(421)은 FinFET를 위한 핀-채널 몸체에 응력을 제공할 수 있다. 상기 양의 에피택셜 성장 영역(421)은 또한 소스/드레인 영역의 저항을 감소시킬 수 있다. 일부 실시예에서, 인-시튜(in-situ) 공정에 의해 에피택셜 성장 영역(421)에 추가된 도펀트는 소스/드레인 영역의 저항을 더 감소시킬 수 있다.
도 5a-5d는 FinFET를 형성하기 위한 방법을 예시하기 위해 도 1의 선 2C-2C를 따라 절단하여 개략적으로 나타낸 단면도이다. 도 5a에서, 절연 구조(103)는 기판 내 및/또는 위에 형성될 수 있다. 핀(fin)(135)은 기판(101) 위에 형성될 수 있다. 핀(135)은 높이 "h"를 가질 수 있다. 게이트 유전체(130)와 게이트 전극(115)은 핀(135) 위에 형성될 수 있다. 하드 마스크층(hard mask layer)(140)은 게이트 전극(115) 위에 형성될 수 있다. 스페이서층(spacer layer)(107)은 핀(135), 하드 마스크층(140), 및 게이트 전극(115)과 게이트 유전체(130)의 측벽 위로 실질적으로 일치하도록 형성될 수 있다. 절연 구조(103), 게이트 유전체(130), 게이트 전극(115), 스페이서층(107), 핀(135) 및/또는 하드 마스크층(140)은 여러 공정들, 예를 들면, 증착(deposition) 공정, 식각(etch) 공정, 클린(clean) 공정, 리소그라피(lithographic) 공정, 및/또는 이들의 조합을 포함하는 공정들에 의해 형성될 수 있다.
도 5b를 참조하면, 스페이서층(107)(도 5a에 도시됨)의 부분이 스페이서(107a-107d)를 형성하기 위해 제거될 수 있다. 스페이서(107a, 107b)는 게이트 전극(115)의 측벽에 형성될 수 있다. 스페이서(107c, 107d)는 핀(135)의 측벽에 형성될 수 있다. 일부 실시예에서, 게이트 전극(115)의 측벽으로부터의 에피택시 성장결과로 나타나는 버섯 효과(mushroom effect)를 피하기 위해 스페이서(107a, 107b)가 게이트 전극(115)를 덮을 수 있다. 절연 구조(103), 게이트 유전체(130), 게이트 전극(115), 스페이서(107a, 107b), 핀(135) 및/또는 하드 마스크층(140)은 여러 공정들, 예를 들면, 증착 공정, 식각 공정, 클린 공정, 리소그라피 공정, 및/또는 이들의 조합을 포함하는 공정들에 의해 형성될 수 있다.
도 5c를 참조하면, 제거 공정(145)은 적어도 핀의 일부를 제거하여 기판(101)의 부분(102a)의 표면(145a)과 부분(102e)의 표면(145b)을 노출하고, 핀-채널 몸체(110a)를 정의할 수 있다. 제거 공정(145)은 또한 스페이서(107c, 107d)를 제거할 수 있다. 일부 실시예에서, 제거 공정(145)은 실질적으로 핀(135)의 부분을 제거하여 노출 표면(145a)의 중앙 영역이 절연 구조(103)의 표면(106)과 실질적으로 동일한 높이가 될 수 있도록 할 수 있다. 다른 실시예에서, 제거 공정(145)은 기판(101)의 부분을 제거하여 노출 표면(145a)의 중앙 영역이 절연 구조(103)의 표면(106) 아래에 있도록 할 수 있다. 거리 "d"는 노출 표면(145a)과 절연구조(103)의 표면(106) 사이로 정의될 수 있다. 높이 "h"에 대한 거리 "d"의 비(d/h)는 약 10 또는 그 이하일 수 있다. 적어도 일 실시예에서, 상기 비(d/h)는 약 1일 수 있다.
일부 실시예에서, 도 5a-5c와 관련하여 위에서 설명한 공정 단계는 기판(101) 위에 핀-채널 몸체(145a)를 형성하는 공정과 핀-채널 몸체(145a) 위에 게이트 전극(115)을 형성하는 공정으로 지칭될 수 있다(도 6에서 공정 610과 620). 다른 실시예에서, 공정 610은 핀-채널 몸체(145a)를 형성하기 위해 한 개 이상의 공지된 반도체 공정단계를 포함할 수 있다. 또 다른 실시예에서, 도 5a-5c와 관련하여 위에서 기술한 한 개 이상의 단계는 공정 610과 620을 수행하기 위해 제외될 수 있다.
도 5d를 참조하면, 적어도 한 개의 소스/드레인(S/D) 영역, 예를 들면 S/D 영역(120a, 120b)은 핀-채널 몸체(110a)에 인접하여 형성될 수 있다. 일부 실시예에서, S/D 영역(120a, 120b)을 형성하는 것은 기판(101)의 부분(102a)의 노출 표면(145a)과 부분(102e)의 노출 표면(145b)으로부터 각각 에피택셜 성장 영역들(121, 123)을 에피택셜 성장시키는 것을 포함할 수 있다. 일부 실시예에서, 에피택셜 성장 영역들(121, 123)의 각각은 (1 0 0) 파셋(facet)을 가질 수 있다.
일부 실시예에서, 도 5a-5d와 관련하여 위에서 기술한 공정 단계들은 핀-채널 몸체에 인접한 적어도 한 개의 소스/드레인(S/D) 영역을 형성하는 공정으로 지칭될 수 있다. 여기서 상기 적어도 한 개의 S/D 영역은 어떠한 핀 구조를 포함하느냐에 대해 실질적으로 자유롭다(도 6의 공정 630).
일부 실시예에서, FinFET(100)를 형성하기 위한 방법은 S/D 영역(120a, 120b) 내에 도펀트를 주입하는 것을 포함할 수 있다. N-채널 메모리 셀(memory cell)을 형성하는 실시예에 대해, S/D 영역(120a, 120b)은 비소(As), 인(P), 다른 5족 원소 또는 이들의 조합과 같은 도펀트를 포함할 수 있다.
다른 실시예에서, FinFET(100)를 형성하기 위한 방법은 에피택셜 성장 영역들(121,123)의 적어도 일 부분을 살리시데이팅(salicidating)하는 것을 포함할 수 있다. 에피택셜 성장 영역들(121, 123)의 실리사이드(silicide)는 원하는 전도성(conductivity)을 제공할 수 있다. 실리사이드는 니켈 실리사이드(NiSi), 니켈-백금 실리사이드(NiPtSi), 니켈-백금-게르마늄 실리사이드(NiPtGeSi), 니켈-게르마늄 실리사이드(NiGeSi), 이테르븀 실리사이드(YbSi), 백금 실리사이드(PtSi), 이리듐 실리사이드(IrSi), 에르븀 실리사이드(ErSi), 코발트 실리사이드(CoSi), 다른 적절한 물질 및/또는 이들의 조합과 같은 물질들을 포함할 수 있다. 실리사이드를 생성하기 위해 사용되는 물질들은 스퍼터링 및 증발(evaporation)과 같은 PVD; 도금(plating); 플라즈마 강화 CVD(PECVD), 대기압 CVD(atmospheric pressure CVD)(APCVD), 저압 CVD(LPCVD), 고밀도 플라즈마 CVD(HDPCVD), 및 원자층 CVD(atomic layer CVD)(ALCVD)와 같은 CVD; 다른 적절한 중착공정; 및/또는 이들의 조합들을 사용하여 증착될 수 있다. 증착 후에, 살리시데이션 공정(salicidation process)은 특정 물질 또는 물질들을 기초로 선택된 상승된 온도에서 증착된 물질과 도핑된 영역 사이의 반응과 함께 계속될 수 있다. 이것은 어닐링(annealing)이라고 지칭되며, 급속 열 공정(Rapid Thermal Process)(RTP)을 포함할 수 있다. 반응한 실리사이드는 한 단계의 RTP 또는 여러 단계의 RTP를 필요로 할 수 있다.
일부 실시예에서, FinFET(100)를 형성하기 위한 방법은 에피택셜 성장 영역들(121, 123) 각각 위로 에피택셜층(도시되지 않음), 예를 들면 실리콘 에피택셜층을 형성하는 단계를 포함할 수 있다. 실리콘 에피택셜층을 형성한 후, 상기 방법은 에피택셜층의 적어도 일부분을 살리시데이팅하는 단계를 포함할 수 있다. 실리콘 에피택셜층으로부터 형성된 실리사이드는 실리사이드의 결함을 바람직하게 줄일 수 있다. 바람직한 실리사이드의 전도성도 얻을 수 있다.
다른 실시예에서, FinFET(100)을 형성하는 방법은 기판(101)의 일부분을 제거하기 위한 식각 공정(etch process)(도시하지 않음)을 포함할 수 있다. 식각 공정은 예를 들면, 건식 식각, 습식 식각, 및/또는 이들의 조합을 포함할 수 있다. 상기 식각 공정은 도 2b와 관련하여 상기에서 설명한 제거 공정(145) 후에 및/또는 도 2c와 관련하여 위에서 설명한 에피택셜 성장 영역들(121, 123)을 형성하기 전에 수행될 수 있다. 일부 실시예에서, 제거공정(145) 후에, 절연 구조(103)의 상부 코너는 기판(101)의 부분(102a)의 첨단보다 높을 수 있다. 식각 공정은 기판(101)의 부분을 제거하여 절연 구조(103)의 코너가 도 4와 관련하여 위에서 기술한 것처럼 기판(101)의 부분(102a)의 첨단에 실질적으로 인접하도록 할 수 있다. 실질적으로 동일한 높이의 코너와 첨단은 원하는 양의 에피택셜 성장 영역들(121,123)이 각각 노출 표면(145a, 145b)으로부터 형성되도록 할 수 있다. 원하는 양의 에피택셜 성장 영역들(121, 123)은 핀-채널 몸체(110a)에 원하는 응력을 제공할 수 있다.
또 다른 실시예에서, FinFET(100)을 형성하는 방법은 기판(101)의 노출 표면(145a, 145b)을 환류시켜 기판의 노출 표면(145a, 145b)의 중앙 영역이 실질적으로 평평하게 하는 단계를 포함할 수 있다. 노출 표면(145a, 145b)의 실질적으로 평평한 중앙 영역은 에피택셜 성장 영역들(121, 123)이 각각 노출 표면(145a, 145b)으로부터 형성되도록 할 수 있다. 일부 실시예에서, 노출 표면(145a, 145b)을 환류시키는 단계는 수소 포함 환경과 약 600℃와 약 800℃ 사이의 공정온도에서 약 30분 동안 수행될 수 있다.
일부 실시예에서, 적어도 한 개의 유전체 구조(도시되지 않음)는 기판 위에 형성될 수 있다. 유전체 구조는 산화물(oxide), 질화물(nitride), 산화질화물(oxynitride), 저-k 유전체 물질, 초저-k(ultra low-k) 유전체 물질, 또는 이들의 조합과 같은 물질을 포함할 수 있다. 상기 유전체 구조는, 예를 들면, CVD 공정, HDP CVD 공정, HARP, 스핀 코팅 공정, 다른 증착공정, 및/또는 이들의 조합에 의해 형성될 수 있다.
일부 실시예에서, 접점 플러그들(contact plugs), 비아 플러그들(via plugs), 금속 영역들, 및/또는 금속 선들은 상호 연결을 위해 유전체 구조 내에 형성될 수 있다. 접점 플러그들, 비아 플러그들, 금속 영역들, 및/또는 금속 선들은 텅스텐, 알루미늄, 구리, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 니켈 실리사이드, 코발트 실리사이드, 다른 적절한 전도 물질, 및/또는 이들의 조합과 같은 물질을 포함할 수 있다. 상기 접점 플러그들, 비아 플러그들, 금속 영역들, 및/또는 금속 선들은 증착, 포토리소그라피, 식각 공정 및/또는 이들의 조합과 같은 적정한 공정에 의해 형성될 수 있다. 도 5a-5d와 관련하여 상기에서 설명한 방법은 단지 예시적이라는 것이 유념되어야 한다. 상기 방법은 게이트 우선 공정 또는 게이트 최후 공정이 될 수 있다. 본 발명의 범위는 여기에 제한되지 않는다.
일부 실시예에서, FinFET(105a, 105b)는 전자 조립체(electronic assembly)를 형성하기 위해 인쇄 와이어링 보드(printed wiring board) 또는 인쇄 회로 기판(PCB)과 물리적이며 전기적으로 연결될 수 있는 패키지(package) 내에 형성될 수 있다. 전자 조립체는 컴퓨터, 무선 통신장치, 컴퓨터 관련 주변기기, 엔터테인먼트 장치 등과 같은 전자 시스템의 부분일 수 있다.
일부 실시예에서, 집적회로(100)를 포함하는 시스템은 한 개의 IC에 전체 시스템을 제공하는 것, 소위 시스템 온 칩(SOC) 또는 시스템 온 집적회로(SOIC) 소자일 수 있다. 이들 SOC 소자들은 예를 들면, 휴대폰, PDA, 디지털 VCR, 디지털 캠코더, 디지털 카메라, MP3 플레이어 등을 한 개의 집적회로에서 구현하기 위해 필요로 하는 모든 회로를 제공할 수 있다.
상기에서는 여러 실시예들의 특징들을 약술하였으므로, 당업자들은 본 발명의 양상들을 더 잘 이해할 수 있을 것이다. 당업자들은 동일한 목적을 수행하고 여기서 소개된 실시예들과 동일한 이점을 달성하기 위해 다른 공정과 구조를 설계하거나 수정하기 위해 본 발명을 기초로 쉽게 사용할 수 있음을 알아야 한다. 당업자들은 상기와 같은 동등한 구조는 본 발명의 사상과 범위를 벗어나지 않는다는 것을 이해해야 한다. 그리고 본 발명의 사상과 범위를 벗어나지 않고 다양한 변경, 치환, 교체가 행해질 수 있다는 것을 이해해야 한다.

Claims (10)

  1. 핀 전계 효과 트랜지스터(Fin field effect transistor; FinFET)에 있어서,
    기판 위에 있는 핀-채널 몸체;
    상기 핀-채널 몸체 위에 배치된 게이트 전극; 및
    상기 핀-채널 몸체에 인접하여 배치된 적어도 한 개의 소스/드레인(S/D) 영역을 포함하고,
    상기 적어도 한 개의 S/D 영역은 어떠한 핀 구조도 포함하지 않는 것이고,
    상기 기판은 제1 절연 영역과 제2 절연 영역 사이에 부분을 구비하고, 상기 적어도 한 개의 S/D 영역은 에피택셜 성장 영역을 포함하며, 상기 에피택셜 성장 영역은 상기 기판의 부분의 위에 배치되는 것이고,
    상기 제1 절연 영역은 상기 제1 절연 영역과 상기 기판의 부분 사이의 경계면과 상기 제1 절연 영역의 표면이 교차하는 코너를 구비하고, 상기 기판의 부분은 상기 제1 절연 영역과 상기 기판의 부분 사이의 경계면과 상기 기판의 부분의 표면이 교차하는 첨단(tip)을 구비하며, 상기 코너는 상기 첨단에 인접한 것인 핀 전계 효과 트랜지스터(FinFET).
  2. 삭제
  3. 제 1 항에 있어서,
    상기 에피택셜 성장 영역과 상기 기판의 부분은 경계면을 구비하며, 상기 경계면의 중앙 영역은 상기 제1 절연 영역의 표면 아래에 있고, 상기 경계면의 중앙 영역과 상기 제1 절연 영역의 표면 사이의 거리는 상기 핀-채널 몸체의 높이와 동일한 것인 핀 전계 효과 트랜지스터.
  4. 제 3 항에 있어서, 상기 경계면의 중앙 영역은 평평한 것인 핀 전계 효과 트랜지스터.
  5. 삭제
  6. 핀 전계 효과 트랜지스터(FinFET)를 형성하는 방법에 있어서,
    기판 위에 핀을 형성하는 단계;
    제1 절연 영역 및 제2 절연 영역에 의해 둘러싸인 상기 기판의 부분의 표면을 노출시켜서, 상기 기판 위에 핀-채널 몸체를 형성하기 위해 상기 핀의 적어도 한 개의 단부를 제거하는 단계;
    상기 핀-채널 몸체 위에 게이트 전극을 형성하는 단계; 및
    상기 핀-채널 몸체에 인접하게 적어도 한 개의 소스/드레인(S/D) 영역을 형성하기 위해, 상기 기판의 부분의 노출된 표면으로부터 적어도 한 개의 S/D 영역을 에피택셜 성장시키는 단계를 포함하고,
    상기 제1 절연 영역은 상기 제1 절연 영역의 표면과 상기 제1 절연 영역의 측벽이 교차하는 코너를 구비하고, 상기 기판의 부분은 상기 기판의 부분의 표면과 상기 기판의 부분의 측벽이 교차하는 첨단(tip)을 구비하며, 상기 코너는 상기 첨단에 인접한 것이며,
    상기 적어도 한 개의 S/D 영역은 어떠한 핀 구조도 포함하지 않는 것인 핀 전계 효과 트랜지스터(FinFET)의 형성 방법.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 기판의 부분을 제거하는 단계를 더 포함하고,
    상기 기판의 부분의 노출된 표면의 중앙 영역은 상기 제1 절연 영역의 표면 아래에 있는 것이며,
    상기 기판의 상기 노출된 표면의 중앙 영역과 상기 제1 절연 영역의 표면 사이의 거리는 상기 핀-채널 몸체의 높이와 동일한 것인 핀 전계 효과 트랜지스터의 형성 방법.
  9. 삭제
  10. 제 6 항에 있어서,
    상기 적어도 한 개의 S/D 영역 위에 에피택셜 층을 형성하는 단계; 및
    상기 에피택셜 층의 적어도 한 개를 살리시데이팅(salicidating)하는 단계;를 더 포함하는 핀 전계 효과 트랜지스터 형성 방법.
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US (1) US8264021B2 (ko)
JP (1) JP5595856B2 (ko)
KR (1) KR101217327B1 (ko)
CN (1) CN102034871B (ko)
TW (1) TWI456760B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101374489B1 (ko) 2012-01-03 2014-03-13 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 트랜지스터 제조 방법

Families Citing this family (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8440517B2 (en) * 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8362572B2 (en) * 2010-02-09 2013-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. Lower parasitic capacitance FinFET
US8653610B2 (en) * 2010-04-21 2014-02-18 International Business Machines Corporation High performance non-planar semiconductor devices with metal filled inter-fin gaps
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8361853B2 (en) 2010-10-12 2013-01-29 International Business Machines Corporation Graphene nanoribbons, method of fabrication and their use in electronic devices
US8642996B2 (en) 2011-04-18 2014-02-04 International Business Machines Corporation Graphene nanoribbons and carbon nanotubes fabricated from SiC fins or nanowire templates
CN103021854B (zh) * 2011-09-28 2015-09-16 中国科学院微电子研究所 制作鳍式场效应晶体管的方法以及由此形成的半导体结构
US9893163B2 (en) 2011-11-04 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3D capacitor and method of manufacturing same
US8603915B2 (en) 2011-11-28 2013-12-10 International Business Machines Corporation Multi-stage silicidation process
KR101700213B1 (ko) * 2011-12-21 2017-01-26 인텔 코포레이션 금속 산화물 반도체 소자 구조용 핀의 형성 방법
US8941214B2 (en) * 2011-12-22 2015-01-27 Intel Corporation Semiconductor device having a necked semiconductor body and method of forming semiconductor bodies of varying width
WO2013101003A1 (en) * 2011-12-28 2013-07-04 Intel Corporation Techniques and configurations for stacking transistors of an integrated circuit device
US8486770B1 (en) * 2011-12-30 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming CMOS FinFET device
US8609499B2 (en) 2012-01-09 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same
US8759184B2 (en) * 2012-01-09 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same
US8659032B2 (en) * 2012-01-31 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8664060B2 (en) 2012-02-07 2014-03-04 United Microelectronics Corp. Semiconductor structure and method of fabricating the same
KR101876793B1 (ko) 2012-02-27 2018-07-11 삼성전자주식회사 전계효과 트랜지스터 및 그 제조 방법
US9368388B2 (en) 2012-04-13 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for FinFETs
US9171929B2 (en) * 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US8669147B2 (en) 2012-06-11 2014-03-11 Globalfoundries Inc. Methods of forming high mobility fin channels on three dimensional semiconductor devices
US8492228B1 (en) 2012-07-12 2013-07-23 International Business Machines Corporation Field effect transistor devices having thick gate dielectric layers and thin gate dielectric layers
US9142400B1 (en) 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
CN103579295B (zh) * 2012-07-25 2016-12-28 中国科学院微电子研究所 半导体器件及其制造方法
US9136383B2 (en) * 2012-08-09 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9287138B2 (en) 2012-09-27 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET low resistivity contact formation method
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8716803B2 (en) * 2012-10-04 2014-05-06 Flashsilicon Incorporation 3-D single floating gate non-volatile memory device
US8809139B2 (en) 2012-11-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-last FinFET and methods of forming same
CN103928328B (zh) * 2013-01-10 2016-12-28 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
KR102049774B1 (ko) 2013-01-24 2019-11-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
TWI499044B (zh) * 2013-01-25 2015-09-01 Flashsilicon Inc 三度空間單一浮動閘非揮發性記憶體裝置
US9123633B2 (en) * 2013-02-01 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming semiconductor regions in trenches
US9196709B2 (en) * 2013-02-01 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming semiconductor regions in trenches
US9166053B2 (en) * 2013-02-22 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device including a stepped profile structure
US9209066B2 (en) * 2013-03-01 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure of semiconductor device
US9831345B2 (en) 2013-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with rounded source/drain profile
GB2526463B (en) * 2013-03-14 2018-05-30 Intel Corp Leakage reduction structures for nanowire transistors
KR102045212B1 (ko) 2013-04-23 2019-11-15 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9006066B2 (en) 2013-04-26 2015-04-14 Globalfoundries Inc. FinFET with active region shaped structures and channel separation
KR20160029005A (ko) * 2013-06-28 2016-03-14 인텔 코포레이션 III-N 에피택시를 위한 Si (100) 웨이퍼들 상의 Si (111) 평면들을 가진 나노구조들 및 나노피처들
US20150024584A1 (en) * 2013-07-17 2015-01-22 Global Foundries, Inc. Methods for forming integrated circuits with reduced replacement metal gate height variability
US9293587B2 (en) 2013-07-23 2016-03-22 Globalfoundries Inc. Forming embedded source and drain regions to prevent bottom leakage in a dielectrically isolated fin field effect transistor (FinFET) device
US9059002B2 (en) 2013-08-27 2015-06-16 International Business Machines Corporation Non-merged epitaxially grown MOSFET devices
US9112030B2 (en) * 2013-11-04 2015-08-18 United Microelectronics Corp. Epitaxial structure and process thereof for non-planar transistor
KR102175854B1 (ko) 2013-11-14 2020-11-09 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
KR102105363B1 (ko) 2013-11-21 2020-04-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102085525B1 (ko) 2013-11-27 2020-03-09 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN104733312B (zh) * 2013-12-18 2018-09-07 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US9472652B2 (en) * 2013-12-20 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9853154B2 (en) 2014-01-24 2017-12-26 Taiwan Semiconductor Manufacturing Company Ltd. Embedded source or drain region of transistor with downward tapered region under facet region
US10164107B2 (en) 2014-01-24 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Embedded source or drain region of transistor with laterally extended portion
KR102151768B1 (ko) * 2014-01-27 2020-09-03 삼성전자주식회사 반도체 장치 및 그 제조방법
KR102155181B1 (ko) 2014-01-28 2020-09-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20150214331A1 (en) 2014-01-30 2015-07-30 Globalfoundries Inc. Replacement metal gate including dielectric gate material
KR102193493B1 (ko) 2014-02-03 2020-12-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP6361180B2 (ja) * 2014-03-10 2018-07-25 富士通セミコンダクター株式会社 半導体装置の製造方法
US9773869B2 (en) * 2014-03-12 2017-09-26 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
CN106165102B (zh) 2014-03-27 2020-07-21 英特尔公司 用于半导体器件的限定外延区域以及制造具有限定外延区域的半导体器件的方法
KR102208063B1 (ko) 2014-04-22 2021-01-27 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102200345B1 (ko) 2014-06-26 2021-01-11 삼성전자주식회사 반도체 소자 및 그 제조방법
EP3161871B1 (en) * 2014-06-27 2020-07-22 Intel Corporation Non-linear fin-based devices
TWI615976B (zh) * 2014-07-07 2018-02-21 聯華電子股份有限公司 鰭式場效電晶體及其製造方法
US9543167B2 (en) 2014-07-15 2017-01-10 Globalfoundries Inc. FinFET source-drain merged by silicide-based material
US9595524B2 (en) 2014-07-15 2017-03-14 Globalfoundries Inc. FinFET source-drain merged by silicide-based material
KR102219295B1 (ko) 2014-07-25 2021-02-23 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
KR102265956B1 (ko) 2014-09-29 2021-06-17 삼성전자주식회사 소스/드레인을 포함하는 반도체 소자 및 그 제조방법
US10297673B2 (en) * 2014-10-08 2019-05-21 Samsung Electronics Co., Ltd. Methods of forming semiconductor devices including conductive contacts on source/drains
US9484346B2 (en) * 2014-10-15 2016-11-01 Taiwan Semiconductor Manufacturing Company Ltd Semiconductor structure and manufacturing method thereof
US10164108B2 (en) 2014-10-17 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
KR102217246B1 (ko) * 2014-11-12 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US10269981B2 (en) 2014-11-17 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-channel field effect transistors using 2D-material
US9324623B1 (en) * 2014-11-26 2016-04-26 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device having active fins
US9472470B2 (en) 2014-12-09 2016-10-18 GlobalFoundries, Inc. Methods of forming FinFET with wide unmerged source drain EPI
US9954107B2 (en) 2015-05-05 2018-04-24 International Business Machines Corporation Strained FinFET source drain isolation
US9564489B2 (en) 2015-06-29 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
US9349798B1 (en) 2015-06-29 2016-05-24 International Business Machines Corporation CMOS structures with selective tensile strained NFET fins and relaxed PFET fins
US9455331B1 (en) 2015-07-10 2016-09-27 International Business Machines Corporation Method and structure of forming controllable unmerged epitaxial material
US9922975B2 (en) 2015-10-05 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit having field-effect trasistors with dielectric fin sidewall structures and manufacturing method thereof
US9768178B2 (en) 2015-11-11 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device, static random access memory cell and manufacturing method of semiconductor device
KR102523125B1 (ko) 2015-11-27 2023-04-20 삼성전자주식회사 반도체 소자
US10038095B2 (en) * 2016-01-28 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. V-shape recess profile for embedded source/drain epitaxy
US10157748B2 (en) * 2016-02-08 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin profile improvement for high performance transistor
US10304957B2 (en) * 2016-09-13 2019-05-28 Qualcomm Incorporated FinFET with reduced series total resistance
KR102360410B1 (ko) * 2017-08-30 2022-02-08 삼성전자주식회사 반도체 장치
US10446669B2 (en) * 2017-11-30 2019-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain surface treatment for multi-gate field effect transistors
US10825931B2 (en) * 2018-02-13 2020-11-03 Nanya Technology Corporation Semiconductor device with undercutted-gate and method of fabricating the same
US11670675B2 (en) 2020-12-04 2023-06-06 United Semiconductor Japan Co., Ltd. Semiconductor device

Family Cites Families (140)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2833946B2 (ja) 1992-12-08 1998-12-09 日本電気株式会社 エッチング方法および装置
JP3144967B2 (ja) 1993-11-08 2001-03-12 株式会社日立製作所 半導体集積回路およびその製造方法
KR0146203B1 (ko) 1995-06-26 1998-12-01 김광호 반도체 집적회로의 회로소자값 조정회로
US5963789A (en) 1996-07-08 1999-10-05 Kabushiki Kaisha Toshiba Method for silicon island formation
US6065481A (en) 1997-03-26 2000-05-23 Fsi International, Inc. Direct vapor delivery of enabling chemical for enhanced HF etch process performance
TW468273B (en) 1997-04-10 2001-12-11 Hitachi Ltd Semiconductor integrated circuit device and method for manufacturing the same
JP3660783B2 (ja) 1997-06-30 2005-06-15 松下電器産業株式会社 半導体集積回路
US6740247B1 (en) 1999-02-05 2004-05-25 Massachusetts Institute Of Technology HF vapor phase wafer cleaning and oxide etching
JP4037029B2 (ja) * 2000-02-21 2008-01-23 株式会社ルネサステクノロジ 半導体集積回路装置
JP4044721B2 (ja) 2000-08-15 2008-02-06 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6558477B1 (en) 2000-10-16 2003-05-06 Micron Technology, Inc. Removal of photoresist through the use of hot deionized water bath, water vapor and ozone gas
US6830994B2 (en) 2001-03-09 2004-12-14 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a crystallized semiconductor film
US6531412B2 (en) 2001-08-10 2003-03-11 International Business Machines Corporation Method for low temperature chemical vapor deposition of low-k films using selected cyclosiloxane and ozone gases for semiconductor applications
FR2830984B1 (fr) 2001-10-17 2005-02-25 St Microelectronics Sa Tranchee d'isolement et procede de realisation
US6621131B2 (en) 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
JP4118045B2 (ja) 2001-12-07 2008-07-16 富士通株式会社 半導体装置
US6642090B1 (en) 2002-06-03 2003-11-04 International Business Machines Corporation Fin FET devices from bulk semiconductor and method for forming
JP2004014737A (ja) 2002-06-06 2004-01-15 Renesas Technology Corp 半導体装置およびその製造方法
US6812103B2 (en) 2002-06-20 2004-11-02 Micron Technology, Inc. Methods of fabricating a dielectric plug in MOSFETS to suppress short-channel effects
US6974729B2 (en) 2002-07-16 2005-12-13 Interuniversitair Microelektronica Centrum (Imec) Integrated semiconductor fin device and a method for manufacturing such device
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
JP4031329B2 (ja) 2002-09-19 2008-01-09 株式会社東芝 半導体装置及びその製造方法
US6706571B1 (en) 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
US6946373B2 (en) 2002-11-20 2005-09-20 International Business Machines Corporation Relaxed, low-defect SGOI for strained Si CMOS applications
US7087499B2 (en) 2002-12-20 2006-08-08 International Business Machines Corporation Integrated antifuse structure for FINFET and CMOS devices
US20040192067A1 (en) 2003-02-28 2004-09-30 Bruno Ghyselen Method for forming a relaxed or pseudo-relaxed useful layer on a substrate
DE10310740A1 (de) 2003-03-10 2004-09-30 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer spannungsrelaxierten Schichtstruktur auf einem nicht gitterangepassten Substrat, sowie Verwendung eines solchen Schichtsystems in elektronischen und/oder optoelektronischen Bauelementen
US6762448B1 (en) * 2003-04-03 2004-07-13 Advanced Micro Devices, Inc. FinFET device with multiple fin structures
US6872647B1 (en) 2003-05-06 2005-03-29 Advanced Micro Devices, Inc. Method for forming multiple fins in a semiconductor device
US7906441B2 (en) 2003-05-13 2011-03-15 Texas Instruments Incorporated System and method for mitigating oxide growth in a gate dielectric
TWI242232B (en) 2003-06-09 2005-10-21 Canon Kk Semiconductor substrate, semiconductor device, and method of manufacturing the same
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7101742B2 (en) 2003-08-12 2006-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel complementary field-effect transistors and methods of manufacture
JP2005064500A (ja) * 2003-08-14 2005-03-10 Samsung Electronics Co Ltd マルチ構造のシリコンフィンおよび製造方法
US7112495B2 (en) 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
JP4212435B2 (ja) 2003-08-29 2009-01-21 株式会社東芝 半導体装置およびその製造方法
US7303949B2 (en) 2003-10-20 2007-12-04 International Business Machines Corporation High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture
KR100585111B1 (ko) 2003-11-24 2006-06-01 삼성전자주식회사 게르마늄 채널 영역을 가지는 비평면 트랜지스터 및 그제조 방법
KR100513405B1 (ko) 2003-12-16 2005-09-09 삼성전자주식회사 핀 트랜지스터의 형성 방법
KR100702552B1 (ko) 2003-12-22 2007-04-04 인터내셔널 비지네스 머신즈 코포레이션 이중 게이트 ＦｉｎＦＥＴ 디자인을 위한 자동화 레이어생성 방법 및 장치
KR100552058B1 (ko) 2004-01-06 2006-02-20 삼성전자주식회사 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
KR100587672B1 (ko) 2004-02-02 2006-06-08 삼성전자주식회사 다마신 공법을 이용한 핀 트랜지스터 형성방법
US6956277B1 (en) 2004-03-23 2005-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Diode junction poly fuse
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US20050221591A1 (en) 2004-04-06 2005-10-06 International Business Machines Corporation Method of forming high-quality relaxed SiGe alloy layers on bulk Si substrates
US7300837B2 (en) 2004-04-30 2007-11-27 Taiwan Semiconductor Manufacturing Co., Ltd FinFET transistor device on SOI and method of fabrication
KR100605104B1 (ko) 2004-05-04 2006-07-26 삼성전자주식회사 핀-펫 소자 및 그 제조 방법
JP4493398B2 (ja) 2004-05-13 2010-06-30 富士通マイクロエレクトロニクス株式会社 半導体装置
US7157351B2 (en) 2004-05-20 2007-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Ozone vapor clean method
JP4796329B2 (ja) 2004-05-25 2011-10-19 三星電子株式会社 マルチ−ブリッジチャンネル型ｍｏｓトランジスタの製造方法
US7015150B2 (en) 2004-05-26 2006-03-21 International Business Machines Corporation Exposed pore sealing post patterning
KR100634372B1 (ko) 2004-06-04 2006-10-16 삼성전자주식회사 반도체 소자들 및 그 형성 방법들
WO2005122276A1 (ja) 2004-06-10 2005-12-22 Nec Corporation 半導体装置及びその製造方法
KR100604870B1 (ko) 2004-06-16 2006-07-31 삼성전자주식회사 접합 영역의 어브럽트니스를 개선시킬 수 있는 전계 효과트랜지스터 및 그 제조방법
US7361563B2 (en) 2004-06-17 2008-04-22 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device using a selective epitaxial growth technique
JP5203558B2 (ja) 2004-08-20 2013-06-05 三星電子株式会社 トランジスタ及びこれの製造方法
TWI283066B (en) 2004-09-07 2007-06-21 Samsung Electronics Co Ltd Field effect transistor (FET) having wire channels and method of fabricating the same
US7067400B2 (en) 2004-09-17 2006-06-27 International Business Machines Corporation Method for preventing sidewall consumption during oxidation of SGOI islands
US20080095954A1 (en) 2004-09-27 2008-04-24 Gabelnick Aaron M Multilayer Coatings By Plasma Enhanced Chemical Vapor Deposition
US7018901B1 (en) 2004-09-29 2006-03-28 Freescale Semiconductor, Inc. Method for forming a semiconductor device having a strained channel and a heterojunction source/drain
KR100693783B1 (ko) 2004-11-04 2007-03-12 주식회사 하이닉스반도체 내부전원 발생장치
US7235472B2 (en) 2004-11-12 2007-06-26 Infineon Technologies Ag Method of making fully silicided gate electrode
US7923339B2 (en) 2004-12-06 2011-04-12 Nxp B.V. Method of producing an epitaxial layer on semiconductor substrate and device produced with such a method
US7026232B1 (en) 2004-12-23 2006-04-11 Texas Instruments Incorporated Systems and methods for low leakage strained-channel transistor
US7351662B2 (en) * 2005-01-07 2008-04-01 Dupont Air Products Nanomaterials Llc Composition and associated method for catalyzing removal rates of dielectric films during chemical mechanical planarization
US20060151808A1 (en) 2005-01-12 2006-07-13 Chien-Hao Chen MOSFET device with localized stressor
US7282766B2 (en) 2005-01-17 2007-10-16 Fujitsu Limited Fin-type semiconductor device with low contact resistance
US20080121932A1 (en) * 2006-09-18 2008-05-29 Pushkar Ranade Active regions with compatible dielectric layers
CN100481345C (zh) 2005-02-24 2009-04-22 硅绝缘体技术有限公司 SiGe层的热氧化及其应用
JP2006303451A (ja) 2005-03-23 2006-11-02 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
WO2006107942A1 (en) 2005-04-05 2006-10-12 Analog Devices, Inc. Vapor hf etch process mask and method
KR100691006B1 (ko) * 2005-04-29 2007-03-09 주식회사 하이닉스반도체 메모리 소자의 셀 트랜지스터 구조 및 그 제조방법
JP2006324628A (ja) 2005-05-16 2006-11-30 Interuniv Micro Electronica Centrum Vzw 完全ケイ化ゲート形成方法及び当該方法によって得られたデバイス
JP4427489B2 (ja) 2005-06-13 2010-03-10 株式会社東芝 半導体装置の製造方法
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7960791B2 (en) 2005-06-24 2011-06-14 International Business Machines Corporation Dense pitch bulk FinFET process by selective EPI and etch
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7265008B2 (en) 2005-07-01 2007-09-04 Synopsys, Inc. Method of IC production using corrugated substrate
US7807523B2 (en) 2005-07-01 2010-10-05 Synopsys, Inc. Sequential selective epitaxial growth
US7508031B2 (en) 2005-07-01 2009-03-24 Synopsys, Inc. Enhanced segmented channel MOS transistor with narrowed base regions
US8466490B2 (en) 2005-07-01 2013-06-18 Synopsys, Inc. Enhanced segmented channel MOS transistor with multi layer regions
US7190050B2 (en) 2005-07-01 2007-03-13 Synopsys, Inc. Integrated circuit on corrugated substrate
US7605449B2 (en) 2005-07-01 2009-10-20 Synopsys, Inc. Enhanced segmented channel MOS transistor with high-permittivity dielectric isolation material
US7247887B2 (en) 2005-07-01 2007-07-24 Synopsys, Inc. Segmented channel MOS transistor
EP1744351A3 (en) 2005-07-11 2008-11-26 Interuniversitair Microelektronica Centrum ( Imec) Method for forming a fully silicided gate MOSFET and devices obtained thereof
JP4774247B2 (ja) 2005-07-21 2011-09-14 Ｏｋｉセミコンダクタ株式会社 電圧レギュレータ
KR101172853B1 (ko) 2005-07-22 2012-08-10 삼성전자주식회사 반도체 소자의 형성 방법
JP4749076B2 (ja) 2005-07-27 2011-08-17 ルネサスエレクトロニクス株式会社 半導体装置
US20070029576A1 (en) 2005-08-03 2007-02-08 International Business Machines Corporation Programmable semiconductor device containing a vertically notched fusible link region and methods of making and using same
KR101155097B1 (ko) 2005-08-24 2012-06-11 삼성전자주식회사 반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치
US7589387B2 (en) 2005-10-05 2009-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. SONOS type two-bit FinFET flash memory cell
US7425740B2 (en) 2005-10-07 2008-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for a 1T-RAM bit cell and macro
US8513066B2 (en) 2005-10-25 2013-08-20 Freescale Semiconductor, Inc. Method of making an inverted-T channel transistor
US7767541B2 (en) 2005-10-26 2010-08-03 International Business Machines Corporation Methods for forming germanium-on-insulator semiconductor structures using a porous layer and semiconductor structures formed by these methods
DE102005052055B3 (de) 2005-10-31 2007-04-26 Advanced Micro Devices, Inc., Sunnyvale Eingebettete Verformungsschicht in dünnen SOI-Transistoren und Verfahren zur Herstellung desselben
US7525160B2 (en) * 2005-12-27 2009-04-28 Intel Corporation Multigate device with recessed strain regions
US20070152276A1 (en) 2005-12-30 2007-07-05 International Business Machines Corporation High performance CMOS circuits, and methods for fabricating the same
US7410844B2 (en) 2006-01-17 2008-08-12 International Business Machines Corporation Device fabrication by anisotropic wet etch
JP2007194336A (ja) 2006-01-18 2007-08-02 Sumco Corp 半導体ウェーハの製造方法
KR100827435B1 (ko) 2006-01-31 2008-05-06 삼성전자주식회사 반도체 소자에서 무산소 애싱 공정을 적용한 게이트 형성방법
JP2007258485A (ja) 2006-03-23 2007-10-04 Toshiba Corp 半導体装置及びその製造方法
US7407847B2 (en) 2006-03-31 2008-08-05 Intel Corporation Stacked multi-gate transistor design and method of fabrication
KR100813527B1 (ko) 2006-04-06 2008-03-17 주식회사 하이닉스반도체 반도체 메모리의 내부 전압 발생 장치
WO2007115585A1 (en) 2006-04-11 2007-10-18 Freescale Semiconductor, Inc. Method of forming a semiconductor device and semiconductor device
EP1868233B1 (fr) 2006-06-12 2009-03-11 Commissariat A L'energie Atomique Procédé de réalisation de zones à base de Si1-yGey de différentes teneurs en Ge sur un même substrat par condensation de germanium
JP4271210B2 (ja) 2006-06-30 2009-06-03 株式会社東芝 電界効果トランジスタ、集積回路素子、及びそれらの製造方法
US8211761B2 (en) 2006-08-16 2012-07-03 Globalfoundries Singapore Pte. Ltd. Semiconductor system using germanium condensation
US7554110B2 (en) 2006-09-15 2009-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with partial stressor channel
US7494862B2 (en) 2006-09-29 2009-02-24 Intel Corporation Methods for uniform doping of non-planar transistor structures
US7410854B2 (en) 2006-10-05 2008-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making FUSI gate and resulting structure
CN100527380C (zh) 2006-11-06 2009-08-12 北京北方微电子基地设备工艺研究中心有限责任公司 硅片浅沟槽隔离刻蚀的方法
US7534689B2 (en) 2006-11-21 2009-05-19 Advanced Micro Devices, Inc. Stress enhanced MOS transistor and methods for its fabrication
US7943469B2 (en) 2006-11-28 2011-05-17 Intel Corporation Multi-component strain-inducing semiconductor regions
US7538387B2 (en) 2006-12-29 2009-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Stack SiGe for short channel improvement
US7456087B2 (en) 2007-02-09 2008-11-25 United Microelectronics Corp. Semiconductor device and method of fabricating the same
KR100844938B1 (ko) 2007-03-16 2008-07-09 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7727842B2 (en) 2007-04-27 2010-06-01 Texas Instruments Incorporated Method of simultaneously siliciding a polysilicon gate and source/drain of a semiconductor device, and related device
US7939862B2 (en) 2007-05-30 2011-05-10 Synopsys, Inc. Stress-enhanced performance of a FinFet using surface/channel orientations and strained capping layers
JP2009016418A (ja) 2007-07-02 2009-01-22 Nec Electronics Corp 半導体装置
US7851865B2 (en) 2007-10-17 2010-12-14 International Business Machines Corporation Fin-type field effect transistor structure with merged source/drain silicide and method of forming the structure
US8063437B2 (en) 2007-07-27 2011-11-22 Panasonic Corporation Semiconductor device and method for producing the same
US7692213B2 (en) 2007-08-07 2010-04-06 Chartered Semiconductor Manufacturing Ltd. Integrated circuit system employing a condensation process
US20090053883A1 (en) 2007-08-24 2009-02-26 Texas Instruments Incorporated Method of setting a work function of a fully silicided semiconductor device, and related device
JP4361102B2 (ja) 2007-09-12 2009-11-11 富士フイルム株式会社 圧電素子の製造方法
US7767579B2 (en) 2007-12-12 2010-08-03 International Business Machines Corporation Protection of SiGe during etch and clean operations
US20090166625A1 (en) 2007-12-28 2009-07-02 United Microelectronics Corp. Mos device structure
WO2009107031A1 (en) 2008-02-26 2009-09-03 Nxp B.V. Method for manufacturing semiconductor device and semiconductor device
US8003466B2 (en) 2008-04-08 2011-08-23 Advanced Micro Devices, Inc. Method of forming multiple fins for a semiconductor device
JP5554701B2 (ja) 2008-05-29 2014-07-23 パナソニック株式会社 半導体装置
DE102008030864B4 (de) 2008-06-30 2010-06-17 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement als Doppelgate- und Tri-Gatetransistor, die auf einem Vollsubstrat aufgebaut sind und Verfahren zur Herstellung des Transistors
US8247285B2 (en) 2008-12-22 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. N-FET with a highly doped source/drain and strain booster
US8120063B2 (en) 2008-12-29 2012-02-21 Intel Corporation Modulation-doped multi-gate devices
CA2659912C (en) 2009-03-24 2012-04-24 Sarah Mary Brunet Nasal prong protector
US8759943B2 (en) 2010-10-08 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
US8043920B2 (en) 2009-09-17 2011-10-25 International Business Machines Corporation finFETS and methods of making same
US7993999B2 (en) 2009-11-09 2011-08-09 International Business Machines Corporation High-K/metal gate CMOS finFET with improved pFET threshold voltage
US8114761B2 (en) 2009-11-30 2012-02-14 Applied Materials, Inc. Method for doping non-planar transistors
US8088685B2 (en) 2010-02-09 2012-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Integration of bottom-up metal film deposition
US8785286B2 (en) 2010-02-09 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques for FinFET doping
US20110256682A1 (en) 2010-04-15 2011-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple Deposition, Multiple Treatment Dielectric Layer For A Semiconductor Device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101374489B1 (ko) 2012-01-03 2014-03-13 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 트랜지스터 제조 방법
US8679925B2 (en) 2012-01-03 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors

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