KR100613798B1 - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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가부시끼가이샤 도시바
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Abstract

ROM 리드 동작을 수반하는 메모리 칩을 복수개 사용하며, 파워 온 시에 복수개의 메모리 칩의 ROM 리드 동작의 기동 타이밍을 다르게 한다. 파워 온 리세트 회로(18)를, 전원 전압을 검지하여 파워 온 리세트 신호를 출력하는 파워 온 레벨 검지 회로(18a)와, 파워 온 레벨 검지 회로(18a)로부터 출력되는 파워 온 리세트 신호를 지연하는 지연 회로(18b)로 구성한다. 지연 회로(18b)에는 칩 어드레스 지정용의 2개의 패드 P0, P1이 접속되어 있고, 지연 회로(18b)에서의 지연 시간은 이 2개의 패드에 공급되는 칩 어드레스 CADD0, CADD1에 따라 제어된다.
파워 온 레벨 검지 회로, 지연 회로, ROM 리드 제어 회로, 판독 제어 회로

Description

불휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
도 1은 제1 실시예에 따른 불휘발성 메모리 칩 내부의 전체 구성을 도시하는 블록도.
도 2는 도 1에 도시하는 메모리 칩을 복수개 사용한 불휘발성 메모리의 회로도.
도 3은 도 1에 도시하는 메모리 칩 중의 파워 온 리세트 회로와 제어 회로의 내부 구성을 도시하는 블록도.
도 4는 도 2에 도시하는 4개의 메모리 칩의 칩 어드레스와 지연 회로에서의 지연 시간의 일례를 통합하여 도시하는 도면.
도 5는 도 2에 도시하는 불휘발성 메모리의 동작의 일례를 도시하는 타이밍차트.
도 6은 도 3에서의 지연 회로의 상세한 구성의 일례를 도시하는 회로도.
도 7은 도 6에서의 디코더 회로의 구체적인 회로도.
도 8은 도 3에서의 지연 회로의 다른 상세한 구성을 도시하는 회로도.
도 9는 도 8에 도시하는 지연 회로에서의 주요부의 신호 파형을 도시하는 도면.
도 10은 도 8에서의 가변 저항 회로의 구체적 구성을 도시하는 회로도.
도 11은 도 8에서의 가변 캐패시터 회로의 구체적 구성을 도시하는 회로도.
도 12는 제2 실시예에 따른 파워 온 리세트 회로의 상세한 구성을 도시하는 회로도.
도 13은 제3 실시예에 따른 파워 온 리세트 회로의 상세한 구성을 도시하는 회로도.
도 14는 도 12 및 도 13에서의 정전류 회로의 상세한 구성을 도시하는 회로도.
도 15는 도 12 및 도 13에서의 기준 전압 회로의 상세한 구성을 도시하는 회로도.
도 16은 제4 실시예에 따른 파워 온 리세트 회로와 제어 회로의 내부 구성을 도시하는 블록도.
도 17은 도 16에 도시하는 불휘발성 메모리의 동작의 일례를 도시하는 타이밍차트.
도 18은 도 16에서의 파워 온 레벨 검지 회로의 상세한 구성을 도시하는 회로도.
도 19는 제5 실시예에 따른 파워 온 리세트 회로의 내부 구성을 도시하는 블록도.
도 20은 도 19에서의 VCC 검지 회로의 상세한 구성을 도시하는 회로도.
도 21은 제6 실시예에 따른 파워 온 리세트 회로 및 제어 회로의 내부 구성을 도시하는 블록도.
도 22는 도 21에서의 퓨즈 회로의 상세한 구성을 도시하는 회로도.
도 23은 제7 실시예에 따른 파워 온 리세트 회로 및 제어 회로의 내부 구성을 도시하는 블록도.
도 24는 도 23에 도시하는 불휘발성 메모리의 동작의 일례를 도시하는 타이밍차트.
도 25는 불휘발성 메모리에서의 전원 전압과 소비 전류의 변화를 도시하는 파형도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 메모리 셀 어레이
12 : 어드레스 버퍼
13 : 컬럼 디코더
14 : 로우 디코더
15 : 감지 증폭기
16 : 래치 회로
17 : 입출력 버퍼
18 : 파워 온 리세트 회로
18a : 파워 온 레벨 검지 회로
18b : 지연 회로
18c, 18d : 퓨즈 회로
18e : 펄스 생성 회로
18f : 지연 회로
19 : 제어 회로
19a : 초기화 제어 회로
19b : ROM 리드 제어 회로
20 : 전압 생성 회로
31 : 클럭 신호 생성 회로
32 : 카운터 회로
33 : 디코더 회로
108 : VCC 검지 회로
110 : 파워 온 검지 회로
112, 113 : 지연 회로
본 발명은, 예를 들면 용장용의 어드레스나, 칩 내부에서 생성되는 각종 전압의 레벨 조정을 행하기 위해 사용되는 데이터가 퓨즈 데이터로서 메모리 셀에 기억되며, 파워 온 시에, 이들의 퓨즈 데이터를 메모리 셀로부터 판독하도록 한 불휘발성 반도체 기억 장치에 관한 것이다.
통상, 반도체 메모리에서는, 사전에, 용장용의 어드레스나, 칩 내부에서 생성되는 각종 전압의 레벨 조정을 행하기 위한 초기 데이터가 퓨즈 데이터로서 기억 된다. 퓨즈 데이터를 기억하는 퓨즈로서는, 예를 들면, 레이저광의 조사에 의해 용단할 수 있는 레이저 퓨즈나, 트랜지스터 소자나 캐패시터 소자를 전기적으로 파괴함으로써 전류의 도통 상태를 제어하는 전기 퓨즈 및 메모리 셀의 일부를 퓨즈 영역으로서 사용하는 ROM 퓨즈 등이 있으며, 불휘발성 메모리인 경우에는 ROM 퓨즈가 이용된다.
ROM 퓨즈가 형성된 불휘발성 메모리에서는, 파워 온 시에 파워 온 리세트 신호가 생성되며, 이 파워 온 리세트 신호에 따라 칩 내부의 모든 회로의 리세트 동작이 행해짐과 함께, ROM 퓨즈에 기억된 퓨즈 데이터가 판독되어, 래치 회로에 퓨즈 데이터가 보유된다.
도 25는, 파워 온 시에, ROM 퓨즈로부터 퓨즈 데이터가 판독되어, 래치 회로에 퓨즈 데이터가 세트되는 ROM 리드(ROM READ) 동작을 수반한 불휘발성 메모리에서의 전원 전압 VCC와 소비 전류 ICC의 변화를 도시하고 있다. 또한, 여기서는 불휘발성 메모리로서 특히 NAND 플래시 메모리인 경우를 예로 들어 설명한다.
전원 전압 VCC가 상승하여, 파워 온 검지 레벨에 도달하면, 파워 온 검지 회로로부터 파워 온 리세트 신호가 출력된다. 이 파워 온 리세트 신호가 ROM 리드 제어 회로에 공급되며, 또한 ROM 리드 제어 회로로부터 ROM 리드 기동 신호가 출력됨으로써, ROM 리드 동작이 개시된다. ROM 리드 동작은 통상의 리드 동작과 동일한 동작이며, 액세스 영역이 ROM 퓨즈 영역인 점과, 판독된 ROM 퓨즈 데이터를 주변 로직 회로의 래치에 세트하는 동작이 있는 점이 다를 뿐이다.
ROM 리드 동작 중의 소비 전류의 값은, 리드 동작의 초기 단계에서는 비트선 을 프리차지하기 위해 큰 피크를 갖고, 그 후의 데이터 세트 시(래치 시)에는 평균된 낮은 값으로 된다. 즉, 리드 동작 시에는 판독 동작에 필요한 승압 회로 등을 포함하는 각종 전압 생성 회로가 동작하기 때문에, 평균 수㎃ 정도의 큰 전류가 흐른다. 판독이 종료되면, 감지 증폭기에서 감지된 데이터를 주변 회로로 전송하여 래치시키는 동작이 행해진다. 이 때에는 승압 회로의 동작이 필요하지 않기 때문에, 소비 전류의 값은 낮아진다.
그런데, 최근의 불휘발성 메모리는, 소자의 미세화와 함께 염가의 대용량 메모리로서 널리 이용되게 되어, 복수개의, 예를 들면 4개나 8개의 메모리 칩을 동일 패키지 내에 수납하여 사용하는 경우가 많아졌다.
이와 같이 복수개의 메모리 칩이 설치된 불휘발성 메모리에서는, 전원 전압이 상승하면, 개개의 메모리 칩 내에서 파워 온 리세트 동작이 병행하여 행해지고, 퓨즈 데이터를 취득하기 위한 ROM 리드 동작이 모든 메모리 칩에서 병행하여 행해진다. 이 후, 사용자에 의해, 예를 들면 리드 커맨드가 입력되어, 임의의 특정 메모리 칩의 메모리 영역이 어드레스 지정되면, 통상의 리드 동작이 행해진다.
파워 온 리세트 동작 후에 커맨드가 입력됨으로써 기동되는 통상의 동작에 대해서는, 복수개의 칩이 동시에 동작하지 않으므로 어떤 문제도 발생하지 않는다. 그러나, ROM 리드 동작의 경우, 외부로부터 어드레스가 입력되는 것이 아니라, 전원이 투입됨으로써 자동적으로 기동되기 때문에, 개개의 메모리 칩에서는 병행하여 ROM 리드 동작이 개시된다. 이 때문에, 개개의 메모리 칩 내의 파워 온 검지 회로에서 파워 온 검지의 타이밍의 차이가 실질상 존재하지 않는 경우, ROM 리드 동작 이 모든 메모리 칩에서 일제히 개시되기 때문에, ROM 리드 동작 시에 있어서의 소비 전류는 메모리 칩이 1개인 경우와 비교하여 단순하게 4배, 8배로 증가한다.
즉, 종래에서는, 복수개의 메모리 칩을 사용하여 불휘발성 메모리를 구성하면, 파워 온 직후에 있어서의 소비 전류가 커지게 된다. 따라서, 시스템의 전원 공급 능력이 충분하지 않은 경우에는, 전원 전압의 값이 저하되게 될 가능성이 있다.
또한, 파워 온 시에 파워 온 리세트 신호를 생성하고, 이 파워 온 리세트 신호에 따라 퓨즈 데이터를 판독하여 래치 회로에 래치하도록 한 불휘발성 반도체 메모리에 대해서는, 본 출원인에 의한 선원(일본 특원2001-386053)의 출원서에 첨부된 명세서 및 도면에 개시되어 있다.
본 발명은 상기한 바와 같은 사정을 고려하여 이루어진 것으로, 그 목적은, 복수개의 메모리 칩을 사용한 경우에, 파워 온 직후의 ROM 리드 동작 시에 있어서의 소비 전류를 저감할 수 있는 불휘발성 반도체 기억 장치를 제공하는 것이다.
본 발명의 불휘발성 반도체 기억 장치는, 퓨즈 데이터를 기억하는 ROM 영역과, 전원 전압을 상승시킬 때에 전원 전압이 소정 레벨에 도달한 후에 상기 ROM 영역으로부터 퓨즈 데이터의 판독 제어를 행하며, 소정의 패드에 공급되는 신호에 따라 상기 퓨즈 데이터의 판독 동작의 기동 타이밍이 제어되는 판독 제어 회로를 구비한 것을 특징으로 한다.
본 발명의 불휘발성 반도체 기억 장치는, 제1 퓨즈 데이터를 기억하고, 전원 전압을 상승시킬 때에 전원 전압이 제1 레벨에 도달하였을 때에 이 제1 퓨즈 데이터를 판독하는 퓨즈 회로와, 제2 퓨즈 데이터를 기억하는 ROM 영역과, 전원 전압을 상승시킬 때에 전원 전압이 제2 레벨에 도달한 후에 상기 ROM 영역으로부터 제2 퓨즈 데이터의 판독 제어를 행하며, 상기 제1 퓨즈 데이터에 따라 상기 제2 퓨즈 데이터의 판독 동작의 기동 타이밍이 제어되는 판독 제어 회로를 구비한 것을 특징으로 한다.
본 발명의 불휘발성 반도체 기억 장치는, 퓨즈 데이터를 기억하는 ROM 영역과, 제1 패드에 공급되는 제1 신호에 기초하여 펄스 신호를 생성하는 펄스 생성 회로와, 상기 펄스 신호를 지연하고, 제2 패드에 공급되는 제2 신호에 기초하여 지연 시간이 제어되는 지연 회로와, 상기 지연 회로의 출력에 따라 상기 ROM 영역으로부터 퓨즈 데이터의 판독 제어를 행하는 ROM 리드 제어 회로를 구비한 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명을 실시예에 의해 상세히 설명한다.
(제1 실시예)
도 1은 제1 실시예에 따른 불휘발성 메모리 칩 내부의 전체 구성을 도시하는 블록도이다. 이 불휘발성 메모리 칩은 예를 들면 NAND 플래시 메모리 칩이다.
칩 내에는, 메모리 셀 어레이(11), 어드레스 버퍼(12), 컬럼 디코더(13), 로우 디코더(14), 감지 증폭기(15), 래치 회로(16), 입출력 버퍼(17), 파워 온 리세트 회로(18), 제어 회로(19) 및 전압 생성 회로(20) 등이 설치되어 있다.
메모리 셀 어레이(11)는, 데이터를 저장하는 통상의 메모리 셀 영역(11a) 외 에, 메모리 셀 어레이(11)에 존재하는 불량 셀을 다른 용장용 셀로 치환하기 위한 치환 데이터나, 타이머 조정이나 각종 전압 조정을 위한 트리밍 데이터 등, 전원 투입 후에 판독할 필요가 있는 각종 데이터(퓨즈 데이터)를 저장하는 ROM 영역(11b)을 갖고 있다.
어드레스 버퍼(12)에 입력된 어드레스 중 컬럼 어드레스가 컬럼 디코더(13)에 입력되어 디코드되고, 로우 어드레스가 로우 디코더(14)에 입력되어 디코드되며, 지정된 어드레스에 기초하여 메모리 셀 영역(11a)에서의 메모리 셀에의 데이터 기입 또는 메모리 셀로부터의 데이터 판독이 행해진다. 데이터가 판독될 때에는, 감지 증폭기(15), 컬럼 디코더(13) 및 입출력 버퍼(17)를 통해 판독 데이터가 출력된다. 데이터가 기입될 때에는, 판독 시와는 역의 경로로, 기입 데이터가 메모리 셀 어레이(11)에 공급된다. 또한, ROM 영역(11b)에 저장되어 있는 퓨즈 데이터는, 감지 증폭기(15) 및 컬럼 디코더(13)를 통해 래치 회로(16)로 전송되어, 보유된다.
전압 생성 회로(20)는, 외부로부터 공급된 전원 전압 VCC를 이용하여, 참조용의 기준 전압 Vref나 프로그램 전압 Vpg 등의 각종 내부 전압을 생성한다.
파워 온 리세트 회로(18)는, 전원이 투입되어 전원 전압이 소정의 전압 레벨에 도달하기까지의 동안에는 "L" 레벨로 되며, 소정의 전압 레벨에 도달한 후에는 "H" 레벨로 되는 파워 온 리세트 신호를 발생하여, 제어 회로(19)로 출력한다.
제어 회로(19)는, 이 파워 온 리세트 신호에 기초하여, 어드레스 버퍼(12), 컬럼 디코더(13), 로우 디코더(14), 감지 증폭기(15), 래치 회로(16) 및 전압 생성 회로(20) 각각을 초기화하기 위한 제어 신호를 출력한다.
또한, 제어 회로(19)는, 상기 각 회로의 초기화와 함께, ROM 영역(11b)에 저장되어 있는 퓨즈 데이터를 판독하여 래치 회로(16)에 세트하기 위한 제어에 사용되는 제어 신호를 출력한다. 또한, ROM 영역(11b)에 저장되어 있는 퓨즈 데이터를 판독하여 래치 회로(16)에 세트하는 동작은 ROM 리드 동작으로 불린다.
여기서, 도 1에 도시한 바와 같은 메모리 칩을 예로 들면 4개 사용하고, 이들 4개의 메모리 칩을 동일 패키지 내에 수납하여 대용량의 불휘발성 메모리를 구성하는 경우에는, 도 2에 도시한 바와 같이, 전원 패드(VCC), /CE(칩 인에이블 신호), /WE(기록 인에이블 신호), /RE(판독 인에이블 신호) 등의 제어 신호나 커맨드 입력용의 각종 패드, I/O 등의 입출력 패드가 4개의 메모리 칩에서 공통의 배선에 의해 서로 결선된다.
또한, 상기 각 패드 외에, 4개의 각 메모리 칩에는 각각, 후술하는 바와 같이, 칩 어드레스 지정용의 2비트의 어드레스 CADD0, CADD1을 입력하기 위한 2개의 패드 P0, P1이 설치된다. 그리고, 각 2개의 칩 어드레스 지정용의 패드에 대하여, 본딩 와이어에 의해 각각의 칩 어드레스에 대응한 전압을 접속함으로써, 각각의 메모리 칩이 어떤 칩 어드레스에 대응하고 있는지를 인식한다.
외부로부터 개개의 메모리 칩에 액세스하기 위해서는, 1개의 메모리 칩만이 설치되어 있는 경우와 마찬가지로, 커맨드나 어드레스, 데이터의 입출력이 행해진다. 어드레스는, 1개의 메모리 칩만이 설치되어 있는 경우의 4배의 어드레스 공간에서 입력된다. 복수의 메모리 칩은 동시에 이 어드레스를 수취하고, 수취한 어드레스가 어떤 메모리 칩에 해당하고 있는지가 개개의 메모리 칩에서 판단되어, 해당 칩만이 동작한다.
지금, 예를 들면 판독을 행하는 것을 생각할 수 있다. 판독을 행하기 위해 외부로부터 판독 커맨드가 입력되고, 계속해서 어드레스가 입력된다. 가령 각 메모리 칩 내에는 각각 1K개(lK=1024)의 워드선이 설치되어 있다고 하면, 1024는 2의 10승이므로, 10비트의 로우 어드레스를 입력하게 된다. 그러나, 4개의 메모리 칩이 설치되는 경우를 상정하고 있으므로, 어드레스 공간은 그 4배이며, 로우 어드레스는 4K 그대로로 되므로, 어드레스는 10비트+2비트인 12비트로 표시된다. 이 때 추가된 2비트는 바로 칩 어드레스를 나타내고 있다. 따라서, 입력된 2비트의 로우 어드레스를, 본딩에 의해 결정된 2비트의 칩 어드레스 CADD0, CADD1과 비교하여, 일치한 메모리 칩만이 동작하도록 하면, 복수개의 메모리 칩이 실장되어 있음에도 불구하고, 패키지 외부에서 보면 마치 4배의 메모리 용량의 메모리 칩 1개가 동작하고 있는 것처럼 실현할 수 있다.
또한, 이 칩 어드레스 지정용의 패드는 2개로 한정되는 것이 아니라, 예를 들면, 동일 패키지 내에 8개의 메모리 칩을 수납하는 경우에는 칩 어드레스 지정용의 패드는 3개 설치되고, 16개의 메모리 칩을 수납하는 경우에는 칩 어드레스 지정용의 패드는 4개 설치된다.
도 3은 도 2에 도시한 바와 같이 동일 패키지 내에 4개의 메모리 칩이 수납되는 경우의, 도 1에 도시한 메모리 칩 중의 파워 온 리세트 회로(18)와 제어 회로(19)의 내부 구성을 도시하는 블록도이다.
파워 온 리세트 회로(18)는, 전원 전압을 검지하여 파워 온 리세트 신호를 출력하는 파워 온 레벨 검지 회로(18a)와, 파워 온 레벨 검지 회로(18a)로부터 출력되는 파워 온 리세트 신호를 지연하는 지연 회로(18b)로 구성되어 있다.
지연 회로(18b)에는 칩 어드레스 지정용의 2개의 패드 P0, P1이 접속되어 있고, 지연 회로(18b)에서의 지연 시간은 이 2개의 패드에 공급되는 칩 어드레스 CADD0, CADD1에 따라 제어된다.
파워 온 리세트 신호를 지연하는 이유는, 칩 내에 설치되어 있는 정전류 회로나 기준 전압 회로의 동작을 안정화시키기 위해 필요한 시간을 확보하기 위해서이며, 특히 전원이 고속으로 상승하는 경우에 필요로 된다.
제어 회로(19)는, 도 1에서의 어드레스 버퍼(12), 컬럼 디코더(13), 로우 디코더(14), 감지 증폭기(15), 래치 회로(16) 및 전압 생성 회로(20) 각각을 초기화하기 위한 제어 신호를 출력하는 초기화 제어 회로(19a)와, ROM 리드 동작을 제어하기 위한 제어 신호를 출력하는 ROM 리드 제어 회로(19b)로 구성되어 있다.
도 4는 도 2에 도시한 4개의 메모리 칩의 칩 어드레스 지정용의 2개의 패드 P0, P1에 공급되는 칩 어드레스 CADD0, CADD1과, 지연 회로(18b)에서의 지연 시간의 일례를 통합하여 도시한 것이다. 이에 따르면, 칩 어드레스(CADD0, CADD1)는, 메모리 칩1에서는 ("L", "L")로 되며, 지연 시간은 t1㎲로 되고, 메모리 칩2에서는 ("L", "H")로 되며, 지연 시간은 t2㎲로 되고, 메모리 칩3에서는 ("H", "L")로 되며, 지연 시간은 t3㎲로 되고, 또한, 메모리 칩4에서는 ("H", "H")로 되며, 지연 시간은 t4㎲로 되어 있다. 단, t1∼t4 사이에는 t1<t2<t3<t4의 관계가 성립되어 있다.
다음으로, 상기 구성으로 이루어지는 불휘발성 메모리의 동작을 도 5의 타이밍차트를 참조하여 설명한다.
전원 전압 VCC가 상승하여, 그 값이 파워 온 검지 레벨에 도달하면, 각 메모리 칩 내의 파워 온 레벨 검지 회로(18a)로부터 파워 온 리세트 신호가 출력된다. 또한, 도 5에서는, 파워 온 리세트 신호가 "L" 레벨로 되어 있는 파워 온 리세트 기간이 「파워 온」으로서 도시되어 있다. 또한, 도 5에서는, 이 파워 온 리세트 기간은, 4개의 메모리 칩 상호간에서 차가 없는 상태로 도시되어 있다. 이 후, 파워 온 리세트 신호가 지연 회로(18b)에서 소정 시간 지연된다. 도 5에서 이 지연 기간은 「Delay」로 도시되어 있다. 여기서, 지연 회로(18b)에서의 지연 시간은 칩 어드레스 CADD0, CADD1의 패드에 공급되어 있는 2비트의 신호에 의해 제어되며, 파워 온 리세트 신호의 타이밍이 각 칩에서 시프트된다. 그리고, 상기 지연 기간이 종료되면, ROM 리드 제어 회로(19b)로부터 ROM 리드 동작을 제어하기 위한 제어 신호가 출력되어 ROM 리드 동작이 기동된다.
여기서, 지연 회로(18b)의 지연 시간은, 메모리 칩1에서는 t1㎲, 메모리 칩2에서는 t2㎲, 메모리 칩3에서는 t3㎲, 메모리 칩4에서는 t4㎲와 같이 순차 시프트되고 있기 때문에, 4개의 메모리 칩에서의 ROM 리드 동작의 기동 타이밍도 순차 시프트된다. 이 때문에, 개개의 메모리 칩에서, ROM 리드 시의 소비 전류의 값이 피크를 나타내는 타이밍이 어긋나서, 복수개의 불휘발성 메모리 칩을 사용하는 경우에도 파워 온 직후에 있어서의 소비 전류의 증대를 방지할 수 있다. 이에 의해, 파워 온 직후에 있어서의 전원 전압의 값이 저하될 가능성을 배제할 수 있어, 시스 템의 전원 공급 능력의 저하를 피할 수 있다.
도 6은 도 3에서의 지연 회로(18b)의 상세 회로의 일례를 도시하고 있다. 지연 회로(18b)는, 도 6의 (a)에 도시한 클럭 신호 생성 회로(31)와, 도 6의 (b)에 도시한 카운터 회로(32) 및 디코더 회로(33)로 구성되어 있다.
클럭 신호 생성 회로(31)는, 도 3에서의 파워 온 레벨 검지 회로(18a)로부터 출력되는 파워 온 리세트 신호 POR과 디코더 회로(33)로부터의 출력 신호 OUT를 받아, 파워 온 리세트 신호 POR이 "H" 레벨로 된 후에 동작하여 일정 주기의 클럭 신호 CLK를 생성하고, 신호 OUT가 "H" 레벨로 된 후에 동작을 정지하는 것이다.
클럭 신호 생성 회로(31)는 구체적으로는 이하와 같이 구성되어 있다.
파워 온 리세트 신호 POR 및 디코더 회로(33)로부터의 출력 신호 OUT는 NAND 게이트(41)에 공급된다. NAND 게이트(41)의 출력 신호는 인버터 회로(42)에 의해 반전된다. 지연 회로(43, 44)는 각각 지연 시간 DL0, DL1을 갖고, 양 지연 회로(43, 44)의 출력 신호는 인버터 회로(45, 46)에서 각각 반전된다. 인버터 회로(42, 46)의 출력 신호는 NAND 게이트(47)에 공급되며, NAND 게이트(47)의 출력 신호는 인버터 회로(48)를 통해 SR형의 플립플롭 회로(SR-F/F)(49)의 리세트 입력단 Rn에 공급된다. 플립플롭 회로(49)의 세트 입력단 Sn에는 인버터 회로(45)의 출력 신호가 공급된다. 플립플롭 회로(49)의 Q 출력단의 신호는 인버터 회로(42)의 출력 신호 TMRSTn과 함께 NAND 게이트(50)에 공급되며, Qn 출력단의 신호는 신호 TMRSTn과 함께 NAND 게이트(51)에 공급된다. NAND 게이트(50)의 출력 신호는 인버터 회로(52)를 통해 지연 회로(44) 및 인버터 회로(53)에 공급된다. NAND 게 이트(51)의 출력 신호는 인버터 회로(54)를 통해 지연 회로(43)에 공급된다. 그리고, 클럭 신호 CLK는 인버터 회로(53)로부터 출력된다.
이러한 구성의 클럭 신호 생성 회로(31)는 이하와 같이 동작한다. 파워 온 리세트 신호 POR이 "H" 레벨로 되기 전에는, 디코더 회로(33)의 출력 신호 OUT는 "H" 레벨로 되어 있는 것으로 한다. 그리고, 신호 POR이 "H" 레벨로 되면, NAND 게이트(41)의 출력 신호가 "L" 레벨, 신호 TMRSTn이 "H" 레벨로 되며, NAND 게이트(47, 50, 51)가 개방된다.
또한, 파워 온 리세트 신호 POR이 "H" 레벨로 되기 전에는, 지연 회로(44)의 출력 신호는 "L" 레벨, 인버터 회로(46)의 출력 신호는 "H" 레벨로 되어 있다. 따라서, 인버터 회로(48)의 출력 신호는 "L" 레벨로 되며, 플립플롭 회로(49)가 리세트된다.
리세트에 의해, Q 출력단의 신호는 "L" 레벨, Qn 출력단의 신호는 "H" 레벨로 된다. 이 상태에서 신호 POR이 "H" 레벨로 되고, 신호 TMRSTn이 "H" 레벨로 되어 NAND 게이트(51)가 개방됨으로써, NAND 게이트(51) 및 인버터 회로(54)를 통해 "H" 레벨의 신호가 지연 회로(43)에 입력된다. 그리고, 지연 회로(43)에서의 지연 시간 DL0이 경과한 후, 플립플롭 회로(49)가 세트되어, Q 출력단의 신호가 "H" 레벨로, Qn 출력단의 신호가 "L" 레벨로 각각 반전된다. 이 후, NAND 게이트(50) 및 인버터 회로(52)를 통해 "H" 레벨의 신호가 지연 회로(44)에 입력된다. 그리고, 지연 회로(44)에서의 지연 시간 DL1이 경과한 후, 플립플롭 회로(49)가 리세트되어, Q 출력단의 신호는 "L" 레벨로, Qn 출력단의 신호는 "H" 레벨로 각각 반전된 다. 이하, 신호 OUT가 "L" 레벨로 될 때까지 마찬가지의 동작이 반복하여 행해짐으로써, 인버터 회로(53)로부터는 (DL0+DL1)을 1주기로 하는 클럭 신호 CLK가 출력된다.
신호 OUT가 "L" 레벨로 되면, NAND 게이트(41)의 출력 신호가 "H" 레벨, 신호 TMRSTn이 "L" 레벨로 되며, NAND 게이트(47, 50, 51)가 폐쇄되어, 클럭 신호 CLK는 출력되지 않게 된다.
카운터 회로(32)는, 파워 온 리세트 신호 POR이 "H" 레벨로 된 후에 동작하여 클럭 신호 CLK를 분주 카운트하고, 2진수로 이루어지는 복수 비트(i비트)의 카운트 신호 TMi를 출력하는 것이다.
디코더 회로(33)는, 카운터 회로(32)로부터 출력되는 카운트 신호 TMi와 2비트의 칩 어드레스 CADD0, CADD1을 비교하고, 처음에는 "H" 레벨로 되어 있는 출력 신호 OUT를, 양 값이 소정의 관계를 만족시킨 후에 "L" 레벨로 반전시키는 것이다.
디코더 회로(33)의 구체적인 회로예를 도 7에 도시한다. 이 디코더 회로(33)는, 카운터 회로(32)가 클럭 신호 CLK를 12개로부터 15개의 범위 내의 임의의 수만큼 카운트한 후에, 출력 신호 OUT가 "L" 레벨로 반전되는 경우의 예이다.
카운터 회로(32)의 카운트 신호 TMi(본 예에서는 TM0∼TM3의 4비트) 중 최하위 비트의 카운트 신호 TM0은 하위 비트의 칩 어드레스 CADD0과 함께 배타적 논리합 게이트(61)에 공급된다. 마찬가지로, 신호 TM0보다 1비트 상위의 카운트 신호 TM1은 상위 비트의 칩 어드레스 CADD1과 함께 배타적 논리합 게이트(62)에 공급된다. 상기 양 배타적 논리합 게이트(61, 62)의 출력 신호는 인버터 회로(63, 64)의 각각을 통해 NAND 게이트(65)에 공급되며, 또한 NAND 게이트(65)의 출력 신호는 인버터 회로(66)를 통해 NAND 게이트(67)의 한쪽 입력단에 공급된다. NAND 게이트(67)의 다른쪽 입력단에는 전원 전압 VCC가 공급되어 있다. 신호 TM1보다 상위 비트의 카운트 신호 TM2, TM3은 모두 NAND 게이트(68)에 공급된다. 그리고, 상기 양 NAND 게이트(67, 68)의 출력 신호는 모두 NOR 게이트(69)에 공급된다. 그리고, 출력 신호 OUT는 NOR 게이트(69)의 출력 신호를 반전하는 인버터 회로(70)로부터 출력된다.
이러한 구성의 디코더 회로(33)에서, 칩 어드레스 CADD0, CADD1이 예를 들면 모두 "L" 레벨로 설정되어 있으면, 카운트 신호 (TM0, TM1, TM2, TM3)이 ("L", "L", "H", "H")일 때, 즉, 카운터 회로(32)에서 클럭 신호 CLK를 12개 카운트한 후에 출력 신호 OUT가 "L" 레벨로 반전된다. 또한, 칩 어드레스 CADD0, CADD1의 조합이 상기한 상태로부터 10진수로 1씩 증가하면, 그에 수반하여 카운터 회로(32)에서 클럭 신호 CLK를 카운트한 후에 출력 신호 OUT가 "L" 레벨로 반전될 때의 클럭 신호 CLK의 개수가 1개씩 증가하게 된다.
여기서, 클럭 신호 CLK의 기본 주기를 2㎲로 하고, 디코더 회로(33)의 출력 신호 OUT가 "L" 레벨로 반전될 때의 카운터 회로(32)의 카운트 수가, 메모리 칩1에서는 12카운트, 메모리 칩2에서는 13카운트, 메모리 칩3에서는 14카운트, 메모리 칩4에서는 15카운트로 되도록 칩 어드레스 CADD0, CADD1이 설정되어 있는 것으로 하면, 도 4 및 도 5에서의 지연 시간 t1은 24㎲, t2는 26㎲, t3은 28㎲, t4는 30㎲로 된다.
도 8은 도 3에서의 지연 회로(18b)의 다른 상세 회로예를 도시하고 있다. 이 지연 회로는, 정전류 회로(81), 연산 증폭기(82) 및 래치 회로(83) 등으로 구성되어 있다. 또한, 이 지연 회로(18b)는, 예를 들면 일본 특개평8-190798호 공보에 개시되어 있는 것을 사용할 수 있다. 또한, 도 9는 도 8에 도시한 지연 회로에서의 주요부의 신호 파형을 도시하고 있다.
지금, 파워 온 리세트 신호 POR이 "H" 레벨로 되면, 정전류 회로(81) 내의 PMOS 트랜지스터 M1이 온 상태로 되고, 가변 저항 회로(84)를 통해 NMOS 트랜지스터 M2에 정전류 Iref가 흐른다. 이 정전류 Iref는, NMOS 트랜지스터 M2와 게이트가 공통으로 접속된 NMOS 트랜지스터 M3에 의해 미러되어, 사전에 가변 캐패시터 회로(85)에 충전되어 있던 전하가 이 정전류 Iref로 방전된다. 가변 캐패시터 회로(85)의 일단의 노드 N1은 연산 증폭기(82)의 한쪽의 입력 노드에 접속되어 있다. 이 방전에 의해 노드 N1의 전위가 저하되어, 연산 증폭기(82)의 다른쪽의 입력 노드인 노드 N0의 전위보다 낮게 된 것이 연산 증폭기(82)에 의해 검지되며, 그 검지 결과가 래치 회로(83)에 의해 래치된다. 즉, 출력 신호 OUT는, 파워 온 리세트 신호 POR이 "H" 레벨로 되고 나서 소정 시간이 경과한 후에 "H" 레벨로 된다.
출력 신호 OUT가 "H" 레벨로 되면, 노드 N1에 접속되어 있는 NMOS 트랜지스터 M4가 온 상태로 되어, 가변 캐패시터 회로(85)의 전하가 모두 배출된다.
파워 온 리세트 신호 POR이 "L" 레벨로 되면, 이 지연 회로(18b)는 리세트되고, 출력 신호 OUT는 즉시 "L" 레벨로 된다. 즉, 래치 회로(83)의 입력 노드 N2에 접속되어 있는 PMOS 트랜지스터 M5가 온 상태로 되어, 노드 N2에 전원 전압 VCC가 제공되어, 래치 회로(83)의 출력 신호인 신호 OUT가 "L" 레벨로 된다. 또한, 노드 N1에 접속되어 있는 PMOS 트랜지스터 M6이 온 상태로 되며, 이 PMOS 트랜지스터 M6을 통해 가변 캐패시터 회로(85)의 충전이 개시된다.
이와 같이, 도 8에 도시한 지연 회로는, 파워 온 리세트 신호 POR이 "H" 레벨로 상승할 때에만 신호 POR을 지연하는 단방향형의 지연 회로로서 동작한다. 그리고, 정전류 Iref의 값은, NMOS 트랜지스터 M2의 임계값 전압을 Vthn, 가변 저항 회로(84)의 저항값을 R로 하면, 다음의 수학식 1로 주어진다.
Figure 112003040625723-pat00001
한편, 가변 캐패시터 회로(85)의 방전이 개시되고 나서, 노드 N1의 전위가 노드 N0의 전위(VCC-Vthn)와 일치하기까지의 지연 시간을 T로 하고, 가변 캐패시터 회로(85)의 용량값을 C로 하면, 다음의 수학식 2가 성립한다.
Figure 112003040625723-pat00002
여기서, 수학식 2에 수학식 1을 대입하여 정리하면, T=R·C가 얻어진다.
따라서, 도 8에서의 가변 저항 회로(84)의 저항값 R 및 가변 캐패시터 회로(85)의 용량값 C 중 어느 한쪽 또는 양방을, 2비트의 칩 어드레스 CADD0, CADD1에 따라 변화시킴으로써 지연 시간 T를 제어할 수 있다.
다음으로, 도 8에서의 가변 저항 회로(84) 및 가변 캐패시터 회로(85)의 구체적인 회로예에 대하여 설명한다.
도 10의 (a) 및 도 10의 (b)는 가변 저항 회로(84)의 다른 회로예를 도시하고 있다. 도 10의 (a)에 도시한 가변 저항 회로는, 저항(91) 및 NMOS 트랜지스터(92)로 이루어지는 직렬 회로를 필요한 회로수만큼 병렬 접속하여 구성되어 있다. 도 10의 (b)에 도시한 가변 저항 회로는, 도 10의 (a)의 것과 비교하여, NMOS 트랜지스터(92) 대신에 PMOS 트랜지스터(93)를 이용하도록 한 점이 서로 다르다.
이러한 구성의 가변 저항 회로에서, 2비트의 칩 어드레스 CADD0, CADD1에 따라, 동시에 온 상태로 되는 NMOS 트랜지스터(92) 혹은 PMOS 트랜지스터(93)의 개수를 변화시킴으로써, 혹은 저항(91)의 저항값을 다르게 한 후에 NMOS 트랜지스터(92) 혹은 PMOS 트랜지스터(93)를 선택적으로 온 상태로 함으로써, 저항값 R을 제어할 수 있다.
도 11은 가변 캐패시터 회로(85)의 구체적인 회로예를 도시하고 있다. 이 가변 캐패시터 회로는, NMOS 트랜지스터(94) 및 PMOS 트랜지스터(95)를 병렬 접속한 CMOS 트랜스퍼 게이트에 대하여 캐패시터(96)를 직렬 접속한 회로를, 필요한 회로수만큼 병렬 접속하여 구성되어 있다.
이러한 구성의 가변 캐패시터 회로에서는, 2비트의 칩 어드레스 CADD0, CADD1에 따라, 동시에 온 상태로 되는 CMOS 트랜스퍼 게이트의 개수를 변화시킴으로써, 혹은 캐패시터(96)의 캐패시턴스를 다르게 한 후에 CMOS 트랜스퍼 게이트를 선택적으로 온 상태로 함으로써, 용량값 C를 제어할 수 있다.
또한, 도 8에 도시한 지연 회로 내의 가변 저항 회로(84) 및 가변 캐패시터 회로(85) 대신에 각각 값이 고정된 저항 회로 및 캐패시터 회로를 설치함으로써, 도 6에서의 지연 회로(43, 44)로서 사용할 수 있다.
또한, 도 6이나 도 8에 도시한 바와 같은 지연 회로 외에, 인버터 회로와 저항 및 캐패시터 의해 구성되는 통상 이용되는 간이한 지연 회로를 사용하고, 저항 및 캐패시터의 값이나 인버터 회로의 사이즈를 칩 어드레스에 따라 제어하는 구성으로 해도 된다.
(제2 실시예)
다음으로 본 발명의 제2 실시예를 설명한다.
도 12는 도 1에서의 파워 온 리세트 회로(18)의 상세한 회로 구성을 도시하고 있다. 이 파워 온 리세트 회로는, VCC를 전원으로 하는 회로와, VCC로부터 승압된 승압 전압 VINT를 전원으로 하는 회로를 포함하고 있다.
발진 회로(오실레이터)(101), 승압 회로(102) 및 VINT-VCC 단락 회로(103) 등은 각각 VCC를 전원으로 하여 동작한다.
승압 회로(102)는 VCC보다 높은 승압 전압 PMPVINT를 출력한다. 승압 회로(102)의 출력측에는 저역 통과 필터(LPF)(104) 및 승압 전압 안정화용의 용량(105)이 설치되어 있다.
저역 통과 필터(104)는, 예를 들면 저항과 캐패시터로 구성되며, 승압 전압 PMPVINT의 전위의 변동을 억제하여, 평활화시키는 기능을 갖는다.
용량(105)은, 승압 전압 VINT의 변동을 억제함과 함께, 승압 전위를 축적하는 기능을 갖는다.
승압 전압 VINT는, 정전류 회로(106), 기준 전압 회로(BGR)(107) 및 VCC 검지 회로(108)에 전원으로서 공급된다.
VINT 검지 회로(109)는, 전압 PMPVINT를 모니터하여, 그 값이 어느 정도의 전압 레벨로 된 것을 검지하여 파워 온 검지 신호 PORINT를 생성한다. 이 파워 온 검지 신호 PORINT는, 정전류 회로(106), 기준 전압 회로(107) 및 VCC 검지 회로(108) 등의 동작을 제어하기 위해 사용된다.
정전류 회로(106)에서 생성되는 바이어스용의 정전압 BIASN은 VCC 검지 회로(108)에 공급됨과 함께, 도 1에서의 다른 회로에 공급된다.
기준 전압 회로(107)는, 승압 전압 VINT를 전원으로 하여 동작하여 기준 전압 VREF를 생성한다. 이 기준 전압 VREF는 VCC 검지 회로(108)에 공급됨과 함께, 도 1에서의 다른 회로에 공급된다.
VCC 검지 회로(108)는, VCC를 모니터하여, VCC가 소정 전압 이상으로 된 것을 기준 전압 VREF와의 비교에 의해 검지하고, 파워 온 리세트 신호 POR'을 생성한다. 이 파워 온 리세트 신호 POR'은 발진 회로(101) 및 VINT-VCC 단락 회로(103) 등에 공급된다.
발진 회로(101)는, 후술하는 파워 온 검지 회로(110)에서 VCC 전원의 상승이 검지되어, 신호 PWONRSTn이 출력됨으로써, 발진 동작을 개시하여 클럭 펄스를 생성하고, VCC 검지 회로(108)로부터 출력되는 파워 온 리세트 신호 POR'이 "H" 레벨로 되면 발진 동작을 정지한다.
승압 회로(102)는, 클럭 펄스를 받아 승압 동작을 행하여 VCC로부터 승압 전 압 PMPVINT를 생성한다. 이에 의해, 정전류 회로(106), 기준 전압 회로(107) 등의 회로의 전원 전압을 어느 정도 높은 전압 레벨로 유지할 수 있다.
또한, 도 12에 도시한 파워 온 리세트 회로에는, 파워 온 검지 회로(110), SR형의 플립플롭 회로(111), 지연 회로(112, 113), 3개의 NAND 게이트(114∼116) 및 4개의 인버터 회로(117∼121)가 설치되어 있다.
파워 온 검지 회로(110)는, 파워 온 시에 전원 전압 VCC가 소정의 전압 이상으로 된 것을 검지하여 파워 온 검지 신호 PWONRSTn을 생성한다. 또한, 이 파워 온 검지 회로(110)에서의 검지 레벨은, VCC 검지 회로(108)에서의 검지 레벨보다 낮다. 파워 온 검지 신호 PWONRSTn은, 플립플롭 회로(111)의 리세트 입력단 Rn에 공급됨과 함께 NAND 게이트(114)에 공급된다.
VINT 검지 회로(109)에서 생성되는 파워 온 검지 신호 PORINT는, 인버터 회로(117)를 통해, 플립플롭 회로(111)의 세트 입력단 Sn에 공급됨과 함께 NAND 게이트(115)에 공급된다. 플립플롭 회로(111)의 출력 신호는 인버터 회로(118)에 공급된다. 이 인버터 회로(118)의 출력 신호 BGRrstn은, 저역 통과 필터(104), 정전류 회로(106), 기준 전압 회로(107) 및 VCC 검지 회로(108)에 리세트 신호로서 공급됨과 함께 지연 회로(112)에 공급된다. 지연 회로(112)는, 신호 BGRrstn을 사전에 정해진 일정 시간만큼 지연한다. 지연 회로(112)의 출력 신호 BGRenb는, 파워 온 리세트 신호 POR'과 함께 NAND 게이트(116)에 공급된다. NAND 게이트(116)의 출력 신호는 인버터 회로(121)를 통해 지연 회로(113)에 공급됨과 함께, NAND 게이트(114)에 공급된다. NAND 게이트(114)의 출력 신호는 인버터 회로(119)에 공 급된다. 인버터 회로(119)의 출력 신호 EQVCCn은 NAND 게이트(115)에 공급됨과 함께 VINT-VCC 단락 회로(103)에 공급된다. NAND 게이트(115)의 출력 신호는 인버터 회로(120)에 공급된다. 인버터 회로(120)의 출력 신호는 발진 동작을 제어하기 위한 신호 OSCenb로서 발진 회로(101)에 공급된다.
VINT-VCC 단락 회로(103)는, 신호 EQVCCn이 입력되는 인버터 회로(122)와, 인버터 회로(122)의 출력 신호가 게이트에 공급되며, 소스·드레인 사이의 전류 통로가 VCC의 노드와 PMPVINT의 노드와의 사이에 삽입된 D타입의 MOS 트랜지스터(123)로 구성되어 있다.
도 12에 도시한 파워 온 리세트 회로의 동작은 이하와 같다. 즉, 파워 온 검지 회로(110)에 의해, 지연 회로(112, 113)나 NAND 게이트(114∼116) 및 인버터 회로(117∼122) 등으로 이루어지는 로직 회로가 동작하기 위한 최저 전압 VCCmin이 검지되며, 정전류 회로(106), 기준 전압 회로(107) 및 VCC 검지 회로(108) 등으로 이루어지는 아날로그 회로에서 사용하는 전압 VINT의 승압이 개시된다. VINT의 레벨이 아날로그 회로의 VCCmin보다 높아진 것이 VINT 검지 회로(109)에 의해 검지되면, 신호 BGRrstn에 의해, 정전류 회로(106), 기준 전압 회로(107) 및 VCC 검지 회로(108)의 리세트 상태가 해제되며, 그 후, 지연 회로(112)에서의 지연 시간 동안만큼 아날로그 회로의 출력(BIASN, VREF)의 값이 안정되는 것을 대기한다. 정전류 회로(106)에서 생성되는 정전류 및 기준 전압 회로(107)에서 생성되는 기준 전압의 값이 안정된 후, VCC 검지 회로(108)에 의해 VCC가 검지되어 파워 온 리세트 신호 POR'이 해제된다(리세트가 해제된다).
신호 POR'이 해제된 후에는, NAND 게이트(114), 인버터 회로(119), NAND 게이트(115) 및 인버터 회로(120)로 이루어지는 경로로 신호 OSCenb가 비활성화되어, 발진 회로(101)의 발진 동작이 정지하여 승압 회로(102)에서의 숭압 동작이 정지한다. 또한, 인버터 회로(119)의 출력 신호 EQVCCn에 의해 VINT-VCC 단락 회로(103) 내의 MOS 트랜지스터(122)가 온 상태로 되어, VINT와 전원 VCC가 단락된다. 또한, VINT와 VCC의 단락에 의한 전압의 변동의 영향을 없애기 위해, 지연 회로(113)에 의한 지연 시간 후에 파워 온 리세트 신호 POR의 리세트 상태가 해제된다. 그리고, 이 파워 온 리세트 신호 POR이 도 1에서의 제어 회로(19)에 입력됨으로써, ROM 리드 동작이 기동된다.
여기서, 파워 온 리세트 신호 POR을 출력하는 지연 회로(113)는, 지연 시간이, 복수의 패드에 공급되는 복수 비트의 칩 어드레스 CADDi에 따라 변화할 수 있도록 구성되어 있다.
따라서, 도 12에 도시한 파워 온 리세트 회로가 설치된 메모리 칩을 복수개 설치하고, 개개의 칩에 다른 칩 어드레스 CADDi를 제공함으로써, 칩 어드레스에 따라 파워 온 리세트 신호 POR이 해제되는 타이밍이 다르게 된다. 이 결과, ROM 리드 동작의 기동 타이밍이 순차 시프트되어, 제1 실시예의 경우와 마찬가지로, 복수개의 불휘발성 메모리 칩을 사용하는 경우에도 파워 온 직후에 있어서의 소비 전류의 증대를 방지하는 것이 가능하다.
또한, 지연 시간을 제어할 수 있는 지연 회로(113)로서는, 도 6 및 도 8에 도시한 구성의 것을 사용할 수 있다.
(제3 실시예)
다음으로 본 발명의 제3 실시예를 설명한다.
도 13은 도 1에서의 파워 온 리세트 회로(18)의 상세한 회로 구성을 도시하고 있다. 이 파워 온 리세트 회로는 도 12에 도시한 것과 구성의 일부가 다를 뿐이기 때문에, 도 12와 다른 개소만을 설명하고, 도 12와 대응하는 개소에 대해서는 설명을 생략한다.
도 12에 도시한 파워 온 리세트 회로에서는, 지연 회로(113)의 지연 시간을 칩 어드레스 CADDi에 따라 변화시키도록 하였지만, 본 실시예에서는, 신호 BGRrstn을 지연하는 지연 회로(112)의 지연 시간을 칩 어드레스 CADDi에 따라 변화시키도록 한 것이다.
이러한 구성에서, VCC 검지 회로(108)에 의해 VCC가 검지되어 파워 온 리세트 신호 POR'의 리세트 상태가 해제되어도, NAND 게이트(116)의 출력 신호는, 지연 회로(112)의 출력 신호인 BGRenb가 "H" 레벨로 되지 않으면 "H" 레벨로 되지 않는다.
즉, 본 실시예의 경우에도, 파워 온 리세트 신호 POR의 리세트 상태가 해제되는 타이밍은, 칩 어드레스 CADDi에 따라 변화되게 된다.
따라서, 도 13에 도시한 파워 온 리세트 회로가 설치된 메모리 칩을 복수개 설치하고, 개개의 칩에 다른 칩 어드레스 CADDi를 제공함으로써, 칩 어드레스에 따라 파워 온 리세트 신호 POR이 해제되는 타이밍이 다르게 된다. 이 결과, ROM 리드 동작의 기동 타이밍이 순차 시프트되어, 제2 실시예의 경우와 마찬가지로, 복수 개의 불휘발성 메모리 칩을 사용하는 경우에도 파워 온 직후에 있어서의 소비 전류의 증대를 방지할 수 있다.
또한, 본 실시예에서는, 파워 온 리세트 신호 POR'과 함께 NAND 게이트(116)에 공급되는 신호 BGRenb를 출력하는 지연 회로(112)에서의 지연 시간을 제어하기 때문에, 전원이 고속으로 상승하는 경우에 특히 효과를 발휘한다.
또한, 이 경우에도, 지연 시간을 제어할 수 있는 지연 회로(112)로서, 도 6 및 도 8에 도시한 구성의 것을 사용할 수 있다.
도 14 및 도 15는, 도 12 및 도 13의 파워 온 리세트 회로에서 이용되고 있는 정전류 회로(106) 및 기준 전압 회로(107)의 상세한 회로 구성의 일례를 도시하고 있다.
도 14는 정전류 회로(106)의 구성을 도시하고 있다. 승압 전압 VINT의 노드와 접지 전압 노드와의 사이에, 게이트·드레인 상호가 접속된 PMOS 트랜지스터(131), NMOS 트랜지스터(132) 및 다이오드(133)가 직렬로 접속되어 있다. 또한, VINT 노드와 접지 전압 노드 사이에, PMOS 트랜지스터(134), 드레인·게이트 상호가 접속된 NMOS 트랜지스터(135) 및 저항(136)이 직렬로 접속되어 있다. PMOS 트랜지스터(131, 134)의 게이트끼리가 접속되어 있고, NMOS 트랜지스터(132, 135)의 게이트끼리가 접속되어 있다. 또한, VINT 노드와 접지 전압 노드 사이에, PMOS 트랜지스터(137) 및 드레인·게이트 상호가 접속된 NMOS 트랜지스터(138)가 직렬로 접속되어 있다. PMOS 트랜지스터(137)는, 게이트가 PMOS 트랜지스터(131)의 드레인에 접속되어 있으며, NMOS 트랜지스터(138)의 게이트로부 터 바이어스용의 정전압 BIASN이 출력된다.
정전류 회로(106)로부터 출력되는 정전압 BIASN이, VCC 검지 회로(108) 내 등에 설치되며, 상기 NMOS 트랜지스터(138)와 함께 전류 미러 회로를 구성하는 NMOS 트랜지스터의 게이트에 공급됨으로써, 이 NMOS 트랜지스터에 일정 전류를 흘릴 수 있다.
도 15는 기준 전압 회로(107)의 구성을 도시하고 있다. 기준 전압 VREF의 노드와 접지 전압 노드 사이에 저항(141) 및 다이오드(142)가 직렬 접속되어 있다. 또한, 기준 전압 VREF의 노드에는 저항(143)의 일단이 접속되어 있고, 이 저항(143)의 타단에는 저항(144)의 일단이 접속되어 있다. 또한, 이 저항(144)의 타단과 접지 전압 노드 사이에는 복수개의 다이오드(145)가 병렬로 접속되어 있다.
차동 증폭기(146)는, 저항(141)과 다이오드(142)의 접속 노드에서의 전압 VA와, 2개의 저항(143, 144)의 접속 노드에서의 전압 VB를 비교하는 것이며, 그 출력 신호는, VINT 노드와 기준 전압 VREF 노드 사이에 소스·드레인 사이가 삽입된 PMOS 트랜지스터(147)의 게이트에 공급된다.
또한, 상기 차동 증폭기(146) 내에 설치된 NMOS 트랜지스터(148)의 게이트에는, 도 14에 도시한 정전류 회로(106)로부터 출력되는 정전압 BIASN이 공급되며, 이 NMOS 트랜지스터(148)는 도 14에서의 NMOS 트랜지스터(138)와 함께 전류 미러 회로를 구성하고 있다. 따라서, NMOS 트랜지스터(148)는 일정한 전류를 흘리는 정전류원으로서 작용한다.
이 기준 전압 회로에서는, 저항(143, 144)의 저항비, 저항(141, 143)의 저항 비 및 병렬 접속된 다이오드(145)의 개수에 의해 결정되는 온도 특성으로 다이오드(142)의 온도 특성을 보상함으로써, 온도 의존성이 없는 기준 전압 VREF가 얻어진다.
(제4 실시예)
다음으로 본 발명의 제4 실시예를 설명한다.
도 16은 도 1에 도시한 메모리 칩 중의 파워 온 리세트 회로(18)와 제어 회로(19)의 내부 구성을 도시하는 블록도이다.
파워 온 리세트 회로(18)는, 도 3의 경우와 마찬가지로, 파워 온 레벨 검지 회로(18a)와 지연 회로(18b)로 구성되어 있다.
제어 회로(19)는, 도 3의 경우와 마찬가지로, 초기화 제어 회로(19a)와 ROM 리드 제어 회로(19b)로 구성되어 있다.
상술한 제1 내지 제3 실시예에서는, 지연 회로(18b)에서의 지연 시간을 칩 어드레스에 따라 제어함으로써 ROM 리드 동작의 기동 타이밍을 어긋나게 하였다. 이에 대하여, 본 제4 실시예에서는, 파워 온 레벨 검지 회로(18a)에서의 검지 레벨을, 외부로부터 입력되는 칩 어드레스에 따라 다르게 함으로써 마찬가지의 효과가 얻어지도록 한 것이다.
이 때문에, 파워 온 레벨 검지 회로(18a)는, 전원 전압의 검지 레벨을, 패드에 입력되는 신호에 따라 제어할 수 있는 구성을 갖는다. 이 경우, 칩 어드레스로서 CADD0, CADD1의 2비트가 사용되고 있다. 즉, 본 제4 실시예에서는, 동일 패키지 내에 수납되는 메모리 칩이 4개(22개)인 경우를 나타내고 있다.
이들 4개의 메모리 칩 내에 설치된 파워 온 레벨 검지 회로(18a)는, 칩 어드레스 CADD0, CADD1이 공급되는 2개의 패드 P0, P1에 각각 접속되어 있다. 그리고, 각 파워 온 레벨 검지 회로(18a)에서의 검지 레벨은, 각각의 칩에 제공되는 칩 어드레스 CADD0, CADD1에 따라 순차 다르게 설정되어 있다. 예를 들면, 도 4에 도시한 바와 같이, 칩 어드레스 (CADD0, CADD1)이 ("L", "L")의 메모리 칩1의 파워 온 레벨 검지 회로(18a)에서의 검지 레벨은 V1, ("L", "H")의 메모리 칩2의 파워 온 레벨 검지 회로(18a)에서의 검지 레벨은 V2, ("H", "L")의 메모리 칩3의 파워 온 레벨 검지 회로(18a)에서의 검지 레벨은 V3, ("H", "H")의 메모리 칩4의 파워 온 레벨 검지 회로(18a)에서의 검지 레벨은 V4로 각각 설정되며, 이들 검지 레벨 사이에는 V1>V2>V3>V4의 관계가 성립하고 있는 것으로 한다.
또한, 지연 회로(18b)에서의 지연 시간은 각 메모리 칩에서 동일하며, 메모리 칩 상호간에서 실질적인 차이는 없다.
다음으로, 도 16에 도시한 바와 같은 구성의 파워 온 리세트 회로(18) 및 제어 회로(19)를 갖는 불휘발성 메모리 칩을 4개 설치한 불휘발성 메모리의 동작을, 도 17의 타이밍차트를 참조하여 설명한다.
전원 전압 VCC가 상승하여, 그 값이 메모리 칩1의 파워 온 레벨 검지 회로(18a)에서의 검지 레벨 V1에 도달하면, 메모리 칩1 내의 파워 온 레벨 검지 회로(18a)로부터 출력되는 파워 온 리세트 신호의 리세트 상태가 해제된다. 또한, 도 5의 경우와 마찬가지로, 도 17에서는, 파워 온 리세트 신호가 "L" 레벨로 되어 있는 파워 온 리세트 기간이 「파워 온」으로서 도시되어 있다.
다음으로, 전원 전압 VCC의 값이 메모리 칩(2)의 파워 온 레벨 검지 회로(18a)에서의 검지 레벨 V2에 도달하면, 메모리 칩(2) 내의 파워 온 레벨 검지 회로(18a)로부터 출력되는 파워 온 리세트 신호의 리세트 상태가 해제된다.
이하, 마찬가지로 하여, 전원 전압 VCC의 값이 메모리 칩(3, 4)의 파워 온 레벨 검지 회로(18a)에서의 검지 레벨 V3, V4에 도달하면, 메모리 칩(3, 4) 내의 파워 온 레벨 검지 회로(18a)로부터 출력되는 파워 온 리세트 신호의 리세트 상태가 해제된다.
여기서, 파워 온 레벨 검지 회로(18a)에서의 검지 레벨은, 칩 어드레스 CADD0, CADD1의 패드에 공급되어 있는 2비트의 신호에 의해 제어되어 있으며, 파워 온 리세트 신호가 해제되는 타이밍이 각 칩에서 순차 시프트된다.
각 파워 온 레벨 검지 회로(18a)로부터 출력되는 파워 온 리세트 신호는, 각 지연 회로(18b)에서 동일한 시간만큼 지연된다. 도 5의 경우와 마찬가지로 이 지연 기간은 「Delay」로 도시되어 있다. 그리고, 상기 지연 기간이 종료되면, ROM 리드 제어 회로(19b)로부터 ROM 리드 동작을 제어하기 위한 제어 신호가 출력되어 ROM 리드 동작이 기동되지만, 파워 온 리세트 신호가 해제되는 타이밍이 각 칩에서 순차 시프트되고 있으므로, ROM 리드 동작이 기동되는 타이밍도 순차 시프트된다. 이 때문에, ROM 리드 시의 소비 전류의 값이 피크를 나타내는 타이밍이 어긋나서, 복수개의 불휘발성 메모리 칩을 사용하는 경우에도 파워 온 직후에 있어서의 소비 전류의 증대를 방지할 수 있다. 이에 의해, 파워 온 직후에 있어서의 전원 전압의 값이 저하될 가능성을 배제할 수 있어, 시스템의 전원 공급 능력의 압박을 피할 수 있다.
도 18은 도 16에서의 파워 온 레벨 검지 회로(18a)의 회로 구성의 일례를 도시한다.
이 파워 온 레벨 검지 회로는, VCC 노드와 접지 전압 노드 사이에 직렬 접속된 2개의 저항(151, 152)과, 저항(151, 152)의 직렬 접속 노드 A에 게이트가 접속되며, 소스가 VCC 노드에 접속된 PMOS 트랜지스터(153)와, PMOS 트랜지스터(153)의 드레인과 접지 전압 노드 사이에 접속된 저항 소자(154)와, VCC를 동작 전원으로 하고, 세로 접속된 짝수개의 인버터 회로로 이루어지며 초단의 인버터 회로에 PMOS 트랜지스터(153)의 드레인과 저항(154)과의 직렬 접속 노드 B의 전위가 입력되는 파형 정형 회로(155)로 이루어지고, 후단의 인버터 회로로부터 파워 온 리세트 신호 POR이 출력된다.
여기서, 상기 구성의 파워 온 레벨 검지 회로의 동작을 설명한다. 또한, 2개의 저항(151, 152)의 저항값을 R11, R12, PMOS 트랜지스터(153)의 임계값 전압의 절대값을 Vthp로 한다.
파워 온 직후에는, 트랜지스터(153)는 오프 상태이고, 노드 B의 전위는 "L" 레벨, 파워 온 리세트 신호 POR도 "L" 레벨이다.
VCC가 상승하여, VCC가 파워 온 검지 레벨 Vi(Vi=(R11+R12)Vthp/R11)에 도달하면, 트랜지스터(153)가 온 상태로 되며, 노드 B의 전위가 "H" 레벨로 반전되고, 파워 온 리세트 신호 POR도 "H" 레벨로 반전되어 리세트 상태가 해제된다.
여기서, 이 파워 온 레벨 검지 회로의 검지 레벨을 칩 어드레스에 따라 변화시키기 위해서는, 직렬 접속되어 있는 2개의 저항(151, 152)의 저항비를 변화시키면 된다. 예를 들면, 저항(152)의 저항값 R12는 고정으로 하고, 저항(151)으로서 앞의 도 10의 (a), 도 10의 (b)에 도시한 바와 같은 가변 저항 회로를 이용함으로써, 검지 레벨을 변화시킬 수 있다.
(제5 실시예)
다음으로 본 발명의 제5 실시예를 설명한다.
도 19는 도 1에서의 파워 온 리세트 회로(18)의 상세한 회로 구성을 도시하고 있다. 이 파워 온 리세트 회로는, 도 12나 도 13에 도시한 바와 같은 구성의 파워 온 리세트 회로에서, VCC를 검지하여 파워 온 리세트 신호 POR'을 출력하는 VCC 검지 회로(108)에서의 검지 레벨을 칩 어드레스에 따라 변화시킴으로써, 복수개의 메모리 칩을 사용한 불휘발성 메모리에서, 개개의 메모리 칩의 ROM 리드 동작이 기동되는 타이밍을 순차 시프트하도록 한 것이다.
따라서, 도 12나 도 13에 도시한 파워 온 리세트 회로와 비교하여 다른 개소만을 설명하고, 도 12나 도 13과 대응하는 개소에 대해서는 설명을 생략한다.
즉, 도 12의 경우에는 지연 회로(113)에서의 지연 시간을, 도 13의 경우에는 지연 회로(112)에의 지연 시간을 각각 칩 어드레스에 따라 변화시키도록 하였다. 이에 대하여, 본 제5 실시예에서는, VCC 검지 회로(108)에 칩 어드레스 CADDi를 공급하고, 그 검지 레벨을 칩 어드레스에 따라 변화시키도록 하고 있다.
본 제5 실시예에서는, VCC를 검지하는 타이밍이 메모리 칩마다 변화되며, 파워 온 리세트 신호 POR'이 해제되는 타이밍이 메모리 칩마다 변화된다. 이에 의해, ROM 리드 시의 소비 전류의 값이 피크를 나타내는 타이밍이 어긋나서, 복수개의 불휘발성 메모리 칩을 사용하는 경우에도 파워 온 직후에 있어서의 소비 전류의 증대를 방지할 수 있다. 이에 의해, 파워 온 직후에 있어서의 전원 전압의 값이 저하될 가능성을 배제할 수 있어, 시스템의 전원 공급 능력의 압박을 피할 수 있다.
도 20은 도 19에서의 VCC 검지 회로(108)의 회로 구성의 일례를 도시한다.
이 VCC 검지 회로는, VCC를 분할하는 저항(161, 162)과, 승압 전압 VINT를 동작 전원으로 하고, 저항(161, 162)에 의한 분할 전압과 기준 전압 VREF를 비교하는 연산 증폭기(163)와, 이 연산 증폭기(163) 내의 전류원을 스위치 제어하는 NMOS 트랜지스터(164)와, 승압 전압 VINT를 동작 전원으로 하고, 연산 증폭기(163)의 출력이 공급되는 인버터 회로(165)와, VCC를 동작 전원으로 하고, 인버터 회로(165)의 출력이 공급되는 레벨 시프터(166)로 구성되어 있다.
이 VCC 검지 회로는, VCC를 모니터하여, VCC가 소정의 레벨에 도달한 것을 검지하고 파워 온 리세트 신호 POR'을 "H" 레벨로 한다.
여기서, 이 VCC 검지 회로의 검지 레벨을 칩 어드레스에 따라 변화시키기 위해서는, 예를 들면, 직렬 접속되어 있는 2개의 저항(161, 162)의 저항비를 변화시키면 된다. 예를 들면, 저항(162)의 저항값은 고정으로 하고, 저항(161)으로서 앞의 도 10의 (a), 도 10의 (b)에 도시한 바와 같은 가변 저항 회로를 이용함으로써, 검지 레벨을 변화시킬 수 있다.
(제6 실시예)
다음으로 본 발명의 제6 실시예를 설명한다.
도 21은 도 2에 도시한 바와 같이 동일 패키지 내에 4개의 메모리 칩이 수납되는 불휘발성 메모리에서, 도 1에 도시한 각 메모리 칩 중의 파워 온 리세트 회로(18) 및 제어 회로(19)의 내부 구성을 도시하는 블록도이다.
제1 실시예에서는, 지연 회로(18b)에서의 지연 시간을 제어하기 위해, 지연 회로(18b)에 칩 어드레스용의 패드를 접속하고, 이들 패드에 대하여, 본딩 와이어에 의해 각각의 칩 어드레스에 대응한 전압을 접속함으로써, 칩 어드레스 CADD0, CADD1을 지연 회로(18b)에 공급하는 경우를 설명하였다.
이에 대하여, 본 제6 실시예에서는, 칩 어드레스용의 패드를 설치하지 않고, 그 대신에, 도 21에 도시한 바와 같이, 파워 온 리세트 회로(18) 내에, 칩 어드레스용의 퓨즈 데이터 CADD0, CADD1을 기억하고, 파워 온 시에 이 퓨즈 데이터를 판독하여 지연 회로(18b)에 공급하는 퓨즈 데이터 회로가 추가되어 있다.
퓨즈 데이터 회로는, 도 21에 도시한 바와 같이 2개의 퓨즈 회로(18c, 18d)로 이루어진다. 또한, 퓨즈 데이터 회로 내에는, 동일 패키지 내에 수납되는 메모리 칩의 개수에 따른 수의 퓨즈 회로가 설치된다. 예를 들면, 상기한 바와 같이 동일 패키지 내에 4개의 메모리 칩이 수납되는 경우에 퓨즈 회로는 2개가 설치되고, 8개인 경우에 퓨즈 회로는 3개가 설치되며, 16개인 경우에 퓨즈 회로는 4개가 설치된다.
그리고, 2개의 퓨즈 회로(18c, 18d)에서는, 메모리 칩 각각의 칩 어드레스에 따라 퓨즈 데이터가 사전에 프로그램되며, 파워 온 직후에 이 퓨즈 데이터가 판독되어 지연 회로(18b)에 공급된다.
도 22는 도 21에서의 퓨즈 회로(18c, 18d) 각각의 상세한 회로 구성을 도시하고 있다.
퓨즈 회로는, 퓨즈 소자(171)와, 리세트용의 PMOS 트랜지스터(172)와, 퓨즈 데이터 판독용의 NMOS 트랜지스터(173)와, 퓨즈 데이터를 래치하는 래치 회로(174)와, 래치 회로(174)의 출력을 파형 정형하는 세로 접속된 2개의 인버터 회로로 이루어지는 파형 정형 회로(175)로 구성되어 있다.
퓨즈 소자(171)로서, 예를 들면, 레이저광의 조사에 의해 용단할 수 있는 레이저 퓨즈나, 트랜지스터 소자나 캐패시터 소자를 전기적으로 파괴함으로써 전류의 도통 상태를 제어하는 전기 퓨즈 등을 사용할 수 있다.
PMOS 트랜지스터(172)는 VCC 노드와 래치 회로(174)의 입력 노드 사이에 삽입되어 있다. NMOS 트랜지스터(l73)는 래치 회로(174)의 입력 노드와 퓨즈 소자(171) 사이에 삽입되어 있다. 또한, PMOS 트랜지스터(172) 및 NMOS 트랜지스터(173)의 각 게이트에는, VCC를 검지함으로써 얻어지며, 파워 온 시에 VCC가 소정의 레벨에 도달하기 전에는 "L" 레벨, 소정 레벨에 도달하였을 때에 "H" 레벨로 된 파워 온 리세트 신호 PORn이 공급된다. 또한, 파워 온 리세트 신호 PORn이 "H" 레벨로 되는 VCC의 검지 레벨은, 도 21에서의 파워 온 레벨 검지 회로(18a)에서의 VCC의 검지 레벨보다 낮다.
이러한 구성으로 되는 퓨즈 회로는 다음과 같이 동작한다.
파워 온 시에, 파워 온 리세트 신호 PORn이 "H" 레벨로 되기 전에는, 리세트용의 PMOS 트랜지스터(172)가 온 상태로 되며, 래치 회로(174)의 입력 노드가 "H" 레벨로 리세트된다. 다음으로, 파워 온 리세트 신호 PORn이 "H" 레벨로 되면, 리세트용의 PMOS 트랜지스터(172)가 오프 상태로 되고, 퓨즈 데이터 판독용의 NMOS 트랜지스터(173)가 온 상태로 되며, 퓨즈 소자(171)의 데이터가 래치 회로(174)에 공급된다.
여기서, 사전에, 전류가 흐르지 않도록 퓨즈 소자(171)가 프로그램되어 있으면, 래치 회로(174)의 입력 노드의 리세트 상태가 그 상태 그대로 유지되며, 래치 회로(174)에는 "L"의 데이터가 판독되게 되어, 래치 후에 "L"의 퓨즈 데이터가 출력된다.
한편, 전류가 흐르도록 퓨즈 소자(171)가 프로그램되어 있으면, 래치 회로(174)의 입력 노드는 "L" 레벨로 방전되며, 래치 회로(174)에는 "H"의 데이터가 판독되게 되고, 래치 후에 "H"의 퓨즈 데이터가 출력된다.
그리고, 각각 2비트의 퓨즈 데이터가 지연 회로(18b)에 공급됨으로써, 지연 회로(18b)에서의 지연 시간이, 각 메모리 칩마다 다르게 제어된다. 또한, 지연 회로(18b)에서는 도 6이나 도 8에 도시한 것을 그 상태 그대로 사용할 수 있다.
또한, 파워 온 리세트 신호 PORn이 "H" 레벨로 되는 VCC의 검지 레벨이, 파워 온 레벨 검지 회로(18a)에서의 VCC의 검지 레벨보다 낮게 되어 있기 때문에, 퓨즈 데이터 회로로부터 퓨즈 데이터가 판독되기 전에, 파워 온 레벨 검지 회로(18a) 로부터 출력되는 파워 온 리세트 신호 POR이 "H" 레벨로 되지 않고, 지연 회로(18b)에서 확실하게 지연 시간의 제어를 행할 수 있다.
이와 같이, 본 제6 실시예에서도, 파워 온 리세트 신호 POR의 지연 시간을 변화시킴으로써, 파워 온 리세트 신호가 해제되는 타이밍이 메모리 칩마다 변화된다. 이에 의해, ROM 리드 시의 소비 전류의 값이 피크를 나타내는 타이밍이 어긋나서, 복수개의 불휘발성 메모리 칩을 사용하는 경우에도 파워 온 직후에 있어서의 소비 전류의 증대를 방지할 수 있다. 이에 의해, 파워 온 직후에 있어서의 전원 전압의 값이 저하될 가능성을 배제할 수 있어, 시스템의 전원 공급 능력의 압박을 피할 수 있다.
(제7 실시예)
다음으로 본 발명의 제7 실시예를 설명한다.
도 23은 도 2에 도시한 바와 같이 동일 패키지 내에 4개의 메모리 칩이 수납되는 불휘발성 메모리에서, 도 1에 도시한 각 메모리 칩 중의 파워 온 리세트 회로(18) 및 제어 회로(19)의 내부 구성을 도시하는 블록도이다.
제1 내지 제6의 각 실시예에서는, 파워 온 시에 자동적으로 ROM 리드 동작이 기동되는 경우를 설명하였지만, 본 제7 실시예에서는 ROM 리드 동작 기동용의 패드에 공급되는 신호에 따라 ROM 리드 동작을 기동하고, 또한 복수개의 메모리 칩에 있어서의 ROM 리드 동작의 기동 타이밍을 서로 다르게 한 것이다.
본 제7 실시예에서는, 도 23에 도시한 바와 같이, 파워 온 리세트 회로(18) 내의 지연 회로(18b)에서의 지연 시간은, 칩 어드레스에 따라 변화되지 않고, 고정 되어 있으며, 파워 온 리세트 회로(18) 내에는 새롭게 펄스 생성 회로(18e)와 지연 회로(18f)가 추가되어 있다.
펄스 생성 회로(18e)에는, ROM 리드 동작을 기동하기 위한 ROM 리드 기동용의 제어 신호 ROMRDSTT가 공급되는 패드 PR이 접속되어 있다. 그리고, 펄스 생성 회로(18e)는, 이 제어 신호 ROMRDSTT가 "L" 레벨로부터 "H" 레벨로, 또는 "H" 레벨로부터 "L" 레벨로 변화되었을 때에 펄스 신호를 생성한다. 이 펄스 신호는 지연 회로(18f)에 공급된다.
지연 회로(18f)는 상기 펄스 신호를 지연한다. 또한, 이 지연 회로(18f)에는 칩 어드레스 지정용의 2개의 패드 P0, P1이 접속되어 있고, 지연 회로(18f)에서의 지연 시간은 이 2개의 패드에 공급되는 칩 어드레스 CADD0, CADD1에 따라 제어된다.
여기서, 도 2에 도시한 4개의 메모리 칩의 칩 어드레스 지정용의 2개의 패드 P0, P1에 공급되는 칩 어드레스 CADD0, CADD1과, 각 메모리 칩 내에 설치된 지연 회로(18f)에서의 지연 시간과의 관계는, 예를 들면 도 4에 도시한 경우와 마찬가지로 되어 있다.
지연 회로(18f)의 출력 신호는 ROM 리드 제어 회로(19b)에 공급된다. 이 신호는 ROM 리드 동작의 기동 신호로서 사용된다.
또한, 도 23에 도시한 바와 같이, 지연 시간이 고정된 지연 회로(18b)로부터의 출력도 ROM 리드 제어 회로(19b)에 공급되고 있지만, 이 신호는 리드 제어 회로(19b) 내에 설치되어 있는 래치 회로를 리세트할 목적으로 입력되어 있는 것으 로, ROM 리드 동작의 기동 신호는 되지 않는다.
다음으로, 상기 구성으로 이루어지는 불휘발성 메모리의 동작을 도 24의 타이밍차트를 참조하여 설명한다.
전원 전압 VCC가 상승하여, 그 값이 파워 온 검지 레벨에 도달하면, 각 메모리 칩 내의 파워 온 레벨 검지 회로(18a)로부터 파워 온 리세트 신호가 출력된다. 도 24에서는, 파워 온 리세트 신호가 "L" 레벨로 되어 있는 파워 온 리세트 기간이 「파워 온」으로서 도시되어 있다. 이 후, 파워 온 리세트 신호가 지연 회로(18b)에 의해 지연된다. 지연 회로(18b)에서의 지연 시간은 모든 메모리 칩에서 동일하며, 이 지연 기간은 「Delay」로 도시되어 있다. 그리고, 상기 지연 기간이 종료되면, 초기화 제어 회로(19a)로부터 초기화 동작을 제어하기 위한 제어 신호가 출력되어, 칩 내부 회로의 초기화가 행해진다. 또한 ROM 리드 제어 회로(19b) 내에 설치되어 있는 래치 회로가 리세트된다. 즉, 파워 온 시에는 ROM 리드 동작은 기동되지 않는다.
파워 온 후, 전원 전압 VCC의 값이 안정되어 있을 때에, 패드 PR에 공급되는 신호 ROMRDSTT가 "L" 레벨로부터 "H" 레벨로, 또는 "H" 레벨로부터 "L" 레벨로 변화된 후에, 펄스 생성 회로(18e)로부터 펄스 신호가 출력된다. 이 펄스 신호는 지연 회로(18f)에 의해 지연되지만, 그 지연 시간은 패드 P0, P1에 공급되어 있는 2비트의 칩 어드레스 CADD0, CADD1에 의해 제어되며, 4개의 메모리 칩에서 서로 다르게 된다. 그리고, 이 지연 회로(18f)의 출력에 의해 ROM 리드 제어 회로(19b)에서의 ROM 리드 동작이 기동되기 때문에, 도 24에 도시한 바와 같이, ROM 리드 동작 의 기동 타이밍이 각 칩에서 시프트된다.
이 때문에, 개개의 메모리 칩에서, ROM 리드 시의 소비 전류의 값이 피크를 나타내는 타이밍이 어긋나서, 복수개의 불휘발성 메모리 칩을 사용하는 경우에도 파워 온 직후에 있어서의 소비 전류의 증대를 방지할 수 있다. 이에 의해, 파워 온 직후에 있어서의 전원 전압의 값이 저하될 가능성을 배제할 수 있어, 시스템의 전원 공급 능력의 압박을 피할 수 있다.
또한, 본 발명은 상기한 각 실시예에 한정되는 것이 아니라, 다양한 변형이 가능한 것은 물론이다. 예를 들면, 불휘발성 메모리 칩이 NAND 플래시 메모리 칩인 경우에 대해 설명하였지만, 이것은 그 밖에 NOR형, DINTOR형, AND형 등의 플래시 메모리 칩이어도 된다.
이상 설명한 바와 같이 본 발명에 따르면, 복수개의 메모리 칩을 사용한 경우에, 파워 온 직후의 ROM 리드 동작 시에 있어서의 소비 전류를 저감할 수 있는 불휘발성 반도체 기억 장치를 제공할 수 있다.

Claims (19)

  1. 퓨즈 데이터를 기억하는 ROM 영역과,
    전원 전압을 상승시킬 때에 전원 전압이 소정의 레벨에 도달한 후에 상기 ROM 영역으로부터 퓨즈 데이터의 판독 제어를 행하며, 패드에 공급되는 제어 신호에 따라 상기 퓨즈 데이터의 판독 동작의 기동 타이밍이 제어되는 판독 제어 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 판독 제어 회로는,
    전원 전압을 상승시킬 때에 전원 전압이 소정 레벨에 도달한 것을 검지하여 파워 온 리세트 신호를 출력하는 파워 온 레벨 검지 회로와,
    상기 패드에 공급되는 상기 제어 신호에 따라 지연 시간이 제어되며, 상기 파워 온 리세트 신호를 지연하는 지연 회로를 포함하여 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 패드에 공급되는 상기 제어 신호는 칩 어드레스 신호인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제2항에 있어서,
    상기 지연 회로는,
    상기 파워 온 리세트 신호에 따라 동작이 제어되며, 클럭 신호를 출력하는 클럭 신호 생성 회로와,
    상기 클럭 신호를 카운트하는 카운터 회로와,
    상기 카운터 회로의 카운트 출력이 공급되며, 상기 카운터 회로가 상기 클럭 신호를 소정 수 카운트한 후에 출력이 변화되고, 이 소정 수가 상기 제어 신호에 따라 제어되는 디코더 회로를 포함하여 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제2항에 있어서,
    상기 지연 회로는,
    적어도 저항 및 캐패시터를 갖고, 이들 저항 및 캐패시터 중 어느 한쪽 혹은 양방의 값이 상기 제어 신호에 따라 변화됨으로써 지연 시간이 제어되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 판독 제어 회로는,
    전원 전압의 검지 레벨이 상기 패드에 공급되는 상기 제어 신호에 따라 제어되며, 전원 전압을 상승시킬 때에 전원 전압을 검지하여 파워 온 리세트 신호를 출력하는 파워 온 레벨 검지 회로와,
    상기 파워 온 리세트 신호를 지연하는 지연 회로를 포함하여 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 패드에 공급되는 상기 제어 신호는 칩 어드레스 신호인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제1 퓨즈 데이터를 기억하며, 전원 전압을 상승시킬 때에 전원 전압이 제1 레벨에 도달하였을 때에 이 제1 퓨즈 데이터를 판독하는 퓨즈 회로와,
    제2 퓨즈 데이터를 기억하는 ROM 영역과,
    전원 전압을 상승시킬 때에 전원 전압이 제2 레벨에 도달한 후에 상기 ROM 영역으로부터 제2 퓨즈 데이터의 판독 제어를 행하며, 상기 제1 퓨즈 데이터에 따라 상기 제2 퓨즈 데이터의 판독 동작의 기동 타이밍이 제어되는 판독 제어 회로
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제8항에 있어서,
    상기 제1 레벨이 상기 제2 레벨보다도 낮은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제8항 또는 제9항에 있어서,
    상기 판독 제어 회로는,
    전원 전압을 상승시킬 때에 전원 전압이 상기 제2 레벨에 도달한 것을 검지하여 파워 온 리세트 신호를 출력하는 파워 온 레벨 검지 회로와,
    상기 제1 퓨즈 데이터에 따라 지연 시간이 제어되며, 상기 파워 온 리세트 신호를 지연하는 지연 회로를 포함하여 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제8항 또는 제9항에 있어서,
    상기 퓨즈 회로에 기억되는 상기 제1 퓨즈 데이터는 칩 어드레스 데이터에 대응하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제10항에 있어서,
    상기 지연 회로는,
    상기 파워 온 리세트 신호에 따라 동작이 제어되며, 클럭 신호를 출력하는 클럭 신호 생성 회로와,
    상기 클럭 신호를 카운트하는 카운터 회로와,
    상기 카운터 회로의 카운트 출력이 공급되며, 상기 카운터 회로가 상기 클럭 신호를 소정 수 카운트한 후에 출력이 변화되고, 이 소정 수가 상기 제1 퓨즈 데이터에 따라 제어되는 디코더 회로를 포함하여 구성되어 있는 것을 특징으로 하는 불 휘발성 반도체 기억 장치.
  13. 제10항에 있어서,
    상기 지연 회로는,
    적어도 저항 및 캐패시터를 갖고, 이들 저항 및 캐패시터 중 어느 한쪽 혹은 양방의 값이 상기 제1 퓨즈 데이터에 따라 변화됨으로써 지연 시간이 제어되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 제8항에 있어서,
    상기 퓨즈 회로에는 레이저 퓨즈 소자가 설치되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 제8항에 있어서,
    상기 퓨즈 회로에는 전기적 퓨즈 소자가 설치되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  16. 퓨즈 데이터를 기억하는 ROM 영역과,
    제1 패드에 공급되는 제1 신호에 기초하여 펄스 신호를 생성하는 펄스 생성 회로와,
    상기 펄스 신호를 지연하고, 제2 패드에 공급되는 제2 신호에 기초하여 지연 시간이 제어되는 지연 회로와,
    상기 지연 회로의 출력에 따라 상기 ROM 영역으로부터 퓨즈 데이터의 판독 제어를 행하는 ROM 리드 제어 회로
    를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  17. 제16항에 있어서,
    상기 제2 패드는 적어도 2개의 패드로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  18. 제16항에 있어서,
    상기 지연 회로는,
    상기 펄스 신호에 따라 동작이 제어되며, 클럭 신호를 출력하는 클럭 신호 생성 회로와,
    상기 클럭 신호를 카운트하는 카운터 회로와,
    상기 카운터 회로의 카운트 출력이 공급되며, 상기 카운터 회로가 상기 클럭 신호를 소정 수 카운트한 후에 출력이 변화되고, 이 소정 수가 상기 제2 신호에 따라 제어되는 디코더 회로를 포함하여 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  19. 제16항에 있어서,
    상기 지연 회로는,
    적어도 저항 및 캐패시터를 갖고, 이들 저항 및 캐패시터 중 어느 한쪽 혹은 양방의 값이 상기 제2 신호에 따라 변화됨으로써 지연 시간이 제어되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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