KR100275433B1 - 미세 패턴 형성 재료와 이것을 이용한 반도체 장치의제조 방법 및 반도체 장치 - Google Patents

미세 패턴 형성 재료와 이것을 이용한 반도체 장치의제조 방법 및 반도체 장치 Download PDF

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Abstract

노광에 의한 레지스트 패턴의 형성에 있어서는, 파장에 의한 미세화의 한계가 있어, 이를 극복할 필요가 있다.
노광에 의해 산을 발생하는 재료를 포함하는 레지스트 패턴의 위를, 산의 존재로 가교(架橋)하는 재료를 포함하는 레지스트로 피복한다. 가열 또는 노광에 의해 레지스트 패턴 중에 산을 발생시켜, 계면에 발생한 가교층을 레지스트 패턴의 피복층으로서 형성하여, 레지스트 패턴을 굵게 한다. 이에 따라, 레지스트의 홀 지름의 축소, 분리폭의 축소가 가능하다.

Description

미세 패턴 형성 재료와 이것을 이용한 반도체 장치의 제조 방법 및 반도체 장치
본 발명은 반도체 프로세스에 있어서, 레지스트 패턴을 형성할 때 패턴의 분리 사이즈 또는 홀 개구 사이즈를 축소하는 미세 분리 레지스트 패턴용의 재료와, 그것을 이용한 미세 분리 패턴의 형성 방법, 또는 이 미세 분리 레지스트 패턴을 이용한 반도체 장치의 제조 방법, 및 그 제조 방법에 의해 제조된 반도체 장치에 관한 것이다.
반도체 디바이스의 고집적화에 수반하여 제조 프로세스에 요구되는 배선 및 분리폭은 매우 미세화되어 있다. 일반적으로, 미세 패턴의 형성은 포토리소그래피 기술에 의해 레지스트 패턴을 형성하고, 그 후에 형성된 레지스트 패턴을 마스크로 하여 하지의 각종 박막을 에칭하는 방법으로 행해지고 있다.
그 때문에, 미세 패턴의 형성에 있어서는, 포토리소그래피 기술이 대단히 중요하다. 포토리소그래피 기술은 레지스트 도포, 마스크 일치, 노광, 현상으로 구성되어 있고, 미세화에 대해서는 노광 파장의 제약으로 인하여 미세화에는 한계가 있다.
또한, 종래의 리소그래피에서는 레지스트의 내에칭성을 제어하는 일이 곤란하고, 내에칭성의 제어에 의해 에칭후의 패턴 측벽 표면을 조면화(粗面化)하는 등, 표면 형상을 제어하기 불가능하였다.
이상 설명한 바와 같이, 종래의 노광에 의한 포토리소그래피 기술에서는, 그 파장의 한계를 극복하는 미세한 레지스트 패턴의 형성은 곤란하였다.
본 발명은 분리 패턴, 홀 패턴의 미세화에 있어서 파장 한계를 극복하는 패턴 형성을 가능하게 하는 미세 분리 레지스트 패턴의 형성을 실현하는, 하지 레지스트를 용해시키지 않는 수용성 재료를 제공함과 동시에, 이것을 이용한 미세 분리 레지스트 패턴 형성 기술을 제공하는 것이며, 또한 종래의 리소그래피 기술에서는 제어가 곤란하였던 에칭후의 패턴 측벽 표면 형상을 조면화하는 방법을 제공하는 것이다.
또는 그 미세 분리 레지스트 패턴 형성 기술을 이용한 반도체 장치의 제조 방법을 제공하는 것이고, 또한 이 제조 방법으로 제조된 반도체 장치를 제공하고자 하는 것이다.
본 발명의 미세 패턴 형성 재료는, 수용성 수지의 1종류, 또는 상기 수용성 수지의 2종류 이상의 혼합물, 또는 상기 수용성 수지의 2종류 이상에 의한 공중합물을 주성분으로 하고, 산의 존재에 의해 가교 반응을 발생하는 것을 특징으로 한다.
또한, 본 발명의 미세 패턴 형성 재료는, 상기 수용성 수지로서 폴리에틸렌이민, 폴리에틸렌옥시드, 스틸렌-무수 말레인산 공중합체(styrene-maleic anhydride copolymer), 폴리비닐아민, 옥사졸린기 함유 수용성 수지(oxazoline group-containing water soluble resins), 수용성 멜라민 수지, 수용성 요소 수지, 알키드 수지, 술폰아미드 중 1종류, 또는 이들 2종류 이상의 혼합물, 또는 이들 염을 주성분으로 하는 것을 특징으로 한다.
또한, 본 발명의 미세 패턴 형성 재료는 수용성 가교제의 1종류 또는 2종류 이상의 혼합물을 주성분으로 하여, 산의 존재에 의해 가교 반응을 발생하는 것을 특징으로 한다.
또한, 본 발명의 미세 패턴 형성 재료는, 상기 수용성 가교제로서 멜라민(melamine), 알콕시메틸렌멜라민 및 멜라민 유도체, 요소 유도체, 벤조구안아민, 글리콜우릴 중 1종류 또는 이들 2종류 이상의 혼합물을 주성분으로 하는 것을 특징으로 한다.
또한, 본 발명의 미세 패턴 형성 재료는, 상기 요소 유도체로서 요소, 알콕시메틸렌 요소, N-알콕시메틸렌 요소, 에틸렌 요소, 에틸렌 요소 카르본산의 1종류 또는 이들 2종류 이상의 혼합물을 주성분으로 하는 것을 특징으로 한다.
또한, 본 발명의 미세 패턴 형성 재료는, 수용성 수지의 1종류 또는 2종류 이상과 수용성 가교제의 1종류 또는 2종류 이상과의 혼합물을 주성분으로 하고, 산의 존재에 의해 가교 반응을 발생하는 것을 특징으로 한다.
또한, 본 발명의 미세 패턴 형성 재료는, 상기 수용성 수지로서 폴리비닐아세탈, 폴리비닐알콜, 또는 폴리비닐알콜과 폴리비닐아세탈과의 혼합물 중 어느 하나를 이용하여, 상기 수용성 가교제로서 멜라민 유도체, 요소 유도체, 또는 멜라민 유도체와 요소 유도체와의 혼합물 중 어느 하나를 이용하는 것을 특징으로 한다.
또한, 본 발명의 미세 패턴 형성 재료는, 가소제를 첨가제로서 포함하는 것을 특징으로 한다.
또한, 본 발명의 미세 패턴 형성 재료는, 계면 활성제를 첨가제로서 포함하는 것을 특징으로 한다.
다음에, 본 발명의 반도체 장치의 제조 방법은, 제1 레지스트에 의해 반도체 기재상에 제1 레지스트 패턴을 형성하고, 이 제1 레지스트 패턴을 산성 기체로 표면 처리를 실시하여 산을 발생시킬 수 있도록 하는 공정이나 또는 가열 처리, 노광 또는 노광과 가열 처리를 행하는 공정과, 상기 제1 레지스트 패턴의 위에 산의 존재에 의해 가교 반응을 일으키는 제2 레지스트를 형성하는 공정과, 상기 제1 레지스트 패턴으로부터의 산의 공급에 의해 상기 제2 레지스트의 상기 제1 레지스트 패턴에 접하는 부분에 가교막을 형성하는 처리 공정과, 상기 제2 레지스트의 비가교 부분을 박리하여 제2 레지스트 패턴을 형성하는 공정과, 이 제2 레지스트 패턴을 마스크로 하여 상기 반도체 기재를 에칭하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 제1 레지스트로서 노보락 수지와 나프트키논디아미드계 감관제의 혼합물을 주성분으로 하는 레지스트를 이용하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 제1 레지스트로서 산을 발생하는 기구를 갖는 화학 증폭형 레지스트를 이용하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 제2 레지스트로서 상기 기재된 미세 패턴 형성 재료를 이용하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 제2 레지스트로서 상기 기재된 미세 패턴 형성 재료를 이용하여, 상기 수용성 수지와 상기 수용성 가교제와의 혼합량을 조정함으로써, 상기 제1 레지스트와의 반응량을 제어하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 제2 레지스트의 한 성분으로서 폴리비닐아세탈을 이용한 아세탈화 정도를 조정함으로써, 상기 제1 레지스트와의 반응량을 제어하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 제2 레지스트의 용매로서 물 또는 수용성 혼합 용매를 이용하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 제1 레지스트 패턴과, 상기 제1 레지스트 패턴의 위에 형성된 상기 제2 레지스트를 가열 처리함으로써, 상기 제1 레지스트 패턴의 표면에 접하여 상기 가교막을 형성하도록 한 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 제1 레지스트 패턴의 소정 영역 이외의 영역을 전자선 조사하고, 이 전자선 조사된 제1 레지스트 패턴의 위에 상기 제2 레지스트를 형성하고, 상기 제1 레지스트 패턴의 상기 소정 영역에서 상기 가교막을 형성하도록 한 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 상기 각각의 반도체 장치의 제조 방법으로 제조된 것을 특징으로 한다.
도 1은 본 발명의 제1 실시 형태의 레지스트 패턴 형성 방법을 설명하기 위한 마스크 패턴의 도면.
도 2는 본 발명의 제1 실시 형태의 레지스트 패턴 형성 방법을 설명하기 위한 공정 흐름도.
도 3은 본 발명의 제1 실시 형태의 레지스트 패턴 형성 방법을 설명하기 위한 공정 흐름도.
도 4는 본 발명의 제1 실시 형태의 레지스트 패턴 형성 방법으로 이용되는 수용성 수지 조성물의 예를 도시한 도면.
도 5는 본 발명의 제1 실시 형태의 레지스트 패턴 형성 방법으로 이용되는 수용성 가교제의 예를 도시한 도면.
도 6은 본 발명의 제1 실시 형태의 레지스트 패턴 형성 방법을 설명하기 위한 공정 흐름도.
도 7은 본 발명의 제1 실시 형태의 레지스트 패턴 형성 방법을 설명하기 위한 공정 흐름도.
도 8은 본 발명의 제2 실시 형태의 레지스트 패턴 형성 방법을 설명하기 위한 공정 흐름도.
도 1의 (d)는 본 발명의 제3 실시 형태의 레지스트 패턴 형성 방법을 설명하기 위한 공정 흐름도.
도 10은 본 발명의 제1, 제2 및 제3 실시예에 있어서의 제1 레지스트 패턴.
도 11은 본 발명의 제4 실시예에 있어서의 제1 레지스트 패턴.
도 12는 본 발명의 제5 실시예에 있어서의 제1 레지스트 패턴.
도 13은 본 발명의 제14 실시예에 있어서의 제2 레지스트 패턴.
도 14는 본 발명의 제14 실시예에 있어서의 수용성 수지의 혼합비와 가교층 형성 후의 레지스트 패턴 사이즈를 도시한 도면.
도 15는 본 발명의 제15 실시예에 있어서의 노광의 유무와 가교층 형성후의 레지스트 패턴 사이즈를 도시한 도면.
도 16은 본 발명의 제16 실시예에 있어서의 제2 레지스트 패턴.
도 17은 본 발명의 제16 실시예에 있어서의 믹싱 베이크 온도와 가교층 형성후의 레지스트 패턴 사이즈를 도시한 도면.
도 18은 본 발명의 제17 실시예에 있어서의 수용성 재료의 혼합비와 가교층 형성후의 레지스트 패턴 사이즈를 도시한 도면.
도 19는 본 발명의 제18 실시예에 있어서의 수용성 재료의 종류와 가교층 형성후의 레지스트 패턴 사이즈를 도시한 도면.
도 20은 본 발명의 제19 실시예에 있어서의 수용성 재료의 양 및 믹싱 베이크 온도와 가교층 형성후의 레지스트 패턴 사이즈를 도시한 도면.
도 21은 본 발명의 제20 실시예에 있어서의 수용성 재료의 종류와 가교층 형성후의 레지스트 패턴 사이즈를 도시한 도면.
도 22는 본 발명의 제21 실시예에 있어서의 전자선 조사의 유무와 가교층 형성후의 레지스트 패턴 사이즈를 도시한 도면.
도 23은 본 발명의 제22 실시예에 있어서의 제2 레지스트 패턴을 도시한 도면.
도 24는 본 발명의 제22 실시예에 있어서의 하지 산화막의 에칭후의 패턴 형상을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1, 11, 21 : 제1 레지스트
1a, 2a, 3a : 제1 레지스트 패턴
2, 12, 22 : 제2 레지스트
2a, 12a, 22a : 제2 레지스트 패턴
3 : 반도체 기판(반도체 기재)
4, 14, 24 : 가교층
<제1 실시 형태>
도 1은 본 발명에서 대상으로 하는 미세 분리된 레지스트 패턴을 형성하기 위한 마스크 패턴의 예를 도시한 도면으로, 도 1의 (a)는 미세 홀의 마스크 패턴(100), 도 1의 (b)는 미세 스페이스의 마스크 패턴(200), 도 1의 (c)는 독립된 나머지 패턴(300)을 나타낸다. 도 2∼도 7은 본 발명의 제1 실시 형태의 미세 분리 레지스트 패턴 형성 방법을 설명하기 위한 프로세스 흐름도이다.
우선, 도 1 및 도 2를 참조하면서, 본 실시 형태의 미세 분리 레지스트 패턴 형성 방법, 및 이것을 이용한 반도체 장치의 제조 방법을 설명한다.
먼저, 도 2의 (a)에 도시한 바와 같이, 반도체 기판(반도체 웨이퍼 : 3)에 적당한 가열 처리로 내부에 산을 발생하는 기구를 갖는 제1 레지스트(1)를 도포한다(예를 들면, 두께 0.7∼1.0㎛ 정도).
이 제1 레지스트(1)는 반도체 기판(3)상에 스핀코트 등으로 도포하고, 다음에 프리 베이크(70∼110℃에서 1분 정도의 열처리)를 실시하여 제1 레지스트(1) 중의 용제를 증발시킨다.
다음에, 제1 레지스트 패턴을 형성하기 위하여 g선, i선, 또는 Deep-UV, KrF 엑시머, ArF 엑시머, EB(전자선), X-레이 등 적용된 제1 레지스트(1)의 감도 파장에 대응된 광원을 이용하여, 도 1에 도시한 바와 같은 패턴을 포함하는 마스크를 이용하여 투영 노광한다.
여기에서 이용하는 제1 레지스트(1)의 재료는 적당한 가열 처리에 의해 레지스트 내부에 산성 성분이 발생하는 기구를 이용한 레지스트이면 되고, 또한 포지티브형, 네가티브형 레지스트의 어느쪽이라도 좋다.
예를 들면, 제1 레지스트로서는 노보락 수지, 나프트키논디아지드계 감광제의 혼합물로 구성되는 포지티브형 레지스트 등을 들 수 있다.
또한, 제1 레지스트로서는 산을 발생하는 기구를 이용한 화학 증폭형 레지스트의 적용도 가능하고, 가열에 의해 산을 발생하는 반응계를 이용한 레지스트 재료라면 그 외의 것이라도 좋다.
제1 레지스트(1)의 노광을 행한 후, 필요에 따라서 PEB(노광후 가열)을 행하고(예를 들면, PEB 온도 : 50∼130℃), 레지스트(1)의 해상도를 향상시킨다.
다음에, TMAH(테트라메틸암모니움하이드록사이드) 등의 약 0.05∼3.0wt%의 알칼리 수용액을 이용하여 현상한다. 도 2의 (b)는 이렇게 형성된 제1 레지스트 패턴(1a)를 나타낸다.
현상 처리를 행한 후, 필요에 따라서 포스트디벨롭핑베이크(post-developing baking)를 행하는 경우도 있다(예를 들면, 베이크 온도는 60∼120℃, 60초 정도). 이 열처리는 후의 믹싱 반응에 영향을 끼치기 때문에, 이용하는 제1 레지스트 또는 제2 레지스트 재료에 부합하여, 적절한 온도로 설정하는 것이 바람직하다.
이상은, 산을 발생하는 제1 레지스트(1)를 이용한다는 점을 별개로 하면, 프로세스로서는 일반적인 레지스트 프로세스에 의한 레지스트 패턴의 형성과 동일하다.
다음에, 도 2의 (c)에 도시한 바와 같이, 반도체 기판(1)상에 산의 존재에 의해 가교하는 가교성 재료를 주성분으로 하여, 도 1의 레지스트(1)를 용해하지 않는 용제로 용해된 제2 레지스트(2)를 도포한다.
제2 레지스트(2)의 도포 방법은, 제1 레지스트 패턴(1a)상에 균일하게 도포 가능하다면 특별하게 한정되지는 않고, 스프레이에 의한 도포, 회전 도포, 또는 제2 레지스트 도포 중에 침지(dipping)함으로써 도포 가능하다.
다음에, 제2 레지스트(2)의 도포 후, 필요에 따라서 이것을 프리 베이크하여(예를 들면, 85℃, 60초 정도), 제2 레지스트층(2)을 형성한다.
다음에, 도 2의 (d)에 도시한 바와 같이, 반도체 기판(1)에 형성된 제1 레지스트 패턴(1a)과, 이 위에 형성된 제2 레지스트(2)를 가열 처리(믹싱 베이크, 이하 필요에 따라 MB로 기재한다. 가열 온도는, 예를 들면 85℃∼150℃)하고, 제1 레지스트 패턴(1a)으로부터 산의 확산을 촉진시켜 제2 레지스트(2) 중에 공급하고, 제2 레지스트(2)와 제1 레지스트 패턴(1a)의 계면에서 가교 반응을 발생시킨다. 이 경우의 믹싱 베이크 온도/시간은, 예를 들면 85℃∼150℃/60℃∼120sec이고, 이용하는 레지스트 재료의 종류, 필요로 하는 반응층의 두께에 따라 최적의 조건을 설정하면 된다.
이 믹싱 베이크에 의해, 가교 반응을 일으킨 가교층(4)이 제1 레지스트 패턴(1a)을 피복하도록 제2 레지스트(2) 중에 형성된다.
다음에, 도 2의 (e)에 도시한 바와 같이, 물 또는 TMAH 등의 알칼리 수용액의 현상액을 이용하여 가교하고 있지 않은 제2 레지스트(2)를 현상 박리하여, 제2 레지스트 패턴(2a)을 형성한다. 이상의 처리에 의해 홀 패턴의 홀 내경, 또는 라인 패턴의 분리폭을 축소하고, 또는 독립 잔여 패턴의 면적을 확대한 레지스트 패턴을 얻을 수 있게 된다.
이상, 도 2를 참조하여 설명한 미세 레지스트 패턴의 형성 방법에서는, 제1 레지스트 패턴(1a)상에 제2 레지스트층(2)을 형성한 후에 적당한 가열 처리로 제1 레지스트 패턴(1a)중에서 산을 발생시켜, 제2 레지스트(2)로 확산시키는 방법에 대하여 설명하였다.
다음에, 이 가열 처리 대신에 또는 가열 처리에 앞서서 노광에 의해 산을 발생시키는 방법에 대하여 설명한다.
도 3은 이 경우의 미세 분리 레지스트 패턴의 형성 방법을 설명하기 위한 프로세스 흐름도이다. 먼저, 도 3의 (a)∼(c)의 공정은 도 2의 (a)∼(c)와 동일하므로 설명을 생략한다.
또, 이 경우에, 제1 레지스트(1)로서는 노광에 의해 산을 발생하는 기구를 이용한 화학 증폭형 레지스트의 적용도 가능하다. 화학 증폭형 레지스트에서는 광이나 전자선, X선 등에 의한 산 촉매의 생성 반응이 일어나고, 생성된 산의 촉매에 의해 야기되는 증폭 반응을 이용한다.
다음에, 도 3의 (c)에 도시된 제2 레지스트층(2)을 형성한 후, 도 3의 (d)에 도시한 바와 같이, 다시 Hg 램프의 g선 또는 i선으로 반도체 기판(1)을 전면 노광하고, 제1 레지스트 패턴(1a) 중에 산을 발생시키고, 이에 따라 도 3의 (e)에 도시한 바와 같이, 제1 레지스트 패턴(1a)에 접하는 제2 레지스트(2)의 계면 부근에 가교층(4)을 형성한다.
이 때의 노광에 이용하는 광원은, 제1 레지스트(1)의 감광 파장에 따라서 Hg 램프, KrF 엑시머, ArF 엑시머 등을 이용할 수도 있고, 노광에 의해 산의 발생이 가능하다면 특별히 한정되지 않고, 이용한 제1 레지스트(1)의 감광 파장에 따른 광원, 노광량을 이용하여 노광하면 된다.
이와 같이, 도 3의 예에서는, 제2 레지스트(2)의 도포후에 노광하여, 제1 레지스트 패턴(1a)의 중에 산을 산을 발생시키는 것으로, 제1 레지스트 패턴(1a)을 제2 레지스트(2)에 피복된 상태로 노광하기 때문에, 제1 레지스트 패턴(1a) 중에서 발생하는 산의 양을 노광량의 조정으로 넓은 범위에서 정확하게 제어할 수 있기 때문에, 반응층(4)의 막두께를 정밀도 좋게 제어할 수 있다.
다음에, 필요에 따라서, 반도체 기판(1)을 열처리(예를 들면 60∼130℃, 믹싱 베이크)한다. 이에 따라, 제1 레지스트 패턴(1a)으로부터의 산을 확산시켜, 제2 레지스트(2) 중으로 공급하고, 제2 레지스트(2)와 제1 레지스트 패턴(1a)의 계면에서 가교 반응을 촉진시킨다. 이 경우의 믹싱 베이크 온도/시간은 60∼130℃/60∼120sec이고, 이용하는 레지스트 재료의 종류, 필요로 하는 반응층의 두께에 의해 최적의 조건으로 설정하면 된다.
다음에, 도 3의 (f)의 공정은 도 2의 (e)와 동일하다. 이상의 처리에 의해 홀 내경 또는 라인 패턴의 분리폭을 축소하고 또는 고립 나머지 패턴의 면적을 확대한 레지스트 패턴을 얻을 수 있게 된다.
또, 도 3을 참조하여 설명한 방법의 예와 같이, 노광에 의해 제1 레지스트 패턴(1a) 중에 산 성분을 발생시키는 공정은, 적용하는 제1 레지스트(1)와 제2 레지스트(2) 모두 반응성이 비교적 두꺼운 경우, 또는 가교 반응을 균일화하는 경우에 특히 적합하다.
여기에서, 제2 레지스트(2)에 이용되는 재료에 대하여 설명한다.
제2 레지스트로서는 가교성의 수용성 수지의 단독 또는 그들 2종류 이상의 혼합물이 이용된다. 또한, 이들 수용성 수지와 수용성 가교제의 혼합물이 이용된다.
제2 레지스트로서 혼합물을 이용하는 경우에는, 그것들의 재료 조성은 적용하는 제1 레지스트 재료 또는 설정된 반응 조건 등에 따라 최적의 조성을 설정하면 되며 특별히 한정되지는 않는다.
또한, 제2 레지스트로서는 수용성 수지의 2종류 이상에 의한 공중합체가 이용된다.
제2 레지스트에 이용되는 수용성 수지 조성물의 구체예로서는, 도 4에 도시한 바와 같은 폴리아크릴산, 폴리비닐아세탈, 폴리비닐피롤리돈, 폴리비닐알콜, 폴리에틸렌이민, 폴리에틸렌옥시드, 스틸렌-말레인산 공중합체, 폴리비닐아민 수지, 폴리아릴아민, 옥사졸린기 함유수용성 수지, 수용성 멜라민 수지, 수용성 요소 수지, 알키드 수지, 술폰아미드 수지 등이 유효하게 적용 가능하고, 또한 산성 성분 존재하에서 가교 반응을 발생하는 조성물 또는 가교 반응을 발생하지 않는 경우에는 수용성 가교제와 혼합이 가능한 조성물이라면, 특별히 한정되지 않는다. 또한, 이것들을 단독으로 이용하거나 혼합물로서 이용하여도 유효하다.
이들 수용성 수지는 1종류 또는 2종류 이상의 혼합물로서 이용해도 되고, 하지의 제1 레지스트(1)와의 반응량, 반응 조건 등에 의해 적절히 조정할 수 있다.
또한, 이들 수용성 수지는 물에 용해되는 성질을 향상시킬 목적으로 염산염 등의 염으로 하여 이용해도 된다.
다음에, 제2 레지스트로 이용할 수 있는 수용성 가교제로서는, 구체적으로는 도 5에 도시한 요소, 알콕시메틸렌 요소, N-알콕시메틸렌 요소, 에틸렌 요소, 에틸렌 요소 카르본산 등의 요소계 가교제, 멜라민, 알콕시메틸렌멜라민 등의 멜라민계 가교제, 벤조구안아민, 글리콜우릴 등의 아미노계 가교제 등이 적용 가능하다. 그러나, 아미노계 가교제에 특별히 한정되지 않고, 산에 의해 가교를 발성하는 수용성 가교제라면 특별히 한정되지 않는다.
또한 제2 레지스트로 이용되는 구체적인 수용성 레지스트 재료로서는, 상술한 바와 같은 수용성 수지의 단독 또는 혼합물에, 동일하게 상술한 바와 같은 수용성 가교제의 단독 또는 혼합물을, 서로 혼합하여 이용하는 것도 유효하다.
예를 들면, 구체적으로는 제2 레지스트로서, 수용성 수지 조성물로서는 폴리비닐아세탈 수지를 이용하고, 수용성 가교제로서는 에틸렌 요소 등을 혼합하여 이용하는 것 등을 들 수 있다. 이 경우, 수용성이 높기 때문에 혼합 용액의 보존 안정성이 우수하다.
또, 제2 레지스트에 적용되는 재료는 수용성 또는 제1 레지스트 패턴을 용해하지 않는 수용성 용매에 가용하고, 또 산 성분의 존재하에서 가교 반응을 발생하는 재료이면 특별히 한정되지 않는다.
또, 제1 레지스트 패턴(1a)으로의 재 노광에 의한 산 발생을 행하지 않고, 가열 처리만으로 가교 반응을 실현할 수 있는 것은 앞에서 설명한 바와 같지만, 이 경우에는 제2 레지스트(2)로서 반응성이 높은 적당한 재료를 선택하여, 적당한 가열 처리(예를 들면, 85℃∼150℃)를 행하는 것이 바람직하다.
이 경우, 예를 들면, 구체적으로는 제2 레지스트 재료로서 폴리비닐아세탈 수지와 에틸렌 요소와의 혼합물, 폴리비닐알콜과 에틸렌 요소와의 혼합물 또는 이것들을 적당한 비율로 혼합한 수용성 재료 조성물을 이용하는 것이 유효하다.
다음에, 본 발명에서는 제1 레지스트(1)와 제2 레지스트(2)와의 가교 반응을 제어하여, 제1 레지스트 패턴(1a)상에 형성되는 가교층(4)의 두께를 제어하는 것이 중요하다. 가교 반응의 제어는 적용하는 제1 레지스트(1)와 제2 레지스트(2)와의 반응성, 제1 레지스트 패턴(1a)의 형상, 필요로 하는 가교 반응층(4)의 두께 등에 따라 최적화하는 것이 바람직하다.
제1 레지스트와 제2 레지스트와의 가교 반응의 제어는 프로세스 조건의 조정에 의한 방법과 제2 레지스트 재료의 조성을 조정하는 방법이 있다.
가교 반응의 프로세스적인 제어 방법으로서는, (1) 제1 레지스트 패턴(1a)으로의 노광량을 조정하고, (2) MB(믹싱 베이크) 온도, 처리 시간을 조정하는 등의 방법이 유효하다. 특히, 가열하여 가교하는 시간(MB 시간)을 조정함으로써 가교층의 두께를 제어할 수 있어, 매우 반응 제어성이 높은 방법이라 할 수 있다.
또한, 제2 레지스트에 이용하는 재료 조성면에서는, (3) 적당한 2종류 이상의 수용성 수지를 혼합하고 그 혼합비를 조정함으로써 제1 레지스트와의 반응량을 제어하고, (4) 수용성 수지에 적당한 수용성 가교제를 혼합하고 그 혼합비를 조정함으로써 제1 레지스트와의 반응량을 제어하는 등의 방법이 유효하다.
그러나, 이러한 가교 반응의 제어는 일원적으로 결정되지 않고, (1) 제2 레지스트 재료와 적용하는 제2 레지스트 재료와의 반응성, (2) 제1 레지스트 패턴의 형상, 막두께, (3) 필요로 하는 가교층의 막두께, (4) 사용 가능한 노광 조건, (5) 도포 조건 등의 여러가지 조건을 감안하여 결정할 필요가 있다.
특히, 제1 레지스트와 제2 레지스트의 반응성은, 제1 레지스트 재료의 조성에 의해 영향을 받는 것을 알 수 있고, 그 때문에 실제로 본 발명을 적용하는 경우에는, 상술한 요인을 감안하여 제2 레지스트 재료 조성물을 최적화하는 것이 바람직하다.
따라서, 제2 레지스트에 이용되는 수용성 재료의 종류와 그 조성비는 특별히 한정되지 않고, 이용하는 재료의 종류, 열처리 조건 등에 따라서 최적화하여 이용한다.
또, 제2 레지스트 재료에 에틸렌글리콜, 글리셀린, 트리에틸렌글리콜 등의 가소제를 첨가제로 부가하여도 좋다.
또한, 제2 레지스트 재료에 관하여, 성막성 향상을 목적으로 하여 계면 활성제, 예를 들면 3M사 제품의 플로라이드(Florade), 三洋化成社(Sanyo Chemical Industries Ltd.,) 제품 노니폴(Nonipole) 등의 수용성 계면 활성제를 첨가제로서 가하여도 된다.
다음에, 제2 레지스트에 이용되는 용매에 대하여 설명한다.
제2 레지스트로 이용되는 용매에는, 제1 레지스트 패턴을 용해시키고, 또 수용성 재료를 충분히 용해시킬 필요가 있지만, 이것을 만족하는 용매이면 특별히 한정되지 않는다.
예를 들면, 제2 레지스트의 용매로서는 물(순수) 또는 물과 IPA 등의 알콜계 용매, 또는 N-메틸피로리돈 등의 수용성 유기 용매의 단독, 또는 혼합 용액을 이용하면 된다.
물에 혼합하는 용매로서는, 수용성이라면 특별히 한정되지 않고, 예를 들면 에타놀, 메타놀, 이소프로필알콜 등의 알콜류, γ-부티롤락돈(γ-butyrolactone), 아세톤 등을 이용하는 것이 가능하고, 제2 레지스트에 이용하는 재료의 용해성에 맞추어 제1 레지스트 패턴을 용해시키지 않는 범위에서 혼합하면 된다.
그런데, 이상의 예에서는 반도체 기판(1)의 전면에서 미세 레지스트 패턴을 형성하는 방법에 대하여 설명하였지만, 다음에 반도체 기판(1)의 원하는 영역에서만 선택적으로 미세 레지스트 패턴을 형성하는 방법에 대하여 설명한다.
도 6은 본 발명의 제조 방법의 프로세스 흐름도이다.
먼저, 도 6의 (a)∼(c)의 공정은 도 3의 (a)∼(c)와 동일하다.
도 6의 (c)와 같이, 제2 레지스트층(2)을 형성한 후, 다음에 도 6의 (d)에 도시한 바와 같이, 반도체 기판(3)의 일부를 차광판(5)으로 차광하고, 선택된 영역에 대하여 다시 Hg 램프의 g선 또는 i선으로 노광하여, 제1 레지스트 패턴(1a) 중에 산을 발생시킨다. 이에 따라, 도 6의 (e)에 도시한 바와 같이, 노광된 부분에서 제1 레지스트 패턴(1a)에 접하는 제2 레지스트(2)의 계면 부근에 가교층(4)을 형성한다.
도 7은 반도체 기판(1)의 원하는 영역에서만 선택적으로 미세 레지스트 패턴을 형성하기 위한 다른 형성 방법의 프로세스 흐름도이다.
먼저, 도 7의 (a)∼(c)의 공정은 도 2의 (a)∼(c)와 동일하다.
도 7의 (c)와 같이, 제2 레지스트층(2)을 형성한 후, 다음에 도 7의 (d)에 도시한 바와 같이, 반도체 기판(3)의 선택된 영역을 전자선 차폐판(6)으로 차폐하고, 그 외의 영역에 대하여 전자선을 조사한다.
다음에, 도 7의 (e)의 공정에서, 가열 처리를 행하면, 전자선을 조사한 영역에서는 가교층이 형성되지 않고, 전자선 조사를 차폐한 소정 영역에서만 가교층이 형성된다.
그 후의 도 7의 (f)의 공정은 도 2의 (f)의 공정과 동일하므로 설명은 생략한다.
이와 같이 하여, 도 7의 (f)에 도시한 바와 같이, 반도체 기판(3)의 선택된 영역에서는 제1 레지스트 패턴(1a) 위에 가교층(4)을 형성하고, 그밖의 영역에서는 제1 레지스트 패턴에 가교층을 형성하지 않도록 할 수 있다.
이에 따라, 동일 반도체 기판상에서 상이한 치수의 미세 홀 또는 미세 스페이스를 형성할 수 있다.
이상, 반도체 기판(3) 상에 미세 분리 레지스트 패턴을 형성하는 형성 방법에 대하여 상세하게 설명하였으나, 본 발명의 미세 분리 레지스트 패턴은 반도체 기판(3) 위에 한정되지 않고, 반도체 장치의 제조 프로세스에 따라 실리콘 산화막 등의 절연층 상에 형성하는 경우가 있으며, 폴리실리콘막 등의 도전층 위에 형성하는 수도 있다.
이와 같이, 본 발명의 미세 분리 레지스트 패턴의 형성은 하지막으로 제약되는 것이 아니라, 레지스트 패턴을 형성할 수 있는 기재상이면 어느 경우에도 적용 가능하며, 필요에 따른 기재의 위에 형성되는 것이다. 이러한 것들을 총칭하여 반도체 기재라 하기로 한다.
또, 본 발명에서는 상술한 바와 같이 형성한 미세 분리 레지스트 패턴을 마스크로 하여 바탕의 반도체 기판 또는 각종 박막 등의 반도체 기재를 에칭하여 반도체 기판에 미세 스페이스 또는 미세 홀 등을 형성하여 반도체 장치를 제조하는 것이다.
또, 제2 레지스트 재료 및 재료 조성 또는 MB 온도를 적절히 설정하고 제1 레지스트상에 가교층을 형성하여 얻어진 미세 분리 레지스트 패턴을 마스크로 하여 반도체 기재를 에칭함으로써 에칭 후의 기재 패턴 측벽 표면이 조면화되는 효과가 있다.
<제2 실시 형태>
도 8은 본 발명의 실시 형태 2의 미세 분리 레지스트 패턴 형성 방법을 설명하기 위한 프로세스 흐름도이다. 도 1 및 도 8을 참조하여 이 제2 실시 형태의 미세 분리 레지스트 패턴의 형성 방법 및 이것을 이용한 반도체 장치의 제조 방법을 설명한다.
우선, 도 8의 (a)에 도시한 바와 같이, 반도체 기판(3)에, 내부에 약간의 산성 물질을 함유하는 제1 레지스트(11)를 도포한다. 제1 레지스트(11)는 프리 베이크(70∼100℃에서 1분 정도의 열처리)를 실시한 후, Hg 램프의 g선 또는 i선을 사용하여 도 1과 같은 패턴을 포함하는 마스크를 사용하여 투영 노광한다(도 8에서는 생략함). 도 8의 (b)은 이렇게 하여 형성된 제1 레지스트 패턴(11a)을 나타낸다.
여기에서 사용하는 제1 레지스트(11)의 재료로서는, 제1 실시 형태에서 설명한 것이 유효하게 사용된다. 그 상세한 설명은 중복을 피하기 위하여 생략한다. 또 제1 레지스트(11)에 포함시키는 산으로서는 구체적으로는 카르복실산계의 저분자산 등이 적합하다.
그 후, 필요에 따라 PEB(10∼130℃)로 열처리하여 레지스트의 해상도를 향상시킨 후, TMAH(테트라메틸암모늄하이드록시드)의 약 2.0% 희석 수용액을 사용하여 현상한다.
그 후, 필요에 따라 포스트 디벨로핑 베이크를 행하는 경우도 있다. 이 열처리는 나중의 믹싱 반응에 영향을 주기 때문에 적절한 온도로 설정할 필요가 있다. 이상은 산을 포함하는 레지스트(11)를 사용한다는 점을 제외하면 프로세스로서는 종래의 레지스트 프로세스에 의한 레지스트 패턴의 형성과 동일하다.
이어서, 도 8의 (b)의 패턴 형성 후, 도 8의 (c)에 나타내는 바와 같이, 반도체 기판(3) 상에 산의 존재에 의해 가교되는 가교성 재료를 주성분으로 하여, 제1 레지스트(11)를 용해하지 않는 용제에 용해된 제2 레지스트(12)를 도포한다.
여기에서 사용하는 제2 레지스트(12)의 재료 및 그 용매는 제1 실시 형태에서 기술한 것과 동일한 것을 적용할 수 있으며 유효하다. 그 상세한 설명은 중복을 피하기 위하여 생략한다.
이어서, 제2 레지스트(12)를 도포한 후, 필요에 따라 이것을 프리 베이크한다. 이 열처리는 나중의 믹싱 반응에 영향을 주기 때문에 적절한 온도로 설정하는 것이 바람직하다.
이어서, 도 8의 (d)에 도시한 바와 같이, 반도체 기판(3)을 열처리(60∼130℃)하여 제1 레지스트 패턴(11a)에 포함되는 약간의 산성 물질로부터의 산의 공급에 의해 제2 레지스트(12)의 제1 레지스트 패턴(11a)과의 계면 근방에서 가교 반응을 일으킨다. 이에 따라 제1 레지스트 패턴(11a)을 피복하도록 가교 반응을 일으킨 가교층(14)이 제2 레지스트(12) 중에 형성된다.
이어서, 도 8의 (e)에 나타내는 바와 같이, 물 또는 TMAH 등의 현상액을 사용하여 제2의 레지스트(12)가 가교되어 있지 않은 부분을 현상 박리한다. 이상의 처리에 의해 홀 패턴의 홀 내부 직경 또는 라인 패턴의 분리 폭을 축소한 레지스트 패턴 또는 독립 잔여 패턴의 면적을 확대한 레지스트 패턴을 얻는 것이 가능해 진다.
이상과 같이, 이 제2 실시 형태에서의 제1 레지스트(11)는 노광에 의해 산을 발생시킬 필요가 없이, 레지스트막(11) 자체에 산을 함유하도록 조정되어 있어, 열 처리에 의해 그 산을 확산시켜 가교시키도록 하고 있다. 이 제1 레지스트(11)에 포함시키는 산으로서는 카르복실산계의 저분자산 등이 적합한데, 레지스트 용액에 혼합하는 것이 가능하다면 특별히 한정되지 않는다.
또, 이 미세 분리 레지스트 패턴을 각종 반도체 기재 상에 형성하고 이것을 마스크로 하여 반도체 기재상에 미세한 분리 스페이스 또는 미세한 홀 등을 형성하는 것은 앞서 기술한 제1 실시 형태와 동일하다.
<제3 실시 형태>
도 1의 (d)는 본 발명의 제3 실시 형태의 미세 분리 레지스트 패턴의 형성 방법을 설명하기 위한 프로세스 흐름도이다. 도 1 및 도 1의 (d)를 참조하여 이 제3 실시 형태의 미세 분리 레지스트 패턴의 형성 방법 및 이것을 사용한 반도체 장치의 제조 방법을 설명한다.
우선, 도 1의 (d)의 (a)에 도시한 바와 같이, 반도체 기판(3)에 제1 레지스트(21)를 도포한다. 제1 레지스트(21)에 프리 베이크(70∼100℃에서 1분 정도의 열처리)를 실시한 후, 제1 레지스트(21)의 감광 파장에 따라 예를 들면 Hg 램프의 g선, 또는 i선을 사용하고 도 1과 같은 패턴을 포함하는 마스크를 사용하여 투영 노광한다(도 1의 (d)에서는 도시를 생략함).
여기에서 사용하는 제1 레지스트(21)의 재료로서는 제1 실시 형태에서 설명한 것이 유효하게 사용된다. 그 상세한 설명은 중복을 피하기 위하여 생략한다.
이어서, 필요에 따라 PEB(10∼130℃)로 열처리하여 레지스트의 해상도를 향상시킨 후, TMAH(테트라메틸암모늄하이드록시드)의 약 2.0% 희석 수용액을 사용하여 현상한다. 도 1의 (d)의 (b)는 이렇게 하여 형성된 제1 레지스트 패턴(21a)을 나타낸다.
그 후, 필요에 따라 포스트 디벨로핑 베이크를 행하는 경우도 있다. 이 열처리는 나중의 믹싱 반응에 영향을 주기 때문에 적절한 온도로 설정할 필요가 있다. 이상은 프로세스로서는 종래의 레지스트 프로세스에 의한 레지스트 패턴의 형성과 동일하다.
도 1의 (d)의 (b)의 패턴 형성 후, 이어서 도 1의 (d)의 (c)에 도시한 바와 같이, 반도체 기판(3)을 산성 가스로 표면 처리를 행한다. 이 경우 산성 가스는 유기산, 무기산중 어느 것이어도 좋다. 구체적으로는 저농도의 아세트산이 적합한 예로서 들 수가 있다.
이 공정에서 산이 제1 레지스트 패턴(21a)의 계면 근방에 스며들어 산을 포함하는 얇은 층이 형성된다. 그 후, 필요에 따라 순수한 물을 사용하여 린스한다.
그 후, 도 1의 (d)의 (e)에 도시한 바와 같이, 제1 레지스트 패턴(21) 상에 산의 존재에 의해 가교하는 가교성 재료를 주성분으로 하여 제1 레지스트(21)를 용해하지 않는 용제에 용해된 제2 레지스트(22)를 도포한다.
여기에서 사용하는 제2 레지스트(22)의 재료 및 그 용매는 실시 형태 1에서 기술한 것과 동일한 것이 유효하게 사용된다. 중복을 피하기 위하여 그 상세한 설명은 생략한다.
이어서, 제2 레지스트(22)의 도포 후, 필요에 따라 제2 레지스트(22)를 프리 베이크한다. 이 열처리는 나중의 믹싱 반응에 영향을 주기 때문에 적절한 온도로 설정한다.
이어서, 도 1의 (d)의 (f)에 도시한 바와 같이 반도체 기판(3)을 열 처리(60∼130℃)하여 가교 베이크를 행하고, 제1 레지스트 패턴(21a)으로부터의 산의 공급으로 제2 레지스트(22)의 제1 레지스트 패턴(21a)과의 계면 근방에서 가교 반응을 일으키게 한다. 이에 따라 제1 레지스트 패턴(21a)을 피복하도록 가교 반응을 일으킨 가교층(4)이 제2 레지스트(22) 중에 형성된다.
이어서, 도 1의 (d)의 (g)에 도시한 바와 같이, 물 또는 TMAH 등의 현상액을 사용하여 제2 레지스트(22)의 가교되어 있지 않은 부분을 현상 박리한다. 이상의 처리에 의해 홀 패턴의 홀 내부 직경 또는 라인 패턴의 분리폭을 축소한 레지스트 패턴을 얻는 것이 가능해진다.
이상과 같이, 본 제3 실시 형태에 의하면 노광 처리에 의해 제1 레지스트에 산을 발생시키는 공정을 필요로 하지 않으며, 제1 레지스트 패턴(21a) 상에 제2 레지스트(22)를 성막하기 전에 산성 가스에 의한 표면 처리를 실시해 두고, 나중의 공정에서의 열 처리에 의해 산을 확산시켜 가교하도록 하는 것이다.
또, 이와 같이 하여 형성된 미세 분리 레지스트 패턴을 각종 반도체 기판상에 형성하고 이것을 마스크로 하여 반도체 기판상에 미세한 분리 스페이스 또는 미세 홀 등을 형성하여 반도체 장치를 제조하는 것은 앞서 기술한 제1 및 제2 실시 형태와 동일하다.
<실시예>
다음에, 상기 각 제1∼3 실시 형태와 관련한 실시예에 대하여 설명한다. 하나의 실시예가 하나 이상의 실시 형태와 관련하는 경우가 있으므로, 정리하여 설명한다.
먼저, 제1 레지스트 재료에 관한 제1∼5 실시예를 설명한다.
<제1 실시예>
제1 레지스트로서 노보락 수지와 나프트키논디아지드로 구성되고, 용매로서 유산 에틸과 프로필렌글리콜모노에틸아세테이트를 이용한 i선 레지스트를 이용하여 레지스트 패턴을 형성하였다.
먼저, 상기 레지스트를 Si 웨이퍼 상에 떨어뜨려 회전 도포한 후, 85℃/70초에서 프리 베이크를 행하여, 레지스트 중의 용매를 증발시켜 제1 레지스트를 막두께 약 1.0㎛로 형성하였다.
다음에, 노광 장치로서 i선 축소 투영 노광 장치를 이용하고, 노광 마스크로서 도 1에 도시한 마스크를 이용하여 제1 레지스트를 노광하였다. 다음에, 120℃/70초로 PEB 처리를 행하고, 계속하여 알칼리 현상액(東京應化工業社 제품, NMD3)을 이용하여 현상을 행하고, 도 10에 도시한 분리 사이즈를 갖는 레지스트 패턴을 얻었다.
<제2 실시예>
제1 레지스트로서 노보락 수지와 나프트키논디아지드로 구성되고, 용매로서 2-헵타논을 이용한 i선 레지스트를 이용하여 레지스트 패턴을 형성하였다.
먼저, 상기 레지스트를 Si 웨이퍼 상에 떨어뜨려 회전 도포에 의해 막두께 약 0.8㎛가 되도록 성막하였다. 다음에, 85℃/70초에서 프리 베이크를 행하여, 레지스트 중의 용매를 건조시켰다. 계속하여, i선 축소 투영 노광 장치를 이용하여, 도 1에 도시한 마스크를 이용하여 노광하였다.
다음에, 120℃/70초로 PEB 처리를 행하고, 계속하여 알칼리 현상액(東京應化工業社 제품, NMD3)을 이용하여 현상을 행하고, 도 10에 도시한 분리 사이즈를 갖는 레지스트 패턴을 얻었다.
<제3 실시예>
제1 레지스트로서 노보락 수지와 나프트키논디아지드로 구성되고, 용매로서 유산 에틸과 초산 부틸의 혼합 용매를 이용하여 레지스트 패턴을 형성하였다.
먼저, 상기 레지스트를 Si 웨이퍼 상에 떨어뜨려 회전 도포에 의해 막두께 약 1.0㎛가 되도록 성막하였다. 다음에, 100℃/90초에서 프리 베이크를 행하여, 레지스트 중의 용매를 건조시켰다.
계속하여, 니콘사 제품 스테퍼를 이용하여, 도 1에 도시한 마스크를 이용하여 노광을 행하였다.
다음에, 110℃/60초로 PEB 처리를 행하고, 계속하여 알칼리 현상액(東京應化工業社 제품, NMD3)을 이용하여 현상을 행하고, 도 10에 도시한 레지스트 패턴을 얻었다.
<제4 실시예>
제1 레지스트로서 東京應化工業社 제품의 화학 증폭형 엑시머 레지스트를 이용하여 레지스트 패턴을 형성하였다.
먼저, 상기 레지스트를 Si 웨이퍼 상에 떨어뜨려 회전 도포에 의해 막두께 약 0.8㎛가 되도록 성막하였다. 다음에, 90℃/90초에서 프리 베이크를 행하여, 레지스트 중의 용매를 건조시켰다. 계속하여, KrF 엑시머 축소 투영 노광 장치를 이용하여, 도 1에 도시한 마스크를 이용하여 노광을 행하였다.
다음에, 100℃/90초로 PEB 처리를 행하고, 계속하여 알칼리 현상액(東京應化工業社 제품, NMD-W)을 이용하여 현상을 행하고, 도 11에 도시한 레지스트 패턴을 얻었다.
<제5 실시예>
제1 레지스트로서 t-Boc화 폴리하이드록시스틸렌(t-Boc polyhydroxystyrene)과 산 발생제로 구성되는 菱電化成社 제품의 화학 증폭형 레지스트(MELKER, J. Vac. Sci. Technol., B11 (6) 2773, 1993)를 이용하여 레지스트 패턴을 형성하였다.
먼저, 상기 레지스트를 Si 웨이퍼 상에 떨어뜨려 회전 도포에 의해 막두께 약 0.52㎛가 되도록 성막하였다. 다음에, 120℃/180초에서 프리 베이크를 행하여, 레지스트 중의 용매를 건조시켰다. 계속하여, 이 레지스트상에 대전 방지막으로서 昭和電工社 제품 에스페이서 ESP-100을 마찬가지로 회전 도포한 후 80℃/120초에서 베이크를 행하였다.
다음에, EB 묘화 장치를 이용하여 17.4μC/㎠에서 묘화를 행하였다. 다음에, 80℃/120초에서 PEB 처리를 행한 후, 순수를 이용하여 대전 방지막을 박리하고, 계속하여 TMAH 알칼리 현상액(東京應化工業社 제품, NMD-W)을 이용하여 레지스트 패턴의 현상을 행하였다.
그 결과, 도 12에 도시한 약 0.2㎛의 EB 레지스트 패턴을 얻었다.
다음에, 제2 레지스트 재료에 관한 제6∼13 실시예에 대하여 설명한다.
<제6 실시예>
제2 레지스트 재료로서 1리터 메스플라스크(messflask)를 이용하여, 積水化學社 제품의 폴리비닐아세탈 수지 에스렉 KW3 및 KW1의 20wt% 수용액 : 각각 100g에 순수 : 400g을 가하여, 온실에서 6시간 각반 혼합하여, 폴리비닐아세탈 수지 KW3, KW1의 5wt% 수용액을 각각 얻었다.
<제7 실시예>
제2 레지스트 재료로서 제6 실시예의 폴리비닐아세탈 수지 대신에, 폴리비닐알콜 수지, 옥사졸린 함유 수용성 수지(일본 촉매사 제품, 에포크로스 WS500), 스틸렌-무수 말레인산 공중합체(ARCOchemical사 제품, SMA1000, 1440H)를 이용하여 제6 실시예와 동일하게 하여 각각의 5wt% 수용액을 얻었다.
<제8 실시예>
제2 레지스트 재료로서 1리터 메스플라스크(messflask)를 이용하여, 메톡시메틸올멜라민(三井사이나미드사 제품, 사이멜370) : 100g과 순수 : 780g, IPA : 40g을 실온에서 6시간 각반 혼합하여, 약 10wt% 메틸올멜라민 수용액을 얻었다.
<제9 실시예>
제2 레지스트 재료로서 1리터 메스플라스크(messflask)를 이용하여, (N-메톡시메틸) 메톡시메틸렌 요소 100g, (N-메톡시메틸) 하이드록시메틸렌 요소 : 100g, N-메톡시메틸 요소 : 100g 중에 각각 순수 : 860g, IPA : 40g을 실온에서 6시간 각반 혼합하여, 약 10wt% 메틸렌 요소 수용액을 얻었다.
<제10 실시예>
제2 레지스트 재료로서 제6 실시예에서 얻은 폴리비닐아세탈의 KW3 수용액 : 160g과, 제8 실시예에서 얻은 메톡시메틸올멜라민 수용액 : 20g, 순수 : 20g을 실온에서 6시간 각반 혼합하여 수용성 수지와 수용성 가교제의 혼합 용액을 얻었다.
<제11 실시예>
제2 레지스트 재료로서 제6 실시예에서 얻은 폴리비닐아세탈의 KW3 수용액 : 160g과, 제9 실시예에서 얻은 N-메톡시메틸) 메톡시에틸렌 요소 수용액 : 20g, (N-메톡시메틸) 하이드록시에틸렌 요소 : 20g, N-메톡시메틸 요소 : 20g 중에 각각 순수 : 20g을 실온에서 6시간 각반 혼합하여 수용성 수지와 수용성 가교제의 혼합 용액을 얻었다.
<제12 실시예>
제2 레지스트 재료로서 제6 실시예에서 얻은 폴리비닐아세탈의 KW3 수용액 : 160g, 제9 실시예에서 얻은 메톡시에틸렌 요소 수용액의 10g, 20g, 30g과 순수 : 20g 각각을 실온하에서 6시간 혼합하였다.
그 결과, 폴리비닐아세탈 수지에 대한 수용성 가교제인 메톡시에틸렌 요소의 온도가 약 11wt%, 20wt%, 27wt%의 3종류의 제2 레지스트 수용액을 얻었다.
<제13 실시예>
제2 레지스트로서 제6 실시예에서 얻은 5wt%의 폴리비닐아세탈 수지 수용액의 100g에 제7 실시예에서 얻은 수용성 수지 용액 중, 폴리비닐알콜 수지의 5wt% 수용액을 0g, 35.3g, 72.2g을 혼합하여, 실온하에서 6시간 각반 혼합하여 폴리비닐아세탈 수지와 폴리비닐알콜 수지의 혼합비가 상이한 3종류의 혼합 용액을 얻었다.
다음에, 미세 레지스트 패턴 형성의 제14∼22 실시예에 대하여 설명한다.
<제14 실시예>
제3 실시예에서 얻은 제1 레지스트 패턴이 형성된 Si 웨이퍼 상에 제12 실시예에서 얻은 제2 레지스트 재료를 떨어뜨려 스핀 코트한 후, 85℃/70초에서 프리 베이크를 행하여 제2 레지스트막을 형성하였다.
다음에, 120℃/90초에서 믹싱 베이크(MB)를 행하여, 가교 반응을 진행시켰다. 다음에, 순수를 이용하여 현상을 행하여, 비가교층을 현상 박리하고, 이어서 90℃/90초에서 포스트 베이크를 행함으로써, 제1 레지스트 패턴상에 제2 레지스트 가교층을 형성하고, 도 13에 도시한 바와 같이 제2 레지스트 패턴을 형성하였다. 도 13에서, 제2 레지스트 패턴의 홀 지름을 측정 장소로서, 수용성 수지의 혼합비를 바꾸어 가교층 형성후의 레지스트 패턴 사이즈를 측정하였다. 이 결과를 도 14의 테이블에 도시하였다.
이 경우, 폴리비닐아세탈 수지와 폴리비닐알콜 수지의 혼합량을 변화시킴으로써, 제1 레지스트 상에 형성되는 가교층의 두께를 제어할 수 있음을 알 수 있다.
<제15 실시예>
제2 실시예에서 얻은 제1 레지스트 패턴이 형성된 Si 웨이퍼 상에 제6 실시예에서 얻은 KW1의 수지 수용액을 제2 레지스트 재료로서 떨어뜨리고, 스핀코트한 후, 85℃/70초에서 프리 베이크를 행하여 제2 레지스트막을 형성하였다.
다음에, i선 노광 장치를 이용하여 웨이퍼에 전면 노광을 행하였다. 또한, 150℃/90초에서 믹싱 베이크(MB)를 행하여 가교 반응을 진행시켰다. 다음에, 순수를 이용하여 현상을 행하고, 비가교층을 현상 박리하고, 이어서 110℃/90초에서 포스트 베이크를 행함으로써, 도 13에 도시한 것과 마찬가지로, 제1 레지스트 패턴인 홀 패턴상에 제2 레지스트 가교층을 형성하였다. 도 13에 도시한 제2 레지스트 패턴의 홀 지름을 측정 장소로 하여, 전면 노광을 한 경우와 하지 않은 경우에 대하여, 가교층 형성 후의 레지스트 패턴 사이즈를 측정하였다. 이 결과를 도 15의 테이블에 도시하였다.
이에 따라, 가교층을 형성하기 전의 제1의 0.4㎛의 레지스트 홀 패턴 사이즈가, 전면 노광을 행한 경우에는 약 0.14㎛, 전면 노광을 행하지 않은 경우에는 약 0.11㎛ 축소되어 있다.
이 경우, MB 베이크 전에 전면 노광을 행함으로써, 행하지 않은 경우와 비교하여 가교 반응이 더욱 진행하여 제1 레지스트 표면에 가교층이 두껍게 형성되었다.
<제16 실시예>
제2 실시예에서 얻은 제1 레지스트 패턴이 형성된 Si 웨이퍼 상에 제11 실시예에서 얻은 폴리비닐아세탈 수지와 에틸렌 요소의 혼합 용액을 제2 레지스트로서 이용하였다.
제2 레지스트 재료를 떨어뜨려 스핀코트한 후, 85℃/70초에서 프리 베이크를 행하여 제2 레지스트막을 형성하였다.
다음에, 105℃/90초, 115℃/90초, 125℃/90초의 3종류의 조건으로 믹싱 베이크(MB)를 행하여 가교 반응을 행하였다. 다음에, 순수를 이용하여 현상을 행하고, 비가교제를 현상 박리하고, 이어서 90℃/90초에서 포스트 베이크를 행함으로써, 도 16에 도시한 바와 같이, 제1 레지스트 패턴상에 제2 레지스트 가교층을 형성하였다. 도 16에 도시한 제2 레지스트 패턴의 홀 지름, 라인 패턴 및 독립 잔여 패턴에 있어서의 스페이스를 측정 장소로 하여, 믹싱 베이크(MB)의 온도를 변화시켜, 가교층 형성후의 레지스트 패턴 사이즈를 측정하였다. 이 결과를 도 17의 테이블에 나타내었다.
그 결과, 제2 실시예에서 형성한 0.4㎛ 사이즈의 홀 패턴의 내경 및 라인 패턴과 독립 잔여 패턴에 있어서의 스페이스의 사이즈가, 가교층 형성 후의 레지스트 패턴에서는 도 17에 도시한 바와 같이 축소되어 있고, 그 축소양은 MB 온도가 높아짐과 동시에 증대하고 있다.
이것에서, MB의 온도 제어에 의해 정밀도 좋게 가교 반응의 제어가 가능한 것을 알 수 있다.
<제17 실시예>
제3 실시예에서 얻은 제1 레지스트 패턴이 형성된 Si 웨이퍼 상에 제6 실시예에서 얻은 폴리비닐아세탈 수용액, 제12 실시예에서 얻은 폴리비닐아세탈 수지와 에틸렌 요소 혼합 수용액 및 폴리비닐알콜 수지와 에틸렌 요소 혼합 수용액으로 에틸렌 요소의 농도가 상이한 혼합 용액을 제2 레지스트로서 이용하였다.
제2 레지스트 재료를 떨어뜨려 스핀코트한 후, 85℃/70초에서 프리 베이크를 행하여 제2 레지스트막을 형성하였다.
다음에, 65℃/70초 + 100℃/90초에서 믹싱 베이크(MB)를 행하여 가교 반응을 행하였다. 다음에, 순수를 이용하여 현상을 행하고, 비가교층을 현상 박리하고, 이어서 90℃/90초에서 포스트 베이크를 행함으로써, 도 13에 도시한 것과 마찬가지로, 제1 레지스트 패턴상에 제2 레지스트 가교층을 형성하였다. 도 13에 도시한 제2 레지스트 패턴의 홀 지름을 측정 장소로 하여, 수용성 가교제의 혼합량을 변화시켜, 가교층 형성후의 레지스트 패턴 사이즈를 측정하였다. 이 결과를 도 18의 테이블에 나타내었다.
그 결과, 제3 실시예에서 형성한 약 0.4㎛ 사이즈의 홀 패턴의 내경은, 도 18에 도시한 바와 같이 축소되어 있고, 그 축소량은 수용성 가교제의 혼합량이 증가할수록 커진다.
이것으로, 수용성 재료의 혼합비를 조정함으로써, 정밀도 좋은 가교 반응의 제어가 가능한 것을 알 수 있다.
또한, 가교제 양이 같더라도 수용성 수지의 종류를 변경함으로써, 그 축소량을 제어하는 가능한 것을 알 수 있다.
<제18 실시예>
제3 실시예에서 얻은 제1 레지스트 패턴이 형성된 Si 웨이퍼 상에 제6 실시예에서 얻은 폴리비닐아세탈 수용액, 제11 실시예에서 얻은 폴리비닐아세탈 수지 수용액과 수용성 가교제인 N-메톡시메틸-메톡시에틸렌 요소 혼합 수용액, (N-메톡시메틸) 하이드록시에틸렌 요소, N-메톡시메틸 요소의 혼합 용액을 제2 레지스트로서 이용하였다.
제2 레지스트 재료를 떨어뜨려 스핀코트한 후, 85℃/70초에서 프리 베이크를 행하여 제2 레지스트막을 형성하였다.
다음에, 65℃/70초 + 100℃/90초에서 믹싱 베이크(MB)를 행하여 가교 반응을 행하였다. 다음에, 순수를 이용하여 현상을 행하고, 비가교층을 현상 박리하고, 이어서 90℃/90초에서 포스트 베이크를 행함으로써, 도 13에 도시한 것과 마찬가지로, 제1 레지스트 패턴상에 제2 레지스트 가교층을 형성하였다. 도 13에 도시한 제2 레지스트 패턴의 홀 지름을 측정 장소로 하여, 수용성 가교제를 변화시켜, 가교층 형성후의 레지스트 패턴 사이즈를 측정하였다. 이 결과를 도 19의 테이블에 나타내었다.
그 결과, 제3 실시예에서 형성한 약 0.4㎛ 사이즈의 홀 패턴의 내경은, 도 19에 도시한 바와 같이 축소되어 있고, 그 축소량은 수용성 가교제의 차이에 따라 차가 인식된다.
이것에서, 혼합하는 수용성 재료의 상위에 따라, 가교 반응의 제어가 가능한 것을 알 수 있다.
<제19 실시예>
제4 실시예에서 얻은 제1 레지스트 패턴이 형성된 Si 웨이퍼 상에 제6 실시예에서 얻은 폴리비닐아세탈 수용액, 제11 실시예에서 얻은 폴리비닐아세탈 수지 수용액과 수용성 가교제인 메톡시에틸렌 요소 혼합 수용액을 제2 레지스트로서 이용하였다.
제2 레지스트 재료를 떨어뜨려 스핀코트한 후, 85℃/70초에서 프리 베이크를 행하여 제2 레지스트막을 형성하였다.
다음에, 소정의 온도에서 90초의 믹싱 베이크(MB)를 행하여 가교 반응을 행하였다. 다음에, 순수를 이용하여 현상을 행하고, 비가교층을 현상 박리하고, 이어서 90℃/90초에서 포스트 베이크를 행함으로써, 도 13에 도시한 것과 마찬가지로, 제1 레지스트 패턴상에 제2 레지스트 가교층을 형성하였다. 도 13에 도시한 제2 레지스트 패턴의 홀 지름을 측정 장소로 하여, 수용성 가교제의 양과 반응 온도를 변화시켜, 가교층 형성후의 레지스트 패턴 사이즈를 측정하였다. 이 결과를 도 20의 테이블에 나타내었다.
그 결과, 제4 실시예에서 형성한 약 0.3㎛의 레지스트 패턴 사이즈는, 도 20에 도시한 바와 같이 축소되어 있고, 수용성 가교제량, 반응 온도에 따라 차가 인지된다.
이것으로, 광 조사에 의해 산을 발생하는 화학 증폭형 레지스트를 이용한 경우에도 가교 반응에 의한 레지스트 패턴 사이즈의 제어가 가능한 것을 알 수 있다.
<제20 실시예>
제5 실시예에서 얻은 제1 레지스트 패턴이 형성된 Si 웨이퍼 상에 제6 실시예에서 얻은 폴리비닐아세탈 수용액, 제11 실시예에서 얻은 폴리비닐아세탈 수지 수용액과 수용성 가교제인 메톡시에틸렌 요소 혼합 수용액을 제2 레지스트로서 이용하였다.
제2 레지스트 재료를 떨어뜨려 스핀코트한 후, 85℃/70초에서 프리 베이크를 행하여 제2 레지스트막을 형성하였다. 다음에, 105, 115℃/90초에서 믹싱 베이크(MB)를 행하여 가교 반응을 행하였다.
다음에, 순수를 이용하여 현상을 행하고, 비가교층을 현상 박리하고, 이어서 90℃/90초에서 포스트 베이크를 행함으로써, 도 13에 도시한 것과 마찬가지로, 제1 레지스트 패턴상에 제2 레지스트 가교층을 형성하였다. 도 13에 도시한 제2 레지스트 패턴의 홀 지름을 측정 장소로 하여, 수용성 가교제의 양과 반응 온도를 변화시켜, 가교층 형성후의 레지스트 패턴 사이즈를 측정하였다. 이 결과를 도 21의 테이블에 나타내었다.
그 결과, 제5 실시예에서 형성한 약 0.2㎛ 사이즈의 레지스트 패턴의 사이즈는, 도 21에 도시한 바와 같이 축소되어 있고, 그 축소량은 수용성 재료의 차이와 MB 온도의 차이에 따라 차가 인지된다.
이것으로, t-Boc화 폴리하이드록시스틸렌과 산 발생제로 구성되는 화학 증폭형의 EB 레지스트를 이용한 경우에도 가교 반응에 의한 레지스트 패턴 사이즈의 제어가 가능한 것을 알 수 있다.
<제21 실시예>
제2 실시예에서 얻은 제1 레지스트 패턴 상에 선택적으로 전자선을 주사하였다. 전자선의 주사량은 50μC/㎠를 주사하였다.
다음에, 제11 실시예에서 얻은 폴리비닐아세탈 수지 수용액과 수용성 가교제인 메톡시에틸렌 요소 혼합 수용액을 제2 레지스트로서 전자선을 조사한 제1 레지스트 패턴상에 도포하였다. 도포는 제2 레지스트재료를 떨어뜨려 스핀코트를 행하고, 이어서 85℃/70초에서 프리 베이크를 행하여 제2 레지스트막을 형성하였다.
다음에, 120℃/90초에서 믹싱 베이크(MB)를 행하여 가교 반응을 행하였다.
마지막으로, 순수를 이용하여 현상을 행하고, 비가교층을 현상 박리하고, 이어서 110℃/70초에서 포스트 베이크를 행함으로써, 도 13에 도시한 것과 마찬가지로, 제1 레지스트 패턴상에 제2 레지스트 가교층을 형성하였다. 도 13에 도시한 제2 레지스트 패턴의 홀 지름을 측정 장소로 하여, 전자선의 조사 부분과 미조사 부분에 대하여 가교층 형성후의 레지스트 패턴 사이즈를 측정하였다. 이 결과를 도 22의 테이블에 나타내었다.
그 결과, 제2 실시예에서 형성한 약 0.4㎛의 레지스트 패턴은, 전자선을 조사하지 않은 부분에서는 도 22에 도시한 바와 같이 축소되어 있고, 선택적으로 전자선을 전자선을 조사한 부분에서는 가교 반응이 발생되지 않고 홀 사이즈의 축소를 볼 수 없었다.
이것으로, 레지스트 패턴을 형성 후, 선택적으로 전자선을 조사함으로써, 조사된 부분의 패턴에서는 반응이 일어나지 않기 때문에 선택적인 레지스트 패턴의 사이즈 제어가 가능한 것을 알 수 있다.
<제22 실시예>
제2 실시예에서 얻은 제1 레지스트 패턴을 산화막이 형성된 Si 웨이퍼 상에 형성하여, 도 23에 도시한 바와 같은 제1 레지스트 패턴을 형성하였다.
다음에, 제12 실시예에서 얻은 제2 레지스트 재료를 떨어뜨려 스핀코트한 후, 85℃/70초에서 프리 베이크를 행한 후, 105℃/90초에서 믹싱 베이크를 행하고, 비가교층을 순수로 현상 박리하고, 이어서 90℃/90초에서 포스트 베이크를 행함으로써, 제1 레지스트 패턴상에 제2 레지스트 가교층을 형성하였다.
또한, 에칭 장치를 이용하여 하지 산화막을 에칭하여, 에칭후의 패턴 형상을 관찰하였다.
또한, 비교예로서, 본 발명의 처리를 행하지 않은 도 23에 도시된 제1 레지스트 패턴을 형성한 웨이퍼에 대해서도 동일하게 에칭을 행하였다.
그 결과, 본 발명을 적용하지 않은 경우의 도 24의 (a)와 비교하여, 본 발명을 적용한 경우에는 도 24의 (b), (c)에 도시한 바와 같이 분리폭이 축소됨과 동시에, 측벽이 조면화된 산화막 패턴이 얻어졌다.
또한, 조면화의 정도가 가교제의 혼합량에 따라 제어 가능한 것을 알 수 있다.
이상, 상세하게 설명한 바와 같이, 본 발명에 따르면 레지스트의 분리 패턴, 홀 패턴의 미세화에 있어서, 파장 한계를 극복하는 패턴 형성을 가능하게 하는 미세 분리 레지스트 패턴 형성용 재료와, 그것을 이용한 미세 패턴 형성 방법을 얻을 수 있다.
이에 따라, 홀계 레지스트 패턴의 홀 지름을 종래보다 축소할 수 있고, 또한 스페이스계 레지스트 패턴의 분리폭을 종래보다 축소할 수 있다.
또한, 이와 같이 하여 형성된 미세 분리 레지스트 패턴을 마스크로서 이용하여, 반도체 기재상에 미세 분리된 스페이스 또는 홀을 형성할 수 있다.
또한, 이와 같은 제조 방법으로, 미세 분리된 스페이스 또는 홀을 갖는 반도체 장치를 얻을 수 있다.

Claims (3)

  1. 제1 레지스트로 반도체 기재 상에 제1 레지스트 패턴을 형성하고, 상기 제1 레지스트 패턴에 산성 기체로 표면 처리를 행하거나 또는 가열 처리, 노광 또는 노광과 가열 처리를 행하는 공정과,
    상기 제1 레지스트 패턴의 위에 산의 존재에 의해 가교 반응을 일으키는 제2 레지스트를 형성하는 공정과,
    상기 제1 레지스트 패턴으로부터의 산의 공급에 의해 상기 제2 레지스트의 상기 제1 레지스트 패턴에 접하는 부분에 가교막을 형성하는 처리 공정과,
    상기 제2 레지스트의 비가교 부분을 박리하여 제2 레지스트 패턴을 형성하는 공정과,
    상기 제2 레지스트 패턴을 마스크로 하여 상기 반도체 기재를 에칭하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 레지스트로서, 폴리비닐 아세탈(polyvinyl acetal), 폴리비닐 알콜(polyvinyl alcohol) 등의 수용성 수지의 1종류 또는 2종류 이상과, 멜라민 유도체, 요소 유도체 등의 수용성 가교제의 1종류 또는 2종류 이상과의 혼합물을 주성분으로 하고, 산의 존재에 의해 가교 반응을 일으키는 미세 패턴 형성 재료를 이용한 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 레지스트 패턴의 소정 영역 이외를 전자선 조사하고, 이 전자선 조사된 제1 레지스트 패턴의 위에 상기 제2 레지스트를 형성하고, 상기 제1 레지스트 패턴의 상기 소정 영역에서 상기 가교막을 형성하도록 한 것을 특징으로 하는 반도체 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100935001B1 (ko) * 2006-12-12 2009-12-31 에이에스엠엘 네델란즈 비.브이. 리소그래피 디바이스 제조 방법, 리소그래피 셀, 및 컴퓨터프로그램 제품

Families Citing this family (101)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100421034B1 (ko) * 1999-04-21 2004-03-04 삼성전자주식회사 레지스트 조성물과 이를 이용한 미세패턴 형성방법
US6503693B1 (en) * 1999-12-02 2003-01-07 Axcelis Technologies, Inc. UV assisted chemical modification of photoresist
KR100645835B1 (ko) * 2000-06-27 2006-11-14 주식회사 하이닉스반도체 반도체 소자의 감광막패턴 형성 방법
TW536734B (en) * 2000-07-31 2003-06-11 Clariant Int Ltd Process for manufacturing a microelectronic device
JP2002049161A (ja) * 2000-08-04 2002-02-15 Clariant (Japan) Kk 被覆層現像用界面活性剤水溶液
US20030008968A1 (en) * 2001-07-05 2003-01-09 Yoshiki Sugeta Method for reducing pattern dimension in photoresist layer
JP3633595B2 (ja) * 2001-08-10 2005-03-30 富士通株式会社 レジストパターン膨潤化材料およびそれを用いた微小パターンの形成方法および半導体装置の製造方法
JP4237430B2 (ja) * 2001-09-13 2009-03-11 Ａｚエレクトロニックマテリアルズ株式会社 エッチング方法及びエッチング保護層形成用組成物
EP1315043A1 (en) * 2001-11-27 2003-05-28 Fujitsu Limited Resist pattern thickening material, resist pattern and forming process thereof, and semiconductor device and manufacturing process thereof
US7189783B2 (en) * 2001-11-27 2007-03-13 Fujitsu Limited Resist pattern thickening material, resist pattern and forming process thereof, and semiconductor device and manufacturing process thereof
US20030102285A1 (en) * 2001-11-27 2003-06-05 Koji Nozaki Resist pattern thickening material, resist pattern and forming method thereof, and semiconductor device and manufacturing method thereof
JP3953822B2 (ja) * 2002-01-25 2007-08-08 富士通株式会社 レジストパターン薄肉化材料、レジストパターン及びその製造方法、並びに、半導体装置及びその製造方法
JP3858730B2 (ja) * 2002-03-05 2006-12-20 富士通株式会社 レジストパターン改善化材料およびそれを用いたパターンの製造方法
KR100876858B1 (ko) * 2002-03-06 2008-12-31 매그나칩 반도체 유한회사 반도체소자의 미세패턴 형성방법
JP3850767B2 (ja) * 2002-07-25 2006-11-29 富士通株式会社 レジストパターン厚肉化材料、レジストパターン及びその製造方法、並びに、半導体装置及びその製造方法
JP3850772B2 (ja) * 2002-08-21 2006-11-29 富士通株式会社 レジストパターン厚肉化材料、レジストパターンの製造方法、及び半導体装置の製造方法
JP2004093832A (ja) * 2002-08-30 2004-03-25 Renesas Technology Corp 微細パターン形成材料、微細パターン形成方法および半導体装置の製造方法
JP3850781B2 (ja) * 2002-09-30 2006-11-29 富士通株式会社 レジストパターン厚肉化材料、レジストパターンの形成方法、及び半導体装置の製造方法
US6818384B2 (en) * 2002-10-08 2004-11-16 Samsung Electronics Co., Ltd. Methods of fabricating microelectronic features by forming intermixed layers of water-soluble resins and resist materials
KR100493029B1 (ko) * 2002-10-26 2005-06-07 삼성전자주식회사 반도체 소자의 미세 패턴 형성방법
JP4001232B2 (ja) * 2002-12-26 2007-10-31 Ｔｄｋ株式会社 マスク形成方法、パターン化薄膜形成方法およびマイクロデバイスの製造方法
US7160665B2 (en) * 2002-12-30 2007-01-09 International Business Machines Corporation Method for employing vertical acid transport for lithographic imaging applications
JP4235466B2 (ja) * 2003-02-24 2009-03-11 Ａｚエレクトロニックマテリアルズ株式会社 水溶性樹脂組成物、パターン形成方法及びレジストパターンの検査方法
JP4012480B2 (ja) * 2003-03-28 2007-11-21 Ａｚエレクトロニックマテリアルズ株式会社 微細パターン形成補助剤及びその製造法
JP2004333548A (ja) * 2003-04-30 2004-11-25 Tokyo Ohka Kogyo Co Ltd ポジ型ホトレジスト組成物およびレジストパターン形成方法
JP2005003840A (ja) * 2003-06-11 2005-01-06 Clariant Internatl Ltd 微細パターン形成材料および微細パターン形成方法
KR101020164B1 (ko) 2003-07-17 2011-03-08 허니웰 인터내셔날 인코포레이티드 진보된 마이크로전자적 응용을 위한 평탄화 막, 및 이를제조하기 위한 장치 및 방법
WO2005013011A1 (ja) * 2003-08-04 2005-02-10 Fujitsu Limited レジストパターン厚肉化材料、それを用いたレジストパターンの製造方法及び半導体装置の製造方法
JP4143023B2 (ja) * 2003-11-21 2008-09-03 株式会社東芝 パターン形成方法および半導体装置の製造方法
KR100585138B1 (ko) * 2004-04-08 2006-05-30 삼성전자주식회사 반도체 소자 제조용 마스크 패턴 및 그 형성 방법과 미세패턴을 가지는 반도체 소자의 제조 방법
KR100618864B1 (ko) * 2004-09-23 2006-08-31 삼성전자주식회사 반도체 소자 제조용 마스크 패턴 및 그 형성 방법과 미세패턴을 가지는 반도체 소자의 제조 방법
JP4583860B2 (ja) * 2004-10-04 2010-11-17 富士通株式会社 レジストパターン厚肉化材料、レジストパターンの形成方法、並びに、半導体装置及びその製造方法
US7595141B2 (en) * 2004-10-26 2009-09-29 Az Electronic Materials Usa Corp. Composition for coating over a photoresist pattern
JP2006163176A (ja) * 2004-12-09 2006-06-22 Toshiba Corp パターン形成方法及び半導体装置の製造方法
US20060188805A1 (en) * 2005-02-18 2006-08-24 Fujitsu Limited Resist pattern thickening material and process for forming resist pattern, and semiconductor device and process for manufacturing the same
JP4676325B2 (ja) * 2005-02-18 2011-04-27 富士通株式会社 レジストパターン厚肉化材料、レジストパターンの形成方法、半導体装置及びその製造方法
JP4731193B2 (ja) * 2005-03-31 2011-07-20 富士通株式会社 半導体装置における導電層を形成する方法
KR100745901B1 (ko) * 2005-05-19 2007-08-02 주식회사 하이닉스반도체 포토레지스트 패턴 코팅용 조성물 및 이를 이용한 미세패턴형성 방법
US20070020386A1 (en) * 2005-07-20 2007-01-25 Bedell Daniel W Encapsulation of chemically amplified resist template for low pH electroplating
JP4566861B2 (ja) * 2005-08-23 2010-10-20 富士通株式会社 レジスト組成物、レジストパターンの形成方法、半導体装置及びその製造方法
JP4566862B2 (ja) * 2005-08-25 2010-10-20 富士通株式会社 レジストパターン厚肉化材料、レジストパターンの形成方法、半導体装置及びその製造方法
JP2007140151A (ja) * 2005-11-18 2007-06-07 Renesas Technology Corp 微細パターン形成用材料、微細パターン形成方法、それを用いた電子デバイスの製造方法、およびそれにより製造された電子デバイス
JP4657899B2 (ja) * 2005-11-30 2011-03-23 富士通株式会社 レジストパターン厚肉化材料、レジストパターンの形成方法、半導体装置及びその製造方法
JP4801477B2 (ja) * 2006-03-24 2011-10-26 富士通株式会社 レジスト組成物、レジストパターンの形成方法、半導体装置及びその製造方法
JP4809705B2 (ja) * 2006-03-28 2011-11-09 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4724073B2 (ja) * 2006-08-17 2011-07-13 富士通株式会社 レジストパターンの形成方法、半導体装置及びその製造方法
JP4724072B2 (ja) * 2006-08-17 2011-07-13 富士通株式会社 レジストパターンの形成方法、半導体装置及びその製造方法
JP4739150B2 (ja) * 2006-08-30 2011-08-03 富士通株式会社 レジストカバー膜形成材料、レジストパターンの形成方法、電子デバイス及びその製造方法
JP4801550B2 (ja) * 2006-09-26 2011-10-26 富士通株式会社 レジスト組成物、レジストパターンの形成方法、及び半導体装置の製造方法
JP5018307B2 (ja) 2006-09-26 2012-09-05 富士通株式会社 レジストパターン厚肉化材料、レジストパターンの形成方法、半導体装置及びその製造方法
JP5000260B2 (ja) * 2006-10-19 2012-08-15 ＡｚエレクトロニックマテリアルズＩｐ株式会社 微細化されたパターンの形成方法およびそれに用いるレジスト基板処理液
JP2008102343A (ja) * 2006-10-19 2008-05-01 Az Electronic Materials Kk 現像済みレジスト基板処理液とそれを用いたレジスト基板の処理方法
JP2008153328A (ja) * 2006-12-15 2008-07-03 Elpida Memory Inc 薄膜パターン形成方法及び半導体装置の製造方法
DE102006060720A1 (de) * 2006-12-21 2008-06-26 Qimonda Ag Verfahren zur Reduzierung der Rauhigkeit der Oberfläche einer Resistschicht
JP4554665B2 (ja) * 2006-12-25 2010-09-29 富士フイルム株式会社 パターン形成方法、該パターン形成方法に用いられる多重現像用ポジ型レジスト組成物、該パターン形成方法に用いられるネガ現像用現像液及び該パターン形成方法に用いられるネガ現像用リンス液
US8530148B2 (en) * 2006-12-25 2013-09-10 Fujifilm Corporation Pattern forming method, resist composition for multiple development used in the pattern forming method, developer for negative development used in the pattern forming method, and rinsing solution for negative development used in the pattern forming method
US8637229B2 (en) * 2006-12-25 2014-01-28 Fujifilm Corporation Pattern forming method, resist composition for multiple development used in the pattern forming method, developer for negative development used in the pattern forming method, and rinsing solution for negative development used in the pattern forming method
TWI374478B (en) * 2007-02-13 2012-10-11 Rohm & Haas Elect Mat Electronic device manufacture
EP2133747A4 (en) * 2007-02-26 2011-01-12 Jsr Corp RESIN COMPOSITION FOR MICRO-MOTIF FORMATION AND METHOD FOR FORMING MICRO-MOTIFS
US7923200B2 (en) * 2007-04-09 2011-04-12 Az Electronic Materials Usa Corp. Composition for coating over a photoresist pattern comprising a lactam
US8603733B2 (en) 2007-04-13 2013-12-10 Fujifilm Corporation Pattern forming method, and resist composition, developer and rinsing solution used in the pattern forming method
US8034547B2 (en) * 2007-04-13 2011-10-11 Fujifilm Corporation Pattern forming method, resist composition to be used in the pattern forming method, negative developing solution to be used in the pattern forming method and rinsing solution for negative development to be used in the pattern forming method
JP4562784B2 (ja) 2007-04-13 2010-10-13 富士フイルム株式会社 パターン形成方法、該パターン形成方法に用いられるレジスト組成物、現像液及びリンス液
JP5069494B2 (ja) * 2007-05-01 2012-11-07 ＡｚエレクトロニックマテリアルズＩｐ株式会社 微細化パターン形成用水溶性樹脂組成物およびこれを用いた微細パターン形成方法
WO2008140119A1 (ja) * 2007-05-15 2008-11-20 Fujifilm Corporation パターン形成方法
US8476001B2 (en) 2007-05-15 2013-07-02 Fujifilm Corporation Pattern forming method
JP4427562B2 (ja) * 2007-06-11 2010-03-10 株式会社東芝 パターン形成方法
US8632942B2 (en) 2007-06-12 2014-01-21 Fujifilm Corporation Method of forming patterns
US8617794B2 (en) 2007-06-12 2013-12-31 Fujifilm Corporation Method of forming patterns
WO2008153110A1 (ja) * 2007-06-12 2008-12-18 Fujifilm Corporation ネガ型現像用レジスト組成物及びこれを用いたパターン形成方法
JP4617337B2 (ja) * 2007-06-12 2011-01-26 富士フイルム株式会社 パターン形成方法
JP4590431B2 (ja) 2007-06-12 2010-12-01 富士フイルム株式会社 パターン形成方法
US8642474B2 (en) * 2007-07-10 2014-02-04 Advanced Micro Devices, Inc. Spacer lithography
US7749903B2 (en) * 2008-02-07 2010-07-06 International Business Machines Corporation Gate patterning scheme with self aligned independent gate etch
US7745077B2 (en) * 2008-06-18 2010-06-29 Az Electronic Materials Usa Corp. Composition for coating over a photoresist pattern
JP5306755B2 (ja) * 2008-09-16 2013-10-02 ＡｚエレクトロニックマテリアルズＩｐ株式会社 基板処理液およびそれを用いたレジスト基板処理方法
JP2010113261A (ja) * 2008-11-10 2010-05-20 Toshiba Corp 半導体装置の製造方法
JP4826840B2 (ja) * 2009-01-15 2011-11-30 信越化学工業株式会社 パターン形成方法
JP4826846B2 (ja) * 2009-02-12 2011-11-30 信越化学工業株式会社 パターン形成方法
JP5321415B2 (ja) * 2009-11-04 2013-10-23 富士通株式会社 レジストパターン厚肉化材料、並びに、半導体装置及びその製造方法
JP5192016B2 (ja) * 2010-05-07 2013-05-08 東京エレクトロン株式会社 半導体装置の製造方法及び半導体装置の製造装置
JP5659872B2 (ja) 2010-10-22 2015-01-28 富士通株式会社 レジストパターン改善化材料、レジストパターンの形成方法、及び半導体装置の製造方法
JP5659873B2 (ja) 2010-12-16 2015-01-28 富士通株式会社 レジストパターン改善化材料、レジストパターンの形成方法、及び半導体装置の製造方法
JP5768397B2 (ja) 2011-02-16 2015-08-26 三菱電機株式会社 半導体装置の製造方法
JP5708071B2 (ja) 2011-03-11 2015-04-30 富士通株式会社 レジストパターン改善化材料、レジストパターンの形成方法、及び半導体装置の製造方法
JP6075724B2 (ja) 2012-10-01 2017-02-08 アーゼッド・エレクトロニック・マテリアルズ（ルクセンブルグ）ソシエテ・ア・レスポンサビリテ・リミテ 微細レジストパターン形成用組成物およびそれを用いたパターン形成方法
CN102866574B (zh) * 2012-10-12 2014-08-13 上海华力微电子有限公司 相移光掩模制作方法
JP6157151B2 (ja) * 2013-03-05 2017-07-05 アーゼッド・エレクトロニック・マテリアルズ（ルクセンブルグ）ソシエテ・ア・レスポンサビリテ・リミテ 微細レジストパターン形成用組成物およびそれを用いたパターン形成方法
JP6233240B2 (ja) 2013-09-26 2017-11-22 信越化学工業株式会社 パターン形成方法
KR102198023B1 (ko) 2013-10-30 2021-01-05 삼성전자주식회사 반도체 소자의 패턴 형성방법
JP2015152702A (ja) 2014-02-13 2015-08-24 株式会社東芝 パターン形成方法および半導体装置
JP6459759B2 (ja) 2014-05-26 2019-01-30 信越化学工業株式会社 パターン形成方法及びシュリンク剤
JP6455369B2 (ja) 2014-10-30 2019-01-23 信越化学工業株式会社 パターン形成方法及びシュリンク剤
JP6455370B2 (ja) 2014-10-30 2019-01-23 信越化学工業株式会社 パターン形成方法及びシュリンク剤
JP6402702B2 (ja) 2014-11-04 2018-10-10 信越化学工業株式会社 パターン形成方法及びシュリンク剤
EP3032332B1 (en) 2014-12-08 2017-04-05 Shin-Etsu Chemical Co., Ltd. Shrink material and pattern forming process
EP3032333B1 (en) 2014-12-08 2017-05-24 Shin-Etsu Chemical Co., Ltd. Shrink material and pattern forming process
JP6481602B2 (ja) 2015-01-09 2019-03-13 信越化学工業株式会社 パターン形成方法及びシュリンク剤
US10133179B2 (en) * 2016-07-29 2018-11-20 Rohm And Haas Electronic Materials Llc Pattern treatment methods
CN108267934B (zh) * 2016-12-30 2021-03-30 臻鼎科技股份有限公司 水溶性感光树脂组合物、覆盖膜及电路板
JP7447813B2 (ja) * 2019-01-21 2024-03-12 日産化学株式会社 アセタール構造及びアミド構造を有する保護膜形成組成物

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4341859A (en) 1980-09-23 1982-07-27 General Electric Company Emulsion for making dry film resists
US4501806A (en) 1982-09-01 1985-02-26 Tokyo Shibaura Denki Kabushiki Kaisha Method for forming pattern and photoresist used therein
JPH0769611B2 (ja) 1986-12-01 1995-07-31 東京応化工業株式会社 感光性樹脂用下地材料
US5342727A (en) 1988-10-21 1994-08-30 Hoechst Celanese Corp. Copolymers of 4-hydroxystyrene and alkyl substituted-4-hydroxystyrene in admixture with a photosensitizer to form a photosensitive composition
JPH02156244A (ja) 1988-12-08 1990-06-15 Oki Electric Ind Co Ltd パターン形成方法
JPH05166717A (ja) 1991-12-16 1993-07-02 Mitsubishi Electric Corp 微細パターン形成方法
JP3057879B2 (ja) 1992-02-28 2000-07-04 株式会社日立製作所 半導体装置の製造方法
JP2951504B2 (ja) 1992-06-05 1999-09-20 シャープ株式会社 シリル化平坦化レジスト及び平坦化方法並びに集積回路デバイスの製造方法
US5324550A (en) 1992-08-12 1994-06-28 Hitachi, Ltd. Pattern forming method
JP3340493B2 (ja) 1993-02-26 2002-11-05 沖電気工業株式会社 パターン形成方法、位相シフト法用ホトマスクの形成方法
JPH07134422A (ja) 1993-09-14 1995-05-23 Oki Electric Ind Co Ltd パターン形成方法
US5691101A (en) * 1994-03-15 1997-11-25 Kabushiki Kaisha Toshiba Photosensitive composition
JP3340864B2 (ja) * 1994-10-26 2002-11-05 富士写真フイルム株式会社 ポジ型化学増幅レジスト組成物
JP3330254B2 (ja) * 1995-04-19 2002-09-30 東京応化工業株式会社 ネガ型レジスト組成物
US5707783A (en) * 1995-12-04 1998-01-13 Complex Fluid Systems, Inc. Mixtures of mono- and DI- or polyfunctional silanes as silylating agents for top surface imaging
TW329539B (en) * 1996-07-05 1998-04-11 Mitsubishi Electric Corp The semiconductor device and its manufacturing method
JP2001100428A (ja) * 1999-09-27 2001-04-13 Mitsubishi Electric Corp 半導体装置の製造方法、微細パターン形成用薬液および半導体装置
JP3348715B2 (ja) * 2000-02-25 2002-11-20 ティーディーケイ株式会社 レジストパターン形成方法、フレームめっき方法及び薄膜磁気ヘッドの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100935001B1 (ko) * 2006-12-12 2009-12-31 에이에스엠엘 네델란즈 비.브이. 리소그래피 디바이스 제조 방법, 리소그래피 셀, 및 컴퓨터프로그램 제품

Also Published As

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ITMI980673A1 (it) 1999-09-30
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