JP3850781B2 - レジストパターン厚肉化材料、レジストパターンの形成方法、及び半導体装置の製造方法 - Google Patents

レジストパターン厚肉化材料、レジストパターンの形成方法、及び半導体装置の製造方法 Download PDF

Info

Publication number
JP3850781B2
JP3850781B2 JP2002288117A JP2002288117A JP3850781B2 JP 3850781 B2 JP3850781 B2 JP 3850781B2 JP 2002288117 A JP2002288117 A JP 2002288117A JP 2002288117 A JP2002288117 A JP 2002288117A JP 3850781 B2 JP3850781 B2 JP 3850781B2
Authority
JP
Japan
Prior art keywords
resist pattern
resist
film
thickening material
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002288117A
Other languages
English (en)
Other versions
JP2004126080A (ja
Inventor
美和 小澤
耕司 野崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2002288117A priority Critical patent/JP3850781B2/ja
Priority to TW092125713A priority patent/TWI231524B/zh
Priority to EP20030021393 priority patent/EP1403717A1/en
Priority to CNA031346790A priority patent/CN1497670A/zh
Priority to US10/670,291 priority patent/US20040072098A1/en
Priority to KR1020030067339A priority patent/KR101042656B1/ko
Publication of JP2004126080A publication Critical patent/JP2004126080A/ja
Application granted granted Critical
Publication of JP3850781B2 publication Critical patent/JP3850781B2/ja
Priority to KR1020110030729A priority patent/KR101125412B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/265—Selective reaction with inorganic or organometallic reagents after image-wise exposure, e.g. silylation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0035—Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/40—Treatment after imagewise removal, e.g. baking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/47—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a floating-gate layer also being used as part of the peripheral transistor
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/0048—Photosensitive materials characterised by the solvents or agents facilitating spreading, e.g. tensio-active agents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
    • G11B5/84—Processes or apparatus specially adapted for manufacturing record carriers
    • G11B5/855—Coating only part of a support with a magnetic layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Organic Chemistry (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、レジストパターン上に塗布されて該レジストパターンを厚肉化し、既存の露光装置の光源における露光限界を超えて微細なレジスト抜けパターンを形成可能なレジストパターン厚肉化材料、並びに、それを用いたレジストパターンの形成方法及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
現在、半導体集積回路は高集積化が進み、ＬＳＩやＶＬＳＩが実用化されており、それに伴って配線パターンは０．２μｍ以下、最小パターンは０．１μｍ以下の領域に及んでいる。微細な配線パターンの形成には、薄膜を形成した被処理基板上をレジスト膜で被覆し、選択露光を行った後に現像してレジストパターンを作り、これをマスクとしてドライエッチングを行い、その後に該レジストパターンを除去することにより所望のパターンを得るリソグラフィ技術が非常に重要である。
微細な配線パターンの形成には、露光装置における光源の短波長化と、その光源の特性に応じた高解像度を有するレジスト材料の開発との両方が必要とされる。しかしながら、前記露光装置における光源の短波長化のためには、莫大なコストを要する露光装置の更新が必要となる。一方、短波長の光源を用いた露光に対応するためのレジスト材料の開発も容易ではない。
【０００３】
また、半導体装置の製造プロセスにおいては、レジストパターンによる微細なレジスト抜けパターンを形成した上で、該レジストパターンをマスクとして用いて微細なパターニングを行うため、該レジストパターンは、エッチング耐性に優れていることが望まれる。ところが、最新技術であるＡｒＦエキシマレーザ露光技術においては、使用するレジスト材料のエッチング耐性が十分でないという問題がある。そこで、エッチング耐性に優れるＫｒＦレジストを使用することも考えられるが、エッチング条件が厳しい場合、被加工層が厚い場合、微細パターンを形成する場合、レジスト厚が薄い場合などにおいてはエッチング耐性が不足する可能性があり、エッチング耐性に優れたレジストパターンを形成し、該レジストパターンによる微細なレジスト抜けパターンを形成可能な技術の開発が望まれている。
【０００４】
なお、レジストの前記露光光として前記深紫外線であるＫｒＦ（フッ化クリプトン）エキシマレーザー光（波長２４８ｎｍ）を使用することにより、微細な抜けパターンを形成可能なＲＥＬＡＣＳと呼ばれるレジスト抜けパターンの微細化技術が提案されている（例えば、特許文献１参照）。この技術は、前記露光光としてＫｒＦ（フッ化クリプトン）エキシマレーザー（波長２４８ｎｍ）を使用し前記レジスト（ポジ型又はネガ型）を露光することによりレジストパターンを形成した後、水溶性樹脂組成物を用いて該レジストパターンを覆うように塗膜を設け、該塗膜と該レジストパターンとをその界面において該レジストパターンの材料中の残留酸を利用して相互作用させ、該レジストパターンを厚肉化（以下「膨潤」と称することがある）させることにより該レジストパターン間の距離を短くし、微細なレジスト抜けパターンを形成する技術である。
しかし、この場合、使用するＫｒＦレジストがＡｒＦエキシマレーザー光を強く吸収するため、ＡｒＦエキシマレーザー光が前記ＫｒＦレジストを透過できず、前記露光光として該ＡｒＦエキシマレーザー光を使用することができないという問題がある。
微細な配線パターンを形成する観点からは、露光装置における光源として、ＫｒＦエキシマレーザー光よりも短波長であるＡｒＦエキシマレーザー光をも使用可能であることが望まれる。
したがって、パターニング時に露光装置の光源としてＡｒＦエキシマレーザー光をも利用可能であり、微細なレジスト抜けパターンを形成可能な技術は未だ提供されていないのが現状である。
【０００５】
【特許文献１】
特開平１０−７３９２７号公報
【０００６】
【発明が解決しようとする課題】
本発明は、従来における問題を解決し、以下の目的を達成することを課題とする。即ち、本発明は、レジストパターンのパターニング時に既存の露光装置におけるＡｒＦエキシマレーザー光等の光源をそのまま使用可能であり量産性に優れ、レジストパターンの材料や大きさに対する依存性がなく、レジスト抜けパターンを前記光源の露光限界を超えて微細に形成可能なレジストパターンの形成方法を提供することを目的とする。
また、本発明は、レジストパターンの材料や大きさに対する依存性がなく、レジストパターンに塗布すると該レジストパターンを効率良く厚肉化することができ、既存の露光装置の光源における露光限界を超えて微細なレジスト抜けパターンを製造するのに好適なレジストパターン厚肉化材料を提供することを目的とする。
また、本発明は、微細に形成したレジスト抜けパターンを用いることにより、酸化膜等の下地層に微細パターンを形成することができ、微細な配線等を有する高性能な半導体装置を効率的に量産可能な半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明のレジストパターン厚肉化材料は、ＡｒＦレジストで形成されたパターンを厚肉化するのに用いられるレジストパターン厚肉化材料であって、樹脂と、ポリオキシアルキレンアルキルエーテル化合物とを含有することを特徴とする。該レジストパターン厚肉化材料がレジストパターン上に塗布されると、塗布された該レジストパターン厚肉化材料のうち、該レジストパターンとの界面付近にあるものが該レジストパターンに染み込む。このとき、前記レジストパターン厚肉化材料と前記レジストパターンとの親和性が良好であるため、該レジストパターンの表面上に、該レジストパターン厚肉化材料と該レジストパターンとが一体化してなる表層が効率よく形成される（前記レジストパターンが前記レジストパターン厚肉化材料により効率よく厚肉化される）。こうして形成されたレジストパターン（以下「厚肉化レジストパターン」と称することがある）は、前記レジストパターン厚肉化材料により厚肉化されているため、該厚肉化レジストパターンにより形成される抜けパターンは、露光限界を超えてより微細な構造を有する。
【０００８】
本発明のレジストパターンの形成方法は、レジストパターンを形成後、該レジストパターンの表面を覆うように本発明の前記レジストパターン厚肉化材料を塗布し、該レジストパターンを厚肉化した厚肉化レジストパターンを形成することを特徴とする。本発明のレジストパターンの形成方法においては、形成されたレジストパターン上に前記レジストパターン厚肉化材料が塗布されると、塗布された該レジストパターン厚肉化材料のうち、該レジストパターンとの界面付近にあるものが該レジストパターンに染み込む。このため、該レジストパターンの表面において、該レジストパターン厚肉化材料と該レジストパターンとが一体化され、該レジストパターンは厚肉化される。こうして形成された厚肉化レジストパターンは、前記レジストパターン厚肉化材料により厚肉化されているため、該厚肉化レジストパターンにより形成されるレジスト抜けパターンは、露光限界を超えてより微細な構造を有する。
【０００９】
本発明の半導体装置の製造方法は、下地層上にレジストパターンを形成後、該レジストパターンの表面を覆うように本発明の前記レジストパターン厚肉化材料を塗布することにより該レジストパターンを厚肉化し厚肉化レジストパターンを形成する厚肉化レジストパターン形成工程と、該厚肉化レジストパターンを用いてエッチングにより前記下地層をパターニングするパターニング工程とを含むことを特徴とする。本発明の半導体装置の製造方法においては、下地層上にレジストパターンが形成された後、該レジストパターン上に前記レジストパターン厚肉化材料が塗布される。すると、塗布された該レジストパターン厚肉化材料のうち、該レジストパターンとの界面付近にあるものが該レジストパターンに染み込む。このため、該レジストパターンの表面において、該レジストパターン厚肉化材料と該レジストパターンとが一体化され、該レジストパターンが厚肉化される。こうして形成された厚肉化レジストパターンは、前記レジストパターン厚肉化材料により厚肉化されているため、該厚肉化レジストパターンにより形成されるレジスト抜けパターンは、露光限界を超えてより微細な構造を有する。そして、該パターンをマスクとしてエッチングにより前記下地層がパターニングされるので、極めて微細なパターンを有する高品質・高性能な半導体装置が効率良く製造される。
【００１０】
【発明の実施の形態】
（レジストパターン厚肉化材料）
本発明のレジストパターン厚肉化材料は、樹脂と、非イオン性界面活性剤とを含有してなり、更に必要に応じて適宜選択した、含環状構造化合物、有機溶剤、その他の成分などを含有してなる。
【００１１】
本発明のレジストパターン厚肉化材料は、水溶性乃至アルカリ可溶性である。本発明のレジストパターン厚肉化材料の態様としては、水溶液状あるが、コロイド液状、エマルジョン液状などの態様であってもよいが、水溶液状であるのが好ましい。
【００１２】
−樹脂−
前記樹脂としては、特に制限はなく目的に応じて適宜選択することができるが、水溶性乃至アルカリ可溶性であるのが好ましい。
前記樹脂は、１種単独で使用してもよいし、２種以上を併用してもよい。
【００１３】
前記樹脂が水溶性樹脂である場合、該水溶性樹脂としては、２５℃の水に対し０．１ｇ以上溶解する水溶性を示すものが好ましく、０．３ｇ以上溶解する水溶性を示すものがより好ましく、０．５ｇ以上溶解する水溶性を示すものが特に好ましい。
前記水溶性樹脂としては、例えば、ポリビニルアルコール、ポリビニルアセタール、ポリビニルアセテート、ポリアクリル酸、ポリビニルピロリドン、ポリエチレンイミン、ポリエチレンオキシド、スチレン−マレイン酸共重合体、ポリビニルアミン、ポリアリルアミン、オキサゾリン基含有水溶性樹脂、水溶性メラミン樹脂、水溶性尿素樹脂、アルキッド樹脂、スルホンアミド樹脂などが挙げられる。
【００１４】
前記樹脂がアルカリ可溶性である場合、該アルカリ可溶性樹脂としては、２５℃の２．３８％テトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ）水溶液に対し、０．１ｇ以上溶解するアルカリ可溶性を示すものが好ましく、０．３ｇ以上溶解するアルカリ可溶性を示すものがより好ましく、０．５ｇ以上溶解するアルカリ可溶性を示すものが特に好ましい。
前記アルカリ可溶性樹脂としては、例えば、ノボラック樹脂、ビニルフェノール樹脂、ポリアクリル酸、ポリメタクリル酸、ポリp−ヒドロキシフェニルアクリラート、ポリp−ヒドロキシフェニルメタクリラート、これらの共重合体などが挙げられる。
【００１５】
本発明においては、前記樹脂が、環状構造を少なくともその一部に有する樹脂であってもよい。
この場合、前記環状構造としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、芳香族化合物、脂環族化合物及びヘテロ環状化合物の少なくともいずれかから選択される構造が好適に挙げられる。
【００１６】
前記芳香族化合物としては、例えば、多価フェノール化合物、ポリフェノール化合物、芳香族カルボン酸化合物、ナフタレン多価アルコール化合物、ベンゾフェノン化合物、フラボノイド化合物、ポルフィン、水溶性フェノキシ樹脂、芳香族含有水溶性色素、これらの誘導体、これらの配糖体、などが挙げられる。これらは、1種単独で使用してもよいし、２種以上を併用してもよい。
【００１７】
前記多価フェノール化合物としては、例えば、レゾルシン、レゾルシン［４］アレーン、ピロガロール、没食子酸、これらの誘導体又は配糖体などが挙げられる。
【００１８】
前記ポリフェノール化合物及びその誘導体としては、例えば、カテキン、アントシアニジン（ペラルゴジン型（４’−ヒドロキシ），シアニジン型（３’，４’−ジヒドロキシ），デルフィニジン型（３’，４’，５’−トリヒドロキシ））、フラバン−３，４−ジオール、プロアントシアニジン、これらの誘導体又は配糖体などが挙げられる。
【００１９】
前記芳香族カルボン酸化合物及びその誘導体としては、例えば、サリチル酸、フタル酸、ジヒドロキシ安息香酸、タンニン、これらの誘導体又は配糖体、などが挙げられる。
【００２０】
前記ナフタレン多価アルコール化合物及びその誘導体としては、例えば、ナフタレンジオール、ナフタレントリオール、これらの誘導体又は配糖体などが挙げられる。
【００２１】
前記ベンゾフェノン化合物及びその誘導体としては、例えば、アリザリンイエローＡ、これらの誘導体又は配糖体などが挙げられる。
【００２２】
前記フラボノイド化合物及びその誘導体としては、例えば、フラボン、イソフラボン、フラバノール、フラボノン、フラボノール、フラバン−３−オール、オーロン、カルコン、ジヒドロカルコン、ケルセチン、これらの誘導体又は配糖体などが挙げられる。
【００２３】
前記脂環族化合物としては、例えば、ポリシクロアルカン類、シクロアルカン類、縮合環、これらの誘導体、これらの配糖体、などが挙げられる。これらは、１種単独で使用してもよいし、２種以上を併用してもよい。
前記ポリシクロアルカン類としては、例えば、ノルボルナン、アダマンタン、ノルピナン、ステランなどが挙げられる。
前記シクロアルカン類としては、例えば、シクロペンタン、シクロヘキサン、などが挙げられる。
前記縮合環としては、例えば、ステロイドなどが挙げられる。
【００２４】
前記ヘテロ環状化合物としては、例えば、ピロリジン、ピリジン、イミダゾール、オキサゾール、モルホリン、ピロリドン等の含窒素環状化合物、フラン、ピラン、五炭糖、六炭糖等を含む多糖類等の含酸素環状化合物、などが好適に挙げられる。
【００２５】
前記環状構造を少なくともその一部に有する樹脂の中でも、水溶性及びアルカリ可溶性の少なくともいずれかに優れる点で、極性基を２以上有するものが好ましい。
前記極性基としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、水酸基、カルボキシル基、カルボニル基、スルホニル基などが挙げられる。
【００２６】
また、前記環状構造を少なくとも一部に有する樹脂の場合、前記環状構造以外の樹脂部分については、樹脂全体が水溶性又はアルカリ性であれば特に制限はなく、目的に応じて適宜選択することができ、例えば、上述したポリビニルアルコール、ポリビニルアセタールなどの水溶性樹脂、ノボラック樹脂、ビニルフェノール樹脂などのアルカリ可溶性樹脂が挙げられる。
【００２７】
また、前記樹脂が前記環状構造を少なくともその一部に有する場合、該環状構造のモル含有率としては、特に制限はなく、目的に応じて適宜選択することができるが、高いエッチング耐性を必要とする場合には５ｍｏｌ％以上であるのが好ましく、１０ｍｏｌ％以上であるのがより好ましい。
なお、前記モル含有率は、例えば、ＮＭＲ等を用いて測定することができる。
【００２８】
前記樹脂の前記レジストパターン厚肉化材料における含有量としては、後述する界面活性剤等の量により異なり一概に規定することができないが、目的に応じて適宜決定することができる。
【００２９】
−非イオン性界面活性剤−
前記非イオン性界面活性剤としては、特に制限はなく、目的に応じて適宜選択することができる。これらは、１種単独で使用してもよいし、２種以上を併用してもよい。
【００３０】
前記非イオン性界面活性剤としては、アルコキシレート系界面活性剤、脂肪酸エステル系界面活性剤、アミド系界面活性剤、アルコール系界面活性剤、及びエチレンジアミン系界面活性剤から選択されるものが好適に挙げられる。なお、これらの具体例としては、ポリオキシエチレン−ポリオキシプロピレン縮合物化合物、ポリオキシアルキレンアルキルエーテル化合物、ポリオキシエチレンアルキルエーテル化合物、ポリオキシエチレン誘導体化合物、ソルビタン脂肪酸エステル化合物、グリセリン脂肪酸エステル化合物、第１級アルコールエトキシレート化合物、フェノールエトキシレート化合物、ノニルフェノールエトキシレート系、オクチルフェノールエトキシレート系、ラウリルアルコールエトキシレート系、オレイルアルコールエトキシレート系、脂肪酸エステル系、アミド系、天然アルコール系、エチレンジアミン系、第２級アルコールエトキシレート系などが挙げられる。
【００３３】
以上の非イオン性界面活性剤の前記レジストパターン厚肉化材料における含有量としては、前記樹脂等の種類・含有量等に応じて異なり一概に規定することはできないが、目的に応じて適宜選択することができる。
【００３４】
−含環状構造化合物−
前記レジストパターン厚肉化材料において、前記含環状構造化合物を更に含有していると、得られるレジストパターン（厚肉化レジストパターン）のエッチング耐性を顕著に向上させることができる点で好ましい。
前記含環状構造化合物としては、環状構造を含むものであれば特に制限はなく、目的に応じて適宜選択することができるが、化合物のみならず樹脂も含まれ、水溶性及びアルカリ可溶性であるのが好ましい。
【００３５】
前記含環状構造化合物が水溶性である場合、該水溶性としては、例えば、２５℃の水１００ｇに対し、０．１ｇ以上溶解する水溶性を示すものが好ましく、０．３ｇ以上溶解する水溶性を示すものがより好ましく、０．５ｇ以上溶解する水溶性を示すものが特に好ましい。
前記含環状構造化合物がアルカリ可溶性である場合、該アルカリ可溶性としては、例えば、２５℃の２．３８％テトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ）水溶液に対し、０．１ｇ以上溶解するアルカリ可溶性を示すものが好ましく、０．３ｇ以上溶解するアルカリ可溶性を示すものがより好ましく、０．５ｇ以上溶解するアルカリ可溶性を示すものが特に好ましい。
【００３６】
前記含環状構造化合物としては、例えば、芳香族化合物、脂環族化合物、ヘテロ環状化合物などが好適に挙げられる。これらの化合物の内容は、上述した通りであり、これらの中で好ましいものなども上述した通りである。
【００３７】
前記含環状構造化合物の中でも、水溶性及びアルカリ可溶性の少なくともいずれかに優れる点で、極性基を２以上有するものが好ましく、３個以上有するものがより好ましく、４個以上有するものが特に好ましい。
前記極性基としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、水酸基、カルボキシル基、カルボニル基、スルホニル基などが挙げられる。
【００３８】
前記含環状構造化合物が樹脂である場合、該樹脂に対する前記環状構造のモル含有率としては、特に制限はなく、目的に応じて適宜選択することができるが、高いエッチング耐性を必要とする場合には５ｍｏｌ％以上であるのが好ましく、１０ｍｏｌ％以上であるのがより好ましい。
なお、前記モル含有率は、例えば、ＮＭＲ等を用いて測定することができる。
【００３９】
前記含環状構造化合物の前記レジストパターン厚肉化材料における含有量としては、前記樹脂等の種類・含有量等に応じて適宜決定することができる。
【００４０】
−有機溶剤−
前記有機溶剤は、前記レジストパターン厚肉化材料に含有させることにより、該レジストパターン厚肉化材料における、前記樹脂、前記界面活性剤等の溶解性を向上させることができる。
【００４１】
前記有機溶剤としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、アルコール系有機溶剤、鎖状エステル系有機溶剤、環状エステル系有機溶剤、ケトン系有機溶剤、鎖状エーテル系有機溶剤、環状エーテル系有機溶剤、などが挙げられる。
【００４２】
前記アルコール系有機溶剤としては、例えば、メタノール、エタノール、プロピルアルコール、イソプロピルアルコール、ブチルアルコールなどが挙げられる。
前記鎖状エステル系有機溶剤としては、例えば、乳酸エチル、プロピレングリコールメチルエーテルアセテート（ＰＧＭＥＡ）などが挙げられる。
前記環状エステル系有機溶剤としては、例えば、γ−ブチロラクトン等のラクトン系有機溶剤などが挙げられる。
前記ケトン系有機溶剤としては、例えば、アセトン、シクロヘキサノン、ヘプタノン等のケトン系有機溶剤、などが挙げられる。
前記鎖状エーテル系有機溶剤としては、例えば、エチレングリコールジメチルエーテル、などが挙げられる。
前記環状エーテルとしては、例えば、テトラヒドロフラン、ジオキサン、などが挙げられる。
【００４３】
これらの有機溶剤は、１種単独で使用してもよいし、２種以上を併用してもよい。これらの中でも、厚肉化を精細に行うことができる点で、８０〜２００℃程度の沸点を有するものが好ましい。
【００４４】
前記有機溶剤の前記レジストパターン厚肉化材料における含有量としては、前記樹脂、前記界面活性剤等の種類・含有量等に応じて適宜決定することができる。
【００４５】
−その他の成分−
前記その他の成分としては、本発明の効果を害しない限り特に制限はなく、目的に応じて適宜選択することができ、公知の各種添加剤、例えば、架橋剤、熱酸発生剤、アミン系、アミド系、アンモニウム塩素等に代表されるクエンチャーなどが好適に挙げられる。
前記その他の成分の前記レジストパターン厚肉化材料における含有量としては、前記樹脂、前記界面活性剤等の種類・含有量等に応じて適宜決定することができる。
【００４６】
−使用等−
本発明のレジストパターン厚肉化材料は、前記レジストパターン上に塗布して使用することができる。
なお、前記塗布の際、前記界面活性剤については、前記レジストパターン厚肉化材料に含有させずに、該レジストパターン厚肉化材料を塗布する前に別途に塗布してもよい。
【００４７】
前記レジストパターン厚肉化材料を前記レジストパターン上に塗布すると、該レジストパターンが厚肉化され、厚肉化レジストパターンが形成される。
こうして得られた前記厚肉化レジストパターンにより形成されたレジスト抜けパターンの径乃至幅（開口寸法）は、前記レジストパターンにより形成されていたレジスト抜けパターンの径乃至幅よりも小さくなる。前記レジストパターンのパターニング時に用いた露光装置の光源の露光限界を超えて、より微細なレジスト抜けパターンが形成される。例えば、前記レジストパターンのパターニング時にＡｒＦエキシマレーザー光を用いた場合、得られたレジストパターンに対し、本発明のレジストパターン厚肉化材料を用いて厚肉化を行い、厚肉化レジストパターンを形成すると、該厚肉化レジストパターンにより形成されたレジスト抜けパターンは、電子線を用いてパターニングした時と同様の微細なレジスト抜けパターンが得られる。
なお、このとき、前記レジストパターンの厚肉化量は、前記レジストパターン厚肉化材料の粘度、塗布厚み、ベーク温度、ベーク時間等を適宜調節することにより、所望の範囲に制御することができる。
【００４８】
−レジストパターンの材料−
前記レジストパターン（本発明のレジストパターン厚肉化材料が塗布されるレジストパターン）の材料としては、特に制限はなく、公知のレジスト材料の中から目的に応じて適宜選択することができ、ネガ型、ポジ型のいずれであってもよく、例えば、ｇ線、ｉ線、ＫｒＦエキシマレーザー、ＡｒＦエキシマレーザー、Ｆ２エキシマレーザー、電子線等でパターニング可能なｇ線レジスト、ｉ線レジスト、ＫｒＦレジスト、ＡｒＦレジスト、Ｆ２レジスト、電子線レジスト等が好適に挙げられる。これらは、化学増幅型であってもよいし、非化学増幅型であってもよい。これらの中でも、ＫｒＦレジスト、ＡｒＦレジストなどが好ましく、ＡｒＦレジストがより好ましい。
前記レジストパターンの材料の具体例としては、ノボラック系レジスト、ＰＨＳ系レジスト、アクリル系レジスト、シクロオレフィン−マレイン酸無水物系（ＣＯＭＡ系）レジスト、シクロオレフィン系レジスト、ハイブリッド系（脂環族アクリル系−ＣＯＭＡ系共重合体）レジストなどが挙げられる。これらは、フッ素修飾等されていてもよい。
【００４９】
前記レジストパターンの形成方法、大きさ、厚み等については、特に制限はなく、目的に応じて適宜選択することができ、特に厚みについては、加工対象である下地、エッチング条件等により適宜決定することができるが、一般に０．２〜２００μｍ程度である。
【００５０】
本発明のレジストパターン厚肉化材料を用いた前記レジストパターンの厚肉化について、以下に図面を参照しながら説明する。
図１（ａ）に示すように、下地層（基材）５上にレジストパターン３を形成した後、レジストパターン３の表面にレジストパターン厚肉化材料１を塗布し、プリベーク（加温・乾燥）をして塗膜を形成する。すると、図１（ｂ）に示すように、レジストパターン３とレジストパターン厚肉化材料１との界面においてレジストパターン厚肉化材料１のレジストパターン３へのミキシング（含浸）が起こり、内層レジストパターン１０ｂ（レジストパターン３）とレジストパターン厚肉化材料１との界面において前記ミキシング（含浸）して表層１０ａが形成される。
この後、図１（ｃ）に示すように、現像処理を行うことによって、塗布したレジストパターン厚肉化材料１の内、レジストパターン３とミキシングしていない部分が溶解除去され、厚肉化された厚肉化レジストパターン１０が形成（現像）される。
なお、前記現像処理は、水現像であってもよいし、アルカリ現像液による現像であってもよい。
【００５１】
厚肉化レジストパターン１０は、レジストパターン１０ｂ（レジストパターン３）の表面に、レジストパターン厚肉化材料１がミキシングして形成された表層１０ａを有してなる。厚肉化レジストパターン１０は、レジストパターン３に比べて表層１０ａの厚み分だけ厚肉化されているので、厚肉化レジストパターン１０により形成されるレジスト抜けパターンの幅は、レジストパターン３により形成されるレジスト抜けパターンの幅よりも小さい。このため、レジストパターン３を形成する時の露光装置における光源の露光限界を超えてレジスト抜けパターンを微細に形成することができ、厚肉化レジストパターン１０により形成されるレジスト抜けパターンは、レジストパターン３ｂにより形成されるレジスト抜けパターンよりも微細である。
【００５２】
厚肉化レジストパターン１０における表層１０ａは、レジストパターン厚肉化材料１により形成される。レジストパターン厚肉化材料１が前記含環状構造化合物及び環状構造を一部に有してなる樹脂の少なくともいずれかを含有する場合には、レジストパターン３（レジストパターン１０ｂ）がエッチング耐性に劣る材料であっても、得られる厚肉化レジストパターン１０はその表面に前記水溶性含環状構造化合物及び環状構造を一部に有してなる樹脂の少なくともいずれかを含有する表層１０ａを有するのでエッチング耐性に顕著に優れる。
【００５３】
−用途−
本発明のレジストパターン厚肉化材料は、レジストパターンを厚肉化し、露光限界を超えてレジスト抜けパターンを微細化するのに好適に使用することができる。また、本発明のレジストパターン厚肉化材料は、本発明の半導体装置の製造方法に特に好適に使用することができる。
また、本発明のレジストパターン厚肉化材料が前記含環状構造化合物及び環状構造を一部に有してなる樹脂の少なくともいずれかを含有する場合には、プラズマ等に晒され、表面のエッチング耐性を向上させる必要がある樹脂等により形成されたパターンの被覆化乃至厚肉化に好適に使用することができ、該パターンの材料として前記水溶性含環状構造化合物及び環状構造を一部に有してなる樹脂の少なくともいずれかを使用することができない場合により好適に使用することができる。
【００５４】
（レジストパターンの形成方法）
本発明のレジストパターンの形成方法においては、レジストパターンを形成後、該レジストパターンの表面を覆うように本発明の前記レジストパターン厚肉化材料を塗布し、該レジストパターンを厚肉化した厚肉化レジストパターンを形成する。
【００５５】
前記レジストパターンの材料としては、本発明の前記レジストパターン厚肉化材料において上述したものが好適に挙げられる。
前記レジストパターンは、公知の方法に従って形成することができる。
前記レジストパターンは、下地（基材）上に形成することができ、該下地（基材）としては、特に制限はなく、目的に応じて適宜選択することができるが、該レジストパターンが半導体装置に形成される場合、該下地（基材）としては、通常、シリコンウエハ等の基板、各種酸化膜、などが好適に挙げられる。
【００５６】
前記レジストパターン厚肉化材料の塗布の方法としては、特に制限はなく、目的に応じて公知の塗布方法の中から適宜選択することができ、例えば、スピンコート法などが好適に挙げられる。該スピンコート法の場合、その条件としては例えば、回転数が１００〜１００００ｒｐｍ程度であり、８００〜５０００ｒｐｍが好ましく、時間が１秒〜１０分程度であり、１秒〜９０秒が好ましい。
前記塗布の際の塗布厚みとしては、通常、１００〜１００００Å程度であり、２０００〜５０００Å程度が好ましい。
なお、前記塗布の際、前記界面活性剤については、前記レジストパターン厚肉化材料に含有させずに、該レジストパターン厚肉化材料を塗布する前に別途に塗布してもよい。
【００５７】
前記塗布の際乃至その後で、塗布した前記レジストパターン厚肉化材料をプリベーク（加温・乾燥）するのが、該レジストパターンと前記レジストパターン厚肉化材料との界面において該レジストパターン厚肉化材料の該レジストパターンへのミキシング（含浸）を効率良く生じさせることができる等の点で好ましい。なお、前記プリベーク（加温・乾燥）の条件、方法等にとしては、レジストパターンを軟化させない限り特に制限はなく、目的に応じて適宜選択することができるが、例えば、温度が４０〜１２０℃程度であり、７０〜１００℃が好ましく、時間が１０秒〜５分程度であり、４０秒〜１００秒が好ましい。
【００５８】
また、前記プリベーク（加温・乾燥）の後で、塗布した前記レジストパターン厚肉化材料をベークを行うのが、前記レジストパターンとレジストパターン厚肉化材料との界面において前記ミキシングを効率的に進行させることができる等の点で好ましい。
なお、前記ベークの条件、方法等にとしては、特に制限はなく、目的に応じて適宜選択することができるが、前記プリベーク（加温・乾燥）よりも通常高い温度条件が採用される。前記ベークの条件としては、例えば、温度が７０〜１５０℃程度であり、９０〜１３０℃が好ましく、時間が１０秒〜５分程度であり、４０秒〜１００秒が好ましい。
【００５９】
更に、前記ベークの後で、塗布した前記レジストパターン厚肉化材料に対し、現像処理を行うのが好ましい。この場合、塗布したレジストパターン厚肉化材料の内、前記レジストパターンとミキシングしていない部分を溶解除去し、厚肉化レジストパターンを現像する（得る）ことができる点で好ましい。
なお、前記現像処理については、上述した通りである。
【００６０】
ここで、本発明のレジストパターンの形成方法について以下に図面を参照しながら説明する。
図２（ａ）に示すように、下地層（基材）５上にレジスト材３ａを塗布した後、図２（ｂ）に示すように、これをパターニングしてレジストパターン３を形成した後、図２（ｃ）に示すように、レジストパターン３の表面にレジストパターン厚肉化材料１を塗布し、プリベーク（加温・乾燥）をして塗膜を形成する。すると、レジストパターン３とレジストパターン厚肉化材料１との界面においてレジストパターン厚肉化材料１のレジストパターン３へのミキシング（含浸）が起こり、図２（ｄ）に示すように、レジストパターン３とレジストパターン厚肉化材料１との界面において前記ミキシング（含浸）層が形成される。この後、図２（ｅ）に示すように、現像処理を行うと、塗布したレジストパターン厚肉化材料１の内、レジストパターン３とミキシングしていない部分が溶解除去され、レジストパターン１０ｂ（レジストパターン３）上に表層１０ａを有してなる厚肉化レジストパターン１０が形成（現像）される。
なお、前記現像処理は、水現像であってもよいし、アルカリ水溶液による現像であってもよいが、低コストで効率的に現像処理を行うことができる点で水現像が好ましい。
【００６１】
厚肉化レジストパターン１０は、レジストパターン１０ｂ（レジストパターン３）の表面に、レジストパターン厚肉化材料１がミキシングして形成された表層１０ａを有してなる。レジストパターン１０は、レジストパターン３（レジストパターン１０ｂ）に比べて表層１０ａの厚み分だけ厚肉化されているので、厚肉化レジストパターン１０により形成されるレジスト抜けパターンの幅は、レジストパターン３（レジストパターン１０ｂ）により形成されるレジスト抜けパターンの幅よりも小さく、厚肉化レジストパターン１０により形成されるレジスト抜けパターンは微細である。
【００６２】
厚肉化レジストパターン１０における表層１０ａは、レジストパターン厚肉化材料１により形成され、レジストパターン厚肉化材料１が前記含環状構造化合物及び環状構造を一部に有してなる樹脂の少なくともいずれかを含有する場合には、エッチング耐性に顕著に優れる。この場合、レジストパターン３（内層レジストパターン１０ｂ）がエッチング耐性に劣る材料であっても、その表面にエッチング耐性に優れる表層１０ａを有する厚肉化レジストパターン１０を形成することができる。
【００６３】
本発明のレジストパターンの形成方法により製造されたレジストパターンは、前記レジストパターンの表面に本発明の前記レジストパターン厚肉化材料がミキシングして形成された表層を有してなる。該レジストパターン厚肉化材料が前記芳香族化合物及び前記芳香族化合物を一部に含有する樹脂の少なくとも一方を含有すると、前記レジストパターンがエッチング耐性に劣る材料であったとしても、該レジストパターンの表面にエッチング耐性に優れる表層を有するレジストパターンを効率的に製造することができる。また、本発明のレジストパターンの形成方法により製造された厚肉化レジストパターンは、前記レジストパターンに比べて前記表層の厚み分だけ厚肉化されているので、製造された厚肉化レジストパターン１０により形成されるレジスト抜けパターンの幅は、前記レジストパターンにより形成されるレジスト抜けパターンの幅よりも小さいため、本発明のレジストパターンの形成方法によれば、微細なレジスト抜けパターンを効率的に形成することができる。
【００６４】
本発明のレジストパターン厚肉化材料により形成された厚肉化レジストパターンは、レジストパターン上に、前記本発明のレジストパターン厚肉化材料により形成された表層を有してなる。
前記厚肉化レジストパターンは、エッチング耐性に優れていることが好ましく、前記レジストパターンに比しエッチング速度（Å／ｓ）が同等以上であるのが好ましい。具体的には、同条件下で測定した場合における、前記表層のエッチング速度（Å／ｓ）と前記レジストパターンのエッチング速度（Å／ｓ）との比（レジストパターン／表層）が、１．１以上であるのが好ましく、１．２以上であるのがより好ましく、１．３以上であるのが特に好ましい。
なお、前記エッチング速度（Å／ｓ）は、例えば、公知のエッチング装置を用いて所定時間エッチング処理を行い試料の減膜量を測定し、単位時間当たりの減膜量を算出することにより測定することができる。
【００６５】
前記表層は、本発明の前記レジストパターン厚肉化材料を用いて好適に形成することができ、エッチング耐性の向上の観点からは前記含環状構造化合物及び環状構造を一部に有してなる樹脂の少なくともいずれかを含有してなるのが好ましい。
前記表層が前記含環状構造化合物及び環状構造を一部に有してなる樹脂の少なくともいずれかを含有しているか否かについては、例えば、該表層につきＩＲ吸収スペクトルを分析すること等により確認することができる。
【００６６】
前記厚肉化レジストパターンは、前記含環状構造化合物及び環状構造を一部に有してなる樹脂の少なくともいずれかを含有していてもよい。この場合、前記含環状構造化合物及び環状構造を一部に有してなる樹脂の少なくともいずれかの含有量が前記表層から内部に向かって漸次減少するように設計してもよい。
【００６７】
前記厚肉化レジストパターンにおいては、前記レジストパターンと前記表層との境界が明瞭な構造であってもよいし、不明瞭な構造であってもよい。
本発明のレジストパターンの形成方法により製造された厚肉化レジストパターンは、例えば、マスクパターン、レチクルパターン、磁気ヘッド、ＬＣＤ（液晶ディスプレイ）、ＰＤＰ（プラズマディスプレイパネル）、ＳＡＷフィルタ（弾性表面波フィルタ）等の機能部品、光配線の接続に利用される光部品、マイクロアクチュエータ等の微細部品、半導体装置の製造に好適に使用することができ、後述する本発明の半導体装置の製造方法に好適に使用することができる。
【００６８】
（半導体装置の製造方法）
本発明の半導体装置の製造方法は、厚肉化レジストパターン形成工程と、パターニング工程とを含み、更に必要に応じて適宜選択したその他の工程とを含む。
【００６９】
前記厚肉化レジストパターン形成工程は、下地層上にレジストパターンを形成後、該レジストパターンの表面を覆うように本発明の前記レジストパターン厚肉化材料を塗布することにより該レジストパターンを厚肉化し厚肉化レジストパターンを形成する工程である。該厚肉化レジストパターン形成工程における詳細は、本発明の前記レジストパターンの形成方法と同様である。
なお、前記下地層としては、特に制限はなく、目的に応じて適宜選択することができるが、半導体装置における各種部材の表面層が挙げられるが、シリコンウエハ等の基板乃至その表面層、各種酸化膜などが好適に挙げられる。前記レジストパターンは上述した通りである。前記塗布の方法は、上述した通りである。また、該塗布の後では、上述のプリベーク、ベーク等を行うのが好ましい。
【００７０】
前記パターニング工程は、前記厚肉化レジストパターン形成工程により形成した厚肉化レジストパターンを用いて（マスクパターン等として用いて）エッチングを行うことにより前記下地層をパターニングする工程である。
前記エッチングの方法としては、特に制限はなく、公知の方法の中から目的に応じて適宜選択することができるが、例えば、ドライエッチングが好適に挙げられる。該エッチングの条件としては、特に制限はなく、目的に応じて適宜選択することができる。
【００７１】
前記その他の工程としては、例えば、界面活性剤塗布工程、現像処理工程などが好適に挙げられる。
【００７２】
前記界面活性剤塗布工程は、前記厚肉化レジストパターン形成工程の前に、前記レジストパターンの表面に前記界面活性剤を塗布する工程である。
前記界面活性剤としては、特に制限はなく目的に応じて適宜選択することができるが、例えば、上述したものが好適に挙げられ、ポリオキシエチレン−ポリオキシプロピレン縮合物化合物、ポリオキシアルキレンアルキルエーテル化合物、ポリオキシエチレンアルキルエーテル化合物、ポリオキシエチレン誘導体化合物、ソルビタン脂肪酸エステル化合物、グリセリン脂肪酸エステル化合物、第１級アルコールエトキシレート化合物、フェノールエトキシレート化合物、ノニルフェノールエトキシレート系、オクチルフェノールエトキシレート系、ラウリルアルコールエトキシレート系、オレイルアルコールエトキシレート系、脂肪酸エステル系、アミド系、天然アルコール系、エチレンジアミン系、第２級アルコールエトキシレート系、アルキルカチオン系、アミド型４級カチオン系、エステル型４級カチオン系、アミンオキサイド系、ベタイン系などが挙げられる。
【００７３】
前記現像処理工程は、前記厚肉化レジストパターン形成工程の後であって前記パターニング工程の前に、塗布したレジストパターン厚肉化材料の現像処理を行う工程である。なお、前記現像処理は、上述した通りである。
【００７４】
本発明の半導体装置の製造方法によると、例えば、フラッシュメモリ、ＤＲＡＭ、ＦＲＡＭ、等を初めとする各種半導体装置を効率的に製造することができる。
【００７５】
【実施例】
以下、本発明の実施例を具体的に説明するが、本発明はこれらの実施例に何ら限定されるものではない。
【００７６】
（実施例１）
−レジストパターン厚肉化材料の調製−
表１に示す組成を有する本発明のレジストパターン厚肉化材料１〜４を調製した。なお、表１において、カッコ内の数値の単位は、質量部を表す。「樹脂」の欄における、「ＫＷ−３」は、ポリビニルアセタール樹脂（積水化学社製）を表す。「界面活性剤」の欄における、「ＴＮ−８０」は、非イオン性界面活性剤（旭電化社製、ポリオキシエチレンモノアルキルエーテル系界面活性剤）を表し、「ＰＣ−６」は、非イオン性界面活性剤（旭電化社製、ポリオキシエチレンモノアルキルエーテル系界面活性剤）を表す。また、前記樹脂を除いた主溶剤成分として、純水（脱イオン水）とイソプロピルアルコールとの混合液（質量比が純水（脱イオン水）：イソプロピルアルコール＝９８．６：０．４）を使用した。
【００７７】
【表１】
Figure 0003850781
【００７８】
−レジストパターンの形成−
以上により調製した本発明のレジストパターン厚肉化材料１〜４を、前記ＡｒＦレジスト（住友化学（株）製、ＰＡＲ７００）により形成した孤立ラインパターン（直径２００ｎｍ）上に、スピンコート法により、初めに１０００ｒｐｍ／５ｓの条件で、次に３５００ｒｐｍ／４０ｓの条件で塗布した後、８５℃／７０ｓの条件で前記プリベークを行い、更に１１０℃／７０ｓの条件で前記ベークを行った後、純水でレジストパターン厚肉化材料１〜４を６０秒間リンスし、ミキシングしていない部分を除去し、レジストパターン厚肉化材料１〜４により厚肉化したレジストパターンを現像させることにより、厚肉化レジストパターンを形成した。
【００７９】
形成した厚肉化レジストパターンにより形成されたレジスト抜けパターンのサイズについて、初期パターンサイズ（厚肉化前のレジストパターンにより形成されたレジスト抜けパターンのサイズ）と共に表２に示した。なお、表２において、「１」〜「４」は、前記レジストパターン厚肉化材料１〜４に対応する。
【００８０】
【表２】
Figure 0003850781
【００８１】
次に、シリコン基板上に形成したレジストの表面に、本発明のレジストパターン厚肉化材料１〜４を塗布して厚みが０．５μｍである表層を形成した。これらの表層と、比較のための前記ＫｒＦレジスト（シプレイ社製、ＵＶ−６）と、比較のためのポリメチルメタクリレート（ＰＭＭＡ）とに対し、エッチング装置（平行平板型ＲＩＥ装置、富士通（株）製）を用いて、Ｐμ＝２００Ｗ、圧力＝０．０２Ｔｏｒｒ、ＣＦ４ガス＝１００ｓｃｃｍの条件下で３分間エッチングを行い、サンプルの減膜量を測定し、エッチングレートを算出し、前記ＫｒＦレジストのエッチングレートを基準として相対評価を行った。
【００８２】
【表３】
Figure 0003850781
【００８３】
表３に示す結果から、本発明のレジストパターン厚肉化材料では、前記ＫｒＦレジストに近く、前記ＰＭＭＡより顕著に優れたエッチング耐性を有し、脂環族化合物であるアダマンタノールを使用したレジストパターン厚肉化材料２は、エッチング耐性に特に優れることが判る。
【００８４】
（実施例２）
図３（ａ）に示すように、シリコン基板１１上に層間絶縁膜１２を形成し、図３（ｂ）に示すように、層間絶縁膜１２上にスパッタリング法によりチタン膜１３を形成した。次に、図３（ｃ）に示すように、公知のフォトリソグラフィー技術によりレジストパターン１４を形成し、これをマスクとして用い、反応性イオンエッチングによりチタン膜１３をパターニングして開口部１５ａを形成した。引き続き、図３（ｄ）に示すように、反応性イオンエッチングによりレジストパターン１４を除去するととともに、チタン膜１３をマスクにして層間絶縁膜１２に開口部１５ｂを形成した。
【００８５】
次に、チタン膜１３をウェット処理により除去し、図４（ａ）に示すように層間絶縁膜１２上にＴｉＮ膜１６をスパッタリング法により形成し、続いて、ＴｉＮ膜１６上にＣｕ膜１７を電解めっき法で成膜した。次いで、図４（ｂ）に示すように、ＣＭＰにて開口部１５ｂ（図３（ｄ））に相当する溝部のみにバリアメタルとＣｕ膜（第一の金属膜）を残して平坦化し、第一層の配線１７ａを形成した。
次いで、図４（ｃ）に示すように、第一層の配線１７ａの上に層間絶縁膜１８を形成した後、図３（ｂ）〜（ｄ）と図４（ａ）及び（ｂ）と同様にして、図４（ｄ）に示すように、第一層の配線１７ａを、後に形成する上層配線と接続するＣｕプラグ（第二の金属膜）１９及びＴｉＮ膜１７ａを形成した。
【００８６】
上述の各工程を繰り返すことにより、図５に示すように、シリコン基板１１上に第一層の配線１７ａ、第二層の配線２０、及び第三層の配線２１を含む多層配線構造を備えた半導体装置を製造した。なお、図５においては、各層の配線の下層に形成したバリアメタル層は、図示を省略した。
この実施例２では、レジストパターン１４が、本発明のレジストパターン厚肉化材料を用いて、実施例１における場合と同様にして製造した厚肉化レジストパターンである。
【００８７】
（実施例３）
−フラッシュメモリ及びその製造−
実施例３は、本発明のレジストパターン厚肉化材料を用いた本発明の半導体装置及びその製造方法の一例である。なお、この実施例３では、以下のレジスト膜２６、２７、２９、３２及び３４が、本発明のレジストパターン厚肉化材料を用いて実施例１及び２におけるのと同様の方法により厚肉化されたものである。
【００８８】
図６における（ａ）及び（ｂ）は、ＦＬＯＴＯＸ型又はＥＴＯＸ型と呼ばれるＦＬＯＴＯＸ型又はＥＴＯＸ型と呼ばれるＦＬＡＳＨ ＥＰＲＯＭの上面図（平面図）であり、図７における（ａ）〜（ｃ）、図８における（ｄ）〜（ｆ）、図９（ｇ）〜（ｉ）は、該ＦＬＡＳＨ ＥＰＲＯＭの製造方法に関する一例を説明するための断面概略図であり、図７〜図９における、左図はメモリセル部（第１素子領域）であって、フローティングゲート電極を有するＭＯＳトランジスタの形成される部分のゲート幅方向（図６におけるＸ方向）の断面（Ａ方向断面）概略図であり、中央図は前記左図と同部分のメモリセル部であって、前記Ｘ方向と直交するゲート長方向（図６におけるＹ方向）の断面（Ｂ方向断面）概略図であり、右図は周辺回路部（第２素子領域）のＭＯＳトランジスタの形成される部分の断面（図６におけるＡ方向断面）概略図である。
【００８９】
まず、図７（ａ）に示すように、ｐ型のＳｉ基板２２上の素子分離領域に選択的にＳｉＯ２膜によるフィールド酸化膜２３を形成した。その後、メモリセル部（第１素子領域）のＭＯＳトランジスタにおける第１ゲート絶縁膜２４ａを厚みが１００〜３００Åとなるように熱酸化にてＳｉＯ２膜により形成し、また別の工程で、周辺回路部（第２素子領域）のＭＯＳトランジスタにおける第２ゲート絶縁膜２４ｂを厚みが１００〜５００Åとなるように熱酸化にてＳｉＯ２膜により形成した。なお、第１ゲート絶縁膜２４ａ及び第２ゲート絶縁膜２４ｂを同一厚みにする場合には、同一の工程で同時に酸化膜を形成してもよい。
【００９０】
次に、前記メモリセル部（図７（ａ）の左図及び中央図）にｎ型ディプレションタイプのチャネルを有するＭＯＳトランジスタを形成するため、閾値電圧を制御する目的で前記周辺回路部（図７（ａ）の右図）をレジスト膜２６によりマスクした。そして、フローティングゲート電極直下のチャネル領域となる領域に、ｎ型不純物としてドーズ量１×１０１１〜１×１０１４ｃｍ−２のリン（Ｐ）又は砒素（Ａｓ）をイオン注入法により導入し、第１閾値制御層２５ａを形成した。なお、このときのドーズ量及び不純物の導電型は、ディプレッションタイプにするかアキュミレーションタイプにするかにより適宜選択することができる。
【００９１】
次に、前記周辺回路部（図７（ｂ）の右図）にｎ型ディプレションタイプのチャネルを有するＭＯＳトランジスタを形成するため、閾値電圧を制御する目的でメモリセル部（図７（ｂ）の左図及び中央図）をレジスト膜２７によりマスクした。そして、ゲート電極直下のチャネル領域となる領域に、ｎ型不純物としてドーズ量１×１０１１〜１×１０１４ｃｍ−２のリン（Ｐ）又は砒素（Ａｓ）をイオン注入法により導入し、第２閾値制御層２５ｂを形成した。
【００９２】
次に、前記メモリセル部（図７（ｃ）の左図及び中央図）のＭＯＳトランジスタのフローティングゲート電極、及び前記周辺回路部（図７（ｃ）の右図）のＭＯＳトランジスタのゲート電極として、厚みが５００〜２０００Åである第１ポリシリコン膜（第１導電体膜）２８を全面に形成した。
【００９３】
その後、図８（ｄ）に示すように、マスクとして形成したレジスト膜２９により第１ポリシリコン膜２８をパターニングして前記メモリセル部（図８（ｄ）の左図及び中央図）のＭＯＳトランジスタにおけるフローティングゲート電極２８ａを形成した。このとき、図８（ｄ）に示すように、Ｘ方向は最終的な寸法幅になるようにパターニングし、Ｙ方向はパターニングせずＳ／Ｄ領域層となる領域はレジスト膜２９により被覆されたままにした。
【００９４】
次に、（図８（ｅ）の左図及び中央図）に示すように、レジスト膜２９を除去した後、フローティングゲート電極２８ａを被覆するようにして、ＳｉＯ２膜からなるキャパシタ絶縁膜３０ａを厚みが約２００〜５００Åとなるように熱酸化にて形成した。このとき、前記周辺回路部（図８（ｅ）の右図）の第１ポリシリコン膜２８上にもＳｉＯ２膜からなるキャパシタ絶縁膜３０ｂが形成される。なお、ここでは、キャパシタ絶縁膜３０ａ及び３０ｂはＳｉＯ２膜のみで形成されているが、ＳｉＯ２膜及びＳｉ３Ｎ４膜が２〜３積層された複合膜で形成されていてもよい。
【００９５】
次に、図８（ｅ）に示すように、フローティングゲート電極２８ａ及びキャパシタ絶縁膜３０ａを被覆するようにして、コントロールゲート電極となる第２ポリシリコン膜（第２導電体膜）３１を厚みが５００〜２０００Åとなるように形成した。
【００９６】
次に、図５（ｆ）に示すように、前記メモリセル部（図８（ｆ）の左図及び中央図）をレジスト膜３２によりマスクし、前記周辺回路部（図８（ｆ）の右図）の第２ポリシリコン膜３１及びキャパシタ絶縁膜３０ｂを順次、エッチングにより除去し、第１ポリシリコン膜２８を表出させた。
【００９７】
次に、図９（ｇ）に示すように、前記メモリセル部（図９（ｇ）の左図及び中央図）の第２ポリシリコン膜３１、キャパシタ絶縁膜３０ａ及びＸ方向だけパターニングされている第１ポリシリコン膜２８ａに対し、レジスト膜３２をマスクとして、第１ゲート部３３ａの最終的な寸法となるようにＹ方向のパターニングを行い、Ｙ方向に幅約１μｍのコントロールゲート電極３１ａ／キャパシタ絶縁膜３０ｃ／フローティングゲート電極２８ｃによる積層を形成すると共に、前記周辺回路部（図９（ｇ）の右図）の第１ポリシリコン膜２８に対し、レジスト膜３２をマスクとして、第２ゲート部３３ｂの最終的な寸法となるようにパターニングを行い、幅約１μｍのゲート電極２８ｂを形成した。
【００９８】
次に、前記メモリセル部（図９（ｈ）の左図及び中央図）のコントロールゲート電極３１ａ／キャパシタ絶縁膜３０ｃ／フローティングゲート電極２８ｃによる積層をマスクとして、素子形成領域のＳｉ基板２２にドーズ量１×１０１４〜１×１０１６ｃｍ−２のリン（Ｐ）又は砒素（Ａｓ）をイオン注入法により導入し、ｎ型のＳ／Ｄ領域層３５ａ及び３５ｂを形成すると共に、前記周辺回路部（図８（ｈ）の右図）のゲート電極２８ｂをマスクとして、素子形成領域のＳｉ基板２２にｎ型不純物としてドーズ量１×１０１４〜１×１０１６ｃｍ−２のリン（Ｐ）又は砒素（Ａｓ）をイオン注入法により導入し、Ｓ／Ｄ領域層３６ａ及び３６ｂを形成した。
【００９９】
次に、前記メモリセル部（図９（ｉ）の左図及び中央図）の第１ゲート部３３ａ及び前記周辺回路部（図９（ｉ）の右図）の第２ゲート部３３ｂを、ＰＳＧ膜による層間絶縁膜３７を厚みが約５０００Åとなるようにして被覆形成した。
その後、Ｓ／Ｄ領域層３５ａ及び３５ｂ並びにＳ／Ｄ領域層３６ａ及び３６ｂ上に形成した層間絶縁膜３７に、コンタクトホール３８ａ及び３８ｂ並びにコンタクトホール３９ａ及び３９ｂを形成した後、Ｓ／Ｄ電極４０ａ及び４０ｂ並びにＳ／Ｄ電極４１ａ及び４１ｂを形成した。
以上により、図９（ｉ）に示すように、半導体装置としてＦＬＡＳＨ ＥＰＲＯＭを製造した。
【０１００】
このＦＬＡＳＨ ＥＰＲＯＭにおいては、前記周辺回路部（図７（ａ）〜図９（ｆ）における右図）の第２ゲート絶縁膜２４ｂが形成後から終始、第１ポリシリコン膜２８又はゲート電極２８ｂにより被覆されている（図８（ｃ）〜図９（ｆ）における右図）ので、第２ゲート絶縁膜２４ｂは最初に形成された時の厚みを保持したままである。このため、第２ゲート絶縁膜２４ｂの厚みの制御を容易に行うことができると共に、閾値電圧の制御のための導電型不純物濃度の調整も容易に行うことができる。
なお、上記実施例では、第１ゲート部３３ａを形成するのに、まずゲート幅方向（図６におけるＸ方向）に所定幅でパターニングした後、ゲート長方向（図６におけるＹ方向）にパターニングして最終的な所定幅としているが、逆に、ゲート長方向（図６におけるＹ方向）に所定幅でパターニングした後、ゲート幅方向（図６におけるＸ方向）にパターニングして最終的な所定幅としてもよい。
【０１０１】
図１０（ａ）〜（ｃ）に示すＦＬＡＳＨ ＥＰＲＯＭの製造例は、上記実施例において図８（ｆ）で示した工程の後が図１０（ａ）〜（ｃ）に示すように変更した以外は上記実施例と同様である。即ち、図１０（ａ）に示すように、前記メモリセル部（図１０（ａ）における左図及び中央図）の第２ポリシリコン膜３１及び前記周辺回路部（図１０（ａ）の右図）の第１ポリシリコン膜２８上に、タングステン（Ｗ）膜又はチタン（Ｔｉ）膜からなる高融点金属膜（第４導電体膜）４２を厚みが約２０００Åとなるようにして形成しポリサイド膜を設けた点でのみ上記実施例と異なる。図１０（ａ）の後の工程、即ち図１０（ｂ）〜（ｃ）に示す工程は、図９（ｇ）〜（ｉ）と同様に行った。図９（ｇ）〜（ｉ）と同様の工程については説明を省略し、図１０（ａ）〜（ｃ）においては図９（ｇ）〜（ｉ）と同じものは同記号で表示した。
以上により、図１０（ｃ）に示すように、半導体装置としてＦＬＡＳＨ ＥＰＲＯＭを製造した。
【０１０２】
このＦＬＡＳＨ ＥＰＲＯＭにおいては、コントロールゲート電極３１ａ及びゲート電極２８ｂ上に、高融点金属膜（第４導電体膜）４２ａ及び４２ｂを有するので、電気抵抗値を一層低減することができる。
なお、ここでは、高融点金属膜（第４導電体膜）として高融点金属膜（第４導電体膜）４２ａ及び４２ｂを用いているが、チタンシリサイド（ＴｉＳｉ）膜等の高融点金属シリサイド膜を用いてもよい。
【０１０３】
図１１（ａ）〜（ｃ）に示すＦＬＡＳＨ ＥＰＲＯＭの製造例は、上記実施例において、前記周辺回路部（第２素子領域）（図１１（ａ）における右図）の第２ゲート部３３ｃも、前記メモリセル部（第１素子領域）（図１１（ａ）における左図及び中央図）の第１ゲート部３３ａと同様に、第１ポリシリコン膜２８ｂ（第１導電体膜）／ＳｉＯ２膜３０ｄ（キャパシタ絶縁膜）／第２ポリシリコン膜３１ｂ（第２導電体膜）という構成にし、図１１（ｂ）又は（ｃ）に示すように、第１ポリシリコン膜２８ｂ及び第２ポリシリコン膜３１ｂをショートさせてゲート電極を形成している点で異なること以外は上記実施例と同様である。
【０１０４】
ここでは、図１１（ｂ）に示すように、第１ポリシリコン膜２８ｂ（第１導電体膜）／ＳｉＯ２膜３０ｄ（キャパシタ絶縁膜）／第２ポリシリコン膜３１ｂ（第２導電体膜）を貫通する開口部５２ａを、例えば図１１（ａ）に示す第２ゲート部３３ｃとは別の箇所、例えば絶縁膜５４上に形成し、開口部５２ａ内に第３導電体膜、例えばＷ膜又はＴｉ膜等の高融点金属膜５３ａを埋め込むことにより、第１ポリシリコン膜２８ｂ及び第２ポリシリコン膜３１ｂをショートさせている。また、図１１（ｃ）に示すように、第１ポリシリコン膜２８ｂ（第１導電体膜）／ＳｉＯ２膜３０ｄ（キャパシタ絶縁膜）を貫通する開口部５２ｂを形成して開口部５２ｂの底部に下層の第１ポリシリコン膜２８ｂを表出させた後、開口部５２ｂ内に第３導電体膜、例えばＷ膜又はＴｉ膜等の高融点金属膜５３ｂを埋め込むことにより、第１ポリシリコン膜２８ｂ及び第２ポリシリコン膜３１ｂをショートさせている。
【０１０５】
このＦＬＡＳＨ ＥＰＲＯＭにおいては、前記周辺回路部の第２ゲート部３３ｃは、前記メモリセル部の第１ゲート部３３ａと同構造であるので、前記メモリセル部を形成する際に同時に前記周辺回路部を形成することができ、製造工程を簡単にすることができ効率的である。
なお、ここでは、第３導電体膜５３ａ又は５３ｂと、高融点金属膜（第４導電体膜）４２とをそれぞれ別々に形成しているが、共通の高融点金属膜として同時に形成してもよい。
【０１０６】
（実施例４）
−磁気ヘッドの製造−
実施例４は、本発明のレジストパターン厚肉化材料を用いた本発明のレジストパターンの応用例としての磁気ヘッドの製造に関する。なお、この実施例４では、以下のレジストパターン１０２及び１２６が、本発明のレジストパターン厚肉化材料を用いて実施例１におけるのと同様の方法により厚肉化されたものである。
【０１０７】
図１２（Ａ）〜（Ｄ）は、磁気ヘッドの製造を説明するための工程図である。まず、図１２（Ａ）に示すように、層間絶縁層１００上に、厚みが６μｍとなるようにレジスト膜を形成し、露光、現像を行って、渦巻状の薄膜磁気コイル形成用の開口パターンを有するレジストパターン１０２を形成した。
次に、図１２（Ｂ）に示すように、層間絶縁層１００上における、レジストパターン１０２上及びレジストパターン１０２が形成されていない部位、即ち開口部１０４の露出面上に、厚みが０．０１μｍであるＴｉ密着膜と厚みが０．０５μｍであるＣｕ密着膜とが積層されてなるメッキ下地層１０６を蒸着法により形成した。
次に、図１２（Ｃ）に示すように、層間絶縁層１００上における、レジストパターン１０２が形成されていない部位、即ち開口部１０４の露出面上に形成されたメッキ下地層１０６の表面に、厚みが３μｍであるＣｕメッキ膜からなる薄膜導体１０８を形成した。
次に、図１２（Ｄ）に示すように、レジストパターン１０２を溶解除去し層間絶縁層１００上からリフトオフすると、薄膜導体１０８の渦巻状パターンによる薄膜磁気コイル１１０が形成される。
以上により磁気ヘッドを製造した。
【０１０８】
ここで得られた磁気ヘッドは、本発明のレジストパターン厚肉化材料を用いて厚肉化されたレジストパターン１０２により渦巻状パターンが微細に形成されているので、薄膜磁気コイル１１０は微細かつ精細であり、しかも量産性に優れる。
【０１０９】
図１３〜図１８は、他の磁気ヘッドの製造を説明するための工程図である。
図１３示すように、セラミック製の非磁性基板１１２上にスパッタリング法によりギャップ層１１４を被覆形成した。なお、非磁性基板１１２上には、図示していないが予め酸化ケイ素による絶縁体層及びＮｉ−Ｆｅパーマロイからなる導電性下地層がスパッタリング法により被覆形成され、更にＮｉ−Ｆｅパーマロイからなる下部磁性層が形成されている。そして、図示しない前記下部磁性層の磁性先端部となる部分を除くギャップ層１１４上の所定領域に熱硬化樹脂により樹脂絶縁膜１１６を形成した。次に、樹脂絶縁膜１１６上にレジスト材を塗布してレジスト膜１１８を形成した。
【０１１０】
次に、図１４に示すように、レジスト膜１１８に露光、現像を行い、渦巻状パターンを形成した。そして、図１５に示すように、この渦巻状パターンのレジスト膜１１８を数百℃で一時間程度熱硬化処理を行い、突起状の第１渦巻状パターン１２０を形成した。更に、その表面にＣｕからなる導電性下地層１２２を被覆形成した。
【０１１１】
次に、図１６に示すように、導電性下地層１２２上にレジスト材をスピンコート法により塗布してレジスト膜１２４を形成した後、レジスト膜１２４を第１渦巻状パターン１２０上にパターニングしてレジストパターン１２６を形成した。次に、図１７に示すように、導電性下地層１２２の露出面上に、即ちレジストパターン１２６が形成されていない部位上に、Ｃｕ導体層１２８をメッキ法により形成した。その後、図１８に示すように、レジストパターン１２６を溶解除去することにより、導電性下地層１２２上からリフトオフし、Ｃｕ導体層１２８による渦巻状の薄膜磁気コイル１３０を形成した。
以上により、図１９の平面図に示すような、樹脂絶縁膜１１６上に磁性層１３２を有し、表面に薄膜磁気コイル１３０が設けられた磁気ヘッドを製造した。
【０１１２】
ここで得られた磁気ヘッドは、本発明のレジストパターン厚肉化材料を用いて厚肉化されたレジストパターン１２６により渦巻状パターンが微細に形成されているので、薄膜磁気コイル１３０は微細かつ精細であり、しかも量産性に優れる。
【０１１３】
ここで、本発明の好ましい態様を付記すると、以下の通りである。
（付記１） 樹脂と界面活性剤とを含有することを特徴とするレジストパターン厚肉化材料。
（付記２） 水溶性乃至アルカリ可溶性である付記１に記載のレジストパターン厚肉化材料。
（付記３） 界面活性剤が、非イオン性界面活性剤、カチオン性界面活性剤、アニオン性界面活性剤、及び両性界面活性剤から選択される少なくとも１種である付記１又は２に記載のレジストパターン厚肉化材料。
（付記４） 非イオン性界面活性剤が、ポリオキシエチレン−ポリオキシプロピレン縮合物化合物、ポリオキシアルキレンアルキルエーテル化合物、ポリオキシエチレンアルキルエーテル化合物、ポリオキシエチレン誘導体化合物、ソルビタン脂肪酸エステル化合物、グリセリン脂肪酸エステル化合物、第１級アルコールエトキシレート化合物、フェノールエトキシレート化合物、アルコキシレート系界面活性剤、脂肪酸エステル系界面活性剤、アミド系界面活性剤、アルコール系界面活性剤、及びエチレンジアミン系界面活性剤から選択され、
カチオン性界面活性剤が、アルキルカチオン系界面活性剤、アミド型４級カチオン系界面活性剤、及びエステル型４級カチオン系界面活性剤から選択され、
両性界面活性剤が、アミンオキサイド系界面活性剤、及びベタイン系界面活性剤から選択される付記３に記載のレジストパターン厚肉化材料。
（付記５） 樹脂が、水溶性及びアルカリ可溶性の少なくともいずれかである付記１から４のいずれかに記載のレジストパターン厚肉化材料。
（付記６） 樹脂が、ポリビニルアルコール、ポリビニルアセタール及びポリビニルアセテートから選択される少なくとも１種である付記１から５のいずれかに記載のレジストパターン厚肉化材料。
（付記７） 樹脂が、環状構造を少なくとも一部に有してなる付記１から６のいずれかに記載のレジストパターン厚肉化材料。
（付記８） 環状構造が、芳香族化合物、脂環族化合物及びヘテロ環状化合物の少なくともいずれかから選択される構造である付記７に記載のレジストパターン厚肉化材料。
（付記９） 含環状構造化合物を含有する付記１から８のいずれかに記載のレジストパターン厚肉化材料。
（付記１０） 含環状構造化合物が水溶性及びアルカリ可溶性の少なくともいずれかである付記９に記載のレジストパターン厚肉化材料。
（付記１１） 含環状構造化合物が、芳香族化合物、脂環族化合物及びヘテロ環状化合物の少なくともいずれかから選択される付記９又は１０に記載のレジストパターン厚肉化材料。
（付記１２） 芳香族化合物が、ポリフェノール化合物、芳香族カルボン酸化合物、ナフタレン多価アルコール化合物、ベンゾフェノン化合物、フラボノイド化合物、これらの誘導体及びこれらの配糖体から選択され、
脂環族化合物が、ポリシクロアルカン、シクロアルカン、ステロイド類、これらの誘導体及びこれらの配糖体から選択される付記１１に記載のレジストパターン厚肉化材料。
（付記１３） 有機溶剤を含む付記１から１２のいずれかに記載のレジストパターン厚肉化材料。
（付記１４） 有機溶剤が、アルコール系溶剤、鎖状エステル系溶剤、環状エステル系溶剤、ケトン系溶剤、鎖状エーテル系溶剤、及び環状エーテル系溶剤から選択される少なくとも1種である付記１３に記載のレジストパターン厚肉化材料。
（付記１５） レジストパターンを形成後、該レジストパターンの表面を覆うように付記１から１４のいずれかに記載のレジストパターン厚肉化材料を塗布してなることを特徴とするレジストパターン。
（付記１６） レジストパターンを形成後、該レジストパターンの表面を覆うように付記１から１５のいずれかに記載のレジストパターン厚肉化材料を塗布し、該レジストパターンを厚肉化した厚肉化レジストパターンを形成することを特徴とするレジストパターンの形成方法。
（付記１７） レジストパターン厚肉化材料の塗布後、該レジストパターン厚肉化材料の現像処理を行う付記１６に記載のレジストパターンの形成方法。
（付記１８） 付記１から１４のいずれかに記載のレジストパターン厚肉化材料により厚肉化したレジストパターンを用いて形成したパターンを有してなることを特徴とする半導体装置。
（付記１９） 下地層上にレジストパターンを形成後、該レジストパターンの表面を覆うように付記１から１４のいずれかに記載のレジストパターン厚肉化材料を塗布し、該レジストパターンを厚肉化した厚肉化レジストパターンを形成する厚肉化レジストパターン形成工程と、該厚肉化レジストパターンを用いてエッチングにより前記下地層をパターニングするパターニング工程とを含むことを特徴とする半導体装置の製造方法。
（付記２０） レジストパターンの材料が、ノボラック系レジスト、ＰＨＳ系レジスト、アクリル系レジスト、シクロオレフィン−マレイン酸無水物系レジスト、シクロオレフィン系レジスト、及びシクロオレフィン−アクリルハイブリッド系レジストから選択される少なくとも１種である付記１９に記載の半導体装置の製造方法。
【０１１４】
【発明の効果】
本発明によると、前記要望に応え、従来における前記諸問題を解決することができる。
また、本発明によると、レジストパターンのパターニング時に既存の露光装置におけるＡｒＦエキシマレーザー光等の光源をそのまま使用可能であり量産性に優れ、レジスト抜けパターンを前記光源の露光限界を超えて微細に形成可能なレジストパターンの形成方法を提供することができる。
また、本発明によると、レジストパターンに塗布すると該レジストパターンを効率良く厚肉化することができ、既存の露光装置の光源における露光限界を超えて微細なレジスト抜けパターンを製造するのに好適なレジストパターン厚肉化材料を提供することができる。
また、本発明によると、微細に形成したレジスト抜けパターンをマスクパターンとして用いることにより、酸化膜等の下地層に微細パターンを形成することができ、微細な配線等を有する高性能な半導体装置を効率的に量産可能な半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】図１は、本発明のレジストパターン厚肉化材料を用いたレジストパターンの厚肉化のメカニズムを説明するための概略図である。
【図２】図２は、本発明のレジストパターンの形成方法の一例を説明するための概略図である。
【図３】図３は、本発明の半導体装置の製造方法により、多層配線構造を備えた半導体装置を製造するプロセスの一例を説明するための概略図である（その１）。
【図４】図４は、本発明の半導体装置の製造方法により、多層配線構造を備えた半導体装置を製造するプロセスの一例を説明するための概略図である（その２）。
【図５】図５は、本発明の半導体装置の製造方法により、多層配線構造を備えた半導体装置を製造するプロセスの一例を説明するための概略図である（その３）。
【図６】図６は、本発明の半導体装置の一例であるＦＬＡＳＨ ＥＰＲＯＭを説明するための上面図である。
【図７】図７は、本発明の半導体装置の製造方法に関する一例であるＦＬＡＳＨ ＥＰＲＯＭの製造方法を説明するための断面概略図（その１）である。
【図８】図８は、本発明の半導体装置の製造方法に関する一例であるＦＬＡＳＨ ＥＰＲＯＭの製造方法を説明するための断面概略図（その２）である。
【図９】図９は、本発明の半導体装置の製造方法に関する一例であるＦＬＡＳＨ ＥＰＲＯＭの製造方法を説明するための断面概略図（その３）である。
【図１０】図１０は、本発明の半導体装置の製造方法に関する他の一例であるＦＬＡＳＨＥＰＲＯＭの製造方法を説明するための断面概略図である。
【図１１】図１１は、本発明の半導体装置の製造方法に関する他の一例であるＦＬＡＳＨＥＰＲＯＭの製造方法を説明するための断面概略図である。
【図１２】図１２は、本発明のレジストパターン厚肉化材料を用いて厚肉化したレジストパターンを磁気ヘッドの製造に応用した一例を説明するための断面概略図である。
【図１３】図１３は、本発明のレジストパターン厚肉化材料を用いて厚肉化したレジストパターンを磁気ヘッドの製造に応用した他の例の工程（その１）を説明するための断面概略図である。
【図１４】図１４は、本発明のレジストパターン厚肉化材料を用いて厚肉化したレジストパターンを磁気ヘッドの製造に応用した他の例の工程（その２）を説明するための断面概略図である。
【図１５】図１５は、本発明のレジストパターン厚肉化材料を用いて厚肉化したレジストパターンを磁気ヘッドの製造に応用した他の例の工程（その３）を説明するための断面概略図である。
【図１６】図１６は、本発明のレジストパターン厚肉化材料を用いて厚肉化したレジストパターンを磁気ヘッドの製造に応用した他の例の工程（その４）を説明するための断面概略図である。
【図１７】図１７は、本発明のレジストパターン厚肉化材料を用いて厚肉化したレジストパターンを磁気ヘッドの製造に応用した他の例の工程（その５）を説明するための断面概略図である。
【図１８】図１８は、本発明のレジストパターン厚肉化材料を用いて厚肉化したレジストパターンを磁気ヘッドの製造に応用した他の例の工程（その６）を説明するための断面概略図である。
【図１９】図１９は、図１３〜図１８の工程で製造された磁気ヘッドの一例を示す平面図である。
【符号の説明】
１ レジストパターン厚肉化材料
３ レジストパターン
３ａ レジスト材
５ 下地層（基材）
１０ 厚肉化レジストパターン
１０ａ 表層
１０ｂ レジストパターン
１１ シリコン基板
１２ 層間絶縁膜
１３ チタン膜
１４ レジストパターン
１５ａ 開口部
１５ｂ 開口部
１６ ＴｉＮ膜
１７ Ｃｕ膜
１７ａ 第一層の配線
１８ 層間絶縁膜
１９ Ｃｕプラグ
２０ 第二層の配線
２１ 第三層の配線
２２ Ｓｉ基板（半導体基板）
２３ フィールド酸化膜
２４ａ 第１ゲート絶縁膜
２４ｂ 第２ゲート絶縁膜
２５ａ 第１閾値制御層
２５ｂ 第２閾値制御層
２６ レジスト膜
２７ レジスト膜
２８ 第１ポリシリコン層（第１導電体膜）
２８ａ フローティングゲート電極
２８ｂ ゲート電極（第１ポリシリコン膜）
２８ｃ フローティングゲート電極
２９ レジスト膜
３０ａ キャパシタ絶縁膜
３０ｂ キャパシタ絶縁膜
３０ｃ キャパシタ絶縁膜
３０ｄ ＳｉＯ２膜
３１ 第２ポリシリコン層（第２導電体膜）
３１ａ コントロールゲート電極
３１ｂ 第２ポリシリコン膜
３２ レジスト膜
３３ａ 第１ゲート部
３３ｂ 第２ゲート部
３３ｃ 第２ゲート部
３４ レジスト膜
３５ａ Ｓ／Ｄ（ソース・ドレイン）領域層
３５ｂ Ｓ／Ｄ（ソース・ドレイン）領域層
３６ａ Ｓ／Ｄ（ソース・ドレイン）領域層
３６ａ Ｓ／Ｄ（ソース・ドレイン）領域層
３７ 層間絶縁膜
３８ａ コンタクトホール
３８ｂ コンタクトホール
３９ａ コンタクトホール
３９ｂ コンタクトホール
４０ａ Ｓ／Ｄ（ソース・ドレイン）電極
４０ｂ Ｓ／Ｄ（ソース・ドレイン）電極
４１ａ Ｓ／Ｄ（ソース・ドレイン）電極
４１ｂ Ｓ／Ｄ（ソース・ドレイン）電極
４２ 高融点金属膜（第４導電体膜）
４２ａ 高融点金属膜（第４導電体膜）
４２ｂ 高融点金属膜（第４導電体膜）
４４ａ 第１ゲート部
４４ｂ 第２ゲート部
４５ａ Ｓ／Ｄ（ソース・ドレイン）領域層
４５ｂ Ｓ／Ｄ（ソース・ドレイン）領域層
４６ａ Ｓ／Ｄ（ソース・ドレイン）領域層
４６ｂ Ｓ／Ｄ（ソース・ドレイン）領域層
４７ 層間絶縁膜
４８ａ コンタクトホール
４８ｂ コンタクトホール
４９ａ コンタクトホール
４９ｂ コンタクトホール
５０ａ Ｓ／Ｄ（ソース・ドレイン）電極
５０ｂ Ｓ／Ｄ（ソース・ドレイン）電極
５１ａ Ｓ／Ｄ（ソース・ドレイン）電極
５１ｂ Ｓ／Ｄ（ソース・ドレイン）電極
５２ａ 開口部
５２ｂ 開口部
５３ａ 高融点金属膜（第３導電体膜）
５３ｂ 高融点金属膜（第３導電体膜）
５４ 絶縁膜
１００ 層間絶縁層
１０２ レジストパターン
１０４ 開口部
１０６ メッキ下地層
１０８ 薄膜導体（Ｃｕメッキ膜）
１１０ 薄膜磁気コイル
１１２ 非磁性基板
１１４ ギャップ層
１１６ 樹脂絶縁層
１１８ レジスト膜
１１８ａ レジストパターン
１２０ 第１渦巻状パターン
１２２ 導電性下地層
１２４ レジスト膜
１２６ レジストパターン
１２８ Ｃｕ導体膜
１３０ 薄膜磁気コイル
１３２ 磁性層

Claims (6)

  1. ＡｒＦレジストで形成されたパターンを厚肉化するのに用いられるレジストパターン厚肉化材料であって、樹脂とポリオキシアルキレンアルキルエーテル化合物とを含有することを特徴とするレジストパターン厚肉化材料。
  2. 樹脂が、水溶性及びアルカリ可溶性の少なくともいずれかである請求項１に記載のレジストパターン厚肉化材料。
  3. 樹脂が、環状構造を少なくとも一部に有してなる請求項１から２のいずれかに記載のレジストパターン厚肉化材料。
  4. 環状構造が、芳香族化合物、脂環族化合物及びヘテロ環状化合物の少なくともいずれかから選択される構造である請求項３に記載のレジストパターン厚肉化材料。
  5. 含環状構造化合物を含有する請求項１から４のいずれかに記載のレジストパターン厚肉化材料。
  6. 含環状構造化合物が、芳香族化合物、脂環族化合物及びヘテロ環状化合物の少なくともいずれかから選択される請求項５に記載のレジストパターン厚肉化材料。
JP2002288117A 2002-09-30 2002-09-30 レジストパターン厚肉化材料、レジストパターンの形成方法、及び半導体装置の製造方法 Expired - Fee Related JP3850781B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2002288117A JP3850781B2 (ja) 2002-09-30 2002-09-30 レジストパターン厚肉化材料、レジストパターンの形成方法、及び半導体装置の製造方法
TW092125713A TWI231524B (en) 2002-09-30 2003-09-18 Resist pattern thickening material, process for forming resist pattern, and process for manufacturing semiconductor device
EP20030021393 EP1403717A1 (en) 2002-09-30 2003-09-22 Resist pattern thickening material, process for forming resist pattern, and process for manufacturing semiconductor device
CNA031346790A CN1497670A (zh) 2002-09-30 2003-09-25 光刻胶图案增厚材料，光刻胶图案形成工艺和半导体器件制造工艺
US10/670,291 US20040072098A1 (en) 2002-09-30 2003-09-26 Resist pattern thickening material, process for forming resist pattern, and process for manufacturing semiconductor device
KR1020030067339A KR101042656B1 (ko) 2002-09-30 2003-09-29 레지스트 패턴 후육화 재료, 레지스트 패턴의 형성 방법,및 반도체 장치의 제조 방법
KR1020110030729A KR101125412B1 (ko) 2002-09-30 2011-04-04 레지스트 패턴 후육화 재료

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002288117A JP3850781B2 (ja) 2002-09-30 2002-09-30 レジストパターン厚肉化材料、レジストパターンの形成方法、及び半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2006089458A Division JP4447569B2 (ja) 2006-03-28 2006-03-28 レジストパターン厚肉化材料、レジストパターンの形成方法、及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2004126080A JP2004126080A (ja) 2004-04-22
JP3850781B2 true JP3850781B2 (ja) 2006-11-29

Family

ID=31973463

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002288117A Expired - Fee Related JP3850781B2 (ja) 2002-09-30 2002-09-30 レジストパターン厚肉化材料、レジストパターンの形成方法、及び半導体装置の製造方法

Country Status (6)

Country Link
US (1) US20040072098A1 (ja)
EP (1) EP1403717A1 (ja)
JP (1) JP3850781B2 (ja)
KR (2) KR101042656B1 (ja)
CN (1) CN1497670A (ja)
TW (1) TWI231524B (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1653286A4 (en) * 2003-07-17 2010-01-06 Az Electronic Materials Usa METHOD AND MATERIAL FOR FORMING A FINISHING PATTERN
JP4343022B2 (ja) * 2004-05-10 2009-10-14 東京エレクトロン株式会社 基板の処理方法及び基板の処理装置
JP4490228B2 (ja) * 2004-06-15 2010-06-23 富士通株式会社 レジストパターン厚肉化材料、レジストパターンの形成方法、半導体装置及びその製造方法
JP4535374B2 (ja) * 2004-08-20 2010-09-01 東京応化工業株式会社 パターン微細化用被覆形成剤およびそれを用いた微細パターンの形成方法
JP4381285B2 (ja) * 2004-11-11 2009-12-09 株式会社Ｓｏｋｕｄｏ 基板処理装置および基板処理方法
JP4676325B2 (ja) 2005-02-18 2011-04-27 富士通株式会社 レジストパターン厚肉化材料、レジストパターンの形成方法、半導体装置及びその製造方法
JP4566862B2 (ja) * 2005-08-25 2010-10-20 富士通株式会社 レジストパターン厚肉化材料、レジストパターンの形成方法、半導体装置及びその製造方法
JP4657899B2 (ja) 2005-11-30 2011-03-23 富士通株式会社 レジストパターン厚肉化材料、レジストパターンの形成方法、半導体装置及びその製造方法
JP4531726B2 (ja) * 2006-06-22 2010-08-25 Ａｚエレクトロニックマテリアルズ株式会社 微細化されたレジストパターンの形成方法
KR20080014388A (ko) * 2006-08-11 2008-02-14 제일모직주식회사 불용성 중합체를 형성하는 미세패턴 형성용 수지 조성물, 이를 이용한 반도체 장치의 제조방법 및 그로부터 제조된 반도체 장치
JP4724073B2 (ja) 2006-08-17 2011-07-13 富士通株式会社 レジストパターンの形成方法、半導体装置及びその製造方法
JP4724072B2 (ja) * 2006-08-17 2011-07-13 富士通株式会社 レジストパターンの形成方法、半導体装置及びその製造方法
JP4739150B2 (ja) 2006-08-30 2011-08-03 富士通株式会社 レジストカバー膜形成材料、レジストパターンの形成方法、電子デバイス及びその製造方法
JP5018307B2 (ja) 2006-09-26 2012-09-05 富士通株式会社 レジストパターン厚肉化材料、レジストパターンの形成方法、半導体装置及びその製造方法
JP4801550B2 (ja) 2006-09-26 2011-10-26 富士通株式会社 レジスト組成物、レジストパターンの形成方法、及び半導体装置の製造方法
KR20080061651A (ko) * 2006-12-28 2008-07-03 주식회사 하이닉스반도체 반도체 소자의 형성방법
US20080220612A1 (en) * 2007-03-06 2008-09-11 Ute Drechsler Protection of polymer surfaces during micro-fabrication
US8298744B2 (en) 2007-05-18 2012-10-30 Samsung Electronics Co., Ltd. Coating material for photoresist pattern and method of forming fine pattern using the same
JP5659872B2 (ja) 2010-10-22 2015-01-28 富士通株式会社 レジストパターン改善化材料、レジストパターンの形成方法、及び半導体装置の製造方法
JP5659873B2 (ja) 2010-12-16 2015-01-28 富士通株式会社 レジストパターン改善化材料、レジストパターンの形成方法、及び半導体装置の製造方法
JP5708071B2 (ja) 2011-03-11 2015-04-30 富士通株式会社 レジストパターン改善化材料、レジストパターンの形成方法、及び半導体装置の製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW353158B (en) * 1994-03-09 1999-02-21 Nat Starch Chem Invest Aqueous photoresist composition, method for preparing the same and circuit board comprising thereof
TW329539B (en) * 1996-07-05 1998-04-11 Mitsubishi Electric Corp The semiconductor device and its manufacturing method
TW372337B (en) * 1997-03-31 1999-10-21 Mitsubishi Electric Corp Material for forming micropattern and manufacturing method of semiconductor using the material and semiconductor apparatus
JP3189773B2 (ja) * 1998-01-09 2001-07-16 三菱電機株式会社 レジストパターン形成方法及びこれを用いた半導体装置の製造方法並びに半導体装置
JP3924910B2 (ja) * 1998-03-31 2007-06-06 三菱電機株式会社 半導体装置の製造方法
JP4294154B2 (ja) * 1999-04-14 2009-07-08 株式会社ルネサステクノロジ 微細パターン形成材料を用いた半導体装置の製造方法
JP3950584B2 (ja) * 1999-06-29 2007-08-01 Ａｚエレクトロニックマテリアルズ株式会社 水溶性樹脂組成物
JP2001066782A (ja) * 1999-08-26 2001-03-16 Mitsubishi Electric Corp 半導体装置の製造方法並びに半導体装置
US6410677B1 (en) * 1999-09-28 2002-06-25 Sumitomo Bakelite Company Limited Resin composition for insulating material, and insulating material produced from said resin composition
JP2001109165A (ja) * 1999-10-05 2001-04-20 Clariant (Japan) Kk パターン形成方法
JP2001228616A (ja) * 2000-02-16 2001-08-24 Mitsubishi Electric Corp 微細パターン形成材料及びこれを用いた半導体装置の製造方法
JP3348715B2 (ja) * 2000-02-25 2002-11-20 ティーディーケイ株式会社 レジストパターン形成方法、フレームめっき方法及び薄膜磁気ヘッドの製造方法
TW536734B (en) * 2000-07-31 2003-06-11 Clariant Int Ltd Process for manufacturing a microelectronic device
JP3988517B2 (ja) * 2001-04-27 2007-10-10 Ｊｓｒ株式会社 感放射線性樹脂組成物
JP3633595B2 (ja) * 2001-08-10 2005-03-30 富士通株式会社 レジストパターン膨潤化材料およびそれを用いた微小パターンの形成方法および半導体装置の製造方法
EP1315043A1 (en) * 2001-11-27 2003-05-28 Fujitsu Limited Resist pattern thickening material, resist pattern and forming process thereof, and semiconductor device and manufacturing process thereof
US7189783B2 (en) * 2001-11-27 2007-03-13 Fujitsu Limited Resist pattern thickening material, resist pattern and forming process thereof, and semiconductor device and manufacturing process thereof
JP3858730B2 (ja) * 2002-03-05 2006-12-20 富士通株式会社 レジストパターン改善化材料およびそれを用いたパターンの製造方法
JP3850767B2 (ja) * 2002-07-25 2006-11-29 富士通株式会社 レジストパターン厚肉化材料、レジストパターン及びその製造方法、並びに、半導体装置及びその製造方法

Also Published As

Publication number Publication date
EP1403717A1 (en) 2004-03-31
TW200407948A (en) 2004-05-16
KR20040030319A (ko) 2004-04-09
KR101042656B1 (ko) 2011-06-20
US20040072098A1 (en) 2004-04-15
KR20110042045A (ko) 2011-04-22
JP2004126080A (ja) 2004-04-22
KR101125412B1 (ko) 2012-03-27
TWI231524B (en) 2005-04-21
CN1497670A (zh) 2004-05-19

Similar Documents

Publication Publication Date Title
JP3895269B2 (ja) レジストパターンの形成方法並びに半導体装置及びその製造方法
JP3850781B2 (ja) レジストパターン厚肉化材料、レジストパターンの形成方法、及び半導体装置の製造方法
JP3850767B2 (ja) レジストパターン厚肉化材料、レジストパターン及びその製造方法、並びに、半導体装置及びその製造方法
JP3850772B2 (ja) レジストパターン厚肉化材料、レジストパターンの製造方法、及び半導体装置の製造方法
US8349542B2 (en) Manufacturing process of semiconductor device
JP4566862B2 (ja) レジストパターン厚肉化材料、レジストパターンの形成方法、半導体装置及びその製造方法
US20090226844A1 (en) Resist pattern thickening material and process for forming resist pattern,and semiconductor device and process for manufacturing the same
US20060188805A1 (en) Resist pattern thickening material and process for forming resist pattern, and semiconductor device and process for manufacturing the same
JP4316222B2 (ja) レジストパターン厚肉化材料、レジストパターン及びその製造方法、並びに、半導体装置及びその製造方法
KR100711743B1 (ko) 레지스트 패턴 후육화 재료, 레지스트 패턴 형성 방법, 및반도체 장치의 제조 방법
JP4490228B2 (ja) レジストパターン厚肉化材料、レジストパターンの形成方法、半導体装置及びその製造方法
JP4409524B2 (ja) レジストパターン厚肉化材料、レジストパターンの製造方法、及び半導体装置の製造方法
JP4447569B2 (ja) レジストパターン厚肉化材料、レジストパターンの形成方法、及び半導体装置の製造方法
JP4440285B2 (ja) レジストパターン厚肉化材料、レジストパターン及びその製造方法、並びに、半導体装置及びその製造方法
KR100760113B1 (ko) 레지스트 패턴 후막화 재료, 레지스트 패턴 및 그의 제조방법, 및 반도체 장치 및 그의 제조 방법
JP2005055873A (ja) レジストパターン厚肉化材料、レジストパターンの形成方法、及び半導体装置の製造方法
JP2006060006A (ja) 半導体装置及びその製造方法、並びに、レジストパターンの形成方法
JP4402068B2 (ja) レジストパターン厚肉化材料、レジストパターン及びその製造方法、並びに、半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041026

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060202

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060320

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060328

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060606

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060706

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060707

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20060814

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060829

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060830

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090908

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100908

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100908

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110908

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120908

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120908

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130908

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees