KR20080061651A - 반도체 소자의 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 미세 패턴을 형성하는데 있어서 더블 패터닝(Double Patterning) 공정을 위하여 이중 감광막을 형성할 경우 제 1 마스크 패턴의 위치보다 제 2 마스크 패턴의 위치가 더 높게 형성되어 미세 패턴 형성을 위한 식각 공정이 정상적으로 수행되지 못하는 문제를 해결하기 위하여, 제 1 감광막 패턴을 형성한 후에 제 1 감광막 패턴의 표면을 경화시키는 공정을 수행하고, 표면이 경화된 제 1 감광막 패턴의 사이의 영역에 제 2 감광막 패턴을 형성함으로써, 피식각층을 식각하는 마스크 패턴의 높이를 균일하게 유지시키고, 피식각층 식각 공정에서 미세 패턴의 임계치수(CD)를 안정적으로 확보하여 반도체 소자의 형성 공정 수율 및 신뢰성을 향상시킬 수 있도록 하는 발명에 관한 것이다.

Description

반도체 소자의 형성방법{Method for forming semiconductor device}
도 1a 내지도 1g는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
도 2a 내지도 2g는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 미세 패턴을 형성하는데 있어서 더블 패터닝(Double Patterning) 공정을 위하여 이중 감광막을 형성할 경우 제 1 마스크 패턴의 위치보다 제 2 마스크 패턴의 위치가 더 높게 형성되어 미세 패턴 형성을 위한 식각 공정이 정상적으로 수행되지 못하는 문제를 해결하기 위하여, 제 1 감광막 패턴을 형성한 후에 제 1 감광막 패턴의 표면을 경화시키는 공정을 수행하고, 표면이 경화된 제 1 감광막 패턴의 사이의 영역에 제 2 감광막 패턴을 형성함으로써, 피식각층을 식각하는 마스크 패턴의 높이를 균일하게 유지시키고, 피식각층 식각 공정에서 미세 패턴의 임계치수(CD)를 안정적으로 확보하여 반도체 소자의 형성 공정 수율 및 신뢰성을 향상시킬 수 있도록 하는 발명에 관한 것 이다.
반도체 소자가 고집적화되면서, 반도체 소자의 크기도 급격하게 감소되고 있다. 따라서, 반도체 소자를 구성하는 미세 패턴들을 형성하는 공정 마진이 감소되었다. 특히, 규칙적인 배열을 하고 있는 콘택홀 패턴 또는 라인/스페이스 패턴을 형성하는 데 있어 노광 장비의 임계 치수 이하의 패턴을 형성하기 위해서는 한 번의 마스크 공정으로는 패턴 형성이 어렵고, 마스크를 2개 사용하는 더블 패터닝 공정이 사용되고 있다. 더블 패터닝 공정은 각각의 마스크에 형성하고자 하는 미세 패턴 중에서 2 피치에 위치한 패턴들을 각각 나누어 패터닝하는 방법으로 노광 장비의 한계를 극복할 수 있는 방법이다.
도 1a 내지도 1g는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들로 더블 패터닝 공정의 일 실시예를 도시한 것이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 미세 패턴이 형성되는 피식각층(20)을 형성하고, 피식각층(20) 상부에 실리콘 산화 질화막(30), 제 1 반사방지막(40) 및 폴리실리콘층(50)을 순차적으로 형성한다.
다음에는, 폴리실리콘층(50) 상부에 제 1 감광막 패턴(60)을 형성한다.
여기서, 실리콘 산화 질화막(30)은 더블 패터닝 공정을 위한 제 1 하드마스크층이 되고, 폴리실리콘층(50)은 제 2 하드마스크층이 된다.
도 1b를 참조하면, 제 1 감광막 패턴(60)을 마스크로 폴리실리콘층(50) 및 제 1 반사방지막(40)을 식각하여 폴리실리콘층 패턴(55) 및 제 1 반사방지막 패턴(45)을 형성한다.
도 1c를 참조하면, 제 1 감광막 패턴(60) 및 폴리실리콘층 패턴(55)을 제거하고 반도체 기판 전면에 제 2 반사방지막(70)을 형성한다.
다음에는, 제 2 반사방지막(70) 상부에 제 2 감광막(80)을 형성한다.
그 다음에는, 제 1 반사방지막 패턴(70) 사이의 영역에 형성될 패턴을 정의하는 마스크(90)를 이용하여 노광 공정을 수행한다.
도 1d를 참조하면, 현상 공정을 수행하여 제 2 감광막 패턴(85)을 형성한다.
도 1e를 참조하면, 제 2 감광막 패턴(85)을 마스크로 제 2 반사방지막(70)을 식각하고, 제 2 반사방지막 패턴(75)을 형성한다.
도 1f를 참조하면, 제 2 감광막 패턴(85) 및 제 2 반사방지막 패턴(75)과 제 1 반사방지막 패턴(45)을 마스크로 실리콘 산화 질화막(30)을 식각하여, 실리콘 산화 질화막 패턴(35)을 형성한다.
이와 같은 공정으로, 미세 패턴을 정의하는 마스크 패턴을 완성한다.
미세 패턴을 정의하는 마스크는 제 1 반사방지막 패턴(45) 및 실리콘 산화 질화막 패턴(35)으로 구비되는 제 1 마스크 패턴과 제 2 감광막 패턴(85), 제 2 반사방지막 패턴(75) 및 실리콘 산화 질화막 패턴(35)으로 구비되는 제 2 마스크 패턴으로 구분된다.
도 1g를 참조하면, '도 1f'에서 형성된 미세 패턴을 정의하는 마스크 패턴을 이용하여 피식각층(20)을 식각한다. 이때, 제 1 마스크 패턴과 제 2 마스크 패턴의 높이가 서로 다르기 때문에 식각 공정에 영향을 미치게 된다.
따라서, 피식각층(20)이 식각되어 형성된 미세 패턴(25)의 임계치 수(Critical Dimension : CD)가 서로 상이하게 형성되는 문제가 발생한다.
상술한 바와 같이, 미세 패턴을 형성하기 위해서는 더블 패터닝 공정을 수행하여야 한다. 이를 위해서는 2번의 감광막 패턴 형성 공정, 하드마스크 형성 공정 및 반사방지막 형성 공정이 필요하므로 공정이 복잡해지고 그에 따른 생산 비용도 증가하게 된다. 또한, 미세 패턴 형성을 위한 마스크 패턴을 정의하였을 때 미세 패턴을 정의하는 제 1 마스크 패턴과 제 2 마스크 패턴의 높이가 서로 다르게 형성되어 피식각층 식각 공정에서 안정적인 임계치수(CD)를 확보할 수 없는 문제가 발생한다.
이상의 문제를 해결하기 위하여 본 발명은 제 2 하드마스크가 되는 폴리실리콘층을 형성하지 않고, 제 1 감광막 패턴을 형성한다. 다음에 제 1 감광막 패턴의 표면을 경화시키는 공정을 수행하고, 표면이 경화된 제 1 감광막 패턴의 사이의 영역에 제 2 감광막 패턴을 형성한다. 여기서, 경화된 제 1 감광막 패턴의 표면층에 의해서 제 2 감광막 패턴 형성을 위한 노광 및 현상 공정을 수행하여도 제 1 감광막 패턴에 문제가 발생하지 않는다. 따라서, 피식각층을 식각하는 마스크 패턴의 높이를 균일하게 유지시키고, 피식각층 식각 공정에서 미세 패턴의 임계치수(CD)를 안정적으로 확보함으로써 반도체 소자의 형성 공정 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 형성 방법을 제공하는 것을 본 발명의 목적으로 한다.
상기 목적을 달성하기 위한, 본 발명에 따른 반도체 소자의 형성 방법은
반도체 기판 상부에 피식각층을 형성하는 단계와,
상기 피식각층 상부에 하드마스크층을 형성하는 단계와,
상기 하드마스크층 상부에 제 1 감광막 패턴을 형성하는 단계와,
상기 제 1 감광막 패턴의 표면을 경화 처리하는 공정을 수행하는 단계와,
상기 제 1 감광막 패턴의 사이에 제 2 감광막 패턴을 형성하는 단계와,
상기 제 1 및 제 2 감광막 패턴을 마스크로 상기 하드마스크층을 식각하여 하드마스크층 패턴을 형성하는 단계와,
상기 제 1 및 제 2 감광막 패턴과 그 하부에 형성된 하드마스크층 패턴을 이용하여 상기 피식각층을 식각하는 단계 및
상기 제 1 및 제 2 감광막 패턴과 하드마스크층 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 피식각층은 비정질탄소층(Amorphous Carbon : a-C)인 것을 특징으로 하고, 상기 비정질탄소층은 1000 ~ 3000Å의 두께로 형성하는 것을 특징으로 하고, 상기 하드마스크층은 실리콘 산화 질화막(Silicon Oxynitride : SiON)인 것을 특징으로 하고, 상기 실리콘 산화 질화막은 300 ~ 500Å의 두께로 형성하는 것을 특징으로 하고, 상기 실리콘 산화 질화막 상부에 반사방지막(Bottom Anti-Reflective Coating : BARC)을 더 형성하는 것을 특징으로 하고, 상기 반사방지막은 200 ~ 400Å의 두께로 형성하고, 상기 제 1 감광막 패턴은 포지티브(Positive) 감광막인 것을 특징으로 하고, 상기 제 1 감광막 패턴은 1400 ~ 1600Å의 두께로 형성하는 것을 특징으로 한다.
아울러, 상기 제 1 감광막 패턴의 표면을 경화 처리하는 공정은 상기 제 1 감광막 패턴을 포함하는 반도체 기판 전면에 릴락스(Resolution Enhancement Lithography Assisted by Chemical Shrink : RELACS) 물질을 형성하는 단계와, 상기 반도체 기판에 베이크 공정을 수행하여 상기 제 1 감광막 패턴의 표면에 경화층을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 릴락스 물질은 1500 ~ 2500Å의 두께로 형성하는 것을 특징으로 하고, 상기 베이크 공정은 120 ~ 160℃의 온도에서 80 ~ 100 초간 반도체 기판을 핫 플레이트(Hot Plate)에 올려서 수행하는 것을 특징으로 하고, 상기 경화층은 10 ~ 100Å의 두께만큼 형성하는 것을 특징으로 하거나, 상기 제 1 감광막 패턴의 표면을 경화 처리하는 공정은 상기 제 1 감광막 패턴을 포함하는 반도체 기판 전면에 UV(Ultra-Violet) 또는 전자빔(Electron Beam)을 이용한 노광 공정으로 수행하는 것을 특징으로 한다.
다음으로, 상기 제 2 감광막 패턴은 포지티브(Positive) 감광막인 것을 특징으로 하고, 상기 제 2 감광막 패턴은 상기 제 1 감광막 패턴과 동일한 형태의 패턴을 정의하는 마스크를 이용한 노광 및 현상 공정을 이용하여 수행하는 것을 특징으로 하고, 상기 제 2 감광막 패턴은 1400 ~ 1600Å의 두께로 형성하는 것을 특징으로 하고, 상기 노광 공정은 I-kine, KrF, ArF 및 EUV 리소그래피 공정 중 선택된 어느하나를 이용하여 수행하며, 현상 공정은 TMAH(Tetra Methyl Ammonium Hydroxide) 2.38%의 수용액을 이용하는 것을 특징으로 한다.
그 다음으로, 상기 하드마스크층을 식각하는 단계는 90 ~ 110mT 의 압력하에 서 200 ~ 400W 의 전원을 인가하고, CF4 40 ~ 60sccm, CHF3 40 ~ 60sccm, O2 5 ~ 9sccm 및 이들의 혼합 가스 중 선택된 어느 하나를 이용한 플라즈마 분위기에서 수행하는 것을 특징으로 하고, 상기 피식각층을 식각하는 단계는 150 ~ 170mT 의 압력하에서 100 ~ 200W 의 전원을 인가하고, CF4 60 ~ 100sccm, CHF3 10 ~ 40sccm, O2 9 ~ 15sccm, Ar 500 ~700sccm 및 이들의 혼합 가스 중 선택된 어느 하나를 이용한 플라즈마 분위기에서 수행하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체 소자의 형성 방법에 관하여 구체적인 실시예를 들어 설명한다.
도 2a 내지도 2g는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상부에 피식각층(110)을 형성한다. 이때, 피식각층(110)은 비정질탄소층(Amorphous Carbon : a-C)을 이용하여 1000 ~ 3000Å의 두께로 형성하는 것이 바람직하다. 비정질탄소층은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식을 이용하여 형성하는 것이 바람직하다. 또한, 비정질 탄소층 외에도 스핀 코팅(Spin Coating) 방식을 이용하여 형성하는 SOC(Spin-On Carbon) 물질 사용할 수 있으며, SOC 물질은 일본 Shinetsu사의 ODL-21, Nissan사의 NCA-9018C, TOK사의 BLC-730 와 같은 물질을 사용할 수 있다.
다음에는, 피식각층(110) 상부에 하드마스크층(120)을 형성한다. 이때, 하드마스크층(120)은 실리콘 산화 질화막(Silicon Oxynitride : SiON)을 이용하여 형성 하며, 300 ~ 500Å의 두께로 형성하는 것이 바람직하다.
더 바람직하게는 실리콘 산화 질화막 상부에 반사방지막(Bottom Anti-Reflective Coating : BARC)(130)을 더 형성한다. 이때, 반사방지막(130)은 한국 동진 세미켐사의 A202를 이용하여 200 ~ 400Å의 두께로 형성하는 것이 바람직하다.
그 다음에는, 반사방지막(130) 상부에 제 1 감광막 패턴(140)을 형성한다. 이때, 제 1 감광막 패턴은 포지티브(Positive) 감광막으로 일본 JSR 사의 HAS-4474 감광막을 이용하여 1400 ~ 1600Å의 두께로 형성하는 것이 바람직하다.
여기서, 제 1 감광막 패턴(140)은 미세 패턴 중에서 2피치에 해당하는 패턴들만 따로 정의한 제 1 마스크를 이용한 노광 및 현상 공정을 이용하여 형성하는 것이 바람직하다. 이때, 노광 공정은 I-kine, KrF, ArF 및 EUV 리소그래피 공정 중 선택된 어느 하나를 이용하여 수행하며, 현상 공정은 TMAH(Tetra Methyl Ammonium Hydroxide) 2.38%의 수용액을 이용하는 것이 바람직하다.
특히, 본 실시예는 라인/스페이스 패턴을 형성하는 것을 도시하고 있으며, 네덜란드의 ASML 사의 1700i ArF 이멀젼 스캐너(Immersion Scanner) 노광 장비를 이용하여 패턴을 형성하는 것으로 한다.
도 2b를 참조하면, 제 1 감광막 패턴(140)의 표면에 경화 처리하는 공정을 수행한다. 감광막 표면을 경화시키는 공정은 감광막 패턴을 포함하는 반도체 기판(100) 전면에 UV(Ultra-Violet) 또는 전자빔(Electron Beam)을 이용한 노광 공정으로 수행하는 방법과 릴락스(Resolution Enhancement Lithography Assisted by Chemical Shrink : RELACS) 물질을 이용한 방법이 있다.
UV(Ultra-Violet)를 이용한 방법은 10 ~ 1,000nm의 브로드 밴드(Broad Band) 파장의 빛을 사용하여 10 ~ 1,000mJ/cm2의 에너지로 조사하여 감광막을 경화시키며, 전자빔(Electron Beam)을 이용한 방법은 10 ~ 1,000uC/cm2의 에너지로 조사여 감광막을 경화시킨다.
본 실시예에서는 릴락스 물질을 이용한 경화 방법을 도시하는 것으로 한다.
릴락스(RELACS) 물질이란, 주로 콘택홀의 크기를 축소시키는 공정에 사용되고 있는 것으로, 클라리언트(Clariant) 사에서 라이선스를 가지고 상품(AZLEXP.R602-S3A)화하고 있는 물질로서, 감광막과의 가교반응을 이용한 경화 공정에 사용되고 있다. ( Laura J. Peters, "Resist Join the Sub-λ Revolution", Semiconductor International, Sep. 1999; Toshiyuki Toyoshima, "0.1㎛ Level contact hole pattern formation with KrF lithography by Resist Enhancement Lithography Assisted by Chemical Shrink", IEEE, 1998 )
릴락스 물질을 이용한 경화 방법으로 먼저, 반도체 기판(100) 전면에 릴락스물질(150)을 형성한다. 이때, 릴락스 물질(150)은 독일 AZ 사의 R-607을 이용하여 1500 ~ 2500Å의 두께로 형성하는 것이 바람직하다.
다음에는, 120 ~ 160℃의 온도에서 80 ~ 100 초간 반도체 기판(100)을 핫 플레이트(Hot Plate)에 올려서 베이크(Bake) 공정을 수행한다.
이 과정에서, 제 1 감광막 패턴(140) 및 릴락스 물질(150) 사이의 계면이 가교반응에 의하여 경화된다.
도 2c를 참조하면, DIW(Deionized Water)를 이용하여 릴락스 물질을 용해시켜 제거한다. 이때, '도 2b'의 베이크 공정에서 경화된 릴락스 물질층인 경화층(155)이 제 1 감광막 패턴(140)의 표면에 소정 두께 잔류 된다. 여기서, 경화층(155)의 두께는 10 ~ 100Å인 것이 바람직하며, 이와 같은 경화 공정을 블리칭(Bleaching) 공정이라고 한다.
도 2d를 참조하면, 반도체 기판(100) 전면에 제 2 감광막(160)을 형성하고, 제 1 감광막 패턴(140) 사이의 영역에 제 1 감광막 패턴(140)과 동일한 형태의 패턴을 정의하는 마스크(170)를 이용하여 노광 공정을 수행한다. 이때, 제 2 감광막(160)은 포지티브(Positive) 감광막인 일본 JSR 사의 HAS-4474 감광막을 이용하여 1400 ~ 1600Å의 두께로 형성하는 것이 바람직하다.
노광 공정은 I-kine, KrF, ArF 및 EUV 리소그래피 공정 중 선택된 어느 하나를 이용하여 수행하며, 특히 본 실시예는 네덜란드의 ASML 사의 1700i ArF 이멀젼 스캐너(Immersion Scanner) 노광 장비를 이용하여 노광 공정을 수행하는 것이 바람직하다.
도 2e를 참조하면, 노광 공정이 수행된 제 2 감광막(160)에 현상 공정을 수행하여 제 1 감광막 패턴(140)의 사이의 영역에 제 2 감광막 패턴(165)을 형성한다. 이때, 현상 공정은 TMAH(Tetra Methyl Ammonium Hydroxide) 2.38%의 수용액을 이용하는 것이 바람직하다.
여기서, 경화층(155)은 제 2 감광막 패턴(165)을 형성하는 노광 및 현상 공정으로부터 제 1 감광막 패턴(140)이 손상되는 것을 방지해 주는 역할을 하며, 제 2 감광막 패턴(165)을 형성하는 현상 공정에서 같이 제거되므로 별다른 추가 공정 없이 라인/스페이스 형태의 미세 패턴 형성을 위한 감광막 마스크 패턴을 형성할 수 있도록 도와준다.
도 2f를 참조하면, 제 1 및 제 2 감광막 패턴(140, 165)을 마스크로 반사방지막(130) 및 하드마스크층(120)을 식각하여 반사방지막 패턴(135) 및 하드마스크층 패턴(125)을 형성한다.
여기서, 반사방지막(130) 및 하드마스크층(120)은 동시에 식각되며, 식각 공정은 미국 Lam 사의 FLEX 식각 챔버를 이용한다. 이때, 식각 조건은 90 ~ 110mT 의 압력하에서 200 ~ 400W 의 전원을 인가하고, CF4 40 ~ 60sccm, CHF3 40 ~ 60sccm, O2 5 ~ 9sccm 및 이들의 혼합 가스 중 선택된 어느 하나를 이용한 플라즈마 분위기를 조성하여 수행하는 것이 바람직하다.
도 2g를 참조하면, 제 1 및 제 2 감광막 패턴(140, 165)과 그 하부에 형성된 반사방지막 패턴(135) 및 하드마스크층 패턴(125)을 이용하여 피식각층(110)을 식각 하여 미세 패턴(115)을 형성한다.
여기서, 반사방지막 패턴(135) 및 하드마스크층(120)은 동시에 제거되며, 식각 공정은 미국 Lam 사의 FLEX 식각 챔버를 이용한다. 이때, 식각 조건은 150 ~ 170mT 의 압력하에서 100 ~ 200W 의 전원을 인가하고, CF4 60 ~ 100sccm, CHF3 10 ~ 40sccm, O2 9 ~ 15sccm, Ar 500 ~700sccm 및 이들의 혼합 가스 중 선택된 어느 하나를 이용한 플라즈마 분위기를 조성하여 수행하는 것이 바람직하다.
다음에는, 제 1 및 제 2 감광막 패턴(140, 165)과 잔류하는 반사방지막 패턴(135)을 제거한다. 이때, 제 1 및 제 2 감광막 패턴(140, 165)을 제거하는 공정은 산소(O2) 가스를 이용하는 일반적인 감광막 스트립(Strip) 조건을 사용한다. 여기서, 반사방지막 패턴(135)도 모두 제거된다.
상술한 바와 같이, 본 발명은 미세 패턴을 형성하기 위하여 더블 패터닝 공정을 수행하는데 있어서, 이중 감광막 패턴을 형성하는 공정을 하나의 하드마스크층 및 반사방지막만 이용하여 형성할 수 있도록 한다. 제 2 하드마스크층을 형성하는 공정을 생략하고 제 1 감광막 패턴을 형성한 후에 제 1 감광막 패턴의 표면을 경화시키는 공정을 수행함으로써, 제 2 감광막 패턴을 제 1 감광막 패턴과 동일한 층에 형성할 수 있게 한다. 제 1 감광막 패턴과 제 2 감광막 패턴이 동일한 층에 형성될 경우 피식각층을 식각하는 마스크 패턴의 높이가 동일하게 유지되므로 피식각층에 형성되는 미세 패턴의 임계치수(CD)를 안정적으로 확보할 수 있다. 또한, 종래 기술에 따른 제 2 하드마스크층 및 제 2 반사방지막 형성 공정 및 식각 공정을 생략할 수 있으므로 공정을 단축시킬 수 있다.
이상에서 살펴본 바와 같이, 미세 패턴 형성을 위한 더블 패터닝 공정에 있어서 제 1 감광막 패턴을 형성한 후에 제 1 감광막 패턴의 표면을 경화시키는 공정을 수행하고, 표면이 경화된 제 1 감광막 패턴의 사이의 영역에 제 2 감광막 패턴을 형성함으로써, 피식각층을 식각하는 마스크 패턴의 높이를 균일하게 유지시킨 다. 마스크 패턴이 균일하게 유지되면 미세 패턴 형성을 위한 피식각층 식각 공정에서 미세 패턴의 임계치수(CD)를 안정적으로 확보할 수 있으므로 반도체 소자의 형성 공정 마진을 향상시킬 수 있다. 또한, 종래 기술에서 수행하는 이중의 하드마스크 형성 및 식각 공정을 생략할 수 있으므로 공정을 단축시킬 수 있으므로 반도체 소자의 형성 공정 수율 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (20)

  1. 반도체 기판 상부에 피식각층을 형성하는단계;
    상기 피식각층 상부에 하드마스크층을 형성하는 단계;
    상기 하드마스크층 상부에 제 1 감광막 패턴을 형성하는 단계;
    상기 제 1 감광막 패턴의 표면을 경화 처리하는 공정을 수행하는 단계;
    상기 제 1 감광막 패턴의 사이에 제 2 감광막 패턴을 형성하는 단계;
    상기 제 1 및 제 2 감광막 패턴을 마스크로 상기 하드마스크층을 식각하여 하드마스크층 패턴을 형성하는 단계;
    상기 제 1 및 제 2 감광막 패턴과 그 하부에 형성된 하드마스크층 패턴을 이용하여 상기 피식각층을 식각하는 단계; 및
    상기 제 1 및 제 2 감광막 패턴과 하드마스크층 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 피식각층은 비정질탄소층(Amorphous Carbon : a-C)인 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 2 항에 있어서,
    상기 비정질탄소층은 1000 ~ 3000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제 1 항에 있어서,
    상기 하드마스크층은 실리콘 산화 질화막(Silicon Oxynitride : SiON)인 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 4 항에 있어서,
    상기 실리콘 산화 질화막은 300 ~ 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제 4 항에 있어서,
    상기 실리콘 산화 질화막 상부에 반사방지막(Bottom Anti-Reflective Coating : BARC)을 더 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 제 6 항에 있어서,
    상기 반사방지막은 200 ~ 400Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 제 1 항에 있어서,
    상기 제 1 감광막 패턴은 포지티브(Positive) 감광막인 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 제 1 항에 있어서,
    상기 제 1 감광막 패턴은 1400 ~ 1600Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 제 1 항에 있어서,
    상기 제 1 감광막 패턴의 표면을 경화 처리하는 공정은
    상기 제 1 감광막 패턴을 포함하는 반도체 기판 전면에 릴락스(Resolution Enhancement Lithography Assisted by Chemical Shrink : RELACS) 물질을 형성하는 단계; 및
    상기 반도체 기판에 베이크 공정을 수행하여 상기 제 1 감광막 패턴의 표면에 경화층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 제 10 항에 있어서,
    상기 릴락스 물질은 1500 ~ 2500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 제 10 항에 있어서,
    상기 베이크 공정은 120 ~ 160℃의 온도에서 80 ~ 100 초간 반도체 기판을 핫 플레이트(Hot Plate)에 올려서 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 제 10 항에 있어서,
    상기 경화층은 10 ~ 100Å의 두께만큼 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 제 1 항에 있어서,
    상기 제 1 감광막 패턴의 표면을 경화 처리하는 공정은 상기 제 1 감광막 패턴을 포함하는 반도체 기판 전면에 UV(Ultra-Violet) 또는 전자빔(Electron Beam)을 이용한 노광 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 제 1 항에 있어서,
    상기 제 2 감광막 패턴은 포지티브(Positive) 감광막인 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 제 1 항에 있어서,
    상기 제 2 감광막 패턴은 상기 제 1 감광막 패턴과 동일한 형태의 패턴을 정의하는 마스크를 이용한 노광 및 현상 공정을 이용하여 수행하는 것을 특징으로 하 는 반도체 소자의 형성 방법.
  17. 제 1 항에 있어서,
    상기 제 2 감광막 패턴은 1400 ~ 1600Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  18. 제 16 항에 있어서,
    상기 노광 공정은 I-kine, KrF, ArF 및 EUV 리소그래피 공정 중 선택된 어느하나를 이용하여 수행하며, 현상 공정은 TMAH(Tetra Methyl Ammonium Hydroxide) 2.38%의 수용액을 이용하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  19. 제 1 항에 있어서,
    상기 하드마스크층을 식각하는 단계는 90 ~ 110mT 의 압력하에서 200 ~ 400W 의 전원을 인가하고, CF4 40 ~ 60sccm, CHF3 40 ~ 60sccm, O2 5 ~ 9sccm 및 이들의 혼합 가스 중 선택된 어느 하나를 이용한 플라즈마 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  20. 제 1 항에 있어서,
    상기 피식각층을 식각하는 단계는 150 ~ 170mT 의 압력하에서 100 ~ 200W 의 전원을 인가하고, CF4 60 ~ 100sccm, CHF3 10 ~ 40sccm, O2 9 ~ 15sccm, Ar 500 ~700sccm 및 이들의 혼합 가스 중 선택된 어느 하나를 이용한 플라즈마 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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