JP2015152702A - パターン形成方法および半導体装置 - Google Patents
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Abstract
【課題】同一基板上の密状態のパターンと粗状態のパターンとのそれぞれにおいてシュリンク量を制御することができるパターン形成方法および半導体装置を提供する。
【解決手段】本実施形態によるパターン形成方法は、被処理材料上にレジスト膜を形成する。レジスト膜がレジストパターンに加工される。レジスト膜上に該レジスト膜を保護する架橋膜またはコーティング剤が塗膜される。架橋膜を塗膜したレジスト膜上に自己組織化材料が塗布される。自己組織化材料は熱処理され相分離させる。相分離した自己組織化材料の一部は除去される。
【選択図】図1
【解決手段】本実施形態によるパターン形成方法は、被処理材料上にレジスト膜を形成する。レジスト膜がレジストパターンに加工される。レジスト膜上に該レジスト膜を保護する架橋膜またはコーティング剤が塗膜される。架橋膜を塗膜したレジスト膜上に自己組織化材料が塗布される。自己組織化材料は熱処理され相分離させる。相分離した自己組織化材料の一部は除去される。
【選択図】図1
Description
本実施形態は、パターン形成方法および半導体装置に関する。
半導体装置の製造工程のフォトリソグラフィ技術において、DOF(Depth Of Focus)を大きく維持するための最適なシュリンク量は、パターニングされたレジストパターンの粗密(パターンのピッチ)によって異なる。例えば、レジストパターンが密状態であり、ピッチが非常に小さい場合、DOFを維持するためにシュリンク量は小さくするか、あるいは、ゼロにする必要がある。逆に、レジストパターンが粗状態であり、ピッチが比較的大きい場合、DOFを大きくするためにシュリンク量は大きい方が好ましい。
しかし、同一の半導体基板上において、密状態のパターンと粗状態のパターンとの両方を形成する場合、DOFを維持するためにシュリンク量を最適化することが困難となる。
そこで、レジストパターンにおいてシュリンク量を変化させるために、ポリマブレンド型DSA(Directed Self-Assembly)材料を用いることが考えられる。ポリマブレンド型DSA材料は、レジストパターンをガイドパターンとして誘導され、レジストパターンよりも微細なパターンを形成することができる。しかし、ポリマブレンド型DSA材料の溶媒(例えば、酢酸ブチル)は、ポジ型レジストを溶解する性質を有する。従って、ポジ型レジストでレジストパターンを形成した場合、ポリマブレンド型DSA材料を用いたときに、溶媒がレジストを溶解してしまうという問題が生じる。
同一基板上の密状態のパターンと粗状態のパターンとのそれぞれにおいてシュリンク量を制御することができるパターン形成方法および半導体装置を提供することである。
本実施形態によるパターン形成方法は、被処理材料上にレジスト膜を形成する。レジスト膜がレジストパターンに加工される。レジスト膜上に該レジスト膜を保護する架橋膜またはコーティング剤が塗膜される。架橋膜を塗膜したレジスト膜上に自己組織化材料が塗布される。自己組織化材料は熱処理され相分離させる。相分離した自己組織化材料の一部は除去される。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。
(第1の実施形態)
図1(A)〜図1(F)は、第1の実施形態によるパターン形成方法の一例を示す概略的な斜視図である。本実施形態によるパターン形成方法は、例えば、NAND型フラッシュメモリのビアコンタクトのパターンを形成するために用いることができる。NAND型フラッシュメモリのビアコンタクトは、メモリセルアレイおよび周辺回路領域に形成される。このビアコンタクトのパターンの密度は、メモリセルアレイにおいて比較的密な状態であり、周辺回路において比較的粗な状態である。一方、ビアコンタクトのコンタクトホールの径はメモリセルアレイと周辺回路領域とにおいて等しく形成することが求められる。即ち、メモリセルアレイおよび周辺回路領域に均一の径を有するビアコンタクトを形成することが求められる。以下、メモリセルアレイおよび周辺回路領域にビアコンタクトのパターンを形成する方法を説明する。勿論、本実施形態によるパターン形成方法は、他のパターンまたは他の半導体装置にも適用できることは言うまでもない。
図1(A)〜図1(F)は、第1の実施形態によるパターン形成方法の一例を示す概略的な斜視図である。本実施形態によるパターン形成方法は、例えば、NAND型フラッシュメモリのビアコンタクトのパターンを形成するために用いることができる。NAND型フラッシュメモリのビアコンタクトは、メモリセルアレイおよび周辺回路領域に形成される。このビアコンタクトのパターンの密度は、メモリセルアレイにおいて比較的密な状態であり、周辺回路において比較的粗な状態である。一方、ビアコンタクトのコンタクトホールの径はメモリセルアレイと周辺回路領域とにおいて等しく形成することが求められる。即ち、メモリセルアレイおよび周辺回路領域に均一の径を有するビアコンタクトを形成することが求められる。以下、メモリセルアレイおよび周辺回路領域にビアコンタクトのパターンを形成する方法を説明する。勿論、本実施形態によるパターン形成方法は、他のパターンまたは他の半導体装置にも適用できることは言うまでもない。
まず、図1(A)に示すように、基板10の上方に被処理材料20を形成する。基板10は、例えば、シリコン基板等の半導体基板でよい。被処理材料20は、例えば、シリコン酸化膜、シリコン窒化膜、ポリシリコン膜等のパターニングされる材料である。
次に、被処理材料20上にArF有機反射防止膜(図示せず)を塗布する。ArF有機反射防止膜を約215℃の温度で約1分間ベークする。これにより、約80nmの膜厚を有するArF有機反射防止膜が形成される。
次に、図1(B)に示すように、ArF有機反射防止膜上にフォトレジスト膜30を塗布する。フォトレジスト膜30は、例えば、ポジ型(極性変換型)レジストであり、酢酸ブチルに溶解する性質を有する材料である。レジスト膜30を約130℃で約1分間ベークする。これにより、約200nmの膜厚を有するレジスト膜30が形成される。
次に、ArFエキシマレーザ露光装置を用いてレジスト膜30を露光する。レジスト膜30を約100℃の温度で約1分間ベークする。次に、レジスト膜30をTMAH (テトラメチルアンモニウムハイドロオキサイド)水溶液で現像する。これにより、図1(B)に示すように、レジスト膜30がコンタクトホールのパターンP1に加工される。
ここで、図2(A)および図2(B)を参照して、コンタクトホールのパターンP1について説明する。図2(A)は、メモリセルアレイにおけるコンタクトホールのパターンP1を示す平面図である。図2(B)は、周辺回路領域におけるコンタクトホールのパターンP1を示す平面図である。図2(A)に示すように、メモリセルアレイにおいてコンタクトホールのパターンP1のピッチは、比較的狭く、例えば、約200nmである。また、メモリセルアレイにおいてコンタクトホールのパターンP1の径は、比較的小さく、例えば、約100nmに形成される。一方、図2(B)に示すように、周辺回路においてコンタクトホールのパターンP1のピッチは、比較的広く、例えば、約1000nmである。また、周辺回路においてコンタクトホールのパターンP1の径は、比較的大きく、例えば、約120nmに形成される。周辺回路におけるパターンP1の径がメモリセルアレイにおけるパターンP1の径よりも大きい理由は、ピッチの広い周辺回路においてシュリンク量を大きくし、DOFを大きくするためである。尚、DOFは、露光時におけるベストフォーカスからのずれの許容量を示す。従って、DOFが大きいほど、設計値に近いパターンが形成され得る。
次に、図1(C)に示すように、レジスト膜30上に該レジスト膜30を保護するための架橋膜40を塗膜する。これにより、レジスト膜30のパターンP1の表面上に架橋膜40の膜が形成される。
図3(A)および図3(B)は、架橋膜40を塗膜した後のコンタクトホールのパターンP2を示す平面図である。架橋膜40がコンタクトホールの内面に塗膜されることによって、コンタクトホールは、パターンP1からパターンP2へ若干小さくなる。例えば、図3(A)に示すように、メモリセルアレイにおいてコンタクトホールのパターンP2の径は、例えば、約98nmに形成される。図3(B)に示すように、周辺回路においてコンタクトホールのパターンP2の径は、例えば、約118nmに形成される。即ち、約1nmの厚みを有する架橋膜40がレジスト膜30上に形成され、それにより、メモリセルアレイおよび周辺回路領域においてコンタクトホールのパターンは約2nmずつシュリンクされている。
架橋膜40は、レジスト膜30を保護するためにレジスト膜30と結合する材料であることが好ましい。また、架橋膜40は、レジスト膜30を保護するために、後述する自己組織化材料(以下、DSA材料ともいう)とは結合しない性質を有することが好ましい。架橋膜40がDSA材料と結合してしまうと、DSA材料の層分離を妨げる可能性があるからである。さらに、架橋膜40は、DSA材料の溶媒に溶解しない性質を有することが好ましい。架橋膜40がDSA材料の溶媒に溶解してしまうと、レジスト膜30が露出してしまうので、レジスト膜30の保護膜として機能し得ないからである。
架橋膜40は、架橋剤を含有する樹脂であり、例えば、RELACSTM(Resolution Enhancement Lithography Assisted by Chemical Shrink)処理に用いられる材料(以下、RELACS材ともいう)でよい。より詳細には、レジスト膜30のコンタクトホールのパターンP1にRELACS材を塗布する。このとき、RELACS材の膜厚は、例えば、約300nmである。次に、RELACS材を約100℃の温度で約90秒ベークする。その後、RELACS材を純水でリンスする。これにより、RELACS材のうち架橋膜40として機能しない部分(レジスト30と結合していない部分)は除去される。さらに、RELACS材をスピン乾燥により乾燥させる。その結果、架橋膜40がレジスト膜30の表面上に塗膜され、上述のように、メモリセルアレイおよび周辺回路領域の各コンタクトホールのパターンは約2nmずつシュリンクされた。
次に、図1(D)に示すように、架橋膜40を塗膜したレジスト膜30上にDSA材料50を塗布する。これにより、DSA材料50がレジスト膜30に形成されたコンタクトホールのパターンP2内に満たされる。
DSA材料50は、例えば、第1の有機溶媒に親水性ポリマおよび疎水性ポリマを混合した材料である。より詳細には、DSA材料50は、第1の有機溶媒としての酢酸ブチルに親水性ポリマとしてのアクリル樹脂および疎水性ポリマとしてのスチレン樹脂を混合した材料である。即ち、DSA材料50は、所謂、ポリマブレンド型DSA材料である。このようなDSA材料50をレジスト膜30上に塗布した後、DSA材料50を約130℃の温度で約60秒間ベークする。これにより、図1(E)に示すように、DSA材料50は、疎水性ポリマ層(スチレン樹脂)51と親水性ポリマ層(アクリル樹脂)52とに相分離する。
次に、図1(F)に示すように、さらに第2の有機溶媒を用いて、相分離したDSA材料50のうち疎水性ポリマ層51の部分を除去する。例えば、第2の有機溶媒として酢酸ブチルをレジスト膜30上に供給し、スピン乾燥を行う。即ち、第2の有機溶媒は、第1の有機溶媒と同じ酢酸ブチルでよい。これにより、疎水性ポリマ層51の部分が除去される。
図4(A)および図4(B)は、DSA処理後のコンタクトホールのパターンP3を示す平面図である。親水性ポリマ層(アクリル樹脂)52がコンタクトホールの内面にさらに形成されることによって、コンタクトホールは、パターンP2からパターンP3へ若干小さくなる。例えば、図4(A)に示すように、メモリセルアレイにおいてコンタクトホールのパターンP3の径は、例えば、約95nmに形成される。図4(B)に示すように、周辺回路においてコンタクトホールのパターンP3の径は、例えば、約95nmに形成される。即ち、メモリセルアレイにおいて約1.5nmの厚みを有する親水性ポリマ層52が架橋膜40の表面上に形成されたことになる。その結果、メモリセルアレイのコンタクトホールのパターンの径は、約3nmほどシュリンクされて約95nmとなる。また、周辺回路領域において約11.5nmの厚みを有する親水性ポリマ層52が架橋膜40上に形成されたことになる。その結果、周辺回路領域のコンタクトホールのパターンの径は、約23nmほどシュリンクされて約95nmとなる。これにより、メモリセルアレイおよび周辺回路領域のコンタクトホールのパターンは、密度(即ち、ピッチ)において異なるものの、ほぼ同一の径を有することができる。
その後、レジスト膜30、架橋膜40および親水性ポリマ層52をマスクとして用いて被処理材料20を加工する。これにより、被処理材料20には、均一の径を有する複数のコンタクトホールが形成される。即ち、高密度パターンを有するメモリセルアレイおよび低密度パターンを有する周辺回路領域の両方において、互いにシュリンク量を相違させながら、同一の径を有するコンタクトホールが形成され得る。さらに、導電性材料をコンタクトホール内に埋め込むことによってコンタクトプラグ(図示せず)が形成される。
本実施形態によれば、ポリマブレンド型DSA材料50がポジ型レジスト膜30上に塗布される前に、架橋膜40がポジ型レジスト膜30上に塗膜される。これにより、レジスト膜30は、ポリマブレンド型DSA材料50の有機溶媒(例えば、酢酸ブチル)に直接触れない。従って、架橋膜40は、レジスト膜30をポリマブレンド型DSA材料50の有機溶媒から保護することができる。即ち、レジスト膜30はポリマブレンド型DSA材料50の有機溶媒に晒されないので、ポリマブレンド型DSA材料50の有機溶媒に溶解せず、レジスト膜30がポジ型レジストであっても、ポリマブレンド型DSA材料50を用いてマスクパターンを形成することができる。
ポリマブレンド型DSA材料50を用いてマスクパターンを形成可能であるので、高密度パターンを有するメモリセルアレイにおいてはシュリンク量を小さくし、かつ、低密度パターンを有する周辺回路領域においてはシュリンク量を大きくすることができる。即ち、本実施形態によるパターン形成方法は、密度の異なる(ピッチの異なる)パターンのそれぞれに対して、シュリンク量を相違させることができる。これにより、同一基板上の密状態のパターンと粗状態のパターンとのそれぞれにおいて、DOFを維持しながらシュリンク量を制御することが可能となる。
(第2の実施形態)
図5(A)〜図5(D)は、第2の実施形態によるパターン形成方法の一例を示す概略的な斜視図である。第2の実施形態は、架橋膜40に代えてレジストコーティング膜41を用いている点で第1の実施形態と異なる。第2の実施形態の他の材料および工程は、図1(A)〜図4(B)を参照して説明した材料および工程と同様でよい。
図5(A)〜図5(D)は、第2の実施形態によるパターン形成方法の一例を示す概略的な斜視図である。第2の実施形態は、架橋膜40に代えてレジストコーティング膜41を用いている点で第1の実施形態と異なる。第2の実施形態の他の材料および工程は、図1(A)〜図4(B)を参照して説明した材料および工程と同様でよい。
図1(A)および図1(B)を参照して説明した工程を経た後、図5(A)に示すように、レジストコーティング膜41がレジスト膜30上に形成される。レジストコーティング膜41は、架橋膜40と同様にレジスト膜30を保護するためにレジスト膜30と結合する材料であることが好ましい。また、レジストコーティング膜41は、レジスト膜30を保護するために、DSA材料50とは結合しない性質を有することが好ましい。レジストコーティング膜41がDSA材料と結合してしまうと、DSA材料50の層分離を妨げる可能性があるからである。さらに、レジストコーティング膜は、DSA材料50の溶媒に溶解しない性質を有することが好ましい。レジストコーティング膜がDSA材料50の溶媒に溶解してしまうと、レジスト膜30が露出してしまうので、レジスト膜30の保護膜として機能し得ないからである。より詳細には、レジストコーティング膜41は、例えば、ヒドロキシアクリルアリニドおよびヒドロキシメタクリルアリニドの少なくともいずれかに由来する構造単位を含む樹脂と、ラジカル発生剤とを含有する樹脂でよい。
レジストコーティング膜41の塗布後、メモリセルアレイおよび周辺回路領域の各コンタクトホールのパターンは略均一にシュリンクされる。従って、レジストコーティング膜41は、架橋膜40と同様に機能することができる。
その後、図5(B)に示すようにDSA処理を実行する。DSA処理は、図1(D)を参照して説明した通りである。さらに、図5(C)の相分離工程および図5(D)の疎水性ポリマ層51の除去工程は、それぞれ図1(E)および図1(F)を参照して説明した通りである。
第2の実施形態において、ポリマブレンド型DSA材料50がポジ型レジスト膜30上に塗布される前に、レジストコーティング膜41がポジ型レジスト膜30上に塗膜される。これにより、レジスト膜30は、ポリマブレンド型DSA材料50の有機溶媒(例えば、酢酸ブチル)に直接触れない。従って、レジストコーティング膜41は、レジスト膜30をポリマブレンド型DSA材料50の有機溶媒から保護することができるので、第2の実施形態は、第1の実施形態と同様の効果を得ることができる。
上記実施形態によるパターン形成方法は、半導体装置またはマイクロマシン等の製造に用いることができる。これにより、フォトリソグラフィ技術による最小加工寸法よりも微細なマスクパターンが形成され得る。従って、上記実施形態によるパターン形成方法を用いて製造された半導体装置またはマイクロマシンは、フォトリソグラフィ技術による最小加工寸法よりも微細なパターンを有することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
10…基板、20…被処理材料、30…フォトレジスト膜、40…架橋膜、41…レジストコーティング膜、50…DSA材料
Claims (7)
- 被処理材料上にレジスト膜を形成し、
前記レジスト膜をレジストパターンに加工し、
前記レジスト膜上に該レジスト膜を保護する架橋膜またはコーティング剤を塗膜し、
前記架橋膜を塗膜した前記レジスト膜上に自己組織化材料を塗布し、
前記自己組織化材料を相分離させるために熱処理し、
相分離した前記自己組織化材料の一部を除去することを具備するパターン形成方法。 - 前記架橋膜または前記コーティング剤は、前記レジスト膜と結合し、前記自己組織化材料とは結合せず、かつ、前記自己組織化材料の溶媒に溶解しない性質を有することを特徴とする請求項1に記載のパターン形成方法。
- 前記自己組織化材料は、第1の有機溶媒に親水性ポリマおよび疎水性ポリマを混合した材料であることを特徴とする請求項1または請求項2に記載のパターン形成方法。
- 前記自己組織化材料は、酢酸ブチルにアクリル樹脂およびスチレン樹脂を混合した材料であることを特徴とする請求項1から請求項3のいずれか一項に記載のパターン形成方法。
- 前記自己組織化材料の一部を除去するときに、第2の有機溶剤を前記自己組織化材料に供給することによって前記自己組織化材料の一部を除去することを特徴とする請求項1に記載のパターン形成方法。
- 前記コーティング剤は、ヒドロキシアクリルアリニドおよびヒドロキシメタクリルアリニドの少なくともいずれかに由来する構造単位を含む樹脂と、ラジカル発生剤とを含有することを特徴とする請求項1に記載のパターン形成方法。
- 請求項1から請求項6のいずれか一項に記載のパターン形成方法を用いて形成された半導体装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2018066716A1 (ja) * | 2016-10-07 | 2019-09-05 | Jsr株式会社 | パターン形成方法及び組成物 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3071401B2 (ja) | 1996-07-05 | 2000-07-31 | 三菱電機株式会社 | 微細パターン形成材料及びこれを用いた半導体装置の製造方法並びに半導体装置 |
TW329539B (en) | 1996-07-05 | 1998-04-11 | Mitsubishi Electric Corp | The semiconductor device and its manufacturing method |
TW372337B (en) | 1997-03-31 | 1999-10-21 | Mitsubishi Electric Corp | Material for forming micropattern and manufacturing method of semiconductor using the material and semiconductor apparatus |
JP4287383B2 (ja) * | 2003-05-09 | 2009-07-01 | 富士通株式会社 | レジストの加工方法及び半導体装置の製造方法 |
JP4143023B2 (ja) | 2003-11-21 | 2008-09-03 | 株式会社東芝 | パターン形成方法および半導体装置の製造方法 |
US7288478B2 (en) * | 2005-07-05 | 2007-10-30 | International Business Machines Corporation | Method for performing chemical shrink process over BARC (bottom anti-reflective coating) |
US7906031B2 (en) * | 2008-02-22 | 2011-03-15 | International Business Machines Corporation | Aligning polymer films |
JP5206508B2 (ja) | 2009-03-09 | 2013-06-12 | Jsr株式会社 | レジストパターンコーティング剤及びそれを用いたレジストパターン形成方法 |
JP2013201356A (ja) | 2012-03-26 | 2013-10-03 | Toshiba Corp | 露光方法及びパターン形成方法 |
JP5726807B2 (ja) | 2012-04-24 | 2015-06-03 | 東京エレクトロン株式会社 | パターン形成方法、パターン形成装置、及びコンピュータ可読記憶媒体 |
JP5758846B2 (ja) | 2012-05-23 | 2015-08-05 | 東京エレクトロン株式会社 | パターン形成方法、パターン形成装置、及びコンピュータ可読記憶媒体 |
JP2015115599A (ja) * | 2013-12-13 | 2015-06-22 | 株式会社東芝 | パターン形成方法 |
-
2014
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2018066716A1 (ja) * | 2016-10-07 | 2019-09-05 | Jsr株式会社 | パターン形成方法及び組成物 |
JP7044976B2 (ja) | 2016-10-07 | 2022-03-31 | Jsr株式会社 | パターン形成方法 |
Also Published As
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