JP6371745B2 - パターン形成方法 - Google Patents

パターン形成方法 Download PDF

Info

Publication number
JP6371745B2
JP6371745B2 JP2015179289A JP2015179289A JP6371745B2 JP 6371745 B2 JP6371745 B2 JP 6371745B2 JP 2015179289 A JP2015179289 A JP 2015179289A JP 2015179289 A JP2015179289 A JP 2015179289A JP 6371745 B2 JP6371745 B2 JP 6371745B2
Authority
JP
Japan
Prior art keywords
pattern
hole pattern
film
self
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2015179289A
Other languages
English (en)
Other versions
JP2017055021A (ja
Inventor
絢子 川西
絢子 川西
佑介 笠原
佑介 笠原
広樹 米満
広樹 米満
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2015179289A priority Critical patent/JP6371745B2/ja
Priority to US15/233,898 priority patent/US9816004B2/en
Publication of JP2017055021A publication Critical patent/JP2017055021A/ja
Application granted granted Critical
Publication of JP6371745B2 publication Critical patent/JP6371745B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09D—COATING COMPOSITIONS, e.g. PAINTS, VARNISHES OR LACQUERS; FILLING PASTES; CHEMICAL PAINT OR INK REMOVERS; INKS; CORRECTING FLUIDS; WOODSTAINS; PASTES OR SOLIDS FOR COLOURING OR PRINTING; USE OF MATERIALS THEREFOR
    • C09D153/00—Coating compositions based on block copolymers containing at least one sequence of a polymer obtained by reactions only involving carbon-to-carbon unsaturated bonds; Coating compositions based on derivatives of such polymers
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002—Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Materials Engineering (AREA)
  • Wood Science & Technology (AREA)
  • Inorganic Chemistry (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Drying Of Semiconductors (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • General Chemical & Material Sciences (AREA)

Description

本発明による実施形態は、パターン形成方法に関する。
近年、自己組織化（以下、ＤＳＡ（Directed Self-Assembly）ともいう）材料を用いたリソグラフィ技術が開発されている。ＤＳＡ材料は、分子量を調整することにより、様々な寸法のドットパターン、ホールパターン、ピラーパターン、ラインパターン等を形成することができる。このようなパターンを形成する場合に、ＤＳＡにより形成されるポリマー相の発生位置を制御するためにガイドが必要とされる。ガイドには、凹凸構造の凹部にミクロ相分離パターンを形成可能にする物理ガイド（grapho-epitaxy）と、下地材料の表面エネルギーの相違に基づいてミクロ相分離パターンの形成位置を制御する化学ガイド（chemical-epitaxy）とがある。
例えば、光リソグラフを用いて被加工膜上にレジスト膜を形成し、このレジスト膜に物理ガイドとなるホールパターンを形成する。そして、ホールパターン内に埋め込まれるようにブロックコポリマーを塗布して加熱する。これにより、ブロックコポリマーが相分離する。相分離したポリマーの一部を選択的に除去することによって、光リソグラフィによって形成されたホールパターンをシュリンクしたホールパターンが得られる。
このようなホールシュリンクプロセスでは、ブロックコポリマーの分子量でホール径が決まる。従って、ホール径の異なる複数のパターンを形成するためには、各パターンごとに異なるブロックコポリマーの材料が必要となる。この場合、それぞれのブロックコポリマーの材料に対してリソグラフィ工程が必要となるため、工程数の増大およびコストの増大を招致していた。
特開２０１４−２２５５０号公報
ホール径の異なる複数のパターンを容易に形成することができるパターン形成方法を提供する。
本実施形態によるパターン形成方法は、被加工膜上の第１領域に自己組織化材料が相分離可能な幅を有する第１開口幅の第１パターンを含み、かつ、該被加工膜上の第２領域に前記第１開口幅よりも幅が広い第２開口幅の第２パターンおよび第１開口幅よりも幅が小さい幅の第３パターンを含むマスク材を形成する。次に、マスク材上に自己組織化材料を供給する。次に、第３パターン内の自己組織化材料を相分離させずに、第１および第２パターン内の自己組織化材料を第１ポリマー部と第２ポリマー部とに相分離させる。第１ポリマー部を残存させつつ第２ポリマー部を除去してホールパターンを形成する。マスク材および第１ポリマー部をマスクとして用いて被加工膜を加工する。マスク材上に自己組織化材料を供給したときに、第２パターン内の自己組織化材料の膜厚は、第１パターン内の自己組織化材料の膜厚よりも薄い。
第１の実施形態に従ったパターン形成方法を示す断面図。 図１に続く、パターン形成方法を示す断面図。 図１に続く、パターン形成方法を示す平面図。 図２および図３に続く、パターン形成方法を示す断面図。 図４に続く、パターン形成方法を示す断面図。 図４に続く、パターン形成方法を示す平面図。 図５および図６に続く、パターン形成方法を示す断面図。 図７に続く、パターン形成方法を示す断面図。 第２領域Ｒ２における第３ホールパターン１０５ｃの変形例を示す平面図。 第２の実施形態に従ったパターン形成方法を示す断面図。 第２の実施形態に従ったパターン形成方法を示す平面図。 図１０および図１１に続く、パターン形成方法を示す断面図。 図１２に続く、パターン形成方法を示す断面図。 図１２に続く、パターン形成方法を示す平面図。 図１３および図１４に続く、パターン形成方法を示す断面図。 第１スペースパターン２０５ｂの変形例を示す平面図。 第１スペースパターン２０５ｂの他の変形例を示す平面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１〜図８（Ｂ）は、第１の実施形態に従ったパターン形成方法を示す断面図または平面図である。図１、図２（Ａ）、図２（Ｂ）、図４（Ａ）〜図５（Ｂ）、図７（Ａ）〜図８（Ｂ）は断面図であり、図３（Ａ）、図３（Ｂ）、図６（Ａ）および図６（Ｂ）は平面図である。尚、図２（Ａ）は、図３（Ａ）のＡ−Ａ線に沿った断面図であり、図２（Ｂ）は、図３（Ｂ）のＢ−Ｂ線に沿った断面図である。図５（Ａ）は、図６（Ａ）のＡ−Ａ線に沿った断面図であり、図５（Ｂ）は、図６（Ｂ）のＢ−Ｂ線に沿った断面図である。
まず、図１に示すように、材料膜１０１上にハードマスク１０２を形成し、ハードマスク１０２上に反射防止膜１０３を形成する。材料膜１０１は、例えば、半導体基板の上方に設けられた膜厚３００ｎｍの酸化膜である。ハードマスク１０２は、例えば、ＣＶＤ（Chemical Vapor Deposition）、または塗布によって形成した膜厚１００ｎｍの炭素膜である。また、反射防止膜１０３は、例えば、ＣＶＤ、または塗布によって形成した膜厚１５ｎｍの酸化膜である。
次に、図２（Ａ）、（Ｂ）および図３に示すように、反射防止膜１０３上に膜厚１２０ｎｍのレジスト膜１０４を回転塗布し、ＡｒＦ液浸エキシマレーザにより露光量２０ｍＪ／ｃｍ２で露光および現像して、マスク材としてのレジスト膜１０４にホールパターン１０５ａ、１０５ｂおよび１０５ｃを形成する。第１ホールパターン（第１パターン）１０５ａは、被加工膜としての反射防止膜１０３の上面の第１領域Ｒ１に形成される。第２ホールパターン（第２パターン）１０５ｂおよび第３ホールパターン（第３パターン）１０５ｃは、反射防止膜１０３の上面の第２領域Ｒ２に形成される。第１領域Ｒ１および第２領域Ｒ２は、被加工膜としての反射防止膜１０３の上面の互いに異なる領域であり、隣接していてもよく、離間していてもよい。また、第１領域Ｒ１および第２領域Ｒ２は、面積において等しくてもよく、異なっていてもよい。
尚、ハードマスク１０２および反射防止膜１０３は、後の工程において、反射防止膜１０３上に設けられたレジスト膜１０４およびポリマー層（図７の１０７ａ、１０７ｂ）をマスクとして用いて加工される。従って、ここでは、レジスト膜１０４およびポリマー層をマスク材とし、ハードマスク１０２および反射防止膜１０３を被加工膜として説明する。
ホールパターン１０５ａ〜１０５ｃのレイアウト形状（平面形状）は、略円形、略楕円形、略矩形、溝のいずれでもよい。但し、図３（Ａ）および図３（Ｂ）に示すように、第１ホールパターン１０５ａの径（第１開口幅）Φ１は、第２ホールパターン１０５ｂの径（第２開口幅）Φ２よりも小さく、かつ、第３ホールパターン１０５ｃの径（第３開口幅）Φ３よりも大きい。第１ホールパターン１０５ａの径（第１開口幅）Φ１は、例えば、約７０ｎｍである。第２ホールパターン１０５ｂの径（第２開口幅）Φ２は、第１開口幅Φ１および第３開口幅Φ３よりも大きく、例えば、約１００ｎｍである。第３ホールパターン１０５ｃの径（第３開口幅）Φ３は、第１開口幅Φ１および第２開口幅Φ２よりも小さく、例えば、約４５ｎｍである。ホールパターン１０５ａ〜１０５ｃの径については、後でより詳細に説明する。
ホールパターン１０５ａ〜１０５ｃを有するレジスト膜１０４は、後の工程で形成されるブロックコポリマーがミクロ相分離する際の物理ガイド層として機能する。ホールパターン１０５ａ、１０５ｂ内に形成されるミクロ相分離パターンは、材料膜１０１に転写されるパターンのもととなる。一方、第３ホールパターン１０５ｃは、レジスト膜１０４の被覆率（または開口率）を調整するために設けられたダミーパターンである。反射防止膜１０３の上面の或る領域の面積Ｓａに対して、レジスト膜１０４がその領域を被覆する面積（配置面積）Ｓｂの比率（Ｓｂ／Ｓａ）を被覆率とする。一方、反射防止膜１０３の上面の或る領域の面積Ｓａに対して、その領域に形成されたホールパターン１０５ａ〜１０５ｃの面積Ｓｃの比率（Ｓｃ／Ｓａ）を開口率とする。尚、Ｓｂは、反射防止膜１０３の上面のうちレジスト膜１０４で被覆される面積であり、Ｓｃは、反射防止膜１０３の上面のうちレジスト膜１０４を除去した部分の面積である。従って、Ｓｂ／ＳａおよびＳｃ／Ｓａの和は、ほぼ１となる。
例えば、図３（Ａ）に示すように、第１ホールパターン１０５ａは、第１領域Ｒ１に形成されている。第１領域Ｒ１には、ダミーパターンとしての第３ホールパターン１０５ｃは形成されていない。一方、図３（Ｂ）に示すように、第２領域Ｒ２において、第３ホールパターン１０５ｃは、第２ホールパターン１０５ｂとともに形成されている。ダミーパターンとしての第３ホールパターン１０５ｃを第２領域Ｒ２に設けることによって、第２領域Ｒ２におけるレジスト膜１０４の被覆率は、第１領域Ｒ１におけるレジスト膜１０４の被覆率よりも確実に小さくなっている。逆に、第２領域Ｒ２におけるホールパターン１０５ｂおよび１０５ｃの開口率は、第１領域Ｒ１におけるホールパターン１０５ａの開口率よりも大きくなっている。これにより、後述するように、第２領域Ｒ２におけるブロックコポリマー１０６の膜厚を、第１領域Ｒ１のそれよりも薄くすることができる。第１領域Ｒ１は、特に限定しないが、例えば、微細なホールパターンでの加工を要するメモリセル領域である。第２領域Ｒ２は、特に限定しないが、例えば、比較的大きなホールパターンで加工可能な周辺回路領域である。
次に、図４（Ａ）および図４（Ｂ）に示すように、レジスト膜１０４上にブロックポリマー１０６を塗布する。自己組織化材料としてのブロックコポリマー１０６は、ポリスチレン（ＰＳ）とポリメチルメタクリレート（ＰＭＭＡ）とのブロック共重合体（ＰＳ−ｂ−ＰＭＭＡ）を含む。例えば、このＰＳ−ｂ−ＰＭＭＡのＰＳブロックとＰＭＭＡブロックとの数平均分子量（Ｍｎ）の比率は約２４０００対約４７００である。このようなＰＳ−ｂ−ＰＭＭＡを約１．０ｗｔ％の濃度で含有するプロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）溶液をレジスト膜１０４上に回転数２０００ｒｐｍで回転塗布する。これにより、ブロックポリマー１０６がホールパターン１０５ａ〜１０５ｃ内に供給される。
ここで、上述の通り、第２領域Ｒ２におけるレジスト膜１０４の被覆率が、第１領域Ｒ１におけるレジスト膜１０４の被覆率よりも小さくなっている。このため、ＰＳ−ｂ−ＰＭＭＡの溶液をレジスト膜１０４上に回転塗布したときに、図４（Ａ）および図４（Ｂ）に示すように、第２ホールパターン１０５ｂ内に滞留するブロックコポリマー１０６の膜厚Ｔ２が第１ホールパターン１０５ａ内に滞留するブロックコポリマー１０６の膜厚Ｔ１よりも薄くなる。これは、第２ホールパターン１０５ｂの径Φ２が第１ホールパターン１０５ａの径Φ１よりも大きいこと、並びに、第２領域Ｒ２におけるホールパターン１０５ｂおよび１０５ｃの開口率が第１領域Ｒ１におけるホールパターン１０５ａの開口率よりも大きくなっているからである。即ち、ブロックコポリマー１０６をレジスト膜１０４上に回転塗布したときに、ブロックコポリマー１０６は、開口幅の比較的大きな第２ホールパターン１０５ｂから流れ出やすいが、開口幅の比較的小さな第１ホールパターン１０５ａからは流出し難く滞留し易い。また、ブロックコポリマー１０６は、第１ホールパターン１０５ａよりも開口幅の小さな第３ホールパターン１０５ｃからは毛細管力によって流出困難である。さらに、レジスト膜１０４の被覆率が小さいと、その分、ホールパターンの開口率が大きくなり、ブロックコポリマー１０６がより広い範囲に亘って残留することになる。従って、レジスト膜１０４上にブロックコポリマー１０６を回転塗布した場合、ブロックコポリマー１０６の膜厚は、第２および第３ホールパターン１０５ｂ、１０５ｃの両方を有する（開口率の大きな）第２領域Ｒ２において薄くなり、第１ホールパターン１０５ａしか有しない（開口率の小さな）第１領域Ｒ１において比較的厚くなる。その結果、ホールパターン１０５ａ〜１０５ｃの開口幅Φ１〜Φ３とレジスト膜１０４の被覆率（開口率）との両方を考慮すると、図４（Ａ）および図４（Ｂ）に示すように、ブロックコポリマー１０６の膜厚は、第２ホールパターン１０５ｂ内において比較的薄くなり、第１ホールパターン１０５ａ内において比較的厚くなる。即ち、第１ホールパターン１０５ａ内のブロックコポリマー１０６の膜厚をＴ１とし、第２ホールパターン１０５ｂ内のブロックコポリマー１０６の膜厚をＴ２とすると、Ｔ２＜Ｔ１となる。また、第３ホールパターン１０５ｃは、ブロックコポリマー１０６で充填されており、ブロックコポリマー１０６の膜厚は、非常に厚くなっている。即ち、第３ホールパターン１０５ｃ内のブロックコポリマー１０６の膜厚をＴ３とすると、Ｔ２＜Ｔ１≦Ｔ３となる。このように、本実施形態では、ホールパターン１０５ａ〜１０５ｃの開口幅Φ１〜Φ３とレジスト膜１０４の被覆率（開口率）とを利用して、ブロックコポリマー１０６の膜厚を制御している。
次に、図５（Ａ）および図５（Ｂ）に示すように、材料膜１０１等をホットプレート上において、約１１０℃で９０秒間加熱し、さらに、窒素雰囲気下において、約２２０℃で３分間加熱する。これにより、ブロックポリマー１０６がミクロ相分離し、第１ポリマーブロック鎖を含む第１ポリマー部１０７ａ、１０７ｂと、第２ポリマーブロック鎖を含む第２ポリマー部１０８ａ、１０８ｂとを含む自己組織化相１０９ａ、１０９ｂが形成される。例えば、疎水性のＰＳを含む第１ポリマー部１０７ａ、１０７ｂがそれぞれ第１および第２ホールパターン１０５ａ、１０５ｂの側壁部に形成（偏析）される。親水性のＰＭＭＡを含む第２ポリマー部１０８ａ、１０８ｂがそれぞれ第１および第２ホールパターン１０５ａ、１０５ｂの中心部に形成（偏析）される。これにより、第２ポリマー部１０８ａ、１０８ｂは、縦型シリンダー形状（ピラー形状）に形成される。第２ポリマー部１０８ａの径は、例えば、約２５ｎｍであり、第２ポリマー部１０８ｂの径は、例えば、約３０ｎｍである。このとき、ダミーパターンとしての第３ホールパターン１０５ｃ内に充填されたブロックコポリマー１０６は、ミクロ相分離しない。
ここで、第１〜第３ホールパターン１０５ａ〜１０５ｃの開口幅Φ１〜Φ３について説明する。上述の通り、第１ホールパターン１０５ａの径（第１開口幅）をΦ１とし、第２ホールパターン１０５ｂの径（第２開口幅）をΦ２とし、第３ホールパターン１０５ｃの径（第３開口幅）をΦ３とすると、Φ２＞Φ１＞Φ３の関係を有する。さらに、第１および第２ホールパターン１０５ａ、１０５ｂにおいて、ブロックコポリマー１０６がミクロ相分離するように、第１および第２開口幅Φ１、Φ２は、ブロックコポリマー１０６の相分離周期以上である。即ち、第１および第２開口幅Φ１、Φ２は、ブロックコポリマー１０６が相分離可能な幅を有する。また、第３ホールパターン１０５ｃにおいて、ブロックコポリマー１０６がミクロ相分離しないように、第３開口幅Φ３は、ブロックコポリマー１０６の相分離周期よりも小さい。即ち、第３開口幅Φ３は、ブロックコポリマー１０６が相分離不可能な幅を有する。
例えば、ブロックコポリマー１０６の材料として上記ＰＳ−ｂ−ＰＭＭＡを用いた場合、ブロックコポリマー１０６の相分離周期Ｌ０は、約５０ｎｍとなる。相分離周期Ｌ０は、ブロックコポリマー１０６を相分離させたときに、引張されていない状態において複数のポリマーの繰り返しの間隔（ピッチ）である。例えば、第１ホールパターン１０５ａの径が相分離周期Ｌ０に等しい場合、ブロックコポリマー１０６は、第１ホールパターン１０５ａ内において引張されない状態で相分離する。従って、この場合、シリンダー形状の第２ポリマー部１０８ａおよびその周囲に設けられた第１ポリマー部１０７ａの全体の径（被加工膜の表面に対して平行方向の断面におけるシリンダー形状の直径）は相分離周期Ｌ０となる。
第１および第２開口幅Φ１、Φ２をブロックコポリマー１０６の相分離周期Ｌ０以上とすることによって、図６（Ａ）および図６（Ｂ）に示すように、第１および第２ホールパターン１０５ａ、１０５ｂ内のブロックコポリマー１０６は、第１ポリマー部１０７ａ、１０７ｂと第２ポリマー部１０８ａ、１０８ｂとに相分離することができる。尚、後述するように、ホールパターンの開口幅が相分離周期Ｌ０より大きい場合、相分離後のブロックコポリマーはホールパターンによって或る程度引張され、相分離周期Ｌ０よりも大きくなる。一方、第３開口幅Φ３をブロックコポリマー１０６の相分離周期Ｌ０より小さくすることによって、図６（Ｂ）に示すように、第３ホールパターン１０５ｃ内のブロックコポリマー１０６は相分離しない。例えば、上述のように、相分離周期Ｌ０が、約５０ｎｍとすると、第１開口幅Φ１を約７０ｎｍとし、第２開口幅Φ２を約１００ｎｍとし、第３開口幅Φ３を約４５ｎｍとする。これにより、第３ホールパターン１０５ｃ内のブロックコポリマー１０６を相分離させることなく、第１および第２ホールパターン１０５ａ、１０５ｂ内のブロックコポリマー１０６を選択的に相分離させることができる。
さらに、第２ホールパターン１０５ｂにおいて、ブロックコポリマー１０６がランダムに相分離することを抑制するために、第２開口幅Φ２は、ブロックコポリマー１０６の相分離周期Ｌ０の２倍以下であることが好ましい。以上の関係を式で表すと、式１のようになる。
２×Ｌ０≧Φ２＞Φ１≧Ｌ０＞Φ３ （式１）
次に、酸素ＲＩＥ（反応性イオンエッチング）法により、第１ポリマー部１０７ａ、１０７ｂを残存させ、第２ポリマー部１０８ａ、１０８ｂを選択的に除去する。これにより、図７（Ａ）および図７（Ｂ）に示すように、シュリンクホールパターン１１０ａ、１１０ｂを形成する。シュリンクホールパターン１１０ａ、１１０ｂは、それぞれホールパターン１０５ａ、１０５ｂをシュリンクしたもの相当する。第２ホールパターン１０５ｂの第２開口幅Φ２は、相分離周期Ｌ０より大きく、かつ、第１ホールパターン１０５ａの第１開口幅Φ１よりも大きい。従って、ホールパターン１０５ｂ内に埋め込まれた１０６ｂポリマー部の各分子は、ホールパターン１０５ｂの側壁へ向かって引張されるので、これに伴い、シュリンクホールパターン１１０ｂは、シュリンクホールパターン１１０ａよりも幾分大きくなる。例えば、シュリンクホールパターン１１０ａの径は、約２５ｎｍであり、シュリンクホールパターン１１０ｂの径は、約３０ｎｍである。
一方、第３ホールパターン１０５ｃ内のブロックコポリマー１０６は相分離していないので、酸素ＲＩＥ法ではほとんどエッチングされない。従って、第３ホールパターン１０５ｃはブロックコポリマー１０６で充填されたままとなっており、第３ホールパターン１０５ｃをシュリンクしたホールパターンは、第３ホールパターン１０５ｃ内には形成されない。
次に、図８（Ａ）および図８（Ｂ）に示すように、残存する第１ポリマー部１０７ａ、１０７ｂ、ブロックコポリマー１０６およびレジスト膜１０４をマスクとして用いて、フッ素ガスを用いたＲＩＥで、反射防止膜１０３およびハードマスク１０２を加工する。このとき、シュリンクホールパターン１１０ａ、１１０ｂは反射防止膜１０３およびハードマスク１０２に転写される。
ここで、図４（Ａ）および図４（Ｂ）を参照して説明したように、第２ホールパターン１０５ｂ内のブロックコポリマー１０６の膜厚は、第１ホールパターン１０５ａ内のブロックコポリマー１０６の膜厚よりも薄いので、第２ホールパターン１０５ｂ内の第１ポリマー部１０７ｂの膜厚も、第１ホールパターン１０５ａ内の第１ポリマー部１０７ａの膜厚よりも薄くなっている。従って、第１ポリマー部１０７ｂは、反射防止膜１０３およびハードマスク１０２の加工時に削られ、目減りしていく。
さらに、実際には、図４（Ａ）および図４（Ｂ）に示すように、第１および第２ホールパターン１０５ａ、１０５ｂ内において、ブロックコポリマー１０６の上面は、レジスト膜１０４の側壁との相互作用によりメニスカス形状になっている。これに伴い、第１ポリマー部１０７ｂの上面も、メニスカス形状を有するので、第２ホールパターン１０５ｂの中心部近傍において比較的薄く、その中心部から遠ざかるにつれて厚くなっている。従って、反射防止膜１０３およびハードマスク１０２のエッチング加工によって、第１ポリマー部１０７ｂは、第２ホールパターン１０５ｂの中心部近傍から第２ホールパターン１０５ｂの側壁へ向かって次第に削られていく。それに伴い、シュリンクホールパターン１１０ｂの開口幅は、反射防止膜１０３およびハードマスク１０２のエッチング加工が進むにつれて広がり、第２ホールパターン１０５ｂの第２開口幅Φ２へ近づいていく。これにより、図７（Ｂ）および図８（Ｂ）に示すように、シュリンクホールパターン１１０ｂは、反射防止膜１０３およびハードマスク１０２の加工時に大きく広がる。例えば、反射防止膜１０３およびハードマスク１０２に転写されたシュリンクホールパターン１１０ｂの径は約６０ｎｍになる。
このように、第１ポリマー部１０７ｂは、物理ガイド層としてのホールパターン１０５ｂから引張応力を受けて比較的大きなホールパターン１１０ｂを有しているだけでなく、第１ポリマー部１０７ｂの膜厚が比較的薄く、かつ、その表面がメニスカス形状になっている。これにより、反射防止膜１０３およびハードマスク１０２に転写されたホールパターン１１０ｂの径は、ホールパターン１１０ａの径より充分に大きくなる。尚、第１ポリマー部１０７ｂが消滅して、ホールパターン１１０ｂの径が第２開口幅Φ２とほぼ等しくなっても構わない。
また、第１ポリマー部１０７ｂの表面は、ホールパターン１０５ｂの形状に沿ってほぼ同心円状の滑らかなメニスカス形状を有するので、ホールパターン１０５ｂの形状に従って、ＣＤＵ（Critical Dimension Uniformity）の良好なホールパターンが反射防止膜１０３およびハードマスク１０２へ転写され得る。これにより、ホールパターン１１０ｂの径のばらつきが抑制され得る。
一方、第１ホールパターン１０５ａ内のブロックコポリマー１０６の膜厚は、第２ホールパターン１０５ｂ内のブロックコポリマー１０６の膜厚よりも厚いので、第１ホールパターン１０５ａ内の第１ポリマー部１０７ａの膜厚も、第２ホールパターン１０５ｂ内の第１ポリマー部１０７ｂの膜厚よりも充分に厚い。従って、第１ポリマー部１０７ａは、反射防止膜１０３およびハードマスク１０２の加工時に或る程度削られても、ホールパターン１１０ａの開口幅は、ホールパターン１１０ｂほど変わらない。従って、図７（Ａ）および図８（Ａ）に示すように、ホールパターン１１０ａは、反射防止膜１０３およびハードマスク１０２の加工時にあまり広がらず、ほとんどそのまま反射防止膜１０３およびハードマスク１０２へ転写される。従って、例えば、ホールパターン１１０ａの径はほぼ２５ｎｍのままである。
第３ホールパターン１０５ｃには、ブロックコポリマー１０６が充填されたままとなっているので、第３ホールパターン１０５ｃは、反射防止膜１０３およびハードマスク１０２に転写されない。
その後、加工されたハードマスク１０２をマスクとして用いて、ＲＩＥ法で材料膜１０１をさらに加工する。これにより、ハードマスク１０２のパターンが材料膜１０１に転写される。材料膜１０１に転写されたホールパターンは、例えば、コンタクトホール等として用いられる。
以上のように、本実施形態によれば、ダミーパターンとしての第３ホールパターン１０５ｃを第２領域Ｒ２に設けることによって、第２領域Ｒ２におけるレジスト膜１０４の被覆率を第１領域Ｒ１におけるレジスト膜１０４の被覆率よりも小さくしている。さらに、第２ホールパターン１０５ｂの開口幅Φ２は、第１ホールパターン１０５ａの開口幅Φ１よりも大きくしている。これにより、ブロックコポリマー１０６の溶液をレジスト膜１０４上に回転塗布したときに、第２ホールパターン１０５ｂ内のブロックコポリマー１０６の膜厚Ｔ２が第１ホールパターン１０５ａ内のブロックコポリマー１０６の膜厚Ｔ１よりも薄くなる。これに伴って、反射防止膜１０３およびハードマスク１０２の加工時にマスクとして用いられる第１ポリマー部１０７ａも、第１ホールパターン１０５ａよりも第２ホールパターン１０５ｂにおいて薄くなる。これにより、反射防止膜１０３およびハードマスク１０２の加工工程において、第１ホールパターン１０５ａ内のシュリンクホールパターン１１０ａの径についてはほぼ維持しつつ、第２ホールパターン１０５ｂ内のシュリンクホールパターン１１０ｂの径を選択的に拡大することができる。その結果、開口幅の小さいホールパターン１１０ａと開口幅の大きなホールパターン１１０ｂを、被加工膜としての反射防止膜１０３およびハードマスク１０２に同時に転写することができる。即ち、本実施形態によれば、開口幅の異なる複数のホールパターンを、被加工膜に容易に転写することができる。
また、第１および第２ホールパターン１０５ａ、１０５ｂの開口幅Φ１、Φ２はブロックコポリマー１０６の相分離周期Ｌ０以上であり、かつ、第３ホールパターン１０５ｃの第３開口幅Φ３はブロックコポリマー１０６の相分離周期Ｌ０よりも小さい。これにより、ダミーパターンとしての第３ホールパターン１０５ｃに充填されたブロックコポリマー１０６は相分離することなくそのまま残留し、第１および第２ホールパターン１０５ａ、１０５ｂに設けられたブロックコポリマー１０６が選択的に相分離する。よって、ダミーパターンとしての第３ホールパターン１０５ｃを反射防止膜１０３およびハードマスク１０２に転写することなく、第１および第２ホールパターン１０５ａ、１０５ｂ内のホールパターン１１０ａ、１１０ｂを反射防止膜１０３およびハードマスク１０２に選択的に転写することができる。
上記実施形態において、転写するホールパターン（１０５ａ、１０５ｂ）の開口幅は２種類であったが、転写するホールパターンの開口幅は３種類以上であってもよい。この場合、反射防止膜１０３上の第３領域（図示せず）において、ホールパターンの開口幅、ダミーパターンの個数等を変更し、第１ポリマー部１０７ａの膜厚を調節すればよい。
また、第１から第３ホールパターン１０５ａ〜１０５ｃが、略楕円形、略矩形、あるいは、溝型である場合、上記第１〜第３開口幅Φ１〜Φ３は、開口幅の最小径（最小ガイド幅）とすればよい。ここで、溝型のパターン１０５ｃはラインパターンを示す。例えば、図９（Ａ）および図９（Ｂ）は、第２領域Ｒ２における第３ホールパターン（ダミーパターン）１０５ｃの変形例を示す平面図である。図９（Ａ）では、第３ホールパターン１０５ｃは、略矩形または溝型を有する。図９（Ｂ）では、第３ホールパターン１０５ｃは、略楕円形を有する。第２ホールパターン１０５ｃは、略楕円形を有する。このように、第３ホールパターン１０５ｃが、略楕円形、略矩形、溝型であっても、開口幅の最小ガイド幅Φ３がブロックコポリマー１０６の相分離周期Ｌ０より小さければ、第３ホールパターン１０５ｃ内においてブロックコポリマー１０６の相分離は抑制され得る。また、第２ホールパターン１０５ｂが、略楕円形、略矩形、溝型であっても、開口幅の最小ガイド幅Φ２がブロックコポリマー１０６の相分離周期Ｌ０以上であれば、第２ホールパターン１０５ｂ内においてブロックコポリマー１０６は相分離し得る。図示しないが、第１ホールパターン１０５ａについても開口幅の最小ガイド幅Φ１がブロックコポリマー１０６の相分離周期Ｌ０以上であれば、第１ホールパターン１０５ａ内においてブロックコポリマー１０６は相分離し得る。
（第２の実施形態）
図１０〜図１５は、第２の実施形態に従ったパターン形成方法を示す断面図または平面図である。図１１および図１４は、第２領域Ｒ２の平面図である。図１０は、図１１のＢ−Ｂ線に沿った断面図であり、図１３は、図１４のＢ−Ｂ線に沿った断面図である。尚、第１領域Ｒ１における断面図および平面図は、図３（Ａ）、図４（Ａ）、図５（Ａ）、図６（Ａ）、図７（Ａ）、図８（Ａ）に示すものと同様でよいので、ここではその説明を省略する。
まず、図１を参照して説明した工程を経た後、反射防止膜１０３上にレジスト膜１０４を形成しパターニングする。これにより、図１０および図１１に示す構造が得られる。
第２の実施形態では、図１１に示すように、第２領域Ｒ２において、マスク材としてのレジスト膜１０４が第１スペースパターン２０５ｂおよび第２スペースパターン２０５ｃを有する。第１および第２スペースパターン２０５ｂ、２０５ｃは、レジスト膜１０４からなる複数のピラーパターン２１５で囲まれており、レジスト膜１０４が設けられていないスペースパターンである。隣接する複数のピラーパターン２１５は、間隔Ｄｐだけ離間されて配置されている。第１スペースパターン２０５ｂは、例えば、６個のピラーパターン２１５で囲まれた領域であり、その中心部のピラーパターン２１５を省略することによってスペースパターンとしている。第２スペースパターン１０５ｃは、例えば、３個のピラーパターン２１５で囲まれた領域である。第１スペースパターン２０５ｂのスペース幅をΦ２とし、第２スペースパターン２０５ｃのスペース幅をΦ３とする。
ここで、スペース幅Φ２、Φ３について説明する。第１スペースパターン２０５ｂのスペース幅Φ２は、ブロックコポリマー１０６の相分離周期Ｌ０以上かつ相分離周期Ｌ０の２倍以下である。第２スペースパターン２０５ｃのスペース幅Φ３は、ブロックコポリマー１０６の相分離周期Ｌ０よりも小さい。さらに、第１スペースパターン２０５ｂのスペース幅Φ２は上記第１ホールパターン１０５ａの第１開口幅Φ１よりも大きい。即ち、第１開口幅Φ１、スペース幅Φ２およびΦ３は、上記式１を満たす関係を有する。これにより、第１ホールパターン１０５ａおよび第１スペースパターン２０５ｂ内のブロックコポリマー１０６は、第１ポリマー部１０７ａ、１０７ｂと第２ポリマー部１０８ａ、１０８ｂとに相分離することができる。一方、第２スペースパターン２０５ｃ内のブロックコポリマー１０６は相分離しない。即ち、第２スペースパターン２０５ｃは、ダミーパターンとして機能する。
例えば、ブロックコポリマー１０６の材料として上記ＰＳ−ｂ−ＰＭＭＡを用いた場合、相分離周期Ｌ０が約５０ｎｍとなる。この場合、第１開口幅Φ１を約７０ｎｍとし、第１スペース幅Φ２を約１００ｎｍとし、第２スペース幅Φ３を約４５ｎｍとする。これにより、第２スペースパターン２０５ｃ内のブロックコポリマー１０６を相分離させることなく、第１ホールパターン１０５ａおよび第１スペースパターン２０５ｂ内のブロックコポリマー１０６を選択的に相分離させることができる。
第１スペースパターン２０５ｂにおいて、ブロックコポリマー１０６がランダムに相分離することを抑制するために、第１スペース幅Φ２は、ブロックコポリマー１０６の相分離周期Ｌ０の２倍以下であることが好ましい。以上から、第２の実施形態においても、第１開口幅Φ１、スペース幅Φ２、Φ３は、式１を満たすことが好ましい。
また、第２領域Ｒ２では、ピラーパターン２１５においてレジスト膜１０４が残置されているが、ピラーパターン２１５以外のスペースパターン２０５ｂ、２０５ｃにおいては、レジスト膜１０４が除去されている。これにより、第２領域Ｒ２におけるレジスト膜１０４の被覆率は、第１領域Ｒ１におけるレジスト膜１０４の被覆率よりも小さくなっている。さらに、第１スペースパターン２０５ｂのスペース幅Φ２は、第１ホールパターン１０５ａの開口幅Φ１よりも大きい。これにより、ブロックコポリマー１０６の溶液をレジスト膜１０４上に回転塗布したときに、第１スペースパターン２０５ｂ内のブロックコポリマー１０６の膜厚Ｔ２が第１ホールパターン１０５ａ内のブロックコポリマー１０６の膜厚Ｔ１（図４（Ａ）参照）よりも薄くなる。また、第２スペースパターン２０５ｃのスペース幅Φ３は、第１開口幅Φ１およびスペース幅Φ２よりも小さいので、第２スペースパターン２０５ｃ内のブロックコポリマー１０６の膜厚Ｔ３は、Ｔ１およびＴ２よりも厚く形成される。尚、第２の実施形態では、スペースパターン２０５ｂと２０５ｃとはレジスト膜１０４によって完全に分離されているのではなく、スペースパターン２０５ｂと２０５ｃとの間にレジスト膜１０４が設けられていない連通部分Ｐ（図１１）がある。ブロックコポリマー１０６は、この連通部分Ｐを通ってスペースパターン２０５ｂと２０５ｃとの間で移動することができる。従って、スペースパターン２０５ｂ、２０５ｃの面積の相違に応じた毛細管力の差によって、ブロックコポリマー１０６は、第１スペースパターン２０５ｂから第２スペースパターン２０５ｃへ移動する（吸引される）。よって、第２スペースパターン２０５ｃ内のブロックコポリマー１０６の膜厚Ｔ３は、Ｔ１およびＴ２よりも厚くなる。
このように、第２の実施形態では、ホールパターン１０５ａの開口幅Φ１、第１および第２スペースパターン２０５ｂ、２０５ｃのスペース幅Φ２、Φ３、並びに、レジスト膜１０４の被覆率（開口率）を利用して、ブロックコポリマー１０６の膜厚を制御している。尚、実際には、図４（Ａ）および図１２に示すように、ブロックコポリマー１０６の上面は、メニスカス形状になっている。
次に、図５（Ａ）および図５（Ｂ）を参照して説明したように、材料膜１０１等をホットプレート上において加熱する。上述の通り、第１開口幅Φ１、スペース幅Φ２およびΦ３は、上記式１を満たす関係を有する。これにより、図１３および図１４に示すように、第１スペースパターン２０５ｂ内のブロックポリマー１０６がミクロ相分離し、第１ポリマー部１０７ｂと第２ポリマー部１０８ｂとを含む自己組織化相１０９ｂが形成される。第１領域Ｒ１では、図５（Ａ）および図６（Ａ）に示すように、第１ホールパターン１０５ａにおいて、ブロックコポリマー１０６は相分離する。一方、ダミーパターンとしての第３スペースパターン２０５ｃ内のブロックコポリマー１０６はミクロ相分離しない。
次に、図７（Ａ）および図７（Ｂ）を参照して説明したように、酸素ＲＩＥ法により、第１ポリマー部１０７ａ、１０７ｂを残存させたまま、第２ポリマー部１０８ａ、１０８ｂを選択的に除去する。さらに、図８（Ａ）および図８（Ｂ）を参照して説明したように、残存する第１ポリマー部１０７ａ、１０７ｂおよびレジスト膜１０４をマスクとして用いて、フッ素ガスを用いたＲＩＥで、反射防止膜１０３およびハードマスク１０２を加工する。これにより、図１５に示す構造が得られる。
ここで、第１スペースパターン２０５ｂ内のブロックコポリマー１０６の膜厚Ｔ２は、第１ホールパターン１０５ａ内のブロックコポリマー１０６の膜厚Ｔ１よりも薄いので、第１スペースパターン２０５ｂ内の第１ポリマー部１０７ｂの膜厚も、第１ホールパターン１０５ａ内の第１ポリマー部１０７ａの膜厚よりも薄い。従って、第１ポリマー部１０７ｂは、反射防止膜１０３およびハードマスク１０２の加工時に削られ、目減りしていく。第１ポリマー部１０７ｂは、メニスカス形状を有するので、第１スペースパターン２０５ｂの中心部近傍において比較的薄く、その中心部から遠ざかるにつれて厚くなっている。従って、反射防止膜１０３およびハードマスク１０２の加工によって、第１ポリマー部１０７ｂは、第１スペースパターン２０５ｂの中心部近傍から第１スペースパターン２０５ｂの側壁へ向かって次第に削られていく。それに伴って、ホールパターン１１０ｂの開口幅は、反射防止膜１０３およびハードマスク１０２の加工が進むにつれて広がる。これにより、図１５に示すように、ホールパターン１１０ｂは、反射防止膜１０３およびハードマスク１０２の加工時に大きく広がる。
また、第１ポリマー部１０７ｂの表面は、第１スペースパターン２０５ｂの形状に沿って滑らかなメニスカス形状を有するので、ホールパターン１０５ｂの形状に従って、ＣＤＵの良好なホールパターンが反射防止膜１０３およびハードマスク１０２へ転写され得る。即ち、ホールパターン１１０ｂの径のばらつきが抑制され得る。
一方、図７（Ａ）および図８（Ａ）を参照して説明したように、第１ホールパターン１０５ａ内のホールパターン１１０ａは、反射防止膜１０３およびハードマスク１０２の加工時にあまり広がらず、ほとんどそのまま反射防止膜１０３およびハードマスク１０２へ転写される。
また、第２スペースパターン２０５ｃには、ブロックコポリマー１０６が充填されたままとなっているので、第３ホールパターン１０５ｃは、反射防止膜１０３およびハードマスク１０２に転写されない。
その後、加工されたハードマスク１０２をマスクとして用いて、ＲＩＥ法で材料膜１０１をさらに加工する。これにより、ハードマスク１０２のパターンが材料膜１０１に転写される。
以上のように、第２の実施形態では、ピラーパターン２１５が物理ガイド層として機能し、ブロックコポリマー１０６は、第２スペースパターン２０５ｃ内において相分離すること無く、第１スペースパターン２０５ｂ内において選択的に相分離する。このように、ピラーパターン２１５によって囲まれたスペースパターン２０５ｂ、２０５ｃを用いても、開口幅の小さいホールパターンと開口幅の大きなホールパターンを、被加工膜に同時に転写することができる。さらに、第２の実施形態は、第１の実施形態のその他の効果も得ることができる。
尚、第２の実施形態において、ピラーパターン２１５の平面形状（レイアウト形状）は、略円形であるが、略楕円形、あるいは、略矩形であってもよい。また、スペースパターン２０５ｂ、２０５ｃを取り囲むピラーパターン２１５の個数は、特に限定しない。
例えば、図１６（Ａ）および図１６（Ｂ）は、第１スペースパターン２０５ｂの変形例を示す平面図である。図１６（Ａ）に示すように、第１スペースパターン２０５ｂは、４個のピラーパターン２１５によって囲まれた十字型の領域であってもよい。この場合、図１６（Ｂ）に示すように、ブロックコポリマー１０６は、第１スペースパターン２０５ｂの中心部において相分離することができる。尚、第２スペースパターン２０５ｃは、隣接するピラーパターン２１５間の狭小領域にある。
さらに、複数の平面形状のピラーパターン２１５を組み合わせてもよい。例えば、図１７（Ａ）および図１７（Ｂ）は、第１スペースパターン２０５ｂの他の変形例を示す平面図である。図１７（Ａ）に示すように、第１スペースパターン２０５ｂは、略円形のピラーパターン２１５ａおよび略矩形のピラーパターン２１５ｂによって囲まれた領域であってもよい。この場合、図１７（Ｂ）に示すように、ブロックコポリマー１０６は、ピラーパターン２１５ａ間およびピラーパターン２１５ｂ間の幅広い領域においてピラーパターン２１５ａ間の中心およびピラーパターン２１５ｂ間の中心に関して対称となるように相分離することができる。このように、ピラーパターン２１５の形状および組み合わせによって、第１および第２スペースパターン２０５ｂ、２０５ｃは、様々な形状になり得る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０１・・・材料膜、１０２・・・ハードマスク、１０３・・・反射防止膜、１０４・・・レジスト膜、１０５ａ、１０５ｂ、１０５ｃ・・・ホールパターン、１０６・・・ブロックポリマー、１０７ａ、１０７ｂ・・・第１ポリマー部、１０８ａ、１０８ｂ・・・第２ポリマー部、１１０ａ、１１０ｂ・・・ホールパターン、２０５ｂ・・・第１スペースパターン、２０５ｃ・・・第２スペースパターン、２１５・・・ピラーパターン

Claims (5)

  1. 被加工膜上の第１領域に自己組織化材料が相分離可能な幅を有する第１開口幅の第１パターンを含み、かつ、該被加工膜上の第２領域に前記第１開口幅よりも幅が広い第２開口幅の第２パターンおよび前記第１開口幅よりも幅が小さい幅の第３パターンを含むマスク材を形成し、
    前記マスク材上に前記自己組織化材料を供給し、
    前記第３パターン内の前記自己組織化材料を相分離させずに、前記第１および第２パターン内の前記自己組織化材料を第１ポリマー部と第２ポリマー部とに相分離させ、
    前記第１ポリマー部を残存させつつ前記第２ポリマー部を除去してホールパターンを形成し、
    前記マスク材および前記第１ポリマー部をマスクとして用いて前記被加工膜を加工することを具備し、
    前記マスク材上に自己組織化材料を供給したときに、前記第２パターン内の前記自己組織化材料の膜厚は、前記第１パターン内の前記自己組織化材料の膜厚よりも薄い、パターン形成方法。
  2. 前記第２開口幅は、前記自己組織化材料の相分離周期の２倍以下である、請求項１に記載のパターン形成方法。
  3. 前記第２領域の面積に対する該第２領域における前記マスク材の配置面積の比率は、前記第１領域の面積に対する該第１領域における前記マスク材の配置面積の比率よりも小さい、請求項１または請求項２に記載のパターン形成方法。
  4. 被加工膜上の第１領域に第１開口幅のホールパターンを含み、かつ、該被加工膜上の第２領域に複数のピラーパターンで囲まれた第１スペースパターンおよび第２スペースパターンを含むマスク材を形成し、
    前記マスク材上に自己組織化材料を供給し、
    前記ホールパターンおよび前記第１スペースパターン内の前記自己組織化材料を第１ポリマー部と第２ポリマー部とに相分離させ、
    前記第１ポリマー部を残存させつつ前記第２ポリマー部を除去してホールパターンを形成し、
    前記マスク材および前記第１ポリマー部をマスクとして用いて前記被加工膜を加工することを具備し、
    前記ホールパターンの開口幅および前記第１スペースパターンのスペース幅は前記自己組織化材料の相分離周期以上であり、かつ、前記第２スペースパターンのスペース幅は前記自己組織化材料の相分離周期よりも小さく、
    前記第１スペースパターンのスペース幅は前記ホールパターンの開口幅よりも大きい、パターン形成方法。
  5. 被加工膜上の第１領域に第１開口幅の第１ホールパターンを含み、かつ、該被加工膜上の第２領域に第２開口幅の第２ホールパターンおよび第３開口幅の第３ホールパターンを含むマスク材を形成し、
    前記マスク材上に自己組織化材料を供給し、
    前記第１および第２ホールパターン内の前記自己組織化材料を第１ポリマー部と第２ポリマー部とに相分離させ、
    前記第１ポリマー部を残存させつつ前記第２ポリマー部を除去してホールパターンを形成し、
    前記マスク材および前記第１ポリマー部をマスクとして用いて前記被加工膜を加工することを具備し、
    前記第１および第２開口幅は前記自己組織化材料の相分離周期以上であり、かつ、前記第３開口幅は前記自己組織化材料の相分離周期よりも小さく、
    前記第２開口幅は前記第１開口幅よりも大きく、
    前記マスク材上に自己組織化材料を供給したときに、前記第２ホールパターン内の前記自己組織化材料の膜厚は、前記第１ホールパターン内の前記自己組織化材料の膜厚よりも薄い、パターン形成方法。
JP2015179289A 2015-09-11 2015-09-11 パターン形成方法 Expired - Fee Related JP6371745B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015179289A JP6371745B2 (ja) 2015-09-11 2015-09-11 パターン形成方法
US15/233,898 US9816004B2 (en) 2015-09-11 2016-08-10 Lithography pattern forming method using self-organizing block copolymer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015179289A JP6371745B2 (ja) 2015-09-11 2015-09-11 パターン形成方法

Publications (2)

Publication Number Publication Date
JP2017055021A JP2017055021A (ja) 2017-03-16
JP6371745B2 true JP6371745B2 (ja) 2018-08-08

Family

ID=58260111

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015179289A Expired - Fee Related JP6371745B2 (ja) 2015-09-11 2015-09-11 パターン形成方法

Country Status (2)

Country Link
US (1) US9816004B2 (ja)
JP (1) JP6371745B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018046202A (ja) * 2016-09-15 2018-03-22 東芝メモリ株式会社 パターン形成方法、自己組織化材料、半導体装置の製造方法
JP2018160537A (ja) * 2017-03-22 2018-10-11 東芝メモリ株式会社 パターン形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8114306B2 (en) * 2009-05-22 2012-02-14 International Business Machines Corporation Method of forming sub-lithographic features using directed self-assembly of polymers
JP2011129874A (ja) 2009-11-19 2011-06-30 Toshiba Corp パターン形成方法及びパターン形成装置
JP5979660B2 (ja) * 2012-02-09 2016-08-24 東京応化工業株式会社 コンタクトホールパターンの形成方法
JP5902573B2 (ja) * 2012-07-18 2016-04-13 株式会社東芝 パターン形成方法
JP5758422B2 (ja) 2013-02-19 2015-08-05 株式会社東芝 パターン形成方法
US9666443B2 (en) * 2013-03-15 2017-05-30 Asml Netherlands B.V. Methods for providing lithography features on a substrate by self-assembly of block copolymers
JP5981392B2 (ja) * 2013-06-19 2016-08-31 株式会社東芝 パターン形成方法
KR102346515B1 (ko) * 2015-05-19 2022-01-04 삼성전자주식회사 패턴 구조물의 형성 방법

Also Published As

Publication number Publication date
US20170076952A1 (en) 2017-03-16
JP2017055021A (ja) 2017-03-16
US9816004B2 (en) 2017-11-14

Similar Documents

Publication Publication Date Title
KR102436100B1 (ko) 분해능이하 기판 패터닝을 위한 에칭 마스크를 형성하는 방법
TWI570516B (zh) 硬化光阻之紫外線輔助剝離以建立用於定向自組裝之化學模板
US9040123B2 (en) Pattern formation method
JP5758363B2 (ja) パターン形成方法
US20140061154A1 (en) Methods of forming a pattern
JP5813604B2 (ja) パターン形成方法
JP5764102B2 (ja) パターン形成方法
US9087875B2 (en) Pattern formation method for manufacturing semiconductor device using phase-separating self-assembling material
TW201621469A (zh) 於基板表面製圖用之製圖磊晶法
JP2013165151A (ja) パターン形成方法
JP6371745B2 (ja) パターン形成方法
US10409157B2 (en) Pattern forming method
US9613807B2 (en) Methods for fabricating integrated circuits using directed self-assembly chemoepitaxy
JP6063825B2 (ja) パターン形成方法
US10014182B2 (en) Pattern formation method
US9348230B2 (en) Method of manufacturing semiconductor device
US20180275519A1 (en) Pattern Formation Method
JP6346132B2 (ja) パターン形成方法
JP2015152702A (ja) パターン形成方法および半導体装置
KR20120037254A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170531

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170810

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180417

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180420

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180604

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180615

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180713

R150 Certificate of patent or registration of utility model

Ref document number: 6371745

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees