TWI595556B - 用於基板圖案化之遮罩的形成方法 - Google Patents

用於基板圖案化之遮罩的形成方法 Download PDF

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Description

用於基板圖案化之遮罩的形成方法
[相關申請案之交互參照] 本申請案主張美國臨時專利申請案第62/094602號之權益，其申請日為2014年12月19日，案名為「Method of Forming a Mask for Substrate Patterning」，該案以全文加入本申請案之參考資料。
本發明係關於微製程，微製程包含積體電路的微製程，以及涉及圖案化半導體基板的製程。
在材料的處理方法中(例如微影製程)，要產生圖案化層一般包含，將輻射敏感性材料薄層(例如光阻劑)塗布到基板的上表面。將該輻射敏感性材料轉變成一圖案化遮罩，其可用於蝕刻或用於轉移圖案至基板上之下方層。輻射敏感性材料的圖案化，通常包含透過倍縮光罩(reticle)及相關的光學元件，將一輻射來源曝光到該輻射敏感性材料上 (使用如微影製程系統)。此曝光在該輻射敏感性材料中產生之後可被顯影出來的潛像。顯影指涉溶解及移除一部分的輻射敏感性材料，而產生拓樸或實體的圖案。例如，顯影可包括使用顯影溶劑來移除輻射敏感性材料之照射過的區域(就正光阻劑的情況而言) ，或移除未照射過的區域(就負光阻劑的情況而言)。然後該拓樸的圖案可用來作為遮罩層。
各種用於圖案化之薄膜的製備與顯影工作可包括熱處理或烘烤。例如，新塗布的薄膜可能需要塗布後烘烤(PAB，post-application bake)來蒸發溶劑，及/或增加結構剛性或抗蝕刻性。此外，可執行曝光後烘烤(PEB，post-exposure bake)來固定特定圖案中所給定的關鍵尺寸(CD)。PEB透過影響酸擴散輪廓而起作用。曝光後烘烤有利於使線路平滑化、並緩和駐波輪廓。烘烤的另一類型為交聯化烘烤(cross-linking bake)，若光阻劑之組成中包括交聯劑(cross-linkers ；cross-linking agents)則可執行交聯烘烤。交聯劑包括受熱活化之後促進聚合物之間的交聯反應的試劑或材料。使光阻劑交聯，乃為保護光阻劑不被溶解的一技術。然而，使用交聯劑可能產生填充劑之影響而取代其他需要的光阻劑成分(例如光酸產生劑、光裂解性基質(photo destructive bases)、及其他光活性成分)。用於塗布或顯影基板的製程工具一般包含一或更多的烘烤模組。一些微影製程包含，在晶圓上塗布底部抗反射層(BARC)薄膜；接著塗布光阻劑；然後將該晶圓曝光到光影圖案，而作為產生微晶片的處理步驟。BARC為一般放置於基板與光阻劑層之間的薄膜，用以在曝光期間吸收餘留光線。此係為了在曝光期間避免因反射光線而產生毛邊。BARC亦可用於多層的曝光步驟之間，而保護先前已產生的層不被再度曝光。
將光化輻射圖案曝光到基板上的習知微影技術有許多挑戰，而限制了曝光特徵部尺寸，且限制了曝光特徵部之間的節距或間隔。由於使用光微影曝光技術可實現的圖形解析度有限，已發展許多薄膜的圖案化方法，而其圖形解析度超越了曝光工具所能確實提供的圖形解析度。這些技術被稱為雙重圖案化(double patterning)、節距放大(更準確來說係節距密度放大(pitch density multiplication))、或次圖案解析度圖案化(sub-resolution patterning)。與當前習知微影技術所能達成者相比，該等方法可以更小的節距對更小的特徵部進行圖案化。有許多雙重圖案化的方法，例如已使用的微影/蝕刻/微影/蝕刻 (LELE)、微影/微影/蝕刻(LLE)、微影/凝結/微影/蝕刻(LFLE)。該等圖案化方法雖然縮小了特徵部尺寸，但仍然具有挑戰。
製造更小特徵部尺寸的一挑戰係需圖案化非常小的接觸窗開口(包括凹槽型或伸長型開口)，以供後續的金屬化。例如目前設計的努力方向係期望具有寬度小於約10-30奈米的凹槽型接觸窗。但若只有習知的曝光技術，僅可確實圖案化寬度最小約50到60奈米的開口。然而，本文中揭露之技術能夠圖案化具有寬度小於約1奈米的特徵部及接觸窗開口。使用該等技術，自然亦可實現範圍在1到50奈米間的寬度。本文中之技術包括使用酸擴散(其可控制成特定的擴散長度)來產生犧牲結構，犧牲結構(當被移除後)界定各種特徵部及接觸窗開口的關鍵尺寸(CD)。將此種犧牲結構移除，界定出具有可精確控制之寬度的凹槽。然後使用彈道電子處理以避免周圍的材料發生額外的溶解度變動。此結果為第一遮罩層。在該第一遮罩層的頂部上形成第二遮罩層；將該第二遮罩層曝光到圖案化光線；然後顯影。結合的遮罩層在正視角方向上界定圖案，以供轉移到下方之目標層或基板。如此一來，可由酸處理的擴散長度來界定CDs，而非取決於微影圖形解析度之限制。
一實施例包括在基板上形成圖案的方法。該方法包括在基板的目標層上形成含有心軸材料的心軸。該等心軸界定相鄰的心軸之間的間隔。將填充材料沉積在所界定之間隔中。順著該等心軸與填充材料之間的界面而形成犧牲結構。將該等犧牲結構移除而產生第一遮罩。該第一遮罩包括遮罩特徵部，其包含心軸材料與填充材料兩者。此種犧牲結構在此文件的內容中可稱為「反間隔層」。透過將負極性直流電源耦合至電漿處理系統的上電極，以使用電子通量來處理該等遮罩特徵部。以充足的能量將電子通量從上電極加速通過電漿並衝擊該等遮罩特徵部。以輻射敏感性材料層覆蓋該第一遮罩。將該輻射敏感性材料層中的曝光圖案顯影出來。經由微影製程來產生該曝光圖案。將該曝光圖案顯影出來之步驟，產生顯露出(暴露)部分的第一遮罩層的第二遮罩層。第一遮罩與第二遮罩一起界定結合的圖案。然後可將該結合的圖案轉移至一或更多底層中。
當然，為了明確性的緣故，已如所述般提出相異步驟之討論順序。整體上，可依任何適合的順序執行該等步驟。此外，雖然相異的各個特徵、技術、配置等，在此可能於本發明的不同地方被討論，但吾人意欲各觀念可個別單獨地或彼此結合地去執行。因此，本發明可用許多不同的方式，去實施以及看待。
注意此發明內容段落，未詳細說明每個實施例、及/或本發明或所主張發明的增值地新穎性樣態。替代地，本發明內容僅提供不同實施例的基礎討論，以及超越先前技術的新穎性之對應點。對於本發明與實施例的額外細節及/或可能的觀點，讀者請參考如以下進一步討論之實施方式部分以及本發明的相應圖式。
本文中之技術包括使用酸擴散(其可控制成特定的擴散長度)來產生犧牲結構，犧牲結構(當被移除後)界定各種特徵部及接觸窗開口的關鍵尺寸(CD)。將此種犧牲結構移除，界定出具有可精確控制之寬度的凹槽。然後使用彈道電子處理以避免周圍的材料發生額外的溶解度變動，因此產生第一遮罩層。此彈道電子處理可實質上(例如)壓制(neutralize)圖案化光阻劑層，而避免任何額外的溶解度改變或光反應性。在該第一遮罩層的頂部上形成第二遮罩層；將該第二遮罩層微影曝光；然後顯影。結合的遮罩層在正視角方向上界定圖案，以供轉移到下方之目標層或基板。換句話說，兩個圖案在正視角方向上彼此相交。如此一來，可由酸處理的擴散長度(而非由微影圖形解析度)來界定CDs。因此，本文中揭露之技術能夠圖案化寬度範圍從小於約1奈米到上達約50奈米或更高的特徵部及接觸窗開口。本文中之技術亦能夠使用高速EUV(極紫外光)圖案化。
本文中之技術包括多種在基板上形成圖案的方法。現參考圖1，呈現例示性基板100部分的示意剖面圖。一實施例包含在基板100的目標層107上形成包含心軸材料的心軸110。目標層107可設置在一或更多的底層105上。心軸110界定相鄰的心軸之間的間隔。可使用任何製程處理來形成心軸110，以界定結構，例如微影製程、雙重圖案化、側壁影像轉換(sidewall image transfer)等。心軸材料可選自許多材料，例如硬遮罩材料、軟遮罩材料、及光阻劑組成。在一實施例中，心軸110係由第二輻射敏感性材料所組成。心軸110本質上界定基板100上的凹凸的圖案層。可選擇心軸材料為第二輻射敏感性材料，這係因為使用光阻劑材料進行圖案化乃為一般的圖案化技術。因此，可透過將第二輻射敏感性材料中的潛像顯影出來而形成心軸，其中潛像係透過微影曝光技術而形成。在一些實施例中，可使用高速EUV光阻劑來形成 心軸。將高速EUV光阻劑圖案化，然後可將該圖案反轉以產生心軸。
形成心軸之後，順著心軸110與填充材料(呈現於後續圖式中)之間的界面而形成犧牲結構。在圖6，呈現填充材料130已被沉積在基板100上。應注意的係，本文中之技術包括若干替代性流程順序，而犧牲結構可在沉積填充材料130之前、或之後形成。
在一替代性實施例中，形成犧牲結構，包括使心軸110位於與填充材料之界面處的部分發生化學變化。移除犧牲結構，可包括將心軸材料已發生化學變化的部分移除。使部分的心軸材料發生化學變化，可包括改變部分的心軸材料的溶解度，使得犧牲結構115係由心軸材料所組成。使部分的心軸材料發生化學變化，可包括使化學活性物種擴散進入該部分。現參考圖2，形成犧牲結構，可包括在形成心軸之後、沉積填充材料130之前，將化學活性物種117沉積在心軸110上。然後使基板100經受烘烤處理，其啟動化學活性物種進入心軸材料之該部分的擴散作用。該烘烤處理可特定於特定的化學活性物種而達到一溫度並具有一持續期間， 及/或可產生進入心軸110的特定的擴散長度。因此，使基板經受烘烤處理，啟動化學活性物種進入該部分的擴散作用。圖3呈現化學活性物種117擴散進入心軸110。使化學活性物種(例如酸或光酸)擴散進入心軸材料或擴散進入填充材料，包括控制基板的加熱，而產生進入心軸材料或進入填充材料的預設的擴散距離119。
在心軸材料發生化學變化的實施例中，可將酸塗布在心軸110之頂部，然後可使酸擴散進入心軸材料中，藉此產生犧牲結構115，如圖4所示。在化學活性物種117進入心軸110之預設擴散距離119之擴散作用完成之後，可將化學活性物種117從基板100上移除，如圖5所示。其結果為心軸110之尺寸已實質上縮小，這係因為心軸110的外側部分已發生化學變化，而使得該外側部分此時可溶解於特定的顯影劑中並且此時包含犧牲結構115。
在圖6中，將填充材料130沉積在所界定之間隔中。應注意的係，填充材料130填入由心軸110界定的間隔中，例如填入相鄰的心軸之間。在一實施例中，該填充材料可為第三輻射敏感性材料，例如光阻劑。許多光阻劑可透過旋塗沉積技術來沉積，該技術相當地快速且節約。應注意的係，填充材料130不需覆蓋心軸110與犧牲結構115，但實際上(例如使用旋塗沉積技術時)，常有若干填充材料130在沉積時會覆蓋存在的結構。可使用各種技術(例如由上至下的酸擴散技術、加以控制的蝕刻技術、加以控制的灰化技術、及使用較稀釋的顯影劑等)將此上覆的材料移除，而下降到犧牲結構115。圖7呈現基板100之在將任何上覆的材料移除之後的結果。注意在圖7中，從由上至下的角度來看，有填充材料130與犧牲結構115的交替圖案。
本文中的方法包含移除犧牲結構115，而產生第一遮罩141，其包含由心軸材料110與填充材料130形成的遮罩特徵部，如圖8所示。移除犧牲結構115，可包括執行顯影劑清洗處理，其使用顯影劑將已發生化學變化的部分溶解，並且將已溶解的材料從基板100上清除。與心軸之未發生變化的部分相比，已發生化學變化的部分更可溶解於顯影劑中。使填充材料130的頂部部分發生化學變化而變得可溶解，然後特定的一顯影劑可將填充材料130的頂部部分以及犧牲結構115同時地移除。在其他實施例中，可在移除犧牲結構115之前將填充材料的該頂部部分移除。
然後可透過將負極性直流電源耦合至電漿處理系統的上電極163，以使用電子通量161來處理第一遮罩141的遮罩特徵部。以充足的能量將電子通量從上電極加速通過電漿165、並衝擊該基板，或更確切的說衝擊該等遮罩特徵部。上電極163可由矽組成。將負極性直流耦合，可使矽濺射在第一遮罩141上，而在第一遮罩141上產生保型的矽層。接下來將該保型的矽層暴露到含氧環境，而使該保型的矽層變成矽氧化物。以電子通量來處理遮罩特徵部，提高了遮罩特徵部對於顯影劑化學品的抵抗性。視所使用的特定材料而定，電子通量可使光阻劑材料交聯化，而可消除任何溶解度變動之可能性。以非限制性範例說明，若心軸110 與填充材料130兩者皆由光阻劑組成，則此種交聯化以及矽氧化物保護作用，可消除這些特定材料的輻射敏感性，且可消除溶解度改變的可能性。對於使用電子通量來處理聚合物材料的更多細節，請見美國專利申請案第61/912015號，申請日為 2013年12月5日，案名為「Direct Current Superposition Freeze」，該案以全文加入本案之參考資料。
現參考圖10，本文中之方法包括以輻射敏感性材料層150來覆蓋第一遮罩141。在一些實施例中，該輻射敏感性材料可為負調顯影劑相容性光阻劑(negative tone developer compatible photoresist))。可將輻射敏感性材料層150中的曝光圖案顯影出來。此曝光圖案可經由微影製程而曝光。將該曝光圖案顯影出來之步驟，產生第二遮罩152(其作為暴露部分的第一遮罩141的層)。第一遮罩141與第二遮罩152一起界定結合的圖案155。應注意的係，因為第一遮罩141已受處理以避免任何額外的溶解度變動，所以輻射敏感性材料層150可如同習知的光阻劑般被曝光並顯影。
接下來可將結合的圖案155轉移到基板或目標層107中。一例示性結果呈現於圖12中。在轉移此結合的圖案之後，可將遮罩層移除，而產生具有所需結構及/或開口的目標層107。在一例示性應用中，該暴露圖案界定基板上的接觸窗位置，因此轉移結合的圖案，包括將狹縫型接觸窗開口轉移到基板中。
圖14為例示性基板的由上至下的示意圖，該基板包括心軸110、填充材料130，其中犧牲結構已被從心軸110與填充材料130之間的界面處移除。圖14相當於已將光阻劑硬化之後的圖9所示之基板部分的頂視圖。圖15呈現相當於圖11的頂視圖，其中輻射敏感性材料150已沉積在基板上、經由微影製程而圖案化、然後被顯影而暴露下方的第一遮罩。此時結合的遮罩界定可例如透過使用異向性蝕刻處理而被轉移到目標層107中的若干開口157，其中作為結果的目標層107利用若干開口157(例如用於狹縫接觸窗)進行圖案化，如圖16所示。
圖17-24呈現替代性製程順序。與圖1-13相似的特徵及步驟具有相似的編號。現參考圖17，基板300包括目標層307、一或更多底層305、及設置在目標層307上的心軸310。應注意的係，心軸310由心軸材料以及化學活性物種所組成。例如，可將光酸產生劑(PAG)或熱酸產生劑(TAG)嵌入該心軸材料中。與心軸材料中的其他輻射敏感性物種不同地，特定的PAG可對特定的光波長或溫度做出反應。換句話說，化學活性物種已存在於心軸310中。
然後在圖18中，例如透過旋塗沉積技術將填充材料330沉積在基板300上。填充材料330填入心軸310之間的間隔中，且通常覆蓋或局部覆蓋心軸310。
在圖19中，形成犧牲結構315。應注意的係，在此製程順序中，係使用填充材料330來形成犧牲結構315。因此，形成犧牲結構，包含使填充材料位於與心軸材料之界面處的部分發生化學變化。使部分的填充材料發生化學變化，可包括改變部分填充材料的溶解度。此種溶解度變動可藉由下列動作來達成:使包含在心軸材料中的化學活性物種擴散進入位於心軸材料及填充材料之間的界面處的填充材料中。化學活性物種的活化，可包括將基板300加熱，使得酸從心軸材料擴散進入填充材料中，因此犧牲結構係由填充材料所組成。尺寸319圖解例示性擴散距離。圖20呈現基板部分在此溶解度變動之後的結果。應注意的係，在特定位置的填充材料330已實質上縮小，且此時已產生犧牲結構315。在一些實施例中，因為化學活性物種已存在於心軸材料中，所以可從給定的心軸之頂部到填充材料330之頂部延伸出特定的擴散長度。此結果的優點在於，因為此時可溶解的犧牲結構已暴露在基板300之表面上並因此可被溶解並移除，所以不需要由上至下的擴散步驟或上覆層移除步驟。
剩下的圖式(21-24)依循針對圖9-13所闡釋的製程順序，亦即，以彈道電子來處理心軸材料與填充材料，進而交聯化及/或硬化此種材料，使得該等材料不再具有可溶解性或光反應性(圖21)。可執行後續使用輻射敏感性材料的圖案化程序，以產生可形成次圖案解析度特徵部的結合的圖案。圖22呈現塗布在第一遮罩341上的輻射敏感性材料350，輻射敏感性材料350之後可接收光化輻射圖案，以變動部份的輻射敏感性材料350的溶解度。將曝光的圖案顯影出來，產生露出部份的第一遮罩341的第二遮罩352層。圖23圖解已移除部份的輻射敏感性材料350之後的結合的圖案355。然後圖24呈現將結合的圖案355蝕刻轉移、並移除該等遮罩層的結果。
本文中所述之技術可提供若干優點。一優點在於，由光阻劑形成的反間隔層可與光阻劑相交。傳統上，將光阻劑與光阻劑相交會破壞任何下方的圖案。然而使用本文中之技術，可執行將兩個光阻劑層/材料相交之動作，而產生圖案。因此，可在節距上形成切口遮罩(cut mask)與接觸窗開口。除了提供可精確控制的CDs之外，本文中之技術亦可達成所需的節距設計，例如與EUV結合使用。舉例來說，習知的浸潤式方法可提供小至40nm的節距，但不能再更小。EUV方法可提供32nm的節距，其可翻倍至16nm的節距，但由浸潤式微影方法的雙重圖案化僅達到21nm。因此，本文中的反間隔層可被交聯化、硬化(「凝結」)、然後與從EUV方法、浸潤式方法、或其他曝光方法產生的微影圖案相交。
在前述中，已闡述具體細節，例如處理系統的具體幾何形狀，以及使用於本文的多種元件與製程的敘述。然而，應瞭解本文之技術可在其他相異於該等具體細節的實施例中實行，且此類細節係用於解釋而非用於限制。本文所揭露之實施例已參考隨附圖式而描述。同樣地為了解釋，已提出具體數字、材料、以及形構，來提供全面性理解。然而，實施例亦可毋須該等具體細節而實行。用相似參考符號表示具有實質上相同功能性作用的元件，故省略了任何多餘的敘述。
多個技術被描述成許多分離的操作，以幫助了解該多個實施例。不應將敘述順序解釋為係意指該等操作必須按照順序。事實上，該等操作不需按呈現的順序執行。可依不同於所述實施例的順序執行所述操作。在其他實施例中，可實行多種額外的操作及／或省略所述操作。
如本文中使用之「基板」或「目標基板」，通常係指涉根據本發明而被處理的物件。該基板可包括裝置的任何材料的部分或結構，特別係半導體或其他電子裝置，例如，該基板可為基座基板結構，例如半導體晶圓、倍縮遮罩、或者疊加或在基座基板結構上的層(例如薄膜)。因此，基板不限於任何特定的基座結構、表面下的或疊加的層、圖案化或未圖案化的，相反的，吾人認為其包含任何此種層或基板結構，以及任何層及／或基板結構的結合。本敘述可能指涉特定類型的基板，但僅為例示性目的。
熟悉本技藝者亦能了解上方解釋的技術的操作，可做出多種變化，但仍達到本發明的相同目標。吾人意欲本發明的範圍涵蓋該等變化。因此，吾人意欲本發明之實施例的前述不受限制。相反地，對本發明的實施例的任何限制都呈現在下列申請專利範圍中。
100‧‧‧基板
105‧‧‧底層
107‧‧‧目標層
110‧‧‧心軸
115‧‧‧犧牲結構
117‧‧‧化學活性物種
119‧‧‧擴散距離
130‧‧‧填充材料
141‧‧‧第一遮罩
150‧‧‧輻射敏感性材料(層)
152‧‧‧第二遮罩
155‧‧‧結合的圖案
157‧‧‧開口
161‧‧‧電子通量
163‧‧‧上電極
165‧‧‧電漿
300‧‧‧基板
305‧‧‧底層
307‧‧‧目標層
310‧‧‧心軸
315‧‧‧犧牲結構
319‧‧‧尺寸
330‧‧‧填充材料
341‧‧‧第一遮罩
350‧‧‧輻射敏感性材料
352‧‧‧第二遮罩
355‧‧‧結合的圖案
關於本發明的多種實施例以及許多伴隨的好處，藉由參考結合隨附圖式而考量的下列詳細說明，其更完整的認識將立即變得明顯。該等圖式未必按比例繪製，相反地，其重點在於描繪特徵、原則和概念。
圖1-13為基板部分的示意剖面圖，呈現圖案化基板的製程順序。
圖14-16為基板部分的示意頂視圖，呈現圖案化基板的製程順序。
圖17-24為基板部分的示意剖面圖，呈現圖案化基板的製程順序。
110‧‧‧心軸
130‧‧‧填充材料
150‧‧‧輻射敏感性材料(層)
157‧‧‧開口

Claims (19)

  1. 一種在基板上形成圖案的方法，該方法包括下列步驟：在基板的目標層上形成包含心軸材料的心軸，該等心軸界定相鄰的心軸之間的間隔；將填充材料沉積在所界定之間隔中；順著該等心軸與該填充材料之間的界面來形成犧牲結構；將該等犧牲結構移除而產生第一遮罩，該第一遮罩包括遮罩特徵部，其包含該心軸材料與該填充材料兩者；透過將負極性直流電源耦合至一電漿處理系統的上電極，以使用電子通量來處理該等遮罩特徵部，以充足的能量使該電子通量從該上電極加速通過電漿、並衝擊該等遮罩特徵部，其中該上電極包含矽，且其中將負極性直流電源耦合之步驟，使矽濺射在該第一遮罩上，而在該第一遮罩上產生保型的矽層；以一輻射敏感性材料層覆蓋該第一遮罩；並且將該輻射敏感性材料層中的曝光圖案顯影出來，該曝光圖案已經由微影製程而產生，其中將該曝光圖案顯影出來之步驟，產生顯露出部分的該第一遮罩的第二遮罩，該第一遮罩與該第二遮罩一起界定結合的圖案。
  2. 如申請專利範圍第1項之在基板上形成圖案的方法，更包含下列步驟：接下來將該結合的圖案轉移至該基板的目標層中。
  3. 如申請專利範圍第1項之在基板上形成圖案的方法，更包含將該保型的矽層暴露到含氧環境，而使該保型的矽層變成矽氧化物。
  4. 如申請專利範圍第1項之在基板上形成圖案的方法，其中處理該等遮罩特徵部之步驟，提高了對於顯影劑化學品的抵抗性。
  5. 如申請專利範圍第1項之在基板上形成圖案的方法，其中形成該等犧牲結構之步驟，包括使該心軸材料位於與該填充材料之界面處的部分發生化學變化；並且其中將該等犧牲結構移除之步驟，包括將已發生化學變化的部分移除。
  6. 如申請專利範圍第5項之在基板上形成圖案的方法，其中使部分的心軸材料發生化學變化，包括改變部分的心軸材料的溶解度，使得該等犧牲結構係由溶解度已改變的心軸材料所組成。
  7. 如申請專利範圍第5項之在基板上形成圖案的方法，其中使部分的心軸材料發生化學變化，包括使化學活性物種擴散進入該部分的心軸材料中。
  8. 如申請專利範圍第7項之在基板上形成圖案的方法，其中形成該等犧牲結構之步驟，包括在形成該等心軸之後、沉積該填充材料之前，將該化學活性物種沉積在該等心軸上；並且使該基板經受烘烤處理，該烘烤處理啟動該化學活性物種進入該部分的心軸材料之擴散作用。
  9. 如申請專利範圍第1項之在基板上形成圖案的方法，其中形成該等犧牲結構之步驟，包括使該填充材料位於與該心軸材料之界面處的部分發生化學變化；並且其中將該等犧牲結構移除之步驟，包括將該填充材料之已發生化學變化的部分移除。
  10. 如申請專利範圍第9項之在基板上形成圖案的方法，其中使部分的填充材料發生化學變化，包括改變部分的填充材料的溶解度。
  11. 如申請專利範圍第9項之在基板上形成圖案的方法，其中使部分的填充材料發生化學變化，包括使化學活性物種擴散進入該部分中。
  12. 如申請專利範圍第9項之在基板上形成圖案的方法，其中使部分的填充材料發生化學變化，包括將該基板加熱，使得酸從該心軸材料擴散進入該填充材料中，因此該等犧牲結構係由該填充材料所組成。
  13. 如申請專利範圍第1項之在基板上形成圖案的方法，其中將該等犧牲結構移除之步驟，包括執行顯影劑清洗處理，其使用顯影劑將已發生化學變化的部分溶解，並且將已溶解的材料從該基板上清除，其中與該等心軸之未發生變化的部分相比，已發生化學變化的部分更可溶解於顯影劑中。
  14. 如申請專利範圍第1項之在基板上形成圖案的方法，其中該填充材料將該等心軸覆蓋，且其中將該等犧牲結構移除之步驟，包括執行由上至下的酸擴散處理，其改變該填充材料的頂部部分的溶解度，該頂部部分位於從該填充材料的頂部表面到該等犧牲結構的頂部表面。
  15. 如申請專利範圍第14項之在基板上形成圖案的方法，更包含將該填充材料的頂部部分移除，使得該等犧牲結構被露出。
  16. 如申請專利範圍第14項之在基板上形成圖案的方法，更包含使用顯影劑將該填充材料的頂部部分移除，並將該等犧牲結構移除。
  17. 如申請專利範圍第1項之在基板上形成圖案的方法，其中該曝光圖案界定該基板上的電晶體接觸窗之位置；並且 其中將該結合的圖案轉移之步驟，包括將狹縫型接觸窗開口轉移到該基板中。
  18. 如申請專利範圍第1項之在基板上形成圖案的方法，其中該心軸材料為第二輻射敏感性材料，且其中該填充材料為第三輻射敏感性材料。
  19. 如申請專利範圍第18項之在基板上形成圖案的方法，其中已透過將該第二輻射敏感性材料中的潛像顯影出來而形成心軸，該潛像係透過微影曝光技術而形成。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9947548B2 (en) * 2016-08-09 2018-04-17 International Business Machines Corporation Self-aligned single dummy fin cut with tight pitch
US9881794B1 (en) * 2016-11-29 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor methods and devices
US20180323061A1 (en) * 2017-05-03 2018-11-08 Tokyo Electron Limited Self-Aligned Triple Patterning Process Utilizing Organic Spacers
CN108109966B (zh) * 2018-01-30 2021-09-17 德淮半导体有限公司 静态随机存取存储器及其制造方法
KR20220066261A (ko) * 2019-09-19 2022-05-24 도쿄엘렉트론가부시키가이샤 좁은 트렌치 형성 방법
CN114496771B (zh) * 2020-11-11 2024-05-03 长鑫存储技术有限公司 半导体结构的制造方法
TWI834262B (zh) * 2021-08-25 2024-03-01 美商杰米納帝歐股份有限公司 多線蝕刻基體的生產技術
WO2023028243A1 (en) * 2021-08-25 2023-03-02 Geminatio, Inc. Narrow line cut masking process
US20240085795A1 (en) * 2022-09-13 2024-03-14 Tokyo Electron Limited Patterning a semiconductor workpiece

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090275207A1 (en) * 2008-03-31 2009-11-05 Tokyo Electron Limited Plasma processing method and computer readable storage medium
US20110014790A1 (en) * 2009-07-20 2011-01-20 Globalfoundries Inc. Methods for fabricating semiconductor devices
US20130309871A1 (en) * 2008-11-24 2013-11-21 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7759197B2 (en) 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US8450833B2 (en) 2010-08-20 2013-05-28 Globalfoundries Inc. Spacer double patterning that prints multiple CD in front-end-of-line

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090275207A1 (en) * 2008-03-31 2009-11-05 Tokyo Electron Limited Plasma processing method and computer readable storage medium
US20130309871A1 (en) * 2008-11-24 2013-11-21 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
US20110014790A1 (en) * 2009-07-20 2011-01-20 Globalfoundries Inc. Methods for fabricating semiconductor devices

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