KR100213606B1 - 반도체장치 및 그 본딩패드구조 - Google Patents

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다까시 야마시따
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

적어도 2개의 배선층을 포함하는 반도체장치 특히, 그러한 반도체장치의 본딩패드 구조에 관한 것으로써, 반도체장치가 초음파를 사용해서 와이어 본딩이 실행되는 경우에도 크랙이 발생하지 않는 다층 배선구조를 갖도록 하기 위해, 적어도 제1, 제2 배선층 및 배선층 사이에서 배선층을 전기적으로 접속하기 위해 도전 성분으로 충전된 적어도 하나의 비아홀을 구비한 적어도 하나의 층간 절연층을 포함하는 다층배선 구조의 본딩패드부를 갖고, (a) 제1의 배선층은 슬릿부분을 포함하는 배선패턴을 가지며, (b) 중간 절연층은 상기 제1의 배선층 상에 배치되고 배선패턴의 슬릿부분을 충전하며, 층간 절연층에 포함된 비아홀은 제1의 배선층 상에 배치되고, (c) 제2의 배선층은 층간 절연층상에 형성되어 비아홀을 통해 제1의 배선층과 전기적으로 접속되고, 반도체장치의 외부와 전기적 입력 또는 출력을 위한 패드전극으로써 작용한다.
이것에 의해, 제1의 배선층의 재료의 양이 감소되거나 또는 제1의 배선층이 본딩영역 아래에 마련되지 않도록 설계되는 것에 의해 층간 절연층에 크랙이 발생하지 않아 제2의 배선층에 와이어를 충분히 강하게 접합시키므로 고신뢰성의 반도체 장치를 마련할 수 있다.

Description

반도체장치의 및 그 본딩패드 구조
제1도는 실시예 1의 반도체장치의 본딩패드부의 개략적 레이아웃 패턴도(상면도).
제2도는 제1도의 A-A' 선에 따른 단면을 개략적으로 도시한 도면.
제3도는 제1도에 도시한 실시예의 장치를 사용해서 와이어본딩이 실행되고 있는 상태를 도시한 제2도와 마찬가지의 개략적 단면도.
제4도는 실시예 2의 반도체장치의 본딩패드부의 개략적 레이아웃 패턴도(상면도).
제5도는 제4도의 B-B' 선에 따른 단면을 개략적으로 도시한 도면.
제6도는 제4도에 도시한 실시예의 장치를 사용해서 와이어 본딩이 실행되고 있는 상태를 도시한 제5도와 마찬가지의 개략적 단면도.
제7도는 실시예 3의 반도체 장치의 본딩패드부의 개략적 레이아웃 패턴도(상면도).
제8도는 제7도의 C-C' 선에 따른 단면을 개략적으로 도시한 도면.
제9도는 종래 기술의 본딩패드의 단면을 개략적으로 도시한 도면.
제10도는 종래 기술의 다른 본딩패드의 개략적 단면도.
제11도는 종래 기술의 본딩패드의 문제점을 설명하기 위한 개략적 단면도.
제12도는 종래 기술의 본딩패드의 문제점을 설명하기 위한 개략적 단면도.
제13도는 종래 기술의 본딩패드의 문제점을 설명하기 위한 개략적 단면도.
제14도는 종래 기술의 본딩패드의 문제점을 설명하기 위한 개략적 단면도.
제15도는 종래 기술의 본딩패드의 문제점을 설명하기 위한 개략적 단면도.
제16도는 종래 기술의 본딩패드의 문제점을 설명하기 위한 개략적 단면도.
제17도는 종래 기술의 본딩패드의 문제점을 설명하기 위한 개략적 단면도.
제18도는 종래 기술의 본딩패드의 문제점을 설명하기 위한 개략적 단면도.
제19도는 종래 기술의 본딩패드의 문제점을 설명하기 위한 개략적 단면도.
본 발명은 적어도 2개의 배선층을 포함하는 반도체장치에 관한 것으로서, 특히 그러한 반도체장치의 본딩패드 구조에 관한 것이다.
반도체장치의 고집적화와 다기능화에 따라 배선이 미세화 및 다층화되어 오고 있고, 다층배선 기술이 점점 더 중요한 것으로 되고 있다. 예를 들어, 제9도 및 제10도는 각각 2개의 밴선층 구조를 갖는 종래 기술의 반도체장치의 본딩 패드 구조를 개략적으로 도시한 단면도이다.
제9도는 제1의 Aℓ 배선층과 제2의 Aℓ배선층의 중첩된 구조의 1예를 도시한 것이고, 제10도는 제2의 Aℓ배선층만 포함하는 구조의 1예를 도시한 것이다. 이들 도면에 있어서, 본딩패드 구조는 실리콘기판 등의 기판(1), 제1의 층간절연층(2), 제1의 Aℓ배선층(3)(제9도에만 도시), 제2의 층간절연층(4), 비아홀(via hole)(5), 제2의 Aℓ배선층(6) 및 비활성화막(7)을 포함한다. 본딩패드 구조는 기본적으로 2종류 즉 제9도에 도시한 바와 같이 제1의 Aℓ배선층(3)이 제2의 Aℓ배선층(6)과 중첩된 구조와 제10도에 도시한 바와 같이 상부배선층으로서 제2의 Aℓ배선층(6)만 포함하는 구조로 구분할 수 있다.
이들 2종류의 구조를 비교하면, 제10도의 구조를 사용할 때에는 제1의 Aℓ배선층을 제2의 Aℓ배선층에 접속하는 비아홀을 본딩패드 구조 이외의 영역(도시하지 않음)에 마련해야 한다. 이것에 의해, 반도체 칩의 면적이 증가하여 고집적화된 반도체 칩을 불리하게 된다. 한편, 제9도의 구조를 사용하는 경우에는 제1의 Aℓ배선층(3)을 제2의 Aℓ배선층(6)과 접속시키는 비교적 큰 비아홀(5)를 본딩패드 구조내에 형성할 수 있어 고집적화된 반도체칩에 유리하다. 따라서, 제9도에 도시한 바와 같은 구조는 배선 면적에 의해 칩 크기가 특별히 제한받는 대부분의 반도체장치에 사용할 수 있다.
이하, 제9도에 도시한 구조에 대해서 상세하게 설명한다.
원칙적으로, 본 명세서의 설명부분 및 도면의 구성요소에 사용된 부호는 다른 도면 및 설명부분에도 사용되어 그와 동일한 구성요소를 나타낸다.
근래, 배선패턴에 있어서 피치를 작게 형성하는 경향이 강조되고 있다. 그러한 경향으로, 배선층을 접속하는 비아홀의 구조(본딩패드 구조 이외의 부분에 존재)로서 일반적으로 텅스텐의 플러그가 충전된 비아홀이 사용된다. 제11도는 반도체장치의 본딩패드 구조 이외의 부분의 비아홀에 텅스텐 플러그가 층전된 반도체장치의 제조시에 형성되는 일반적인 본딩패드 구조를 개략적으로 도시한 단면도이다.
제11도에 있어서, 텅스텐 플러그(8)의 일부분이 애칭단계에서 제거되지 않아 본딩패드 구조에 그대로 남아 있다. 도시된 실시예에 있어서, 제1의 Aℓ배선층(3) 및 제2의 Aℓ배선층(6)의 크기(제11도에서의 길이 W)는 일반적으로 약 100㎛이고, 따라서 비아홀의 개구크기도 그 정도이다.
다음에, 제11도에 도시한 바와 같은 본딩패드 구조의 제조과정을 제12도∼제15도에 따라서 설명한다.
우선, 제12도에 도시한 바와 같이, 실리콘기판(1)상에 CVD법에 의해 제1의 층간절연층(2)를 형성한다. 다음에, 제1의 층간절연층(2)상에 예를 들어 스퍼터링법에 의해 Aℓ막을 형성하고, 이 Aℓ막을 패터닝하여 제1의 Aℓ배선층(3)을 얻는다. 이 제1의 Aℓ배선층(3)의 전면에 드라이에칭법을 사용하는 에치백과 플라즈마CVD법이나 SOG(Spin on Glass:회전도포법)법을 조합하는 것에 의해 제2의 층간절연층(4)를 형성한다. 다음에, 제2의 층간절연층(4)상에 레지스트를 도포하고, 포토리도그래피에 의한 패터닝을 실행하고 비아홀패턴을 형성한후 레지스트를 마스크로 해서 RIE(reactive ion etching)법에 의해 제2의 층간절연층(4)를 에칭하여 개구부를 형성한다. 마지막으로, 레지스트를 예를 들어 산소플라즈마 등으로 제거하여 비아홀(5)를 얻는다(제12도 참조).
다음에, 제13도에 도시한 바와 같이, 티타늄 질화물막(9)(이하, TiN막이라고 한다)를 비아홀(5)를 규정하는 제2의 층간절연층(4)와 노출된 제1의 Aℓ배선층(3)의 전체에 걸쳐서 형성한다. TiN막(9)는 텅스텐막을 제2의 층간절연층(4)에 밀착시키는 층으로서 기능한다. 다음에, 약 1000∼10000의 두께를 갖는 텅스텐막(8)을 TiN막(9) 전체에 형성하여 제13도에 도시한 바와 같은 구조를 갖는다.
다음에, 드라이에칭법을 사용해서 텅스텐막(8)을 에치백한다. 비아홀부를 제외하고는 텅스텐막(8)이 남지 않도록 이러한 에치백을 실행해야 한다. 에치백을 실행하는 경우에는 2가지 방법 즉 TiN막(9)를 남기는 Stop on TiN법과 TiN막(9)도 제거되도록 계속해서 에치백하는 Stop on Oxide법이 있다.
제14도는 Stop on TiN법이 실행된 본딩패드 구조의 중간의 개략적 단면도이다. 텅스텐막(8)을 Stop on TiN법에 의해 에치백하는 경우에 있어서 본딩패드부에 위치한 비아홀(5)와 같이 넓은 개구부가 존재하는 경우, 비아홀의 각 에지부에는 텅스텐막(8)이 벽형태로 남게 되고, 개구 중앙부에는 텅스텐막이 남지 않는다.
다음에, TiN막(9)와 텅스텐막(8)의 전면에 걸쳐 Aℓ막을 형성한 후 포토리도그래피 및 RIE법을 사용해서 제2의 Aℓ배선층(6)의 패턴을 형성한다. 그후, 제2의 Aℓ배선층(6)과 제2의 층간절연층(4)의 전면에 걸쳐서 플라즈마CVD법을 사용해서 비활성화막(7)로 되는 실리콘질화막을 형성하고, 본딩패드 구조부(20)에만 포토리도그래피 및 드라이에칭에 의해 개구를 형성하여 제15도에 도시한 바와 같은 구조를 갖는다.
상술한 바와 같이, Stop on TiN법에 의해 텅스텐막을 에치백한 경우, 텅스텐막이 비아홀의 에지부 또는 주변부에 벽형태로 남게 되지만, 이 텅스텐막(8)은 작은 조각으로 벗겨지기 쉽고, 이 조각들이 먼지로 되거나 예를 들어 배선을 단락시키는 등의 반도체장치의 불량의 원인으로 된다. 따라서, Stop on TiN법은 제조효율의 저하를 초래하기 때문에 바람직하지 않다.
또, Stop on TiN법의 경우에는 제16도에 도시한 바와 같이 텅스텐막(8)에 이어서 TiN막(9)를 에치백하게 된다. 대부분의 경우, TiN막의 에치백시에는 염소가스(Cℓ2)등의 염소계 가스를 사용한다. 이 가스도 배선층인 알루미늄을 에칭해 버린다. 따라서, 다층배선구조의 본딩패드 구조를 형성하기 위해 Stop on Oxide법을 사용하면, 넓은 비아홀(5)의 개구 중앙부(11)에서는 하지의 제1의 Aℓ배선층(3)이 에칭되어 검게 되어 배선패턴의 식별이 불가능하므로, 배선의 신뢰성에 악영향을 미치게 된다.
상술한 문제를 해결하는 본딩패드 구조로서, 제17도 및 제18도에 도시한 바와 같은 본딩패드 구조가 개발되어 있다. 구체적으로는 일본국 특허공개공보 평성 5-343466호, 미국특허 제5,149,674호를 참조할 수 있다. 제17도는 본딩패드 구조부(20)의 레이아웃을 도시한 개략적 상면도이고, 제18도는 제17도의 E-E' 선에 따른 개략적 단면도이다.
제17도 및 제18도에 도시한 예에 있어서, 큰 1개의 비아홀(5)를 사용하는 대신에 큰 1개의 비아홀(5)를 여러개의 작은 비아홀(5')로 분할한다. 상술한 바와 같은 절연층상의 텅스텐막을 제거하도록 에치백법을 사용하는 경우에는 각각의 작은 비아홀(5')은 텅스텐막이 각각의 비아홀(5')이 개구에서 제거되지 않을 정도(즉, 텅스텐막의 아래에 존재하는 배선층이 노출되지 않을 정도)의 크기(예를 들어, 제17도에 도시한 실시예의 정방형의 한변의 길이v)를 갖고, 일반적으로 그 크기는 텅스텐막의 퇴적막두께의 2배 이하이다. 이와 같은 구조를 취하는 것에 의해, 통상의 텅스텐 플러그구조(즉, Aℓ층 또는 TiN막이 노출되지 않는 구조)가 마련되어 텅스텐막이 벗겨지는 문제가 발생하지 않는다.
그러나, 제17도 및 제18도에 도시한 구조를 사용하는 것에 의해 새로운 문제가 발생하게 되었다. 이하, 그 문제에 대해서 제19도를 참조해서 설명한다.
반도체장치는 최종적으로 플라스틱 또는 세라믹 패키지로 패킹되고, 이 때 본딩패드부(20)와 패키지의 라이드프레임을 본딩와이어(10)에 의해 접속해야 한다. 이러한 와이어(10)으로써, 통상 알루미늄 또는 금으로 된 와이어가 사용된다. 접속(와이어본딩)을 실행할 때, 본딩패드부(20)의 제2의 층간절연층(4)에 크랙(12)가 발생한다는 새로운 문제가 생긴다.
이와 같은 크랙은 와이어본딩시에 제2의 Aℓ배선층(6)과 와이어(10)을 밀착시키기 위해 인가되는 초음파에 의해 발생한다고 고려된다. 즉, 초음파진동의 인가시에 비교적 유연한 재료 즉 제1의 Aℓ배선층(3) 및 제2의 Aℓ배선층(6)이 변형되어 초음파에 의한 응력을 완화시키고자 하지만, 제2의 층간절연층(4)는 비교적 단단한 재료로 되어 있어 변형을 일으킬 수 없고 어느 정도 이상의 힘에 의해 파괴되어 버려 크랙(12)가 발생한다.
제2의 배선층(6)과 와이어(10)을 밀착시키는 것은 반도체장치의 신뢰성에 관한 것이므로, 충분한 밀착성을 확보할 수 있도록 초음파가 어느 정도 이상 인가 되어야 한다. 그러나, 제17도 및 제18도에 도시한 본딩패드 구조를 채용하는 경우에는 크랙을 발생시키지 않고 밀착성을 유지하는 것은 매우 곤란하다. 그러한 크랙이 발생하면, 그 크랙을 거쳐서 수분이 반도체장치의 내부로 스며들고, 그 수분이 반도체장치의 성능을 저하시켜 장치의 신뢰성에 관련된 심각한 문제를 초래하게 된다.
또한, 제10도에 도시한 바와 같이 제2의 Aℓ배선층(최상 Aℓ배선층)만으로 본딩패드를 형성하는 구조를 사용하는 경우에는 크랙이 발생하지 않는다. 이것은 어떠한 이론에도 구속받지 않는 것이지만, 제2의 Aℓ배선층의 하부에 제1의 Aℓ배선층이 마련되어 있지 않아 배선층의 변형에 따른 힘이 층간절연층 아래부분까지 전달되지 않기 때문이며, 또한 비교적 큰 제2의 Aℓ배선층의 초음파의 응력을 완화시킬 수 있기 때문이다.
본 발명의 목적은 상술한 바와 같은 문제점을 해결하기 위해 이루어진 것으로서, 특히 초음파를 사용하는 와이어본딩을 적용하는 경우에도 상술한 바와 같은 크랙이 발생하지 않는 신뢰성 높은 다층배선구조를 가즌 반도체장치를 제공하는 것이다.
제1의 측면에 따르면, 본 발명은 적어도 제1, 제2의 배선층 및 이들 배선층 사이에서 배선층을 전기적으로 접속하기 위해 도전성분이 충전된 적어도 1개의 비아홀을 구비한 적어도 1개의 층간절연층으로 이루어지는 다층배선구조의 본딩패드부를 갖는 반도체장치에 있어서,
[1] 제1의 비선층은 슬릿부분을 포함하는 배선패턴을 갖고,
[2] 층간절연층은 제1의 배선층 상에 배치되고 또 배선패턴의 슬릿부분을 충전하며, 층간절연층에 포함된 비아홀은 제1의 배선층상에 배치되고,
[3] 제2의 배선층은 층간절연층상에 형성되어 비아홀을 통해 제1의 배선층과 전기적으로 접속되고, 반도체장치의 외부와의 전기적 입출력을 실행하는 패드 전극으로써 작용하는 것을 특징으로 하는 반도체장치를 제공한다.
본 발명에 따른 반도체장치에 있어서, 배선층이라는 것은 통상 종래의 반도체장치의 배선에 사용되는 얇은 층형태의 배선수단을 의미한다. 또한, 그 배선층이 슬릿부분을 갖는다는 것은 평면의 배선층에 부분적으로 관통 개구부 또는 슬롯이 존재한다는 것을 의미한다. 그 개구부(또는 슬롯)의 형태는 특히 한정되는 것은 아니다. 그 슬릿부분은 층간절연층의 전기적 절연성 성분이 충전되어 있다. 또, 비아홀이라는 것은 층간절연층을 관통해서 형성되어 제1의 배선층과 제2의 배선층을 접속하는 관통공간(또는 구멍)을 의미한다. 그 공간은 도전성 성분이 충전되어 제1의 배선층과 제2의 배선층을 전기적으로 접속한다. 비아홀의 형상은 홀(hole)이라는 용어에 의해 특히 한정되는 것은 아니며, 어떠한 형상이라도 좋다.
본 발명에 따른 반도체장치에 있어서, 제1의 배선층 아래에 1개 또는 그 이상의 추가의 배선층이 1개 이상의 추가의 절연층을 거쳐서 선택적으로 마련되어도 좋다. 이들 추가 배선층끼리의 접속 또는 제1의 배선층과 바로 아래의 추가 배선층 사이의 전기적 접속은 통상 적어도 1개의 비아홀에 의해 실행되어도 좋다.
또, 제2의 측면에 있어서, 본 발명은 적어도 제1, 제2 배선층 및 이들 배선층 사이에서 배선층을 전기적으로 접속하기 위해 도전성 성분이 충전된 적어도 1개의 비아홀을 구비한 적어도 1개의 층간절연층으로 이루어지는 다층배선구조의 본딩패드를 갖는 반도체장치에 있어서,
[1] 제2의 배선층은 층간절연층상에 형성되어 반도체장치의 외부와의 전기적 입출력을 실행하는 본딩영역을 갖는 패드전극으로써 작용하고,
[2] 층간절연층에 포함된 비아홀은 본딩영역 외측의 제2의 배선층 아래에 배치되고,
[3] 제1의 배선층은 비아홀 아래에는 배선패턴을 갖지만, 본딩영역 아래에는 배선패턴을 갖지 않는 것을 특징으로 하는 반도체장치를 제공한다.
본 발명에 있어서, 본딩영역이라는 것은 와이어에 의해 본딩패드와 리이드프레임을 와이어본딩할 때 본딩 와이어가 제2의 배선층과 접촉해서 결합되는 제2의 배선층의 하나의 영역을 의미한다. 본딩 영역은 통상 본딩패드구조의 제2의 배선층 중앙부의 원형영역이다. 제2의 측면의 반도체장치에 있어서, 본딩영역 아래에는 제1의 배선층의 배선패턴이 존재하지 않고, 본딩영역 주위의 외측부분의 제2의 배선층 아래에만 제1의 배선층이 존재한다. 그러한 구조는 제10도에 따라 상술한 바와 같이 크랙이 발생하지 않고 제2의 배선층 아래에는 제1의 배선층이 존재하지 않는 구조와 실질적으로 동일하다. 따라서, 본 발명의 제2의 측면의 반도체장치에 있어서도 크랙의 발생이 억제되고, 바람직하게는 크랙은 발생하지 않는다.
본 발명에 따른 제1의 측면의 반도체장치에 있어서, 제1의 배선층의 슬릿부분이 제1의 배선층에 사용되는 재료의 양을 저감하여 제1의 배선층의 면적도 저감된다. 실용상, 본딩패드부내에 있어서 제1의 배선층의 총면적은 제2의 배선층의 총면적의 90%이하, 바람직하게는 약 50∼90%의 범위이다. 이러한 슬릿부분을 가능한 한 균일하게 제1의 배선층을 통과하도록 마련한다. 이렇게 하는 것에 의해, 와이어본딩시에 인가되는 응력에 의한 제1의 배선층의 변형량이 저감되고, 또 제1의 배선층상에는 더욱 균일하게 분산되어 층간절연층에 크랙이 발생하는 것이 억제, 바람직하게는 방지된다.
본 발명에 따른 제1의 측면의 바람직한 실시예에 있어서, 비아홀은 여러개 존재하며, 그들 형상은 원통, 각주 등의 원기둥형상의 것 또는 홈형(즉, 서 있는 원기둥형상을 눕힌 상태의 라잉(lying 부재) 등의 가로로 긴 형상의 것이라도 좋다. 특히 바람직한 실시예에 있어서 비아홀은 서로 규칙적으로 간격을 두고 떨어져서 배치된(따라서, 가능한 한 균일하게 분리된) 원기둥형상 또는 다각 기둥형상, 특히 (정)사각형의 형상이다.
이와 같이 여러개의 비아홀을 마련하는 경우, 종래 기술의 반도체장치의 본딩패드구조에서 사용되었던 비아홀보다 작은 개구를 각각 갖는 비아홀을 더욱 용이하게 형성할 수 있고, 그 결과 에칭에 의해서도 각각의 비아홀의 충전물이 제거되지 않으므로 통상의 비아홀구조를 유지할 수 있다. 또, 비아홀이 상술한 바와 같은 기하학적인 구조를 갖는 경우, 제1의 배선층상에 비아홀을 균일하게 분산시킬 수 있고, 또 그의 제조도 용이하게 되어 층간절연층에서 크랙이 발생하는 것이 한층 억제되고, 바람직하게는 방지되는 반도체장치의 제조가 가능하게 된다.
본 발명에 따른 제1의 측면의 다른 바람직한 실시예에 있어서, 슬릿부분은 여러개의 사각형, 특히 제1의 배선층을 통과하는 긴(長尺)직사각형의 관통구멍(또는 공간)이고, 바람직하게는 이들은 규칙적으로 간격을 두고 배치되어 있다.
제1의 배선층이 이러한 슬릿부분을 갖고 있는 경우, 제2의 배선층 아래에 비아홀을 균일하게 배치할 수 있어 반도체장치의 제조가 더욱 용이하게 된다.
제2의 측면의 바람직한 실시예에 있어서, 비아홀은 제1의 측면의 경우와 마찬가지로 도전성 성분이 충전된 여러개의 기둥형상 또는 가로로 긴 공간이다. 이러한 비아홀을 사용하는 것에 의해 통상의 비아홀구조를 확보할 수 있고, 또 여러개의 비아홀을 제1의 배선층상에 균일하게 배치할 수 있고, 또 그 형성도 용이하게 되어 층간절연층에 있어서의 크랙의 발생이 억제되고, 바람직하게는 방지되는 반도체장치의 제조가 용이하게 된다.
제2의 측면의 다른 바람직한 실시예에 있어서, 비아홀은 본딩영역 외측의 제2의 배선층의 주변부(제2의 배선층의 에지부) 아래에 형성한다. 따라서, 주변부 즉 본딩영역 외측의 영역은 본딩영역으로서 기능하지 않으므로, 제1의 배선층이 본딩영역 아래에 형성되지 않도록 비아홀의 배치를 확보할 수 있다.
제2의 측면의 다른 바람직한 실시예에 있어서, 제2의 배선층은 실질적으로 직사각형이고, 제2의 배선층이고 또한 본딩영역의 외측인 제2의 배선층의 4코너부에 비아홀을 형성한다. 제2의 배선층의 4코너부에 비아홀을 형성하는 것에 의해 제2의 배선층 부분중에서 본딩에 실질적으로 관여하지 않는 영역을 유효하게 이용하면서도 본딩영역의 아래에 제1의 배선층이 존재하지 않는 것을 확보할 수 있다. 또한, 이 실시예는 비아홀을 제2의 배선층의 에지부 아래에 형성하는 실시예와 조합하여 비아홀을 4코너부 및 에지부 아래에 모두 형성할 수 있다.
또, 제3의 측면에 있어서, 본 발명은 적어도 제1, 제2 배선층 및 이들 배선층 사이에서 배선층을 전기적으로 접속하기 위해 도전성 성분이 충전된 적어도 1개의 비아홀을 구비한 적어도 1개의 층간절연층으로 이루어지는 다층배선배열의 본딩패드구조에 있어서,
[1] 제1의 배선층은 슬릿부분을 포함하는 배선패턴을 갖고,
[2] 층간절연층은 제1의 배선층 상에 배치되고 또 배선패턴의 슬릿부분을 충전하며, 층간절연층에 포함된 비아홀은 제1의 배선층상에 배치되고,
[3] 제2의 배선층은 층간절연층상에 형성되어 비아홀을 통해 제1의 배선층과 전기적으로 접속되고, 반도체장치의 외부와의 전기적 입출력을 실행하는 패드 전극으로써 작용하는 것을 특징으로 하는 본딩패드구조를 제공한다.
제3의 측면의 특히 바람직한 실시예에 있어서, 비아홀은 층간절연층을 관통해서 형성된 여러개의 관통구멍이다. 각각의 관통구멍의 기하학적 구조는 원기둥 또는 각기둥이거나 또는 가로로 긴 형상이다.
제3의 측면의 특히 바람직한 실시예에 있어서, 슬릿부분은 제1의 배선층을 통과하는 가로로 긴 여러개의 직사각형 공간으로서, 층간절연층을 구성하는 전기적 절연성분이 충전되어 있다.
또, 제4의 측면에 있어서, 본 발명은 적어도 제1, 제2 배선층 및 이들 배선층 사이에서 배선층을 전기적으로 접속하기 위해 도전성 성분이 충전된 적어도 1개의 비아홀을 구비한 적어도 1개의 층간절연층으로 이루어지는 다층배선배열의 본딩패드구조에 있어서,
[1] 제2의 배선층은 층간절연층상에 형성되어 반도체장치의 외부와의 전기적 입출력을 실행하는 본딩영역을 갖는 패드전극으로써 작용하고,
[2] 층간절연층에 포함된 비아홀은 본딩영역 외측의 제2의 배선층 아래에 배치되고,
[3] 제1의 배선층은 비아홀 아래에는 배선패턴을 갖지만, 본딩영역 아래에는 배선패턴을 갖지 않는 것을 특징으로 하는 본딩패드구조를 제공한다.
제4의 측면의 특히 바람직한 실시예에 있어서, 비아홀은 층간절연층을 관통해서 형성된 여러개의 관통구멍이다. 각각의 관통구멍의 기하학적 구조는 원기둥 또는 각기둥이거나 또는 가로로 긴 형상이다.
제4의 측면의 다른 바람직한 실시예에 있어서, 비아홀은 제2의 배선층의 에지부분 아래에 형성된다.
제4의 측면의 더욱 바람직한 실시예에 있어서, 제2의 배선층은 실질적으로 직사각형이고, 비아홀은 제2의 배선층의 4코너부 아래에 형성된다.
제3 및 제4의 측면의 본딩패드구조는 각각 제1 및 제2의 측면의 반도체장치에 사용되는 구조로서, 이라한 반도체장치 각각에 관련해서 설명한 상술한 바와 같은 특징을 갖는다.
본 발명의 제1 및 제3의 측면에 있어서, 배선재료의 체적과 배선층 면적은 제2의 배선층보다 제1의 배선층 쪽이 실질적으로 작다. 따라서, 응력 인가시의 제1의 배선층의 변형량을 저감할 수 있어 층간절연층의 크랙형성이 억제되고, 바람직하게는 방지된다.
또, 본 발명의 제2 및 제4의 측면에 있어서, 제1의 배선층은 본딩영역 아래에는 실질적으로 존재하지 않으므로, 1층의 배선층만을 갖는 본딩패드구조와 동일한 구조가 얻어진다. 또한, 이 경우에도 층간절연층에 있어서의 크랙의 발생이 억제되고, 바람직하게는 방지된다.
이하, 본 발명의 반도체장치, 특히 본딩패드구조의 구체예를 도면에 따라서 설명한다. 도면에 있어서 사용되고 있는 점선과 실선은 본 발명의 반도체 장치 및 본딩패드의 구조를 보다 이해하기 쉽도록 하기 위해 사용한 것으로서, 외부에서 직접 볼 수 있는 요소와 직젖 볼 수 없는 요소를 구별하기 위한 것은 아니다.
[실시예 1]
본 발명의 제1의 구체적인 실시예를 제1도 및 제2도에 도시한다. 제1도는 본 발명의 반도체장치의 제1 구체예의 본딩패드구조(20)의 개략적 레이아웃 패턴도(상면도)이고, 제2도는 제1도의 A-A' 선에 따른 개략적 단면도이다.
제1도 및 제2도에서 명확하게 알 수 있는 바와 같이, 제1의 Aℓ배선층(3)의 패턴은 긴 직사각형 공간(가로로 긴 사각형의 각기둥)의 슬릿부분(13)이 배선층을 관통해서 형성된 줄무늬형상(스트라이프형상)이고, 직사각형의 단면을 각각 갖는 여러개의 비아홀이 배선층상에 균일하게 마련되어 있는 점이 실시예 1의 특징이다. 제1 실시예의 다른 특징은 제17도에 도시한 예와 실질적으로 동일하다.
제1의 Aℓ배선층(3)을 형성하고 하층의 Aℓ배선패턴을 줄무늬형상으로 하는 것에 의해, 배선층이 슬릿부분(13)에는 존재하지 않으므로 제1의 배선층(3)으로서 사용된 알루미늄의 양이 저감되어 배선면적도 저감되게 된다. 제1도에 도시한 실시예에 있어서, 제1의 배선층의 면적은 제2의 배선층의 약 70%이다. 그 결과, 제3도에 도시한 바와 같이 최종적으로 본딩패드를 형성하고 와이어 본딩을 실행하는 경우, 와이어 본딩시의 응력에 의해 제1의 배선층(3)의 변형량이 감소된다. 따라서, 하층과 상층의 각각의 Aℓ배선층의 변형량이 큰 제19도에 도시한 바와 같은 종래기술의 본딩패드구조와는 달리, 와이어 본딩시의 초음파에 의한 알루미늄 변형에 관해서는 적어도 하층의 Aℓ배선층의 변형이 최소로 억제되어 제2의 층간절연층(4)에 크랙이 발생하지 않는다.
따라서, 실시예 1의 본딩패드 구조에서는 크랙이 발생하지 않아 와이어와 제2의 Aℓ배선층(6)의 밀착성을 충분히 얻을 수 있다.
[실시예 2]
본 발명이 제2의 구체예를 제4도 및 제5도에 도시한다. 제4도는 본 발명에 따른 반도체장치의 제2의 구체예의 본딩패드부(20)의 개략적 레이아웃 패턴도(상면도)이고, 제5도는 제4도의 B-B' 선에 따른 개략적 단면도이다.
제4도와 제5도에서 명확하게 알 수 있는 바와 같이, 에지형의 배선층이 소정의 폭을 갖도록 제1의 배선층(3)의 배선패턴을 제2의 Aℓ배선층(6)의 주변부에만 마련하고, 주변부 내측의 본딩영역(와이어(10)이 제2의 배선층(6)과 접촉하는 영역)을 포함하는 본딩패드 중앙부(14) 아래에 제1의 Aℓ배선층을 마련하지 않으므로 본딩패드 중앙측(14) 아래에 중공 공간이 형성된다(따라서, 제1의 배선층(3)은 중앙부(14)에 상당하는 층을 관통하는 비교적 큰 개구를 갖는다). 또, 비아홀(5)의 패턴을 비아홀이 제1의 Aℓ배선층(3)의 패턴에만(즉, 제2의 Aℓ배선층의 주변부 아래에만)마련되도록 설계한다. 이것이 실시예 2의 특징이다. 실시예 2의 다른 특징은 제1도에 도시한 실시예와 실질적으로 동일하다.
실시예 2에 있어서, 제1의 배선층(3)과 비아홀(5), 즉 직사각형의 에지의 배선층(직사각형의 에지부를 구성하는 소정의 폭을 갖는 배선층) 및 그 위의 비아홀이 본딩영역 외측에 유지한다.
또, 직사각형 형상의 에지의 제1의 Aℓ배선층(3)의 폭 a(제5도 참조)는 수 ㎛∼10㎛의 범위 내이면 좋다. 또, 비아홀 패턴의 홈의 폭은 제1의 배선층의 폭과 동동 또는 그것보다 작아도 좋다. 통상, 비아홀 홈의 폭은 본딩패드부 이외에 형성되어 있는 반도체장치의 배선층을 접속하는데 사용된 통상의 비아홀의 폭과 실질적으로 동일해도 좋다. 예를 들면, 통상 텅스텐 플러그를 반도체 장치에 형성할 수 있는 폭(예를 들어 0.3∼1.5㎛)이어도 좋다. 도면에 도시한 실시예에 있어서, 비아홀은 홈형상(가로로 긴 구조)이지만, 여러개의 원기둥 또는 각기둥이(제1도 참조) 서로 균등하게 간격을 두고 배치되어 있는 것이어도 좋다.
제4도에 도시한 바와 같은 구조를 사용하는 경우, 제6도에 도시한 최종적인 본딩패드부에 와이어본딩을 실시할 때 Aℓ배선층이 제2의 Aℓ배선층(6) 아래에 존재하지 않으므로, 제2의 층간절연층(4)는 절연층이 Aℓ배선층 사이에 끼워진 구조로 되지 않는다. 즉, 이러한 구조는 제10도에 도시한 바와 같이 본딩패드를 제2의 배선층(6)만을 사용해서 형성한 구조와 마찬가지로 되어 크랙이 발생하지 않는다.
또, 비아홀(5)를 홈형상(즉, 가로로 긴 직사각형의 개구 포함)으로 하고 있으므로, 제1의 Aℓ배선층과 제2의 Aℓ배선층을 접속하는 비아홀의 면적과 폭을 제9도에 도시한 바와 같이 큰 개구를 갖는 비아홀에 비해 작게 할 수 있으므로, 통상의 비아홀 구조를 용이하게 확보할 수 있다.
또한, 이 실시예에 있어서도 크랙이 발생하지 않으므로 와이어(10)과 제2의 Aℓ배선층(6)을 밀착시키는 본딩패드구조를 얻을 수 있다. 또한, 홈형상의 비아홀 대신에 서로 균등하게 간격을 두고 배치된 여러개의 원기둥 또는 각기둥형상의 비아홀을 배치할 수 도 있다.
[실시예 3]
본 발명의 제3의 구체예를 제7도 및 제8도에 도시한다. 제7도는 본 발명에 따른 반도체장치의 제3의 구체예의 본딩패드부(20)의 개략적 레이아웃 패턴도(상면도)이고, 제8도는 제7도의 C-C' 선에 따른 개략적 단면도이다.
제7도 및 제8도에서 명확하게 알 수 있는 바와 같이, 제2의 배선층이 직사각형이고, 제1의 Aℓ배선층(3)의 패턴을 배선층이 본딩영역 아래에 존재하지 않는 중공(또는 슬롯)으로 하고 또 비아홀(5)가 제1의 배선층(3) 상의 본딩패드(20)의 4코너부에 배치되도록 설계한 점이 실시예 3의 특징이다. 제2의 배선층(6)의 형상은 다른 실시예에서와 같이 직사각형일 필요는 없다. 실시예3의 다른 특징에 대해서는 제4도에 도시한 실시예와 실질적으로 동일하다. 비아홀은 각기둥형상(특히, 4각기둥형상)이지만, 여러개의 가로로 긴 공간(서 있는 기둥을 눕힌 상태)이어도 좋다.
와이어 본딩시에 본딩에 효과적으로 관여하는 본딩패드부(20)의 소정의 영역은 와이어 본딩의 위치 정밀도를 고려해서 원 D(제7도 참조)내의 내부인 것으로 고려한다. 이와 같은 영역에 있어서, 원 D가 본딩영역(본딩영역은 원 D의 내부에 있음)을 포함하는 것으로 고려되지만, 실제로는 원 D의 전체 영역이 본딩영역과 일치한다고 보아도 문제는 없다. 따라서, 비아홀(5)의 패턴을 원 D의 외측에 위치시키고 제1의 Aℓ배선층(3)을 본딩영역인 비아홀(5) 아래에만 형성하는 경우, 제1의 배선층(3)은 제2의 층간절연층(4)의 아래에 존재하지 않는 구조로 된다. 즉, 제2의 층간절연층(4)는 Aℓ배선층 사이에 배치되어 있지 않고, 이에 따라 실시예 2의 구조에서와 같이 층간절연층에 크랙이 발생하지 않는다.
또, 실시예 3에서는 와이어본딩과는 거의 무관한 4코너부를사용하므로, 본딩패드의 면적이 효과적으로 이용된다.
따라서, 이 실시예에 있어서도 크랙을 발생시키지 않아 와이어(10)과 제2의 Aℓ배선층(6)이 강하게 본딩되는 구조가 얻어진다.
또, 본 발명의 설명 및 실시예 1∼실시예 3에 있어서는 알루미늄 배선층이 2층인 구조를 예로서 설명했지만, 각각 배선층이 3개 이상인 다른 다층 반도체장치에 대해서도 본 발명의 구조를 적용할 수 있는 것은 물론이다.
또, 본 발명은 본딩패드 구조 자체를 주요 특징으로 하는 것으로서, 기판, 배선층, 전기적 도전성 성분 및 전기적 절연성 성분을 포함하는 층간절연층 등의 반도체장치의 각 구성성분의 재료, 형상 및 크기는 당해 분야에 있어서의 주지사항에 따라서 또 반도체 장치의 소정의 응용에 따라서 용이하게 선택할 수 있다. 마찬가지로, 각 요소의 형성방법도 당해 분야의 주지기술을 사용해서 용이하게 실시할 수 있다.
예를 들면, 실시예 1∼실시예 3에 있어서는 알루미늄 배선층을 사용하는 다층 구조에 따라서 설명했지만, 일부의 배선층 또는 모든 배선층은 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo)등의 고융점 금속으로 이루어져도 좋다. 또, 텅스텐 실리사이드(WSi2)배선층, 티타늄 실리사이드(TiSi2)배선층, 몰리브덴 실리사이드(MoSi2)배선층 및 다결정 실리콘배선층 또는 이들 조합이 적층된 다른 다층구조에 본 발명을 적용해도 상술한 것과 동일한 작용효과가 얻어지는 것은 물론이다.
제1의 배선층 패턴과 그 위에 위치하는 비아홀 패턴을 본 발명에 따라 고려하면, 제1의 배선층의 재료의 양을 저감시키거나 또는 제1의 배선층이 본딩영역 아래에 존재하지 않도록 설게할 수 있으므로, 층간절연층에 크랙이 발생하지 않아 제2의 배선층과 와이어를 충분히 밀착시킬 수 있고, 이것에 의해 고신뢰성의 반도체장치를 제공할 수 있게 된다.

Claims (7)

  1. 적어도 제1, 제2의 배선층 및 이들 배선층 사이에서 배선층을 전기적으로 접속하기 위해 도전성분이 충전된 적어도 1개의 비아홀을 구비한 적어도 1개의 층간절연층으로 이루어지는 다층배선구조의 본딩패드부를 갖는 반도체장치에 있어서,
    [a] 상기 제1의 배선층은 슬릿부분을 포함하는 배선패턴을 갖고,
    [b] 상기 층간절연층은 제1의 배선층 상에 배치되고 또 배선패턴의 슬릿부분을 충전하며, 층간절연층에 포함된 비아홀은 제1의 배선층상에 배치되고,
    [c] 상기 제2의 배선층은 층간절연층상에 형성되어 비아홀을 통해 제1의 배선층과 전기적으로 접속되고, 반도체장치의 외부와의 전기적 입출력을 실행하는 패드전극으로써 작용하는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 비아홀은 층간절연층을 관통해서 형성된 여러개의 관통구멍이고, 각각의 관통구멍의 기하학적 구조는 원기둥 또는 각기둥형 또는 가로로 긴 형상인 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 슬릿부분은 층간 절연층을 형성하는 전기적 절연성 성분이 충전되어 있는 제1의 배선층을 관통하는 여러개의 가로로 긴 직사각형 공간인 것을 특징으로 하는 반도체 장치.
  4. 적어도 제1, 제2배선층 및 이들 배선층 사이에서 배선층을 전기적으로 접속하기 위해 도전성 성분이 충전된 적어도 1개의 비아홀을 구비한 적어도 1개의 층간절연층으로 이루어지는 다층배선구조의 본딩패드부를 갖는 반도체장치에 있어서,
    [a] 상기 제2의 배선층은 층간절연층상에 형성되어 반도체장치의 외부와의 전기적 입출력을 실행하는 본딩영역을 갖는 패드전극으로써 작용하고,
    [b] 상기 층간절연층에 포함된 비아홀은 본딩영역 외측의 제2의 배선층 아래에 배치되고,
    [c] 상기 제1의 배선층은 비아홀 아래에는 배선패턴을 갖지만, 본딩영역 아래에는 배선패턴을 갖지 않는 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 상기 비아홀은 층간절연층을 관통해서 형성된 여러개의 관통구멍이고, 각각의 관통구멍의 기하학적 구조는 원기둥 또는 각기둥형이거나 또는 가로로 긴 형상인 것을 특징으로 하는 반도체장치.
  6. 제4항에 있어서, 상기 비아홀은 제2의 배선층의 에지부 아래에 형성되어 있는 것을 특징으로 하는 반도체장치.
  7. 제4항에 있어서, 상기 제2의 배선층은 대략 직사각형이고, 상기 비아홀은 제2의 배선층의 4코너부 아래에 형성되어 있는 것을 특징으로 하는 반도체장치.
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