JP7346530B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7346530B2
JP7346530B2 JP2021195308A JP2021195308A JP7346530B2 JP 7346530 B2 JP7346530 B2 JP 7346530B2 JP 2021195308 A JP2021195308 A JP 2021195308A JP 2021195308 A JP2021195308 A JP 2021195308A JP 7346530 B2 JP7346530 B2 JP 7346530B2
Authority
JP
Japan
Prior art keywords
insulating layer
film
gate insulating
layer
oxide semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021195308A
Other languages
English (en)
Other versions
JP2022024159A (ja
Inventor
敏行 宮本
昌史 野村
貴士 羽持
健一 岡崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2022024159A publication Critical patent/JP2022024159A/ja
Priority to JP2023144164A priority Critical patent/JP2023164513A/ja
Application granted granted Critical
Publication of JP7346530B2 publication Critical patent/JP7346530B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Electroluminescent Light Sources (AREA)
  • Liquid Crystal (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Bipolar Transistors (AREA)
  • Noodles (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本明細書等で開示する発明は、半導体装置及び半導体装置の作製方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置で
ある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が
注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも
表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導
体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半
導体が注目されている。
例えば、酸化物半導体として、酸化亜鉛又はＩｎ－Ｇａ－Ｚｎ系酸化物半導体を用いてト
ランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。
特開２００７－１２３８６１号公報 特開２００７－９６０５５号公報
酸化物半導体を用いた半導体装置を大量生産（以下、量産と略記する）する場合において
、開発コスト、及び開発スピードを考慮すると、実用化されている量産技術である非晶質
シリコンや多結晶シリコンといったシリコン系半導体材料を用いたトランジスタ構成、プ
ロセス条件、又は生産装置等の利用が望まれる。
しかしながら、酸化物半導体のキャリア生成メカニズムは、シリコン系半導体材料と大き
く異なり、酸化物半導体の物性は、トランジスタの特性、又はトランジスタの信頼性に大
きく影響する。
特に、シリコン系半導体材料に対して用いていたゲート絶縁層は、酸化物半導体に適用す
るには当該酸化物半導体との界面特性を十分に満たす構成ではない。そのため、酸化物半
導体を用いた半導体装置に適したゲート絶縁層の開発が望まれている。
また、非晶質シリコンや多結晶シリコンといったシリコン系半導体材料を用いたトランジ
スタで構成された半導体装置は、第８世代（横２１６０ｍｍ×縦２４６０ｍｍ）以上のガ
ラス基板に対応できるため、生産性が高く、コストが低いという利点を有する。一方で、
ガラス基板を用いる場合、その絶縁性が高く、またその面積が大きいことから、静電気に
よる破壊（ＥＳＤ：Ｅｌｅｃｔｒｏ－Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）の問題が特に
顕在化する。これは、酸化物半導体材料を用いる場合にも当然に考慮すべき問題である。
上述したような技術的背景のもと、本発明の一態様は、実用化されている量産技術からの
トランジスタ構成、プロセス条件、又は生産装置等の変更が少なく、半導体装置に安定し
た電気特性を付与し、信頼性の高い半導体装置を提供することを課題の一とする。
また、本発明の一態様は、静電破壊による歩留まりの低下を防ぐことができる半導体装置
を提供することを課題の一とする。
開示する発明の一態様は、ゲート電極層と酸化物半導体層との間に、ゲート電極層側から
、膜中欠陥の低減された窒素を含むシリコン膜と、水素濃度の低減された窒素を含むシリ
コン膜との積層構造をゲート絶縁層として含む半導体装置である。より具体的には、例え
ば以下の構成とすることができる。
本発明の一態様は、ゲート電極層と、ゲート電極層上の第１のゲート絶縁層と、第１のゲ
ート絶縁層上に設けられ、第１のゲート絶縁層よりも膜厚の小さい第２のゲート絶縁層と
、第２のゲート絶縁層上の酸化物半導体層と、酸化物半導体層と電気的に接続するソース
電極層及びドレイン電極層と、を有し、第１のゲート絶縁層は、電子スピン共鳴法におい
て、ｇ値が２．００３に現れる信号に対応するスピン密度が１×１０１７ｓｐｉｎｓ／ｃ
ｍ３以下である窒素を含むシリコン膜であり、第２のゲート絶縁層は、第１のゲート絶縁
層よりも含有水素濃度の低い窒素を含むシリコン膜である半導体装置である。
また、本発明の他の一態様は、ゲート電極層と、ゲート電極層上の第１のゲート絶縁層と
、第１のゲート絶縁層に設けられ、第１のゲート絶縁層よりも膜厚の大きい第２のゲート
絶縁層と、第２のゲート絶縁層上に設けられ、第２のゲート絶縁層よりも膜厚の小さい第
３のゲート絶縁層と、第３のゲート絶縁層上の酸化物半導体層と、酸化物半導体層と電気
的に接続するソース電極層及びドレイン電極層と、を有し、第２のゲート絶縁層は、電子
スピン共鳴法において、ｇ値が２．００３に現れる信号に対応するスピン密度が１×１０
１７ｓｐｉｎｓ／ｃｍ３以下である窒素を含むシリコン膜であり、第１のゲート絶縁層及
び第３のゲート絶縁層は、第２のゲート絶縁層よりも含有水素濃度の低い窒素を含むシリ
コン膜である半導体装置である。なお、ゲート電極層は、銅を含むことが好ましい。
上記の半導体装置において、酸化物半導体層は、構成元素が同一で互いに組成の異なる第
１の酸化物半導体層と第２の酸化物半導体層との積層構造を含んでいてもよい。
また、上記の半導体装置において、ソース電極層及びドレイン電極層を覆い、酸化物半導
体層の一部と接する第１の絶縁層と、第１の絶縁層上の第２の絶縁層を有し、第１の絶縁
層は、第２の絶縁層よりも含有水素濃度の低い窒素を含むシリコン膜であり、第２の絶縁
層は、電子スピン共鳴法において、ｇ値が２．００３に現れる信号に対応するスピン密度
が１×１０１７ｓｐｉｎｓ／ｃｍ３以下である窒素を含むシリコン膜であることが好まし
い。
本発明の一態様によって提供される半導体装置は、実用化されている量産技術からの変更
が少ない製造方法によって製造された、安定した電気特性を有し、信頼性の高い半導体装
置である。
また、本発明の一態様によって、静電破壊による歩留まりの低下を防ぐことが可能な半導
体装置を提供することができる。
半導体装置の一態様を示す平面図及び断面図。 半導体装置の作製工程の一例を示す図。 半導体装置の一態様を示す断面図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 電子機器を示す図。 電子機器を示す図。 ＥＳＲ測定の結果。 ＴＤＳ測定の結果。 窒化シリコン膜の膜質の評価結果。 窒化シリコン膜の積層構造の断面写真。 ＳＩＭＳ測定の評価結果。 ゲート絶縁層の絶縁耐圧の評価結果。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。但し、本発明は以
下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容
易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈され
るものではない。
なお、以下に説明する本発明の構成において、同一部分又は同様の機能を有する部分には
同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様
の機能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場
合がある。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、又は領域は、明瞭
化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであ
り、工程順又は積層順を示すものではない。また、本明細書等において発明を特定するた
めの事項として固有の名称を示すものではない。
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１乃至図３を用
いて説明する。本実施の形態では、半導体装置の一例として、酸化物半導体層を有するボ
トムゲート型のトランジスタを示す。
図１（Ａ）乃至図１（Ｃ）にトランジスタ３００の構成例を示す。図１（Ａ）は、トラン
ジスタ３００の平面図であり、図１（Ｂ）は、図１（Ａ）中の鎖線Ｘ１－Ｙ１における断
面図であり、図１（Ｃ）は、図１（Ａ）中の鎖線Ｖ１－Ｗ１における断面図である。
トランジスタ３００は、絶縁表面を有する基板４００上に設けられたゲート電極層４０２
と、ゲート電極層４０２上のゲート絶縁層４０４と、ゲート絶縁層４０４上に接し、ゲー
ト電極層４０２と重畳する酸化物半導体層４０８と、酸化物半導体層４０８と電気的に接
続するソース電極層４１０ａ及びドレイン電極層４１０ｂと、を含む。
トランジスタ３００において、ゲート絶縁層４０４は、ゲート電極層４０２と接するゲー
ト絶縁層４０４ａと、ゲート絶縁層４０４ａ上のゲート絶縁層４０４ｂと、を含んで構成
される。
ゲート絶縁層４０４ａ及びゲート絶縁層４０４ｂとして窒素を含むシリコン膜を適用する
。窒素を含むシリコン膜は、酸化シリコン膜と比較して比誘電率が高く、同等の静電容量
を得るのに必要な膜厚が大きいため、ゲート絶縁層を物理的に厚膜化することができる。
よって、トランジスタ３００の絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上させて、
半導体装置の静電破壊を抑制することができる。
窒素を含むシリコン膜としては、例えば、窒化シリコン膜、窒化酸化シリコン膜、酸化窒
化シリコン膜が挙げられるが、窒素の含有量が多い程高い比誘電率を有するため、窒化シ
リコン膜を適用することが好ましい。また、酸化シリコンのエネルギーギャップが８ｅＶ
であるのに対して窒化シリコンのエネルギーギャップは５．５ｅＶと小さく、それに応じ
て固有抵抗も小さいため、窒化シリコン膜を用いることでより高いＥＳＤ耐性を付与する
ことが可能となる。さらに、窒化シリコン膜をＣＶＤ法で成膜する場合、窒化酸化シリコ
ン膜等の酸素と窒素を含むシリコン膜をＣＶＤ法で成膜する場合に適用される温室効果ガ
スであるＮ２Ｏガスを用いる必要がない。なお、本明細書中において、酸化窒化シリコン
膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜
とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。
本実施の形態において、ゲート絶縁層４０４ａ及びゲート絶縁層４０４ｂとしては、窒化
シリコン膜を適用する。
ゲート絶縁層４０４ａは、ゲート絶縁層４０４ｂよりも厚い膜厚を有し、膜中欠陥が低減
された窒化シリコン膜を用いるものとする。例えば、ゲート絶縁層４０４ａの膜厚を３０
０ｎｍ以上４００ｎｍ以下とする。また、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ
Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）においてＮｃセンター（ｇ値が２．００３）に現れる
信号に対応するスピン密度が、好ましくは１×１０１７ｓｐｉｎｓ／ｃｍ３以下、より好
ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である窒化シリコン膜を適用する。このよ
うに、膜中欠陥が低減された窒化シリコン膜を厚い膜厚（例えば、３００ｎｍ以上）で設
けることにより、ゲート絶縁層４０４ａの絶縁耐圧を、例えば３００Ｖ以上とすることが
可能である。
また、ゲート絶縁層４０４ｂは、酸化物半導体層４０８と接するため、含有水素濃度の低
減された窒化シリコン膜とする。ゲート絶縁層４０４ｂの水素濃度は、少なくともゲート
絶縁層４０４ａよりも低い濃度とする。例えば、プラズマＣＶＤ法により、ゲート絶縁層
４０４ａ及びゲート絶縁層４０４ｂを成膜する場合に、供給ガス中に含まれる水素濃度を
低下させることで、ゲート絶縁層４０４ｂの水素濃度をゲート絶縁層４０４ａよりも低減
することができる。具体的には、ゲート絶縁層４０４ａ及びゲート絶縁層４０４ｂとして
窒化シリコン膜を形成する場合には、ゲート絶縁層４０４ａ成膜のための供給ガスよりも
アンモニア流量を低減、またはアンモニアを用いずにゲート絶縁層４０４ｂを成膜すれば
よい。
また、ゲート絶縁層４０４ｂの膜厚は２５ｎｍ以上１５０ｎｍ以下とする。ゲート絶縁層
４０４ｂとして含有水素濃度が低減された窒化シリコン膜を設けることで、酸化物半導体
層４０８への水素、又は水素化合物（例えば、水）の混入を低減することができる。水素
は酸化物半導体中でキャリアの生成要因となり、トランジスタのしきい値電圧をマイナス
方向に変動（シフト）させる要因となるため、水素濃度の低減された窒化シリコン膜をゲ
ート絶縁層４０４ｂとして設けることで、トランジスタの電気特性を安定化させることが
できる。また、水素濃度の低減された窒化シリコン膜をゲート絶縁層４０４ｂとして設け
ることで、ゲート絶縁層４０４ａに含有される水素又は水素化合物等の不純物の酸化物半
導体層４０８への拡散を防止するバリア膜としての効果も奏する。
なお、本実施の形態において、ゲート絶縁層４０４ａとゲート絶縁層４０４ｂはともに窒
化シリコン膜であり、材料や成膜条件によっては、各ゲート絶縁層同士の界面が不明確に
なる場合もある。よって、図１においては、ゲート絶縁層４０４ａとゲート絶縁層４０４
ｂの界面を模式的に点線で図示している。これは以降の各図面においても同様である。
以下では、酸化物半導体層の構造について説明する。
酸化物半導体層は、単結晶酸化物半導体層と非単結晶酸化物半導体層とに大別される。非
単結晶酸化物半導体層とは、非晶質酸化物半導体層、微結晶酸化物半導体層、多結晶酸化
物半導体層、ＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体層は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体層である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体層が典型である。
微結晶酸化物半導体層は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体層は、非晶質酸化物半導体層よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体層は、非晶質酸化物半導体層より
も欠陥準位密度が低いという特徴がある。
ＣＡＡＣ－ＯＳ膜は、複数の結晶部を有する酸化物半導体層の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ－Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ－ＯＳ膜は、微結晶酸化物半導体層よりも欠
陥準位密度が低いという特徴がある。以下、ＣＡＡＣ－ＯＳ膜について詳細な説明を行う
。
ＣＡＡＣ－ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ－ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ－ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ－ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ－ＯＳ膜の被形成面または上面と平行に配列する。
なお、本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で
配置されている状態をいう。従って、－５°以上５°以下の場合も含まれる。また、「垂
直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従
って、８５°以上９５°以下の場合も含まれる。
一方、ＣＡＡＣ－ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ－ＯＳ膜の結晶部は配向性を有して
いることがわかる。
ＣＡＡＣ－ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ膜
のｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ－ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ－ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ－ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体層であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ－ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ－ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ－ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ－ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ－ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ－ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ－ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ－ＯＳ膜
の結晶部が、ＣＡＡＣ－ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ－ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ膜のｏｕｔ－ｏｆ－ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ－ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ－ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。
ＣＡＡＣ－ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体層４０８は、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層
、ＣＡＡＣ－ＯＳ膜のいずれの構造であってもよいし、これらの構造のうち二種以上を含
んでいてもよい。またこれらの構造のうち、二種以上を有する積層膜であってもよい。
ＣＡＡＣ－ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを
用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが
衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ－ｂ面から劈開し、ａ
－ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離する
ことがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基
板に到達することで、ＣＡＡＣ－ＯＳ膜を成膜することができる。
また、ＣＡＡＣ－ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
－８０℃以下、好ましくは－１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板付着後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましく
は２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、
スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体
積％とする。
スパッタリング用ターゲットの一例として、Ｉｎ－Ｇａ－Ｚｎ－Ｏ化合物ターゲットにつ
いて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定の比率で混合し、加圧処理後、１
０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ－Ｇａ－Ｚ
ｎ－Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所
定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２
：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお
、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲット
によって適宜変更すればよい。
トランジスタ３００の構成要素として、ソース電極層４１０ａ及びドレイン電極層４１０
ｂを覆い、酸化物半導体層４０８と接する絶縁層４１４を含めてもよい。
絶縁層４１４としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シ
リコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜等
を用いることができる。但し、絶縁層４１４を、窒素を含むシリコン膜、より好ましくは
窒化シリコン膜とすることで、半導体装置の作製工程中、又は、形成後の半導体装置に対
する静電破壊をより低減することが可能となるため、好ましい。
以下に、図２を用いてトランジスタ３００の作製方法の一例を示す。
まず、絶縁表面を有する基板４００上に、ゲート電極層４０２を形成する。
絶縁表面を有する基板４００に使用することができる基板に大きな制約はないが、少なく
とも後の熱処理に耐えうる程度の耐熱性を有することが必要となる。例えば、バリウムホ
ウケイ酸ガラスやアルミノホウケイ酸ガラス等のガラス基板、セラミック基板、石英基板
、サファイヤ基板などを用いることができる。また、シリコンや炭化シリコン等の単結晶
半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基
板等を適用することができ、これらの基板に半導体素子が設けられたものを基板４００と
して用いてもよい。
ゲート電極層４０２は、モリブデン、チタン、タンタル、タングステン、アルミニウム、
銅、クロム、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を
用いて形成することができる。また、ゲート電極層４０２としてリン等の不純物元素をド
ーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイド等のシリサイ
ド膜を用いてもよい。ゲート電極層４０２は単層構造としてもよいし、積層構造としても
よい。ゲート電極層４０２はテーパ形状としてもよく、例えばテーパ角を３０°以上７０
°以下とすればよい。ここで、テーパ角とは、テーパ形状を有する層の側面と、当該層の
底面との間の角度を指す。
また、ゲート電極層４０２の材料は、酸化インジウム酸化スズ、酸化タングステンを含む
インジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むイ
ンジウム酸化物、酸化チタンを含むインジウムスズ酸化物、酸化インジウム酸化亜鉛、酸
化ケイ素を添加したインジウムスズ酸化物等の導電性材料を適用することもできる。
または、ゲート電極層４０２の材料として、窒素を含むＩｎ－Ｇａ－Ｚｎ系酸化物、窒素
を含むＩｎ－Ｓｎ系酸化物、窒素を含むＩｎ－Ｇａ系酸化物、窒素を含むＩｎ－Ｚｎ系酸
化物、窒素を含むＳｎ系酸化物、窒素を含むＩｎ系酸化物、金属窒化物（窒化インジウム
、窒化亜鉛、窒化タンタル、窒化タングステンなど）を用いてもよい。これらの材料は、
５ｅＶ以上の仕事関数を有するため、これらの材料を用いてゲート電極層４０２を形成す
ることでトランジスタのしきい値電圧をプラスにすることができ、ノーマリオフのスイッ
チングトランジスタを実現できる。
次いで、ゲート電極層４０２を覆うように、ゲート絶縁層４０４ａ及びゲート絶縁層４０
４ｂを含むゲート絶縁層４０４を形成する（図２（Ａ）参照）。ゲート絶縁層４０４とし
ては、窒素を含むシリコン膜を適用することができる。本実施の形態では、窒化シリコン
膜でなるゲート絶縁層４０４ａと窒化シリコン膜でなるゲート絶縁層４０４ｂを積層させ
てゲート絶縁層４０４とする。ゲート絶縁層４０４は、面内バラツキ、パーティクル混入
および成膜タクトを低減する観点から、ＣＶＤ法を用いて成膜を行うことが効果的である
。また、ＣＶＤ法は、大面積基板に対する成膜についても効果的である。
本実施の形態では、プラズマＣＶＤ法によってゲート絶縁層４０４ａ及びゲート絶縁層４
０４ｂを連続的に形成する。まず、供給ガスをシラン（ＳｉＨ４）、窒素（Ｎ２）及びア
ンモニア（ＮＨ３）の混合ガスとして、ゲート絶縁層４０４ａとなる窒化シリコン膜を成
膜し、その後、供給ガスを、シラン（ＳｉＨ４）と窒素（Ｎ２）の混合ガスに切り替えて
、ゲート絶縁層４０４ｂとなる窒化シリコン膜を成膜する。
プラズマＣＶＤ法の供給ガスをシラン（ＳｉＨ４）、窒素（Ｎ２）及びアンモニア（ＮＨ
３）の混合ガスとして成膜された窒化シリコン膜は、供給ガスをシラン（ＳｉＨ４）と窒
素（Ｎ２）の混合ガスとして成膜された窒化シリコン膜よりも膜中欠陥を低減することが
できる。よって、ゲート絶縁層４０４ａは、少なくともゲート絶縁層４０４ｂよりも膜中
欠陥の低減された膜であり、例えば、電子スピン共鳴法（ＥＳＲ）においてＮｃセンター
（ｇ値が２．００３）に現れる信号に対応するスピン密度を、好ましくは１×１０１７ｓ
ｐｉｎｓ／ｃｍ３、より好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下とすることがで
きる。また、混合ガスにアンモニアを含んで成膜された窒化シリコン膜は、供給ガスをシ
ランと窒素の混合ガスとした場合よりも被覆性の良好な膜とすることができるため、ゲー
ト電極層４０２に接するゲート絶縁層として、上述の混合ガスを用いた窒化シリコン膜を
設けることは有効である。また、膜中欠陥の低減されたゲート絶縁層４０４ａを膜厚３０
０ｎｍ以上４００ｎｍ以下で設けることで、ゲート絶縁層４０４の絶縁耐圧を３００Ｖ以
上とすることができる。
一方、材料ガス中にアンモニアを含まずに成膜されたゲート絶縁層４０４ｂは、ゲート絶
縁層４０４ａと比較して含有水素濃度が低い膜とすることができる。このような膜を酸化
物半導体層４０８と接する態様で設けることで、ゲート絶縁層４０４ｂから酸化物半導体
層４０８への水素の混入を低減することができる。また、ゲート絶縁層４０４ｂは、ゲー
ト絶縁層４０４ａに含まれる水素又は水素化合物が、酸化物半導体層４０８への混入する
ことを抑制するバリア膜としても機能する。
ゲート絶縁層４０４として、膜中欠陥の低減された厚膜のゲート絶縁層４０４ａと、水素
濃度の低減されたゲート絶縁層４０４ｂとを積層することで、絶縁耐圧を良好としつつ、
酸化物半導体層４０８への水素等の不純物の拡散を抑制することができる。よって、当該
ゲート絶縁層４０４を含むトランジスタの静電破壊を抑制し、且つ、電気特性を安定化さ
せることが可能となる。
次いで、ゲート絶縁層４０４ｂ上に酸化物半導体層を形成し、エッチング処理によって島
状に加工して、酸化物半導体層４０８を形成する（図２（Ｂ）参照）。
酸化物半導体層４０８は、非晶質構造であってもよいし、結晶性であってもよい。成膜後
の酸化物半導体層を非晶質構造とする場合には、後の作製工程において熱処理を加えるこ
とで結晶性の酸化物半導体層４０８としてもよい。非晶質酸化物半導体層を結晶化させる
熱処理の温度は、２５０℃以上７００℃以下、好ましくは４００℃以上、より好ましくは
５００℃以上、さらに好ましくは５５０℃以上とする。なお、当該熱処理は、作製工程に
おける他の熱処理と兼ねることも可能である。
酸化物半導体層４０８の成膜方法は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ
Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ
Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。
酸化物半導体層４０８を成膜する際、できる限り膜中に含まれる水素濃度を低減させるこ
とが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行
う場合には、スパッタリング装置の成膜室内に供給する雰囲気ガスとして、水素、水、水
酸基又は水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸
素、及び希ガスと酸素との混合ガスを適宜用いる。
また、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し
て成膜を行うことで、成膜された酸化物半導体層の水素濃度を低減させることができる。
成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ
、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ
分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプは、例えば
、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化
合物も）等の排気能力が高いため、クライオポンプを用いて排気した成膜室で成膜した膜
中に含まれる不純物の濃度を低減できる。
なお、ゲート絶縁層４０４及び酸化物半導体層は、大気開放せずに連続的に成膜すること
が好ましい。ゲート絶縁層４０４及び酸化物半導体層の成膜を大気開放せずに連続的に行
うことで、酸化物半導体層表面への水素又は水素化合物の付着（例えば、吸着水など）を
防止することができるため、不純物の混入を抑制することができる。
また、酸化物半導体層をスパッタリング法で成膜する場合、成膜に用いる金属酸化物ター
ゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９
％以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜される膜
を緻密な膜とすることができる。
なお、基板４００を高温に保持した状態で酸化物半導体層を形成することも、酸化物半導
体層中に含まれうる不純物濃度を低減するのに有効である。基板４００を加熱する温度と
しては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度を２００℃以上３
５０℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶性酸化物半
導体層を形成することができる。
酸化物半導体層４０８としてＣＡＡＣ－ＯＳ膜を適用する場合、該ＣＡＡＣ－ＯＳ膜を得
る方法としては、例えば、成膜温度を２００℃以上４５０℃以下として酸化物半導体層の
成膜を行い、表面に概略垂直にｃ軸配向させる方法がある。または、酸化物半導体層を薄
い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、表面に概略垂直にｃ軸
配向させてもよい。または、一層目として薄い膜厚で成膜した後、２００℃以上７００℃
以下の熱処理を行い、二層目の成膜を行い、表面に概略垂直にｃ軸配向させてもよい。
酸化物半導体層４０８に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）を
含む。特に、インジウムと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を
用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それら
に加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（
Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）のいずれか
一種または複数種を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ－Ｚｎ系酸化物、Ｉｎ－Ｍｇ系酸化物、Ｉｎ－Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ａｌ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ｚｎ
系酸化物、Ｉｎ－Ｈｆ－Ｚｎ系酸化物、Ｉｎ－Ｌａ－Ｚｎ系酸化物、Ｉｎ－Ｃｅ－Ｚｎ系
酸化物、Ｉｎ－Ｐｒ－Ｚｎ系酸化物、Ｉｎ－Ｎｄ－Ｚｎ系酸化物、Ｉｎ－Ｓｍ－Ｚｎ系酸
化物、Ｉｎ－Ｅｕ－Ｚｎ系酸化物、Ｉｎ－Ｇｄ－Ｚｎ系酸化物、Ｉｎ－Ｔｂ－Ｚｎ系酸化
物、Ｉｎ－Ｄｙ－Ｚｎ系酸化物、Ｉｎ－Ｈｏ－Ｚｎ系酸化物、Ｉｎ－Ｅｒ－Ｚｎ系酸化物
、Ｉｎ－Ｔｍ－Ｚｎ系酸化物、Ｉｎ－Ｙｂ－Ｚｎ系酸化物、Ｉｎ－Ｌｕ－Ｚｎ系酸化物、
四元系金属の酸化物であるＩｎ－Ｓｎ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ｇａ－Ｚｎ系
酸化物、Ｉｎ－Ａｌ－Ｇａ－Ｚｎ系酸化物、Ｉｎ－Ｓｎ－Ａｌ－Ｚｎ系酸化物、Ｉｎ－Ｓ
ｎ－Ｈｆ－Ｚｎ系酸化物、Ｉｎ－Ｈｆ－Ａｌ－Ｚｎ系酸化物を用いることができる。
例えば、Ｉｎ－Ｇａ－Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物
という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の
金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）
で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏから選ばれ
た一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ
５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚ
ｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２
（＝１／２：１／６：１／３）の原子数比のＩｎ－Ｇａ－Ｚｎ系酸化物やその組成の近傍
の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：
１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるい
はＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ－Ｓｎ
－Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、インジウムを含む酸化物半導体を用いたトランジスタは、これらに限られず、必
要とする電気的特性（電界効果移動度、しきい値、ばらつき等）に応じて適切な組成のも
のを用いればよい。また、必要とする電気的特性を得るために、キャリア濃度や不純物濃
度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすること
が好ましい。
例えば、Ｉｎ－Ｓｎ－Ｚｎ系酸化物半導体を用いたトランジスタでは比較的容易に高い電
界効果移動度が得られる。しかしながら、Ｉｎ－Ｇａ－Ｚｎ系酸化物半導体を用いたトラ
ンジスタでも、バルク内欠陥密度を低くすることにより電界効果移動度を上げることがで
きる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ－Ａ）２＋（ｂ－Ｂ）２＋
（ｃ－Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。
他の酸化物でも同様である。
また、酸化物半導体層４０８に対して、膜中に含まれる過剰な水素（水や水酸基を含む）
を除去（脱水化又は脱水素化）するための熱処理を行うことが好ましい。熱処理の温度は
、３００℃以上７００℃以下、又は基板の歪み点未満とする。熱処理は減圧下又は窒素雰
囲気下などで行うことができる。この熱処理によって、ｎ型の導電性を付与する不純物で
ある水素を除去することができる。
なお、脱水化又は脱水素化のための熱処理は、酸化物半導体層の成膜後であればトランジ
スタの作製工程においてどのタイミングで行ってもよい。また、脱水化又は脱水素化のた
めの熱処理は、複数回行ってもよく、他の熱処理と兼ねてもよい。
熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素など
が含まれないことが好ましい。又は、熱処理装置に導入する窒素、又はヘリウム、ネオン
、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．
９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）と
することが好ましい。
また、熱処理で酸化物半導体層４０８を加熱した後、加熱温度を維持、又はその加熱温度
から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エ
ア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した
場合の水分量が２０ｐｐｍ（露点換算で－５５℃）以下、好ましくは１ｐｐｍ以下、より
好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガス又は一酸化二窒素ガスに
、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス又は
一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガス又は一酸化二
窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好
ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化又は脱水素化処理による不
純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料であ
る酸素を供給することによって、酸化物半導体層を高純度化及びｉ型（真性）化すること
ができる。
また、脱水化又は脱水素化処理によって、酸化物半導体を構成する主成分材料である酸素
が同時に脱離して減少してしまうおそれがあるため、脱水化又は脱水素化処理を行った酸
化物半導体層に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれか
を含む）を導入して膜中に酸素を供給してもよい。
脱水化又は脱水素化処理を行った酸化物半導体層に、酸素を導入して膜中に酸素を供給す
ることによって、酸化物半導体層を高純度化、及びｉ型（真性）化することができる。高
純度化し、ｉ型（真性）化した酸化物半導体を有するトランジスタは、電気特性変動が抑
制されており、電気的に安定である。
酸化物半導体層４０８に酸素導入する場合、酸化物半導体層４０８に直接導入してもよい
し、後に形成される絶縁層を通過して酸化物半導体層４０８へ導入してもよい。酸素（少
なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）の導入方法としては
、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処
理等を用いることができる。また、酸素導入処理には、酸素を含むガスを用いることがで
きる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化
炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガス
を含ませてもよい。
例えば、イオン注入法で酸化物半導体層４０８へ酸素イオンの注入を行う場合、ドーズ量
を１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
酸化物半導体層４０８への酸素の供給は、酸化物半導体層の成膜後であれば、そのタイミ
ングは特に限定されない。また、酸素の導入は複数回行ってもよい。
次いで、酸化物半導体層４０８上に導電膜を形成し、これを加工してソース電極層４１０
ａ及びドレイン電極層４１０ｂを形成する（図２（Ｃ）参照）。
ソース電極層４１０ａ及びドレイン電極層４１０ｂとしては、例えば、Ａｌ、Ｃｒ、Ｃｕ
、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とす
る金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いるこ
とができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍ
ｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン
膜、窒化タングステン膜）を積層させた構成としてもよい。また、ソース電極層４１０ａ
及びドレイン電極層４１０ｂを、導電性の金属酸化物で形成してもよい。導電性の金属酸
化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ
）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３－ＳｎＯ２）、酸化インジウム酸化亜鉛（Ｉｎ
２Ｏ３－ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いる
ことができる。
また、ソース電極層４１０ａ及びドレイン電極層４１０ｂとして窒素を含むＩｎ－Ｇａ－
Ｚｎ－Ｏ膜、窒素を含むＩｎ－Ｓｎ－Ｏ膜、窒素を含むＩｎ－Ｇａ－Ｏ膜、窒素を含むＩ
ｎ－Ｚｎ－Ｏ膜、窒素を含むＳｎ－Ｏ膜、窒素を含むＩｎ－Ｏ膜等の金属窒化物膜を用い
ることができる。これらの膜は、酸化物半導体層４０８と同じ構成元素を含むため、酸化
物半導体層４０８との界面を安定化させることができる。例えば、ソース電極層４１０ａ
及びドレイン電極層４１０ｂとして、酸化物半導体層４０８に接する側から窒素を含むＩ
ｎ－Ｇａ－Ｚｎ－Ｏ膜とタングステン膜の積層構造を適用することができる。
次いで、ソース電極層４１０ａ、ドレイン電極層４１０ｂ及び露出した酸化物半導体層４
０８を覆うように、絶縁層４１４を形成する（図２（Ｄ）参照）。
絶縁層４１４としてはプラズマＣＶＤ法、スパッタリング法により形成することができ、
酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリ
コン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜等を用いることができる。
但し、絶縁層４１４を、窒素を含むシリコン膜、より好ましくは窒化シリコン膜を含む層
とすることで、半導体装置の作製工程中、又は、形成後の半導体装置に対する静電破壊を
より低減することが可能となるため、好ましい。
絶縁層４１４を形成後、熱処理を行ってもよい。熱処理の温度は、２００℃以上が好まし
く、例えば２２０℃とすればよい。
以上によって、本実施の形態のトランジスタ３００を形成することができる。
図３（Ａ）にトランジスタ３１０の構成例を示す。図３（Ａ）に示すトランジスタ３１０
は、図１のトランジスタ３００と同様に、絶縁表面を有する基板４００上に設けられたゲ
ート電極層４０２と、ゲート電極層４０２上のゲート絶縁層４０４ａ及びゲート絶縁層４
０４ｂを含むゲート絶縁層４０４と、ゲート絶縁層４０４ｂ上に設けられ、ゲート電極層
４０２と重畳する酸化物半導体層４０８と、酸化物半導体層４０８と電気的に接続するソ
ース電極層４１０ａ及びドレイン電極層４１０ｂと、を含む。また、ソース電極層４１０
ａ及びドレイン電極層４１０ｂを覆い、酸化物半導体層４０８と接する絶縁層４１４をト
ランジスタ３１０の構成要素としてもよい。
トランジスタ３１０は、酸化物半導体層４０８が積層構造を有する点において、トランジ
スタ３００と相違する。すなわちトランジスタ３１０において酸化物半導体層４０８は、
ゲート絶縁層４０４と接する酸化物半導体層４０８ａと、絶縁層４１４と接する酸化物半
導体層４０８ｂと、を含んで構成される。
なお、トランジスタ３１０において、酸化物半導体層４０８以外の構成は、トランジスタ
３００と同様であり、トランジスタ３００についての説明を参酌することができる。
酸化物半導体層４０８に含まれる酸化物半導体層４０８ａと酸化物半導体層４０８ｂは、
構成元素を同一とし、両者の組成を異ならせることが好ましい。酸化物半導体層４０８ａ
及び酸化物半導体層４０８ｂとしてインジウム及びガリウムを含む酸化物半導体層を形成
する場合、ゲート電極層４０２に近い側（チャネル側）の酸化物半導体層４０８ａのイン
ジウムとガリウムの含有率をＩｎ＞Ｇａとするとよい。またゲート電極層４０２から遠い
側（バックチャネル側）の酸化物半導体層４０８ｂのインジウムとガリウムの含有率をＩ
ｎ≦Ｇａとするとよい。
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの
含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞
Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える
。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくい
ため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定し
た特性を備える。
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦
Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性を
さらに高めることが可能となる。例えば、酸化物半導体層４０８ａの原子数比をＩｎ：Ｇ
ａ：Ｚｎ＝３：１：２とし、酸化物半導体層４０８ｂの原子数比をＩｎ：Ｇａ：Ｚｎ＝１
：１：１としてもよい。
酸化物半導体層４０８ａと酸化物半導体層４０８ｂに、結晶性の異なる酸化物半導体を適
用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、ナノ結晶酸化物半
導体、非晶質酸化物半導体、またはＣＡＡＣ－ＯＳを適宜組み合わせた構成としてもよい
。但し、非晶質酸化物半導体は水素などの不純物を吸収しやすく、また、酸素欠損が生じ
やすいためｎ型化されやすい。このため、チャネル側の酸化物半導体層４０８ａは、ＣＡ
ＡＣ－ＯＳなどの結晶性を有する酸化物半導体を適用することが好ましい。
また、バックチャネル側の酸化物半導体層４０８ｂに非晶質酸化物半導体を用いると、ソ
ース電極層４１０ａおよびドレイン電極層４１０ｂ形成時のエッチング処理により酸素欠
損が生じ、ｎ型化されやすい。酸化物半導体層４０８ｂには結晶性を有する酸化物半導体
を適用することが好ましい。
なお、酸化物半導体層４０８は、スパッタリング法によって形成することができ、スパッ
タリングターゲットにインジウムを含有すると成膜時のパーティクルの発生を低減するこ
とができる。よって、インジウムを含む酸化物半導体層４０８ａ及びインジウムを含む酸
化物半導体層４０８ｂとすることがより好ましい。
なお、酸化物半導体層４０８ｂにおいて、絶縁層４１４と接する領域の膜厚を、ソース電
極層４１０ａ及びドレイン電極層４１０ｂと接する領域の膜厚よりも小さくしてもよい。
例えば、ソース電極層４１０ａ及びドレイン電極層４１０ｂとなる導電膜の加工の際に一
部をエッチングすることによって、又はソース電極層４１０ａ及びドレイン電極層４１０
ｂを形成後に酸化物半導体層４０８ｂの露出した領域にエッチング処理を行うことによっ
て膜厚の小さい領域を形成することができる。トランジスタ３１０のチャネル形成領域と
して機能する領域の膜厚を小さくすることで、ソース電極層４１０ａ及びドレイン電極層
４１０ｂと接する領域の抵抗をチャネル形成領域と比較して低減することができる。よっ
て、ソース電極層４１０ａ及びドレイン電極層４１０ｂとのコンタクト抵抗を低減するこ
とが可能となる。
図３（Ｂ）にトランジスタ３２０の構成例を示す。図３（Ｂ）に示すトランジスタ３２０
は、図１のトランジスタ３００と同様に、絶縁表面を有する基板４００上に設けられたゲ
ート電極層４０２と、ゲート電極層４０２上のゲート絶縁層４０４ａ及びゲート絶縁層４
０４ｂを含むゲート絶縁層４０４と、ゲート絶縁層４０４ｂ上に設けられ、ゲート電極層
４０２と重畳する酸化物半導体層４０８と、酸化物半導体層４０８と電気的に接続するソ
ース電極層４１０ａ及びドレイン電極層４１０ｂと、を含み、且つ、ソース電極層４１０
ａ及びドレイン電極層４１０ｂを覆い、酸化物半導体層４０８と接する絶縁層４１４を有
する。
トランジスタ３２０は、絶縁層４１４が、酸化物半導体層４０８の一部と接する絶縁層４
１４ａと、絶縁層４１４ａ上に接する絶縁層４１４ｂと、を含んで構成される点において
、トランジスタ３００と相違する。
絶縁層４１４ａとしては、ゲート絶縁層４０４ｂと同様の構成とすることができる。絶縁
層４１４ａを設けることで、酸化物半導体層４０８への水素又は水素化合物の混入を抑制
することができるため、トランジスタの電気特性をより安定化することができる。
また、絶縁層４１４ｂとしては、ゲート絶縁層４０４ａと同様の構成とすることができる
。絶縁層４１４ｂを設けることで、作製工程中、又は、形成後の半導体装置に対する静電
破壊をより低減することが可能となる。
なお、トランジスタ３２０のその他の構成要素は、トランジスタ３００と同様の構成とす
ることができ、トランジスタ３００についての説明を参酌することができる。
図３（Ｃ）にトランジスタ３３０の構成例を示す。図３（Ｃ）に示すトランジスタ３３０
は、図１のトランジスタ３００と同様に、絶縁表面を有する基板４００上に設けられたゲ
ート電極層４０２と、ゲート電極層４０２上のゲート絶縁層４０４と、ゲート絶縁層４０
４と接し、ゲート電極層４０２と重畳する酸化物半導体層４０８と、酸化物半導体層４０
８と電気的に接続するソース電極層４１０ａ及びドレイン電極層４１０ｂと、を含む。ま
た、ソース電極層４１０ａ及びドレイン電極層４１０ｂを覆い、酸化物半導体層４０８と
接する絶縁層４１４をトランジスタ３３０の構成要素としてもよい。
トランジスタ３３０は、ゲート絶縁層４０４が、ゲート電極層４０２と接するゲート絶縁
層４０４ｃと、ゲート絶縁層４０４ｃ上に接するゲート絶縁層４０４ａと、ゲート絶縁層
４０４ａ上のゲート絶縁層４０４ｂとを含む点において、トランジスタ３００と相違する
。トランジスタ３３０において、ゲート絶縁層４０４以外の構成は、トランジスタ３００
と同様であり、トランジスタ３００についての説明を参酌することができる。
本実施の形態では、ゲート絶縁層４０４ｃ、ゲート絶縁層４０４ａ及びゲート絶縁層４０
４ｂとして窒化シリコン膜を用い、各ゲート絶縁層はプラズマＣＶＤ法によって連続的に
形成するものとする。具体的には、シラン（ＳｉＨ４）と窒素（Ｎ２）の混合ガスを供給
してゲート絶縁層４０４ｃとなる窒化シリコン膜を成膜した後、供給ガスをシラン（Ｓｉ
Ｈ４）、窒素（Ｎ２）及びアンモニア（ＮＨ３）の混合ガスに切り替えて、ゲート絶縁層
４０４ａとなる窒化シリコン膜を成膜し、その後、供給ガスを、シラン（ＳｉＨ４）と窒
素（Ｎ２）の混合ガスに切り替えて、ゲート絶縁層４０４ｂとなる窒化シリコン膜を成膜
する。
シラン（ＳｉＨ４）と窒素（Ｎ２）の混合ガスを供給して形成されたゲート絶縁層４０４
ｃは、少なくともシラン（ＳｉＨ４）、窒素（Ｎ２）及びアンモニア（ＮＨ３）の混合ガ
スを供給して形成されたゲート絶縁層４０４ａよりも、成膜雰囲気中及び膜中のアンモニ
アを低減することができる。アンモニアは、窒素原子上の孤立電子対の働きにより、金属
錯体の配位子となる。よって、例えば、ゲート電極層４０２として銅を用いる場合、アン
モニアの含有量が多いゲート絶縁層を該ゲート電極層と接する態様で設けると以下式（１
）に示す反応によって、銅がゲート絶縁層中に拡散する恐れがある。
図３（Ｃ）に示すトランジスタ３３０では、少なくともゲート絶縁層４０４ａよりもアン
モニアの含有量が低いゲート絶縁層４０４ｃを、ゲート電極層４０２と接する態様で設け
ることで、ゲート電極層４０２の材料（例えば、銅）がゲート絶縁層４０４中へ拡散する
ことを抑制することができる。即ち、ゲート絶縁層４０４ｃは、ゲート電極層４０２を構
成する金属材料に対するバリア膜として機能することができる。ゲート絶縁層４０４ｃを
設けることで、トランジスタの信頼性をより向上させることができる。
なお、トランジスタ３３０に含まれるゲート絶縁層４０４ａ及びゲート絶縁層４０４ｂの
構成は、トランジスタ３１０と同様とすることができる。上述の構成を有するゲート絶縁
層を含むことで、トランジスタの静電破壊を防止し、且つ、トランジスタに安定した電気
特性を付与することができ、信頼性の高い半導体装置とすることが可能となる。
ゲート絶縁層４０４ｃの膜厚は、３０ｎｍ以上１００ｎｍ以下、好ましくは３０ｎｍ以上
５０ｎｍ以下とする。また、上述したようにトランジスタの静電破壊対策として設けるゲ
ート絶縁層４０４ａの膜厚は３００ｎｍ以上４００ｎｍ以下とすることが好ましく、酸化
物半導体層４０８への水素の拡散を防止するバリア膜として機能するゲート絶縁層４０４
ｂの膜厚は、２５ｎｍ以上１５０ｎｍ以下とすることが好ましい。但し、ゲート絶縁層４
０４の膜厚（ゲート絶縁層４０４ｃ、ゲート絶縁層４０４ａ及びゲート絶縁層４０４ｂの
膜厚の合計）を、３５５ｎｍ以上５５０ｎｍ以下とするように、各ゲート絶縁層の膜厚を
適宜調整することが好ましい。
図３（Ｄ）にトランジスタ３４０の構成例を示す。図３（Ｄ）に示すトランジスタ３４０
は、ゲート絶縁層４０４（より具体的にはゲート絶縁層４０４ｂ）と、酸化物半導体層４
０８との間に、ゲート絶縁層４０７を有する点で、図３（Ｃ）のトランジスタ３３０と相
違する。トランジスタ３４０において、ゲート絶縁層４０７以外の構成は、トランジスタ
３３０と同様であり、トランジスタ３３０についての説明を参酌することができる。
酸化物半導体層４０８と接するゲート絶縁層４０７としては、酸化シリコン膜、酸化ガリ
ウム膜、酸化アルミニウム膜等の酸素を含む絶縁層を用いることが好ましい。また、ゲー
ト絶縁層４０７が化学量論的組成よりも過剰に酸素を含む領域（酸素過剰領域）を含むこ
とがより好ましい。酸化物半導体層４０８と接する絶縁層が酸素過剰領域を含むことで、
酸化物半導体層４０８へ酸素を供給することが可能となり、酸化物半導体層４０８からの
酸素の脱離を防止するとともに酸素欠損を補填することが可能となるためである。ゲート
絶縁層４０７に酸素過剰領域を設けるには、例えば、酸素雰囲気下にてゲート絶縁層４０
７を形成すればよい。又は、成膜後のゲート絶縁層４０７に酸素を導入して、酸素過剰領
域を形成してもよい。
ゲート絶縁層４０７の膜厚は、２５ｎｍ以上１００ｎｍ以下とする。但し、ゲート絶縁層
４０４の膜厚（ゲート絶縁層４０４ｃ、ゲート絶縁層４０４ａ及びゲート絶縁層４０４ｂ
の膜厚の合計）と、ゲート絶縁層４０７の膜厚の合計の膜厚を、３５５ｎｍ以上５５０ｎ
ｍ以下とするように、各ゲート絶縁層の膜厚を適宜調整することが好ましい。
なお、図１及び図３に示すトランジスタは、それぞれ一部が異なる構成であるが、本発明
の一態様は特に限定されず、様々な組み合わせが可能である。
本実施の形態で示すトランジスタは、ゲート絶縁層として、ゲート電極層側から厚膜（例
えば、膜厚３００ｎｍ）の膜中欠陥の低減された窒素を含むシリコン膜と、水素濃度の低
減された窒素を含むシリコン膜との積層構造を有するトランジスタである。よって、トラ
ンジスタは、電気特性変動が抑制され、且つ静電破壊が抑制されている。このようなトラ
ンジスタを含むことで、信頼性の高い半導体装置を歩留まりよく提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態２）
実施の形態１に示したトランジスタを用いて表示機能を有する半導体装置（表示装置とも
いう）を作製することができる。また、トランジスタを含む駆動回路の一部又は全体を、
画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
図４（Ａ）において、基板４００１上に設けられた画素部４００２を囲むようにして、シ
ール材４００５が設けられ、基板４００６によって封止されている。図４（Ａ）において
は、基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、Ｉ
Ｃチップ、又は別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された
走査線駆動回路４００４、信号線駆動回路４００３が実装されている。また信号線駆動回
路４００３と走査線駆動回路４００４を通して画素部４００２に与えられる各種信号及び
電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８ａ、４
０１８ｂから供給されている。
図４（Ｂ）及び図４（Ｃ）において、基板４００１上に設けられた画素部４００２と、走
査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画
素部４００２と、走査線駆動回路４００４の上に基板４００６が設けられている。よって
画素部４００２と、走査線駆動回路４００４とは、基板４００１とシール材４００５と基
板４００６とによって、表示素子と共に封止されている。図４（Ｂ）及び（Ｃ）において
は、基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、Ｉ
Ｃチップ、又は別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された
信号線駆動回路４００３が実装されている。図４（Ｂ）及び図４（Ｃ）においては、信号
線駆動回路４００３と走査線駆動回路４００４を通して画素部４００２に与えられる各種
信号及び電位は、ＦＰＣ４０１８から供給されている。
また図４（Ｂ）及び図４（Ｃ）においては、信号線駆動回路４００３を別途形成し、基板
４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を
別途形成して実装してもよいし、信号線駆動回路の一部又は走査線駆動回路の一部のみを
別途形成して実装してもよい。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈ
ｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ Ａ
ｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。図４（Ａ）は、Ｃ
ＯＧ方法により信号線駆動回路４００３、走査線駆動回路４００４を実装する例であり、
図４（Ｂ）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図４（Ｃ
）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
なお、表示装置とは、表示素子が封止された状態にあるパネルと、該パネルにコントロー
ラを含むＩＣ等を実装した状態にあるモジュールとを含む。すなわち、本明細書中におけ
る表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指
す。また、表示素子が封止された状態にあるパネルだけでなく、コネクター、例えばＦＰ
ＣもしくはＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板が設けられ
たモジュール、又は表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジ
ュールも全て表示装置に含むものとする。
また基板上に設けられた画素部及び走査線駆動回路は、トランジスタを複数有しており、
実施の形態１に示したトランジスタを適用することができる。
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（
発光表示素子ともいう）を用いることができる。発光素子は、電流又は電圧によって輝度
が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕ
ｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インク表示装置（電子ペー
パー）など、電気的作用によりコントラストが変化する表示媒体も適用することができる
。
半導体装置の一形態について、図４乃至図６を用いて説明する。図６は、図４（Ｂ）のＭ
－Ｎにおける断面図に相当する。
図４及び図６で示すように、半導体装置は接続端子電極４０１５及び端子電極４０１６を
有しており、接続端子電極４０１５及び端子電極４０１６はＦＰＣ４０１８、４０１８ｂ
が有する端子と異方性導電層４０１９を介して、電気的に接続されている。
接続端子電極４０１５は、第１の電極層４０３４と同じ導電層から形成され、端子電極４
０１６は、トランジスタ４０１０、４０１１のソース電極層及びドレイン電極層と同じ導
電層で形成されている。
また基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、トラン
ジスタを複数有しており、図６では、画素部４００２に含まれるトランジスタ４０１０と
、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示している。図６（Ａ
）では、トランジスタ４０１０、４０１１上には絶縁層４０３２が設けられ、図６（Ｂ）
では、さらに、平坦化絶縁層として機能する絶縁層４０２１が設けられている。
トランジスタ４０１０、４０１１としては、実施の形態１に示したトランジスタを適用す
ることができる。本実施の形態では、実施の形態１で示したトランジスタ３００と同様な
構造を有するトランジスタを適用する例を示す。トランジスタ４０１０、４０１１は、ボ
トムゲート構造のトランジスタである。
トランジスタ４０１０、４０１１は、ゲート絶縁層４０２０ａとして厚膜（例えば、膜厚
３００ｎｍ）の膜中欠陥の低減された窒素を含むシリコン膜を含み、ゲート絶縁層４０２
０ｂとして、水素濃度の低減された窒素を含むシリコン膜を有するトランジスタである。
よって、トランジスタ４０１０、４０１１は、電気特性変動が抑制され、且つ静電破壊が
抑制されている。
また、駆動回路用のトランジスタ４０１１の酸化物半導体層のチャネル形成領域と重なる
位置にさらに導電層を設けてもよい。導電層を酸化物半導体層のチャネル形成領域と重な
る位置に設けることによって、トランジスタ４０１１のしきい値電圧の変化量をさらに低
減することができる。また、導電層は、電位がトランジスタ４０１１のゲート電極層と同
じでもよいし、異なっていても良く、第２のゲート電極層として機能させることもできる
。また、導電層の電位がフローティング状態であってもよい。
また、該導電層は外部の電場を遮蔽する、すなわち外部の電場が内部（トランジスタを含
む回路部）に作用しないようにする機能（特に静電気に対する静電遮蔽機能）も有する。
導電層の遮蔽機能により、静電気などの外部の電場の影響によりトランジスタの電気的な
特性が変動することを防止することができる。
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続し、表示パ
ネルを構成する。表示素子は表示を行うことができれば特に限定されず、様々な表示素子
を用いることができる。
図６（Ａ）に表示素子として液晶素子を用いた液晶表示装置の例を示す。図６（Ａ）にお
いて、液晶素子４０１３は、第１の電極層４０３４、第２の電極層４０３１、及び液晶層
４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４
０３８、４０３３が設けられている。第２の電極層４０３１は基板４００６側に設けられ
、第１の電極層４０３４と第２の電極層４０３１とは液晶層４００８を介して積層する構
成となっている。
またスペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサ
であり、液晶層４００８の膜厚（セルギャップ）を制御するために設けられている。なお
球状のスペーサを用いていてもよい。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、強誘電性液晶、反強誘
電性液晶等を用いることができる。これらの液晶材料は、低分子化合物でも高分子化合物
でもよい。これらの液晶材料（液晶組成物）は、条件により、コレステリック相、スメク
チック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、液晶層４００８に、配向膜を用いないブルー相を発現する液晶組成物を用いてもよ
い。この場合、液晶層４００８と、第１の電極層４０３４及び第２の電極層４０３１とは
接する構造となる。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していく
と、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は、液晶
及びカイラル剤を混合させた液晶組成物を用いて発現させることができる。また、ブルー
相が発現する温度範囲を広げるために、ブルー相を発現する液晶組成物に重合性モノマー
及び重合開始剤などを添加し、高分子安定化させる処理を行って液晶層を形成することも
できる。ブルー相を発現する液晶組成物は、応答速度が短く、光学的等方性であるため配
向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビン
グ処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止すること
ができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表
示装置の生産性を向上させることが可能となる。
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１
Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細
書における固有抵抗の値は、２０℃で測定した値とする。
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリー
ク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。保持容量の大
きさは、トランジスタのオフ電流等を考慮して設定すればよい。本明細書に開示する酸化
物半導体層を有するトランジスタを用いることにより、各画素における液晶容量に対して
１／３以下、好ましくは１／５以下の容量の大きさを有する保持容量を設ければ充分であ
る。
本明細書に開示する酸化物半導体層を用いたトランジスタは、オフ状態における電流値（
オフ電流値）を低く制御することができる。よって、画像信号等の電気信号の保持時間を
長くすることができ、書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度
を少なくすることができるため、消費電力を抑制する効果を奏する。
また、本明細書に開示する酸化物半導体層を用いたトランジスタは、比較的高い電界効果
移動度が得られるため、高速駆動が可能である。例えば、このようなトランジスタを液晶
表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用する
ドライバートランジスタを同一基板上に形成することができる。また、画素部においても
、このようなトランジスタを用いることで、高画質な画像を提供することができる。
液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ－Ｐ
ｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔ
ｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂ
ｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した
透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが、
例えば、ＭＶＡ（Ｍｕｌｔｉ－Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）
モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード
、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｖｉｅｗ）モードなどを用いることができる
。また、ＶＡ型の液晶表示装置にも適用することができる。ＶＡ型の液晶表示装置とは、
液晶表示パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は
、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である
。また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向
に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれ
る方法を用いることができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射
防止部材などの光学部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基
板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用
いてもよい。
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いる
ことができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは
赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）
、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、
色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明
はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用する
こともできる。
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素
子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材料
が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機Ｅ
Ｌ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。本実施の形態では、発光素子として有
機ＥＬ素子を用いる例を示す。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー－ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透光性であればよい。そ
して、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出
す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の
面から発光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子も適用す
ることができる。
図５（Ａ）（Ｂ）及び図６（Ｂ）に表示素子として発光素子を用いた発光装置の例を示す
。
図５（Ａ）は発光装置の平面図であり、図５（Ａ）中の一点鎖線Ｓ１－Ｔ１、Ｓ２－Ｔ２
、及びＳ３－Ｔ３で切断した断面が図５（Ｂ）に相当する。なお、図５（Ａ）の平面図に
おいては、電界発光層５４２及び第２の電極層５４３は省略してあり図示していない。
図５に示す発光装置は、基板５００上に、トランジスタ５１０、容量素子５２０、配線層
交差部５３０を有しており、トランジスタ５１０は発光素子５４０と電気的に接続してい
る。なお、図５は基板５００を通過して発光素子５４０からの光を取り出す、下面射出型
構造の発光装置である。
トランジスタ５１０としては、実施の形態１に示したトランジスタを適用することができ
る。本実施の形態では、実施の形態１で示したトランジスタ３００と同様な構造を有する
トランジスタを適用する例を示す。トランジスタ５１０は、ボトムゲート構造のトランジ
スタである。
トランジスタ５１０はゲート電極層５１１ａ、５１１ｂ、ゲート絶縁層５０２ａ、５０２
ｂ、５０２ｃを含むゲート絶縁層５０２、酸化物半導体層５１２、ソース電極層又はドレ
イン電極層として機能する導電層５１３ａ、５１３ｂを含む。また、トランジスタ５１０
上には絶縁層５２５が形成されている。
容量素子５２０は、導電層５２１ａ、５２１ｂ、ゲート絶縁層５０２、酸化物半導体層５
２２、導電層５２３を含み、導電層５２１ａ、５２１ｂと導電層５２３とで、ゲート絶縁
層５０２及び酸化物半導体層５２２を挟む構成とすることで容量を形成する。
配線層交差部５３０は、ゲート電極層５１１ａ、５１１ｂと、導電層５３３との交差部で
あり、ゲート電極層５１１ａ、５１１ｂと、導電層５３３とは、間にゲート絶縁層５０２
を介して交差する。
本実施の形態においては、ゲート電極層５１１ａ及び導電層５２１ａとして膜厚３０ｎｍ
のチタン膜を用い、ゲート電極層５１１ｂ及び導電層５２１ｂとして膜厚２００ｎｍの銅
薄膜を用いる。よって、ゲート電極層はチタン膜と銅薄膜との積層構造となる。
トランジスタ５１０は、ゲート絶縁層５０２ｃとしてアンモニアの含有量の低減された銅
のバリア膜として機能する窒素を含むシリコン膜を含み、ゲート絶縁層５０２ａとして厚
膜（例えば、膜厚３００ｎｍ）の膜中欠陥の低減された窒素を含むシリコン膜を含み、ゲ
ート絶縁層５０２ｂとして、水素濃度の低減された窒素を含むシリコン膜を有するトラン
ジスタである。このような構成とすることで、トランジスタ５１０の電気特性を良好とす
ることができ、またトランジスタ５１０の静電破壊を防止することができる。よって、信
頼性の高い半導体装置を歩留まりよく提供することが可能となる。
酸化物半導体層５１２、５２２としては膜厚２５ｎｍのＩｎ－Ｇａ－Ｚｎ－Ｏ膜を用いる
。
トランジスタ５１０、容量素子５２０、及び配線層交差部５３０上には層間絶縁層５０４
が形成され、層間絶縁層５０４上において発光素子５４０と重畳する領域にカラーフィル
タ層５０５が設けられている。層間絶縁層５０４及びカラーフィルタ層５０５上には平坦
化絶縁層として機能する絶縁層５０６が設けられている。
絶縁層５０６上に第１の電極層５４１、電界発光層５４２、第２の電極層５４３の順に積
層した積層構造を含む発光素子５４０が設けられている。発光素子５４０とトランジスタ
５１０とは、導電層５１３ａに達する絶縁層５０６及び層間絶縁層５０４に形成された開
口において、第１の電極層５４１及び導電層５１３ａが接することによって電気的に接続
されている。なお、第１の電極層５４１の一部及び該開口を覆うように隔壁５０７が設け
られている。
絶縁層５０６には膜厚１５００ｎｍの感光性のアクリル膜、隔壁５０７には膜厚１５００
ｎｍの感光性のポリイミド膜を用いることができる。
カラーフィルタ層５０５としては、例えば有彩色の透光性樹脂を用いることができる。有
彩色の透光性樹脂としては、感光性、非感光性の有機樹脂を用いることができるが、感光
性の有機樹脂層を用いるとレジストマスク数を削減することができるため、工程が簡略化
し好ましい。
有彩色は、黒、灰、白などの無彩色を除く色であり、カラーフィルタ層は、着色された有
彩色の光のみを透過する材料で形成される。有彩色としては、赤色、緑色、青色などを用
いることができる。また、シアン、マゼンダ、イエロー（黄）などを用いてもよい。着色
された有彩色の光のみを透過するとは、カラーフィルタ層における透過光は、その有彩色
の光の波長にピークを有するということである。カラーフィルタ層は、含ませる着色材料
の濃度と光の透過率の関係に考慮して、最適な膜厚を適宜制御するとよい。例えば、カラ
ーフィルタ層５０５の膜厚は１５００ｎｍ以上２０００ｎｍ以下とすればよい。
図６（Ｂ）に示す発光装置においては、発光素子４５１３は、画素部４００２に設けられ
たトランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１
の電極層４０３４、電界発光層４５１１、第２の電極層４０３１の積層構造であるが、示
した構成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光
素子４５１３の構成は適宜変えることができる。
隔壁４５１０、５０７は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光
性の樹脂材料を用い、第１の電極層４０３４、５４１上に開口部を形成し、その開口部の
側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１１、５４２は、単数の層で構成されていても、複数の層が積層されるよ
うに構成されていてもどちらでもよい。
発光素子４５１３、５４０に酸素、水素、水分、二酸化炭素等が侵入しないように、第２
の電極層４０３１、５４３及び隔壁４５１０、５０７上に保護膜を形成してもよい。保護
膜としては、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる
。
また、発光素子４５１３、５４０に酸素、水素、水分、二酸化炭素等が侵入しないように
、発光素子４５１３、５４０を覆う有機化合物を含む層を蒸着法により形成してもよい。
また、基板４００１、基板４００６、及びシール材４００５によって封止された空間には
充填材４５１４が設けられ密封されている。このように外気に曝されないように気密性が
高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）
やカバー材でパッケージング（封入）することが好ましい。
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂又は
熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポリ
イミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）又はＥＶＡ（エ
チレンビニルアセテート共重合体）を用いることができる。例えば充填材として窒素を用
いればよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、表示装置として、電子インクを駆動させる電子ペーパーを提供することも可能であ
る。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙
と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能と
いう利点を有している。
電気泳動表示装置は、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と
、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒に複数分散された
ものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒
子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。
なお、第１の粒子又は第２の粒子は染料を含み、電界がない場合において移動しないもの
である。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む）とする。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものである。カ
ラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
なお、図４乃至図６において、基板４００１、５００、基板４００６としては、ガラス基
板の他、可撓性を有する基板も用いることができ、例えば透光性を有するプラスチック基
板などを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ－
Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィ
ルム、ポリエステルフィルム又はアクリル樹脂フィルムを用いることができる。また、透
光性が必要でなければ、アルミニウムやステンレスなどの金属基板（金属フィルム）を用
いてもよい。例えば、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟
んだ構造のシートを用いることもできる。
また、平坦化絶縁層として機能する絶縁層４０２１、５０６は、アクリル樹脂、ポリイミ
ド、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機材
料を用いることができる。また上記有機材料の他に、シロキサン系樹脂、ＰＳＧ（リンガ
ラス）、ＢＰＳＧ（リンボロンガラス）等の低誘電率材料（ｌｏｗ－ｋ材料）を用いるこ
とができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層４
０２１、５０６を形成してもよい。
絶縁層４０２１、５０６の形成法は、特に限定されず、その材料に応じて、スパッタリン
グ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法）、スク
リーン印刷、オフセット印刷等を用いることができる。
第１の電極層４０３４、５４１、第２の電極層４０３１、５４３は、酸化タングステンを
含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含
むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下
、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物
、グラフェンなどの透光性を有する導電性材料を用いることができる。
また、第１の電極層４０３４、５４１、第２の電極層４０３１、５４３はタングステン（
Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（
Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケ
ル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（
Ａｇ）等の金属、又はその合金、若しくはその金属窒化物から一つ、又は複数種を用いて
形成することができる。
本実施の形態においては、図５に示す発光装置は下面射出型なので、第１の電極層５４１
は透光性、第２の電極層５４３は反射性を有する。よって、第１の電極層５４１に金属膜
を用いる場合は透光性を保てる程度膜厚を薄く、第２の電極層５４３に透光性を有する導
電層を用いる場合は、反射性を有する導電層を積層するとよい。
また、第１の電極層４０３４、５４１、第２の電極層４０３１、５４３として、導電性高
分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導
電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば
、ポリアニリン又はその誘導体、ポリピロール又はその誘導体、ポリチオフェン又はその
誘導体、若しくはアニリン、ピロールおよびチオフェンの２種以上からなる共重合体若し
くはその誘導体などがあげられる。
また、駆動回路保護用の保護回路を設けてもよい。保護回路は、非線形素子を用いて構成
することが好ましい。
以上のように実施の形態１で示したトランジスタを適用することで、様々な機能を有する
半導体装置を提供することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態３）
実施の形態１に示したトランジスタを用いて、対象物の情報を読み取るイメージセンサ機
能を有する半導体装置を作製することができる。
図７（Ａ）に、イメージセンサ機能を有する半導体装置の一例を示す。図７（Ａ）はフォ
トセンサの等価回路であり、図７（Ｂ）はフォトセンサの一部を示す断面図である。
フォトダイオード６０２は、一方の電極がフォトダイオードリセット信号線６５８に、他
方の電極がトランジスタ６４０のゲートに電気的に接続されている。トランジスタ６４０
は、ソース又はドレインの一方がフォトセンサ基準信号線６７２に、ソース又はドレイン
の他方がトランジスタ６５６のソース又はドレインの一方に電気的に接続されている。ト
ランジスタ６５６は、ゲートがゲート信号線６５９に、ソース又はドレインの他方がフォ
トセンサ出力信号線６７１に電気的に接続されている。
なお、本明細書における回路図において、酸化物半導体層を用いるトランジスタと明確に
判明できるように、酸化物半導体層を用いるトランジスタの記号には「ＯＳ」と記載して
いる。図７（Ａ）において、トランジスタ６４０、トランジスタ６５６は実施の形態１に
示したトランジスタが適用でき、酸化物半導体層を用いるトランジスタである。本実施の
形態では、実施の形態１で示したトランジスタ３００と同様な構造を有するトランジスタ
を適用する例を示す。トランジスタ６４０は、ボトムゲート構造のトランジスタである。
図７（Ｂ）は、フォトセンサにおけるフォトダイオード６０２及びトランジスタ６４０に
示す断面図であり、絶縁表面を有する基板６０１（素子基板）上に、センサとして機能す
るフォトダイオード６０２及びトランジスタ６４０が設けられている。フォトダイオード
６０２、トランジスタ６４０の上には接着層６０８を用いて基板６１３が設けられている
。
トランジスタ６４０上には絶縁層６３２、層間絶縁層６３３、層間絶縁層６３４が設けら
れている。フォトダイオード６０２は、層間絶縁層６３３上に形成された電極層６４１ｂ
と、電極層６４１ｂ上に順に積層された第１半導体膜６０６ａ、第２半導体膜６０６ｂ、
及び第３半導体膜６０６ｃと、層間絶縁層６３４上に設けられ、第１乃至第３の半導体膜
を介して電極層６４１ｂと電気的に接続する電極層６４２と、電極層６４１ｂと同じ層に
設けられ、電極層６４２と電気的に接続する電極層６４１ａと、を有している。
電極層６４１ｂは、層間絶縁層６３４に形成された導電層６４３と電気的に接続し、電極
層６４２は電極層６４１ａを介して導電層６４５と電気的に接続している。導電層６４５
は、トランジスタ６４０のゲート電極層と電気的に接続しており、フォトダイオード６０
２はトランジスタ６４０と電気的に接続している。
ここでは、第１半導体膜６０６ａとしてｐ型の導電型を有する半導体膜と、第２半導体膜
６０６ｂとして高抵抗な半導体膜（ｉ型半導体膜）、第３半導体膜６０６ｃとしてｎ型の
導電型を有する半導体膜を積層するｐｉｎ型のフォトダイオードを例示している。
第１半導体膜６０６ａはｐ型半導体膜であり、ｐ型を付与する不純物元素を含むアモルフ
ァスシリコン膜により形成することができる。第１半導体膜６０６ａの形成には１３族の
不純物元素（例えばボロン（Ｂ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法に
より形成する。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓ
ｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。ま
た、不純物元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入
法を用いて該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等に
より不純物元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。こ
の場合にアモルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、
又はスパッタリング法等を用いればよい。第１半導体膜６０６ａの膜厚は１０ｎｍ以上５
０ｎｍ以下となるよう形成することが好ましい。
第２半導体膜６０６ｂは、ｉ型半導体膜（真性半導体膜）であり、アモルファスシリコン
膜により形成する。第２半導体膜６０６ｂの形成には、半導体材料ガスを用いて、アモル
ファスシリコン膜をプラズマＣＶＤ法により形成する。半導体材料ガスとしては、シラン
（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、Ｓ
ｉＣｌ４、ＳｉＦ４等を用いてもよい。第２半導体膜６０６ｂの形成は、ＬＰＣＶＤ法、
気相成長法、スパッタリング法等により行ってもよい。第２半導体膜６０６ｂの膜厚は２
００ｎｍ以上１０００ｎｍ以下となるように形成することが好ましい。
第３半導体膜６０６ｃは、ｎ型半導体膜であり、ｎ型を付与する不純物元素を含むアモル
ファスシリコン膜により形成する。第３半導体膜６０６ｃの形成には、１５族の不純物元
素（例えばリン（Ｐ））を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成す
る。半導体材料ガスとしてはシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、
ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４等を用いてもよい。また、不純物
元素を含まないアモルファスシリコン膜を形成した後に、拡散法やイオン注入法を用いて
該アモルファスシリコン膜に不純物元素を導入してもよい。イオン注入法等により不純物
元素を導入した後に加熱等を行うことで、不純物元素を拡散させるとよい。この場合にア
モルファスシリコン膜を形成する方法としては、ＬＰＣＶＤ法、気相成長法、又はスパッ
タリング法等を用いればよい。第３半導体膜６０６ｃの膜厚は２０ｎｍ以上２００ｎｍ以
下となるよう形成することが好ましい。
また、第１半導体膜６０６ａ、第２半導体膜６０６ｂ、及び第３半導体膜６０６ｃは、ア
モルファス半導体ではなく、多結晶半導体を用いて形成してもよいし、微結晶（セミアモ
ルファス（Ｓｅｍｉ Ａｍｏｒｐｈｏｕｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＳＡＳ））半
導体を用いて形成してもよい。
また、光電効果で発生した正孔の移動度は電子の移動度に比べて小さいため、ｐｉｎ型の
フォトダイオードはｐ型の半導体膜側を受光面とする方がよい特性を示す。ここでは、ｐ
ｉｎ型のフォトダイオードが形成されている基板６０１の面からフォトダイオード６０２
が受ける光を電気信号に変換する例を示す。また、受光面とした半導体膜側とは逆の導電
型を有する半導体膜側からの光は外乱光となるため、電極層は遮光性を有する導電層を用
いるとよい。また、ｎ型の半導体膜側を受光面として用いることもできる。
トランジスタ６４０は、ゲート絶縁層６３１ａとして厚膜（例えば、膜厚３００ｎｍ）の
膜中欠陥の低減された窒素を含むシリコン膜を含み、ゲート絶縁層６３１ｂとして、水素
濃度の低減された窒素を含むシリコン膜を有するトランジスタである。よって、トランジ
スタ６４０は、電気特性変動が抑制され、且つ静電破壊が抑制されている。このようなト
ランジスタ６４０を含むことで、信頼性の高い半導体装置を歩留まりよく提供することが
できる。
絶縁層６３２、層間絶縁層６３３、層間絶縁層６３４としては、絶縁性材料を用いて、そ
の材料に応じて、スパッタリング法、プラズマＣＶＤ法、スピンコート、ディップ、スプ
レー塗布、液滴吐出法（インクジェット法）、スクリーン印刷、オフセット印刷等を用い
て形成することができる。
層間絶縁層６３３、６３４としては、表面凹凸を低減するため平坦化絶縁層として機能す
る絶縁層が好ましい。層間絶縁層６３３、６３４としては、例えばポリイミド、アクリル
樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機
絶縁材料を用いることができる。また上記有機絶縁材料の他に、低誘電率材料（ｌｏｗ－
ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等
の単層、又は積層を用いることができる。
フォトダイオード６０２に入射する光を検出することによって、被検出物の情報を読み取
ることができる。なお、被検出物の情報を読み取る際にバックライトなどの光源を用いる
ことができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態４）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、テレビジョン装置（テレビ、又はテレビジョン受信機とも
いう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタ
ルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、遊技機
（パチンコ機、スロットマシン等）、ゲーム筐体が挙げられる。これらの電子機器の具体
例を図８に示す。
図８（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は、筐
体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示する
ことが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示し
ている。また、電力供給のための電源コード９００５を筐体９００１に有している。
上記実施の形態のいずれかに示す半導体装置は、表示部９００３に用いることが可能であ
り、電子機器に高い信頼性を付与することができる。
表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に
表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力するこ
とができ、また他の家電製品との通信を可能とする、又は制御を可能とすることで、画面
操作により他の家電製品をコントロールする制御装置としてもよい。例えば、実施の形態
３に示したイメージセンサ機能を有する半導体装置を用いれば、表示部９００３にタッチ
入力機能を持たせることができる。
また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂
直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大
きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに
表示部が内蔵されていれば、部屋の空間を有効に利用することができる。
図８（Ｂ）は、テレビジョン装置９１００を示している。テレビジョン装置９１００は、
筐体９１０１に表示部９１０３が組み込まれており、表示部９１０３により映像を表示す
ることが可能である。なお、ここではスタンド９１０５により筐体９１０１を支持した構
成を示している。
テレビジョン装置９１００の操作は、筐体９１０１が備える操作スイッチや、別体のリモ
コン操作機９１１０により行うことができる。リモコン操作機９１１０が備える操作キー
９１０９により、チャンネルや音量の操作を行うことができ、表示部９１０３に表示され
る映像を操作することができる。また、リモコン操作機９１１０に、当該リモコン操作機
９１１０から出力する情報を表示する表示部９１０７を設ける構成としてもよい。
図８（Ｂ）に示すテレビジョン装置９１００は、受信機やモデムなどを備えている。テレ
ビジョン装置９１００は、受信機により一般のテレビ放送の受信を行うことができ、さら
にモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（
送信者から受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報
通信を行うことも可能である。
上記実施の形態のいずれかに示す半導体装置は、表示部９１０３、９１０７に用いること
が可能であり、テレビジョン装置、及びリモコン操作機に高い信頼性を付与することがで
きる。
図８（Ｃ）はコンピュータであり、本体９２０１、筐体９２０２、表示部９２０３、キー
ボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０６等を含む。
上記実施の形態のいずれかに示す半導体装置は、表示部９２０３に用いることが可能であ
り、コンピュータに高い信頼性を付与することができる。
図９（Ａ）及び図９（Ｂ）は２つ折り可能なタブレット型端末である。図９（Ａ）は、開
いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３
１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り
替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
上記実施の形態のいずれかに示す半導体装置は、表示部９６３１ａ、表示部９６３１ｂに
用いることが可能であり、信頼性の高いタブレット型端末とすることが可能となる。
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示され
た操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３
１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域
がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３
１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６
３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示
画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部
をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード
表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで
表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタ
ッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示又は横表示などの表示の向きを切
り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイ
ッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の
光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサ
だけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内
蔵させてもよい。
また、図９（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示して
いるが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の
品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルと
してもよい。
図９（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３
３、充放電制御回路９６３４を有する。なお、図９（Ｂ）では充放電制御回路９６３４の
一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示し
ている。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態に
することができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐
久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図９（Ａ）及び図９（Ｂ）に示したタブレット型端末は、様々な情報（
静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表
示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入力機
能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することが
できる。
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、
表示部、又は映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐
体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行
うことができる。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小
型化を図れる等の利点がある。
また、図９（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図９（Ｃ）に
ブロック図を示し説明する。図９（Ｃ）には、太陽電池９６３３、バッテリー９６３５、
ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部
９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コン
バータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図９（Ｂ）に示す充放電制御回路９６３
４に対応する箇所となる。
まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。
太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤ
Ｃコンバータ９６３６で昇圧又は降圧がなされる。そして、表示部９６３１の動作に太陽
電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６
３７で表示部９６３１に必要な電圧に昇圧又は降圧をすることとなる。また、表示部９６
３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６
３５の充電を行う構成とすればよい。
なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧
電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッ
テリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受
信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成
としてもよい。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
本実施例では、プラズマＣＶＤ法により成膜した窒化シリコン膜の膜質の評価結果ついて
説明する。具体的には、供給ガスをシランと窒素の混合ガスとして成膜した窒化シリコン
膜と、供給ガスをシランと窒素とアンモニアの混合ガスとして成膜した窒化シリコン膜の
、ＥＳＲ測定の結果を示す。
本実施例において、ＥＳＲ測定に用いた試料の作製方法を以下に説明する。
ＥＳＲ測定には、石英基板上に厚さ３００ｎｍの窒化シリコン膜を成膜した試料１乃至試
料５を用いた。窒化シリコン膜の成膜は、石英基板をプラズマＣＶＤ装置の成膜室内に設
置し、成膜室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源で２０００
Ｗの電力を供給した。また、基板温度は３５０℃とした。なお、該プラズマＣＶＤ装置は
電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置である。試料１は、供
給ガスをシランと窒素の混合ガスとした。また、試料２乃至試料５は、供給ガスをシラン
と窒素とアンモニアの混合ガスとした。各試料における成膜条件を、以下の表１に示す。
作製した試料１乃至試料５について、ＥＳＲ測定を行った。ＥＳＲ測定は以下の条件で行
った。測定温度は、－１７０℃とし、９．２ＧＨｚの高周波電力（マイクロ波パワー）は
１ｍＷとし、磁場の向きは作製した試料１乃至試料５の窒化シリコン膜の表面と平行とし
、窒化シリコン膜に含まれるＮｃセンターに由来するｇ＝２．００３に現れる信号に対応
するスピン密度の検出下限は、８．１×１０１５ｓｐｉｎｓ／ｃｍ３である。
ＥＳＲ測定の結果を図１０（Ａ）に示す。図１０（Ａ）から、供給ガスにアンモニアを含
まない試料１のＮｃセンターに由来するスピン密度は２．７×１０１７ｓｐｉｎｓ／ｃｍ
３であり、膜中欠陥の多い窒化シリコン膜であることが確認された。一方、供給ガスにア
ンモニアを含有する試料２乃至試料５では、Ｎｃセンターに由来するスピン密度が５．１
×１０１６ｓｐｉｎｓ／ｃｍ３（試料２）、５．２×１０１６ｓｐｉｎｓ／ｃｍ３（試料
３）、６．０×１０１６ｓｐｉｎｓ／ｃｍ３（試料４）、５．５×１０１６ｓｐｉｎｓ／
ｃｍ３（試料５）と、アンモニアの流量に依存せずに一様に低い値を示し、膜中欠陥の低
減された窒化シリコン膜であることが確認された。
また、ＥＳＲ測定によって得られた１次微分曲線を図１０（Ｂ）に示す。図１０（Ｂ）よ
り、ｇ値が２．００３において、試料１では膜中欠陥（Ｎｃセンター）に由来する信号が
強い強度で検出された。一方、試料２乃至試料５においては、ｇ値が２．００３における
信号強度は小さいことが確認された。
以上より、プラズマＣＶＤ法により窒化シリコン膜を成膜する際の供給ガスをシランと窒
素とアンモニアの混合ガスとすることで、膜中欠陥の低減された窒化シリコン膜を成膜可
能であることが示された。当該窒化シリコン膜をゲート絶縁層として用いることで、絶縁
耐圧の良好なゲート絶縁層を実現可能であり、該ゲート絶縁層を含むトランジスタをＥＳ
Ｄ耐性の良好なトランジスタとすることが可能であることが示唆される。
本実施例では、プラズマＣＶＤ法により成膜した窒化シリコン膜の、バリア膜としての特
性について評価を行った。図１１に評価結果を示す。評価方法としては、昇温脱離ガス分
光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を
用いた。
本実施例では、石英基板上にプラズマＣＶＤ法によって窒化シリコン膜を成膜した試料６
乃至試料８を用いて評価を行った。以下に、試料の作製方法を示す。
窒化シリコン膜の成膜は、石英基板をプラズマＣＶＤ装置の成膜室内に設置し、成膜室内
の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源で２０００Ｗの電力を供給
した。また、基板温度は３５０℃とした。なお、該プラズマＣＶＤ装置は電極面積が６０
００ｃｍ２である平行平板型のプラズマＣＶＤ装置である。
試料６は、供給ガスをシランと窒素とアンモニアの混合ガス（ＳｉＨ４流量２００ｓｃｃ
ｍ：Ｎ２流量２０００ｓｃｃｍ：ＮＨ３流量２０００ｓｃｃｍ）として、膜厚３００ｎｍ
の窒化シリコン膜を成膜した。
試料７は、供給ガスをシランと窒素とアンモニアの混合ガス（ＳｉＨ４流量２００ｓｃｃ
ｍ：Ｎ２流量２０００ｓｃｃｍ：ＮＨ３流量２０００ｓｃｃｍ）として、膜厚２７５ｎｍ
の第１の窒化シリコン膜を成膜後、同じ成膜室内において供給ガスをシランと窒素の混合
ガス（ＳｉＨ４流量２００ｓｃｃｍ：Ｎ２流量５０００ｓｃｃｍ）として、膜厚５０ｎｍ
の第２の窒化シリコン膜を成膜した。
試料８は、供給ガスをシランと窒素とアンモニアの混合ガス（ＳｉＨ４流量２００ｓｃｃ
ｍ：Ｎ２流量２０００ｓｃｃｍ：ＮＨ３流量２０００ｓｃｃｍ）として、膜厚２７５ｎｍ
の第１の窒化シリコン膜を成膜後、同じ成膜室内においてアンモニアの流量を低減させて
ＳｉＨ４流量２００ｓｃｃｍ：Ｎ２流量２０００ｓｃｃｍ：ＮＨ３流量１００ｓｃｃｍと
して、膜厚５０ｎｍの第２の窒化シリコン膜を成膜した。
図１１に、各試料のＭ／ｚ＝２（Ｈ２）のＴＤＳ測定の評価結果を示す。図１１（Ａ）は
、本実施例で作製した試料６及び試料７のＭ／ｚ＝２（Ｈ２）のＴＤＳ測定の評価結果で
あり、図１１（Ｂ）は、試料６及び試料８のＭ／ｚ＝２（Ｈ２）のＴＤＳ測定の評価結果
である。
図１１（Ａ）及び図１１（Ｂ）より、膜中の水素濃度が多い窒化シリコン膜が単層で設け
られた試料６においては、加熱処理によって水素の放出が確認された。一方、膜中の水素
濃度が低減された窒化シリコン膜を上層に積層した試料７及び試料８では、試料６で水素
の放出が確認される４５０℃前後では水素の放出が見られず、その後さらに加熱処理を行
っても、水素の放出が極低減されていることが確認される。
従って、水素濃度の高い窒化シリコン膜に接して、水素濃度が低減された窒化シリコン膜
を上層に設けることで、水素のブロッキング効果を奏することが示された。
実施例１で示したように、供給ガスをシランと窒素とアンモニアとしてプラズマＣＶＤ法
により成膜した窒化シリコン膜は、膜中欠陥が低減された絶縁耐圧の高い膜である。よっ
て、当該膜中欠陥が低減された窒化シリコン膜に、水素濃度の低減された窒化シリコン膜
を積層させた構成は、ＥＳＤ耐性を高く維持したまま、酸化物半導体層のドナーとなりう
る水素の放出を低減することができるため、トランジスタのゲート絶縁層として好ましく
適用することができる。
本実施例では、プラズマＣＶＤ法により成膜した窒化シリコン膜について、供給ガスの違
いによる膜質の違いを評価した。具体的には、供給ガスをシランと窒素の混合ガスとして
成膜した窒化シリコン膜と、供給ガスをシランと窒素とアンモニアの混合ガスとして成膜
した窒化シリコン膜の、膜密度及びウェットエッチングレートの測定結果を示す。
本実施例において、測定に用いた試料の作製方法を以下に説明する。
測定には、石英基板上に窒化シリコン膜を成膜した試料９乃至試料１１を用いた。窒化シ
リコン膜の成膜は、石英基板をプラズマＣＶＤ装置の成膜室内に設置し、成膜室内の圧力
を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源で２０００Ｗの電力を供給した。
また、基板温度は３５０℃とした。なお、該プラズマＣＶＤ装置は電極面積が６０００ｃ
ｍ２である平行平板型のプラズマＣＶＤ装置である。試料９は、供給ガスをシランと窒素
の混合ガスとした。また、試料１０及び試料１１は、供給ガスをシランと窒素とアンモニ
アの混合ガスとした。各試料における成膜条件を、以下の表２に示す。
表２に示す通り、試料９の成膜条件は、実施例１の試料１と同じであり、試料１０の成膜
条件は実施例１の試料２と同じであり、試料１１の成膜条件は実施例１の試料５と同じで
ある。
作製した試料９乃至試料１１について、ウェットエッチングレートの測定、及びＸ線反射
率法（ＸＲＲ：Ｘ－ｒａｙ Ｒｅｆｌｅｃｔｏｍｅｔｒｙ）を用いた膜密度の測定を行っ
た。なお、ウェットエッチングレートの測定は、０．５％フッ酸で６０秒処理を行った場
合のエッチング量から算出した。
膜密度及びウェットエッチングレートの測定結果を図１２に示す。図１２より、供給ガス
のアンモニア流量比が大きい試料１１では、膜密度が低く、ウェットエッチングレートが
速い。一方、アンモニア流量比の低減された、又は、供給ガスにアンモニアを含まない試
料９及び試料１０では、膜密度が高く、ウェットエッチングレートが遅いことが確認され
た。よって、供給ガスのアンモニア流量比を低減することで、又は、供給ガス中にアンモ
ニアを含有しないことで、緻密な窒化シリコン膜を形成することができ、当該緻密な窒化
シリコン膜を銅等の金属元素、及び＼又は水素のブロッキング膜として機能させることが
可能であるといえる。
また、図１３に、アンモニア流量を変化させて成膜した第１の窒化シリコン膜乃至第３の
窒化シリコン膜を含むトランジスタの断面ＳＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉ
ｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真を示す。なお、図１３（Ｂ
）は、図１３（Ａ）に示すトランジスタにおいて四角で囲んだ領域を拡大した部分拡大図
である。
図１３（Ａ）及び図１３（Ｂ）に示すトランジスタは、ガラス基板７００上に形成された
タングステン膜７０２上に、第１の窒化シリコン膜７０４ａ、第２の窒化シリコン膜７０
４ｂ、第３の窒化シリコン膜７０４ｃ及び酸化窒化シリコン膜７０６からなるゲート絶縁
層と、ゲート絶縁層上に、Ｉｎ－Ｇａ－Ｚｎ系酸化物半導体層からなる酸化物半導体層７
０８と、酸化物半導体層７０８に接する電極層７１０としてタングステン膜、アルミニウ
ム膜及びチタン膜の積層と、電極層７１０及び酸化物半導体層７０８上に酸化窒化シリコ
ン膜７１２と、を含む。
本実施例では、ゲート絶縁層として機能する第１の窒化シリコン膜７０４ａ乃至第３の窒
化シリコン膜７０４ｃ、並びに、酸化窒化シリコン膜７０６を連続的に形成した。具体的
には、まず供給ガスをシランと窒素とアンモニアの混合ガス（ＳｉＨ４流量２００ｓｃｃ
ｍ：Ｎ２流量２０００ｓｃｃｍ：ＮＨ３流量１００ｓｃｃｍ）として、膜厚５０ｎｍの第
１の窒化シリコン膜７０４ａを成膜後、アンモニア流量のみを２０００ｓｃｃｍへと変化
させ、膜厚３００ｎｍの第２の窒化シリコン膜７０４ｂを成膜した。その後、再びアンモ
ニア流量を１００ｓｃｃｍへと変化させて、膜厚５０ｎｍの第３の窒化シリコン膜７０４
ｃを成膜後、供給ガスをシランと一酸化二窒素の混合ガス（ＳｉＨ４流量２０ｓｃｃｍ：
Ｎ２Ｏ流量３０００ｓｃｃｍ）として、膜厚５０ｎｍの酸化窒化シリコン膜７０６を形成
した。
なお、第１の窒化シリコン膜７０４ａ乃至第３の窒化シリコン膜７０４ｃの成膜において
は、成膜室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源で２０００Ｗ
の電力を供給した。また、酸化窒化シリコン膜７０６の成膜においては、成膜室内の圧力
を４０Ｐａに制御し、高周波電源で１００Ｗの電力を供給した。また、第１の窒化シリコ
ン膜７０４ａ乃至第３の窒化シリコン膜７０４ｃ、並びに酸化窒化シリコン膜７０６の成
膜において基板温度は３５０℃とした。なお、成膜に用いたプラズマＣＶＤ装置は電極面
積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置である。
図１２に示す膜密度測定の結果より、供給ガス中のアンモニア流量が少ない第１の窒化シ
リコン膜７０４ａ及び第３の窒化シリコン膜７０４ｃは、膜密度の高い緻密な窒化シリコ
ン膜である。図１３（Ａ）及び図１３（Ｂ）のＳＴＥＭ写真では、第１の窒化シリコン膜
７０４ａ乃至第３の窒化シリコン膜７０４ｃでは、濃淡差が認められ、供給ガスの流量比
による膜の特性の差異がＳＴＥＭ写真からも確認可能であるといえる。
本実施例では、供給ガス中のアンモニア流量を変化させて窒化シリコン膜を積層した場合
の、各窒化シリコン膜の膜中水素濃度の測定結果を示す。
本実施例において、測定に用いた試料の作製方法を以下に説明する。
測定には、シリコン基板上に、供給ガス中のアンモニア流量を変化させて窒化シリコン膜
を積層した試料１２及び試料１３を用いた。窒化シリコン膜の成膜は、石英基板をプラズ
マＣＶＤ装置の成膜室内に設置し、成膜室内の圧力を１００Ｐａに制御し、２７．１２Ｍ
Ｈｚの高周波電源で２０００Ｗの電力を供給した。また、基板温度は３５０℃とした。な
お、該プラズマＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶ
Ｄ装置である。
試料１２は、シリコン基板上に、アンモニアを含有しない第１の供給ガスを原料ガスとし
て、膜厚５０ｎｍの窒化シリコン膜を成膜し、ガス流量を変化させて、アンモニア流量の
多い第２の供給ガスを原料ガスとして、膜厚３００ｎｍの窒化シリコン膜を成膜した後、
再度、ガス流量を第１の供給ガスへと変化させて、膜厚５０ｎｍの窒化シリコン膜を成膜
した。
試料１３は、シリコン基板上に、アンモニア流量の少ない第３の供給ガスを原料ガスとし
て、膜厚５０ｎｍの窒化シリコン膜を成膜し、ガス流量を変化させて、アンモニア流量の
多い第２の供給ガスを原料ガスとして、膜厚３００ｎｍの窒化シリコン膜を成膜した後、
再度、ガス流量を第３の供給ガスへと変化させて、膜厚５０ｎｍの窒化シリコン膜を成膜
した。
第１の供給ガス乃至第３の供給ガスの詳細を、以下の表３に示す。
作製した積層構造の窒化シリコン膜について、含有水素濃度及び含有酸素濃度を二次イオ
ン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅ
ｔｒｙ）によって測定した。図１４（Ａ）に試料１２の膜中水素濃度の測定結果を示し、
図１４（Ｂ）に試料１２の膜中酸素濃度の測定結果を示す。また、図１４（Ｃ）に、試料
１３の膜中水素濃度の測定結果を示し、図１４（Ｄ）に、試料１３の膜中酸素濃度の測定
結果を示す。
図１４（Ａ）及び図１４（Ｃ）より、供給ガス中のアンモニア流量の多い、すなわち、供
給ガス中の水素濃度の高い第２の供給ガスを用いて成膜した窒化シリコン膜においては、
水素濃度プロファイルの増加が確認された。
よって、供給ガス中のアンモニア流量を低減、またはアンモニアを含有しない、すなわち
、供給ガス中の水素濃度の低減することで、成膜される窒化シリコン膜の水素濃度を低減
可能であることが示された。
本実施例では、膜中欠陥の低減された厚膜の窒化シリコン膜を含むゲート絶縁層について
、絶縁耐圧及びＥＳＤ耐性を評価した結果を示す。
本実施例において、測定に用いた実施例素子１及び実施例素子２、並びに、比較素子１及
び比較素子２の作製方法を以下に示す。本実施例では、ゲート絶縁層を介してゲート配線
とソース配線（又はドレイン配線）を交差させた素子を作製した。なお、交差部の大きさ
は、１０μｍ×１０μｍとした。また、以下の各素子において、ゲート絶縁層の成膜には
、プラズマＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装
置を用いた。該プラズマＣＶＤ装置において、電源電力は、２７．１２ＭＨｚの高周波電
源により供給した。
実施例素子１は、ゲート配線として、膜厚３０ｎｍの窒化タンタル膜と、膜厚２００ｎｍ
の銅膜と、膜厚５ｎｍのタングステン膜を積層させ、タングステン膜に接してゲート絶縁
層を形成した。ゲート絶縁層は、プラズマＣＶＤ法によって、膜厚３２５ｎｍの窒化シリ
コン膜と膜厚５０ｎｍの酸化窒化シリコン膜を連続的に形成した。
実施例素子１における窒化シリコン膜は、プラズマＣＶＤ装置の圧力を１００Ｐａとし、
電源電力を２０００Ｗとして、アンモニア流量の多い供給ガスを原料ガスとして成膜する
ことで、膜中欠陥の少ない窒化シリコン膜とした。具体的には、シランと窒素とアンモニ
アの混合ガスを、２００ｓｃｃｍ：２０００ｓｃｃｍ：２０００ｓｃｃｍ（＝ＳｉＨ４：
Ｎ２：ＮＨ３）の流量比で供給した。
実施例素子２は、ゲート配線として、膜厚２００ｎｍのタングステン膜を形成し、該タン
グステン膜に接してゲート絶縁層を形成した。実施例素子２のゲート絶縁層の作製条件は
、実施例素子１と同一である。
また、比較素子１は、ゲート配線として、膜厚３０ｎｍの窒化タンタル膜と、膜厚２００
ｎｍの銅膜を積層させ、銅膜に接してゲート絶縁層を形成した。ゲート絶縁層は、プラズ
マＣＶＤ法によって、膜厚５０ｎｍの窒化シリコン膜と、膜厚２７０ｎｍの酸化窒化シリ
コン膜を連続的に形成した。
比較素子１における窒化シリコン膜は、プラズマＣＶＤ装置の圧力を６０Ｐａとし、電源
電力を１５０Ｗとして、アンモニアを含有しない供給ガスを原料ガスとして成膜すること
で、膜中欠陥の多い窒化シリコン膜とした。具体的には、シランと窒素の混合ガスを、５
０ｓｃｃｍ：５０００ｓｃｃｍ（＝ＳｉＨ４：Ｎ２）の流量比で供給した。
比較素子２は、ゲート配線として、膜厚２００ｎｍのタングステン膜を形成し、該タング
ステン膜に接してゲート絶縁層を形成した。比較素子２のゲート絶縁層の作製条件は、比
較素子１と同一である。
作製した実施例素子１、実施例素子２、比較素子１及び比較素子２の構成条件を、以下の
表４に示す。
次いで、作製した素子を用いてゲート絶縁層の絶縁耐圧の測定及びＥＳＤ耐性の評価を行
った。
本実施例において絶縁耐圧の測定は、ソース配線（又はドレイン配線）の端子を０Ｖ（Ｇ
ＮＤ）に固定し、ゲート配線の端子にバイアス電圧を印加して、電流が１×１０－６Ａ流
れたときの電圧値を絶縁破壊された電圧値として判定した。バイアス電圧は、０Ｖから＋
５００Ｖまで、＋１０Ｖ刻みで印加し、遅延時間（Ｄｅｌａｙ ｔｉｍｅ）は０．５秒と
した。測定には、株式会社ケースレーインスツルメンツ社製のピコアンメータ（型番６４
８７）を用いた。
図１５に、ゲート絶縁層の絶縁耐圧の測定結果を示す。図１５において、縦軸は電流（Ａ
）を示し、横軸は電圧（Ｖ）を示す。図１５より、膜中欠陥の多い窒化シリコン膜の薄膜
（５０ｎｍ）をゲート絶縁層として含む比較素子１では、２０Ｖでゲート絶縁層の絶縁破
壊が確認された。また、同様に、比較素子２では、タングステン膜をゲート電極層として
用いることで、絶縁耐圧の向上が見られるものの、２３０Ｖでゲート絶縁層の絶縁破壊が
確認された。
一方、膜中欠陥の少ない窒化シリコン膜の厚膜（３２５ｎｍ）をゲート絶縁層として含む
実施例素子１では、電流が１×１０－６Ａを超えて流れたときの電圧値が３２０Ｖであり
、高い絶縁耐圧を示した。また、同様に実施例素子２では、電流が１×１０－６Ａを超え
て流れたときの電圧値が３７０Ｖであり、高い絶縁耐圧を示した。よって、膜中欠陥の少
ない窒化シリコン膜を厚膜で設けることにより、絶縁耐圧を３００Ｖ以上にまで向上させ
ることが可能であることが示された。
次いで、作製した実施例素子を用いてＥＳＤ耐性の評価を行った。本実施例においてＥＳ
Ｄ耐性の評価は、ＨＢＭ（Ｈｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ）を採用して、容量値Ｃ＝
１００ｐＦ、抵抗値Ｒ＝１．５ｋΩとして、５０Ｖ～破壊電圧まで５０Ｖ刻みで電圧値を
上昇させ、且つ両極性の電圧を各３回印加した。すなわち、同じ値で、順バイアス電圧及
び逆バイアス電圧を３回ずつ印加した。電圧の印加は室温、大気雰囲気下にて行った。そ
して、印加後の光学顕微鏡検査にて、素子に破壊痕が確認された時点の印加電圧を破壊電
圧とした。
実施例素子１において、破壊痕が確認された時点の印加電圧は６００Ｖであった。また、
実施例素子２において、破壊痕が確認された時点の印加電圧は７５０Ｖであった。
以上より、実施例素子１及び実施例素子２は、ともに高いＥＳＤ耐性を有することが確認
された。これは、図１５に示すゲート絶縁層の絶縁耐圧の評価において、実施例素子１及
び実施例素子２では高い絶縁耐圧を示す結果と一致していた。また、ＥＳＤ耐性の評価に
おいては、ゲート絶縁層が絶縁破壊された電圧に対しておよそ２倍の電圧で素子に破壊痕
が確認された。
３００ トランジスタ
３１０ トランジスタ
３２０ トランジスタ
３３０ トランジスタ
３４０ トランジスタ
４００ 基板
４０２ ゲート電極層
４０４ ゲート絶縁層
４０４ａ ゲート絶縁層
４０４ｂ ゲート絶縁層
４０４ｃ ゲート絶縁層
４０７ ゲート絶縁層
４０８ 酸化物半導体層
４０８ａ 酸化物半導体層
４０８ｂ 酸化物半導体層
４１０ａ ソース電極層
４１０ｂ ドレイン電極層
４１４ 絶縁層
４１４ａ 絶縁層
４１４ｂ 絶縁層
５００ 基板
５０２ ゲート絶縁層
５０２ａ ゲート絶縁層
５０２ｂ ゲート絶縁層
５０２ｃ ゲート絶縁層
５０４ 層間絶縁層
５０５ カラーフィルタ層
５０６ 絶縁層
５０７ 隔壁
５１０ トランジスタ
５１１ａ ゲート電極層
５１１ｂ ゲート電極層
５１２ 酸化物半導体層
５１３ａ 導電層
５１３ｂ 導電層
５２０ 容量素子
５２１ａ 導電層
５２１ｂ 導電層
５２２ 酸化物半導体層
５２３ 導電層
５２５ 絶縁層
５３０ 配線層交差部
５３３ 導電層
５４０ 発光素子
５４１ 電極層
５４２ 電界発光層
５４３ 電極層
６０１ 基板
６０２ フォトダイオード
６０６ａ 半導体膜
６０６ｂ 半導体膜
６０６ｃ 半導体膜
６０８ 接着層
６１３ 基板
６３１ａ ゲート絶縁層
６３１ｂ ゲート絶縁層
６３２ 絶縁層
６３３ 層間絶縁層
６３４ 層間絶縁層
６４０ トランジスタ
６４１ａ 電極層
６４１ｂ 電極層
６４２ 電極層
６４３ 導電層
６４５ 導電層
６５６ トランジスタ
６５８ フォトダイオードリセット信号線
６５９ ゲート信号線
６７１ フォトセンサ出力信号線
６７２ フォトセンサ基準信号線
７００ ガラス基板
７０２ タングステン膜
７０４ａ 第１の窒化シリコン膜
７０４ｂ 第２の窒化シリコン膜
７０４ｃ 第３の窒化シリコン膜
７０６ 酸化窒化シリコン膜
７０８ 酸化物半導体層
７１０ 電極層
７１２ 酸化窒化シリコン膜
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電層
４０２０ａ ゲート絶縁層
４０２０ｂ ゲート絶縁層
４０２１ 絶縁層
４０３１ 電極層
４０３２ 絶縁層
４０３３ 絶縁層
４０３４ 電極層
４０３５ スペーサ
４０３８ 絶縁層
４５１０ 隔壁
４５１１ 電界発光層
４５１３ 発光素子
４５１４ 充填材
９０００ テーブル
９００１ 筐体
９００２ 脚部
９００３ 表示部
９００４ 表示ボタン
９００５ 電源コード
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９１００ テレビジョン装置
９１０１ 筐体
９１０３ 表示部
９１０５ スタンド
９１０７ 表示部
９１０９ 操作キー
９１１０ リモコン操作機
９２０１ 本体
９２０２ 筐体
９２０３ 表示部
９２０４ キーボード
９２０５ 外部接続ポート
９２０６ ポインティングデバイス
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン

Claims (7)

  1. ガラス基板上面に接するゲート電極層と、
    前記ゲート電極層上に位置し、窒素とシリコンとを有する第１のゲート絶縁層と、
    前記第１のゲート絶縁層の上面に接し、窒素とシリコンとを有する第２のゲート絶縁層と、
    前記第２のゲート絶縁層の上面に接し、酸素とシリコンとを有する第３のゲート絶縁層と、
    前記第３のゲート絶縁層の上面に接する領域を有し、ＩｎとＧａとＺｎとを含む酸化物半導体膜と、
    前記酸化物半導体膜と電気的に接続されたソース電極層及びドレイン電極層と、
    前記ソース電極層の上面と接する領域と、前記ドレイン電極層の上面と接する領域と、前記酸化物半導体膜の上面と接する領域とを有し、酸化シリコンを含む絶縁層と、を有し、
    前記ソース電極層は、前記酸化物半導体膜の上面と接する領域と、前記酸化物半導体膜の側面と接する領域とを有し、
    前記ドレイン電極層は、前記酸化物半導体膜の上面と接する領域と、前記酸化物半導体膜の側面と接する領域とを有し、
    前記第１のゲート絶縁層の膜厚は、前記第２のゲート絶縁層の膜厚よりも大きく、
    前記第１のゲート絶縁層の膜厚は、前記第３のゲート絶縁層の膜厚よりも大きく、
    前記第２のゲート絶縁層における含有酸素濃度は、前記第１のゲート絶縁層における含有酸素濃度よりも高く、
    前記ゲート電極層は、チタンを有する第１の導電層と、前記第１の導電層の上面に接し、銅を有する第２の導電層と、を有する、半導体装置。
  2. ガラス基板上面に接するゲート電極層と、
    前記ゲート電極層上に位置し、窒素とシリコンとを有する第１のゲート絶縁層と、
    前記第１のゲート絶縁層の上面に接し、窒素とシリコンとを有する第２のゲート絶縁層と、
    前記第２のゲート絶縁層の上面に接し、酸素とシリコンとを有する第３のゲート絶縁層と、
    前記第３のゲート絶縁層の上面に接する領域を有し、ＩｎとＧａとＺｎとを含む酸化物半導体膜と、
    前記酸化物半導体膜と電気的に接続されたソース電極層及びドレイン電極層と、
    前記ソース電極層の上面と接する領域と、前記ドレイン電極層の上面と接する領域と、前記酸化物半導体膜の上面と接する領域とを有し、酸化シリコンを含む絶縁層と、を有し、
    前記ソース電極層は、前記酸化物半導体膜の上面と接する領域と、前記酸化物半導体膜の側面と接する領域とを有し、
    前記ドレイン電極層は、前記酸化物半導体膜の上面と接する領域と、前記酸化物半導体膜の側面と接する領域とを有し、
    前記第１のゲート絶縁層の膜厚は、前記第２のゲート絶縁層の膜厚よりも大きく、
    前記第１のゲート絶縁層の膜厚は、前記第３のゲート絶縁層の膜厚よりも大きく、
    前記第２のゲート絶縁層における含有酸素濃度は、前記第１のゲート絶縁層における含有酸素濃度よりも高く、
    前記第２のゲート絶縁層における含有水素濃度は、前記第１のゲート絶縁層における含有水素濃度よりも低く、
    前記ゲート電極層は、チタンを有する第１の導電層と、前記第１の導電層の上面に接し、銅を有する第２の導電層と、を有する、半導体装置。
  3. 請求項１又は２において、
    前記第２のゲート絶縁層の膜厚は、２５ｎｍ以上１５０ｎｍ以下であり、
    前記第３のゲート絶縁層の膜厚は、２５ｎｍ以上１００ｎｍ以下である、半導体装置。
  4. 請求項１乃至３のいずれか一において、
    前記絶縁層は、窒化シリコン層を含む積層構造を有し、
    前記絶縁層の膜厚は、３００ｎｍ以上である、半導体装置。
  5. 請求項１乃至４のいずれか一において、
    前記第１のゲート絶縁層の膜厚と、前記第２のゲート絶縁層の膜厚と、前記第３のゲート絶縁層の膜厚との合計の膜厚は、３５５ｎｍ以上５５０ｎｍ以下である、半導体装置。
  6. 請求項１乃至５のいずれか一において、
    前記酸化物半導体膜は、結晶部を有する、半導体装置。
  7. 請求項１乃至６のいずれか一において、
    前記酸化物半導体膜において、前記絶縁層と接する領域の膜厚は、前記酸化物半導体膜において前記ソース電極層又は前記ドレイン電極層と接する領域の膜厚よりも小さい、半導体装置。
JP2021195308A 2012-05-10 2021-12-01 半導体装置 Active JP7346530B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2023144164A JP2023164513A (ja) 2012-05-10 2023-09-06 半導体装置

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2012108929 2012-05-10
JP2012108929 2012-05-10
JP2012125174 2012-05-31
JP2012125174 2012-05-31
JP2019077568A JP2019125809A (ja) 2012-05-10 2019-04-16 半導体装置
JP2020193050A JP6987952B2 (ja) 2012-05-10 2020-11-20 トランジスタ

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2020193050A Division JP6987952B2 (ja) 2012-05-10 2020-11-20 トランジスタ

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2023144164A Division JP2023164513A (ja) 2012-05-10 2023-09-06 半導体装置

Publications (2)

Publication Number Publication Date
JP2022024159A JP2022024159A (ja) 2022-02-08
JP7346530B2 true JP7346530B2 (ja) 2023-09-19

Family

ID=49547960

Family Applications (7)

Application Number Title Priority Date Filing Date
JP2013099644A Active JP6023651B2 (ja) 2012-05-10 2013-05-09 半導体装置の作製方法
JP2016198669A Active JP6212192B2 (ja) 2012-05-10 2016-10-07 半導体装置
JP2017176316A Active JP6516811B2 (ja) 2012-05-10 2017-09-14 半導体装置
JP2019077568A Withdrawn JP2019125809A (ja) 2012-05-10 2019-04-16 半導体装置
JP2020193050A Active JP6987952B2 (ja) 2012-05-10 2020-11-20 トランジスタ
JP2021195308A Active JP7346530B2 (ja) 2012-05-10 2021-12-01 半導体装置
JP2023144164A Pending JP2023164513A (ja) 2012-05-10 2023-09-06 半導体装置

Family Applications Before (5)

Application Number Title Priority Date Filing Date
JP2013099644A Active JP6023651B2 (ja) 2012-05-10 2013-05-09 半導体装置の作製方法
JP2016198669A Active JP6212192B2 (ja) 2012-05-10 2016-10-07 半導体装置
JP2017176316A Active JP6516811B2 (ja) 2012-05-10 2017-09-14 半導体装置
JP2019077568A Withdrawn JP2019125809A (ja) 2012-05-10 2019-04-16 半導体装置
JP2020193050A Active JP6987952B2 (ja) 2012-05-10 2020-11-20 トランジスタ

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2023144164A Pending JP2023164513A (ja) 2012-05-10 2023-09-06 半導体装置

Country Status (7)

Country Link
US (3) US9048324B2 (ja)
JP (7) JP6023651B2 (ja)
KR (2) KR102295737B1 (ja)
CN (2) CN104285302B (ja)
DE (1) DE112013002407B4 (ja)
TW (6) TWI626748B (ja)
WO (1) WO2013168687A1 (ja)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230104756A (ko) 2012-05-10 2023-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2014013959A1 (en) * 2012-07-20 2014-01-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR20140026257A (ko) 2012-08-23 2014-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR102227591B1 (ko) 2012-10-17 2021-03-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI782259B (zh) 2012-10-24 2022-11-01 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI611566B (zh) 2013-02-25 2018-01-11 半導體能源研究所股份有限公司 顯示裝置和電子裝置
JP2015195327A (ja) * 2013-06-05 2015-11-05 株式会社半導体エネルギー研究所 半導体装置
KR102304824B1 (ko) * 2013-08-09 2021-09-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN103730475B (zh) * 2013-12-26 2016-08-31 京东方科技集团股份有限公司 一种阵列基板及其制造方法、显示装置
KR20160126991A (ko) 2014-02-28 2016-11-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 상기 반도체 장치를 포함하는 표시 장치
JP2015195337A (ja) * 2014-03-28 2015-11-05 ローム株式会社 ディスクリートキャパシタおよびその製造方法
CN106537604B (zh) 2014-07-15 2020-09-11 株式会社半导体能源研究所 半导体装置及其制造方法以及包括该半导体装置的显示装置
JP6425508B2 (ja) * 2014-11-25 2018-11-21 株式会社ジャパンディスプレイ 薄膜トランジスタ
US20160155803A1 (en) * 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device, Method for Manufacturing the Semiconductor Device, and Display Device Including the Semiconductor Device
JP6357665B2 (ja) * 2014-12-05 2018-07-18 株式会社Ｊｏｌｅｄ 薄膜トランジスタ基板及びその製造方法
KR102334986B1 (ko) * 2014-12-09 2021-12-06 엘지디스플레이 주식회사 산화물 반도체층의 결정화 방법, 이를 적용한 반도체 장치 및 이의 제조 방법
JP6744108B2 (ja) * 2015-03-02 2020-08-19 株式会社半導体エネルギー研究所 トランジスタ、トランジスタの作製方法、半導体装置および電子機器
CN113223967A (zh) 2015-03-03 2021-08-06 株式会社半导体能源研究所 半导体装置、该半导体装置的制造方法或包括该半导体装置的显示装置
US10186618B2 (en) * 2015-03-18 2019-01-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2017152656A (ja) * 2016-02-26 2017-08-31 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 イメージセンサおよびその製造方法
US10816865B2 (en) * 2016-03-15 2020-10-27 Sharp Kabushiki Kaisha Active matrix substrate
KR102643111B1 (ko) * 2016-07-05 2024-03-04 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
US9985082B2 (en) * 2016-07-06 2018-05-29 Lg Display Co., Ltd. Organic light emitting display device comprising multi-type thin film transistor and method of manufacturing the same
CN110226219B (zh) * 2017-02-07 2023-12-08 株式会社半导体能源研究所 半导体装置以及半导体装置的制造方法
KR102446301B1 (ko) * 2017-12-11 2022-09-23 엘지디스플레이 주식회사 지지층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
JP2020042261A (ja) * 2018-09-06 2020-03-19 シャープ株式会社 エレクトロウェッティング装置
CN109817724A (zh) * 2019-02-01 2019-05-28 武汉华星光电半导体显示技术有限公司 阵列基板和阵列基板的制造方法
CN110429024B (zh) * 2019-08-08 2022-04-15 京东方科技集团股份有限公司 层间绝缘层及薄膜晶体管的制备方法
JP2021044426A (ja) * 2019-09-12 2021-03-18 キオクシア株式会社 半導体記憶装置
KR20210035553A (ko) * 2019-09-24 2021-04-01 삼성전자주식회사 도메인 스위칭 소자 및 그 제조방법
JP7458164B2 (ja) * 2019-10-23 2024-03-29 株式会社ジャパンディスプレイ 半導体装置

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007220820A (ja) 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタアレイ及びその製法
JP2009141002A (ja) 2007-12-04 2009-06-25 Canon Inc 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JP2010062229A (ja) 2008-09-01 2010-03-18 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ及び薄膜トランジスタの作製方法
JP2011091381A (ja) 2009-09-24 2011-05-06 Semiconductor Energy Lab Co Ltd 半導体素子、半導体素子の作製方法
JP2011135061A (ja) 2009-11-27 2011-07-07 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2011159908A (ja) 2010-02-03 2011-08-18 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
JP2011216603A (ja) 2010-03-31 2011-10-27 Toppan Printing Co Ltd 薄膜トランジスタ及びその製造方法
JP2011222767A (ja) 2010-04-09 2011-11-04 Sony Corp 薄膜トランジスタならびに表示装置および電子機器
WO2012008192A1 (ja) 2010-07-15 2012-01-19 シャープ株式会社 回路基板、表示装置、及び、回路基板の製造方法
JP2011009719A5 (ja) 2010-05-24 2013-07-04

Family Cites Families (163)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0727900B2 (ja) * 1988-06-28 1995-03-29 松下電器産業株式会社 半導体装置の製造方法
JP2885458B2 (ja) * 1990-02-27 1999-04-26 株式会社東芝 薄膜トランジスタ
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06104434A (ja) * 1992-09-18 1994-04-15 Sharp Corp 薄膜トランジスタ素子，アクティブマトリクス表示装置及びイメージセンサ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2000332012A (ja) * 1999-05-19 2000-11-30 Sony Corp シリコン窒化膜の成膜方法
TW483287B (en) 1999-06-21 2002-04-11 Semiconductor Energy Lab EL display device, driving method thereof, and electronic equipment provided with the EL display device
KR100854555B1 (ko) * 1999-07-08 2008-08-26 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP2003168645A (ja) 2001-12-03 2003-06-13 Hitachi Ltd 半導体薄膜装置、その製造方法及び画像表示装置
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4873528B2 (ja) * 2005-09-02 2012-02-08 財団法人高知県産業振興センター 薄膜トランジスタの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
KR20080008562A (ko) 2006-07-20 2008-01-24 삼성전자주식회사 어레이 기판의 제조방법, 어레이 기판 및 이를 갖는표시장치
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
US7993700B2 (en) * 2007-03-01 2011-08-09 Applied Materials, Inc. Silicon nitride passivation for a solar cell
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5058909B2 (ja) * 2007-08-17 2012-10-24 株式会社半導体エネルギー研究所 プラズマｃｖｄ装置及び薄膜トランジスタの作製方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5308019B2 (ja) * 2007-12-19 2013-10-09 三菱電機株式会社 薄膜トランジスタ、及びその製造方法、並びに表示装置
JP5467728B2 (ja) * 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) * 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
TWI508282B (zh) * 2008-08-08 2015-11-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI659474B (zh) 2008-10-31 2019-05-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI606593B (zh) 2008-11-28 2017-11-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
US8441007B2 (en) 2008-12-25 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
TWI654689B (zh) * 2008-12-26 2019-03-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
WO2010098101A1 (ja) * 2009-02-27 2010-09-02 株式会社アルバック トランジスタ、トランジスタの製造方法及びその製造装置
TWI397184B (zh) * 2009-04-29 2013-05-21 Ind Tech Res Inst 氧化物半導體薄膜電晶體
EP2256814B1 (en) * 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
JP5322787B2 (ja) * 2009-06-11 2013-10-23 富士フイルム株式会社 薄膜トランジスタ及びその製造方法、電気光学装置、並びにセンサー
WO2011013596A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011037008A1 (en) * 2009-09-24 2011-03-31 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing oxide semiconductor film and method for manufacturing semiconductor device
US9667378B2 (en) * 2009-10-01 2017-05-30 Telefonaktiebolaget Lm Ericsson (Publ) Multi-granular feedback reporting and feedback processing for precoding in telecommunications
KR20120091243A (ko) * 2009-10-30 2012-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101370301B1 (ko) * 2009-11-20 2014-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011065244A1 (en) 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20120107107A (ko) * 2009-12-04 2012-09-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101511076B1 (ko) * 2009-12-08 2015-04-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR20110069454A (ko) * 2009-12-17 2011-06-23 한국전자통신연구원 박막 트랜지스터 및 그 형성방법
KR101768433B1 (ko) 2009-12-18 2017-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
KR101883802B1 (ko) 2009-12-28 2018-07-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP2011138934A (ja) * 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR101636998B1 (ko) * 2010-02-12 2016-07-08 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
KR101132119B1 (ko) 2010-03-10 2012-04-05 삼성모바일디스플레이주식회사 액정표시장치 어레이 기판 및 그 제조방법
KR102436902B1 (ko) 2010-04-02 2022-08-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8629438B2 (en) 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9209314B2 (en) 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
US8552425B2 (en) 2010-06-18 2013-10-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20120064665A1 (en) 2010-09-13 2012-03-15 Semiconductor Energy Laboratory Co., Ltd. Deposition apparatus, apparatus for successive deposition, and method for manufacturing semiconductor device
KR101932576B1 (ko) 2010-09-13 2018-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8871565B2 (en) 2010-09-13 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI562379B (en) * 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
KR101832361B1 (ko) * 2011-01-19 2018-04-16 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US9478668B2 (en) 2011-04-13 2016-10-25 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
US8809928B2 (en) * 2011-05-06 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, and method for manufacturing the semiconductor device
US8748886B2 (en) 2011-07-08 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8952377B2 (en) 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9214474B2 (en) 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9660092B2 (en) * 2011-08-31 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor including oxygen release layer
US8796683B2 (en) 2011-12-23 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5917385B2 (ja) 2011-12-27 2016-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9653614B2 (en) 2012-01-23 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI604609B (zh) 2012-02-02 2017-11-01 半導體能源研究所股份有限公司 半導體裝置
US20130207111A1 (en) 2012-02-09 2013-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including semiconductor device, electronic device including semiconductor device, and method for manufacturing semiconductor device
KR102254731B1 (ko) 2012-04-13 2021-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6208469B2 (ja) 2012-05-31 2017-10-04 株式会社半導体エネルギー研究所 半導体装置
WO2013179922A1 (en) 2012-05-31 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007220820A (ja) 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタアレイ及びその製法
JP2009141002A (ja) 2007-12-04 2009-06-25 Canon Inc 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JP2010062229A (ja) 2008-09-01 2010-03-18 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ及び薄膜トランジスタの作製方法
JP2011091381A (ja) 2009-09-24 2011-05-06 Semiconductor Energy Lab Co Ltd 半導体素子、半導体素子の作製方法
JP2011135061A (ja) 2009-11-27 2011-07-07 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2011159908A (ja) 2010-02-03 2011-08-18 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
JP2011216603A (ja) 2010-03-31 2011-10-27 Toppan Printing Co Ltd 薄膜トランジスタ及びその製造方法
JP2011222767A (ja) 2010-04-09 2011-11-04 Sony Corp 薄膜トランジスタならびに表示装置および電子機器
JP2011009719A5 (ja) 2010-05-24 2013-07-04
WO2012008192A1 (ja) 2010-07-15 2012-01-19 シャープ株式会社 回路基板、表示装置、及び、回路基板の製造方法

Also Published As

Publication number Publication date
US20160315178A1 (en) 2016-10-27
KR20150020293A (ko) 2015-02-25
TWI626748B (zh) 2018-06-11
JP2021016008A (ja) 2021-02-12
JP6987952B2 (ja) 2022-01-05
DE112013002407B4 (de) 2024-05-08
JP2019125809A (ja) 2019-07-25
KR102295737B1 (ko) 2021-09-01
JP2023164513A (ja) 2023-11-10
JP6212192B2 (ja) 2017-10-11
WO2013168687A1 (en) 2013-11-14
JP6023651B2 (ja) 2016-11-09
TW201826545A (zh) 2018-07-16
JP2022024159A (ja) 2022-02-08
CN107403840A (zh) 2017-11-28
US20150236168A1 (en) 2015-08-20
CN104285302B (zh) 2017-08-22
CN104285302A (zh) 2015-01-14
TWI665806B (zh) 2019-07-11
TW202119640A (zh) 2021-05-16
JP2014007388A (ja) 2014-01-16
JP2017228800A (ja) 2017-12-28
JP2017028311A (ja) 2017-02-02
US9831325B2 (en) 2017-11-28
TWI590455B (zh) 2017-07-01
DE112013002407T5 (de) 2015-01-22
CN107403840B (zh) 2021-05-11
US9048324B2 (en) 2015-06-02
TW201731112A (zh) 2017-09-01
TWI763252B (zh) 2022-05-01
JP6516811B2 (ja) 2019-05-22
TW201351649A (zh) 2013-12-16
TW202230815A (zh) 2022-08-01
KR20210109658A (ko) 2021-09-06
TW201929236A (zh) 2019-07-16
US9412874B2 (en) 2016-08-09
TWI767117B (zh) 2022-06-11
US20130299820A1 (en) 2013-11-14

Similar Documents

Publication Publication Date Title
JP7346530B2 (ja) 半導体装置
JP7353405B2 (ja) 半導体装置
JP7362861B2 (ja) 半導体装置
TW202435453A (zh) 半導體裝置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211216

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230131

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230207

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20230405

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230607

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230808

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230906

R150 Certificate of patent or registration of utility model

Ref document number: 7346530

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150