JP6576497B2 - 表示装置 - Google Patents

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Description

本発明は、半導体装置、表示装置、それらを作製する方法、または、それらを用いた方法
に関する。特に、透光性を有する半導体層を有する液晶表示装置、その作製方法、または
、それを用いた方法に関する。
近年、液晶ディスプレイ（ＬＣＤ）などのフラットパネルディスプレイが広く普及してき
ている。特に、各画素に薄膜トランジスタを設けたアクティブマトリックス型のＬＣＤが
よく用いられている。また、ソースドライバ（信号線駆動回路）およびゲートドライバ（
走査線駆動回路）またはどちらか一方の駆動回路を、画素部と同一基板上に一体形成した
表示装置も開発されている。その薄膜トランジスタは、半導体層として、アモルファス（
非晶質）シリコンやポリ（多結晶）シリコンを用いたものが多く使われている。
しかしながら、そのようなシリコン材料にかわって、透光性を有する金属酸化物が注目さ
れている。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物などは、液晶ディスプレイなどの表示
装置で必要とされる半導体材料に適用することが期待されている。特に薄膜トランジスタ
のチャネル層に適用することが検討されており、さらに、ゲート電極やソース電極または
ドレイン電極も透光性を有する電極を用いることによって、開口率を向上させる技術が検
討されている（特許文献１、２参照）。
特開２００７−１２３７００号公報 特開２００７−８１３６２号公報
通常、画素部の薄膜トランジスタを制御する駆動回路部として、ソースドライバおよびゲ
ートドライバまたはどちらか一方の駆動回路が、画素部と同一基板上に形成された表示装
置では、ＦＰＣ端子等から引き回される電源線や信号線などの引回し配線や、素子と素子
、例えば、薄膜トランジスタと薄膜トランジスタとを接続する配線は、ゲート電極及びソ
ース電極（ドレイン電極）を構成する導電層をそのまま引き延ばし、同じ島（アイランド
）で形成される。したがって、薄膜トランジスタのゲートと別の薄膜トランジスタのゲー
トとを接続する配線（ゲート配線と呼ぶ）は、薄膜トランジスタのゲート電極と同じ層構
造や同じ材料で形成されており、薄膜トランジスタのソースと別の薄膜トランジスタのソ
ースとを接続する配線（ソース配線と呼ぶ）は、薄膜トランジスタのソース電極と同じ層
構造や同じ材料で形成されており、電源線や信号線などの引き回し配線は、前記ゲート配
線や前記ソース配線と同じ層構造や同じ材料で形成されていることが多い。従って、ゲー
ト電極及びソース電極（ドレイン電極）として、透光性を有する材料を用いて形成した場
合、電源線や信号線などの引回し配線や、駆動回路部のゲート配線及びソース配線や、画
素部のゲート配線及びソース配線は、ゲート電極及びソース電極（ドレイン電極）と同様
、透光性を有する材料を用いて形成されていることが多い。
しかしながら、通常、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ
）、インジウムスズ亜鉛酸化物（ＩＴＺＯ）などの透光性を有する導電材料は、アルミニ
ウム（Ａｌ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、ネオジム（
Ｎｄ）、銅（Ｃｕ）、銀（Ａｇ）などの遮光性及び反射性を有する導電材料と比較して、
抵抗値が低い。従って、透光性を有する導電材料を用いてＦＰＣ端子等から引き回される
電源線や信号線などの引き回し配線や、駆動回路部の配線を形成すると、配線抵抗が高く
なってしまう。特に、駆動回路部は高速動作を必要とするため配線抵抗が高くなると、そ
の配線を伝搬していく信号の波形がなまり、駆動回路部の高速動作の妨げとなってしまう
。そのため、正確な電圧や電流を供給することが困難となってしまい、画素部が正常な表
示や動作を行うことが困難となってしまう。
一方、駆動回路部のゲート電極及びソース電極（ドレイン電極）を、遮光性を有する導電
材料で形成し、更にゲート配線及びソース配線も遮光性を有する導電材料で形成した場合
、配線の導電率は向上するため、ＦＰＣ端子等から引き回される電源線や信号線などの引
き回し配線の配線抵抗の増加や、駆動回路部の信号の波形のなまりを抑制することができ
る。また、画素部のゲート電極及びソース電極（ドレイン電極）を、透光性を有する材料
で形成する事で、開口率を向上させ、消費電力を低くすることができる。
また、表示性能の面から画素には大きな保持容量を持たせることとともに、高開口率化が
求められている。各画素が高開口率を得ることにより光利用効率が向上し、表示装置の省
電力化および小型化が達成できる。近年、画素サイズの微細化が進み、より高精細な画像
が求められている。しかし画素サイズの微細化が進むと、各画素に占める薄膜トランジス
タ及び配線の形成面積が大きくなるため、画素開口率は低減する。そこで、規定の画素サ
イズの中で各画素の高開口率を得るためには、画素の回路構成に必要な回路要素を効率よ
くレイアウトすることが不可欠である。
また、透光性を有する半導体層を用いた薄膜トランジスタでは、薄膜トランジスタの特性
がノーマリーオンとなりやすく、しきい値電圧が不安定であったため、特に駆動回路部で
は高速動作が難しかった。
本発明の一態様は、半導体装置の製造コストを低減させることを課題の一つとする。
本発明の一態様は、画素部の開口率を向上させることを課題の一つとする。
本発明の一態様は、画素部を高精細化させることを課題の一つとする。
本発明の一態様は、駆動回路部において、動作速度を向上させることを課題の一つとする
。
本発明の一態様は、半導体装置の信頼性を向上させることを課題の一つとする。
本発明の一態様は、第１の薄膜トランジスタを有する画素部と、第２の薄膜トランジスタ
を有する駆動回路部と、を有し、第１の薄膜トランジスタのゲート電極（ゲート電極層と
もいう）、ソース電極（ソース電極層ともいう）、及びドレイン電極（ドレイン電極層と
もいう）はそれぞれ透光性を有し、第２の薄膜トランジスタのゲート電極層の抵抗値は、
第１の薄膜トランジスタのゲート電極層の抵抗値より低く、第２の薄膜トランジスタのソ
ース電極層の抵抗値は、第１の薄膜トランジスタのソース電極層の抵抗値より低く、第２
の薄膜トランジスタのドレイン電極層の抵抗値は、第１の薄膜トランジスタのドレイン電
極層の抵抗値より低い半導体装置又はその作製方法である。
また、本明細書中で用いる酸化物半導体は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記さ
れる薄膜を形成し、その薄膜を酸化物半導体層として用いた薄膜トランジスタを作製する
。なお、Ｍは、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の
金属元素を示す。例えばＭとして、Ｇａの場合があることの他、ＧａとＮｉまたはＧａと
Ｆｅなど、Ｇａ以外の上記金属元素が含まれる場合がある。また、上記酸化物半導体にお
いて、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属
元素、または該遷移金属の酸化物が含まれているものがある。本明細書においては、Ｉｎ
ＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体層のうち、ＭとしてＧａ
を含む構造の酸化物半導体をＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とよび、その薄膜をＩ
ｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜とも呼ぶ。
また、酸化物半導体層に適用する金属酸化物として上記の他にも、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ
系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ
−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−
Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物を適用することができる。また上記金属酸化
物からなる酸化物半導体層に酸化珪素を含ませてもよい。
酸化物半導体は、好ましくはＩｎを含有する酸化物半導体、さらに好ましくは、Ｉｎ、及
びＧａを含有する酸化物半導体である。酸化物半導体層をＩ型（真性）とするため、脱水
化または脱水素化は有効である。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、表示装置、半導体回路及び電子機器は全て半導体装置である。
本発明の一態様により、駆動回路の動作速度を向上させることができ、画素部の開口率を
向上させることができる。また、本発明の一態様により、製造工程数を低減することがで
き、製造コストを低減することができる。また、本発明の一態様は、画素部を高精細化さ
せることをできる。また、本発明の一態様は、半導体装置の信頼性を向上させることがで
きる。
本発明の一態様に係る半導体装置の上面図及び断面図。 本発明の一態様に係る半導体装置の上面図及び断面図。 本発明の一態様に係る半導体装置の作製方法を説明する断面図。 本発明の一態様に係る半導体装置の作製方法を説明する断面図。 本発明の一態様に係る半導体装置の作製方法を説明する断面図。 本発明の一態様に係る半導体装置の作製方法を説明する断面図。 本発明の一態様に係る半導体装置の作製方法を説明する断面図。 本発明の一態様に係る半導体装置の作製方法を説明する断面図。 本発明の一態様に係る半導体装置の作製方法を説明する断面図。 本発明の一態様に係る半導体装置の作製方法を説明する断面図。 本発明の一態様に係る半導体装置の作製方法を説明する断面図。 本発明の一態様に係る半導体装置の作製方法を説明する断面図。 本発明の一態様に係る半導体装置の上面図及び断面図。 本発明の一態様に係る半導体装置の上面図及び断面図。 本発明の一態様に係る半導体装置の上面図及び断面図。 本発明の一態様に適用可能な多階調マスクを説明する図。 本発明の一態様に係る半導体装置の上面図及び断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の上面図及び断面図。 本発明の一態様に係る半導体装置の回路図。 本発明の一態様に係る表示装置を用いた電子機器を説明する図。 本発明の一態様に係る表示装置を用いた電子機器を説明する図。 本発明の一態様に係る半導体装置の回路図およびタイミングチャート。 本発明の一態様に係る半導体装置の回路図およびタイミングチャート。 本発明の一態様に係る半導体装置の表示素子の電位を説明する図。 本発明の一態様に係る半導体装置の表示画面を説明する図。 本発明の一態様に係る表示装置を用いた電子機器を説明する図。 本発明の一態様に係る表示装置を用いた電子機器を説明する図。 本発明の一態様に係る表示装置を用いた電子機器を説明する図。 本発明の一態様に係る半導体装置の上面図及び断面図。
以下、本発明の形態について図面を参照しながら説明する。但し、本発明は多くの態様で
実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態お
よび詳細を様々に変更しえることは当業者であれば容易に理解される。従って、実施の形
態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成に
おいて、同一部分または同様な機能を有する部分は異なる図面間で共通の符号を用いて示
し、同一部分または同様な機能を有する部分の詳細な説明は省略する。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置について説明する。
本発明の一態様である半導体装置の構造について図１及び図２を用いて説明する。図１（
Ａ）は、本実施の形態に係る半導体装置の一例を示す上面図であり駆動回路部を示し、図
１（Ｂ）のＡ−Ｂ断面は、図１（Ａ）の線分Ａ−Ｂにおける断面図であり、図１（Ｃ）の
Ｃ−Ｄ断面は、図１（Ａ）の線分Ｃ−Ｄにおける断面図である。また、図２（Ａ）は、本
実施の形態に係る半導体装置の一例を示す上面図であり画素部を示し、図２（Ｂ）のＥ−
Ｆ断面は、図２（Ａ）の線分Ｅ−Ｆにおける断面図であり、図２（Ｃ）のＧ−Ｈ断面は、
図２（Ａ）の線分Ｇ−Ｈにおける断面図である。
図１及び図２に示すように、本実施の形態の半導体装置は、第１の薄膜トランジスタを有
する駆動回路と、第２の薄膜トランジスタを有する画素部と、を同一基板に有する構造で
ある。さらに図１及び図２に示す半導体装置について以下に説明する。
図１は、駆動回路部の一部を示している。図１に示す駆動回路部は、第１の方向に配置さ
れたゲート配線及び保持容量線と、第１の方向と異なる方向であり、ゲート配線及び保持
容量線と交差する第２の方向に配置されたソース配線と、ゲート配線とソース配線の交差
部付近の薄膜トランジスタを含む。図２は、画素部の一部を示している。図２に示す画素
部は第１の方向に配置されたゲート配線及び保持容量線と、ゲート配線及び保持容量線と
交差する第２の方向に配置されたソース配線と、ゲート配線とソース配線の交差部付近の
薄膜トランジスタを有する。
図１に示す駆動回路部の薄膜トランジスタ１３０Ａは、チャネルエッチ型の薄膜トランジ
スタであり、絶縁表面を有する基板１０１上に、ゲート電極層又はゲート配線としての機
能を有する導電層１０７ａ及び導電層１１０ａの積層と、ゲート絶縁層としての機能を有
する絶縁膜１１１と、チャネル形成領域を有する半導体層１１３ａと、ソース電極層又は
ソース配線としての機能を有する導電層１１９ａ及び導電層１２０ａの積層と、ドレイン
電極層としての機能を有する導電層１１９ｂ及び導電層１２０ｂの積層と、を含む。
導電層１１０ａは、導電層１０７ａの一部の上に設けられ、導電層１０７ａより面積が小
さい。また導電層１１０ｂは、導電層１０７ｂの一部の上に設けられ、導電層１０７ｂよ
り面積が小さい。すなわち、導電層１０７ａの端部は、導電層１１０ａの端部よりも突出
し、導電層１０７ｂの端部は、導電層１１０ｂの端部よりも突出している。また、導電層
１０７ａ、導電層１０７ｂのそれぞれが有する面積は、導電層１１０ａ、導電層１１０ｂ
のそれぞれが有する面積よりも大きい。
導電層１２０ａは、導電層１１９ａの一部の上に設けられ、導電層１１９ａより面積が小
さい。また、導電層１２０ｂは、導電層１１９ｂの一部の上に設けられ、導電層１１９ｂ
より面積が小さい。すなわち、導電層１１９ａの端部は、導電層１２０ａの端部よりも突
出し、導電層１１９ｂの端部は、導電層１２０ｂの端部よりも突出している。また、導電
層１１９ａ、導電層１１９ｂのそれぞれが有する面積は、導電層１２０ａ、導電層１２０
ｂのそれぞれが有する面積よりも大きい。
導電層１１０ａ、導電層１２０ａ、及び導電層１２０ｂとしては、例えば配線を低抵抗化
するために金属材料を用いることが好ましい。
駆動回路部のゲート配線は、導電層１０７ａ及び導電層１１０ａの積層により構成され、
薄膜トランジスタのソース電極層又はドレイン電極層と電気的に接続されるソース配線は
、導電層１１９ａ及び導電層１２０ａの積層、又は導電層１１９ｂ及び導電層１２０ｂの
積層により構成される。つまり、薄膜トランジスタのゲート電極層は、ゲート配線を構成
する導電層１０７ａ及び導電層１１０ａの積層の一部で形成されており、ソース電極層又
はドレイン電極層は、ソース配線を構成する導電層１１９ａ及び導電層１２０ａの積層、
又は導電層１１９ｂ及び導電層１２０ｂの積層の一部で形成されている。
なお、本明細書において、ＸとＹとが接続されている、と明示的に記載する場合は、Ｘと
Ｙとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、Ｘと
Ｙとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば
、装置、素子、回路、配線、電極、端子、導電膜、層等）であるとする。したがって、所
定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に
示された接続関係以外のものも含むものとする。
なお、第１、第２、第３等の語句は、様々な要素、部材、領域、層、区域などについて、
区別して記述するために用いられる。よって、第１、第２、第３等の語句は、要素、部材
、領域、層、区域などの順序および個数を限定するものではない。さらに、例えば、「第
１の」を「第２の」又は「第３の」等と置き換えることが可能である。
また、駆動回路部の薄膜トランジスタ１３０Ａは、図１に示すように、チャネル形成領域
上方に導電層４００ａ及び導電層４０１ａにより構成される第２のゲート電極層（バック
ゲート電極層ともいう）を含むこともできる。バックゲート電極層を下層のゲート電極層
と電気的に接続し、同電位とすることで、下層のゲート電極層とバックゲート電極層の間
に配置された半導体層に上下からゲート電圧を印加することができる。また、下層のゲー
ト電極層とバックゲート電極層を異なる電位、例えばバックゲート電極層を固定電位、接
地電位（ＧＮＤともいう）、０Ｖとする場合には、ＴＦＴの電気特性、例えばしきい値電
圧などを制御することができる。すなわち、導電層１０７ａ及び導電層１１０ａの積層を
第１のゲート電極層として機能させ、導電層４００ａ及び導電層４０１ａの積層を第２の
ゲート電極層として機能させることで、薄膜トランジスタ１３０Ａを４端子の薄膜トラン
ジスタとして用いることができる。
また、図１に示す駆動回路部は、導電層４００ａと、半導体層１１３ａ、導電層１１９ａ
、導電層１１９ｂ、導電層１２０ａ、導電層１２０ｂ、との間に絶縁層１２３を有する。
絶縁層１２３は、例えば絶縁膜の単層又は積層を用いることができる。
さらに絶縁層１２３と半導体層１１３ａの間に酸化物絶縁膜を設けることもできる。酸化
物絶縁膜を設けることにより、半導体層のキャリア濃度を低減することができる。
また、図２に示す画素の薄膜トランジスタ１３０Ｂは、絶縁表面を有する基板１０１上に
、ゲート電極層又はゲート配線としての機能を有する導電層１０７ｅと、ゲート絶縁層と
、チャネル形成領域を有する半導体層１１３ｅと、ソース電極層又はソース配線としての
機能を有する導電層１１９ｈと、ドレイン電極層としての機能を有する導電層１１９ｅと
、を含む。
導電層１０７ｅ、半導体層１１３ｅ、導電層１１９ｅ、及び導電層１１９ｈは、透光性を
有する材料を用いて構成することができる。これにより、薄膜トランジスタ１３０Ｂ全て
を透光性を有する材料を用いて作製することができる。
なお、本明細書において、透光性を有する層又は膜とは可視光の透過率が７５〜１００％
である膜又は層を指し、その膜又は層が導電性を有する場合は透光性を有する導電膜また
は導電層とも呼ぶ。また、ゲート電極層、ソース電極層、ドレイン電極層、画素電極、ま
たはその他の電極や、その他の配線に適用する金属酸化物として、可視光に対して半透明
の導電膜を用いてもよい。可視光に対して半透明とは可視光の透過率が５０〜７５％であ
ることを指す。
半導体層１１３ａ又は半導体層１１３ｅとしては、例えば酸化物半導体を用いることがで
きる。酸化物半導体は、例えば窒素、または希ガス（アルゴン、ヘリウムなど）の不活性
気体雰囲気下、或いは減圧下での加熱処理を行った場合、酸化物半導体層は加熱処理によ
り酸素欠乏型となって低抵抗化、即ちＮ型化（Ｎ−化など）され、その後、酸化物半導体
層に接する酸化物絶縁膜の形成を行い、酸化物半導体層を酸素過剰な状態とすることで高
抵抗化、即ちＩ型化させることができる。これにより、電気特性が良好で信頼性のよい薄
膜トランジスタを有する半導体装置を作製し、提供することが可能となる。
脱水化または脱水素化は、窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体
雰囲気下、或いは減圧下での３５０℃以上、好ましくは４００℃以上基板の歪み点未満の
加熱処理を行い、酸化物半導体層の含有水分などの不純物を低減する処理である。
脱水化または脱水素化は、脱水化または脱水素化後の酸化物半導体層に対してＴＤＳで４
５０℃まで測定を行っても水の２つのピーク、少なくとも３００℃付近に現れる１つのピ
ークが検出されない程度の熱処理条件とする。従って、脱水化または脱水素化が行われた
酸化物半導体層を用いた薄膜トランジスタに対してＴＤＳで４５０℃まで測定を行っても
少なくとも３００℃付近に現れる水のピークは検出されない。
そして、酸化物半導体層に対して脱水化または脱水素化を行う加熱温度Ｔから温度を下げ
る際、脱水化または脱水素化を行った同じ炉を用いて大気に触れさせず、水または水素を
再び混入させないことが重要である。脱水化または脱水素化を行い、酸化物半導体層を低
抵抗化、即ちＮ型化（Ｎ−化など）させた後、高抵抗化させてＩ型とした酸化物半導体層
を用いて薄膜トランジスタを作製すると、薄膜トランジスタのしきい値電圧値をプラスと
することができ、所謂ノーマリーオフのスイッチング素子を実現できる。薄膜トランジス
タのゲート電圧が０Ｖにできるだけ近い正のしきい値電圧でチャネルが形成されることが
表示装置には好ましい。なお、薄膜トランジスタのしきい値電圧値がマイナスであると、
ゲート電圧が０Ｖでもソース電極層とドレイン電極層の間に電流が流れる、所謂ノーマリ
ーオンとなりやすい。アクティブマトリクス型の表示装置においては、回路を構成する薄
膜トランジスタの電気特性が重要であり、この電気特性が表示装置の性能を左右する。特
に、薄膜トランジスタの電気特性のうち、しきい値電圧（Ｖｔｈ）が重要である。電界効
果移動度が高くともしきい値電圧値が高い、或いはしきい値電圧値がマイナスであると、
回路として制御することが困難である。しきい値電圧値が高く、しきい値電圧の絶対値が
大きい薄膜トランジスタの場合には、駆動電圧が低い状態ではＴＦＴとしてのスイッチン
グ機能を果たすことができず、負荷となる恐れがある。ｎチャネル型の薄膜トランジスタ
の場合、ゲート電圧に正の電圧を印加してはじめてチャネルが形成されて、ドレイン電流
が流れ出す薄膜トランジスタが好ましい。駆動電圧を高くしないとチャネルが形成されな
い薄膜トランジスタや、負の電圧状態でもチャネルが形成されてドレイン電流が流れる薄
膜トランジスタは、回路に用いる薄膜トランジスタとしては不向きである。
また、加熱温度Ｔから下げるガス雰囲気は、加熱温度Ｔまで昇温したガス雰囲気と異なる
ガス雰囲気に切り替えてもよい。例えば、脱水化または脱水素化を行った同じ炉で大気に
触れさせることなく、炉の中を高純度の酸素ガスまたはＮ２Ｏガスで満たして冷却を行う
。
脱水化または脱水素化を行う加熱処理によって膜中の含有水分を低減させた後、水分を含
まない雰囲気（露点が−４０℃以下、好ましくは−６０℃以下）下で徐冷（または冷却）
した酸化物半導体膜を用いて、薄膜トランジスタの電気特性を向上させるとともに、量産
性と高性能の両方を備えた薄膜トランジスタを実現する。
本明細書では、窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下、
或いは減圧下での加熱処理を脱水化または脱水素化のための加熱処理と呼ぶ。本明細書で
は、この加熱処理によってＨ２として脱離させていることのみを脱水素化と呼んでいるわ
けではなく、Ｈ、ＯＨなどを脱離することを含めて脱水化または脱水素化と便宜上呼ぶこ
ととする。
窒素、または希ガス（アルゴン、ヘリウムなど）の不活性気体雰囲気下、或いは減圧下で
の加熱処理を行った場合、酸化物半導体層は加熱処理により酸素欠乏型となって低抵抗化
、即ちＮ型化（Ｎ−化など）させる。その後、ソース電極層と重なる領域が酸素欠乏型で
ある高抵抗ソース領域（ＨＲＳ領域とも呼ぶ）として形成され、及びドレイン電極層と重
なる領域が酸素欠乏型である高抵抗ドレイン領域（ＨＲＤ領域とも呼ぶ）として形成され
る。例えば、図１に示す薄膜トランジスタにおいて、導電層１１９ａに重なる半導体層１
１３ａの領域に高抵抗ソース領域を形成することもでき、導電層１１９ｂに重なる半導体
層１１３ａの領域に高抵抗ドレイン領域を形成することもできる。また、図２に示す薄膜
トランジスタにおいて、導電層１１９ｅに重なる半導体層１１３ｅの領域に高抵抗ソース
領域を形成することもでき、導電層１１９ｈに重なる半導体層１１３ｅの領域に高抵抗ド
レイン領域を形成することもできる。
高抵抗ソース領域又は高抵抗ドレイン領域のキャリア濃度は、１×１０１７／ｃｍ３以上
の範囲内であり、少なくともチャネル形成領域のキャリア濃度（１×１０１７／ｃｍ３未
満）よりも高い領域である。なお、本明細書のキャリア濃度は、室温にてＨａｌｌ効果測
定から求めたキャリア濃度の値を指す。
また、酸化物半導体層と金属材料からなるドレイン電極層の間に低抵抗ソース領域（ＬＲ
Ｓ領域とも呼ぶ）及び低抵抗ドレイン領域（ＬＲＤ領域とも呼ぶ）を形成してもよい。低
抵抗ドレイン領域のキャリア濃度は、高抵抗ドレイン領域（ＨＲＤ領域）よりも大きく、
例えば１×１０２０／ｃｍ３以上１×１０２１／ｃｍ３以下の範囲内である。本実施の形
態の半導体装置では、図１に示す導電層１１９ａが低抵抗ソース領域に相当し、また、導
電層１１９ｂが低抵抗ドレイン領域に相当する。
そして、脱水化または脱水素化した酸化物半導体層の少なくとも一部を酸素過剰な状態と
することで、高抵抗化、即ちＩ型化させてチャネル形成領域を形成する。なお、脱水化ま
たは脱水素化した酸化物半導体層の一部を酸素過剰な状態とする処理としては、脱水化ま
たは脱水素化した酸化物半導体層に接する酸化物絶縁膜のスパッタ法の成膜、または酸化
物絶縁膜成膜後の加熱処理、または酸化物絶縁膜成膜後の酸素を含む雰囲気での加熱処理
、または酸化物絶縁膜成膜後の不活性ガス雰囲気下で加熱した後に酸素雰囲気で冷却する
処理、酸化物絶縁膜成膜後の不活性ガス雰囲気下で加熱した後に超乾燥エア（露点が−４
０℃以下、好ましくは−６０℃以下）で冷却する処理などによって行う。
また、脱水化または脱水素化した酸化物半導体層の少なくとも一部（ゲート電極（ゲート
電極層ともいう）と重なる部分）を、選択的に酸素過剰な状態とすることで、高抵抗化、
即ちＩ型化させることもできる。これにより、チャネル形成領域を形成することができる
。例えば、脱水化または脱水素化した酸化物半導体層上に接してＴｉなどの金属電極から
なるソース電極層やドレイン電極層を形成し、ソース電極層やドレイン電極層に重ならな
い露出領域を選択的に酸素過剰な状態としてチャネル形成領域を形成することができる。
選択的に酸素過剰な状態とする場合、ソース電極層に重なる高抵抗ソース領域と、ドレイ
ン電極層に重なる高抵抗ドレイン領域とが形成され、高抵抗ソース領域と高抵抗ドレイン
領域との間の領域がチャネル形成領域となる。即ち、チャネル形成領域がソース電極層及
びドレイン電極層の間に自己整合的に形成される。
これにより、電気特性が良好で信頼性のよい薄膜トランジスタを有する半導体装置を作製
し、提供することが可能となる。
なお、ドレイン電極層（及びソース電極層）と重畳した酸化物半導体層において高抵抗ド
レイン領域を形成することにより、駆動回路を形成した際の信頼性の向上を図ることがで
きる。具体的には、高抵抗ドレイン領域を形成することで、ドレイン電極層から高抵抗ド
レイン領域、チャネル形成領域にかけて、導電性を段階的に変化させうるような構造とす
ることができる。そのため、ドレイン電極層を高電源電位ＶＤＤを供給する配線に接続し
て動作させる場合、ゲート電極層とドレイン電極層との間に高電界が印加されても高抵抗
ドレイン領域がバッファとなり局所的な高電界が印加されず、薄膜トランジスタの耐圧を
向上させた構成とすることができる。
また、ドレイン電極層（及びソース電極層）と重畳した酸化物半導体層において高抵抗ド
レイン領域（または高抵抗ソース領域）を形成することにより、駆動回路を形成した際の
チャネル形成領域でのリーク電流の低減を図ることができる。具体的には、高抵抗ドレイ
ン領域（または高抵抗ソース領域）を形成することで、ドレイン電極層とソース電極層と
の間に流れる薄膜トランジスタのリーク電流の経路として、ドレイン電極層、ドレイン電
極層側の高抵抗ドレイン領域、チャネル形成領域、ソース電極層側の高抵抗ソース領域、
ソース電極層の順となる。このときチャネル形成領域では、ドレイン電極層側の低抵抗ド
レイン領域よりチャネル形成領域に流れるリーク電流を、薄膜トランジスタがオフ時に高
抵抗となるゲート絶縁層とチャネル形成領域の界面近傍に集中させることができ、バック
チャネル部（ゲート電極層から離れているチャネル形成領域の表面の一部）でのリーク電
流を低減することができる。
また、ソース電極層に重なる高抵抗ソース領域と、ドレイン電極層に重なる高抵抗ドレイ
ン領域を、ゲート電極層の一部と重なるように形成することで、より効果的にドレイン電
極層の端部近傍の電界強度を緩和させることができる。
画素部内の薄膜トランジスタ１３０Ｂのゲート電極層と電気的に接続されるゲート配線は
、導電層１０７ｅで形成されており、画素部内の薄膜トランジスタ１３０Ｂのソース電極
層またはドレイン電極層と電気的に接続されるソース配線は、導電層１１９ｅ又は導電層
１１９ｈで形成されている。つまり、薄膜トランジスタ１３０Ｂのゲート電極層は、ゲー
ト配線を構成する導電層１０７ｅの一部で形成されており、ソース電極層またはドレイン
電極層は、ソース配線を構成する導電層１１９ｅ又は１１９ｈの一部で構成されている。
なお、ゲート電極層としての機能を有する配線が、ゲート配線として機能する配線（また
は、ゲート配線として機能する配線のうちの少なくとも一つの層）と、接続されている、
と考えることもできる。あるいは、ゲート配線が有する少なくとも一つの層が、ゲート配
線が有する別の層よりも、面積が大きい状態で形成され、面積が大きい層の少なくとも一
部は、ゲート電極層として機能する、と考えることができる。
また、ゲート配線の少なくとも一部が、ゲート電極層またはゲート電極層の一部として機
能すると考えることもできる。または、画素部のゲート配線、またはゲート配線の一部と
して機能し、且つ、薄膜トランジスタのゲート電極層またはゲート電極層の一部として主
に機能する導電層の上に、駆動回路部のゲート配線またはゲート配線の一部として主に機
能する導電層が設けられている、ということもできる。
また、画素部の薄膜トランジスタのソース電極層を含むソース配線としての機能を有する
配線が、駆動回路部の薄膜トランジスタのソース電極層を含むソース配線として機能する
配線（または、駆動回路部の薄膜トランジスタのソース電極層を含むソース配線として機
能する配線のうちの少なくとも一つの層）と、接続されている、と考えることもできる。
すなわち、駆動回路部のソース配線の一部が、駆動回路部のソース電極層または画素部内
のソース電極層の一部として機能する、と考えることができる。または、画素部内のソー
ス電極層またはソース電極層の一部として主に機能する導電層の上に、駆動回路部のソー
ス配線またはソース配線の一部として主に機能する導電層が設けられている、ということ
もできる。
また、画素部の薄膜トランジスタ１３０Ｂは、チャネル形成領域上方に導電層４００ｅに
より構成される第２のゲート電極層（バックゲート電極層ともいう）を含むこともできる
。バックゲート電極層を下層のゲート電極層と電気的に接続し、同電位とすることで、下
層のゲート電極層とバックゲート電極層の間に配置された半導体層に上下からゲート電圧
を印加することができる。また、下層のゲート電極層とバックゲート電極層を異なる電位
、例えばバックゲート電極層を固定電位、ＧＮＤ、０Ｖとする場合には、ＴＦＴの電気特
性、例えばしきい値電圧などを制御することができる。
また、図２に示す画素部は、下部電極として機能する導電層１０７ｇ、誘電体として機能
するゲート絶縁層としての機能を有する絶縁膜１１１、及び上部電極として機能する導電
層１１９ｇにより構成される保持容量を有し、導電層１０７ｇ及び導電層１１９ｇにより
保持容量線が構成される。さらに導電層４００ｅと、半導体層１１３ｅ、及び導電層１１
９ｈ、１１９ｅとの間に絶縁層１２２を有する。絶縁層１２２は、図１の絶縁層１２３と
同様であるため説明を省略する。
導電層１０７ｇ及び導電層１１９ｇは、透光性を有する材料を用いて形成されるため、導
電層１０７ｇ及び導電層１１９ｇのいずれか一方の少なくとも一部の領域が容量配線（容
量配線層ともいう）または容量配線の一部として機能を有し、いずれか他方の一部の領域
が、容量素子の電極、または容量素子の電極の一部として機能することが可能である。な
お図２において、画素部に容量素子を設ける場合について説明したが、これに限定されず
、駆動回路部に容量素子を設けることもできる。例えば、透光性を有する導電層と透光性
を有する導電層より抵抗値の低い導電層が重なっている領域であって、透光性を有する導
電層より抵抗値の低い導電層が遮光性を有する導電層である場合には、駆動回路部におい
て、導電層１０７ｇ及び導電層１１９ｇのいずれか一方の少なくとも一部の領域が容量配
線または容量配線の一部として機能することが好ましい。また、遮光性を有する導電層が
配置されず、透光性を有する導電層を有する領域では、画素部内において、導電層１０７
ｇ及び導電層１１９ｇのいずれか他方の少なくとも一部の領域が容量素子の電極、または
容量素子の電極の一部として機能することが好ましい。
また、本実施の形態の半導体装置は、容量素子の電極としての機能を有する配線が、容量
配線として機能する配線（または、容量配線として機能する配線のうちの少なくとも一つ
の層）と、接続されている、と考えることもできる。あるいは、容量配線が有する少なく
とも一つの層が、容量配線が有する別の層よりも、面積が大きい状態で形成され、面積が
大きくなっている領域の一部は、容量素子の電極として機能する、と考えることができる
。また、透光性を有する導電層が、遮光性を有する導電層よりも面積が大きい状態で形成
され、面積が大きい導電層の領域の一部が容量素子の電極として機能する、と考えること
ができる。また、画素部内の容量配線の少なくとも一部が、容量素子の電極または容量素
子の電極の一部として機能する、と考えることができる。あるいは、容量配線が有する少
なくとも一つの層が、容量素子の電極として機能する、と考えることができる。または、
透光性を有する導電層の一部が容量素子の電極として機能する、と考えることができる。
また、画素部内の、容量素子の電極または容量素子の電極の一部として主に機能する導電
層の上に、駆動回路部の容量配線または容量配線の一部として主に機能する導電層が設け
られている、と考えることもできる。
また、遮光性を有する導電層及び透光性を有する導電層は、主に、その一部の領域（主に
遮光性を有する導電層の領域）が、ＦＰＣから引き回される容量配線、または駆動回路部
の容量配線の一部として機能し、別の一部の領域（透光性を有する導電層のみである領域
）が、画素部の容量素子の電極、または容量素子の電極の一部として機能することが可能
である。遮光性を有する導電層と透光性を有する導電層とが重なっている領域では、導電
率が高く（抵抗値が低い）、遮光性を有する導電層を有している場合があるので、該領域
をＦＰＣから引き回される容量配線または容量配線の一部として機能させることが好まし
い。または、遮光性を有する導電層が配置されていない領域における透光性を有する導電
層は、画素部内の容量素子の電極、または容量素子の電極の一部として機能することが好
ましい。
なお、ゲート配線上に薄膜トランジスタを作製する場合、薄膜トランジスタの大きさは、
薄膜トランジスタのゲート配線幅に依存するが、本実施の形態では、画素内に薄膜トラン
ジスタを形成するため、薄膜トランジスタを大きく形成することができる。また、これに
限定されず、例えば、図３２に示すように、ゲート配線幅よりも大きい薄膜トランジスタ
を作製することができる。薄膜トランジスタを大きくすることにより、その電流能力を十
分上げることができ、画素への信号書き込み時間を短縮することができる。よって、高精
細な表示装置を提供することができる。
また、保持容量部は、ゲート絶縁膜として機能する絶縁膜を誘電体として、下部電極とし
て機能する透光性を有する導電層で構成されている。従ってこのように、保持容量部を、
透光性を有する導電層で構成することにより、開口率を向上させることができる。また、
保持容量部を、透光性を有する導電層を用いて構成することにより、保持容量部を大きく
することもできるため、薄膜トランジスタがオフになったときでも、画素電極の電位が保
持されやすくなる。また、フィードスルー電位を小さくすることができる。
以上のように、図１及び図２に示す半導体装置は、同一基板上に、それぞれ薄膜トランジ
スタを有する駆動回路部及び画素部を有し、画素部の薄膜トランジスタのゲート電極層及
びソース電極層が透光性を有する導電層を用いて構成され、半導体層が透光性を有する半
導体材料を用いて構成され、駆動回路部の薄膜トランジスタのゲート電極層及びソース電
極層が透光性を有する導電層より抵抗値の低い導電層を用いて構成された構造である。該
構造とすることにより、画素部において開口率を向上させることができ、また、高精細化
させることができ、駆動回路部において配線抵抗が低減されることにより、信号の波形の
なまりなどが抑制され、消費電力を低減させることができ、また、動作速度を向上させる
ことができる。また、半導体装置の大きさが大きくなるほど、配線抵抗による影響が大き
くなる。このため、本実施の形態の半導体装置の構造は、半導体装置を大型化する場合に
おいても好ましい。
また、図１及び図２に示す半導体装置は、画素部の保持容量の電極及び配線が透光性を有
する導電層を用いて構成される構造にすることもできる。該構造とすることにより、開口
率を向上させることができ、また、保持容量の面積が大きくなる場合であっても開口率の
低下を抑制することができる。
また、図１及び図２に示す半導体装置は、画素部の電源線や信号線等の引き回し配線、ゲ
ート配線、及びソース配線が透光性を有する導電層を用いて構成され、駆動回路部の電源
線や信号線等の引き回し配線、ゲート配線、及びソース配線が透光性を有する導電層より
抵抗値の低い導電層を用いて構成された構造にすることもできる。該構造にすることによ
り、信号の波形のなまりなどが抑制され、消費電力を低減させることができ、また、動作
速度を向上させることができる。
また、図１及び図２に示す半導体装置は、透光性を有し、且つ画素部の薄膜トランジスタ
のチャネル形成領域に重なる導電層と、透光性を有する導電材料より抵抗値の低い導電材
料を用いて構成され、且つ駆動回路部の薄膜トランジスタのチャネル形成領域に重なる導
電層と、を有する構造にすることもできる。画素部及び駆動回路部に設けられた該導電層
（チャネル形成領域に重なる導電層）は、それぞれ画素部又は駆動回路部の薄膜トランジ
スタの第２の電極（バックゲート電極層）として機能させることが可能な導電層である。
該導電層は、必ずしも設ける必要はないが、バックゲート電極層を設けることにより、薄
膜トランジスタの閾値電圧を制御することができ、薄膜トランジスタの信頼性を向上させ
ることができる。
次に、図３乃至図１２を用いて本実施の形態に係る半導体装置の作製方法の一例を示す。
図３、図５、図７、図９及び図１０は、図１に示す駆動回路部の線分Ａ−Ｂの断面を示す
。更に、図４、図６、図８、図１１、及び図１２は、図２に示す画素部の線分Ｅ−Ｆにお
ける断面を示す。また、図３、図５、図７、図９及び図１０は、ソース配線部３０１、薄
膜トランジスタ部３０２、ゲート配線部３０３を示しており、図４、図６、図８、図１１
、及び図１２は、ソース配線部３３１、薄膜トランジスタ部３３２、ゲート配線部３３３
、保持容量部３３４を示している。なお、図３乃至図１２に示す作製方法では、一例とし
て多階調マスクを用いた作製方法について説明するが、これに限定されない。
まず、図３（Ａ）及び図４（Ａ）に示すように、基板１０１上に、導電膜１０２と導電膜
１０３をスパッタリング法により積層形成する。この工程は連続的に行うことが可能であ
り、マルチチャンバーを用いて連続スパッタリングを行うことも可能である。連続的に、
導電膜１０２と導電膜１０３とを成膜することにより、スループットが向上し、不純物や
ゴミの混入を抑制することができる。
基板１０１は、光透過率の高い材質であることが好ましい。例えば、ガラス基板、プラス
チック基板、アクリル基板、セラミック基板などを用いることができる。
導電膜１０２の光透過率は、十分に高いことが好ましい。また、導電膜１０２の光透過率
は、導電膜１０３の光透過率よりも高いことが好ましい。
導電膜１０２は、可視光に対して透光性を有する導電材料、例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ
系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ
−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−
Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物を用いて形成することができ、金属酸化物は
、例えばスパッタリング法、真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオン
プレーティング法や、スプレー法を用いて形成することができる。また、スパッタ法を用
いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、
透光性を有する導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませてもよい。これに
より、後の工程で脱水化または脱水素化のための加熱処理を行う場合に金属酸化物が結晶
化してしまうのを抑制することができる。また、上記に挙げた材料の膜を複数積層して導
電膜１０２としてもよい。積層構造とする場合には、複数の膜の全ての光透過率が十分に
高いことが好ましい。
導電膜１０３の抵抗値は十分に低く、導電率は十分に高いことが好ましい。また、導電膜
１０２の抵抗値は、導電膜１０３の抵抗値よりも低いことが好ましい。ただし、導電膜１
０２は、導電層として機能するため、導電膜１０２の抵抗値は、絶縁層の抵抗値よりも低
いことが好ましい。
導電膜１０３は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム
、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用い
て、スパッタリング法または真空蒸着法により、単層構造または積層構造で形成すること
ができる。また、導電膜１０３を積層構造で形成する場合には、複数の膜のいずれかに透
光性を有する導電膜が含まれていても良い。
なお、導電膜１０２の上に、導電膜１０３を形成した場合、両者の膜が反応を起こしてし
まう場合がある。例えば、導電膜１０２の上側の面（導電膜１０３と接する面）がＩＴＯ
の場合において、導電膜１０３の下側の面（導電膜１０２と接する面）がアルミニウムの
場合、化学反応が起きてしまう。したがって、それを避けるために、導電膜１０３の下側
の面（導電膜１０２と接する面）には、高融点材料を用いることが好ましい。例えば、高
融点材料の例としては、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、ネ
オジム（Ｎｄ）などがあげられる。そして、高融点材料を用いた膜の上に、抵抗値の低い
材料を用いて、導電膜１０３を多層膜とすることは、好適である。抵抗値の低い材料とし
ては、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などがあげられる。例えば、導電
膜１０３を積層構造で形成する場合には、１層目をモリブデン（Ｍｏ）、２層目をアルミ
ニウム（Ａｌ）、３層目をモリブデン（Ｍｏ）の積層、若しくは、１層目をモリブデン（
Ｍｏ）、２層目にネオジム（Ｎｄ）を微量に含むアルミニウム（Ａｌ）、３層目をモリブ
デン（Ｍｏ）の積層で形成することができる。
なお、図示しないが、基板１０１と導電膜１０２との間に下地膜として、酸化珪素、窒化
珪素、酸化窒化珪素などを形成することもできる。基板１０１と透光性を有する導電膜と
の間に下地膜を形成することによって、基板１０１から素子へ可動イオンや不純物等が拡
散することを抑制し、素子の特性劣化を防止することができる。
次に、図３（Ｂ）及び図４（Ｂ）に示すように、導電膜１０３上に駆動回路部においては
、膜厚の厚いレジストマスク１０６ａ、１０６ｂを、画素部においては、レジストマスク
１０６ａ、１０６ｂと比較して膜厚の薄いレジストマスク１０６ｅ、１０６ｆ、１０６ｇ
を形成する。レジストマスク１０６ａ、１０６ｂ、１０６ｅ、１０６ｆ、及び１０６ｇは
、例えば多階調マスクを用いて形成することができ、多階調マスクを用いることにより、
厚さの異なる領域を有するレジストマスクを形成することができる。多階調マスクを用い
ることで、使用するフォトマスクの枚数が低減され、作製工程数が減少する。本実施の形
態において、導電膜１０２及び導電膜１０３のパターンを形成する工程と、ゲート電極層
として機能する透光性を有する導電層を形成する工程において、多階調マスクを用いるこ
とができる。
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、
露光領域、半露光領域及び未露光領域の３段階の光量で露光を行う。多階調マスクを用い
ることで、一度の露光及び現像工程によって、複数（代表的には二種類）の厚さを有する
レジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォ
トマスクの枚数を削減することができる。
図１６（Ａ−１）及び図１６（Ｂ−１）は、代表的な多階調マスクの断面を示す。図１６
（Ａ−１）には、グレートーンマスク１８０を示し、図１６（Ｂ−１）にはハーフトーン
マスク１８５を示す。
図１６（Ａ−１）に示すグレートーンマスク１８０は、透光性を有する基板１８１に遮光
層により形成された遮光部１８２、及び遮光層のパターンにより設けられた回折格子部１
８３で構成されている。
回折格子部１８３は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ド
ットまたはメッシュ等を有することで、光の透過量を制御する。なお、回折格子部１８３
に設けられるスリット、ドットまたはメッシュは周期的なものであってもよいし、非周期
的なものであってもよい。
透光性を有する基板１８１としては、石英等を用いることができる。遮光部１８２及び回
折格子部１８３を構成する遮光層は、金属膜を用いて形成すればよく、好ましくはクロム
または酸化クロム等により設けられる。
グレートーンマスク１８０に露光するための光を照射した場合、図１６（Ａ−２）に示す
ように、遮光部１８２に重畳する領域における透光率は０％となり、遮光部１８２または
回折格子部１８３が設けられていない領域における透光率は１００％となる。また、回折
格子部１８３における透光率は、概ね１０％〜７０％の範囲であり、回折格子のスリット
、ドットまたはメッシュの間隔等により調節可能である。
図１６（Ｂ−１）に示すハーフトーンマスク１８５は、透光性を有する基板１８６上に半
透光層により形成された半透光部１８７及び遮光層により形成された遮光部１８８で構成
されている。
半透光部１８７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等の層
を用いて形成することができる。遮光部１８８は、グレートーンマスクの遮光層と同様の
金属膜を用いて形成すればよく、好ましくはクロムまたは酸化クロム等により設けられる
。
ハーフトーンマスク１８５に露光するための光を照射した場合、図１６（Ｂ−２）に示す
ように、遮光部１８８に重畳する領域における透光率は０％となり、遮光部１８８も半透
光部１８７も設けられていない領域における透光率は１００％となる。また、半透光部１
８７における透光率は、概ね１０％〜７０％の範囲であり、形成する材料の種類または形
成する膜厚等により調整可能である。
多階調マスクを用いて露光して現像を行うことで、膜厚の異なる領域を有するレジストマ
スクを形成することができる。また、膜厚の異なるレジストマスクを形成することができ
る。
次に、図３（Ｃ）及び図４（Ｃ）に示すように、レジストマスク１０６ａ、１０６ｂ、１
０６ｅ、１０６ｆ、及び１０６ｇを用いてエッチングを行う。エッチングを行うことによ
り、導電膜１０２及び導電膜１０３が選択的に除去され、導電層１０７ａ、導電層１０８
ａ、導電層１０７ｂ、導電層１０８ｂ、導電層１０７ｅ、導電層１０８ｅ、導電層１０７
ｆ、導電層１０８ｆ、導電層１０７ｇ、及び導電層１０８ｇを形成することができる。
次に、図３（Ｄ）及び図４（Ｄ）に示すように、レジストマスク１０６ａ、１０６ｂ、１
０６ｅ、１０６ｆ及び１０６ｇをアッシングする。例えば、酸素プラズマによるアッシン
グ等を行えばよい。レジストマスク１０６ａ及び１０６ｂをアッシングにより後退（縮小
）させることで、レジストマスク１０９ａ及び１０９ｂが形成され、導電層１０８ａ及び
１０８ｂの一部が露出する。また、このアッシング処理より、膜厚の薄い画素部のレジス
トマスク１０６ｅ、１０６ｆ及び１０６ｇは除去され、導電層１０８ｅ、１０８ｆ及び１
０８ｇが露出する。このように多階調マスクで形成したレジストマスクを用いることで、
追加のレジストマスクを用いることがなくなるので、工程を簡略化することができる。
次に、図５（Ａ）及び図６（Ａ）に示すように、レジストマスク１０９ａ及び１０９ｂを
用いてエッチングを行う。その結果、導電層１０８ａの一部が除去され、導電層１１０ａ
が形成され、導電層１０８ｂの一部が除去された導電層１１０ｂが形成され、導電層１０
８ｅ、１０８ｆ及び１０８ｇが除去され、その後レジストマスク１０９ａ及び１０９ｂを
除去する。導電層１０８ａの一部が除去されることにより導電層１０７ａの一部が露出し
、導電層１０８ｂの一部が除去されることにより導電層１０７ｂの一部が露出する。また
、導電層１０８ｅが除去されることにより導電層１０７ｅが露出し、導電層１０８ｆが除
去されることにより、導電層１０７ｆが露出し、導電層１０８ｇが除去されることにより
導電層１０７ｇが露出する。
なお、図５（Ａ）に示すように、レジストマスク１０６ａ及び１０６ｂを後退（縮小）さ
せたレジストマスク１０９ａ及び１０９ｂを用いたエッチングにより、導電層１０８ａ及
び１０８ｂの周縁部（導電層１０８ａ及び１０８ｂのうち、レジストマスク１０９ａ及び
１０９ｂから露出した領域）も同時にエッチングされる。すなわち、導電層１０７ａの端
部は、導電層１０８ａ（１１０ａ）の端部よりも突出し、導電層１０７ｂの端部は、導電
層１０８ｂ（１１０ｂ）の端部よりも突出している。また、導電層１０７ａ、１０７ｂの
それぞれが有する面積は、導電層１１０ａ、１１０ｂのそれぞれが有する面積よりも大き
い。また、導電層１１０ａ及び１１０ｂと、導電層１０７ａ及び１０７ｂとは、導電層１
１０ａ及び１１０ｂと、導電層１０７ａ及び１０７ｂとが重なった領域と、導電層１１０
ａ及び１１０ｂと導電層１０７ａ及び１０７ｂとが重なっていない領域と、を有する。
遮光性を有する導電層を除去する際に、透光性を有する導電層も一部（例えば、遮光性を
有する導電層と接していた表面部分など）が除去される場合がある。透光性を有する導電
層が、どの程度除去されるのかは、透光性を有する導電層と遮光性を有する導電層とのエ
ッチングの選択比によって決まる。そのため、例えば、遮光性を有する導電層で覆われて
いる領域の透光性を有する導電層の膜厚は、遮光性を有する導電層で覆われていない領域
の透光性を有する導電層の膜厚よりも、厚くなる場合が多い。
透光性を有する導電層を残し、遮光性を有する導電層のみをウェットエッチングで除去す
る場合には、透光性を有する導電層と遮光性を有する導電層とで選択比の高いエッチング
溶液を使用する。遮光性を有する導電層として、例えば１層目をモリブデン（Ｍｏ）、２
層目をアルミニウム（Ａｌ）、３層目をモリブデン（Ｍｏ）の積層、若しくは、１層目を
モリブデン（Ｍｏ）、２層目にネオジム（Ｎｄ）を微量に含むアルミニウム（Ａｌ）、３
層目をモリブデン（Ｍｏ）の積層などを用いる場合には、例えばリン酸、硝酸、酢酸及び
水から成る混酸によって行うこともできる。この混酸を用いることにより、均一に良好な
順テーパー形状を与えることもできる。このようにウェットエッチングは、テーパー形状
による被覆性向上に加え、エッチング液によるエッチング、純水によるリンス、乾燥とい
う簡単な工程でありながらもスループットが高いので、上記遮光性を有する導電層のエッ
チングに用いることが適している。
次に、図５（Ｂ）及び図６（Ｂ）に示すように、導電層１０７ａ、１０７ｂ、１０７ｅ、
１０７ｆ、及び１０７ｇと、導電層１１０ａ、１１０ｂと、を覆いゲート絶縁層として機
能する絶縁膜１１１を形成する。
絶縁膜１１１は、単層構造で形成しても良いし、複数の膜を積層構造にしてもよい。複数
の膜を積層構造にする場合には、全ての膜において光透過率が十分に高いことが好ましい
。特に画素部内においては、光透過率が十分に高いことが好ましい。
透光性を有する導電層及び遮光性を有する導電層を覆う絶縁膜１１１は、膜厚５０〜５０
０ｎｍ程度で形成する。絶縁膜１１１は、スパッタリング法やプラズマＣＶＤ法等の各種
ＣＶＤ法により、珪素の酸化物または珪素の窒化物を含む膜を、単層または積層して形成
する。具体的には、酸化珪素を含む膜、酸化窒化珪素を含む膜、窒化酸化珪素を含む膜を
、単層構造として形成するか、当該これらの膜を適宜積層して形成する。
絶縁膜１１１は、透光性を有する材料または光透過率が高い材料を有していることが望ま
しいが、導電層１０７ａ、１０７ｂ、１０７ｅ、１０７ｆ、及び１０７ｇよりも光透過率
が高い材料を有していることが望ましい。したがって、両者の光透過率を比較すると、絶
縁膜１１１の光透過率は、導電層１０７ａ、１０７ｂ、１０７ｅ、１０７ｆ、及び１０７
ｇの光透過率と比較して高いまたは同程度の値であることが望ましい。なぜなら、絶縁膜
１１１は、大面積で形成する場合があるため、光利用効率を向上させるためには、光透過
率が高いことが望ましいからである。特に画素部内では、絶縁膜１１１、導電層１０７ｅ
、１０７ｆ、及び１０７ｇも透光性を有する材料により形成することが望ましい。
次に、絶縁膜１１１上に半導体膜１１２を形成する。
半導体膜１１２は、単層構造で形成しても良いし、複数の膜を積層構造にしてもよい。複
数の膜を積層構造にする場合には、全ての膜において光透過率が十分に高いことが好まし
い。同様に、特に画素部内においては、光透過率が十分に高いことが好ましい。また、半
導体膜１１２は、透光性を有する材料または光透過率が高い材料を有して形成されること
が好ましい。半導体膜１１２は、例えば酸化物半導体を用いて形成することができる。酸
化物半導体として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ
−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−
Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓ
ｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用いる。本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ
−Ｏ系酸化物半導体ターゲットを用いてスパッタ法により成膜する。また、酸化物半導体
膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的には
アルゴン）及び酸素雰囲気下においてスパッタ法により形成することができる。また、ス
パッタ法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて
成膜を行い、酸化物半導体膜に結晶化を阻害するＳｉＯｘ（ｘ＞０）を含ませ、結晶化し
てしまうのを抑制することもできる。
なお、半導体膜１１２をスパッタ法により成膜する前に、アルゴンガスを導入してプラズ
マを発生させる逆スパッタを行い、絶縁膜１１１の表面に付着しているゴミを除去するこ
とが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で
基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する
方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
なお、酸化物半導体膜に対して成膜後に不純物である水分などを低減する加熱処理（脱水
化または脱水素化のための加熱処理）を行うこともできる。これにより、薄膜トランジス
タの電気特性の向上及び信頼性の向上に繋がる。例えば脱水化または脱水素化を行う加熱
処理は、例えば３５０℃以上基板の歪み点未満、好ましくは４００℃以上基板の歪み点未
満で行うことが好ましい。また、加熱処理装置の一つである電気炉に基板を導入し、酸化
物半導体膜に対して窒素雰囲気下において加熱処理を行った後、大気に触れることなく、
酸化物半導体膜への水や水素の混入を防ぐことが好ましい。また、酸化物半導体膜の脱水
化または脱水素化を行う加熱温度Ｔから、再び水が入らないような十分な温度まで同じ炉
を用い、具体的には加熱温度Ｔよりも１００℃以上下がるまで窒素雰囲気下で徐冷するこ
とが好ましい。また、窒素雰囲気に限定されず、ヘリウム、ネオン、アルゴン等の希ガス
雰囲気下或いは減圧下において脱水化または脱水素化を行うこともできる。
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水
、水素などが含まれないことが好ましい。例えば、加熱処理装置に導入する窒素、または
ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ま
しくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは
０．１ｐｐｍ以下）とすることが好ましい。
また、導電層１０７ａ、１０７ｂ、１０７ｅ、１０７ｆ、及び１０７ｇの光透過率は、半
導体膜１１２の光透過率と比較して高いまたは同程度の値であることが好ましい。なぜな
ら、導電層１０７ａ、１０７ｂ、１０７ｅ、１０７ｆ、及び１０７ｇは、大きな面積で利
用する場合があり、この時、光利用効率を向上させるため、更に高開口率を得て消費電力
低減を実現するためには、より面積の大きい膜の光透過率が高いことが好ましいからであ
る。更に、導電層１０７ａ、１０７ｂ、１０７ｅ、１０７ｆ、及び１０７ｇがゲート配線
部、ソース配線部、薄膜トランジスタ部、更に、保持容量部で用いられるという理由もあ
る。
また、絶縁膜１１１の光透過率は、半導体膜１１２の光透過率と比較して高い値であるこ
とが好ましい。なぜなら、絶縁膜１１１は、半導体膜１１２と比較して大面積で利用する
場合があり、光利用効率を向上させるためには、より面積の大きい膜の光透過率が高いこ
とが好ましいからである。
次に、半導体膜１１２上にレジストマスクを作製し（図示せず）、レジストマスクを用い
てエッチングを行い、図５（Ｃ）、図６（Ｃ）に示すように、所望の形状に加工された半
導体層（島状半導体層ともいう）１１３ａ及び１１３ｅを形成する。エッチングには、０
．０５％に希釈したフッ酸、塩酸等を用いることができる。
半導体層１１３ａ及び１１３ｅは、薄膜トランジスタの半導体層（活性層）または薄膜ト
ランジスタの半導体層（活性層）の一部として機能させることが可能である。また、半導
体層１１３ａ及び１１３ｅは、容量または容量の一部として機能させることが可能である
。また、半導体層１１３ａ及び１１３ｅは、配線と配線との交差部における寄生容量を小
さくするための膜として機能させることが可能である。
次に、図５（Ｄ）、図６（Ｄ）に示すように、半導体層１１３ａ及び半導体層１１３ｅ及
び絶縁膜１１１を覆うように、導電膜１１４と導電膜１１５をスパッタリング法により積
層形成する。この工程は連続的に行うことが可能であり、マルチチャンバーを用いて連続
スパッタリングを行うことも可能である。連続的に、導電膜１１４と導電膜１１５とを成
膜することにより、スループットが向上し、不純物やゴミの混入を抑制することができる
。
導電膜１１４の光透過率は、十分に高いことが好ましい。また、導電膜１１４の光透過率
は、導電膜１１５の光透過率よりも高いことが好ましい。
導電膜１１４は、図３及び図４に示す導電膜１０２に適用可能な材料のいずれか一つまた
は複数を用いて単層構造または積層構造で形成することができる。
導電膜１１４は、導電膜１０２を形成した材料と概ね同じ材料を有して構成されることが
好ましい。概ね同じ材料とは、主成分の元素が同じ材料のことであり、不純物レベルでは
、含まれる元素の種類や濃度などが異なっている場合がある。このように、概ね同じ材料
を用いることにより、スパッタや蒸着などで透光性を有する導電膜を形成する場合、材料
を共有できるというメリットがある。材料を共有できると、同じ製造装置を用いることが
できる。
導電膜１１４の抵抗値は、導電膜１１５の抵抗値よりも高いことが好ましい。
導電膜１１５は、図３及び図４に示す導電膜１０３に適用可能な材料のいずれか一つまた
は複数を用いて単層構造または積層構造で形成することができる。
また、導電膜１１５は、導電膜１０３を形成した材料とは、異なる材料を有して構成され
ることが好ましい。または、導電膜１１５は、遮光性を有する導電膜とは異なる積層構造
を有して構成されることが好ましい。
導電膜１１４の上に、導電膜１１５を形成した場合、両者の膜が反応を起こしてしまう場
合がある。例えば、導電膜１１４の上側の面（導電膜１１５と接する面）がＩＴＯの場合
において、導電膜１１５の下側の面（導電膜１１４と接する面）がアルミニウムの場合、
化学反応が起きてしまう。したがって、それを避けるために、導電膜１１５の下側の面（
導電膜１１４と接する面）には、高融点材料を用いることが好ましい。例えば、高融点材
料の例としては、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、ネオジム
（Ｎｄ）などがあげられる。そして、それらの膜の上に、抵抗値の低い材料を用いて、導
電膜１１５を多層膜とすることは、好適である。抵抗値の低い材料としては、アルミニウ
ム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などがあげられる。これらの材料は、遮光性及び反
射性を有している。
次に、図７（Ａ）及び図８（Ａ）に示すように、導電膜１１５上にレジストマスク１１８
ａ、１１８ｂ、１１８ｅ、１１８ｇ、及び１１８ｈを形成する。レジストマスク１１８ａ
、１１８ｂ、１１８ｅ、１１８ｇ、及び１１８ｈは、多階調マスクを用いることにより、
厚さの異なる領域を有するレジストマスクであり、駆動回路部に配置されるレジストマス
ク１１８ａ及び１１８ｂは、画素部に配置されるレジストマスク１１８ｅ、１１８ｇ、及
び１１８ｈよりも厚い膜厚を有している。
次に図７（Ｂ）及び図８（Ｂ）に示すように、レジストマスク１１８ａ、１１８ｂ、１１
８ｅ、１１８ｇ、及び１１８ｈを用いて導電膜１１４及び導電膜１１５のエッチングを行
う。エッチングを行うことにより、導電層１１９ａ、導電層１２０ａ、導電層１１９ｂ、
導電層１２０ｂ、導電層１１９ｅ、導電層１２０ｅ、導電層１１９ｇ、導電層１２０ｇ、
導電層１１９ｈ、及び導電層１２０ｈを形成することができる。さらに半導体層１１３ａ
及び１１３ｅに対して、チャネル形成領域の一部をエッチングすることができる。
次に、図７（Ｃ）及び図８（Ｃ）に示すように、レジストマスク１１８ａ、１１８ｂ、１
１８ｅ、１１８ｇ及び１１８ｈをアッシングする。例えば、酸素プラズマによるアッシン
グ等を行えばよい。レジストマスク１１８ａ及び１１８ｂをアッシングにより後退（縮小
）させることで、レジストマスク１２１ａ及び１２１ｂが形成され、導電層１２０ａ及び
１２０ｂの一部が露出する。また、このアッシング処理により、膜厚の薄い画素部のレジ
ストマスク１１８ｅ、１１８ｇ及び１１８ｈは除去され、導電層１２０ｅ、１２０ｇ及び
１２０ｈが露出する。このように多階調マスクで形成したレジストマスクを用いることで
、追加のレジストマスクを用いることがなくなるので、工程を簡略化することができる。
次に、図９（Ａ）及び図１１（Ａ）に示すように、レジストマスク１２１ａ及び１２１ｂ
を用いて、導電層１２０ａ、１２０ｂ、１２０ｅ、１２０ｇ、及び１２０ｈに対してエッ
チングを行う。その結果、導電層１２０ａ及び１２０ｂの一部が除去された導電層１０４
ａ及び１０４ｂが形成され、導電層１１９ａ及び１１９ｂの一部が露出する。なお、導電
層１１９ａの端部は、導電層１０４ａの端部よりも突出し、導電層１１９ｂの端部は、導
電層１０４ｂの端部よりも突出している。また、導電層１２０ｅ、１２０ｇ及び１２０ｈ
が除去されることにより、導電層１１９ｅ、１１９ｇ及び１１９ｈが露出する。エッチン
グ後、レジストマスク１２１ａ及び１２１ｂを除去する。
以上により、図１及び図２に示す薄膜トランジスタ１３０Ａ及び１３０Ｂ、並びに容量素
子１３１を作製することができ、薄膜トランジスタ１３０Ｂ及び容量素子１３１を透光性
を有する素子とすることができる。さらに画素部内での、ソース配線部、及びゲート配線
部も透光性を有する素子とすることができる。
なお、このときのエッチング工程は、下層の半導体層１１３ａ及び１１３ｅが残存するよ
うに、エッチング条件を適宜設定すればよい。例えば、エッチング時間を制御すればよい
。また、半導体層１１３ａ及び１１３ｅを構成する材料並びに導電層１１９ａ、１１９ｂ
、１１９ｅ、１１９ｇ、１１９ｈを構成する材料として、エッチング選択比が高い材料を
それぞれ用いることが好ましい。例えば、半導体層を構成する材料として、Ｓｎを含む金
属酸化物材料（例えばＳｎＺｎＯｘ（ｘ＞０）、又はＳｎＧａＺｎＯｘ（ｘ＞０）など）
を用い、導電層１１９ａ、１１９ｂ、１１９ｅ、１１９ｇ、１１９ｈを構成する材料とし
てＩＴＯなどを用いればよい。また、遮光性を有する導電層を除去する際に、透光性を有
する導電層も一部（例えば、遮光性を有する導電層と接していた表面部分など）が除去さ
れる場合がある。そのため、例えば、導電層１１９ａ及び１１９ｂの膜厚は、導電層１１
９ｅ、１１９ｇ、及び１１９ｈの膜厚よりも、厚くなる場合が多い。
次に、図９（Ｂ）及び図１１（Ｂ）に示すように、作製した薄膜トランジスタ１３０Ａ及
び１３０Ｂ、並びに容量素子１３１の上に絶縁層１２３を形成する。絶縁層１２３は、単
層構造または積層構造で形成することができる。積層構造で形成する場合には、それぞれ
の膜の光透過率が十分に高いことが好ましい。絶縁層１２３は、不純物などから薄膜トラ
ンジスタを保護する膜として機能する。また、絶縁層１２３は、薄膜トランジスタ、容量
素子、または配線などによる凹凸を緩和し、薄膜トランジスタ、容量素子、または配線な
どが形成された表面を平坦にする膜として機能することが可能である。
特に、画素部内の薄膜トランジスタ１３０Ｂ及び容量素子１３１を、透光性を有する素子
として形成することができるため、それらが配置されている領域も表示領域として利用で
きるようにするため、薄膜トランジスタ１３０Ｂ、容量素子１３１または配線などによる
凹凸を緩和して、これらの素子が形成された上部を平坦にすることは有益である。
絶縁層１２３は、窒化珪素を有する膜で形成されることが好ましい。窒化珪素膜は、不純
物をブロッキングする効果が高いため好適である。または、絶縁層１２３は、有機材料を
有する膜で形成されることが好ましい。有機材料の例として、アクリル、ポリイミド、ポ
リアミドなどが好適である。これらの有機材料は、凹凸を平坦にする機能が高いため好適
である。したがって、絶縁層１２３を窒化珪素膜と有機材料の膜とで積層構造とする場合
には、下側に窒化珪素膜を配置し、上側に有機材料の膜を配置することが好適である。
また、絶縁層１２３の形成前に、半導体層１１３ａ及び半導体層１１３ｅに接して酸化物
絶縁膜の形成などを行うこともできる。これにより半導体層のキャリア濃度を低減するこ
とができる。
このとき酸化物絶縁膜は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、酸
化物絶縁膜に水、水素等の不純物を混入させない方法を適宜用いて形成することができる
。成膜時の基板温度は、室温以上３００℃以下とすればよい。酸化珪素膜のスパッタリン
グ法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガ
ス（代表的にはアルゴン）及び酸素雰囲気下において行うことができる。また、ターゲッ
トとして酸化珪素ターゲットまたは珪素ターゲットを用いることができる。例えば、珪素
ターゲットを用いて、酸素、及び窒素雰囲気下でスパッタリング法により酸化珪素を形成
することができる。脱水化または脱水素化により低抵抗化した酸化物半導体層に接して形
成する酸化物絶縁膜は、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが
外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化珪素膜、窒化酸
化珪素膜、酸化アルミニウム膜、または酸化窒化アルミニウムなどを用いる。
さらに、不活性ガス雰囲気下、または酸素ガス雰囲気下で加熱処理（好ましくは２００℃
以上４００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。これにより半導
体層１１３ａ及び半導体層１１３ｅの溝部が酸化物絶縁膜と接した状態で加熱される。
以上の工程を経ることによって、成膜後の酸化物半導体膜に対して脱水化または脱水素化
のための加熱処理を行って低抵抗化して高抵抗ソース領域又は高抵抗ドレイン領域に変え
、その高抵抗ドレイン領域の一部を選択的に酸素過剰な状態とする。その結果、ゲート電
極層と重なるチャネル形成領域は、Ｉ型となり、ソース電極層に重なる高抵抗ソース領域
と、ドレイン電極層に重なる高抵抗ドレイン領域とが自己整合的に形成される。また、酸
化物半導体層は、全体がＩ型化され、チャネル形成領域を含む酸化物半導体層となる。
次に、図９（Ｃ）及び図１１（Ｃ）に示すように、絶縁層１２３の上に、導電膜２０６と
導電膜２０７をスパッタリング法により積層形成する。この工程は連続的に行われ、マル
チチャンバーを用いて連続スパッタリングを行うことも可能である。連続的に、導電膜２
０６と導電膜２０７とを成膜することにより、スループットが向上し、不純物やゴミの混
入を抑制することができる。
導電膜２０６の光透過率は、十分に高いことが好ましい。また、導電膜２０６の光透過率
は、導電膜２０７の光透過率よりも高いことが好ましい。
導電膜２０６は、図３及び図４に示す導電膜１０２に適用可能な材料のいずれか一つまた
は複数を用いて単層構造または積層構造で形成することができる。
導電膜２０６は、導電膜１０２及び導電膜１１４を形成した材料と概ね同じ材料を有して
構成されることが好ましい。概ね同じ材料とは、主成分の元素が同じ材料のことであり、
例えば不純物とされる元素の種類や濃度などが異なっている場合がある。このように、概
ね同じ材料を用いることにより、スパッタや蒸着などで透光性を有する導電膜を形成する
場合、材料を共有できるというメリットがある。材料を共有できると、同じ製造装置を用
いることができ、製造工程をスムーズに流すことができ、スループットを向上させること
が可能となり、低コスト化を実現することが可能となる。
導電膜２０７の抵抗値は十分に低く、導電率は十分に高いことが好ましい。また、導電膜
２０６の抵抗値は、導電膜２０７の抵抗値よりも高いことが好ましい。
導電膜２０７は、図３及び図４に示す導電膜１０３に適用可能な材料のいずれか一つまた
は複数を用いて単層構造または積層構造で形成することができる。また、導電膜２０６は
、導電膜２０７を形成した材料とは、異なる材料を有して形成されることが好ましい。ま
たは、導電膜２０７は、遮光性を有する導電膜とは異なる積層構造を有して形成されるこ
とが好ましい。なぜなら、製造工程において、加えられる温度が導電膜２０６と導電膜２
０７とでは異なる場合が多いからである。通常、導電膜２０７の方が、高温な状態になる
ことが多い。また、導電膜２０７は、配線抵抗が小さい材料の層の単層構造または積層構
造を用いることが好ましい。また、導電膜２０６は、透光性を有する材料で形成されるこ
とが好ましい。
導電膜２０６の上に、導電膜２０７を形成した場合、両者の膜が反応を起こしてしまう場
合がある。例えば、導電膜２０６の上側の面（導電膜２０７と接する面）がＩＴＯの場合
において、導電膜２０７の下側の面（導電膜２０６と接する面）がアルミニウムの場合、
化学反応が起きてしまう。したがって、それを避けるために、導電膜２０７の下側の面（
導電膜２０６と接する面）には、高融点材料を用いることが好ましい。例えば、高融点材
料の例としては、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、ネオジム
（Ｎｄ）などがあげられる。そして、それらの膜の上に、抵抗値の低い材料を用いて、導
電膜２０７を多層膜とすることは、好適である。抵抗値の低い材料としては、アルミニウ
ム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などがあげられる。これらの材料は、遮光性及び反
射性を有している。
次に、図９（Ｄ）及び図１１（Ｄ）に示すように導電膜２０７上にレジストマスク３００
ａ及び３００ｅを形成する。レジストマスク３００ａ及び３００ｅは、多階調マスクを用
いることにより、厚さの異なる領域を有するレジストマスクであり、駆動回路部に配置さ
れるレジストマスク３００ａは、画素部に配置されるレジストマスク３００ｅよりも厚い
膜厚を有している。
次に、図１０（Ａ）、及び、図１２（Ａ）に示すように、レジストマスク３００ａ及び３
００ｅを用いて導電膜２０６及び導電膜２０７のエッチングを行う。これにより、導電層
４００ａ、４００ｅ及び導電層１０５ａ、１０５ｅを形成することができる。
次に、図１０（Ｂ）及び図１２（Ｂ）に示すように、レジストマスク３００ａ、３００ｅ
をアッシングする。例えば、酸素プラズマによるアッシング等を行えばよい。レジストマ
スク３００ａをアッシングにより後退（縮小）させることで、レジストマスク１１６ａが
形成され、導電層１０５ａの一部が露出する。また、このアッシング処理により、膜厚の
薄い画素部のレジストマスク３００ｅは除去され、導電層１０５ｅが露出する。このよう
に多階調マスクで形成したレジストマスクを用いることで、追加のレジストマスクを用い
ることがなくなるので、工程を簡略化することができる。
次に、図１０（Ｃ）及び図１２（Ｃ）に示すように、レジストマスク１１６ａを用いて、
導電層１０５ａに対してエッチングを行う。その結果、導電層１０５ａの一部が除去され
た導電層４０１ａが形成され、導電層４００ａの一部が露出する。また、導電層１０５ｅ
が除去され、導電層４００ｅが露出する。なお、導電層４００ａの端部は、導電層４０１
ａの端部よりも突出している。また、導電層４００ａと導電層４０１ａとは、それぞれの
層が有する面積が大きく異なってくる。つまり、導電層４００ａが有する面積は、導電層
４０１ａが有する面積よりも大きい。さらにエッチング後、レジストマスク１１６ａを除
去する。
次に、図１０（Ｄ）及び図１２（Ｄ）に示すように、導電層４００ａ、４００ｅ及び導電
層４０１ａの上に絶縁層２０８を形成する。絶縁層２０８は、単層構造または積層構造で
形成することができる。積層構造で形成する場合には、それぞれの膜の光透過率が十分に
高いことが好ましい。絶縁層２０８は、導電層４００ａ、４００ｅ及び導電層４０１ａに
よる凹凸を緩和し、表面を平坦にする絶縁膜として機能することが可能である。つまり、
絶縁層２０８は、平坦化膜として機能することが可能である。絶縁層２０８は、窒化珪素
を有する膜で形成されることが好ましい。窒化珪素膜は、不純物をブロッキングする効果
が高いため好適である。または、絶縁層２０８は、有機材料を有する膜で形成されること
が好ましい。有機材料の例として、アクリル、ポリイミド、ポリアミドなどが好適である
。これらの有機材料は、凹凸を平坦にする機能が高いため好適である。したがって、絶縁
層２０８を窒化珪素膜と有機材料の膜とで積層構造とする場合には、下側に窒化珪素膜を
配置し、上側に有機材料の膜を配置することが好適である。
なお、絶縁層１２３及び、絶縁層２０８は、カラーフィルターとしての機能を有すること
が可能である。基板１０１上にカラーフィルターを設けることにより、対向基板にカラー
フィルターを設ける必要がなくなり、２つの基板の位置を調整するためのマージンが必要
なくなるため、パネルの製造を容易にすることができる。
次に絶縁層２０８上にレジストマスクを形成し、レジストマスクを用いてエッチングを行
うことにより、絶縁層１２３及び絶縁層２０８の一部分を除去してコンタクトホール１１
７を形成する。
次に、図１２（Ｅ）に示すように、絶縁層１２３及びコンタクトホール１１７上に導電膜
を形成し、導電膜上にレジストマスクを形成し、レジストマスクを用いてエッチングを行
うことにより該導電膜の一部を除去し、導電層１２４ｅ、１２４ｇ、１２４ｈを形成する
。導電膜は、単層構造または積層構造で形成することができる。積層構造とする場合には
、それぞれの膜の光透過率が十分に高いことが好ましい。
導電層１２４ｅ、１２４ｇ、及び１２４ｈは、画素電極として機能させることができる。
または、導電層１２４ｅ、１２４ｇ、及び１２４ｈは、容量素子の電極として機能させる
ことができる。そのため、導電層１２４ｅ、１２４ｇ、及び１２４ｈは、透光性を有する
材料または光透過率の高い材料を有して構成されることが望ましい。
導電層１２４ｅ、１２４ｇ、及び１２４ｈは、コンタクトホール１１７を介して、ソース
配線、ソース電極層、ゲート配線、ゲート電極層、画素電極、容量配線、容量素子の電極
などと接続することが可能である。したがって、導電層１２４ｅ、１２４ｇ、及び１２４
ｈは、導体と導体とを接続するための配線として機能させることができる。
導電層１２４ｅ、１２４ｇ、及び１２４ｈと、導電膜１０２とは、概ね同じ材料を有して
構成されることが好ましい。あるいは、導電層１２４ｅ、１２４ｇ、及び１２４ｈと導電
膜１１４とは、概ね同じ材料を有して構成されることが好ましい。あるいは、導電層１２
４ｅ、１２４ｇ、及び１２４ｈと導電膜２０６とは、概ね同じ材料を有して構成されるこ
とが好ましい。このように、概ね同じ材料で形成することにより、スパッタや蒸着などで
透光性を有する導電膜を形成する場合、材料を共有できるというメリットがある。材料を
共有できると、同じ製造装置を用いることができ、製造工程をスムーズに流すことができ
、スループットを向上させることが可能となり、低コスト化を実現することが可能となる
。
以上、図３乃至図１２に示す工程により、６枚のマスクを用いて、同一基板上に駆動回路
部の薄膜トランジスタ１３０Ａ及び画素部の薄膜トランジスタ１３０Ｂを作り分けて作製
することができる。また、容量素子１３１も同一基板上に形成することができる。薄膜ト
ランジスタ１３０Ｂと容量素子１３１を個々の画素に対応してマトリクス状に配置するこ
とによりアクティブマトリクス型の表示装置を作製するための一方の基板とすることがで
きる。本明細書では便宜上このような基板をアクティブマトリクス基板と記載する。
また、図３乃至図１２に示す半導体装置の作製方法では、透光性を有する導電膜及び透光
性を有する導電膜の上に該透光性を有する導電膜より抵抗値の低い導電膜を積層し、多階
調マスクを用いて該積層膜を選択的にエッチングすることにより、透光性を有する導電膜
と、透光性を有する導電膜より抵抗値の低い導電層の積層により構成される駆動回路部の
薄膜トランジスタのゲート電極層、ソース電極層、又はドレイン電極層と、透光性を有す
る導電膜により構成される画素部の薄膜トランジスタのゲート電極層、ソース電極層、又
はドレイン電極層を形成する。これにより、マスク数を増やすことなく、駆動回路部及び
画素部において、異なる構造のゲート電極層、ソース電極層、またはドレイン電極層を作
り分けることができるため、作製工程数を低減させることができ、製造コストを低減させ
ることができる。
また、図３乃至図１２に示す半導体装置の作製方法では、透光性を有する導電膜及び透光
性を有する導電膜の上に該透光性を有する導電膜より抵抗値の低い導電膜を積層し、多階
調マスクを用いて該積層膜を選択的にエッチングすることにより、透光性を有する導電膜
と、透光性を有する導電膜より抵抗値の低い導電層の積層により構成される駆動回路部の
薄膜トランジスタのゲート配線、ソース配線、又はその他の引き回し配線と、透光性を有
する導電膜により構成される画素部の薄膜トランジスタのゲート配線、ソース配線、又は
その他の引き回し配線を形成することもできる。これにより、マスク数を増やすことなく
、駆動回路部及び画素部において、異なる構造のゲート配線、ソース配線、又はその他の
引き回し配線を作り分けることができるため、作製工程数を低減させることができ、製造
コストを低減させることができる。
また、図３乃至図１２に示す半導体装置の作製方法では、上記画素部の薄膜トランジスタ
と同一工程で、透光性を有する導電層と誘電体層により構成される保持容量を構成するこ
ともできる。これにより、マスク数を増やすことなく、画素部において、薄膜トランジス
タ及び保持容量を作り分けることができるため、作製工程数を低減させることができ、製
造コストを低減させることができる。
また、図３乃至図１２に示す半導体装置の作製方法では、透光性を有する導電膜の上に透
光性を有する導電膜より抵抗値の低い導電膜を積層し、例えば多階調マスクを用いて該積
層膜を選択的にエッチングすることにより、透光性を有する導電膜及び透光性を有する導
電膜より抵抗値の低い導電層の積層により構成される駆動回路部の薄膜トランジスタのチ
ャネル形成領域に重なる導電層と、透光性を有する導電膜により形成される画素部の薄膜
トランジスタのチャネル形成領域に重なる導電層を形成することもできる。上記に挙げた
それぞれの薄膜トランジスタのチャネル形成領域に重なる導電層は、各薄膜トランジスタ
のバックゲート電極層として機能させることが可能な導電層である。図３乃至図１２に示
す半導体装置の作製方法により、マスク数を増やすことなく、駆動回路部及び画素部にお
いて、異なる構造の導電層を作り分けることができるため、作製工程数を低減させること
ができ、製造コストを低減させることができる。
次に、図２に示す画素部と異なる半導体装置の構造の一例について図１３を用いて説明す
る。図１３（Ａ）は、本実施の形態に係る半導体装置の上面図であり、図１３（Ｂ）は、
図１３（Ａ）におけるＩ−Ｊの断面図である。図２と異なる点は、保持容量部の下部電極
の面積を大きくし、保持容量部の上部電極を画素電極１２４としている点にある。保持容
量部の大きさは、画素ピッチの７割以上、または８割以上とすることが好ましい。以下、
駆動回路部及び保持容量部及び保持容量配線以外の構成は、図２で示した構成と同様であ
るため、詳細な説明は省略する。
このような構成とすることにより、ソース配線及びソース電極層またはドレイン電極層を
形成する際に、保持容量部の上部電極を形成する必要がなくなるため、透過率を高めるこ
とができる。また、透過率の高い保持容量部を大きく形成することができる。保持容量部
を大きくすることによって、薄膜トランジスタがオフになったときでも、画素電極の電位
が保持されやすくなる。また、フィードスルー電位を小さくすることができる。また、保
持容量部を大きく形成した場合であっても、開口率を高めることができ消費電力を低減さ
せることができる。また、絶縁膜を２層としているため、絶縁膜に形成されるピンホール
等による層間ショートを防止させ、容量配線の凹凸を低減させ、液晶の配向乱れを抑制さ
せることができる。
次に、図２と異なる半導体装置の構造の一例について図１４を用いて説明する。図１４（
Ａ）は、本実施の形態に係る半導体装置の上面図であり、図１４（Ｂ）は、図１４（Ａ）
におけるＫ−Ｌの断面図である。図２と異なる点は、保持容量部の下部電極を大きくし、
容量配線、ゲート配線、及び、ソース配線を、透光性を有する導電層で形成し、保持容量
部の上部電極を大きくしている点にある。保持容量部の大きさは、画素ピッチの７割以上
、または８割以上とすることが好ましい。以下、保持容量部以外の構成は、図２で示した
構成と同様であるため、詳細な説明は省略する。
このような構成とすることにより、容量配線を抵抗値が低く導電率が高い材料を用いて形
成することができるため、信号の波形なまりを低減させ、配線抵抗による電圧降下を低減
させることができる。また、画素電極のコンタクトホールによる凹凸で、液晶の配向乱れ
があったとしても、容量配線の遮光性を有する導電層により、光漏れを防止させることが
できる。また、保持容量を大きくすることによって、薄膜トランジスタがオフになったと
きでも、画素電極の電位が保持されやすくなる。また、フィードスルー電位を小さくする
ことができる。また、保持容量を大きく形成した場合であっても、開口率を高めることが
でき消費電力を低減させることができる。
次に、図２と異なる半導体装置の構造の一例について図１５を用いて説明する。図１５（
Ａ）は、本実施の形態に係る半導体装置の上面図であり、図１５（Ｂ）は、図１５（Ａ）
におけるＭ−Ｎの断面図である。図２と異なる点は、保持容量部の下部電極として機能す
る透光性を有する導電層を大きくし、保持容量部の上部電極として機能する透光性を有す
る導電層を大きくしている点にある。保持容量部の大きさは、画素ピッチの７割以上、ま
たは８割以上とすることが好ましい。以下、保持容量部以外の構成は、図２で示した構成
と同様であるため、詳細な説明は省略する。
このような構成とすることにより、透過率の高い保持容量を大きく形成することができる
。保持容量を大きくすることによって、薄膜トランジスタがオフになったときでも、画素
電極の電位が保持されやすくなる。また、フィードスルー電位を小さくすることができる
。また、保持容量を大きく形成した場合であっても、開口率を高めることができ、消費電
力を低減させることができる。
本実施の形態は他の実施の形態と自由に組み合わせることができる。
（実施の形態２）
本発明の一態様によって薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さら
には駆動回路に用いて表示機能を有する半導体装置（表示装置ともいう）を作製すること
ができる。また、薄膜トランジスタを形成した駆動回路の一部または全体と、薄膜トラン
ジスタを形成した画素部とを同一基板上に一体形成し、システムオンパネルを形成するこ
とができる。
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光
素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によ
って輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒ
ｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子等が含まれる。また、電子インクな
ど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する
過程における、表示素子が完成する前の一形態に相当する素子基板は、電流を表示素子に
供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素
電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であっ
て、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があて
はまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒ
ｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回
路）が直接実装されたモジュールも全て表示装置に含むものとする。
半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図１７を用いて
説明する。図１７（Ａ）は、薄膜トランジスタ４０１０、４０１１、及び液晶素子４０１
３を、第１の基板４００１及び第２の基板４００６との間にシール材４００５によって封
止した、パネルの平面図であり、図１７（Ｂ）は、図１７（Ａ）のＱ−Ｒにおける断面図
に相当する。
なお、図１７に示す薄膜トランジスタ４０１０及び４０１１は、ゲート電極層、ゲート絶
縁層、半導体層、ソース電極層、及びドレイン電極層の端部がテーパーとなっている。こ
のように、各層の端部をテーパーとすることで、各々の層に接して上部に形成される層の
被覆性を向上させ、段切れを防止させることができ、半導体装置の歩留まりを向上させる
ことができる。ただし、本実施の形態はこの構成に限られず、ゲート電極層、ゲート絶縁
層、半導体層、又は、ソース電極層若しくはドレイン電極層の端部を必ずしもテーパーと
する必要はない。また、いずれか一又は複数の層がテーパーとなっていても良い。
第１の基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、走査
線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素
部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４の上に第２の基板４
００６が設けられている。よって画素部４００２と、信号線駆動回路４００３と、走査線
駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６と
によって、液晶４００８と共に封止されている。なお本実施の形態では、画素部４００２
と、信号線駆動回路４００３と、走査線駆動回路４００４とを、第１の基板４００１上に
一体形成した例について説明するが、信号線駆動回路４００３又は走査線駆動回路４００
４のどちらか一方を、別途用意された基板上に、多結晶半導体や単結晶半導体を用いた薄
膜トランジスタで形成し、第１の基板４００１上に貼り合わせるようにしても良い。図１
７では、画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４は、酸
化物半導体で形成された薄膜トランジスタを例示する。
また第１の基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、
走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図１７（Ｂ）では、画
素部４００２に含まれる薄膜トランジスタ４０１０と、信号線駆動回路４００３に含まれ
る薄膜トランジスタ４０１１を例示している。薄膜トランジスタ４０１０及び薄膜トラン
ジスタ４０１１は、Ｎ型の半導体層を用いた薄膜トランジスタに相当する。画素部４００
２には、保持容量部が図示されていないが、図２、図１３乃至図１５に図示するような保
持容量部を形成することもできる。
上述したように、駆動回路部は、薄膜トランジスタのゲート電極層と電気的に接続される
ゲート電極層を含むゲート配線は、透光性を有する導電層と、遮光性を有する導電率の高
い導電層との順で積層されており、薄膜トランジスタのソース電極層又はドレイン電極層
と電気的に接続されるソース電極層を含むソース配線は、透光性を有する導電層と導電率
の高い遮光性を有する導電層との順で積層されている。また、画素部は、薄膜トランジス
タのゲート電極層と電気的に接続されるゲート電極層を含むゲート配線は、透光性を有す
る導電層のみで形成されており、薄膜トランジスタのソース電極層又はドレイン電極層と
電気的に接続されるソース電極層を含むソース配線は、透光性を有する導電層のみで形成
されている。つまり、画素部の薄膜トランジスタのゲート電極層と電気的に接続されるゲ
ート電極層を含むゲート配線は、駆動回路部の薄膜トランジスタのゲート電極層と電気的
に接続されるゲート電極層を含むゲート配線を構成する透光性を有する導電層の一部で形
成されており、画素部の薄膜トランジスタのソース電極層又はドレイン電極層と電気的に
接続されるソース電極層を含むソース配線は、駆動回路部の薄膜トランジスタのソース電
極層又はドレイン電極層と電気的に接続されるソース電極層を含むソース配線を構成する
透光性を有する導電層の一部で形成されている。
駆動回路部は、ゲート電極層を含むゲート配線とソース電極層を含むソース配線とバック
ゲートを、透光性を有する導電層と遮光性を有する導電率の高い導電層との順で積層する
ことにより、配線抵抗を低減させ、消費電力を低減させることができる。また、画素部に
バックゲートを設ける場合、バックゲートを構成する導電膜の一つに、遮光性を有する導
電膜を用いているため、画素間を遮光させることができる。つまり、ブラックマトリクス
を用いることなく画素間を遮光させることができる。
このようにして、画素部の保持容量部も、透光性を有する導電層で形成することにより、
開口率を向上させることができる。また、保持容量部を、透光性を有する導電層で形成す
ることにより、保持容量部を大きくすることができるため、薄膜トランジスタがオフにな
ったときでも、画素電極の電位が保持されやすくなる。
また４０１３は液晶素子に相当し、液晶素子４０１３が有する画素電極４０３０は、薄膜
トランジスタ４０１０と配線４０４０を介して電気的に接続されている。そして液晶素子
４０１３の対向電極４０３１は第２の基板４００６上に形成されている。画素電極４０３
０と対向電極４０３１と液晶４００８とが重なっている部分が、液晶素子４０１３に相当
する。
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはス
テンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、またはアクリル樹脂フ
ィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステ
ルフィルムで挟んだ構造のシートを用いることもできる。
また４０３５は球状のスペーサであり、画素電極４０３０と対向電極４０３１との間の距
離（セルギャップ）を制御するために設けられている。なお絶縁膜を選択的にエッチング
することで得られるスペーサを用いても良い。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４
００２に与えられる各種信号及び電位は、引き回し配線４０１４、４０１５を介して、Ｆ
ＰＣ４０１８から供給されている。
本実施の形態では、接続端子電極４０１６が、液晶素子４０１３が有する画素電極４０３
０と同じ導電膜から形成されている。また、引き回し配線４０１５は、配線４０４０と同
じ導電膜で形成されている。
接続端子電極４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
なお、図示していないが、本実施の形態に示した液晶表示装置は配向膜を有していても良
い。または、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の
一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移
する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲
を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶４００
８に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓ
ｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい
。
なお透過型液晶表示装置の他に、半透過型液晶表示装置でも適用できる。
また、液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層（カラー
フィルター）、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内
側に設けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光
板及び着色層の材料や作製工程条件によって適宜設定すればよい。また、表示部以外にブ
ラックマトリクスとして機能する遮光膜を設けてもよい。
絶縁層４０２１上において、駆動回路用の薄膜トランジスタ４０１１の酸化物半導体層の
チャネル形成領域と重なる位置に導電層４０５０が設けられている。導電層４０５０を酸
化物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後にお
ける薄膜トランジスタ４０１１のしきい値電圧の変化量を低減することができる。また、
導電層４０５０は、電位が薄膜トランジスタ４０１１のゲート電極層と同じでもよいし、
異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層
４０５０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。なお、画素
部の薄膜トランジスタ４０１０の酸化物半導体層のチャネル形成領域と重なる位置に、透
光性を有する導電性材料を用いて導電層４０６０を設けても良い。
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、実施の
形態１で示した平坦化絶縁層４５４と同様な材料及び方法で形成すればよく、ポリイミド
、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料
を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シ
ロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いること
ができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層４０
２１を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法
、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン
印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイ
フコーター等を用いることができる。絶縁層４０２１の焼成工程と半導体層のアニールを
兼ねることで効率よく半導体装置を作製することが可能となる。
画素電極４０３０、対向電極４０３１は、酸化タングステンを含むインジウム酸化物、酸
化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化
チタンを含むインジウム錫酸化物、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化
物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する透光性の導電性材料
を用いることができる。
また、画素電極４０３０、対向電極４０３１として、導電性高分子（導電性ポリマーとも
いう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成し
た画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７
０％以上であることが好ましい。シート抵抗は、より低いことが好ましい。また、導電性
組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４
００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
接続端子電極４０１６が、液晶素子４０１３が有する画素電極４０３０と同じ導電膜から
形成され、引き回し配線４０１５は、薄膜トランジスタ４０１０、４０１１のソース電極
層及びドレイン電極層と同じ導電膜で形成されている。
接続端子電極４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
また図１７においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実
装している例を示しているがこの構成に限定されない。走査線駆動回路を別途形成して実
装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して
実装しても良い。
図１８は、本明細書に開示する作製方法により作製されるＴＦＴ基板２６００を用いて半
導体装置として液晶表示モジュールを構成する一例を示している。
図１８は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシ
ール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む
表示素子２６０４、着色層２６０５が設けられ表示領域を形成している。着色層２６０５
はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応し
た着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対向基板２６０１の
外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている。光源は冷
陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブル配
線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、コントロー
ル回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位
相差板を有した状態で積層してもよい。
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉ
ｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓ
ｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａ
ｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇ
ｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ
Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌ
ｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
以上の工程により、半導体装置として信頼性の高い液晶表示パネルを作製することができ
る。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態３）
半導体装置の一形態として電子ペーパーの例を示す。
スイッチング素子と電気的に接続する素子を利用して電子インクを駆動させる電子ペーパ
ーに用いてもよい。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼
ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とす
ることが可能という利点を有している。
電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒
子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に
複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロ
カプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示す
るものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合におい
て移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を
含む）とする。
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、
いわゆる誘電泳動的効果を利用したディスプレイである。なお電気泳動ディスプレイは、
液晶表示装置には必要な偏光板は必要ない。
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、こ
の電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また
、カラーフィルターや色素を有する粒子を用いることによってカラー表示も可能である。
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイク
ロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプ
セルに電界を印加すれば表示を行うことができる。例えば、実施の形態１の薄膜トランジ
スタによって得られるアクティブマトリクス基板を用いることができる。
なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、
半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレク
トロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を
用いればよい。
図１９は、半導体装置の例としてアクティブマトリクス型の電子ペーパーを示す。半導体
装置に用いられる薄膜トランジスタ５８１としては、実施の形態１で示す薄膜トランジス
タと同様に作製でき、酸化物半導体層を含む信頼性の高い薄膜トランジスタである。
図１９の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイス
トボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層であ
る第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差
を生じさせて球形粒子の向きを制御することにより、表示を行う方法である。
基板５８０上に形成された薄膜トランジスタ５８１はボトムゲート構造の薄膜トランジス
タであり、酸化物半導体層と接する絶縁膜５８６及び絶縁膜５８６に接する絶縁膜５８５
に覆われている。基板５８０と基板５９６との間に封止される薄膜トランジスタ５８１の
ソース電極層又はドレイン電極層によって第１の電極層５８７と、絶縁膜５８５に形成す
る開口で接しており電気的に接続している。第１の電極層５８７と基板５９６上に形成さ
れた第２の電極層５８８との間には黒色領域５９０ａ及び白色領域５９０ｂを有し、周り
に液体で満たされているキャビティ５９４を含む球形粒子５８９が設けられており、球形
粒子５８９の周囲は樹脂等の充填材５９５で充填されている（図１９参照）。なお、薄膜
トランジスタ５８１を覆う絶縁膜５８５は、単層構造としても積層構造としても良い。第
１の電極層５８７が画素電極に相当し、第２の電極層５８８が共通電極に相当する。第２
の電極層５８８は、薄膜トランジスタ５８１と同一基板上に設けられる共通電位線と電気
的に接続される。共通接続部を用いて、基板５８０と基板５９６の間に配置される導電性
粒子を介して第２の電極層５８８と共通電位線とを電気的に接続することができる。
なお、図１９に示す薄膜トランジスタ５８１において、ゲート電極層、ゲート絶縁層、半
導体層、ソース電極層、及びドレイン電極層の端部がテーパー形状となっている。このよ
うに、各層の端部をテーパーとすることで、各々の層に接して上部に形成される層の被覆
性を向上させ、段切れを防止させることができ、半導体装置の歩留まりを向上させること
ができる。ただし、本実施の形態はこの構成に限られず、ゲート電極層、ゲート絶縁層、
半導体層、又は、ソース電極層若しくはドレイン電極層の端部を必ずしもテーパーとする
必要はない。また、いずれか一又は複数の層がテーパーとなっていても良い。
また、ツイストボールを用いた素子の代わりに、電気泳動素子を用いることも可能である
。透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１
０μｍ〜２００μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との
間に設けられるマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与え
られると、白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することが
できる。この原理を応用した表示素子が電気泳動表示素子であり、電気泳動表示素子を用
いたデバイスは一般的に電子ペーパーとよばれている。電気泳動表示素子は、液晶表示素
子に比べて反射率が高いため、補助ライトは不要であり、また消費電力が小さく、薄暗い
場所でも表示部を認識することが可能である。また、表示部に電源が供給されない場合で
あっても、一度表示した像を保持することが可能であるため、電源から表示機能付き半導
体装置（単に表示装置、又は表示装置を具備する半導体装置ともいう）を切断した場合で
あっても、表示された像を保存しておくことが可能となる。
以上の工程により、半導体装置として信頼性の高い電子ペーパーを作製することができる
。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態４）
本実施の形態では、半導体装置として発光表示装置の例を示す。表示装置の有する表示素
子としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレ
クトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合
物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼
ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより発光する。このようなメカニズムから、
該発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
発光素子の構成について、図２０を用いて説明する。ここでは、駆動用ＴＦＴがｎ型の場
合を例に挙げて、画素の断面構造について説明する。図２０（Ａ）、図２０（Ｂ）、図２
０（Ｃ）の半導体装置に用いられるＴＦＴ７０１、ＴＦＴ７１１、ＴＦＴ７２１は、先の
実施の形態で示す薄膜トランジスタと同様に作製することができる。
発光素子は、光を取り出すために、陽極または陰極の少なくとも一方が透明になっている
。ここで、透明とは、少なくとも発光波長における透過率が十分に高いことを意味する。
光の取り出し方式としては、基板上に薄膜トランジスタ及び発光素子を形成し、該基板と
は反対側の面から光を取り出す上面射出方式（上面取り出し方式）や、基板側の面から光
を取り出す下面射出方式（下面取り出し方式）、基板側およびその反対側の面から光を取
り出す両面射出方式（両面取り出し方式）などがある。
上面射出方式の発光素子について図２０（Ａ）を参照して説明する。
図２０（Ａ）は、発光素子７０２から発せられる光が陽極７０５側に抜ける場合の、画素
の断面図を示している。ここでは、駆動用ＴＦＴ７０１と電気的に接続された透光性を有
する導電層７０７上に、発光素子７０２が形成されており、陰極７０３上に発光層７０４
、陽極７０５が順に積層されている。陰極７０３としては、仕事関数が小さく、光を反射
する導電膜を用いることができる。例えば、Ｃａ、Ａｌ、Ｍｇ−Ａｇ、Ａｌ−Ｌｉ等の材
料を用いて陰極７０３を形成することが望ましい。発光層７０４は、単層で構成されてい
ても、複数の層が積層されるように構成されていても良い。複数の層で構成されている場
合、陰極７０３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順
に積層すると良いが、もちろん、これらの層を全て設ける必要はない。陽極７０５は光を
透過する導電性材料を用いて形成する。例えば、酸化タングステンを含むインジウム酸化
物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物
、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（ＩＴＯ）、インジウム亜
鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を
用いれば良い。
陰極７０３及び陽極７０５で発光層７０４を挟んだ構造を、発光素子７０２と呼ぶことが
できる。図２０（Ａ）に示した画素の場合、発光素子７０２から発せられる光は、矢印で
示すように陽極７０５側に射出される。発光素子７０２の構造は、マイクロキャビティ構
造としても良い。これにより、取り出し波長を選択することが可能となるため、色純度を
向上させることができる。なお、この場合には、取り出し波長にあわせて発光素子７０２
を構成する各層の厚みを設定することになる。また、所定の反射率を有する材料を用いて
電極を形成すると良い。
陽極７０５の上には、窒化シリコン、酸化シリコンなどを含む絶縁層を形成しても良い。
これにより、発光素子の劣化を抑制することができる。
次に、下面射出方式の発光素子について図２０（Ｂ）を参照して説明する。
図２０（Ｂ）は、発光素子７１２から発せられる光が陰極７１３側に抜ける場合の、画素
の断面図を示している。ここでは、駆動用ＴＦＴ７１１と電気的に接続された透光性を有
する導電層７１７上に、発光素子７１２の陰極７１３が形成されており、陰極７１３上に
発光層７１４、陽極７１５が順に積層されている。なお、陽極７１５が透光性を有する場
合、該陽極７１５上を覆うように遮光膜７１６を設けても良い。陰極７１３は、図２０（
Ａ）の場合と同様に、仕事関数が小さい導電性材料を用いることができる。ただしその膜
厚は、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍ
程度の膜厚を有するアルミニウム膜を、陰極７１３として用いることができる。発光層７
１４は、図２０（Ａ）と同様に、単層で構成されていても、複数の層が積層されるように
構成されていても良い。陽極７１５は、光を透過する必要はないが、図２０（Ａ）と同様
に、透光性を有する導電性材料を用いて形成しても良い。遮光膜７１６には、光を反射す
る金属等を用いることができるが、これに限定されない。なお、遮光膜７１６に反射機能
を有せしめることにより、光の取り出し効率を向上させることが可能である。
陰極７１３及び陽極７１５で、発光層７１４を挟んだ構造を発光素子７１２と呼ぶことが
できる。図２０（Ｂ）に示した画素の場合、発光素子７１２から発せられる光は、矢印で
示すように陰極７１３側に射出される。発光素子７１２の構造は、マイクロキャビティ構
造としても良い。また、陽極７１５の上には絶縁層を形成しても良い。
次に、両面射出方式の発光素子について、図２０（Ｃ）を参照して説明する。
図２０（Ｃ）は、駆動用ＴＦＴ７２１と電気的に接続された透光性を有する導電層７２７
上に、発光素子７２２の陰極７２３が形成されており、陰極７２３上に発光層７２４、陽
極７２５が順に積層されている。陰極７２３は、図２０（Ａ）の場合と同様に、仕事関数
が小さい導電性材料を用いることができる。ただしその膜厚は、光を透過する程度とする
。例えば２０ｎｍの膜厚を有するアルミニウム膜を、陰極７２３として用いることができ
る。発光層７２４は、図２０（Ａ）と同様に、単層で構成されていても、複数の層が積層
されるように構成されていても良い。陽極７２５は、図２０（Ａ）と同様に、透光性を有
する導電性材料を用いて形成することができる。
陰極７２３と、発光層７２４と、陽極７２５とが重なった構造を発光素子７２２と呼ぶこ
とができる。図２０（Ｃ）に示した画素の場合、発光素子７２２から発せられる光は、矢
印で示すように陽極７２５側と陰極７２３側の両方に射出される。発光素子７２２の構造
は、マイクロキャビティ構造としても良い。また、陽極７２５の上には絶縁層を形成して
も良い。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。また、ここでは、発光素子の駆動を制御する薄膜トラ
ンジスタ（発光素子駆動用ＴＦＴ）と発光素子が電気的に接続されている例を示したが、
発光素子駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接続されている構成であっ
てもよい。
なお、本実施の形態で示す半導体装置は、図２０に示した構成に限定されるものではなく
、各種の変形が可能である。
次に、半導体装置の一形態に相当する発光表示パネル（発光パネルともいう）の外観及び
断面について、図２１を参照して説明する。図２１は、第１の基板４５０１上に形成され
た薄膜トランジスタ４５０９、薄膜トランジスタ４５１０および発光素子４５１１を、第
２の基板４５０６とシール材４５０５によって封止したパネルの平面図および断面図であ
る。ここで、図２１（Ａ）は平面図を示し、図２１（Ｂ）は、図２１（Ａ）のＳ−Ｔにお
ける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０
３ｂ、走査線駆動回路４５０４ａ、走査線駆動回路４５０４ｂを囲むようにして、シール
材４５０５が設けられている。また、画素部４５０２、信号線駆動回路４５０３ａ、信号
線駆動回路４５０３ｂ、走査線駆動回路４５０４ａ、走査線駆動回路４５０４ｂの上に第
２の基板４５０６が設けられている。つまり、画素部４５０２、信号線駆動回路４５０３
ａ、４５０３ｂ、走査線駆動回路４５０４ａ、走査線駆動回路４５０４ｂは、第１の基板
４５０１とシール材４５０５と第２の基板４５０６とによって、充填材４５０７と共に密
封されている。このように、気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフ
ィルム、紫外線硬化樹脂フィルム等）やカバー材などを用いてパッケージング（封入）す
ることが好ましい。
また、第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、
信号線駆動回路４５０３ｂ、走査線駆動回路４５０４ａ、走査線駆動回路４５０４ｂは、
薄膜トランジスタを複数有しており、図２１（Ｂ）では、画素部４５０２に含まれる薄膜
トランジスタ４５１０と、信号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０
９を例示している。
薄膜トランジスタ４５０９、薄膜トランジスタ４５１０は、実施の形態１乃至３において
示した薄膜トランジスタを適用することができる。なお、本実施の形態において、薄膜ト
ランジスタ４５０９、薄膜トランジスタ４５１０はｎチャネル型薄膜トランジスタである
。
また、４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電
極層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気
的に接続されている。なお、発光素子４５１１の構成は、第１の電極層４５１７、第２の
電極４５１２、電界発光層４５１３、第３の電極層４５１４の積層構造であるが、本実施
の形態に示した構成に限定されない。発光素子４５１１から取り出す光の方向などに合わ
せて、上記構成は適宜変更することができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜、有機ポリシロキサンなどを用いて形成する。
特に、感光性を有する材料を用いて第１の電極層４５１７上に開口部を形成し、その開口
部の側壁が、連続した曲率を持つ傾斜面となるようにすることが好ましい。
電界発光層４５１３は、単層で構成されていても、複数の層が積層されるように構成され
ていても良い。
発光素子４５１１に酸素、水素、水、二酸化炭素等が侵入しないように、第３の電極層４
５１４及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、窒
化酸化珪素膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路４５０３ａ、信号線駆動回路４５０３ｂ、走査線駆動回路４５０４
ａ、走査線駆動回路４５０４ｂ、画素部４５０２などに与えられる各種信号は、ＦＰＣ４
５１８ａ、ＦＰＣ４５１８ｂから供給されている。
本実施の形態では、接続端子電極４５１５が、発光素子４５１１の第１の電極層４５１７
と同じ導電膜から形成され、端子電極４５１６は、薄膜トランジスタ４５０９や薄膜トラ
ンジスタ４５１０のソース電極層及びドレイン電極層と同じ導電膜から形成される例につ
いて示している。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介
して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する基板は、可視光に対する透光性を有
していなければならない。可視光に対する透光性を有する基板としては、ガラス板、プラ
スチック板、ポリエステルフィルム、アクリルフィルムなどがある。
充填材４５０７としては、窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂や
熱硬化樹脂などを用いることができる。例えば、ＰＶＣ（ポリビニルクロライド）、アク
リル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）、Ｅ
ＶＡ（エチレンビニルアセテート）などを用いることができる。本実施の形態では、充填
材として窒素を用いる例について示している。
必要であれば、発光素子の射出面に偏光板、円偏光板（楕円偏光板を含む）、位相差板（
λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを設けてもよい。また、表面
には反射防止処理を施しても良い。例えば、表面の凹凸により反射光を拡散し、映り込み
を低減できるアンチグレア処理を施すことができる。
信号線駆動回路４５０３ａ、信号線駆動回路４５０３ｂ、走査線駆動回路４５０４ａ、走
査線駆動回路４５０４ｂは、別途用意された基板上の単結晶半導体または多結晶半導体に
よって形成されていても良い。また、信号線駆動回路のみ、若しくはその一部、または走
査線駆動回路のみ、若しくはその一部のみを別途形成して実装しても良く、本実施の形態
は図２１の構成に限定されない。
以上の工程により、高性能な発光表示装置（表示パネル）を作製することができる。
次に、デジタル時間階調駆動を適用可能な画素構成およびその動作について説明する。図
２２は、デジタル時間階調駆動を適用可能な画素構成の例を示す図である。ここでは、酸
化物半導体層（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜）をチャネル形成領域に用いるｎチャ
ネル型の薄膜トランジスタを１つの画素に２つ用いる例を示す。
図２２（Ａ）において、画素６４００は、スイッチング用薄膜トランジスタ６４０１、発
光素子駆動用薄膜トランジスタ６４０２、発光素子６４０４および容量素子６４０３を有
している。スイッチング用薄膜トランジスタ６４０１はゲートが走査線６４０６に接続さ
れ、第１電極（ソース電極層及びドレイン電極層の一方）が信号線６４０５に接続され、
第２電極（ソース電極層及びドレイン電極層の他方）が発光素子駆動用薄膜トランジスタ
６４０２のゲートに接続されている。発光素子駆動用薄膜トランジスタ６４０２は、ゲー
トが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０７に
接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。発光
素子６４０４の第２電極は共通電極６４０８に相当する。
なお、発光素子６４０４の第２電極（共通電極６４０８側）と第１電極（電源線６４０７
側）の電位の関係は、どちらが高電位となるように設定されても良い。発光表示装置では
、高電位と低電位との電位差を発光素子６４０４に印加し、それによって生じる電流で発
光素子６４０４を発光させるため、高電位と低電位との電位差が発光素子６４０４のしき
い値電圧以上となるように、それぞれの電位を設定すれば良い。
なお、容量素子６４０３は発光素子駆動用薄膜トランジスタ６４０２のゲート容量を代用
して省略することも可能である。発光素子駆動用薄膜トランジスタ６４０２のゲート容量
は、チャネル領域とゲート電極層との間で容量が形成されるものであってもよい。
ここで、電圧入力電圧駆動方式の場合には、発光素子駆動用薄膜トランジスタ６４０２の
ゲートには、発光素子駆動用薄膜トランジスタ６４０２がオン状態またはオフ状態となる
ようなビデオ信号を入力する。つまり、発光素子駆動用薄膜トランジスタ６４０２は線形
領域で動作させる。
また、入力信号を異ならせることで、図２２（Ａ）と同じ画素構成を用いてアナログ階調
駆動が可能である。例えば、ビデオ信号をアナログとすることで、発光素子６４０４にビ
デオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。ビデオ信号は発光
素子駆動用薄膜トランジスタ６４０２が飽和領域で動作するような信号とすることが好ま
しい。
また、電源線６４０７の電位は、パルス状に変化するものであっても良い。この場合、図
２２（Ｂ）のような構成を採用すると好ましい。
また、図２２（Ａ）の構成において、ある画素の発光素子６４０４の第２電極の電位は、
他の画素の第２電極の電位と共通にすることが多いが（共通電極６４０８の電位）、陰極
を画素ごとにパターニングして、各々駆動薄膜トランジスタと接続させる構成としても良
い。
なお、開示する発明の一態様は、図２２に示す画素構成に限定して解釈されない。例えば
、図２２に示す画素に新たにスイッチ、抵抗素子、容量素子、薄膜トランジスタ、論理回
路などを追加してもよい。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態５）
半導体装置は、電子ペーパーとして適用することができる。電子ペーパーは、情報を表示
する、あらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを、電
子書籍（電子ブック）、ポスター、電車などの乗り物の車内広告、クレジットカード等の
各種カードにおける表示部分などに適用することができる。電子機器の一例を図２３、図
２４に示す。
図２３（Ａ）は、電子ペーパーで作られたポスター２６３１を示している。広告媒体が紙
の印刷物である場合には、広告の交換は人手によって行われるが、電子ペーパーを用いれ
ば短時間で広告の表示を変えることができる。また、表示も崩れることなく安定した画像
が得られる。なお、ポスターは無線で情報を送受信できる構成としてもよい。
また、図２３（Ｂ）は、電車などの乗り物の車内広告２６３２を示している。広告媒体が
紙の印刷物である場合には、広告の交換は人手によって行われるが、電子ペーパーを用い
れば人手を多くかけることなく短時間で広告の表示を変えることができる。また表示も崩
れることなく安定した画像が得られる。なお、ポスターは無線で情報を送受信できる構成
としてもよい。
また、図２４は、電子書籍２７００を示している。例えば、電子書籍２７００は、筐体２
７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７
０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行
うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる
。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部（図２４では表示部２７０５）に文章を表示し、左側の表示部
（図２４では表示部２７０７）に画像を表示することができる。
また、図２４では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２
７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている
。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキー
ボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や
側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢ
ケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成
としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成とし
てもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態においては、液晶表示装置に適用できる画素の構成及び画素の動作について
説明する。なお、本実施の形態における液晶素子の動作モードとして、ＴＮ（Ｔｗｉｓｔ
ｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モー
ド、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌ
ｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔ
ｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌ
ｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏ
ｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、Ｆ
ＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ
（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを
用いることができる。
図２５（Ａ）は、液晶表示装置に適用できる画素構成の一例を示す図である。画素５０８
０は、薄膜トランジスタ５０８１、液晶素子５０８２及び容量素子５０８３を有している
。薄膜トランジスタ５０８１のゲートは配線５０８５と電気的に接続される。薄膜トラン
ジスタ５０８１の第１端子は配線５０８４と電気的に接続される。薄膜トランジスタ５０
８１の第２端子は液晶素子５０８２の第１端子と電気的に接続される。液晶素子５０８２
の第２端子は配線５０８７と電気的に接続される。容量素子５０８３の第１端子は液晶素
子５０８２の第１端子と電気的に接続される。容量素子５０８３の第２端子は配線５０８
６と電気的に接続される。なお、薄膜トランジスタの第１端子とは、ソースまたはドレイ
ンのいずれか一方であり、薄膜トランジスタの第２端子とは、ソースまたはドレインの他
方のことである。つまり、薄膜トランジスタの第１端子がソースである場合は、薄膜トラ
ンジスタの第２端子はドレインとなる。同様に、薄膜トランジスタの第１端子がドレイン
である場合は、薄膜トランジスタの第２端子はソースとなる。
配線５０８４は信号線として機能させることができる。信号線は、画素の外部から入力さ
れた信号電圧を画素５０８０に伝達するための配線である。配線５０８５は走査線として
機能させることができる。走査線は、薄膜トランジスタ５０８１のオンオフを制御するた
めの配線である。配線５０８６は容量線として機能させることができる。容量線は、容量
素子５０８３の第２端子に所定の電圧を加えるための配線である。薄膜トランジスタ５０
８１は、スイッチとして機能させることができる。容量素子５０８３は、保持容量として
機能させることができる。保持容量は、スイッチがオフの状態においても、信号電圧が液
晶素子５０８２に加わり続けるようにするための容量素子である。配線５０８７は、対向
電極として機能させることができる。対向電極は、液晶素子５０８２の第２端子に所定の
電圧を加えるための配線である。なお、それぞれの配線が持つことのできる機能はこれに
限定されず、様々な機能を有することが出来る。例えば、容量線に加える電圧を変化させ
ることで、液晶素子に加えられる電圧を調整することもできる。なお、薄膜トランジスタ
５０８１はスイッチとして機能すればよいため、薄膜トランジスタ５０８１の極性はＰチ
ャネル型でもよいし、Ｎチャネル型でもよい。
図２５（Ｂ）は、液晶表示装置に適用できる画素構成の一例を示す図である。図２５（Ｂ
）に示す画素構成例は、図２５（Ａ）に示す画素構成例と比較して、配線５０８７が省略
され、かつ、液晶素子５０８２の第２端子と容量素子５０８３の第２端子とが電気的に接
続されている点が異なっている以外は、図２５（Ａ）に示す画素構成例と同様な構成であ
るとしている。図２５（Ｂ）に示す画素構成例は、特に、液晶素子が横電界モード（ＩＰ
Ｓモード、ＦＦＳモードを含む）である場合に適用できる。なぜならば、液晶素子が横電
界モードである場合、液晶素子５０８２の第２端子および容量素子５０８３の第２端子を
同一な基板上に形成させることができるため、液晶素子５０８２の第２端子と容量素子５
０８３の第２端子とを電気的に接続させることが容易であるからである。図２５（Ｂ）に
示すような画素構成とすることで、配線５０８７を省略できるので、製造工程を簡略なも
のとすることができ、製造コストを低減できる。
図２５（Ａ）または図２５（Ｂ）に示す画素構成は、マトリクス状に複数配置されること
ができる。こうすることで、液晶表示装置の表示部が形成され、様々な画像を表示するこ
とができる。図２５（Ｃ）は、図２５（Ａ）に示す画素構成がマトリクス状に複数配置さ
れている場合の回路構成を示す図である。図２５（Ｃ）に示す回路構成は、表示部が有す
る複数の画素のうち、４つの画素を抜き出して示した図である。そして、ｉ列ｊ行（ｉ，
ｊは自然数）に位置する画素を、画素５０８０＿ｉ，ｊと表記し、画素５０８０＿ｉ，ｊ
には、配線５０８４＿ｉ、配線５０８５＿ｊ、配線５０８６＿ｊが、それぞれ電気的に接
続される。同様に、画素５０８０＿ｉ＋１，ｊについては、配線５０８４＿ｉ＋１、配線
５０８５＿ｊ、配線５０８６＿ｊと電気的に接続される。同様に、画素５０８０＿ｉ，ｊ
＋１については、配線５０８４＿ｉ、配線５０８５＿ｊ＋１、配線５０８６＿ｊ＋１と電
気的に接続される。同様に、画素５０８０＿ｉ＋１，ｊ＋１については、配線５０８４＿
ｉ＋１、配線５０８５＿ｊ＋１、配線５０８６＿ｊ＋１と電気的に接続される。なお、各
配線は、同じ列または行に属する複数の画素によって共有されることができる。なお、図
２５（Ｃ）に示す画素構成において配線５０８７は対向電極であり、対向電極は全ての画
素において共通であることから、配線５０８７については自然数ｉまたはｊによる表記は
行なわないこととする。なお、図２５（Ｂ）に示す画素構成を用いることも可能であるた
め、配線５０８７が記載されている構成であっても配線５０８７は必須ではなく、他の配
線と共有されること等によって省略されることができる。
図２５（Ｃ）に示す画素構成は、様々な方法によって駆動されることができる。特に、交
流駆動と呼ばれる方法によって駆動されることによって、液晶素子の劣化（焼き付き）を
抑制することができる。図２５（Ｄ）は、交流駆動の１つである、ドット反転駆動が行な
われる場合の、図２５（Ｃ）に示す画素構成における各配線に加えられる電圧のタイミン
グチャートを表す図である。ドット反転駆動が行なわれることによって、交流駆動が行な
われる場合に視認されるフリッカ（ちらつき）を抑制することができる。
図２５（Ｃ）に示す画素構成において、配線５０８５＿ｊと電気的に接続されている画素
におけるスイッチは、１フレーム期間中の第ｊゲート選択期間において選択状態（オン状
態）となり、それ以外の期間では非選択状態（オフ状態）となる。そして、第ｊゲート選
択期間の後に、第ｊ＋１ゲート選択期間が設けられる。このように順次走査が行なわれる
ことで、１フレーム期間内に全ての画素が順番に選択状態となる。図２５（Ｄ）に示すタ
イミングチャートでは、電圧が高い状態（ハイレベル）となることで、当該画素における
スイッチが選択状態となり、電圧が低い状態（ローレベル）となることで非選択状態とな
る。なお、これは各画素における薄膜トランジスタがＮチャネル型の場合であり、Ｐチャ
ネル型の薄膜トランジスタが用いられる場合、電圧と選択状態の関係は、Ｎチャネル型の
場合とは逆となる。
図２５（Ｄ）に示すタイミングチャートでは、第ｋフレーム（ｋは自然数）における第ｊ
ゲート選択期間において、信号線として用いる配線５０８４＿ｉに正の信号電圧が加えら
れ、配線５０８４＿ｉ＋１に負の信号電圧が加えられる。そして、第ｋフレームにおける
第ｊ＋１ゲート選択期間において、配線５０８４＿ｉに負の信号電圧が加えられ、配線５
０８４＿ｉ＋１に正の信号電圧が加えられる。その後も、それぞれの信号線は、ゲート選
択期間ごとに極性が反転した信号が交互に加えられる。その結果、第ｋフレームにおいて
は、画素５０８０＿ｉ，ｊには正の信号電圧、画素５０８０＿ｉ＋１，ｊには負の信号電
圧、画素５０８０＿ｉ，ｊ＋１には負の信号電圧、画素５０８０＿ｉ＋１，ｊ＋１には正
の信号電圧が、それぞれ加えられることとなる。そして、第ｋ＋１フレームにおいては、
それぞれの画素において、第ｋフレームにおいて書き込まれた信号電圧とは逆の極性の信
号電圧が書き込まれる。その結果、第ｋ＋１フレームにおいては、画素５０８０＿ｉ，ｊ
には負の信号電圧、画素５０８０＿ｉ＋１，ｊには正の信号電圧、画素５０８０＿ｉ，ｊ
＋１には正の信号電圧、画素５０８０＿ｉ＋１，ｊ＋１には負の信号電圧が、それぞれ加
えられることとなる。このように、同じフレームにおいては隣接する画素同士で異なる極
性の信号電圧が加えられ、さらに、それぞれの画素においては１フレームごとに信号電圧
の極性が反転される駆動方法が、ドット反転駆動である。ドット反転駆動によって、液晶
素子の劣化を抑制しつつ、表示される画像全体または一部が均一である場合に視認される
フリッカを低減することができる。なお、配線５０８６＿ｊ、配線５０８６＿ｊ＋１を含
む全ての配線５０８６に加えられる電圧は、一定の電圧とすることができる。なお、配線
５０８４のタイミングチャートにおける信号電圧の表記は極性のみとなっているが、実際
は、表示された極性において様々な信号電圧の値をとり得る。なお、ここでは１ドット（
１画素）毎に極性を反転させる場合について述べたが、これに限定されず、複数の画素毎
に極性を反転させることもできる。例えば、２ゲート選択期間毎に書き込む信号電圧の極
性を反転させることで、信号電圧の書き込みにかかる消費電力を低減させることができる
。他にも、１列毎に極性を反転させること（ソースライン反転）もできるし、１行ごとに
極性を反転させること（ゲートライン反転）もできる。
なお、画素５０８０における容量素子５０８３の第２端子には、１フレーム期間において
一定の電圧が加えられていれば良い。ここで、走査線として用いる配線５０８５に加えら
れる電圧は１フレーム期間の大半においてローレベルであり、ほぼ一定の電圧が加えられ
ていることから、画素５０８０における容量素子５０８３の第２端子の接続先は、配線５
０８５でも良い。図２５（Ｅ）は、液晶表示装置に適用できる画素構成の一例を示す図で
ある。図２５（Ｅ）に示す画素構成は、図２５（Ｃ）に示す画素構成と比較すると、配線
５０８６が省略され、かつ、画素５０８０内の容量素子５０８３の第２端子と、一つ前の
行における配線５０８５とが電気的に接続されていることを特徴としている。具体的には
、図２５（Ｅ）に表記されている範囲においては、画素５０８０＿ｉ，ｊ＋１および画素
５０８０＿ｉ＋１，ｊ＋１における容量素子５０８３の第２端子は、配線５０８５＿ｊと
電気的に接続される。このように、画素５０８０内の容量素子５０８３の第２端子と、一
つ前の行における配線５０８５とを電気的に接続させることで、配線５０８６を省略する
ことができるので、画素の開口率を向上できる。なお、容量素子５０８３の第２端子の接
続先は、一つ前の行における配線５０８５ではなく、他の行における配線５０８５でも良
い。なお、図２５（Ｅ）に示す画素構成の駆動方法は、図２５（Ｃ）に示す画素構成の駆
動方法と同様のものを用いることができる。
なお、容量素子５０８３および容量素子５０８３の第２端子に電気的に接続される配線を
用いて、信号線として用いる配線５０８４に加える電圧を小さくすることができる。この
ときの画素構成および駆動方法について、図２５（Ｆ）および図２５（Ｇ）を用いて説明
する。図２５（Ｆ）に示す画素構成は、図２５（Ａ）に示す画素構成と比較して、配線５
０８６を１画素列あたり２本とし、かつ、画素５０８０における容量素子５０８３の第２
端子との電気的な接続を、隣接する画素で交互に行なうことを特徴としている。なお、２
本とした配線５０８６は、それぞれ配線５０８６−１および配線５０８６−２と呼ぶこと
とする。具体的には、図２５（Ｆ）に表記されている範囲においては、画素５０８０＿ｉ
，ｊにおける容量素子５０８３の第２端子は、配線５０８６−１＿ｊと電気的に接続され
、画素５０８０＿ｉ＋１，ｊにおける容量素子５０８３の第２端子は、配線５０８６−２
＿ｊと電気的に接続され、画素５０８０＿ｉ，ｊ＋１における容量素子５０８３の第２端
子は、配線５０８６−２＿ｊ＋１と電気的に接続され、画素５０８０＿ｉ＋１，ｊ＋１に
おける容量素子５０８３の第２端子は、配線５０８６−１＿ｊ＋１と電気的に接続される
。
そして、例えば、図２５（Ｇ）に示すように、第ｋフレームにおいて画素５０８０＿ｉ，
ｊに正の極性の信号電圧が書き込まれる場合、配線５０８６−１＿ｊは、第ｊゲート選択
期間においてはローレベルとさせ、第ｊゲート選択期間の終了後、ハイレベルに変化させ
る。そして、１フレーム期間中はそのままハイレベルを維持し、第ｋ＋１フレームにおけ
る第ｊゲート選択期間に負の極性の信号電圧が書き込まれた後、ローレベルに変化させる
。このように、正の極性の信号電圧が画素に書き込まれた後に、容量素子５０８３の第２
端子に電気的に接続される配線の電圧を正の方向に変化させることで、液晶素子に加えら
れる電圧を正の方向に所定の量だけ変化させることができる。すなわち、その分画素に書
き込む信号電圧を小さくすることができるため、信号書き込みにかかる消費電力を低減さ
せることができる。なお、第ｊゲート選択期間に負の極性の信号電圧が書き込まれる場合
は、負の極性の信号電圧が画素に書き込まれた後に、容量素子５０８３の第２端子に電気
的に接続される配線の電圧を負の方向に変化させることで、液晶素子に加えられる電圧を
負の方向に所定の量だけ変化させることができるので、正の極性の場合と同様に、画素に
書き込む信号電圧を小さくすることができる。つまり、容量素子５０８３の第２端子に電
気的に接続される配線は、同じフレームの同じ行において、正の極性の信号電圧が加えら
れる画素と、負の極性の信号電圧が加えられる画素とで、それぞれ異なる配線であること
が好ましい。図２５（Ｆ）は、第ｋフレームにおいて正の極性の信号電圧が書き込まれる
画素には配線５０８６−１が電気的に接続され、第ｋフレームにおいて負の極性の信号電
圧が書き込まれる画素には配線５０８６−２が電気的に接続される例である。ただし、こ
れは一例であり、例えば、正の極性の信号電圧が書き込まれる画素と負の極性の信号電圧
が書き込まれる画素が２画素毎に現れるような駆動方法の場合は、配線５０８６−１およ
び配線５０８６−２の電気的接続もそれに合わせて、２画素毎に交互に行なわれることが
好ましい。さらに、１行全ての画素で同じ極性の信号電圧が書き込まれる場合（ゲートラ
イン反転）は、配線５０８６は１行あたり１本でよい。つまり、図２５（Ｃ）に示す画素
構成においても、図２５（Ｆ）および図２５（Ｇ）を用いて説明したような、画素に書き
込む信号電圧を小さくする駆動方法を用いることができる。
次に、液晶素子が、ＭＶＡモードまたはＰＶＡモード等に代表される、垂直配向（ＶＡ）
モードである場合に特に好ましい画素構成およびその駆動方法について述べる。ＶＡモー
ドは、製造時にラビング工程が不要、黒表示時の光漏れが少ない、駆動電圧が低い等の優
れた特徴を有するが、画面を斜めから見たときに画質が劣化してしまう（視野角が狭い）
という問題点も有する。ＶＡモードの視野角を広くするには、図２６（Ａ）および図２６
（Ｂ）に示すように、１画素に複数の副画素（サブピクセル）を有する画素構成とするこ
とが有効である。図２６（Ａ）および図２６（Ｂ）に示す画素構成は、画素５０８０が２
つの副画素（副画素５０８０−１，副画素５０８０−２）を含む場合の一例を表すもので
ある。なお、１つの画素における副画素の数は２つに限定されず、様々な数の副画素を用
いることができる。副画素の数が大きいほど、より視野角を広くすることができる。複数
の副画素は互いに同一の回路構成とすることができ、ここでは、全ての副画素が図２５（
Ａ）に示す回路構成と同様であるとして説明する。なお、第１の副画素５０８０−１は、
薄膜トランジスタ５０８１−１、液晶素子５０８２−１、容量素子５０８３−１を有する
ものとし、それぞれの接続関係は図２５（Ａ）に示す回路構成に準じることとする。同様
に、第２の副画素５０８０−２は、薄膜トランジスタ５０８１−２、液晶素子５０８２−
２、容量素子５０８３−２を有するものとし、それぞれの接続関係は図２５（Ａ）に示す
回路構成に準じることとする。
図２６（Ａ）に示す画素構成は、１画素を構成する２つの副画素に対し、走査線として用
いる配線５０８５を２本（配線５０８５−１、配線５０８５−２）有し、信号線として用
いる配線５０８４を１本有し、容量線として用いる配線５０８６を１本有する構成を表す
ものである。このように、信号線および容量線を２つの副画素で共用することにより、開
口率を向上させることができ、さらに、信号線駆動回路を簡単なものとすることができる
ので製造コストが低減でき、かつ、液晶パネルと駆動回路ＩＣの接続点数を低減できるの
で、歩留まりを向上できる。図２６（Ｂ）に示す画素構成は、１画素を構成する２つの副
画素に対し、走査線として用いる配線５０８５を１本有し、信号線として用いる配線５０
８４を２本（配線５０８４−１、配線５０８４−２）有し、容量線として用いる配線５０
８６を１本有する構成を表すものである。このように、走査線および容量線を２つの副画
素で共用することにより、開口率を向上させることができ、さらに、全体の走査線本数を
低減できるので、高精細な液晶パネルにおいても１つあたりのゲート線選択期間を十分に
長くすることができ、それぞれの画素に適切な信号電圧を書き込むことができる。
図２６（Ｃ）および図２６（Ｄ）は、図２６（Ｂ）に示す画素構成において、液晶素子を
画素電極の形状に置き換えた上で、各素子の電気的接続状態を模式的に表した例である。
図２６（Ｃ）および図２６（Ｄ）において、電極５０８８−１は第１の画素電極を表し、
電極５０８８−２は第２の画素電極を表すものとする。図２６（Ｃ）において、第１画素
電極５０８８−１は、図２６（Ｂ）における液晶素子５０８２−１の第１端子に相当し、
第２画素電極５０８８−２は、図２６（Ｂ）における液晶素子５０８２−２の第１端子に
相当する。すなわち、第１画素電極５０８８−１は、薄膜トランジスタ５０８１−１のソ
ースまたはドレインの一方と電気的に接続され、第２画素電極５０８８−２は、薄膜トラ
ンジスタ５０８１−２のソースまたはドレインの一方と電気的に接続される。一方、図２
６（Ｄ）においては、画素電極と薄膜トランジスタの接続関係を逆にする。すなわち、第
１画素電極５０８８−１は、薄膜トランジスタ５０８１−２のソースまたはドレインの一
方と電気的に接続され、第２画素電極５０８８−２は、薄膜トランジスタ５０８１−１の
ソースまたはドレインの一方と電気的に接続されるものとする。
図２６（Ｃ）および図２６（Ｄ）で示したような画素構成を、マトリクス状に交互に配置
することで、特別な効果を得ることができる。このような画素構成およびその駆動方法の
一例を、図２６（Ｅ）および図２６（Ｆ）に示す。図２６（Ｅ）に示す画素構成は、画素
５０８０＿ｉ，ｊおよび画素５０８０＿ｉ＋１，ｊ＋１に相当する部分を図２６（Ｃ）に
示す構成とし、画素５０８０＿ｉ＋１，ｊおよび画素５０８０＿ｉ，ｊ＋１に相当する部
分を図２６（Ｄ）に示す構成としたものである。この構成において、図２６（Ｆ）に示す
タイミングチャートのように駆動すると、第ｋフレームの第ｊゲート選択期間において、
画素５０８０＿ｉ，ｊの第１画素電極および画素５０８０＿ｉ＋１，ｊの第２画素電極に
正の極性の信号電圧が書き込まれ、画素５０８０＿ｉ，ｊの第２画素電極および画素５０
８０＿ｉ＋１，ｊの第１画素電極に負の極性の信号電圧が書き込まれる。さらに、第ｋフ
レームの第ｊ＋１ゲート選択期間において、画素５０８０＿ｉ，ｊ＋１の第２画素電極お
よび画素５０８０＿ｉ＋１，ｊ＋１の第１画素電極に正の極性の信号電圧が書き込まれ、
画素５０８０＿ｉ，ｊ＋１の第１画素電極および画素５０８０＿ｉ＋１，ｊ＋１の第２画
素電極に負の極性の信号電圧が書き込まれる。第ｋ＋１フレームにおいては、各画素にお
いて信号電圧の極性が反転される。こうすることによって、副画素を含む画素構成におい
てドット反転駆動に相当する駆動を実現しつつ、信号線に加えられる電圧の極性を１フレ
ーム期間内で同一なものとすることができるので、画素の信号電圧書込みにかかる消費電
力を大幅に低減することができる。なお、配線５０８６＿ｊ、配線５０８６＿ｊ＋１を含
む全ての配線５０８６に加えられる電圧は、一定の電圧とすることができる。
さらに、図２６（Ｇ）および図２６（Ｈ）に示す画素構成およびその駆動方法によって、
画素に書き込まれる信号電圧の大きさを小さくすることができる。これは、それぞれの画
素が有する複数の副画素に電気的に接続される容量線を、副画素毎に異ならせるものであ
る。すなわち、図２６（Ｇ）および図２６（Ｈ）に示す画素構成およびその駆動方法によ
って、同一のフレーム内で同一の極性が書き込まれる副画素については、同一行内で容量
線を共通とし、同一のフレーム内で異なる極性が書き込まれる副画素については、同一行
内で容量線を異ならせる。そして、各行の書き込みが終了した時点で、それぞれの容量線
の電圧を、正の極性の信号電圧が書き込まれた副画素では正の方向、負の極性の信号電圧
が書き込まれた副画素では負の方向に変化させることで、画素に書き込まれる信号電圧の
大きさを小さくすることができる。具体的には、容量線として用いる配線５０８６を各行
で２本（配線５０８６−１，配線５０８６−２）とし、画素５０８０＿ｉ，ｊの第１画素
電極と、配線５０８６−１＿ｊとが、容量素子を介して電気的に接続され、画素５０８０
＿ｉ，ｊの第２画素電極と、配線５０８６−２＿ｊとが、容量素子を介して電気的に接続
され、画素５０８０＿ｉ＋１，ｊの第１画素電極と、配線５０８６−２＿ｊとが、容量素
子を介して電気的に接続され、画素５０８０＿ｉ＋１，ｊの第２画素電極と、配線５０８
６−１＿ｊとが、容量素子を介して電気的に接続され、画素５０８０＿ｉ，ｊ＋１の第１
画素電極と、配線５０８６−２＿ｊ＋１とが、容量素子を介して電気的に接続され、画素
５０８０＿ｉ，ｊ＋１の第２画素電極と、配線５０８６−１＿ｊ＋１とが、容量素子を介
して電気的に接続され、画素５０８０＿ｉ＋１，ｊ＋１の第１画素電極と、配線５０８６
−１＿ｊ＋１とが、容量素子を介して電気的に接続され、画素５０８０＿ｉ＋１，ｊ＋１
の第２画素電極と、配線５０８６−２＿ｊ＋１とが、容量素子を介して電気的に接続され
る。ただし、これは一例であり、例えば、正の極性の信号電圧が書き込まれる画素と負の
極性の信号電圧が書き込まれる画素が２画素毎に現れるような駆動方法の場合は、配線５
０８６−１および配線５０８６−２の電気的接続もそれに合わせて、２画素毎に交互に行
なわれることが好ましい。さらに、１行全ての画素で同じ極性の信号電圧が書き込まれる
場合（ゲートライン反転）は、配線５０８６は１行あたり１本でよい。つまり、図２６（
Ｅ）に示す画素構成においても、図２６（Ｇ）および図２６（Ｈ）を用いて説明したよう
な、画素に書き込む信号電圧を小さくする駆動方法を用いることができる。
（実施の形態７）
次に、表示装置の別の構成例およびその駆動方法について説明する。本実施の形態におい
ては、信号書込みに対する輝度の応答が遅い（応答時間が長い）表示素子を用いた表示装
置の場合について述べる。本実施の形態においては、応答時間が長い表示素子として液晶
素子を例として説明するが、本実施の形態における表示素子はこれに限定されず、信号書
込みに対する輝度の応答が遅い様々な表示素子を用いることができる。
一般的な液晶表示装置の場合、信号書込みに対する輝度の応答が遅く、液晶素子に信号電
圧を加え続けた場合でも、応答が完了するまで１フレーム期間以上の時間がかかることが
ある。このような表示素子で動画を表示しても、動画を忠実に再現することはできない。
さらに、アクティブマトリクス駆動の場合、一つの液晶素子に対する信号書込みの時間は
、通常、信号書込み周期（１フレーム期間または１サブフレーム期間）を走査線数で割っ
た時間（１走査線選択期間）に過ぎず、液晶素子はこのわずかな時間内に応答しきれない
ことが多い。したがって、液晶素子の応答の大半は、信号書込みが行われない期間で行わ
れることになる。ここで、液晶素子の誘電率は、当該液晶素子の透過率に従って変化する
が、信号書込みが行われない期間において液晶素子が応答するということは、液晶素子の
外部と電荷のやり取りが行われない状態（定電荷状態）で液晶素子の誘電率が変化するこ
とを意味する。つまり、（電荷）＝（容量）・（電圧）の式において、電荷が一定の状態
で容量が変化することになるため、液晶素子に加わる電圧は、液晶素子の応答にしたがっ
て、信号書込み時の電圧から変化してしまうことになる。したがって、信号書込みに対す
る輝度の応答が遅い液晶素子をアクティブマトリクスで駆動する場合、液晶素子に加わる
電圧は、信号書込み時の電圧に原理的に到達し得ない。
本実施の形態における表示装置は、表示素子を信号書込み周期内に所望の輝度まで応答さ
せるために、信号書込み時の信号レベルを予め補正されたもの（補正信号）とすることで
、上記の問題点を解決することができる。さらに、液晶素子の応答時間は信号レベルが大
きいほど短くなるので、補正信号を書き込むことによって、液晶素子の応答時間を短くす
ることもできる。このような補正信号を加える駆動方法は、オーバードライブとも呼ばれ
る。本実施の形態におけるオーバードライブは、信号書込み周期が、表示装置に入力され
る画像信号の周期（入力画像信号周期Ｔｉｎ）よりも短い場合であっても、信号書込み周
期に合わせて信号レベルが補正されることで、信号書込み周期内に表示素子を所望の輝度
まで応答させることができる。信号書込み周期が、入力画像信号周期Ｔｉｎよりも短い場
合とは、例えば、１つの元画像を複数のサブ画像に分割し、当該複数のサブ画像を１フレ
ーム期間内に順次表示させる場合が挙げられる。
次に、アクティブマトリクス駆動の表示装置において信号書込み時の信号レベルを補正す
る方法の例について、図２７（Ａ）および（Ｂ）を参照して説明する。図２７（Ａ）は、
横軸を時間、縦軸を信号書込み時の信号レベルとし、ある１つの表示素子における信号書
込み時の信号レベルの時間変化を模式的に表したグラフである。図２７（Ｂ）は、横軸を
時間、縦軸を表示レベルとし、ある１つの表示素子における表示レベルの時間変化を模式
的に表したグラフである。なお、表示素子が液晶素子の場合は、信号書込み時の信号レベ
ルは電圧、表示レベルは液晶素子の透過率とすることができる。これ以降は、図２７（Ａ
）の縦軸は電圧、図２７（Ｂ）の縦軸は透過率であるとして説明する。なお、本実施の形
態におけるオーバードライブは、信号レベルが電圧以外（デューティー比、電流等）であ
る場合も含む。なお、本実施の形態におけるオーバードライブは、表示レベルが透過率以
外（輝度、電流等）である場合も含む。なお、液晶素子には、電圧が０である時に黒表示
となるノーマリーブラック型（例：ＶＡモード、ＩＰＳモード等）と、電圧が０である時
に白表示となるノーマリーホワイト型（例：ＴＮモード、ＯＣＢモード等）があるが、図
２７（Ｂ）に示すグラフはどちらにも対応しており、ノーマリーブラック型の場合はグラ
フの上方へ行くほど透過率が大きいものとし、ノーマリーホワイト型の場合はグラフの下
方へ行くほど透過率が大きいものとすればよい。すなわち、本実施の形態における液晶モ
ードは、ノーマリーブラック型でも良いし、ノーマリーホワイト型でも良い。なお、時間
軸には信号書込みタイミングが点線で示されており、信号書込みが行われてから次の信号
書込みが行われるまでの期間を、保持期間Ｆｉと呼ぶこととする。本実施形態においては
、ｉは整数であり、それぞれの保持期間を表すインデックスであるとする。図２７（Ａ）
および（Ｂ）においては、ｉは０から２までとして示しているが、ｉはこれ以外の整数も
取り得る（０から２以外については図示しない）。なお、保持期間Ｆｉにおいて、画像信
号に対応する輝度を実現する透過率をＴｉとし、定常状態において透過率Ｔｉを与える電
圧をＶｉとする。なお、図２７（Ａ）中の破線５１０１は、オーバードライブを行わない
場合の液晶素子にかかる電圧の時間変化を表し、実線５１０２は、本実施の形態における
オーバードライブを行う場合の液晶素子にかかる電圧の時間変化を表している。同様に、
図２７（Ｂ）中の破線５１０３は、オーバードライブを行わない場合の液晶素子の透過率
の時間変化を表し、実線５１０４は、本実施の形態におけるオーバードライブを行う場合
の液晶素子の透過率の時間変化を表している。なお、保持期間Ｆｉの末尾における、所望
の透過率Ｔｉと実際の透過率との差を、誤差αｉと表記することとする。
図２７（Ａ）に示すグラフにおいて、保持期間Ｆ０においては破線５１０１と実線５１０
２ともに所望の電圧Ｖ０が加えられており、図２７（Ｂ）に示すグラフにおいても、破線
５１０３と実線５１０４ともに所望の透過率Ｔ０が得られているものとする。そして、オ
ーバードライブが行われない場合、破線５１０１に示すように、保持期間Ｆ１の初頭にお
いて所望の電圧Ｖ１が液晶素子に加えられるが、既に述べたように信号が書込まれる期間
は保持期間に比べて極めて短く、保持期間のうちの大半の期間は定電荷状態となるため、
保持期間において液晶素子にかかる電圧は透過率の変化とともに変化していき、保持期間
Ｆ１の末尾においては所望の電圧Ｖ１と大きく異なった電圧となってしまう。このとき、
図２７（Ｂ）に示すグラフにおける破線５１０３も、所望の透過率Ｔ１と大きく異なった
ものとなってしまう。そのため、画像信号に忠実な表示を行うことができず、画質が低下
してしまう。一方、本実施の形態におけるオーバードライブが行われる場合、実線５１０
２に示すように、保持期間Ｆ１の初頭において、所望の電圧Ｖ１よりも大きな電圧Ｖ１´
が液晶素子に加えられるようにする。つまり、保持期間Ｆ１において徐々に液晶素子にか
かる電圧が変化することを見越して、保持期間Ｆ１の末尾において液晶素子にかかる電圧
が所望の電圧Ｖ１近傍の電圧となるように、保持期間Ｆ１の初頭において所望の電圧Ｖ１
から補正された電圧Ｖ１´を液晶素子に加えることで、正確に所望の電圧Ｖ１を液晶素子
にかけることが可能となる。このとき、図２７（Ｂ）に示すグラフにおける実線５１０４
に示すように、保持期間Ｆ１の末尾において所望の透過率Ｔ１が得られる。すなわち、保
持期間うちの大半の期間において定電荷状態となるにも関わらず、信号書込み周期内での
液晶素子の応答を実現できる。次に、保持期間Ｆ２においては、所望の電圧Ｖ２がＶ１よ
りも小さい場合を示しているが、この場合も保持期間Ｆ１と同様に、保持期間Ｆ２におい
て徐々に液晶素子にかかる電圧が変化することを見越して、保持期間Ｆ２の末尾において
液晶素子にかかる電圧が所望の電圧Ｖ２近傍の電圧となるように、保持期間Ｆ２の初頭に
おいて所望の電圧Ｖ２から補正された電圧Ｖ２´を液晶素子に加えればよい。こうするこ
とで、図２７（Ｂ）に示すグラフにおける実線５１０４に示すように、保持期間Ｆ２の末
尾において所望の透過率Ｔ２が得られる。なお、保持期間Ｆ１のように、ＶｉがＶｉ−１
と比べて大きくなる場合は、補正された電圧Ｖｉ´は所望の電圧Ｖｉよりも大きくなるよ
うに補正されることが好ましい。さらに、保持期間Ｆ２のように、ＶｉがＶｉ−１と比べ
て小さくなる場合は、補正された電圧Ｖｉ´は所望の電圧Ｖｉよりも小さくなるように補
正されることが好ましい。なお、具体的な補正値については、予め液晶素子の応答特性を
測定することで導出することができる。装置に実装する方法としては、補正式を定式化し
て論理回路に組み込む方法、補正値をルックアップテーブルとしてメモリに保存しておき
、必要に応じて補正値を読み出す方法、等を用いることができる。
なお、本実施の形態におけるオーバードライブを、実際に装置として実現する場合には、
様々な制約が存在する。例えば、電圧の補正は、ソースドライバの定格電圧の範囲内で行
われなければならない。すなわち、所望の電圧が元々大きな値であって、理想的な補正電
圧がソースドライバの定格電圧を超えてしまう場合は、補正しきれないこととなる。この
ような場合の問題点について、図２７（Ｃ）および（Ｄ）を参照して説明する。図２７（
Ｃ）は、図２７（Ａ）と同じく、横軸を時間、縦軸を電圧とし、ある１つの液晶素子にお
ける電圧の時間変化を実線５１０５として模式的に表したグラフである。図２７（Ｄ）は
、図２７（Ｂ）と同じく、横軸を時間、縦軸を透過率とし、ある１つの液晶素子における
透過率の時間変化を実線５１０６として模式的に表したグラフである。なお、その他の表
記方法については図２７（Ａ）および（Ｂ）と同様であるため、説明を省略する。図２７
（Ｃ）および（Ｄ）は、保持期間Ｆ１における所望の透過率Ｔ１を実現するための補正電
圧Ｖ１´がソースドライバの定格電圧を超えてしまうため、Ｖ１´＝Ｖ１とせざるを得な
くなり、十分な補正ができない状態を表している。このとき、保持期間Ｆ１の末尾におけ
る透過率は、所望の透過率Ｔ１と誤差α１だけ、ずれた値となってしまう。ただし、誤差
α１が大きくなるのは、所望の電圧が元々大きな値であるときに限られるため、誤差α１
の発生による画質低下自体は許容範囲内である場合も多い。しかしながら、誤差α１が大
きくなることによって、電圧補正のアルゴリズム内の誤差も大きくなってしまう。つまり
、電圧補正のアルゴリズムにおいて、保持期間の末尾に所望の透過率が得られていると仮
定している場合、実際は誤差α１が大きくなっているのにも関わらず、誤差α１が小さい
として電圧の補正を行うため、次の保持期間Ｆ２における補正に誤差が含まれることとな
り、その結果、誤差α２までも大きくなってしまう。さらに、誤差α２が大きくなれば、
その次の誤差α３がさらに大きくなってしまうというように、誤差が大きくなっていき、
結果的に画質低下が著しいものとなってしまう。本実施の形態におけるオーバードライブ
においては、このように誤差が大きくなってしまうことを抑制するため、保持期間Ｆｉに
おいて補正電圧Ｖｉ´がソースドライバの定格電圧を超えるとき、保持期間Ｆｉの末尾に
おける誤差αｉを推定し、当該誤差αｉの大きさを考慮して、保持期間Ｆｉ＋１における
補正電圧を調整できる。こうすることで、誤差αｉが大きくなってしまっても、それが誤
差αｉ＋１に与える影響を最小限にすることができるため、誤差が大きくなってしまうこ
とを抑制できる。本実施の形態におけるオーバードライブにおいて、誤差α２を最小限に
する例について、図２７（Ｅ）および（Ｆ）を参照して説明する。図２７（Ｅ）に示すグ
ラフは、図２７（Ｃ）に示すグラフの補正電圧Ｖ２´をさらに調整し、補正電圧Ｖ２´´
とした場合の電圧の時間変化を、実線５１０７として表している。図２７（Ｆ）に示すグ
ラフは、図２７（Ｅ）に示すグラフによって電圧の補正がなされた場合の透過率の時間変
化を表している。図２７（Ｄ）に示すグラフにおける実線５１０６では、補正電圧Ｖ２´
によって過剰補正（誤差が大きい状況での補正をいう）が発生しているが、図２７（Ｆ）
に示すグラフにおける実線５１０８では、誤差α１を考慮して調整された補正電圧Ｖ２´
´によって過剰補正を抑制し、誤差α２を最小限にしている。なお、具体的な補正値につ
いては、予め液晶素子の応答特性を測定することで導出することができる。装置に実装す
る方法としては、補正式を定式化して論理回路に組み込む方法、補正値をルックアップテ
ーブルとしてメモリに保存しておき、必要に応じて補正値を読み出す方法、等を用いるこ
とができる。そして、これらの方法を、補正電圧Ｖｉ´を計算する部分とは別に追加する
、または補正電圧Ｖｉ´を計算する部分に組み込むことができる。なお、誤差αｉ―１を
考慮して調整された補正電圧Ｖｉ´´の補正量（所望の電圧Ｖｉとの差）は、Ｖｉ´の補
正量よりも小さいものとすることが好ましい。つまり、｜Ｖｉ´´−Ｖｉ｜＜｜Ｖｉ´−
Ｖｉ｜とすることが好ましい。
なお、理想的な補正電圧がソースドライバの定格電圧を超えてしまうことによる誤差αｉ
は、信号書込み周期が短いほど大きくなる。なぜならば、信号書込み周期が短いほど液晶
素子の応答時間も短くする必要があり、その結果、より大きな補正電圧が必要となるため
である。さらに、必要とされる補正電圧が大きくなった結果、補正電圧がソースドライバ
の定格電圧を超えてしまう頻度も大きくなるため、大きな誤差αｉが発生する頻度も大き
くなる。したがって、本実施の形態におけるオーバードライブは、信号書込み周期が短い
場合ほど有効であるといえる。具体的には、１つの元画像を複数のサブ画像に分割し、当
該複数のサブ画像を１フレーム期間内に順次表示させる場合、複数の画像から画像に含ま
れる動きを検出して、当該複数の画像の中間状態の画像を生成し、当該複数の画像の間に
挿入して駆動する（いわゆる動き補償倍速駆動）場合、またはこれらを組み合わせる場合
、等の駆動方法が行われる場合に、本実施の形態におけるオーバードライブが用いられる
ことは、格段の効果を奏することになる。
なお、ソースドライバの定格電圧は、上述した上限の他に、下限も存在する。例えば、電
圧０よりも小さい電圧が加えられない場合が挙げられる。このとき、上述した上限の場合
と同様に、理想的な補正電圧が加えられないこととなるため、誤差αｉが大きくなってし
まう。しかしながら、この場合でも、上述した方法と同様に、保持期間Ｆｉの末尾におけ
る誤差αｉを推定し、当該誤差αｉの大きさを考慮して、保持期間Ｆｉ＋１における補正
電圧を調整することができる。なお、ソースドライバの定格電圧として電圧０よりも小さ
い電圧（負の電圧）を加えることができる場合は、補正電圧として液晶素子に負の電圧を
加えても良い。こうすることで、定電荷状態による電位の変動を見越して、保持期間Ｆｉ
の末尾において液晶素子にかかる電圧が所望の電圧Ｖｉ近傍の電圧となるように調整でき
る。
なお、液晶素子の劣化を抑制するため、液晶素子に加える電圧の極性を定期的に反転させ
る、いわゆる反転駆動を、オーバードライブと組み合わせて実施することができる。すな
わち、本実施の形態におけるオーバードライブは、反転駆動と同時に行われる場合も含む
。例えば、信号書込み周期が入力画像信号周期Ｔｉｎの１／２である場合に、極性を反転
させる周期と入力画像信号周期Ｔｉｎとが同程度であると、正極性の信号の書込みと負極
性の信号の書込みが、２回毎に交互に行われることになる。このように、極性を反転させ
る周期を信号書込み周期よりも長くすることで、画素の充放電の頻度を低減できるので、
消費電力を低減できる。ただし、極性を反転させる周期をあまり長くすると、極性の違い
による輝度差がフリッカとして認識される不具合が生じることがあるため、極性を反転さ
せる周期は入力画像信号周期Ｔｉｎと同程度か短いことが好ましい。
（実施の形態８）
次に、表示装置の別の構成例およびその駆動方法について説明する。本実施の形態におい
ては、表示装置の外部から入力される画像（入力画像）の動きを補間する画像を、複数の
入力画像を基にして表示装置の内部で生成し、当該生成された画像（生成画像）と、入力
画像とを順次表示させる方法について説明する。なお、生成画像を、入力画像の動きを補
間するような画像とすることで、動画の動きを滑らかにすることができ、さらに、ホール
ド駆動による残像等によって動画の品質が低下する問題を改善できる。ここで、動画の補
間について、以下に説明する。動画の表示は、理想的には、個々の画素の輝度をリアルタ
イムに制御することで実現されるものであるが、画素のリアルタイム個別制御は、制御回
路の数が膨大なものとなる問題、配線スペースの問題、および入力画像のデータ量が膨大
なものとなる問題等が存在し、実現が困難である。したがって、表示装置による動画の表
示は、複数の静止画を一定の周期で順次表示することで、表示が動画に見えるようにして
行なわれている。この周期（本実施の形態においては入力画像信号周期と呼び、Ｔｉｎと
表す）は規格化されており、例として、ＮＴＳＣ規格では１／６０秒、ＰＡＬ規格では１
／５０秒である。この程度の周期でも、インパルス型表示装置であるＣＲＴにおいては動
画表示に問題は起こらなかった。しかし、ホールド型表示装置においては、これらの規格
に準じた動画をそのまま表示すると、ホールド型であることに起因する残像等により表示
が不鮮明となる不具合（ホールドぼけ：ｈｏｌｄ ｂｌｕｒ）が発生してしまう。ホール
ドぼけは、人間の目の追従による無意識的な動きの補間と、ホールド型の表示との不一致
（ｄｉｓｃｒｅｐａｎｃｙ）で認識されるものであるので、従来の規格よりも入力画像信
号周期を短くする（画素のリアルタイム個別制御に近づける）ことで低減させることがで
きるが、入力画像信号周期を短くすることは規格の変更を伴い、さらに、データ量も増大
することになるので、困難である。しかしながら、規格化された入力画像信号を基にして
、入力画像の動きを補間するような画像を表示装置内部で生成し、当該生成画像によって
入力画像を補間して表示することで、規格の変更またはデータ量の増大なしに、ホールド
ぼけを低減できる。このように、入力画像信号を基にして表示装置内部で画像信号を生成
し、入力画像の動きを補間することを、動画の補間と呼ぶこととする。
本実施の形態における動画の補間方法によって、動画ぼけを低減させることができる。本
実施の形態における動画の補間方法は、画像生成方法と画像表示方法に分けることができ
る。そして、特定のパターンの動きについては別の画像生成方法および／または画像表示
方法を用いることで、効果的に動画ぼけを低減させることができる。図２８（Ａ）および
（Ｂ）は、本実施の形態における動画の補間方法の一例を説明するための模式図である。
図２８（Ａ）および（Ｂ）において、横軸は時間であり、横方向の位置によって、それぞ
れの画像が扱われるタイミングを表している。「入力」と記された部分は、入力画像信号
が入力されるタイミングを表している。ここでは、時間的に隣接する２つの画像として、
画像５１２１および画像５１２２に着目している。入力画像は、周期Ｔｉｎの間隔で入力
される。なお、周期Ｔｉｎ１つ分の長さを、１フレームもしくは１フレーム期間と記すこ
とがある。「生成」と記された部分は、入力画像信号から新しく画像が生成されるタイミ
ングを表している。ここでは、画像５１２１および画像５１２２を基にして生成される生
成画像である、画像５１２３に着目している。「表示」と記された部分は、表示装置に画
像が表示されるタイミングを表している。なお、着目している画像以外の画像については
破線で記しているのみであるが、着目している画像と同様に扱うことによって、本実施の
形態における動画の補間方法の一例を実現できる。
本実施の形態における動画の補間方法の一例は、図２８（Ａ）に示されるように、時間的
に隣接した２つの入力画像を基にして生成された生成画像を、当該２つの入力画像が表示
されるタイミングの間隙に表示させることで、動画の補間を行うことができる。このとき
、表示画像の表示周期は、入力画像の入力周期の１／２とすることが好ましい。ただし、
これに限定されず、様々な表示周期とすることができる。例えば、表示周期を入力周期の
１／２より短くすることで、動画をより滑らかに表示できる。または、表示周期を入力周
期の１／２より長くすることで、消費電力を低減できる。なお、ここでは、時間的に隣接
した２つの入力画像を基にして画像を生成しているが、基にする入力画像は２つに限定さ
れず、様々な数を用いることができる。例えば、時間的に隣接した３つ（３つ以上でも良
い）の入力画像を基にして画像を生成すれば、２つの入力画像を基にする場合よりも、精
度の良い生成画像を得ることができる。なお、画像５１２１の表示タイミングを、画像５
１２２の入力タイミングと同時刻、すなわち入力タイミングに対する表示タイミングを１
フレーム遅れとしているが、本実施の形態における動画の補間方法における表示タイミン
グはこれに限定されず、様々な表示タイミングを用いることができる。例えば、入力タイ
ミングに対する表示タイミングを１フレーム以上遅らせることができる。こうすることで
、生成画像である画像５１２３の表示タイミングを遅くすることができるので、画像５１
２３の生成にかかる時間に余裕を持たせることができ、消費電力および製造コストの低減
につながる。なお、入力タイミングに対する表示タイミングをあまりに遅くすると、入力
画像を保持しておく期間が長くなり、保持にかかるメモリ容量が増大してしまうので、入
力タイミングに対する表示タイミングは、１フレーム遅れから２フレーム遅れ程度が好ま
しい。
ここで、画像５１２１および画像５１２２を基にして生成される画像５１２３の、具体的
な生成方法の一例について説明する。動画を補間するためには入力画像の動きを検出する
必要があるが、本実施の形態においては、入力画像の動きの検出のために、ブロックマッ
チング法と呼ばれる方法を用いることができる。ただし、これに限定されず、様々な方法
（画像データの差分をとる方法、フーリエ変換を利用する方法等）を用いることができる
。ブロックマッチング法においては、まず、入力画像１枚分の画像データ（ここでは画像
５１２１の画像データ）を、データ記憶手段（半導体メモリ、ＲＡＭ等の記憶回路等）に
記憶させる。そして、次のフレームにおける画像（ここでは画像５１２２）を、複数の領
域に分割する。なお、分割された領域は、図２８（Ａ）のように、同じ形状の矩形とする
ことができるが、これに限定されず、様々なもの（画像によって形状または大きさを変え
る等）とすることができる。その後、分割された領域毎に、データ記憶手段に記憶させた
前のフレームの画像データ（ここでは画像５１２１の画像データ）とデータの比較を行い
、画像データが似ている領域を探索する。図２８（Ａ）の例においては、画像５１２２に
おける領域５１２４とデータが似ている領域を画像５１２１の中から探索し、領域５１２
６が探索されたものとしている。なお、画像５１２１の中を探索するとき、探索範囲は限
定されることが好ましい。図２８（Ａ）の例においては、探索範囲として、領域５１２４
の面積の４倍程度の大きさである、領域５１２５を設定している。なお、探索範囲をこれ
より大きくすることで、動きの速い動画においても検出精度を高くすることができる。た
だし、あまりに広く探索を行なうと探索時間が膨大なものとなってしまい、動きの検出の
実現が困難となるため、領域５１２５は、領域５１２４の面積の２倍から６倍程度の大き
さであることが好ましい。その後、探索された領域５１２６と、画像５１２２における領
域５１２４との位置の違いを、動きベクトル５１２７として求める。動きベクトル５１２
７は領域５１２４における画像データの１フレーム期間の動きを表すものである。そして
、動きの中間状態を表す画像を生成するため、動きベクトルの向きはそのままで大きさを
変えた画像生成用ベクトル５１２８を作り、画像５１２１における領域５１２６に含まれ
る画像データを、画像生成用ベクトル５１２８に従って移動させることで、画像５１２３
における領域５１２９内の画像データを形成させる。これらの一連の処理を、画像５１２
２における全ての領域について行なうことで、画像５１２３を生成することができる。そ
して、画像５１２１、画像５１２３、画像５１２２を順次表示することで、動画を補間す
ることができる。なお、画像中の物体５１３０は、画像５１２１および画像５１２２にお
いて位置が異なっている（つまり動いている）が、生成された画像５１２３は、画像５１
２１および画像５１２２における物体の中間点となっている。このような画像を表示する
ことで、動画の動きを滑らかにすることができ、残像等による動画の不鮮明さを改善でき
る。
なお、画像生成用ベクトル５１２８の大きさは、画像５１２３の表示タイミングに従って
決められることができる。図２８（Ａ）の例においては、画像５１２３の表示タイミング
は画像５１２１および画像５１２２の表示タイミングの中間点（１／２）としているため
、画像生成用ベクトル５１２８の大きさは動きベクトル５１２７の１／２としているが、
他にも、例えば、表示タイミングが１／３の時点であれば、大きさを１／３とし、表示タ
イミングが２／３の時点であれば、大きさを２／３とすることができる。
なお、このように、様々な動きベクトルを持った複数の領域をそれぞれ動かして新しい画
像を作る場合は、移動先の領域内に他の領域が既に移動している部分（重複）や、どこの
領域からも移動されてこない部分（空白）が生じることもある。これらの部分については
、データを補正することができる。重複部分の補正方法としては、例えば、重複データの
平均をとる方法、動きベクトルの方向等で優先度をつけておき、優先度の高いデータを生
成画像内のデータとする方法、色（または明るさ）はどちらかを優先させるが明るさ（ま
たは色）は平均をとる方法、等を用いることができる。空白部分の補正方法としては、画
像５１２１または画像５１２２の当該位置における画像データをそのまま生成画像内のデ
ータとする方法、画像５１２１または画像５１２２の当該位置における画像データの平均
をとる方法、等を用いることができる。そして、生成された画像５１２３を、画像生成用
ベクトル５１２８の大きさに従ったタイミングで表示させることで、動画の動きを滑らか
にすることができ、さらに、ホールド駆動による残像等によって動画の品質が低下する問
題を改善できる。
本実施の形態における動画の補間方法の他の例は、図２８（Ｂ）に示されるように、時間
的に隣接した２つの入力画像を基にして生成された生成画像を、当該２つの入力画像が表
示されるタイミングの間隙に表示させる際に、それぞれの表示画像をさらに複数のサブ画
像に分割して表示することで、動画の補間を行うことができる。この場合、画像表示周期
が短くなることによる利点だけでなく、暗い画像が定期的に表示される（表示方法がイン
パルス型に近づく）ことによる利点も得ることができる。つまり、画像表示周期が画像入
力周期に比べて１／２の長さにするだけの場合よりも、残像等による動画の不鮮明さをさ
らに改善できる。図２８（Ｂ）の例においては、「入力」および「生成」については図２
８（Ａ）の例と同様な処理を行なうことができるので、説明を省略する。図２８（Ｂ）の
例における「表示」は、１つの入力画像または／および生成画像を複数のサブ画像に分割
して表示を行うことができる。具体的には、図２８（Ｂ）に示すように、画像５１２１を
サブ画像５１２１ａおよび５１２１ｂに分割して順次表示することで、人間の目には画像
５１２１が表示されたように知覚させ、画像５１２３をサブ画像５１２３ａおよび５１２
３ｂに分割して順次表示することで、人間の目には画像５１２３が表示されたように知覚
させ、画像５１２２をサブ画像５１２２ａおよび５１２２ｂに分割して順次表示すること
で、人間の目には画像５１２２が表示されたように知覚させる。すなわち、人間の目に知
覚される画像としては図２８（Ａ）の例と同様なものとしつつ、表示方法をインパルス型
に近づけることができるので、残像等による動画の不鮮明さをさらに改善できる。なお、
サブ画像の分割数は、図２８（Ｂ）においては２つとしているが、これに限定されず様々
な分割数を用いることができる。なお、サブ画像が表示されるタイミングは、図２８（Ｂ
）においては等間隔（１／２）としているが、これに限定されず様々な表示タイミングを
用いることができる。例えば、暗いサブ画像（５１２１ｂ、５１２２ｂ、５１２３ｂ）の
表示タイミングを早くする（具体的には、１／４から１／２のタイミング）ことで、表示
方法をよりインパルス型に近づけることができるため、残像等による動画の不鮮明さをさ
らに改善できる。または、暗いサブ画像の表示タイミングを遅くする（具体的には、１／
２から３／４のタイミング）ことで、明るい画像の表示期間を長くすることができるので
、表示効率を高めることができ、消費電力を低減できる。
本実施の形態における動画の補間方法の他の例は、画像内で動いている物体の形状を検出
し、動いている物体の形状によって異なる処理を行なう例である。図２８（Ｃ）に示す例
は、図２８（Ｂ）の例と同様に表示のタイミングを表しているが、表示されている内容が
、動く文字（スクロールテキスト、字幕、テロップ等とも呼ばれる）である場合を示して
いる。なお、「入力」および「生成」については、図２８（Ｂ）と同様としても良いため
、図示していない。ホールド駆動における動画の不鮮明さは、動いているものの性質によ
って程度が異なることがある。特に、文字が動いている場合に顕著に認識されることが多
い。なぜならば、動く文字を読む際にはどうしても視線を文字に追従させてしまうので、
ホールドぼけが発生しやすくなるためである。さらに、文字は輪郭がはっきりしているこ
とが多いため、ホールドぼけによる不鮮明さがさらに強調されてしまうこともある。すな
わち、画像内を動く物体が文字かどうかを判別し、文字である場合はさらに特別な処理を
行なうことは、ホールドぼけの低減のためには有効である。具体的には、画像内を動いて
いる物体に対し、輪郭検出または／およびパターン検出等を行なって、当該物体が文字で
あると判断された場合は、同じ画像から分割されたサブ画像同士であっても動き補間を行
い、動きの中間状態を表示するようにして、動きを滑らかにすることができる。当該物体
が文字ではないと判断された場合は、図２８（Ｂ）に示すように、同じ画像から分割され
たサブ画像であれば動いている物体の位置は変えずに表示することができる。図２８（Ｃ
）の例では、文字であると判断された領域５１３１が、上方向に動いている場合を示して
いるが、サブ画像５１２１ａとサブ画像５１２１ｂとで、領域５１３１の位置を異ならせ
ている。サブ画像５１２３ａとサブ画像５１２３ｂ、サブ画像５１２２ａとサブ画像５１
２２ｂについても同様である。こうすることで、ホールドぼけが特に認識されやすい動く
文字については、通常の動き補償倍速駆動よりもさらに動きを滑らかにすることができる
ので、残像等による動画の不鮮明さをさらに改善できる。
（実施の形態９）
半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器
としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、
コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラなどのカメラ、デ
ジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム
機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。
図２９（Ａ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、
筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示
することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持し
た構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図２９（Ｂ）は、デジタルフォトフレームの一例を示している。例えば、デジタルフォト
フレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０
３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像
データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒
体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デー
タを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図３０（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成さ
れており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部
９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図
３０（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８
６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９
８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、においまたは赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備
えている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも半導体
装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができ
る。図３０（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプログラムまたはデ
ータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信を行って情報を
共有する機能を有する。なお、図３０（Ａ）に示す携帯型遊技機が有する機能はこれに限
定されず、様々な機能を有することができる。
図３０（Ｂ）は大型遊技機であるスロットマシンの一例を示している。スロットマシン９
９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロットマシン９
９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン投入口、
スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述のものに限
定されず、少なくとも半導体装置を備えた構成であればよく、その他付属設備が適宜設け
られた構成とすることができる。
図３１（Ａ）は、携帯電話機の一例を示している。携帯電話機１０００は、筐体１００１
に組み込まれた表示部１００２の他、操作ボタン１００３、外部接続ポート１００４、ス
ピーカ１００５、マイク１００６などを備えている。
図３１（Ａ）に示す携帯電話機１０００は、表示部１００２を指などで触れることで、情
報を入力することができる。また、電話を掛ける、或いはメールを作成するなどの操作は
、表示部１００２を指などで触れることにより行うことができる。
表示部１００２の画面は主として３つのモードがある。第１は、画像の表示を主とする表
示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示
モードと入力モードの２つのモードが混合した表示＋入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部１００２を文字の入力を
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合
、表示部１００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好
ましい。
また、携帯電話機１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを
有する検出装置を設けることで、携帯電話機１０００の向き（縦か横か）を判断して、表
示部１００２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部１００２を触れること、または筐体１００１の操
作ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類
によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画
のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表示
部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。
表示部１００２は、イメージセンサとして機能させることもできる。例えば、表示部１０
０２に掌や指を触れ、掌紋、指紋等を撮像することで、本人認証を行うことができる。ま
た、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光
源を用いれば、指静脈、掌静脈などを撮像することもできる。
図３１（Ｂ）も携帯電話機の一例である。図３１（Ｂ）の携帯電話機は、筐体９４１１に
、表示部９４１２、及び操作ボタン９４１３を含む表示装置９４１０と、筐体９４０１に
操作ボタン９４０２、外部入力端子９４０３、マイク９４０４、スピーカ９４０５、及び
着信時に発光する発光部９４０６を含む通信装置９４００とを有しており、表示機能を有
する表示装置９４１０は電話機能を有する通信装置９４００と矢印の２方向に脱着可能で
ある。よって、表示装置９４１０と通信装置９４００の短軸同士を取り付けることも、表
示装置９４１０と通信装置９４００の長軸同士を取り付けることもできる。また、表示機
能のみを必要とする場合、通信装置９４００より表示装置９４１０を取り外し、表示装置
９４１０を単独で用いることもできる。通信装置９４００と表示装置９４１０とは無線通
信または有線通信により画像または入力情報を授受することができ、それぞれ充電可能な
バッテリーを有する。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
１０１ 基板
１０２ 導電膜
１０３ 導電膜
１０８ 導電層
１１１ 絶縁膜
１１２ 半導体膜
１１４ 導電膜
１１５ 導電膜
１１７ コンタクトホール
１２３ 絶縁層
１２４ 画素電極
１３１ 容量素子
１８０ グレートーンマスク
１８１ 基板
１８２ 遮光部
１８３ 回折格子部
１８５ ハーフトーンマスク
１８７ 半透光部
１８８ 遮光部
２０１ 導電膜
２０６ 導電膜
２０７ 導電膜
２０８ 絶縁層
３００ 室温以上
３０１ ソース配線部
３０２ 薄膜トランジスタ部
３０３ ゲート配線部
３３１ ソース配線部
３３２ 薄膜トランジスタ部
３３３ ゲート配線部
３３４ 保持容量部
４５４ 平坦化絶縁層
５８０ 基板
５９６ 基板
５８１ 薄膜トランジスタ
５８５ 絶縁膜
５８６ 絶縁膜
５８７ 電極層
５８８ 電極層
５８９ 球形粒子
５９４ キャビティ
５９５ 充填材
７０１ 駆動用ＴＦＴ
７０２ 発光素子
７０３ 陰極
７０４ 発光層
７０５ 陽極
７０７ 導電層
７１１ 駆動用ＴＦＴ
７１２ 発光素子
７１３ 陰極
７１４ 発光層
７１５ 陽極
７１６ 遮光膜
７１７ 導電層
７２１ 駆動用ＴＦＴ
７２２ 発光素子
７２３ 陰極
７２４ 発光層
７２５ 陽極
７２７ 導電層
１０００ 携帯電話機
１００１ 筐体
１００２ 表示部
１００３ 操作ボタン
１００４ 外部接続ポート
１００５ スピーカ
１００６ マイク
１０４ａ 導電層
１０４ｂ 導電層
１０５ａ 導電層
１０５ｅ 導電層
１０６ａ レジストマスク
１０６ｅ レジストマスク
１０７ａ 導電層
１０７ｂ 導電層
１０７ｅ 導電層
１０７ｆ 導電層
１０７ｇ 導電層
１０８ａ 導電層
１０８ｂ 導電層
１０８ｅ 導電層
１０８ｆ 導電層
１０８ｇ 導電層
１０９ａ レジストマスク
１１０ａ 導電層
１１０ｂ 導電層
１１３ａ 半導体層
１１３ｅ 半導体層
１１６ａ レジストマスク
１１８ａ レジストマスク
１１８ｅ レジストマスク
１１９ａ 導電層
１１９ｂ 導電層
１１９ｅ 導電層
１１９ｇ 導電層
１１９ｈ 導電層
１２０ａ 導電層
１２０ｂ 導電層
１２０ｅ 導電層
１２０ｇ 導電層
１２０ｈ 導電層
１２１ａ レジストマスク
１２４ｅ 導電層
１３０Ａ 薄膜トランジスタ
１３０Ｂ 薄膜トランジスタ
１３１Ａ 容量素子
２６００ ＴＦＴ基板
２６０１ 対向基板
２６０２ シール材
２６０３ 画素部
２６０４ 表示素子
２６０５ 着色層
２６０６ 偏光板
２６０７ 偏光板
２６０８ 配線回路部
２６０９ フレキシブル配線基板
２６１０ 冷陰極管
２６１１ 反射板
２６１２ 回路基板
２６１３ 拡散板
２６３１ ポスター
２６３２ 車内広告
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
３００ａ レジストマスク
３００ｅ レジストマスク
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶
４０１０ 薄膜トランジスタ
４００ａ 導電層
４００ｅ 導電層
４０１１ 薄膜トランジスタ
４０１３ 液晶素子
４０１４ 配線
４０１５ 配線
４０１６ 接続端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０１ａ 導電層
４０２１ 絶縁層
４０３０ 画素電極
４０３１ 対向電極
４０４０ 配線
４０５０ 導電層
４０６０ 導電層
４５０１ 基板
４５０２ 画素部
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ 薄膜トランジスタ
４５１０ 薄膜トランジスタ
４５１１ 発光素子
４５１２ 電極
４５１３ 電界発光層
４５１４ 電極層
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極層
４５１９ 異方性導電膜
４５２０ 隔壁
５０８０ 画素
５０８１ 薄膜トランジスタ
５０８２ 液晶素子
５０８３ 容量素子
５０８４ 配線
５０８５ 配線
５０８６ 配線
５０８７ 配線
５０８８ 画素電極
５１０１ 破線
５１０２ 実線
５１０３ 破線
５１０４ 実線
５１０５ 実線
５１０６ 実線
５１０７ 実線
５１０８ 実線
５１２１ 画像
５１２２ 画像
５１２３ 画像
５１２４ 領域
５１２５ 領域
５１２６ 領域
５１２７ ベクトル
５１２８ 画像生成用ベクトル
５１２９ 領域
５１３０ 物体
５１３１ 領域
５９０ａ 黒色領域
５９０ｂ 白色領域
６４００ 画素
６４０１ スイッチング用薄膜トランジスタ
６４０２ 駆動用薄膜トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
９４００ 通信装置
９４０１ 筐体
９４０２ 操作ボタン
９４０３ 外部入力端子
９４０４ マイク
９４０５ スピーカ
９４０６ 発光部
９４１０ 表示装置
９４１１ 筐体
９４１２ 表示部
９４１３ 操作ボタン
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカ部
９８８５ 入力手段（操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部
９９００ スロットマシン
９９０１ 筐体
９９０３ 表示部
４５０３ａ 信号線駆動回路
４５０３ｂ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５０４ｂ 走査線駆動回路
４５１８ａ ＦＰＣ
４５１８ｂ ＦＰＣ
５１２１ａ 画像
５１２１ｂ 画像
５１２２ａ 画像
５１２２ｂ 画像
５１２３ａ 画像
５１２３ｂ 画像

Claims (1)

  1. 同一基板上に、画素部と、駆動回路部と、を有し、
    前記駆動回路部は、第１のトランジスタを有し、
    前記画素部は、第２のトランジスタを有し、
    前記第１のトランジスタは、
    第１のゲート電極と、
    第１の酸化物半導体層と、
    前記第１のゲート電極と前記第１の酸化物半導体層との間のゲート絶縁膜と、
    前記第１の酸化物半導体層と電気的に接続された遮光性を有する導電層と、を有し、
    前記第２のトランジスタは、
    第２のゲート電極と、
    第２の酸化物半導体層と、
    前記第２のゲート電極と前記第２の酸化物半導体層との間の前記第２のゲート絶縁膜と、
    前記第２の酸化物半導体層と電気的に接続された透光性を有する導電層と、を有し、
    前記遮光性を有する導電層は、透光性を有する層と、前記透光性を有する層上の遮光性を有する層と、を有し、
    前記遮光性を有する導電層は、前記第１のトランジスタのソース電極又はドレイン電極として機能する領域を有し、
    前記透光性を有する導電層は、前記第２のトランジスタのソース電極又はドレイン電極として機能する領域を有し、
    前記透光性を有する層の端部は、前記遮光性を有する層の端部よりも突出している領域を有する表示装置。
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5642447B2 (ja) 2009-08-07 2014-12-17 株式会社半導体エネルギー研究所 半導体装置
TWI700810B (zh) * 2009-08-07 2020-08-01 日商半導體能源研究所股份有限公司 半導體裝置和其製造方法
KR101812683B1 (ko) 2009-10-21 2017-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
IN2012DN03080A (ja) * 2009-10-30 2015-07-31 Semiconductor Energy Lab
WO2012102281A1 (en) * 2011-01-28 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9082860B2 (en) * 2011-03-31 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012153473A1 (en) 2011-05-06 2012-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8922464B2 (en) * 2011-05-11 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Active matrix display device and driving method thereof
US8779799B2 (en) * 2011-05-19 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Logic circuit
US9660092B2 (en) 2011-08-31 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor including oxygen release layer
WO2013038646A1 (ja) * 2011-09-16 2013-03-21 シャープ株式会社 薄膜トランジスタ基板及びそれを用いた表示装置
US8962386B2 (en) * 2011-11-25 2015-02-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5979627B2 (ja) * 2011-12-12 2016-08-24 パナソニック液晶ディスプレイ株式会社 表示パネル、及び表示装置
JP2013206919A (ja) * 2012-03-27 2013-10-07 Sony Corp 薄膜トランジスタおよびその製造方法ならびに表示装置
US9048148B2 (en) * 2012-04-28 2015-06-02 Shenzhen China Star Optoelectronics Technology Co., Ltd. Method of manufacturing TFT array using multi-tone mask
US20130299838A1 (en) * 2012-05-08 2013-11-14 Shenzhen China Star Optoelectronics Technology Co., Ltd. Thin-film transistor array substrate and manufacturing method for the same
CN102683277A (zh) * 2012-05-08 2012-09-19 深圳市华星光电技术有限公司 一种薄膜晶体管阵列基板及其制作方法
US9059219B2 (en) * 2012-06-27 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102262323B1 (ko) 2012-07-20 2021-06-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
CN102769040B (zh) * 2012-07-25 2015-03-04 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制作方法、显示装置
US8937307B2 (en) * 2012-08-10 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI467301B (zh) * 2012-10-24 2015-01-01 Au Optronics Corp 顯示面板
US8981374B2 (en) * 2013-01-30 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6231284B2 (ja) * 2013-02-21 2017-11-15 クラリオン株式会社 撮像装置
JP6244134B2 (ja) * 2013-08-02 2017-12-06 富士フイルム株式会社 パターン形成方法、及び、電子デバイスの製造方法
US9818765B2 (en) 2013-08-26 2017-11-14 Apple Inc. Displays with silicon and semiconducting oxide thin-film transistors
CN103676356B (zh) * 2013-12-10 2016-04-27 京东方科技集团股份有限公司 显示装置
KR102326408B1 (ko) * 2014-02-24 2021-11-16 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
TWI686899B (zh) * 2014-05-02 2020-03-01 日商半導體能源研究所股份有限公司 半導體裝置、觸控感測器、顯示裝置
US9722090B2 (en) * 2014-06-23 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including first gate oxide semiconductor film, and second gate
TWI790911B (zh) * 2014-07-03 2023-01-21 晶元光電股份有限公司 光電元件
CN112436021A (zh) * 2015-02-04 2021-03-02 株式会社半导体能源研究所 半导体装置的制造方法
JP6441771B2 (ja) * 2015-08-27 2018-12-19 クラリオン株式会社 撮像装置
US9818344B2 (en) 2015-12-04 2017-11-14 Apple Inc. Display with light-emitting diodes
CN107018289B (zh) 2016-01-22 2021-01-19 松下知识产权经营株式会社 摄像装置
WO2017145941A1 (ja) * 2016-02-26 2017-08-31 シャープ株式会社 表示パネル用基板の製造方法
TWI588811B (zh) * 2016-02-26 2017-06-21 瀚宇彩晶股份有限公司 驅動電路和顯示裝置
CN107134264B (zh) 2016-02-26 2020-08-14 瀚宇彩晶股份有限公司 驱动电路和显示装置
KR101845907B1 (ko) * 2016-02-26 2018-04-06 피에스아이 주식회사 초소형 led 모듈을 포함하는 디스플레이 장치
KR102509088B1 (ko) * 2016-03-14 2023-03-10 삼성디스플레이 주식회사 표시 장치
CN107302030B (zh) * 2016-04-08 2020-11-03 群创光电股份有限公司 显示设备
KR102378976B1 (ko) 2016-05-18 2022-03-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박리 방법, 표시 장치, 모듈, 및 전자 기기
KR20230107411A (ko) 2016-10-07 2023-07-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 유리 기판의 세정 방법, 반도체 장치의 제작 방법,및 유리 기판
CN106648277B (zh) 2016-11-11 2019-05-03 京东方科技集团股份有限公司 电子装置及其制造方法和操作方法、电子复写系统
JP6935055B2 (ja) * 2017-07-21 2021-09-15 天馬微電子有限公司 Ｏｌｅｄ表示装置、その回路、及びその製造方法
KR20200033868A (ko) 2017-07-31 2020-03-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP7002339B2 (ja) 2018-01-12 2022-01-20 株式会社三社電機製作所 電気機器
JP2019032557A (ja) * 2018-11-06 2019-02-28 株式会社ジャパンディスプレイ 表示装置
CN109377932B (zh) * 2018-12-26 2022-08-16 厦门天马微电子有限公司 显示面板及显示装置
KR20240007175A (ko) * 2021-05-13 2024-01-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치, 및 반도체 장치의 제작 방법

Family Cites Families (203)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP3407695B2 (ja) * 1991-11-29 2003-05-19 セイコーエプソン株式会社 液晶表示装置およびアクティブマトリクス基板
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP2518510B2 (ja) 1993-04-22 1996-07-24 日本電気株式会社 薄膜トランジスタアレイ
KR940025014U (ko) 1993-04-27 1994-11-17 이장근 방음 문
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH08274336A (ja) * 1995-03-30 1996-10-18 Toshiba Corp 多結晶半導体薄膜トランジスタ及びその製造方法
EP0820644B1 (en) * 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
TW494266B (en) * 1996-05-13 2002-07-11 Nanya Technology Corp Manufacturing method of thin film transistor liquid crystal display
JP2001051292A (ja) * 1998-06-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置および半導体表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
US6274887B1 (en) * 1998-11-02 2001-08-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method therefor
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
GB9919913D0 (en) * 1999-08-24 1999-10-27 Koninkl Philips Electronics Nv Thin-film transistors and method for producing the same
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
KR20020032580A (ko) 1999-09-16 2002-05-03 모리시타 요이찌 박막트랜지스터 및 그 제조방법
JP2004088122A (ja) * 1999-09-16 2004-03-18 Matsushita Electric Ind Co Ltd 薄膜トランジスタ及びその製造方法
JP2001281698A (ja) 2000-03-30 2001-10-10 Advanced Display Inc 電気光学素子の製法
AU2001277001A1 (en) * 2000-07-24 2002-02-05 Motorola, Inc. Heterojunction tunneling diodes and process for fabricating same
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2002107762A (ja) * 2000-10-02 2002-04-10 Sharp Corp 液晶用マトリクス基板の製造方法
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US7317205B2 (en) * 2001-09-10 2008-01-08 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and method of manufacturing a semiconductor device
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4429576B2 (ja) * 2001-09-10 2010-03-10 株式会社半導体エネルギー研究所 半導体装置
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) * 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP2003161957A (ja) * 2001-11-26 2003-06-06 Toshiba Corp 液晶表示装置及びその製造方法
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) * 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7205570B2 (en) 2002-07-19 2007-04-17 Samsung Electronics Co., Ltd. Thin film transistor array panel
US7253868B2 (en) * 2002-08-21 2007-08-07 Samsung Electronics Co., Ltd. Liquid crystal display device comprising a plurality of spacers having compression ratios gradually increasing as advancing from a center to left and right edges of display region
EP1394597B1 (en) * 2002-09-02 2011-03-23 Samsung Electronics Co., Ltd. Contact structure of semiconductor device, manufacturing method thereof, thin film transistor array panel including contact structure, and manufacturing method thereof
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
GB0229699D0 (en) 2002-12-19 2003-01-29 Koninkl Philips Electronics Nv Liquid crystal displays
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2004343018A (ja) * 2003-03-20 2004-12-02 Fujitsu Ltd 半導体装置及びその製造方法
US7238963B2 (en) 2003-04-28 2007-07-03 Tpo Displays Corp. Self-aligned LDD thin-film transistor and method of fabricating the same
US7145209B2 (en) 2003-05-20 2006-12-05 Tpo Displays Corp. Thin film transistor and fabrication method thereof
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
KR100968566B1 (ko) * 2003-07-24 2010-07-08 삼성전자주식회사 액정 표시 장치 및 이에 포함된 표시판의 제조 방법
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US20050074914A1 (en) 2003-10-06 2005-04-07 Toppoly Optoelectronics Corp. Semiconductor device and method of fabrication the same
TWI247430B (en) 2003-10-06 2006-01-11 Toppoly Optoelectronics Corp Thin film transistor and its manufacturing method
KR101012491B1 (ko) * 2003-12-04 2011-02-08 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
JP4221314B2 (ja) * 2004-02-10 2009-02-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタとそれを用いた液晶表示装置およびその薄膜トランジスタの製造方法
US7297977B2 (en) * 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR101078483B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 Lcd 또는 유기 el 디스플레이의 스위칭 소자
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US20050258488A1 (en) 2004-04-27 2005-11-24 Toppoly Optoelectronics Corp. Serially connected thin film transistors and fabrication methods thereof
US7056773B2 (en) * 2004-04-28 2006-06-06 International Business Machines Corporation Backgated FinFET having different oxide thicknesses
KR101086477B1 (ko) 2004-05-27 2011-11-25 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 기판 제조 방법
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
JP5152448B2 (ja) 2004-09-21 2013-02-27 カシオ計算機株式会社 画素駆動回路及び画像表示装置
JP4959931B2 (ja) 2004-09-29 2012-06-27 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP2455975B1 (en) * 2004-11-10 2015-10-28 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide
US7868326B2 (en) * 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1810335B1 (en) * 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
KR101054344B1 (ko) * 2004-11-17 2011-08-04 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101096718B1 (ko) 2004-12-24 2011-12-22 엘지디스플레이 주식회사 수평 전계 박막 트랜지스터 기판의 제조 방법
KR101107269B1 (ko) * 2004-12-31 2012-01-19 엘지디스플레이 주식회사 수평 전계 박막 트랜지스터 기판 및 그 제조 방법과, 그를이용한 액정 패널 및 그 제조 방법
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI445178B (zh) * 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) * 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) * 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US7410352B2 (en) * 2005-04-13 2008-08-12 The Boeing Company Multi-ring system for fuselage barrel formation
US7600135B2 (en) * 2005-04-14 2009-10-06 Mips Technologies, Inc. Apparatus and method for software specified power management performance using low power virtual threads
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP4954495B2 (ja) 2005-04-27 2012-06-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100961072B1 (ko) * 2005-06-09 2010-06-01 엘지디스플레이 주식회사 이미지 센싱 기능을 가지는 액정표시장치 및 그 제조방법과이를 이용한 이미지 센싱 방법
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
KR20070000025A (ko) * 2005-06-24 2007-01-02 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR101225440B1 (ko) 2005-06-30 2013-01-25 엘지디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
KR100770128B1 (ko) * 2005-07-26 2007-10-24 삼성에스디아이 주식회사 플라즈마 디스플레이 장치
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) * 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4732080B2 (ja) * 2005-09-06 2011-07-27 キヤノン株式会社 発光素子
KR100729043B1 (ko) * 2005-09-14 2007-06-14 삼성에스디아이 주식회사 투명 박막 트랜지스터 및 그의 제조방법
JP4753373B2 (ja) 2005-09-16 2011-08-24 株式会社半導体エネルギー研究所 表示装置及び表示装置の駆動方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP4537929B2 (ja) * 2005-10-04 2010-09-08 エルジー ディスプレイ カンパニー リミテッド 液晶表示装置および液晶表示装置の製造方法
US8149346B2 (en) 2005-10-14 2012-04-03 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
JP5105811B2 (ja) * 2005-10-14 2012-12-26 株式会社半導体エネルギー研究所 表示装置
JP5416881B2 (ja) * 2005-10-18 2014-02-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5291874B2 (ja) * 2005-10-18 2013-09-18 株式会社半導体エネルギー研究所 半導体装置、シフトレジスタ、表示装置
US7601566B2 (en) 2005-10-18 2009-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP2007123700A (ja) 2005-10-31 2007-05-17 Toppan Printing Co Ltd 酸化物半導体のパターニング方法と薄膜トランジスタの製造方法
JP2007121788A (ja) 2005-10-31 2007-05-17 Hitachi Displays Ltd アクティブマトリクス基板およびそれを用いた液晶表示装置
CN101707212B (zh) * 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
KR100732849B1 (ko) * 2005-12-21 2007-06-27 삼성에스디아이 주식회사 유기 발광 표시장치
US7821613B2 (en) * 2005-12-28 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP2007212699A (ja) * 2006-02-09 2007-08-23 Idemitsu Kosan Co Ltd 反射型ｔｆｔ基板及び反射型ｔｆｔ基板の製造方法
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) * 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US7607851B2 (en) * 2006-04-11 2009-10-27 Amron Scott L Fountain toothbrush
TWI298544B (en) * 2006-04-21 2008-07-01 Innolux Display Corp Method of fabricating a liquid crystal display
JP2007294672A (ja) 2006-04-25 2007-11-08 Mitsubishi Electric Corp 配線基板、表示装置及びそれらの製造方法
EP2012561A4 (en) * 2006-04-27 2010-11-10 Ulvac Inc SCREEN AND COMPOSITE SCREEN
US20070252928A1 (en) * 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
TWI299574B (en) * 2006-05-12 2008-08-01 Innolux Display Corp Method for fabricating transflective liquid crystal display
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP2006261705A (ja) 2006-06-23 2006-09-28 Sharp Corp 薄膜トランジスタ及びその製造方法
TW200805667A (en) 2006-07-07 2008-01-16 Au Optronics Corp A display panel structure having a circuit element and a method of manufacture
US20080033882A1 (en) * 2006-08-01 2008-02-07 Computer Associates Think, Inc. System and method for on-site electronic software distribution
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP2008066443A (ja) 2006-09-06 2008-03-21 Mitsubishi Electric Corp 半導体装置およびそれを備える液晶表示装置
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
WO2008047726A1 (en) 2006-10-13 2008-04-24 Kabushiki Kaisha Kobe Seiko Sho Thin film transistor substrate and display device
JP4746021B2 (ja) 2006-10-13 2011-08-10 株式会社神戸製鋼所 薄膜トランジスタ基板の製造方法、および表示デバイス
JP2008124266A (ja) * 2006-11-13 2008-05-29 Hitachi Displays Ltd 表示装置および表示装置の製造方法
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
JP4616359B2 (ja) * 2007-01-09 2011-01-19 韓國電子通信研究院 電子素子用ＺｎＯ半導体膜の形成方法及び前記半導体膜を含む薄膜トランジスタ
KR100877153B1 (ko) * 2007-01-09 2009-01-09 한국전자통신연구원 전자소자용 ＺｎＯ 반도체막 형성방법 및 상기 반도체막을포함하는 박막 트랜지스터
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP4420032B2 (ja) * 2007-01-31 2010-02-24 ソニー株式会社 薄膜半導体装置の製造方法
JP5121254B2 (ja) 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) * 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
JP5261979B2 (ja) * 2007-05-16 2013-08-14 凸版印刷株式会社 画像表示装置
JP4967807B2 (ja) 2007-05-22 2012-07-04 セイコーエプソン株式会社 反射型電気光学装置および投射型表示装置
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
WO2009018509A1 (en) 2007-08-02 2009-02-05 Applied Materials, Inc. Thin film transistors using thin film semiconductor materials
KR101576813B1 (ko) 2007-08-17 2015-12-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
WO2009034953A1 (ja) * 2007-09-10 2009-03-19 Idemitsu Kosan Co., Ltd. 薄膜トランジスタ
US20090072225A1 (en) * 2007-09-18 2009-03-19 Electronics And Telecommunications Research Institute Flat panel display device having organic thin film transistor and manufacturing method thereof
WO2009038111A1 (ja) * 2007-09-21 2009-03-26 Sony Corporation 表示装置及び表示装置の製造方法
JP5567770B2 (ja) 2007-09-21 2014-08-06 株式会社ジャパンディスプレイ 表示装置及び表示装置の製造方法
JP5561899B2 (ja) 2007-10-19 2014-07-30 キヤノン株式会社 表示装置の製造方法
JP2009099887A (ja) 2007-10-19 2009-05-07 Hitachi Displays Ltd 表示装置
US7824939B2 (en) * 2007-10-23 2010-11-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device comprising separated and electrically connected source wiring layers
JP5380037B2 (ja) * 2007-10-23 2014-01-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW200921226A (en) 2007-11-06 2009-05-16 Wintek Corp Panel structure and manufacture method thereof
JP5137798B2 (ja) 2007-12-03 2013-02-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5377940B2 (ja) * 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JP5292066B2 (ja) * 2007-12-05 2013-09-18 株式会社半導体エネルギー研究所 表示装置
WO2009081885A1 (ja) 2007-12-25 2009-07-02 Idemitsu Kosan Co., Ltd. 酸化物半導体電界効果型トランジスタ及びその製造方法
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP2009177149A (ja) 2007-12-26 2009-08-06 Konica Minolta Holdings Inc 金属酸化物半導体とその製造方法および薄膜トランジスタ
KR100976459B1 (ko) * 2007-12-27 2010-08-17 삼성모바일디스플레이주식회사 박막 트랜지스터 및 제조방법 및 그를 구비하는평판표시장치
JP5264197B2 (ja) 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
KR101512818B1 (ko) * 2008-02-01 2015-05-20 삼성전자주식회사 산화물 반도체 트랜지스터 및 그 제조방법
US7749820B2 (en) 2008-03-07 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, manufacturing method thereof, display device, and manufacturing method thereof
KR101499239B1 (ko) * 2008-08-26 2015-03-06 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101667909B1 (ko) 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
KR101476817B1 (ko) * 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
TWI700810B (zh) * 2009-08-07 2020-08-01 日商半導體能源研究所股份有限公司 半導體裝置和其製造方法

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