WO2013038646A1 - 薄膜トランジスタ基板及びそれを用いた表示装置 - Google Patents

薄膜トランジスタ基板及びそれを用いた表示装置 Download PDF

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WO2013038646A1
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film transistor
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semiconductor layer
gate
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北川　英樹
卓哉 渡部
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シャープ株式会社
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Definitions

  • the present invention relates to a thin film transistor substrate used for a liquid crystal display device or the like and a display device using the same.
  • a thin film transistor (hereinafter also referred to as “TFT”) is provided as a switching element for each pixel which is the minimum unit of an image.
  • an oxide semiconductor semiconductor layer (hereinafter referred to as an “oxide semiconductor”) is used instead of a conventional thin film transistor using an amorphous silicon semiconductor layer as a switching element of each pixel which is the minimum unit of an image.
  • a TFT using a “layer” is also proposed.
  • a typical bottom gate type TFT has, for example, a gate electrode provided on an insulating substrate, a gate insulating film provided so as to cover the gate electrode, and an island shape so as to overlap the gate electrode on the gate insulating film. And a source electrode and a drain electrode provided to face each other on the semiconductor layer.
  • a display device including such a TFT for example, a liquid crystal display including a thin film transistor substrate and a counter substrate which are a pair of substrates disposed to face each other, and a liquid crystal layer provided between the pair of substrates.
  • a liquid crystal display including a thin film transistor substrate and a counter substrate which are a pair of substrates disposed to face each other, and a liquid crystal layer provided between the pair of substrates.
  • a thin film transistor substrate in which a light shielding layer formed of a metal such as aluminum is provided on an insulating film formed so as to cover the TFT (for example, Patent Document 1). reference).
  • An object of the present invention is to provide a thin film transistor substrate that can be suppressed and a display device using the same.
  • a thin film transistor substrate of the present invention includes an insulating substrate, a gate electrode provided on the insulating substrate, a gate insulating film covering the gate electrode, and a gate insulating film that overlaps the gate electrode.
  • a thin film transistor provided with a semiconductor layer having a channel region, an interlayer insulating film provided so as to cover the thin film transistor, and provided on the interlayer insulating film so as to overlap the semiconductor layer in plan view And a light shielding layer provided on the conductive film.
  • the light shielding layer since the light shielding layer is provided, it is possible to suppress the light generated in the thin film transistor substrate from entering the semiconductor layer. Accordingly, deterioration in characteristics of the thin film transistor due to threshold fluctuation can be suppressed.
  • the conductive film is provided so as to overlap with the semiconductor layer in a plan view, the charge in the channel region of the semiconductor layer is transferred to the conductive film to suppress threshold fluctuation in the thin film transistor (that is, It is possible to restore the changed threshold value to the value before the change).
  • the light shielding layer may be disposed so as to cover the channel region.
  • the light generated in the thin film transistor substrate can be prevented from entering the channel region of the semiconductor layer. Accordingly, it is possible to further suppress deterioration in characteristics of the thin film transistor due to threshold fluctuation.
  • the conductive film may be disposed so as to cover the channel region.
  • the charge in the channel region of the semiconductor layer can be easily transferred to the conductive film, so that the threshold value fluctuation can be further suppressed in the thin film transistor (that is, the changed threshold value can be easily restored to the value before the fluctuation). Is possible.
  • a plurality of conductive films may be provided, and a light shielding layer may be provided over the conductive film and the interlayer insulating film.
  • the thin film transistor substrate of the present invention further includes a gate wiring which is provided on the insulating substrate and can be set to the same potential as the gate electrode, and the conductive film is connected to the gate wiring through a contact hole formed in the interlayer insulating film. It is good also as a structure connected.
  • the conductive film is connected to the gate wiring that can be set to the same potential as the gate electrode, the conductive film and the gate electrode can be set to the same potential. Therefore, since the semiconductor layer can be provided between the gate electrode set to the same potential and the conductive film, the charge in the channel region of the semiconductor layer can be quickly transferred to the conductive film. As described above, it is possible to quickly suppress the threshold fluctuation (that is, quickly restore the changed threshold to the value before the fluctuation).
  • a metal film is formed over the gate wiring, and the conductive film may be connected to the gate wiring through the metal film.
  • the thin film transistor substrate of the present invention may further include a pixel electrode provided on the interlayer insulating film and connected to the thin film transistor, and the conductive film and the pixel electrode may be formed of the same material.
  • the conductive film and the pixel electrode are formed of the same material, there is no need to newly prepare a material for forming the conductive film.
  • the conductive film and the pixel electrode can be formed at the same time, the manufacturing process is simplified and the cost can be reduced.
  • the conductive film is indium tin oxide (ITO), indium zinc oxide (IZO), indium tin oxide containing silicon oxide (ITSO), indium oxide (In 2 O 3 ), It may be formed of at least one selected from the group consisting of tin oxide (SnO 2 ), zinc oxide (ZnO), and carbon nanotubes.
  • the conductive film and the pixel electrode can be formed simultaneously using the same material.
  • ITO indium tin oxide
  • the light shielding layer is made of Ta (tantalum), Cr (chromium), Mo (molybdenum), Ni (nickel), Ti (titanium), Cu (copper), Al (aluminum), and carbon. You may form with the resin material in which the at least 1 sort (s) of black pigment chosen from this group was disperse
  • the conductive film can be formed from an inexpensive and versatile material.
  • the semiconductor layer may be an oxide semiconductor layer.
  • the oxide semiconductor layer includes a metal containing at least one selected from the group consisting of indium (In), gallium (Ga), aluminum (Al), copper (Cu), and zinc (Zn). It may be made of an oxide.
  • the oxide semiconductor layer made of these materials has high mobility even if it is amorphous, so that the on-resistance of the switching element can be increased.
  • the oxide semiconductor layer may be made of indium gallium zinc oxide (IGZO).
  • the semiconductor layer may be a silicon-based semiconductor layer.
  • the area of the light shielding layer may be less than or equal to the area of the conductive film in plan view.
  • the thin film transistor substrate of the present invention has an excellent characteristic that the threshold value fluctuation in the thin film transistor can be suppressed and the changed threshold value can be restored to the value before the fluctuation. Therefore, the present invention is preferably used for a display device including a thin film transistor substrate, a counter substrate disposed to face the thin film transistor substrate, and a display medium layer provided between the thin film transistor substrate and the counter substrate. Moreover, this invention is used suitably when a display medium layer is a liquid crystal layer.
  • the threshold value fluctuation in the thin film transistor can be suppressed, and the changed threshold value can be restored to the value before the fluctuation, thereby suppressing the deterioration of the characteristics of the thin film transistor.
  • FIG. 1 is a plan view showing an overall configuration of a liquid crystal display device according to a first embodiment of the present invention.
  • 1 is a cross-sectional view of a liquid crystal display device according to a first embodiment of the present invention.
  • 1 is a plan view showing a pixel in a liquid crystal display device according to a first embodiment of the present invention.
  • FIG. 4 is a cross-sectional view taken along line AA in FIG. 3. It is explanatory drawing which shows the manufacturing process of TFT in the liquid crystal display device which concerns on the 1st Embodiment of this invention, and a TFT substrate in a cross section.
  • FIG. 9 is a sectional view taken along line BB in FIG. It is sectional drawing of the TFT substrate which concerns on the modification of this invention. It is sectional drawing of the TFT substrate which concerns on the modification of this invention. It is an Id-Vg characteristic which shows the relationship between the drain current (Id) and gate voltage (Vg) in the TFT substrate which concerns on the modification of this invention.
  • FIG. 1 is a plan view showing the overall configuration of the liquid crystal display device according to the first embodiment of the present invention
  • FIG. 2 is a cross-sectional view of the liquid crystal display device according to the first embodiment of the present invention.
  • FIG. 3 is a plan view showing a pixel in the liquid crystal display device according to the first embodiment of the present invention
  • FIG. 4 is a cross-sectional view taken along line AA of FIG.
  • the liquid crystal display device 1 is provided by being sandwiched between a TFT substrate 2, a counter substrate 3 disposed to face the TFT substrate 2, and the TFT substrate 2 and the counter substrate 3. And a liquid crystal layer 4 as a display medium layer. Further, the liquid crystal display device 1 is sandwiched between the TFT substrate 2 and the counter substrate 3, and a seal provided in a frame shape for adhering the TFT substrate 2 and the counter substrate 3 to each other and enclosing the liquid crystal layer 4.
  • the material 40 is provided.
  • the liquid crystal layer 4 is made of, for example, a nematic liquid crystal material having electro-optical characteristics.
  • the sealing material 40 is formed so as to go around the liquid crystal layer 4, and the TFT substrate 2 and the counter substrate 3 are bonded to each other through the sealing material 40.
  • the liquid crystal display device 1 includes a plurality of photo spacers (not shown) for regulating the thickness of the liquid crystal layer 4 (that is, the cell gap).
  • the liquid crystal display device 1 is formed in a rectangular shape, and in the side direction of the liquid crystal display device 1, the TFT substrate 2 protrudes from the counter substrate 3.
  • a plurality of display wirings such as gate wirings and source wirings, which will be described later, are drawn out to form a terminal region T.
  • a display area D for displaying an image is defined in an area where the TFT substrate 2 and the counter substrate 3 overlap.
  • the display area D is configured by arranging a plurality of pixels 30 as a minimum unit of an image in a matrix.
  • the sealing material 40 is provided in a rectangular frame shape surrounding the entire periphery of the display area D.
  • the source wiring 18 and the gate wiring 11 are provided so as to cross each other.
  • a plurality of source wirings 18 and gate wirings 11 are provided, and a plurality of source wirings 18 and a plurality of gate wirings 11 are provided corresponding to the intersections of the plurality of source wirings 18 and the plurality of gate wirings 11.
  • Pixels 30 are arranged in a matrix.
  • one pixel 30 corresponds to each of the intersections of the plurality of source lines 18 and the gate lines 11, and each pixel 30 is provided for each region surrounded by the gate lines 11 and the source lines 18. Yes.
  • the gate electrode 15 is connected to the gate wiring 11 near the intersection of both signal lines
  • the source electrode 6 is connected to the source wiring 18 near the intersection of both signal lines
  • a thin film transistor (TFT) 5 as a switching element in which the drain electrode 8 is connected to the pixel electrode 14 is provided.
  • the TFT 5 is turned on when the gate wiring 11 is in a selected state, and is turned off when the gate wiring 11 is in a non-selected state. Further, as shown in FIG. 3, the TFT 5 is provided at each intersection of each gate line 11 and each source line 18.
  • the pixel electrode 14 is formed of a transparent conductor such as indium tin oxide (ITO), for example.
  • ITO indium tin oxide
  • the TFT substrate 2 includes the insulating substrate 20 and the above-described gate wiring 11 provided in the display region D so as to extend in parallel to each other on the insulating substrate 20 such as a glass substrate,
  • the above-described source wiring 18 provided so as to extend in parallel with each other in a direction orthogonal to each gate wiring 11 is provided.
  • the TFT substrate 2 includes the above-described TFT 5 provided for each intersection of each gate wiring 11 and each source wiring 18, that is, for each pixel.
  • the TFT substrate 2 has an interlayer insulating film 21 functioning as a protective film provided so as to cover each TFT 5, and a plurality of pixel electrodes provided in a matrix on the interlayer insulating film 21 and connected to each TFT 5. 14 and an alignment film (not shown) provided so as to cover each pixel electrode 14.
  • the TFT 5 has a bottom gate structure. As shown in FIGS. 3 and 4, the gate electrode 15 provided on the insulating substrate 20, and the gate insulating film 12 provided so as to cover the gate electrode 15, It has. Further, the TFT 5 includes a semiconductor layer 13 having a channel region C provided in an island shape so as to overlap the gate electrode 15 on the gate insulating film 12, and overlaps the gate electrode 15 and sandwiches the channel region C on the semiconductor layer 13. The source electrode 6 and the drain electrode 8 are provided so as to face each other.
  • the semiconductor layer 13 is formed of an oxide semiconductor such as indium gallium zinc oxide (IGZO).
  • IGZO indium gallium zinc oxide
  • the above-described interlayer insulating film 21 covering the source electrode 6 and the drain electrode 8 (that is, the TFT 5) is provided.
  • the source electrode 6 is a portion protruding to the side of the source wiring 18, and the drain electrode 8 is a pixel electrode 14 through a contact hole Ca formed in the interlayer insulating film 21. It is connected to the.
  • the counter substrate 3 includes an insulating substrate 31, a black matrix 32 provided in a lattice shape on the insulating substrate 31, and a red color provided between each lattice of the black matrix 32. And a color filter layer having a colored layer 33 such as a green layer and a blue layer.
  • the counter substrate 3 includes a common electrode 34 provided so as to cover the color filter layer, a photo spacer 36 provided on the common electrode 34, and an alignment film (not shown) provided so as to cover the common electrode 34. ).
  • the source driver (not shown) supplies the source.
  • a signal is sent to the source electrode 6 through the source wiring 18, and a predetermined charge is written into the pixel electrode 14 through the semiconductor layer 13 and the drain electrode 8.
  • an image is displayed by adjusting the light transmittance of the liquid crystal layer 4 by changing the alignment state of the liquid crystal layer 4 according to the magnitude of the voltage applied to the liquid crystal layer 4 in each pixel.
  • a conductive film 16 is provided on the interlayer insulating film 21 so as to overlap the semiconductor layer 13 in a plan view.
  • the light shielding layer 17 is provided on 16.
  • the threshold value fluctuation is suppressed in the TFT 5 (that is, the changed threshold value is restored to the value before the fluctuation). It becomes possible.
  • the charge in the channel region C can be easily moved to the conductive film 16. It becomes possible to further suppress the fluctuation (that is, to easily restore the changed threshold value to the value before the fluctuation).
  • the conductive film 16 may be grounded to the ground level.
  • Examples of the material for forming the light shielding layer 17 include metal materials such as Ta (tantalum), Cr (chromium), Mo (molybdenum), Ni (nickel), Ti (titanium), Cu (copper), and Al (aluminum), and carbon.
  • metal materials such as Ta (tantalum), Cr (chromium), Mo (molybdenum), Ni (nickel), Ti (titanium), Cu (copper), and Al (aluminum), and carbon.
  • a resin material in which a black pigment is dispersed, or a resin material in which a plurality of colored layers each having light transmittance are laminated can be used.
  • the light shielding layer 17 may be formed by using two or more of these materials.
  • materials for forming the conductive film 16 include, for example, indium zinc oxide (IZO), indium tin oxide containing silicon oxide (ITSO), and indium oxide (In A light-transmitting metal oxide such as 2 O 3 ), tin oxide (SnO 2 ), and zinc oxide (ZnO), or a light-transmitting conductive material such as a carbon nanotube can be used.
  • the conductive film 16 and the pixel electrode 14 are formed of the same material. It is not necessary to prepare a new material for forming 16. Therefore, since the conductive film 16 and the pixel electrode 14 can be formed of the same material at the same time, the manufacturing process is simplified and the cost can be reduced.
  • ITO indium tin oxide
  • the area of the light shielding layer 17 is configured to be equal to or less than the area of the conductive film 16 in plan view. Therefore, even when the light shielding layer 17 is provided, it is possible to prevent a decrease in light transmittance in the liquid crystal display device 1.
  • FIGS. 5 to 6 are explanatory views showing in cross section the manufacturing steps of the TFT and the TFT substrate in the liquid crystal display device according to the first embodiment of the present invention.
  • FIG. 7 is a cross-sectional view illustrating a manufacturing process of the counter substrate in the liquid crystal display device according to the first embodiment of the present invention. Note that the manufacturing method of this embodiment includes a TFT substrate manufacturing process, a counter substrate manufacturing process, and a liquid crystal injection process.
  • a molybdenum film (thickness of about 150 nm) or the like is formed on the entire substrate of the insulating substrate 20 such as a glass substrate, a silicon substrate, or a heat-resistant plastic substrate by a sputtering method.
  • the gate electrode 15 and the gate wiring 11 are formed on the molybdenum film by performing photolithography, wet etching, and resist peeling and cleaning, as shown in FIGS.
  • a single-layered molybdenum film is exemplified, but for example, an aluminum film, a tungsten film, a tantalum film, a chromium film, a titanium film,
  • the gate electrode 15 and the gate wiring 11 may be formed to a thickness of 50 nm to 300 nm using a metal film such as a copper film, or a film of an alloy film or metal nitride thereof.
  • polyethylene terephthalate resin polyethylene naphthalate resin
  • polyether sulfone resin acrylic resin
  • polyimide resin polyimide resin
  • a silicon nitride film (thickness of about 200 nm to 500 nm) is formed by CVD on the entire substrate on which the gate electrode 15 and the gate wiring 11 are formed, as shown in FIG. Then, a gate insulating film 12 is formed so as to cover the gate electrode 15 and the gate wiring 11.
  • the gate insulating film 12 may have a two-layer structure.
  • a silicon oxide film (SiOx), a silicon oxynitride film (SiOxNy, x> y), a silicon nitride oxide film (SiNxOy, x> y), or the like is used in addition to the above-described silicon nitride film (SiNx). be able to.
  • a silicon nitride film or a silicon nitride oxide film is used as a lower gate insulating film, and a silicon oxide film as an upper gate insulating film, Alternatively, a structure using a silicon oxynitride film is preferable.
  • a silicon nitride film having a thickness of 100 nm to 200 nm is formed as a lower gate insulating film using SiH 4 and NH 3 as reaction gases, and N 2 O and SiH 4 are reacted as an upper gate insulating film.
  • a silicon oxide film with a thickness of 50 nm to 100 nm can be formed as a gas.
  • a rare gas such as argon gas in the reaction gas and mix it in the insulating film.
  • IGZO-based oxide semiconductor film (with a thickness of about 30 nm to 100 nm) is formed on the entire substrate on which the gate insulating film 12 has been formed by sputtering, and then the oxide semiconductor film is formed on the oxide semiconductor film. Then, photolithography, wet etching, and resist peeling cleaning are performed to form the semiconductor layer 13 as shown in FIG.
  • a titanium film (thickness: 30 nm to 150 nm) and a copper film (thickness: about 50 nm to 400 nm) are sequentially formed on the entire substrate on which the semiconductor layer 13 has been formed by sputtering.
  • the source electrode 6 and the drain electrode 8 are formed by dry etching on the semiconductor layer 13 formed in the semiconductor layer forming step, and the channel region C of the semiconductor layer 13 is exposed.
  • the metal film constituting the source electrode 6 and the drain electrode 8 a titanium film and a copper film having a laminated structure are exemplified.
  • a metal such as an aluminum film, a tungsten film, a tantalum film, or a chromium film is used.
  • the source electrode 6 and the drain electrode 8 may be formed by a film, or a film of these alloy films or metal nitrides.
  • etching process either the above-described dry etching or wet etching may be used.
  • dry etching when processing a large area substrate, it is preferable to use dry etching.
  • etching gas a fluorine-based gas such as CF 4 , NF 3 , SF 6 , or CHF 3 , a chlorine-based gas such as Cl 2 , BCl 3 , SiCl 4 , or CCl 4 , an oxygen gas, or the like can be used.
  • an inert gas such as argon may be added.
  • the TFT 5 including the semiconductor layer 13 having the channel region C is formed.
  • a silicon nitride film, a silicon oxide film, a silicon nitride oxide film, or the like is formed on the entire substrate on which the source electrode 6, the drain electrode 8, and the source wiring 18 are formed by a plasma CVD method.
  • the TFT 5 that is, the semiconductor layer 13, the source electrode 6 and the drain electrode 8) and the interlayer insulating film 21 covering the source wiring 18 are formed to have a thickness of, for example, 500 nm.
  • a photomask having a predetermined pattern is formed on the interlayer insulating film 21 by photolithography.
  • exposure and development are performed using this photomask, and patterning is performed using an etching method, thereby etching the interlayer insulating film 21 as shown in FIG.
  • a contact hole Ca reaching the drain electrode 8 is formed in the film 21.
  • a transparent conductive material such as an ITO film (thickness of about 50 nm to 200 nm) made of indium tin oxide is formed on the entire substrate on which the interlayer insulating film 21 has been formed by sputtering.
  • a film 24 is formed.
  • a resin 25 in which a black pigment such as carbon is dispersed is applied in a predetermined pattern on the transparent conductive film 24 by spin coating or slit coating.
  • the transparent conductive film 24 is etched using the resin 25 as a mask, thereby forming the pixel electrode 14 and the conductive film 16 as shown in FIG.
  • the resin 25 is removed, and a light shielding layer 17 (having a thickness of about 2 ⁇ m) is formed on the conductive film 16.
  • the pixel electrode 14 is formed on the surface of the interlayer insulating film 21 so as to cover the surface of the contact hole Ca.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ITO indium tin oxide containing silicon oxide
  • In 2 indium oxide
  • a light-transmitting material such as O 3 ), tin oxide (SnO 2 ), zinc oxide (ZnO), or titanium nitride (TiN) may be used.
  • the TFT substrate 2 shown in FIGS. 3 to 4 can be manufactured.
  • ⁇ Opposite substrate manufacturing process First, by applying, for example, a photosensitive resin colored in black to the entire substrate of the insulating substrate 31 such as a glass substrate by a spin coating method or a slit coating method, the coating film is exposed and developed. As shown in FIG. 7A, the black matrix 32 is formed to a thickness of about 1.0 ⁇ m.
  • a photosensitive resin colored in red, green, or blue is applied to the entire substrate on which the black matrix 32 is formed by spin coating or slit coating.
  • the coating film is exposed and developed to form a colored layer 33 (for example, a red layer) of a selected color with a thickness of about 2.0 ⁇ m as shown in FIG.
  • the same process is repeated for the other two colors to form the other two colored layers 33 (for example, a green layer and a blue layer) with a thickness of about 2.0 ⁇ m.
  • the common electrode 34 has a thickness as shown in FIG. It is formed to have a thickness of about 50 nm to 200 nm.
  • the coating film is exposed and developed, as shown in FIG. 7C. Then, the photo spacer 36 is formed to a thickness of about 4 ⁇ m.
  • the counter substrate 3 can be manufactured as described above.
  • a polyimide resin film is applied to each surface of the TFT substrate 2 manufactured in the TFT substrate manufacturing process and the counter substrate 3 manufactured in the counter substrate manufacturing process by a printing method, and then applied to the coating film. Then, an alignment film is formed by performing baking and rubbing treatment.
  • UV ultraviolet
  • the sealing material 40 made of a curing and thermosetting resin is printed in a frame shape, a liquid crystal material is dropped inside the sealing material.
  • the bonded body is released to atmospheric pressure, The front and back surfaces of the bonded body are pressurized.
  • the sealing material 40 is hardened by heating the bonding body.
  • the unnecessary part is removed by dividing the bonded body in which the sealing material 40 is cured by, for example, dicing.
  • the liquid crystal display device 1 of the present embodiment can be manufactured.
  • the conductive film 16 is provided on the interlayer insulating film 21 so as to overlap the semiconductor layer 13 in plan view. Therefore, it becomes possible to move the charge in the channel region C of the semiconductor layer 13 to the conductive film 16 to suppress the threshold fluctuation in the TFT 5 (that is, restore the changed threshold to the value before the fluctuation).
  • the light shielding layer 17 is provided on the conductive film 16. Therefore, since the light generated in the TFT substrate 2 can be prevented from entering the semiconductor layer 13, it is possible to suppress the deterioration of the characteristics of the TFT 5 due to the threshold fluctuation.
  • the light shielding layer 17 is arranged so as to cover the channel region C of the semiconductor layer 13. Accordingly, since light generated in the TFT substrate 2 can be prevented from entering the channel region C of the semiconductor layer 13, it is possible to further suppress deterioration in characteristics of the TFT 5 due to threshold fluctuation.
  • the conductive film 16 is disposed so as to cover the channel region C of the semiconductor layer 13. Accordingly, since the charge in the channel region C of the semiconductor layer 13 can be easily transferred to the conductive film 16, the threshold value fluctuation can be further suppressed in the TFT 5 (that is, the changed threshold value can be easily restored to the value before the fluctuation). It becomes possible.
  • the area of the light shielding layer 17 is configured to be equal to or smaller than the area of the conductive film 16 in plan view. Therefore, since the area of the light shielding layer 17 can be reduced, it is possible to prevent a decrease in light transmittance.
  • the conductive film 16 and the pixel electrode 14 are formed of the same material. Accordingly, it is not necessary to newly prepare a material for forming the conductive film 16, and the conductive film 16 and the pixel electrode 14 can be formed at the same time. Therefore, the manufacturing process is simplified and the cost is reduced. It becomes possible.
  • an oxide semiconductor layer is used as the semiconductor layer 13. Accordingly, it is possible to form a TFT that has a higher electron mobility and can be processed at a lower temperature than a TFT using amorphous silicon as a semiconductor layer.
  • an oxide semiconductor layer made of indium gallium zinc oxide (IGZO) is used as the semiconductor layer 13. Therefore, good characteristics such as high mobility and low off-state current can be obtained in the TFT 5.
  • FIG. 8 is a plan view showing a pixel in the liquid crystal display device according to the second embodiment of the present invention
  • FIG. 9 is a cross-sectional view taken along the line BB of FIG.
  • the same components as those in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted.
  • the overall configuration and manufacturing method of the liquid crystal display device are the same as those described in the first embodiment, and a detailed description thereof will be omitted here.
  • the above-described conductive film 16 can be set to the same potential as the gate electrode 15 through the contact hole Cb formed in the interlayer insulating film 21.
  • 11 is characterized in that it is connected to 11.
  • a metal film 38 is formed on the gate wiring 11, and the conductive film 16 is connected to the gate wiring 11 through the metal film 38.
  • the threshold voltage of the TFT 5 varies.
  • the conductive film 16 and the gate electrode 15 can be set to the same potential by connecting the conductive film 16 to the gate wiring 11 through the metal film 38. Therefore, the semiconductor layer 13 can be provided (sandwiched) between the gate electrode 15 and the conductive film 16 set to the same potential.
  • the threshold fluctuation is suppressed more quickly (that is, the changed threshold is restored to the value before the fluctuation more quickly). ) Becomes possible.
  • a gate electrode / gate wiring forming process, a gate insulating film forming process, a semiconductor layer forming process, a source / drain forming process, and An interlayer insulating film forming step is performed.
  • the metal film 38 is formed simultaneously with the source electrode 6 and the drain electrode 8 using the copper film and the titanium film.
  • a contact hole forming step first, a photomask having a predetermined pattern is formed on the interlayer insulating film 21 by photolithography. Next, exposure and development are performed using this photomask, and patterning is performed using an etching method, whereby the interlayer insulating film 21 is etched to contact the interlayer insulating film 21 and reach the drain electrode 8. A contact hole Cb reaching the hole Ca and the gate wiring 11 is formed.
  • the TFT substrate 2 is manufactured by performing the pixel electrode / conductive film / light shielding layer forming step.
  • the liquid crystal display device 1 can be manufactured by performing a counter substrate preparation process and a liquid-crystal injection
  • the conductive film 16 is connected to the gate wiring 11 through the contact hole Cb formed in the interlayer insulating film 21. Therefore, since the conductive film 16 is connected to the gate wiring 11 that can be set to the same potential as the gate electrode 15, the conductive film 16 and the gate electrode 15 can be set to the same potential. Accordingly, since the semiconductor layer 13 can be provided (sandwiched) between the gate electrode 15 and the conductive film 16 set to the same potential, the charge in the channel region C is moved more quickly by the conductive film 16. The threshold variation can be suppressed more quickly (ie, the changed threshold can be restored to the value before the variation more quickly).
  • the light shielding layer 17 is provided on the conductive film 16.
  • the conductive film 16 is divided into a plurality of parts on the interlayer insulating film 21 to shield the light.
  • the layer 17 may be provided on the plurality of conductive films 16 and the interlayer insulating film 21.
  • an oxide semiconductor layer made of an oxide semiconductor such as indium gallium zinc oxide (IGZO) is used as the semiconductor layer 13, but the oxide semiconductor layer is not limited to this.
  • IGZO indium gallium zinc oxide
  • a material made of a metal oxide containing at least one of indium (In), gallium (Ga), aluminum (Al), copper (Cu), zinc (Zn), magnesium (Mg), and cadmium (Cd) is used. It may be used.
  • oxide semiconductor layer formed using any of these materials has high mobility even when it is amorphous, so that the on-resistance of the switching element can be increased. Therefore, the difference in output voltage at the time of data reading becomes large, and the S / N ratio can be improved.
  • oxide semiconductor films such as InGaO 3 (ZnO) 5 , Mg x Zn 1-x O, Cd x Zn 1-x O, and CdO can be given. it can.
  • an amorphous state, a polycrystalline state, or a non-crystalline state of ZnO to which one or more kinds of impurity elements of Group 1 element, Group 13 element, Group 14 element, Group 15 element, or Group 17 element are added is also possible to use a microcrystalline state in which a crystalline state and a polycrystalline state are mixed, or a material to which no impurity is added.
  • an oxide semiconductor layer is used as the semiconductor layer.
  • the semiconductor layer is not limited to this, and instead of the oxide semiconductor layer, for example, a silicon-based semiconductor layer made of amorphous silicon or polysilicon. May be used as the semiconductor layer 13 of the TFT 5.
  • the semiconductor layer 13 may be formed of a lower intrinsic amorphous silicon layer and an upper layer of n + amorphous silicon layer doped with phosphorus.
  • an intrinsic amorphous silicon film and an n + amorphous silicon film doped with phosphorus are successively formed on the entire substrate on which the gate insulating film 12 is formed by a plasma CVD method.
  • an island-like pattern is formed on the gate electrode 15 by photolithography to form a semiconductor formation layer in which an intrinsic amorphous silicon layer and an n + amorphous silicon layer are stacked.
  • the channel region C is patterned to form the semiconductor layer 13 on the gate insulating film 12 with a thickness of about 100 nm.
  • Id drain current
  • Vg gate voltage
  • the gate voltage After the sodium lamp is irradiated for 10 minutes from above the TFT substrate 2 and the channel region C of the semiconductor layer 13 is constantly irradiated with an illuminance of 3000 lx (lux), the gate voltage The characteristic when the same voltage is applied to the conductive film 16 (application time is 2 to 3 seconds) is shown.
  • the threshold voltage (2.11 v) before the irradiation is shifted to 2.86 v, but when the same voltage as the gate voltage is applied to the conductive film 16, the threshold voltage fluctuates due to the irradiation. It can be seen that the threshold voltage thus restored is restored to the state before irradiation.
  • the gate voltage (Vg) when the gradient of the value of (Id) 1/2 is the maximum is the threshold voltage.
  • the liquid crystal display device 1 includes TN (TwistedistNematic), VA (Vertical Alignment), MVA (Multi-domain Vertical Alignment), ASV (Advanced Super View), and IPS (In-Plane-Switching). Any method may be used.
  • Examples of the use of the present invention include a thin film transistor substrate used for a liquid crystal display device and a display device including the same.
  • Liquid crystal display device TFT substrate (thin film transistor substrate) 3 Counter substrate 4 Liquid crystal layer 5 TFT (Thin film transistor) 6 Source electrode 8 Drain electrode 11 Gate wiring 12 Gate insulating film 13 Semiconductor layer 14 Pixel electrode 15 Gate electrode 16 Conductive film 17 Light-shielding layer 18 Source wiring 20 Insulating substrate 21 Interlayer insulating film 22 Common electrode 24 Transparent conductive film 30 Pixel 31 Insulating substrate 32 Black matrix 33 Colored layer 34 Common electrode 36 Photo spacer 38 Metal film 40 Sealing material

Abstract

　ＴＦＴ基板（２）は、絶縁基板（２０）と、絶縁基板（２０）上に設けられたゲート電極（１５）、ゲート電極（１５）を覆うゲート絶縁膜（１２）、及びゲート絶縁膜（１２）上に設けられ、ゲート電極（１５）に重なるように配置されたチャネル領域（Ｃ）を有する半導体層（１３）を備えた薄膜トランジスタ（５）と、薄膜トランジスタ（５）を覆うように設けられた層間絶縁膜（２１）と、層間絶縁膜（２１）上に設けられ、平面視において、半導体層（１３）と重なるように配置された導電膜（１６）と、導電膜（１６）上に設けられた遮光層（１７）とを備える。

Description

薄膜トランジスタ基板及びそれを用いた表示装置
　本発明は、液晶表示装置等に用いられる薄膜トランジスタ基板及びそれを用いた表示装置に関する。
　アクティブマトリクス基板では、画像の最小単位である各画素毎に、スイッチング素子として、例えば、薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）が設けられている。
　また、近年、アクティブマトリクス基板では、画像の最小単位である各画素のスイッチング素子として、アモルファスシリコンの半導体層を用いた従来の薄膜トランジスタに代わって、酸化物半導体の半導体層（以下、「酸化物半導体層」とも称する）を用いたＴＦＴが提案されている。
　一般的なボトムゲート型のＴＦＴは、例えば、絶縁基板上に設けられたゲート電極と、ゲート電極を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上にゲート電極に重なるように島状に設けられた半導体層と、半導体層上に互いに対峙するように設けられたソース電極及びドレイン電極とを備えている。
　また、このようなＴＦＴを備える表示装置としては、例えば、互いに対向して配置された一対の基板である薄膜トランジスタ基板及び対向基板と、一対の基板の間に設けられた液晶層とを有する液晶表示装置が提案されている。
　ここで、このような液晶表示装置においては、一般に、外部からの光や基板内において発生した光（例えば、バックライトからの迷光等）が、ＴＦＴの半導体層に入射すると、ＴＦＴの閾値電圧に変動が生じ、結果として、ＴＦＴの特性が低下するという問題が生じていた。
　そこで、このような不都合を防止すべく、ＴＦＴを覆うように形成された絶縁膜上に、アルミニウム等の金属により形成された遮光層を設けた薄膜トランジスタ基板が提案されている（例えば、特許文献１参照）。
特開平１０－２０２９８号公報
　しかし、上記特許文献１に記載の薄膜トランジスタ基板のように、ＴＦＴを覆う遮光層を設けるだけでは、液晶表示装置の駆動状態においては、半導体層のチャネル領域に電荷がかかる（即ち、半導体層のチャネル領域に、常時、電圧がかかる）ため、この電荷に起因して発生する半導体層の閾値電圧の変動（即ち、バックチャネルによる閾値電圧の変動）を抑制することができなかった。
　そこで、本発明は、上述の問題に鑑みてなされたものであり、ＴＦＴの半導体層への光の入射を抑制することができるとともに、閾値電圧の変動を抑制して、ＴＦＴの特性の低下を抑制することができる薄膜トランジスタ基板及びそれを用いた表示装置を提供することを目的とする。
　上記目的を達成するために、本発明の薄膜トランジスタ基板は、絶縁基板と、絶縁基板上に設けられたゲート電極、ゲート電極を覆うゲート絶縁膜、及びゲート絶縁膜上に設けられ、ゲート電極に重なるように配置されたチャネル領域を有する半導体層を備えた薄膜トランジスタと、薄膜トランジスタを覆うように設けられた層間絶縁膜と、層間絶縁膜上に設けられ、平面視において、半導体層と重なるように配置された導電膜と、導電膜上に設けられた遮光層とを備えることを特徴とする。
　同構成によれば、遮光層が設けられているため、薄膜トランジスタ基板内において発生した光が半導体層に入射することを抑制することができる。従って、閾値変動に起因する薄膜トランジスタの特性の低下を抑制することができる。
　また、平面視において、半導体層に重なるように配置された導電膜が設けられているため、半導体層のチャネル領域における電荷を導電膜へと移動させて、薄膜トランジスタにおける閾値変動を抑制する（即ち、変動した閾値を変動前の値に回復させる）ことが可能になる。
　本発明の薄膜トランジスタ基板においては、遮光層が、チャネル領域を覆うように配置されていてもよい。
　同構成によれば、薄膜トランジスタ基板内において発生した光が、半導体層のチャネル領域へ入射することを抑制することができる。従って、閾値変動に起因する薄膜トランジスタの特性の低下を一層抑制することができる。
　本発明の薄膜トランジスタ基板においては、導電膜が、チャネル領域を覆うように配置されていてもよい。
　同構成によれば、半導体層のチャネル領域における電荷を導電膜へ移動させ易くなるため、薄膜トランジスタにおいて、閾値変動を一層抑制する（即ち、変動した閾値を変動前の値に容易に回復させる）ことが可能になる。
　本発明の薄膜トランジスタ基板においては、導電膜が複数設けられ、遮光層が導電膜上及び層間絶縁膜上に設けられる構成としてもよい。
　本発明の薄膜トランジスタ基板においては、絶縁基板上に設けられ、ゲート電極と同電位に設定可能なゲート配線を更に備え、導電膜は、層間絶縁膜に形成されたコンタクトホールを介して、ゲート配線に接続されている構成としてもよい。
　同構成によれば、導電膜が、ゲート電極と同電位に設定可能なゲート配線に接続されているため、導電膜とゲート電極とを同電位に設定することが可能になる。従って、半導体層を、同電位に設定されたゲート電極と導電膜との間に設けることができるため、半導体層のチャネル領域における電荷を、導電膜に迅速に移動させることが可能になり、結果として、閾値変動を迅速に抑制する（即ち、変動した閾値を変動前の値に、迅速に回復させる）ことが可能になる。
　本発明の薄膜トランジスタ基板においては、ゲート配線上に金属膜が形成されており、導電膜は、金属膜を介してゲート配線に接続される構成としてもよい。
　本発明の薄膜トランジスタ基板においては、層間絶縁膜上に設けられ、薄膜トランジスタに接続された画素電極を更に備え、導電膜と画素電極とが同一の材料により形成されていてもよい。
　同構成によれば、導電膜と画素電極とが同一の材料により形成されているため、導電膜を形成する材料を新たに準備する必要がなくなる。また、導電膜と画素電極とを同時に形成することが可能になるため、製造工程が簡素化され、コストダウンを図ることが可能になる。
　本発明の薄膜トランジスタ基板においては、導電膜が、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を含有するインジウム錫酸化物（ＩＴＳＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化錫（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、及びカーボンナノチューブからなる群より選ばれる少なくとも１種により形成されていてもよい。
　同構成によれば、薄膜トランジスタ基板に、例えば、インジウム錫酸化物（ＩＴＯ）等により画素電極を形成する場合、導電膜と画素電極とを同一の材料により同時に形成することが可能になるため、製造工程が簡素化され、コストダウンを図ることができる。
　本発明の薄膜トランジスタ基板においては、遮光層は、Ｔａ（タンタル）、Ｃｒ（クロム）、Ｍｏ（モリブデン）、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、及びカーボンからなる群より選ばれる少なくとも１種の黒色顔料が分散された樹脂材料により形成されていてもよい。
　同構成によれば、安価かつ汎用性のある材料により、導電膜を形成することができる。
　本発明の薄膜トランジスタ基板においては、半導体層が、酸化物半導体層であってもよい。
　同構成によれば、アモルファスシリコンを半導体層に使用した薄膜トランジスタに比し、電子移動度が大きく、かつ低温プロセスが可能である薄膜トランジスタを形成することができる。
　本発明の薄膜トランジスタ基板においては、酸化物半導体層が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物からなってもよい。
　同構成によれば、これらの材料からなる酸化物半導体層は、アモルファスであっても移動度が高いため、スイッチング素子のオン抵抗を大きくすることができる。
　本発明の薄膜トランジスタ基板においては、酸化物半導体層が、酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなってもよい。
　同構成によれば、薄膜トランジスタにおいて、高移動度、低オフ電流という良好な特性を得ることができる。
　本発明の薄膜トランジスタ基板においては、半導体層がシリコン系半導体層であってもよい。
　本発明の薄膜トランジスタ基板においては、平面視において、遮光層の面積が導電膜の面積以下であってもよい。
　同構成によれば、遮光層の面積を小さくすることができるため、光の透過率の低下を防止することができる。
　また、本発明の薄膜トランジスタ基板は、薄膜トランジスタにおける閾値変動を抑制し、変動した閾値を変動前の値に回復させることができるという優れた特性を備えている。従って、本発明は、薄膜トランジスタ基板と、薄膜トランジスタ基板に対向して配置された対向基板と、薄膜トランジスタ基板及び対向基板の間に設けられた表示媒体層とを備える表示装置に好適に使用される。また、本発明は、表示媒体層が液晶層である場合に好適に使用される。
　本発明によれば、薄膜トランジスタにおける閾値変動を抑制し、変動した閾値を変動前の値に回復させて、薄膜トランジスタの特性の低下を抑制することができる。
本発明の第１の実施形態に係る液晶表示装置の全体構成を示す平面図である。 本発明の第１の実施形態に係る液晶表示装置の断面図である。 本発明の第１の実施形態に係る液晶表示装置における画素を示す平面図である。 図３のＡ－Ａ断面図である。 本発明の第１の実施形態に係る液晶表示装置におけるＴＦＴ及びＴＦＴ基板の製造工程を断面で示す説明図である。 本発明の第１の実施形態に係る液晶表示装置におけるＴＦＴ及びＴＦＴ基板の製造工程を断面で示す説明図である。 本発明の第１の実施形態に係る液晶表示装置における対向基板の製造工程を断面で示す説明図である。 本発明の第２の実施形態に係る液晶表示装置における画素を示す平面図である。 図８のＢ－Ｂ断面図である。 本発明の変形例に係るＴＦＴ基板の断面図である。 本発明の変形例に係るＴＦＴ基板の断面図である。 本発明の変形例に係るＴＦＴ基板におけるドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）との関係を示すＩｄ－Ｖｇ特性である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
　（第１の実施形態）
　図１は、本発明の第１の実施形態に係る液晶表示装置の全体構成を示す平面図であり、図２は、本発明の第１の実施形態に係る液晶表示装置の断面図である。また、図３は、本発明の第１の実施形態に係る液晶表示装置における画素を示す平面図であり、図４は、図３のＡ－Ａ断面図である。
　図１、図２に示すように、液晶表示装置１は、ＴＦＴ基板２と、ＴＦＴ基板２に対向して配置された対向基板３と、ＴＦＴ基板２及び対向基板３の間に挟持して設けられた表示媒体層である液晶層４とを備えている。また、液晶表示装置１は、ＴＦＴ基板２と対向基板３との間に狭持され、ＴＦＴ基板２及び対向基板３を互いに接着するとともに液晶層４を封入するために枠状に設けられたシール材４０とを備えている。
　液晶層４は、例えば、電気光学特性を有するネマチックの液晶材料等により構成されている。
　また、シール材４０は、液晶層４を周回するように形成されており、ＴＦＴ基板２と対向基板３は、このシール材４０を介して相互に貼り合わされている。なお、液晶表示装置１は、液晶層４の厚み（即ち、セルギャップ）を規制するための複数のフォトスペーサ（不図示）を備えている。
　また、図１に示すように、液晶表示装置１は、矩形状に形成されており、液晶表示装置１の辺方向において、ＴＦＴ基板２が対向基板３よりも突出し、その突出した領域には、後述するゲート配線やソース配線等の複数の表示用配線が引き出され、端子領域Ｔが構成されている。
　また、液晶表示装置１では、ＴＦＴ基板２及び対向基板３が重なる領域に画像表示を行う表示領域Ｄが規定されている。ここで、表示領域Ｄは、画像の最小単位である画素３０がマトリクス状に複数配列されることにより構成されている。
　また、シール材４０は、図１に示すように、表示領域Ｄの周囲全体を囲む矩形枠状に設けられている。
　また、図３に示すように、液晶表示装置１が備える画素３０には、ソース配線１８とゲート配線１１とが互いに交差して設けられている。また、図３に示すように、ソース配線１８およびゲート配線１１は、各々複数本が設けられており、複数のソース配線１８と複数のゲート配線１１との交差点の各々に対応して、複数の画素３０がマトリクス状に配置されている。
　即ち、複数のソース配線１８とゲート配線１１との交差点のそれぞれには１つの画素３０が対応しており、ゲート配線１１とソース配線１８で囲まれた領域毎に各画素３０が各々設けられている。
　そして、各画素３０においては、両信号線の交差部近傍のゲート配線１１にゲート電極１５が接続されるとともに、両信号線の交差部近傍のソース配線１８にソース電極６が接続され、更に、ドレイン電極８が画素電極１４に接続されたスイッチング素子としての薄膜トランジスタ（ＴＦＴ）５が設けられている。
　このＴＦＴ５は、ゲート配線１１が選択状態であるときにオン状態となり、ゲート配線１１が非選択状態であるときにオフ状態となる。また、ＴＦＴ５は、図３に示すように、各ゲート配線１１及び各ソース配線１８の交差部分毎に設けられている。
　また、画素電極１４は、例えば、インジウム錫酸化物（ＩＴＯ）等の透明導電体により形成されている。
　ＴＦＴ基板２は、図３、図４に示すように、絶縁基板２０と、表示領域Ｄにおいて、ガラス基板等の絶縁基板２０上に互いに平行に延びるように設けられた上述のゲート配線１１と、各ゲート配線１１と直交する方向に互いに平行に延びるように設けられた上述のソース配線１８とを備えている。
　また、ＴＦＴ基板２は、各ゲート配線１１及び各ソース配線１８の交差部分毎、即ち、各画素毎にそれぞれ設けられた上述のＴＦＴ５とを備えている。また、ＴＦＴ基板２は、各ＴＦＴ５を覆うように設けられた保護膜として機能する層間絶縁膜２１と、層間絶縁膜２１上にマトリクス状に設けられ、各ＴＦＴ５にそれぞれ接続された複数の画素電極１４と、各画素電極１４を覆うように設けられた配向膜（不図示）とを備えている。
　ＴＦＴ５は、ボトムゲート構造を有しており、図３及び図４に示すように、絶縁基板２０上に設けられたゲート電極１５と、ゲート電極１５を覆うように設けられたゲート絶縁膜１２とを備えている。また、ＴＦＴ５は、ゲート絶縁膜１２上でゲート電極１５に重なるように島状に設けられたチャネル領域Ｃを有する半導体層１３と、半導体層１３上にゲート電極１５に重なるとともにチャネル領域Ｃを挟んで互いに対峙するように設けられたソース電極６及びドレイン電極８とを備えている。
　半導体層１３は、例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）等の酸化物半導体により形成されている。
　半導体層１３のチャネル領域Ｃ上には、ソース電極６及びドレイン電極８（即ち、ＴＦＴ５）を覆う上述の層間絶縁膜２１が設けられている。
　なお、ソース電極６は、図３に示すように、ソース配線１８の側方への突出した部分であり、ドレイン電極８は、層間絶縁膜２１に形成されたコンタクトホールＣａを介して画素電極１４に接続されている。
　対向基板３は、後述する図７（ｃ）に示すように、絶縁基板３１と、絶縁基板３１上に格子状に設けられたブラックマトリクス３２並びにブラックマトリクス３２の各格子間にそれぞれ設けられた赤色層、緑色層及び青色層などの着色層３３を有するカラーフィルター層とを備えている。また、対向基板３は、カラーフィルター層を覆うように設けられた共通電極３４と、共通電極３４上に設けられたフォトスペーサ３６と、共通電極３４を覆うように設けられた配向膜（不図示）とを備えている。
　上記構成の液晶表示装置１では、各画素３０において、ゲートドライバ（不図示）からゲート信号がゲート配線１１に送られて、ＴＦＴ５がオン状態になったときに、ソースドライバ（不図示）からソース信号がソース配線１８を介してソース電極６に送られて、半導体層１３及びドレイン電極８を介して、画素電極１４に所定の電荷が書き込まれる。
　この際、ＴＦＴ基板２の各画素電極１４と共通電極３４との間において電位差が生じ、液晶層４、即ち、各画素３０の液晶容量に所定の電圧が印加される。
　そして、液晶表示装置１では、各画素において、液晶層４に印加する電圧の大きさによって液晶層４の配向状態を変えることにより、液晶層４の光透過率を調整して画像が表示される。
　ここで、本実施形態においては、図３、図４に示すように、層間絶縁膜２１上に、平面視において、半導体層１３と重なるように配置された導電膜１６が設けられるとともに、導電膜１６上に遮光層１７が設けられている点に特徴がある。
　そして、このような構成により、遮光層１７により、液晶表示装置１内において発生した光が、ＴＦＴ５を構成する半導体層１３に入射することを抑制することができるため、ＴＦＴ５の閾値変動に起因するＴＦＴ５の特性の低下を抑制することができる。
　特に、図３、図４に示すように、遮光層１７を、チャネル領域Ｃを覆うように配置することにより、液晶表示装置１内において発生した光が、半導体層１３のチャネル領域Ｃに入射することを抑制することができるため、ＴＦＴ５の閾値変動に起因するＴＦＴ５の特性の低下を一層抑制することができる。
　また、導電膜１６を設けることにより、チャネル領域Ｃにおける電荷を導電膜１６に移動させることができるため、ＴＦＴ５において、閾値変動を抑制する（即ち、変動した閾値を変動前の値に回復させる）ことが可能になる。
　特に、図３、図４に示すように、導電膜１６を、チャネル領域Ｃを覆うように配置することにより、チャネル領域Ｃにおける電荷を導電膜１６へと移動させ易くなるため、ＴＦＴ５において、閾値変動を一層抑制する（即ち、変動した閾値を変動前の値に容易に回復させる）ことが可能になる。
　なお、この導電膜１６をグラウンドレベルに接地する構成としてもよい。
　遮光層１７を形成する材料としては、Ｔａ（タンタル）、Ｃｒ（クロム）、Ｍｏ（モリブデン）、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ｃｕ（銅）、Ａｌ（アルミニウム）などの金属材料、カーボンなどの黒色顔料が分散された樹脂材料、または、各々、光透過性を有する複数色の着色層が積層された樹脂材料などを使用することができる。なお、これらの材料を２種以上して遮光層１７を形成してもよい。
　また、導電膜１６を形成する材料としては、インジウム錫酸化物（ＩＴＯ）の他に、例えば、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を含有するインジウム錫酸化物（ＩＴＳＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化錫（ＳｎＯ２）、及び酸化亜鉛（ＺｎＯ）等の透光性を有する金属酸化物やカーボンナノチューブ等の透光性を有する導電材料を使用することができる。
　このような材料を使用することにより、例えば、インジウム錫酸化物（ＩＴＯ）等により画素電極１４を形成する場合、導電膜１６と画素電極１４とが同一の材料により形成されているため、導電膜１６を形成する材料を新たに準備する必要がなくなる。従って、導電膜１６と画素電極１４とを同一の材料により同時に形成することが可能になるため、製造工程が簡素化され、コストダウンを図ることができる。
　また、本実施形態においては、図３に示すように、平面視において、遮光層１７の面積が導電膜１６の面積以下となるように構成している。従って、遮光層１７を設けた場合であっても、液晶表示装置１における光の透過率の低下を防止することができる。
　次に、本実施形態の液晶表示装置１の製造方法の一例について図５～図７を用いて説明する。図５～図６は、本発明の第１の実施形態に係る液晶表示装置におけるＴＦＴ及びＴＦＴ基板の製造工程を断面で示す説明図である。また、図７は、本発明の第１の実施形態に係る液晶表示装置における対向基板の製造工程を断面で示す説明図である。なお、本実施形態の製造方法は、ＴＦＴ基板作製工程、対向基板作製工程及び液晶注入工程を備える。
　まず、ＴＦＴ基板作製工程について説明する。
　＜ゲート電極・ゲート配線形成工程＞
　まず、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板などの絶縁基板２０の基板全体に、スパッタリング法により、例えば、モリブテン膜（厚さ１５０ｎｍ程度）などを成膜する。
　その後、そのモリブテン膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図３、図５（ａ）に示すように、ゲート電極１５、及びゲート配線１１を形成する。
　なお、本実施形態では、ゲート電極１５、及びゲート配線１１を構成する金属膜として、単層構造のモリブテン膜を例示したが、例えば、アルミニウム膜、タングステン膜、タンタル膜、クロム膜、チタン膜、銅膜等の金属膜、または、これらの合金膜や金属窒化物による膜により、ゲート電極１５、及びゲート配線１１を、５０ｎｍ～３００ｎｍの厚さで形成する構成としても良い。
　また、上記プラスチック基板を形成する材料としては、例えば、ポリエチレンテレフタレート樹脂、ポリエチレンナフタレート樹脂、ポリエーテルサルフォン樹脂、アクリル樹脂、及びポリイミド樹脂を使用することができる。
　＜ゲート絶縁膜形成工程＞
　次いで、ゲート電極１５、及びゲート配線１１が形成された基板全体に、ＣＶＤ法により、例えば、窒化シリコン膜（厚さ２００ｎｍ～５００ｎｍ程度）を成膜して、図５（ｂ）に示すように、ゲート電極１５、及びゲート配線１１を覆うようにゲート絶縁膜１２を形成する。
　なお、ゲート絶縁膜１２を２層の積層構造で形成する構成としても良い。この場合、上述の窒化シリコン膜（ＳｉＮｘ）以外に、例えば、酸化シリコン膜（ＳｉＯｘ）、酸化窒化シリコン膜（ＳｉＯｘＮｙ、ｘ＞ｙ）、窒化酸化シリコン膜（ＳｉＮｘＯｙ、ｘ＞ｙ）等を使用することができる。
　また、絶縁基板２０からの不純物等の拡散防止の観点から、下層側のゲート絶縁膜として、窒化シリコン膜、または窒化酸化シリコン膜を使用するとともに、上層側のゲート絶縁膜として、酸化シリコン膜、または酸化窒化シリコン膜を使用する構成とすることが好ましい。
　例えば、下層側のゲート絶縁膜として、ＳｉＨ４とＮＨ３とを反応ガスとして膜厚１００ｎｍから２００ｎｍの窒化シリコン膜を形成するとともに、上層側のゲート絶縁膜として、Ｎ２Ｏ、ＳｉＨ４を反応ガスとして膜厚５０ｎｍから１００ｎｍの酸化シリコン膜を形成することができる。
　また、低い成膜温度により、ゲートリーク電流の少ない緻密なゲート絶縁膜１２を形成するとの観点から、アルゴンガス等の希ガスを反応ガス中に含有させて絶縁膜中に混入させることが好ましい。
　＜半導体層形成工程＞
　その後、ゲート絶縁膜１２が形成された基板全体に、スパッタリング法により、例えば、ＩＧＺＯ系の酸化物半導体膜（厚さ３０ｎｍ～１００ｎｍ程度）を成膜し、その後、その酸化物半導体膜に対して、フォトリソグラフィ、ウエットエッチング及びレジストの剥離洗浄を行うことにより、図５（ｃ）に示すように、半導体層１３を形成する。
　＜ソースドレイン形成工程＞
　次いで、半導体層１３が形成された基板全体に、スパッタリング法により、例えば、チタン膜（厚さ３０ｎｍ～１５０ｎｍ）及び銅膜（厚さ５０ｎｍ～４００ｎｍ程度）などを順に成膜する。
　次いで、その銅膜に対してフォトリソグラフィ及びウエットエッチングを行うとともに、そのチタン膜に対してドライエッチング、並びにレジストの剥離洗浄を行うことにより、図３、図５（ｃ）に示すように、ソース配線１８、ソース電極６、ドレイン電極８を形成するとともに、半導体層１３のチャネル領域Ｃを露出させる。
　即ち、本工程では、半導体層形成工程で形成された半導体層１３上に、ドライエッチングによりソース電極６及びドレイン電極８を形成し、半導体層１３のチャネル領域Ｃを露出させる。
　なお、本実施形態では、ソース電極６及びドレイン電極８を構成する金属膜として、積層構造のチタン膜及び銅膜を例示したが、例えば、アルミニウム膜、タングステン膜、タンタル膜、クロム膜等の金属膜、または、これらの合金膜や金属窒化物による膜により、ソース電極６及びドレイン電極８を形成する構成としても良い。
　また、エッチング加工としては、上述のドライエッチングまたはウェットエッチングのどちらを使用しても良いが、大面積基板を処理する場合は、ドライエッチングを使用する方が好ましい。
　エッチングガスとしては、ＣＦ４、ＮＦ３、ＳＦ６、ＣＨＦ３等のフッ素系ガス、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４、ＣＣｌ４等の塩素系ガス、酸素ガス等を使用することができ、ヘリウムやアルゴン等の不活性ガスを添加する構成としても良い。
　以上のようにして、チャネル領域Ｃを有する半導体層１３を備えたＴＦＴ５を形成する。
　＜層間絶縁膜形成工程＞
　次いで、ソース電極６、ドレイン電極８、及びソース配線１８が形成された基板の全体に、プラズマＣＶＤ法により、例えば、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜などを成膜し、図５（ｄ）に示すように、ＴＦＴ５（即ち、半導体層１３、ソース電極６及びドレイン電極８）及び、ソース配線１８を覆う層間絶縁膜２１を、例えば、厚さが５００ｎｍとなるように形成する。
　＜コンタクトホール形成工程＞
　次いで、層間絶縁膜２１上に、フォトリソグラフィにより所定のパターンを有するフォトマスクを形成する。次いで、このフォトマスクを使用して、露光、現像を行い、エッチング法を使用してパターンニングを行うことにより、図５（ｄ）に示すように、層間絶縁膜２１をエッチングして、層間絶縁膜２１に、ドレイン電極８に達するコンタクトホールＣａを形成する。
　＜画素電極・導電膜・遮光層形成工程＞
　次いで、図６（ａ）に示すように、層間絶縁膜２１が形成された基板全体に、スパッタリング法により、例えば、インジウム錫酸化物からなるＩＴＯ膜（厚さ５０ｎｍ～２００ｎｍ程度）などの透明導電膜２４を成膜する。
　次いで、図６（ｂ）に示すように、スピンコート法又はスリットコート法により、透明導電膜２４上に、例えば、カーボンなどの黒色顔料が分散された樹脂２５を、所定のパターンにより塗布する。
　次いで、ハーフ露光技術を用いて、樹脂２５をマスクとして、透明導電膜２４をエッチングすることにより、図４に示すように、画素電極１４と導電膜１６とを形成するとともに、画素電極１４上の樹脂２５を除去し、導電膜１６上に遮光層１７（厚さが２μｍ程度）を形成する。
　この際、図４に示すように、画素電極１４は、コンタクトホールＣａの表面を覆うように、層間絶縁膜２１の表面上に形成される。
　なお、画素電極１４を形成する導電性材料として、インジウム錫酸化物（ＩＴＯ）の他に、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を含有するインジウム錫酸化物（ＩＴＳＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化錫（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、窒化チタン（ＴｉＮ）等の透光性を有する材料を使用してもよい。
　以上のようにして、図３～図４に示すＴＦＴ基板２を作製することができる。
　＜対向基板作製工程＞
　まず、ガラス基板などの絶縁基板３１の基板全体に、スピンコート法又はスリットコート法により、例えば、黒色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図７（ａ）に示すように、ブラックマトリクス３２を厚さ１．０μｍ程度に形成する。
　次いで、ブラックマトリクス３２が形成された基板全体に、スピンコート法又はスリットコート法により、例えば、赤色、緑色又は青色に着色された感光性樹脂を塗布する。次いで、その塗布膜を露光及び現像することにより、図７（ａ）に示すように、選択した色の着色層３３（例えば、赤色層）を厚さ２．０μｍ程度に形成する。そして、他の２色についても同様な工程を繰り返して、他の２色の着色層３３（例えば、緑色層及び青色層）を厚さ２．０μｍ程度に形成する。
　さらに、各色の着色層３３が形成された基板上に、スパッタリング法により、例えば、ＩＴＯ膜などの透明導電膜を堆積することにより、図７（ｂ）に示すように、共通電極３４を厚さ５０ｎｍ～２００ｎｍ程度に形成する。
　最後に、共通電極３４が形成された基板全体に、スピンコート法又はスリットコート法により、感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図７（ｃ）に示すように、フォトスペーサ３６を厚さ４μｍ程度に形成する。
　以上のようにして、対向基板３を作製することができる。
　＜液晶注入工程＞
　まず、上記ＴＦＴ基板作製工程で作製されたＴＦＴ基板２、及び上記対向基板作製工程で作製された対向基板３の各表面に、印刷法によりポリイミドの樹脂膜を塗布した後に、その塗布膜に対して、焼成及びラビング処理を行うことにより、配向膜を形成する。
　次いで、例えば、上記配向膜が形成された対向基板３の表面に、ＵＶ（ultraviolet
）硬化及び熱硬化併用型樹脂などからなるシール材４０を枠状に印刷した後に、シール材の内側に液晶材料を滴下する。
　さらに、上記液晶材料が滴下された対向基板３と、上記配向膜が形成されたＴＦＴ基板２とを、減圧下で貼り合わせた後に、その貼り合わせた貼合体を大気圧に開放することにより、その貼合体の表面及び裏面を加圧する。
　そして、上記貼合体に挟持されたシール材４０にＵＶ光を照射した後に、その貼合体を加熱することによりシール材４０を硬化させる。
　最後に、上記シール材４０を硬化させた貼合体を、例えば、ダイシングにより分断することにより、その不要な部分を除去する。
　以上のようにして、本実施形態の液晶表示装置１を製造することができる。
　以上に説明した本実施形態によれば、以下の効果を得ることができる。
　（１）本実施形態においては、層間絶縁膜２１上に、平面視において、半導体層１３と重なるように配置された導電膜１６を設ける構成としている。従って、半導体層１３のチャネル領域Ｃにおける電荷を導電膜１６へと移動させて、ＴＦＴ５における閾値変動を抑制する（即ち、変動した閾値を変動前の値に回復させる）ことが可能になる。
　（２）本実施形態においては、導電膜１６上に遮光層１７を設ける構成としている。従って、ＴＦＴ基板２内において発生した光が、半導体層１３に入射することを抑制することができるため、閾値変動に起因するＴＦＴ５の特性の低下を抑制することができる。
　（３）本実施形態においては、半導体層１３のチャネル領域Ｃを覆うように遮光層１７を配置する構成としている。従って、ＴＦＴ基板２内において発生した光が、半導体層１３のチャネル領域Ｃに入射することを抑制することができるため、閾値変動に起因するＴＦＴ５の特性の低下を一層抑制することができる。
　（４）本実施形態においては、半導体層１３のチャネル領域Ｃを覆うように導電膜１６を配置する構成としている。従って、半導体層１３のチャネル領域Ｃにおける電荷を導電膜１６へ移動させ易くなるため、ＴＦＴ５において、閾値変動を一層抑制する（即ち、変動した閾値を変動前の値に容易に回復させる）ことが可能になる。
　（５）本実施形態においては、平面視において、遮光層１７の面積が導電膜１６の面積以下となるように構成している。従って、遮光層１７の面積を小さくすることができるため、光の透過率の低下を防止することができる。
　（６）本実施形態においては、導電膜１６と画素電極１４とを同一の材料により形成している。従って、導電膜１６を形成する材料を新たに準備する必要がなくなり、また、導電膜１６と画素電極１４とを同時に形成することが可能になるため、製造工程が簡素化され、コストダウンを図ることが可能になる。
　（７）本実施形態においては、半導体層１３として、酸化物半導体層を使用する構成としている。従って、アモルファスシリコンを半導体層に使用したＴＦＴに比し、電子移動度が大きく、かつ低温プロセスが可能であるＴＦＴを形成することができる。
　（８）本実施形態においては、半導体層１３として、酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなる酸化物半導体層を使用する構成としている。従って、ＴＦＴ５において、高移動度、低オフ電流という良好な特性を得ることができる。
　（第２の実施形態）
　次に、本発明の第２の実施形態について説明する。図８は、本発明の第２の実施形態に係る液晶表示装置における画素を示す平面図であり、図９は、図８のＢ－Ｂ断面図である。なお、本実施形態においては、上記第１の実施形態と同様の構成部分については同一の符号を付してその説明を省略する。また、液晶表示装置の全体構成及び製造方法については、上述の第１の実施形態において説明したものと同様であるため、ここでは詳しい説明を省略する。
　本実施形態においては、図８、図９に示すように、上述の導電膜１６が、層間絶縁膜２１に形成されたコンタクトホールＣｂを介して、ゲート電極１５と同電位に設定可能なゲート配線１１に接続されている点に特徴がある。
　より具体的には、図９に示すように、ゲート配線１１上に金属膜３８が形成されており、導電膜１６は、金属膜３８を介してゲート配線１１に接続されている。
　一般に、半導体層１３と層間絶縁膜２１との界面や、層間絶縁膜２１中に欠陥準位が多い状態で、ゲート電極１５に長時間、同じ電位が印加されると、層間絶縁膜２１との界面に電荷がトラップされることにより、ＴＦＴ５の閾値電圧の変動が発生する。
　しかし、本実施形態のごとく、導電膜１６を、金属膜３８を介してゲート配線１１に接続することにより、導電膜１６とゲート電極１５とを同電位に設定することが可能になる。従って、半導体層１３を、同電位に設定されたゲート電極１５と導電膜１６との間に設ける（サンドイッチする）ことが可能になる。
　従って、チャネル領域Ｃにおける電荷を、導電膜１６に迅速に移動させることが可能になるため、閾値変動をより迅速に抑制する（即ち、変動した閾値を変動前の値に、より迅速に回復させる）ことが可能になる。
　本実施形態においては、ＴＦＴ基板作製工程において、上述の第１の実施形態の場合と同様に、ゲート電極・ゲート配線形成工程、ゲート絶縁膜形成工程、半導体層形成工程、ソースドレイン形成工程、及び層間絶縁膜形成工程を行う。
　なお、ソースドレイン形成工程において、上述の銅膜及びチタン膜を使用して、ソース電極６、及びドレイン電極８と同時に、金属膜３８を形成する。
　その後、コンタクトホール形成工程として、まず層間絶縁膜２１上に、フォトリソグラフィにより所定のパターンを有するフォトマスクを形成する。次いで、このフォトマスクを使用して、露光、現像を行い、エッチング法を使用してパターンニングを行うことにより、層間絶縁膜２１をエッチングして、層間絶縁膜２１に、ドレイン電極８に達するコンタクトホールＣａ、及びゲート配線１１に達するコンタクトホールＣｂを形成する。
　次いで、上述の第１の実施形態の場合と同様に、画素電極・導電膜・遮光層形成工程を行うことにより、ＴＦＴ基板２を作製する。
　そして、上述の第１の実施形態と同様に、対向基板作製工程、及び液晶注入工程を行うことにより、液晶表示装置１を製造することができる。
　以上に説明した本実施形態によれば、上述の（１）～（８）の効果に加えて、以下の効果を得ることができる。
　（９）本実施形態においては、導電膜１６を、層間絶縁膜２１に形成されたコンタクトホールＣｂを介して、ゲート配線１１に接続する構成としている。従って、導電膜１６が、ゲート電極１５と同電位に設定可能なゲート配線１１に接続されているため、導電膜１６とゲート電極１５とを同電位に設定することが可能になる。従って、半導体層１３を、同電位に設定されたゲート電極１５と導電膜１６との間に設ける（サンドイッチする）ことができるため、チャネル領域Ｃにおける電荷を、導電膜１６により一層迅速に移動させることが可能になり、閾値変動をより一層迅速に抑制する（即ち、変動した閾値を変動前の値に、より一層迅速に回復させる）ことが可能になる。
　なお、上記実施形態は以下のように変更しても良い。
　上述の実施形態においては、導電膜１６上に遮光層１７を設ける構成としたが、図１０、図１１に示すように、層間絶縁膜２１上に導電膜１６を複数に分割して設け、遮光層１７をこれら複数の導電膜１６上及び層間絶縁膜２１上に設ける構成としてもよい。このような構成により、上述の（１）～（３）、（６）～（８）と同様の効果を得ることができる。
　また、上記実施形態においては、半導体層１３として、酸化インジウムガリウム亜鉛（ＩＧＺＯ）等の酸化物半導体からなる酸化物半導体層を使用したが、酸化物半導体層はこれに限定されない。例えば、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）、亜鉛(Ｚｎ)、マグネシウム（Ｍｇ）、カドミウム（Ｃｄ）のうち少なくとも１種を含む金属酸化物からなる材料を用いても良い。
　これらの材料からなる酸化物半導体層は、アモルファスであっても移動度が高いため、スイッチング素子のオン抵抗を大きくすることができる。従って、データ読み出し時の出力電圧の差が大きくなり、Ｓ／Ｎ比を向上させることができる。例えば、ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）の他に、ＩｎＧａＯ３（ＺｎＯ）５、ＭｇｘＺｎ１－ｘＯ、ＣｄｘＺｎ１－ｘＯ、ＣｄＯ等の酸化物半導体膜を挙げることができる。
　また、１族元素、１３族元素、１４族元素、１５族元素、または１７族元素のうち１種、または複数種の不純物元素が添加されたＺｎＯの非晶質状態、多結晶状態、または非晶質状態と多結晶状態が混在する微結晶状態のもの、あるいは上記不純物が添加されていないものを使用することもできる。
　また、上記実施形態においては、半導体層として酸化物半導体層を使用したが、半導体層はこれに限定されず、酸化物半導体層の代わりに、例えば、アモルファスシリコンやポリシリコンからなるシリコン系半導体層をＴＦＴ５の半導体層１３として使用する構成としても良い。
　例えば、半導体層１３として、下層の真性アモルファスシリコン層と、その上層のリンがドープされたｎ＋アモルファスシリコン層により構成されたものを使用することができる。
　この場合、まず、上述のゲート絶縁膜１２が形成された基板全体に、プラズマＣＶＤ法により、例えば、真性アモルファスシリコン膜、及びリンがドープされたｎ＋アモルファスシリコン膜を連続して成膜する。
　次いで、フォトリソグラフィによりゲート電極１５上に島状にパターニングして、真性アモルファスシリコン層及びｎ＋アモルファスシリコン層が積層された半導体形成層を形成する。
　次いで、上記半導体形成層のｎ＋アモルファスシリコン層をエッチングすることにより、チャネル領域Ｃをパターニングして、ゲート絶縁膜１２上に、半導体層１３を厚さ１００ｎｍ程度に形成する。
　図１２は、上述の図８、図９に示すＴＦＴ基板２の半導体層１３として、酸化物半導体層の代わりに、アモルファスシリコン層を使用した場合のドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）との関係を示すＩｄ－Ｖｇ特性である。
　なお、ここでは、ＴＦＴ基板２の上方から、１０分間、ナトリウムランプを照射し、半導体層１３のチャネル領域Ｃに３０００ｌｘ（ルクス）の照度が、常時、照射されている状態にした後、ゲート電圧と同じ電圧を導電膜１６に印加（印加時間は、２～３秒）した場合の特性を示す。
　図１２に示すように、ナトリウムランプを照射すると、照射前の閾値電圧（２．１１ｖ）が、２．８６ｖへとシフトするが、導電膜１６にゲート電圧と同じ電圧を印加すると、照射により変動した閾値電圧が照射前の状態に回復することが判る。
　なお、図１２に示すＩｄ－Ｖｇ特性において、（Ｉｄ）１／２の値の傾きが最大となる場合のゲート電圧（Ｖｇ）が閾値電圧となる。
　また、上記実施形態の液晶表示装置１の方式は、ＴＮ（Twisted Nematic）、ＶＡ（Vertical Alignment）、ＭＶＡ（Multi-domain Vertical Alignment）、ＡＳＶ（Advanced Super View）、ＩＰＳ（In-Plane-Switching）等、どのような方式であってもよい。
　本発明の活用例としては、液晶表示装置等に用いられる薄膜トランジスタ基板及びそれを備えた表示装置が挙げられる。
　１　　液晶表示装置
　２　　ＴＦＴ基板（薄膜トランジスタ基板）
　３　　対向基板
　４　　液晶層
　５　　ＴＦＴ（薄膜トランジスタ）
　６　　ソース電極
　８　　ドレイン電極
　１１　　ゲート配線
　１２　　ゲート絶縁膜
　１３　　半導体層
　１４　　画素電極
　１５　　ゲート電極
　１６　　導電膜
　１７　　遮光層
　１８　　ソース配線
　２０　　絶縁基板
　２１　　層間絶縁膜
　２２　　共通電極
　２４　　透明導電膜
　３０　　画素
　３１　　絶縁基板
　３２　　ブラックマトリクス
　３３　　着色層
　３４　　共通電極
　３６　　フォトスペーサ
　３８　　金属膜
　４０　　シール材

Claims (16)

  1. 　絶縁基板と、
    　前記絶縁基板上に設けられたゲート電極、前記ゲート電極を覆うゲート絶縁膜、及び前記ゲート絶縁膜上に設けられ、前記ゲート電極に重なるように配置されたチャネル領域を有する半導体層を備えた薄膜トランジスタと、
    　前記薄膜トランジスタを覆うように設けられた層間絶縁膜と、
    　前記層間絶縁膜上に設けられ、平面視において、前記半導体層と重なるように配置された導電膜と、
    　前記導電膜上に設けられた遮光層と
    　を備えることを特徴とする薄膜トランジスタ基板。
  2. 　前記遮光層が、前記チャネル領域を覆うように配置されていることを特徴とする請求項１に記載の薄膜トランジスタ基板。
  3. 　前記導電膜が、前記チャネル領域を覆うように配置されていることを特徴とする請求項１または請求項２に記載の薄膜トランジスタ基板。
  4. 　前記導電膜が複数設けられ、前記遮光層が前記導電膜上及び前記層間絶縁膜上に設けられていることを特徴とする請求項１または請求項２に記載の薄膜トンランジスタ基板。
  5. 　前記絶縁基板上に設けられ、前記ゲート電極と同電位に設定可能なゲート配線を更に備え、
    　前記導電膜は、前記層間絶縁膜に形成されたコンタクトホールを介して、前記ゲート配線に接続されていることを特徴とする請求項１～請求項４のいずれか１項に記載の薄膜トランジスタ基板。
  6. 　前記ゲート配線上に金属膜が形成されており、前記導電膜は、前記金属膜を介して前記ゲート配線に接続されていることを特徴とする請求項５に記載の薄膜トランジスタ基板。
  7. 　前記層間絶縁膜上に設けられ、前記薄膜トランジスタに接続された画素電極を更に備え、前記導電膜と前記画素電極とが同一の材料により形成されていることを特徴とする請求項１～請求項６のいずれか１項に記載の薄膜トランジスタ基板。
  8. 　前記導電膜が、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を含有するインジウム錫酸化物（ＩＴＳＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化錫（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、及びカーボンナノチューブからなる群より選ばれる少なくとも１種により形成されていることを特徴とする請求項１～請求項７のいずれか１項に記載の薄膜トランジスタ基板。
  9. 　前記遮光層は、Ｔａ（タンタル）、Ｃｒ（クロム）、Ｍｏ（モリブデン）、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、及びカーボンからなる群より選ばれる少なくとも１種の黒色顔料が分散された樹脂材料により形成されていることを特徴とする請求項１～請求項８のいずれか１項に記載の薄膜トランジスタ基板。
  10. 　前記半導体層が、酸化物半導体層であることを特徴とする請求項１～請求項９のいずれか１項に記載の薄膜トランジスタ基板。
  11. 　前記酸化物半導体層が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物からなることを特徴とする請求項１０に記載の薄膜トランジスタ基板。
  12. 　前記酸化物半導体層が、酸化インジウムガリウム亜鉛（ＩＧＺＯ）からなることを特徴とする請求項１１に記載の薄膜トランジスタ基板。
  13. 　前記半導体層がシリコン系半導体層であることを特徴とする請求項１～請求項９のいずれか１項に記載の薄膜トランジスタ基板。
  14. 　平面視において、前記遮光層の面積が前記導電膜の面積以下であることを特徴とする請求項１～請求項１３のいずれか１項に記載の薄膜トランジスタ基板。
  15. 　請求項１～請求項１４のいずれか１項に記載の前記薄膜トランジスタ基板と、
    　前記薄膜トランジスタ基板に対向して配置された対向基板と、
    　前記薄膜トランジスタ基板及び前記対向基板の間に設けられた表示媒体層と
    　を備えることを特徴とする表示装置。
  16. 　前記表示媒体層が液晶層であることを特徴とする請求項１５に記載の表示装置。
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JPH09311347A (ja) * 1996-05-22 1997-12-02 Nec Corp 液晶パネル
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