KR20240007175A - 반도체 장치, 표시 장치, 및 반도체 장치의 제작 방법 - Google Patents

반도체 장치, 표시 장치, 및 반도체 장치의 제작 방법 Download PDF

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KR20240007175A
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야스하루 호사카
야스타카 나카자와
타카시 시라이시
라이 사토
켄이치 오카자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

미세화된 반도체 장치를 제공한다. 기판 위의 반도체층과, 반도체층 위에서 이격되어 배치된 제 1 도전층 및 제 2 도전층과, 제 1 도전층의 상면에 접촉하여 배치된 마스크층과, 반도체층, 제 1 도전층, 제 2 도전층, 및 마스크층을 덮어 배치된 제 1 절연층과, 제 1 절연층 위에 배치되어 반도체층과 중첩되는 제 3 도전층을 갖고, 제 1 절연층은 마스크층의 상면 및 측면과, 제 1 도전층의 측면과, 제 2 도전층의 상면 및 측면과, 반도체층의 상면에 접촉하고, 제 1 도전층과 제 2 도전층의 대향하는 단부 사이의 거리가 1μm 이하인 영역을 갖는다.

Description

반도체 장치, 표시 장치, 및 반도체 장치의 제작 방법
본 발명의 일 형태는 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다. 본 발명의 일 형태는 트랜지스터 및 트랜지스터의 제작 방법에 관한 것이다. 본 발명의 일 형태는 표시 장치 및 표시 장치의 제작 방법에 관한 것이다.
또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 본 발명의 일 형태의 기술분야로서는, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 전자 기기, 조명 장치, 입력 장치, 입출력 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다. 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다.
트랜지스터에 적용할 수 있는 반도체 재료로서 금속 산화물을 사용한 산화물 반도체가 주목을 받고 있다. 예를 들어 특허문헌 1에서는 복수의 산화물 반도체층을 적층하고, 상기 복수의 산화물 반도체층 중 채널로서 기능하는 산화물 반도체층이 인듐 및 갈륨을 포함하고, 인듐의 비율을 갈륨의 비율보다 높게 함으로써 전계 효과 이동도(단순히 이동도 또는 μFE라고 하는 경우가 있음)를 높인 반도체 장치가 개시되어 있다.
반도체층에 사용할 수 있는 금속 산화물은 스퍼터링법 등을 사용하여 형성할 수 있기 때문에, 대형 표시 장치를 구성하는 트랜지스터의 반도체층에 사용할 수 있다. 또한 다결정 실리콘이나 비정질 실리콘을 사용한 트랜지스터의 생산 설비의 일부를 개량하여 이용할 수 있기 때문에, 설비 투자를 억제할 수 있다. 또한 금속 산화물을 사용한 트랜지스터는 비정질 실리콘을 사용한 경우에 비하여 전계 효과 이동도가 높기 때문에, 구동 회로가 제공된 고성능 표시 장치를 실현할 수 있다.
일본 공개특허공보 특개2014-7399호
본 발명의 일 형태는 미세화된 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 전기 특성이 양호한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 온 전류가 큰 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신규 구성을 갖는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 상기 반도체 장치의 제작 방법을 제공하는 것을 과제 중 하나로 한다.
또는 본 발명의 일 형태는 표시 품질이 높은 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신뢰성이 높은 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 고정세(高精細)화가 용이한 표시 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신규 구성을 갖는 표시 장치를 제공하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한 이들 이외의 과제는 명세서, 도면, 청구항 등의 기재에서 추출할 수 있다.
본 발명의 일 형태는 기판 위의 반도체층과, 반도체층 위에 이격되어 배치된 제 1 도전층 및 제 2 도전층과, 제 1 도전층의 상면에 접촉하여 배치된 마스크층과, 반도체층, 제 1 도전층, 제 2 도전층, 및 마스크층을 덮어 배치된 제 1 절연층과, 제 1 절연층 위에 배치되고 반도체층과 중첩되는 제 3 도전층을 갖고, 제 1 절연층은 마스크층의 상면 및 측면과, 제 1 도전층의 측면과, 제 2 도전층의 상면 및 측면과, 반도체층의 상면에 접촉하고, 제 1 도전층과 제 2 도전층의 대향하는 단부 사이의 거리가 1μm 이하인 영역을 갖는 반도체 장치이다.
상기에서 제 4 도전층과 제 2 절연층을 갖고, 제 4 도전층은 반도체층과 기판 사이에 제공되고, 제 2 절연층은 반도체층과 제 2 도전층 사이에 제공되는 것이 바람직하다. 또한 앞에서 제 1 절연층 및 제 2 절연층에 개구부가 형성되고, 제 3 도전층은 개구부를 통하여 제 4 도전층에 접촉하는 것이 바람직하다.
상기에서 반도체층 및 마스크층은 금속 산화물을 갖고 제 1 도전층 및 제 2 도전층은 금속을 갖는 것이 바람직하다. 또한 앞에서 금속 산화물은 인듐, 원소 M(원소 M은 갈륨, 알루미늄, 및 이트륨 중에서 선택된 1종류 또는 복수 종류), 및 아연을 포함하는 것이 바람직하다. 또한 앞에서 금속은 텅스텐을 포함하는 것이 바람직하다.
본 발명의 다른 일 형태는 상술한 반도체 장치를 갖는 표시 장치이다. 또한 상기 표시 장치에서 제 1 화소와 제 1 화소와 인접하여 배치된 제 2 화소를 갖고, 제 1 화소는 제 1 화소 전극과 제 1 화소 전극 위의 제 1 EL층과 제 1 EL층 위의 공통 전극을 갖고, 제 2 화소는 제 2 화소 전극과, 제 2 화소 전극 위의 제 2 EL층과, 제 2 EL층 위의 공통 전극을 갖고, 제 1 화소 전극과 제 2 화소 전극 사이의 거리가 8μm 이하인 영역을 갖는 것이 바람직하다.
본 발명의 다른 일 형태는 기판 위에 금속 산화물을 포함하는 반도체층을 형성하고, 반도체층을 덮어 도전막을 성막하고, 도전막 위에 금속 산화물을 포함하는 마스크막을 성막하고, 마스크막 위에 제 1 레지스트 마스크를 형성하고, 제 1 레지스트 마스크를 사용하여 마스크막을 가공하여 마스크층을 형성하고, 도전막 위에 제 2 레지스트 마스크를 형성하고, 마스크층과 제 2 레지스트 마스크를 사용하여 도전막을 가공하여 제 1 도전층 및 제 2 도전층을 형성하고, 제 1 도전층, 제 2 도전층, 마스크층, 및 반도체층을 덮어 절연층을 성막하고, 절연층 위에 반도체층과 중첩되도록 제 3 도전층을 형성하고, 제 1 도전층과 제 2 도전층의 대향하는 단부 사이의 거리를 1μm 이하로 하는 반도체 장치의 제작 방법이다.
상기에서 마스크막의 가공은 웨트 에칭법을 사용하여 수행하는 것이 바람직하다. 또한 상기에서 도전막의 가공은 드라이 에칭법을 사용하여 수행하는 것이 바람직하다.
상기에서 반도체층 및 마스크막은 각각 인듐, 원소 M(원소 M은 갈륨, 알루미늄, 및 이트륨 중에서 선택된 1종류 또는 복수 종류), 및 아연을 포함하는 것이 바람직하다.
상기에서 도전막은 텅스텐을 포함하는 것이 바람직하다.
본 발명의 일 형태에 따르면 미세화된 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 따르면 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 따르면 온 전류가 큰 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 따르면 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 따르면 신규 구성을 갖는 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 따르면 상기 반도체 장치의 제작 방법을 제공할 수 있다.
또는 본 발명의 일 형태에 따르면 표시 품질이 높은 표시 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 따르면 신뢰성이 높은 표시 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 따르면 고정세화가 용이한 표시 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 따르면 신규 구성을 갖는 표시 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 효과 모두를 반드시 가질 필요는 없다. 또한 이들 이외의 효과는 명세서, 도면, 청구항 등의 기재에서 추출할 수 있다.
도 1의 (A)는 트랜지스터의 구성예를 나타낸 상면도이다. 도 1의 (B) 및 (C)는 트랜지스터의 구성예를 나타낸 단면도이다.
도 2의 (A) 및 (B)는 트랜지스터의 구성예를 나타낸 단면도이다.
도 3의 (A)는 트랜지스터의 구성예를 나타낸 상면도이다. 도 3의 (B) 및 (C)는 트랜지스터의 구성예를 나타낸 단면도이다.
도 4의 (A)는 트랜지스터의 구성예를 나타낸 상면도이다. 도 4의 (B) 및 (C)는 트랜지스터의 구성예를 나타낸 단면도이다.
도 5의 (A) 내지 (D)는 트랜지스터의 구성예를 나타낸 단면도이다.
도 6의 (A) 내지 (C)는 트랜지스터의 구성예를 나타낸 단면도이다.
도 7의 (A) 내지 (D)는 트랜지스터의 제작 방법을 설명하는 단면도이다.
도 8의 (A) 내지 (D)는 트랜지스터의 제작 방법을 설명하는 단면도이다.
도 9의 (A) 내지 (C)는 트랜지스터의 제작 방법을 설명하는 단면도이다.
도 10의 (A) 및 (B)는 표시 장치의 구성예를 나타낸 도면이다.
도 11의 (A) 내지 (D)는 표시 장치의 구성예를 나타낸 도면이다.
도 12의 (A) 내지 (C)는 표시 장치의 구성예를 나타낸 도면이다.
도 13의 (A) 내지 (D)는 표시 장치의 구성예를 나타낸 도면이다.
도 14의 (A) 내지 (F)는 표시 장치의 구성예를 나타낸 도면이다.
도 15의 (A) 내지 (F)는 표시 장치의 구성예를 나타낸 도면이다.
도 16의 (A) 내지 (E)는 화소의 구성예를 나타낸 상면도이다.
도 17의 (A) 및 (B)는 표시 장치의 구성예를 나타낸 도면이다.
도 18의 (A), (B), 및 (D)는 표시 장치의 예를 나타낸 단면도이다. 도 18의 (C) 및 (E)는 화상의 예를 나타낸 도면이다. 도 18의 (F) 내지 (H)는 화소의 예를 나타낸 상면도이다.
도 19의 (A) 내지 (F)는 발광 디바이스의 구성예를 나타낸 도면이다.
도 20의 (A) 및 (B)는 발광 디바이스 및 수광 디바이스의 구성예를 나타낸 도면이다.
도 21은 표시 장치의 구성예를 나타낸 도면이다.
도 22는 표시 장치의 일례를 나타낸 단면도이다.
도 23의 (A) 및 (B)는 전자 기기의 일례를 나타낸 도면이다.
도 24의 (A) 내지 (D)는 전자 기기의 일례를 나타낸 도면이다.
도 25의 (A) 내지 (F)는 전자 기기의 일례를 나타낸 도면이다.
도 26의 (A) 내지 (F)는 전자 기기의 일례를 나타낸 도면이다.
도 27의 (A) 내지 (D)는 본 실시예에 따른 단면 STEM 이미지이다.
도 28의 (A) 및 (B)는 ID-VG 측정 결과를 나타낸 도면이다.
도 29의 (A) 및 (B)는 ID-VG 측정 결과를 나타낸 도면이다.
도 30의 (A)는 문턱 전압의 산출 결과를 나타낸 도면이다. 도 30의 (B)는 온 전류의 산출 결과를 나타낸 도면이다.
도 31의 (A)는 ID-VG 측정 결과를 나타낸 도면이다. 도 31의 (B)는 온 전류의 비교를 나타낸 도면이다.
도 32는 신뢰성 측정의 결과를 나타낸 도면이다.
이하에서 실시형태에 대하여 도면을 참조하면서 설명한다. 다만 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다.
본 명세서에서 사용하는 "제 1", "제 2", "제 3"이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이며, 수적으로 한정하는 것이 아니다.
본 명세서에서 '위에', '아래에' 등의 배치를 나타내는 어구는 구성들의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하고 있다. 또한 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화된다. 따라서 명세서에서 설명된 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
본 명세서 등에서 트랜지스터가 갖는 소스와 드레인의 기능은 트랜지스터의 극성 또는 회로 동작에서의 전류의 방향의 변화 등에 의하여 바뀌는 경우가 있다. 그러므로 소스와 드레인이라는 용어는 서로 바꿔 사용할 수 있는 것으로 한다.
본 명세서 등에서 "전기적으로 접속"에는 "어떠한 전기적 작용을 갖는 것"을 통하여 접속되는 경우가 포함된다. 여기서 "어떠한 전기적 작용을 갖는 것"은 접속 대상 사이에서의 전기 신호의 주고받음을 가능하게 하는 것이면 특별히 제한을 받지 않는다. 예를 들어 '어떠한 전기적 작용을 갖는 것'에는 전극 및 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 및 이들 이외의 각종 기능을 갖는 소자 등이 포함된다.
본 명세서 등에서 "막"이라는 용어와 "층"이라는 용어는 서로 바꿀 수 있다. 예를 들어 "도전층"과 "절연층"이라는 용어는 "도전막"과 "절연막"이라는 용어와 서로 바꿀 수 있는 경우가 있다.
본 명세서 등에서 특별히 언급이 없는 경우, 오프 전류란 트랜지스터가 오프 상태(비도통 상태, 차단 상태라고도 함)일 때의 드레인 전류를 말한다. 오프 상태란, 특별히 언급이 없는 경우, n채널형 트랜지스터에서는 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮은(p채널형 트랜지스터에서는 Vth보다 높은) 상태를 말한다.
본 명세서 등에서 표시 장치의 일 형태인 표시 패널은 표시면에 화상 등을 표시(출력)하는 기능을 갖는 것이다. 따라서 표시 패널은 출력 장치의 일 형태이다.
본 명세서 등에서는 표시 패널의 기판에 예를 들어 FPC(Flexible Printed Circuit) 또는 TCP(Tape Carrier Package) 등의 커넥터가 장착된 것, 혹은 기판에 COG(Chip On Glass) 방식 등으로 IC가 실장된 것을 표시 패널 모듈, 표시 모듈, 또는 단순히 표시 패널 등이라고 부르는 경우가 있다.
또한 본 명세서 등에 있어서, 표시 장치의 일 형태인 터치 패널은 표시면에 화상 등을 표시하는 기능과, 표시면에 손가락 또는 스타일러스 등의 피검지체가 접촉되거나, 가압하거나, 또는 근접되는 것 등을 검출하는 터치 센서로서의 기능을 갖는다. 따라서 터치 패널은 입출력 장치의 일 형태이다.
터치 패널은 예를 들어 터치 센서를 갖는 표시 패널(또는 표시 장치), 터치 센서 기능을 갖는 표시 패널(또는 표시 장치)이라고 부를 수도 있다. 터치 패널은 표시 패널과 터치 센서 패널을 포함할 수도 있다. 또는 표시 패널의 내부 또는 표면에 터치 센서로서의 기능을 가질 수도 있다.
본 명세서 등에서는 터치 패널의 기판에, 커넥터 또는 IC가 실장된 것을 터치 패널 모듈, 표시 모듈, 또는 단순히 터치 패널 등이라고 부르는 경우가 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치 및 그 제작 방법 등에 대하여 설명한다.
본 발명의 일 형태는 기판 위의 반도체층과, 반도체층 위에서 이격되어 배치된 소스 전극 및 드레인 전극과, 소스 전극 및 드레인 전극 중 한쪽의 상면에 접촉하여 배치된 마스크층과, 반도체층, 소스 전극, 드레인 전극, 및 마스크층을 덮어 배치된 게이트 절연층과, 게이트 절연층 위에 배치되고 반도체층과 중첩되는 게이트 전극을 갖는 트랜지스터이다. 반도체층은 반도체 특성을 나타내는 금속 산화물(이하, 산화물 반도체라고도 함)을 포함하는 것이 바람직하다. 또한 본 명세서 등에서 마스크층을 희생층이라고 호칭하여도 좋다.
본 발명의 일 형태에서는 무기 재료를 갖는 마스크층과 유기 재료를 갖는 레지스트 마스크를 사용하여 반도체층 위의 도전막을 에칭하여 소스 전극과 드레인 전극을 형성한다. 이에 의하여 소스 전극과 드레인 전극의 대향하는 단부 사이의 거리를 포토리소그래피의 노광 한계가 아니라 마스크층과 레지스트 마스크의 위치 맞춤 정밀도의 한계까지 단축할 수 있다.
따라서 소스 전극과 드레인 전극의 대향하는 단부 사이의 거리(채널 길이 L)가 3μm 이하, 바람직하게는 2μm 이하, 더 바람직하게는 1μm 이하, 더 바람직하게는 0.7μm 이하, 더 바람직하게는 0.5μm 이하인 영역을 갖도록 할 수 있다. 특히 채널 길이 L을 1μm 이하로 하는 것이 바람직하다. 이와 같은 구성으로 함으로써, 트랜지스터의 온 전류를 높일 수 있다. 또는 트랜지스터의 온 전류를 비교적 높은 상태로 하여 채널 폭의 축소를 도모할 수 있다.
이하에서는 도 1 내지 도 9를 사용하여 본 발명의 일 형태의 반도체 장치 및 그 제작 방법에 대하여 설명한다.
<구성예>
도 1의 (A)는 트랜지스터(10)의 상면도이고, 도 1의 (B)는 도 1의 (A)에 나타낸 일점쇄선 A1-A2를 따르는 절단면의 단면도에 상당하고, 도 1의 (C)는 도 1의 (A)에 나타낸 일점쇄선 B1-B2를 따르는 절단면의 단면도에 상당한다. 일점쇄선 A1-A2 방향은 채널 길이 방향에 상당하고, 일점쇄선 B1-B2 방향은 채널 폭 방향에 상당한다. 또한 도 1의 (A)에는 트랜지스터(10)의 구성 요소의 일부(게이트 절연층 등)를 생략하여 도시하였다. 또한 트랜지스터의 상면도에는 이후의 도면에서도 도 1의 (A)와 마찬가지로 구성 요소의 일부를 생략하여 도시하였다. 또한 도 2의 (A)는 도 1의 (B)에서 일점쇄선으로 둘러싼 영역 P를 확대하여 나타낸 단면도이다.
트랜지스터(10)는 기판(11) 위에 제공되고 도전층(15), 절연층(17), 반도체층(18), 도전층(12a), 도전층(12b), 마스크층(19), 절연층(16), 및 도전층(20) 등을 갖는다. 절연층(17)은 도전층(15)을 덮어 제공되어 있다. 반도체층(18)은 섬 형상을 갖고, 절연층(17) 위에 제공되어 있다. 도전층(12a) 및 도전층(12b)은 각각 반도체층(18)의 상면과 접촉하고, 또한 반도체층(18) 위에서 이격되어 제공되어 있다. 마스크층(19)은 도전층(12a)의 상면에 접촉하여 제공되어 있다. 절연층(16)은 절연층(17), 도전층(12a), 도전층(12b), 마스크층(19), 및 반도체층(18)을 덮어 제공되어 있다. 도전층(20)은 절연층(17) 위에 제공되어 있고 절연층(17)을 통하여 반도체층(18)의 도전층(12a) 및 도전층(12b)과 중첩되지 않는 영역에 중첩되어 있다.
트랜지스터(10)에서 도전층(20)은 톱 게이트 전극(제 1 게이트 전극이라고 부르는 경우도 있음)으로서 기능하고, 도전층(15)은 보텀 게이트 전극(제 2 게이트 전극이라고 부르는 경우도 있음)으로서 기능한다. 또한 절연층(16)은 톱 게이트 전극에 대한 게이트 절연층으로서 기능하고, 절연층(17)은 보텀 게이트 전극에 대한 게이트 절연층으로서 기능한다. 또한 도전층(12a)은 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 도전층(12b)은 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능한다.
도전층(15)으로서 금속 또는 합금을 포함하는 도전막을 사용하면, 전기 저항을 억제할 수 있기 때문에 바람직하다. 예를 들어 도전층(15)으로서 텅스텐 등을 사용할 수 있다. 또한 도전층(15)으로서 도전성 금속 산화물막을 사용하여도 좋다.
절연층(17)으로서 산화물막을 사용하는 것이 바람직하다. 특히 반도체층(18)과 접촉하는 부분에는 산화물막을 사용하는 것이 바람직하다.
절연층(17)은 절연 내압이 높은 것이 바람직하다. 절연층(17)의 절연 내압이 높으면, 신뢰성이 높은 트랜지스터로 할 수 있다.
절연층(17)은 응력이 작은 것이 바람직하다. 절연층(17)의 응력이 작으면, 기판의 휨 등의 응력에 기인하는 공정 중의 문제 발생을 억제할 수 있다.
절연층(17)은 물, 수소, 소듐 등의 불순물이 기판(11) 측으로부터 트랜지스터(10)로 확산되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 또한 절연층(17)은 도전층(15)의 성분이 트랜지스터(10)로 확산되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 절연층(17)이 불순물 등의 확산을 억제하는 배리어막으로서 기능함으로써, 양호한 전기 특성을 나타내고, 또한 신뢰성이 높은 트랜지스터로 할 수 있다.
또한 절연층(17)은 그 자체로부터의 물, 수소 등의 불순물의 방출이 적은 것이 바람직하다. 절연층(17)으로부터의 불순물의 방출이 적으면, 불순물이 트랜지스터(10) 측으로 확산되는 것이 억제되므로, 양호한 전기 특성을 나타내고, 또한 신뢰성이 높은 트랜지스터로 할 수 있다.
또한 절연층(17)은 산소가 확산되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 절연층(17)이 산소의 확산을 억제하는 기능을 가짐으로써, 산소가 절연층(17)보다 위쪽으로부터 도전층(15)으로 확산되는 것이 억제되어, 도전층(15)이 산화되는 것을 억제할 수 있다. 그 결과, 양호한 전기 특성을 나타내고, 또한 신뢰성이 높은 트랜지스터로 할 수 있다.
반도체층(18)에서 도전층(20)과 중첩되는 영역은 채널 형성 영역으로서 기능한다. 트랜지스터(10)는 반도체층(18) 상하에 톱 게이트 전극으로서 기능하는 도전층(20)과 보텀 게이트 전극으로서 기능하는 도전층(15)이 제공된 소위 듀얼 게이트형 트랜지스터이다. 또한 트랜지스터(10)는 반도체층(18)의 채널 형성 영역의 상면과 소스 전극 및 드레인 전극 사이에 보호층을 갖지 않는, 소위 채널 에치 구조이다.
또한 반도체층(18)은 도전층(12a) 및 도전층(12b)과 접촉하는 부분 및 그 근방에 위치하고, 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 저저항 영역이 형성되어도 좋다. 상기 영역은 반도체층(18)의 일부이고, 채널 형성 영역보다 저항이 낮은 영역이다. 또한 저저항 영역은 캐리어 농도가 높은 영역 또는 n형 영역 등으로 바꿔 말할 수 있다. 또한 반도체층(18)에서는, 한 쌍의 저저항 영역 사이에 끼워지고, 또한 도전층(20)과 중첩되는 영역이 채널 형성 영역으로서 기능한다.
반도체층(18)은 반도체 특성을 나타내는 금속 산화물(이하, 산화물 반도체라고도 함)을 포함하여 구성된다. 산화물 반도체는 단결정 산화물 반도체와 그 이외의 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체로서는 예를 들어 CAAC-OS, 다결정 산화물 반도체, nc-OS, a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
반도체층(18)으로서는 결정성을 갖는 금속 산화물막을 사용하는 것이 바람직하다. 또한 반도체층(18)은 적어도 인듐과 산소를 포함하는 것이 바람직하다. 반도체층(18)이 인듐의 산화물을 포함함으로써, 캐리어 이동도를 높일 수 있고, 예를 들어 비정질 실리콘보다 큰 전류를 흘릴 수 있는 트랜지스터를 실현할 수 있다.
여기서, 반도체층(18)의 조성에 대하여 설명한다. 반도체층(18)은 적어도 인듐과 산소를 포함한 금속 산화물을 포함하는 것이 바람직하다. 또한 반도체층(18)이 포함하는 금속 산화물은 이들에 더하여 아연을 포함하여도 좋다. 또한 반도체층(18)이 포함하는 금속 산화물은 갈륨을 포함하여도 좋다. 특히 반도체층(18)으로서 인듐, 갈륨, 및 아연을 포함하는 산화물을 사용하는 것이 바람직하다.
예를 들어 반도체층(18)은 인듐과, M(M은 갈륨, 알루미늄, 실리콘, 붕소, 이트륨, 주석, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 중에서 선택된 1종류 또는 복수 종류)과, 아연을 포함하는 것이 바람직하다. 특히 M은 알루미늄, 갈륨, 이트륨, 또는 주석인 것이 바람직하다.
반도체층(18)으로서는 대표적으로는 산화 인듐, 인듐 아연 산화물(In-Zn 산화물), 인듐 갈륨 아연 산화물(In-Ga-Zn 산화물, IGZO라고도 기재함) 등을 사용할 수 있다. 또한 인듐 주석 산화물(In-Sn 산화물), 또는 실리콘을 포함하는 인듐 주석 산화물 등을 사용할 수도 있다. 또한, 반도체층(18)에 사용할 수 있는 재료의 자세한 내용에 대해서는 후술한다.
반도체층(18)으로서는 결정성을 갖는 금속 산화물막을 사용하는 것이 바람직하다. 예를 들어 후술하는 CAAC(c-axis aligned crystal) 구조, 다결정 구조, 미결정(nc: nano-crystal) 구조 등을 갖는 금속 산화물막을 사용할 수 있다. 결정성을 갖는 금속 산화물막을 반도체층(18)으로서 사용함으로써, 반도체층(18) 내의 결함 준위 밀도를 감소시킬 수 있어, 신뢰성이 높은 반도체 장치를 실현할 수 있다.
반도체층의 결정성은, 예를 들어 X선 회절(XRD: X-Ray Diffraction), 투과형 전자 현미경(TEM: Transmission Electron Microscope), 전자선 회절(Electron Diffraction) 등에 의하여 해석할 수 있다.
반도체층(18)은 결정성이 높을수록 막 내의 결함 준위 밀도가 감소될 수 있다. 한편, 결정성이 낮은 금속 산화물막을 사용함으로써, 큰 전류를 흘릴 수 있는 트랜지스터를 실현할 수 있다.
금속 산화물막을 스퍼터링법으로 형성하는 경우, 형성 시의 기판 온도(스테이지 온도)가 높을수록 결정성이 높은 금속 산화물막을 형성할 수 있다. 또한 형성 시에 사용하는 성막 가스 전체에 대한 산소 가스의 유량의 비율(산소 유량비라고도 함)이 높을수록 결정성이 높은 금속 산화물막을 형성할 수 있다.
또한 반도체층(18)의 결정성을 높게 함으로써 도전층(12a) 및 도전층(12b)의 가공 시에 반도체층(18)의 일부가 에칭되어, 소실되는 것을 억제할 수 있다.
반도체층(18)은 위층과 아래층에서 조성, 결정성, 및 불순물 농도 중 적어도 하나 이상이 다른 적층 구조로 하여도 좋다. 또한 반도체층(18)은 위층과 아래층의 경계(계면)를 명확하게 확인할 수 없는 경우가 있다. 또한 3층 이상의 적층 구조로 하여도 좋다.
반도체층(18)을 적층 구조로 하는 경우, 예를 들어 형성 조건을 다르게 함으로써 따로따로 형성될 수 있다. 예를 들어 위층과 아래층에서 성막 가스 내의 산소 가스의 유량을 다르게 할 수 있다.
반도체층(18)을 적층 구조로 하는 경우, 같은 스퍼터링 타깃을 사용하여 같은 처리실에서 연속적으로 형성함으로써, 계면을 양호하게 할 수 있기 때문에 바람직하다. 특히 각 금속 산화물막의 형성 조건으로서, 형성 시의 압력, 온도, 전력 등의 조건을 다르게 하여도 좋지만, 산소 유량비 이외의 조건을 같게 함으로써, 형성 공정에 걸리는 시간을 단축할 수 있기 때문에 바람직하다. 또한 반도체층(18)으로서 조성이 다른 금속 산화물막의 적층 구조를 사용하여도 좋다. 조성이 다른 금속 산화물막을 적층하는 경우에는, 대기에 노출시키지 않고 연속적으로 형성하는 것이 바람직하다.
반도체층(18) 형성 시의 기판 온도는 실온(25℃) 이상 200℃ 이하인 것이 바람직하고, 실온 이상 130℃ 이하인 것이 더 바람직하다. 기판 온도를 상술한 범위로 함으로써, 대면적의 유리 기판을 사용하는 경우에, 기판의 휨 또는 변형을 억제할 수 있다. 반도체층(18)이 적층 구조를 갖는 경우, 위층과 아래층에서 기판 온도를 같은 온도로 하면, 생산성을 높일 수 있다.
여기서 반도체층(18) 내에 형성될 수 있는 산소 결손에 대하여 설명한다.
반도체층(18)이 산화물 반도체를 포함하는 경우, 특히 산화물 반도체에 포함되는 수소가 금속 원자와 결합되는 산소와 반응하여 물이 되기 때문에, 산화물 반도체 내에 산소 결손(VO: Oxygen Vacancy)이 형성되는 경우가 있다. 또한 산소 결손에 수소가 들어간 결함(이하, VOH라고 기재함)은 도너로서 기능하고, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합되는 산소와 결합되어, 캐리어인 전자가 생성되는 경우가 있다. 따라서 수소가 많이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 또한 산화물 반도체 내의 수소는 열, 전계 등의 스트레스에 의하여 이동하기 쉽기 때문에, 산화물 반도체에 수소가 많이 포함되면, 트랜지스터의 신뢰성이 악화될 우려도 있다.
VOH는 산화물 반도체의 도너로서 기능할 수 있다. 그러나 상기 결함을 정량적으로 평가하는 것은 어렵다. 그러므로 산화물 반도체에서는 도너 농도가 아니라 캐리어 농도로 평가되는 경우가 있다. 따라서 본 명세서 등에서는 산화물 반도체의 파라미터로서, 도너 농도가 아니라 전계가 인가되지 않는 상태를 상정한 캐리어 농도를 사용하는 경우가 있다. 즉 본 명세서 등에 기재된 '캐리어 농도'는 '도너 농도'라고 바꿔 말할 수 있는 경우가 있다.
따라서 반도체층(18)에 산화물 반도체를 사용하는 경우, 반도체층(18) 내의 VOH를 가능한 한 저감하여, 고순도 진성 또는 실질적으로 고순도 진성으로 하는 것이 바람직하다. 이와 같이, VOH가 충분히 저감된 산화물 반도체를 얻기 위해서는, 산화물 반도체 내의 물, 수소 등의 불순물을 제거하는 것(탈수, 탈수소화 처리라고 기재하는 경우가 있음)과, 산화물 반도체에 산소를 공급하여 산소 결손을 보상하는 것(가산소화 처리라고 기재하는 경우가 있음)이 중요하다. VOH 등의 불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
반도체층(18)에 산화물 반도체를 사용하는 경우, 채널 형성 영역으로서 기능하는 영역의 산화물 반도체의 캐리어 농도는 1×1018cm-3 이하인 것이 바람직하고, 1×1017cm-3 미만인 것이 더 바람직하고, 1×1016cm-3 미만인 것이 더 바람직하고, 1×1013cm-3 미만인 것이 더 바람직하고, 1×1012cm-3 미만인 것이 더 바람직하다. 또한 채널 형성 영역으로서 기능하는 영역의 산화물 반도체의 캐리어 농도의 하한값에 대해서는 특별히 한정되지 않지만, 예를 들어 1×10-9cm-3로 할 수 있다.
도전층(12a) 및 도전층(12b)은 각각 소스 전극 또는 드레인 전극으로서 기능한다. 도전층(12a) 및 도전층(12b)으로서 금속 또는 합금을 포함하는 도전막을 사용하면, 전기 저항을 억제할 수 있기 때문에 바람직하다. 또한 도전층(12a) 및 도전층(12b)으로서 도전성의 금속 산화물막을 사용하여도 좋다.
여기서 도전층(12a) 및 도전층(12b)은 마스크층(19)을 가공할 때의 에칭 선택비가 큰 재료로 형성되어 있다. 예를 들어 도전층(12a) 및 도전층(12b)으로서 텅스텐을 사용할 수 있다.
또한 도 1의 (A)에서 도전층(12a) 및 도전층(12b)은 섬 형상의 구성으로 하였지만 이에 한정되지 않고 도전층(12a) 및 도전층(12b) 중 적어도 한쪽을 연장시켜 배선을 형성하는 구성으로 하여도 좋다.
마스크층(19)은 도전막을 가공하여 도전층(12a)을 형성할 때에 하드 마스크로서 기능한다. 그러므로 마스크층(19)은 도전층(12a)의 상면에 접촉하여 형성되고, 상면에서 보았을 때 마스크층(19)의 측면이 도전층(12a)의 측면에 실질적으로 일치하는 것이 바람직하다. 다만 상면에서 보았을 때 도전층(12a)의 측면이 마스크층(19)의 측면의 내측에 위치하는 경우도 있다. 또한 도 1의 (A) 및 (B)에는 마스크층(19)을 도전층(12a) 위에 제공하는 구성을 나타내었지만 이에 한정되지 않고 마스크층(19)을 도전층(12b) 위에 제공하는 구성으로 하여도 좋다.
마스크층(19)은 도전층(12a) 및 도전층(12b)을 가공할 때의 에칭 선택비가 큰 재료로 형성되어 있는 것이 바람직하다. 마스크층(19)으로서는 금속막, 합금막, 금속 산화물막, 반도체막, 무기 절연막 등의 무기막을 적합하게 사용할 수 있다.
또한 마스크층(19)으로서 산화물막을 사용할 수 있다. 대표적으로는 산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 산화 하프늄, 산화질화 하프늄 등의 산화물막 또는 산화질화물막을 사용할 수도 있다. 또한 마스크층(19)으로서 예를 들어 질화물막을 사용할 수 있다. 구체적으로는 질화 실리콘, 질화 알루미늄, 질화 하프늄, 질화 타이타늄, 질화 탄탈럼, 질화 텅스텐, 질화 갈륨, 질화 저마늄 등의 질화물을 사용할 수도 있다. 이와 같은 무기 재료는 스퍼터링법, 화학 기상 퇴적(CVD: Chemical Vapor Deposition)법, 또는 원자층 퇴적(ALD: Atomic Layer Deposition)법 등의 성막 방법을 사용하여 형성할 수 있다.
또한 마스크층(19)으로서 예를 들어 금, 은, 백금, 마그네슘, 니켈, 텅스텐, 크로뮴, 몰리브데넘, 철, 코발트, 구리, 팔라듐, 타이타늄, 알루미늄, 이트륨, 지르코늄, 및 탄탈럼 등의 금속 재료, 또는 상기 금속 재료를 포함한 합금 재료를 사용할 수 있다. 특히 알루미늄 또는 은 등의 저융점 재료를 사용하는 것이 바람직하다.
또한 마스크층(19)으로서 인듐 갈륨 아연 산화물(In-Ga-Zn 산화물, IGZO라고도 기재함) 등의 금속 산화물을 사용할 수 있다. 또한 산화 인듐, 인듐 아연 산화물(In-Zn 산화물), 인듐 주석 산화물(In-Sn 산화물), 인듐 타이타늄 산화물(In-Ti 산화물), 인듐 주석 아연 산화물(In-Sn-Zn 산화물), 인듐 타이타늄 아연 산화물(In-Ti-Zn 산화물), 인듐 갈륨 주석 아연 산화물(In-Ga-Sn-Zn 산화물) 등을 사용할 수 있다. 또는 실리콘을 포함한 인듐 주석 산화물 등을 사용할 수도 있다.
또한 상기 갈륨 대신에 원소 M(M은 알루미늄, 실리콘, 붕소, 이트륨, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 중에서 선택된 1종류 또는 복수 종류)을 사용한 경우에도 적용할 수 있다.
예를 들어 반도체층(18)과 같은 금속 원소를 포함하는 인듐 갈륨 아연 산화물을 마스크층(19)으로서 사용하는 것이 바람직하다. 이와 같은 마스크층(19)을 사용함으로써 도전층(12a) 및 도전층(12b)의 가공 시에 마스크층(19) 및 반도체층(18)에 대하여 에칭 선택비를 크게 하는 것이 용이해진다.
본 실시형태에 나타내는 트랜지스터(10)에서는 도전층(12a)과 도전층(12b)을 상이한 마스크를 사용하여 패턴 형성한다(이하에서 더블 패터닝이라고 부르는 경우가 있음). 이에 의하여 도전층(12a)과 도전층(12b)의 대향하는 단부 사이의 거리를 포토리소그래피의 노광 한계가 아니라 마스크층(19)과 레지스트 마스크(40)의 위치 맞춤 정밀도의 한계까지 단축할 수 있다.
따라서 도 2의 (A)에 나타낸 바와 같이 도전층(12a) 및 도전층(12b)의 대향하는 단부 사이의 거리(채널 길이 L)가 3μm 이하, 바람직하게는 2μm 이하, 더 바람직하게는 1μm 이하, 더 바람직하게는 0.7μm 이하, 더 바람직하게는 0.5μm 이하인 영역을 갖도록 할 수 있다. 이와 같은 구성으로 함으로써 트랜지스터(10)의 온 전류를 높일(온 특성을 향상시킨다고 바꿔 말하여도 좋음) 수 있다. 또는 트랜지스터(10)의 온 전류를 비교적 높은 상태로 하여 채널 폭의 축소를 도모할 수 있다.
이에 의하여 트랜지스터(10)를 갖는 반도체 장치의 미세화를 도모할 수 있다. 예를 들어 화소가 초고정세화된 표시 장치에서도 트랜지스터(10)를 사용함으로써 화소 회로도 충분히 미세화, 축소화할 수 있다. 또한 트랜지스터(10)의 온 특성이 양호하므로 미세화, 축소화된 화소 회로에서도 큰 전류가 요구되는 구동 트랜지스터 등에 사용할 수 있다. 또한 예를 들어 미세화된 트랜지스터(10)를 사용하여 주사선 구동 회로(게이트 드라이버라고 부르는 경우도 있음)를 형성함으로써 상기 주사선 구동 회로의 소형화를 도모할 수 있다. 이에 의하여 표시 장치를 슬림 베젤화할 수 있다.
도전층(12a) 및 도전층(12b)을 형성할 때에, 반도체층(18)의 표면이 대미지를 받는 경우가 있다. 대미지를 받은 반도체층(18)에 VO가 형성되고, 또한 반도체층(18) 내의 수소가 VO에 들어가 VOH가 형성되는 경우가 있기 때문에, 대미지를 받은 층을 제거하는 것이 바람직하다. 대미지를 받은 층을 제거함으로써, 양호한 전기 특성을 나타내고, 또한 신뢰성이 높은 트랜지스터로 할 수 있다. 대미지를 받은 층을 제거한 구성의 예를 도 2의 (B)에 나타내었다. 도 2의 (B)는 도 1의 (B)에서 일점쇄선으로 둘러싼 영역 P를 확대한 단면도이다. 도 2의 (B)에는 반도체층(18)에서 도전층(12a) 및 도전층(12b) 중 어느 것과도 중첩되지 않는 영역의 막 두께가, 도전층(12a) 및 도전층(12b) 중 어느 것과 중첩되는 영역의 막 두께보다 얇은 예를 나타내었다.
절연층(16)은 톱 게이트 전극에 대한 게이트 절연층으로서 기능한다. 절연층(16)은 마스크층(19)의 상면 및 측면, 도전층(12a)의 측면, 도전층(12b)의 상면 및 측면, 그리고 반도체층(18)의 상면에 접촉한다. 절연층(16)으로서 산화물막을 사용하는 것이 바람직하다. 특히 반도체층(18)과 접촉하는 부분에는 산화물막을 사용하는 것이 바람직하다.
절연층(16)은 절연 내압이 높은 것이 바람직하다. 절연층(16)의 절연 내압이 높으면, 신뢰성이 높은 트랜지스터로 할 수 있다.
절연층(16)으로서는, 예를 들어 산화 실리콘막 또는 산화질화 실리콘막 등의 산화물막을 플라스마 화학 기상 퇴적(PECVD: Plasma Enhanced CVD) 장치 또는 단순히 플라스마 CVD 장치라고 함)를 사용하여 형성하는 것이 바람직하다.
절연층(16)은 결함 밀도가 낮은 것이 바람직하다. 절연층(16)에 포함되는 결함 밀도가 높으면, 상기 결함에 산소가 결합되어 절연층(16)에서의 산소의 투과성이 감소된다. 결함 밀도가 낮은 절연층(16)을 사용함으로써, 문턱 전압의 변동이 작고, 우수한 전기 특성을 갖는 트랜지스터로 할 수 있다. 예를 들어 절연층(16)으로서 실리콘을 포함하는 절연막을 사용하는 경우, ESR 측정에서 실리콘의 댕글링 본드에서 유래하는 g=2.001에 나타나는 신호의 스핀 밀도가 3×1017spins/cm3 이하인 것이 바람직하다.
절연층(16)은 반도체층(18) 위에 형성되기 때문에, 반도체층(18)에 대한 대미지가 적은 조건으로 형성된 막인 것이 바람직하다. 예를 들어 성막 속도(성막 레이트라고도 함)가 충분히 느린 조건으로 형성될 수 있다. 예를 들어 플라스마 CVD법으로 절연층(16)을 형성하는 경우, 전력이 낮은 조건으로 형성함으로써, 반도체층(18)에 주는 대미지를 매우 작게 할 수 있다.
산화질화 실리콘막의 성막에 사용되는 성막 가스로서는, 예를 들어 실레인, 다이실레인 등의 실리콘을 포함한 퇴적성 가스와, 산소, 오존, 일산화 이질소, 이산화 질소 등의 산화성 가스를 포함한 원료 가스를 사용할 수 있다. 또한 원료 가스에 더하여 아르곤, 헬륨, 또는 질소 등의 희석 가스를 포함하여도 좋다.
예를 들어 성막 가스의 전체 유량에 대한 퇴적성 가스의 유량의 비율(이하, 단순히 유량비라고도 함)을 낮게 함으로써, 성막 속도를 낮게 할 수 있고, 치밀하고 결함이 적은 막을 성막할 수 있다.
또한 절연층(16)을 적층막으로 하여도 좋다. 상기 적층막은 성막 가스의 유량비, 성막 시의 전력 등을 바꿔서 외기에 노출시키지 않고 적층하는 것이 바람직하다. 예를 들어 아래층에 상술한 반도체층(18)에 대한 대미지가 적은 조건으로 형성된 막을 형성하고 그 위에 성막 레이트가 빠른 막(막 두께가 두꺼운 막)을 형성하는 구성으로 하여도 좋다. 이 경우, 성막 레이트가 빠른 막은 퇴적성 가스의 유량의 비율을 크게 하고 더 높은 전력으로 하여 성막하면 좋다.
또한 상기 적층막에서 성막 레이트가 빠른 막 위에 표면의 결함이 저감되고 물 등의 대기 중에 포함되는 불순물이 흡착되기 어려운, 매우 치밀한 막을 제공하는 것이 바람직하다. 상기 치밀한 막은 반도체층(18)에 대한 대미지가 적은 조건으로 형성된 막과 마찬가지로 성막 속도가 충분히 낮은 조건으로 성막할 수 있다.
도전층(20)은 톱 게이트 전극으로서 기능하고 절연층(16)을 개재(介在)하여 반도체층(18)과 중첩되는 영역을 갖는다. 상기 영역은 도전층(12a)과 도전층(12b)에 끼워지는 영역이다.
도 1의 (C)에 나타낸 바와 같이, 도전층(20)은 절연층(16) 및 절연층(17)에 제공된 개구부(42)를 통하여 도전층(15)과 전기적으로 접속되어도 좋다. 이에 의하여 도전층(20)과 도전층(15)에는 같은 전위를 공급할 수 있어, 온 전류가 높은 트랜지스터를 실현할 수 있다.
도 1의 (C)에 나타낸 바와 같이, 채널 폭 방향에서 도전층(15) 및 도전층(20)은 반도체층(18)의 단부보다 외측으로 돌출되는 것이 바람직하다. 이때, 도 1의 (C)에 나타낸 바와 같이, 반도체층(18)의 채널 폭 방향의 전체가 도전층(15) 및 도전층(20)으로 덮인 구성이 된다.
이러한 구성으로 함으로써, 한 쌍의 게이트 전극에 의하여 발생하는 전계로 반도체층(18)을 전기적으로 둘러쌀 수 있다. 이때 특히 도전층(15)과 도전층(20)에 같은 전위를 공급하는 것이 바람직하다. 이에 의하여 반도체층(18)에 채널을 유발하기 위한 전계를 효과적으로 인가할 수 있기 때문에, 트랜지스터(10)의 온 전류를 증대시킬 수 있다. 그러므로 트랜지스터(10)를 미세화할 수도 있다.
또한 트랜지스터(10)에서는, 도전층(15) 및 도전층(20) 중 한쪽에 문턱 전압을 제어하기 위한 전위를 공급하고, 다른 쪽에 트랜지스터(10)의 온 상태 및 오프 상태를 제어하기 위한 전위를 공급할 수도 있다.
이러한 구성으로 함으로써, 전기 특성이 양호하고, 또한 신뢰성이 매우 높은 트랜지스터를 실현할 수 있다.
도전층(20)으로서 금속 또는 합금을 포함하는 도전막을 사용하면, 전기 저항을 억제할 수 있기 때문에 바람직하다. 또한 도전층(20)으로서 도전성 금속 산화물막을 사용하여도 좋다.
또한 도전층(20)은 적층 구조로 하여도 좋다. 예를 들어 도전층(20)을 금속 산화물층과 금속 산화물층 위의 금속층의 적층 구조로 하여도 좋다. 상기 금속 산화물층은 절연층(16) 내에 산소를 공급하는 기능을 갖는다. 또한 상기 금속층으로서 산화되기 쉬운 금속 또는 합금을 포함하는 도전막을 사용한 경우에는, 상기 금속 산화물층은 절연층(16) 내의 산소에 의하여 상기 금속층이 산화되는 것을 방지하는 배리어층으로서 기능할 수도 있다. 또한 상기 금속 산화물층을 상기 금속층의 형성 전에 제거함으로써 상기 금속층과 절연층(16)이 접촉하는 구성으로 하여도 좋다. 상기 금속 산화물층으로서는 상기 반도체층(18)에 사용할 수 있는 금속 산화물을 사용하면 좋다.
<변형예>
이하에서는, 앞에서 예시한 트랜지스터의 구성예의 변형예에 대하여 설명한다. 또한 이하에서는 도 1의 (A) 내지 (C)에 나타낸 트랜지스터(10)와 중첩되는 부분은 설명을 생략하는 경우가 있다.
[변형예 1]
도 3의 (A) 내지 (C)에 나타낸 트랜지스터(10)는 도전층(15)을 갖지 않는 점에서 도 1의 (A) 내지 (C)에 나타낸 트랜지스터(10)와 다르다. 또한 도 3의 (A) 내지 (C)는 각각 도 1의 (A) 내지 (C)에 대응한다.
도 3의 (A) 내지 (C)에 나타낸 트랜지스터(10)는 반도체층(18) 위에 게이트 전극으로서 기능하는 도전층(20)이 제공된, 소위 톱 게이트형 트랜지스터이다. 또한 트랜지스터(10)는 반도체층(18)의 채널 형성 영역의 상면과 소스 전극 및 드레인 전극 사이에 보호층을 갖지 않는, 소위 채널 에치 구조이다.
또한 도 3의 (A)에서 도전층(20)은 섬 형상의 구성으로 하였지만 이에 한정되지 않고 도전층(20)을 연장시켜 배선을 형성하는 구성으로 하여도 좋다.
[변형예 2]
도 4의 (A) 내지 (C)에 나타낸 트랜지스터(10)는 도전층(20)을 갖지 않는 점에서 도 1의 (A) 내지 (C)에 나타낸 트랜지스터(10)와 다르다. 또한 도 4의 (A) 내지 (C)는 각각 도 1의 (A) 내지 (C)에 대응한다.
반도체층(18)에서 도전층(15)과 중첩되는 영역은 채널 형성 영역으로서 기능한다. 트랜지스터(10)는 반도체층(18)보다 피형성면 측에 게이트 전극이 제공된, 소위 보텀 게이트형 트랜지스터이다. 여기서, 반도체층(18)의 도전층(15) 측과는 반대 측의 면을 백 채널 측의 면이라고 부르는 경우가 있다. 트랜지스터(10)는 반도체층(18)의 백 채널 측과 소스 전극 및 드레인 전극 사이에 보호층을 갖지 않는, 소위 채널 에치 구조이다.
또한 도 4의 (A)에서 도전층(15)은 섬 형상의 구성으로 하였지만 이에 한정되지 않고 도전층(15)을 연장시켜 배선을 형성하는 구성으로 하여도 좋다.
[변형예 3]
도 5의 (A) 및 (B)에 나타낸 트랜지스터(10)는 절연층(17)이 절연층(17a)과 절연층(17a) 위의 절연층(17b)의 적층막이 되어 있는 점에서 도 1의 (A) 내지 (C)에 나타낸 트랜지스터(10)와 다르다. 또한 도 5의 (A) 및 (B)는 각각 도 1의 (B) 및 (C)에 대응한다.
예를 들어 기판(11) 측에 위치하는 절연층(17a)에 질화물막을 사용하고, 반도체층(18)과 접촉하는 절연층(17b)에 산화물막을 사용할 수 있다.
절연층(17a)은 절연 내압이 높은 것이 바람직하다. 절연층(17)의 절연 내압이 높으면, 신뢰성이 높은 트랜지스터로 할 수 있다.
절연층(17a)은 응력이 작은 것이 바람직하다. 절연층(17)의 응력이 작으면, 기판의 휨 등의 응력에 기인하는 공정 중의 문제 발생을 억제할 수 있다.
절연층(17a)은 물, 수소, 소듐 등의 불순물이 기판(11) 측으로부터 트랜지스터(10)로 확산되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 또한 절연층(17)은 도전층(15)의 성분이 트랜지스터(10)로 확산되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 절연층(17)이 불순물 등의 확산을 억제하는 기능을 가짐으로써, 양호한 전기 특성을 나타내고, 또한 신뢰성이 높은 트랜지스터로 할 수 있다.
또한 절연층(17a)은 그 자체로부터의 물, 수소 등의 불순물의 방출이 적은 것이 바람직하다. 절연층(17a)으로부터의 불순물의 방출이 적으면, 불순물이 트랜지스터(10) 측으로 확산되는 것이 억제되므로, 양호한 전기 특성을 나타내고, 또한 신뢰성이 높은 트랜지스터로 할 수 있다.
또한 절연층(17a)은 산소가 확산되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 절연층(17a)이 산소의 확산을 억제하는 기능을 가짐으로써, 산소가 절연층(17a)보다 위쪽으로부터 도전층(15)으로 확산되는 것이 억제되어, 도전층(15)이 산화되는 것을 억제할 수 있다. 그 결과, 양호한 전기 특성을 나타내고, 또한 신뢰성이 높은 트랜지스터로 할 수 있다.
절연층(17a)으로서, 예를 들어 산화 알루미늄, 산화질화 알루미늄, 산화 하프늄, 산화질화 하프늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨 등의 산화물막, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등의 질화물막을 사용할 수 있다. 절연층(17a)으로서 특히 질화 실리콘을 적합하게 사용할 수 있다.
절연층(17b)은 반도체층(18)의 채널 형성 영역과 접촉하는 영역을 갖는다. 절연층(17b)은 결함 밀도가 낮은 것이 바람직하다. 또한 절연층(17b)은 그 자체로부터의 물, 수소 등의 수소를 갖는 불순물의 방출이 적은 것이 바람직하다. 절연층(17b)으로서, 산화 실리콘, 산화질화 실리콘 등의 산화물막을 적합하게 사용할 수 있다.
또한 절연층(17b)에 산소를 첨가하는 처리를 수행하여 산소를 포함하는 영역을 형성하는 것이 바람직하다. 산소를 첨가하는 처리로서는 예를 들어 산소를 포함하는 분위기하에서의 가열 처리, 플라스마 처리, 또는 이온 도핑 처리 등을 수행할 수 있다.
도 5의 (A) 및 (B)에 나타낸 바와 같이, 절연층(17)을 적층 구조로 함으로써, 양호한 전기 특성을 나타내고, 또한 신뢰성이 높은 트랜지스터로 할 수 있다.
절연층(17a)으로서 질화물막을 형성하고, 그 후에 절연층(17a)의 상부에 산소를 첨가함으로써 산소를 포함하는 영역을 형성하고, 상기 산소를 포함하는 영역을 절연층(17b)으로 하여도 좋다. 산소를 첨가하는 처리로서는 예를 들어 산소를 포함하는 분위기하에서의 가열 처리, 플라스마 처리, 또는 이온 도핑 처리 등이 있다.
또한 본 명세서 등에서 산화질화물이란 그 조성으로서 질소보다 산소의 함유량이 많은 물질을 가리키고, 산화질화물은 산화물에 포함된다. 질화산화물이란 그 조성으로서 산소보다 질소의 함유량이 많은 물질을 가리키고, 질화산화물은 질화물에 포함된다. 예를 들어, 산화질화 실리콘이라고 기재한 경우에는 그 조성으로서 질소보다 산소의 함유량이 많은 물질을 가리키고, 질화산화 실리콘이라고 기재한 경우에는 그 조성으로서 산소보다 질소의 함유량이 많은 물질을 가리킨다.
또한 도 5의 (A)에는 절연층(17)으로서 절연층(17a) 및 절연층(17b)의 2층 구조를 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 절연층(17)은 단층 구조를 가져도 좋고, 3층 이상의 적층 구조를 가져도 좋다. 또한 절연층(17a) 및 절연층(17b) 각각이 2층 이상의 적층 구조를 가져도 좋다.
또한 도 5의 (C)에 나타낸 바와 같이 절연층(17a)은 반도체층(18), 도전층(12a), 및 도전층(12b) 중 어느 것과도 중첩되지 않는 영역의 막 두께가 다른 영역의 막 두께보다 얇아지는 경우가 있다.
또한 절연층(17a)은 도전층(12a) 및 도전층(12b)의 형성 시에 에칭 스토퍼로서 기능하는 것이 바람직하다. 절연층(17a)이 에칭 스토퍼로서 기능하면, 도전층(12a) 및 도전층(12b)의 단부의 단차가 작아지고, 도전층(12a) 및 도전층(12b) 위에 형성되는 층(예를 들어 절연층(16))의 단차 피복성이 향상되므로, 상기 층에 단절 또는 공동 등의 문제가 발생되는 것을 억제할 수 있다.
이때 도 5의 (D)에 나타낸 바와 같이 절연층(17a)은 반도체층(18), 도전층(12a), 또는 도전층(12b)과 중첩되는 영역에서, 절연층(17b)과 접촉하는 영역을 갖는다. 또한 절연층(17a)은 반도체층(18), 도전층(12a), 및 도전층(12b) 중 어느 것과도 중첩되지 않는 영역에서, 절연층(16)과 접촉하는 영역을 갖는다.
[변형예 4]
도 6의 (A) 및 (B)에 나타낸 트랜지스터(10)는 도전층(20) 및 절연층(16)을 덮어 절연층(22)이 제공되어 있는 점에서 도 1의 (A) 내지 (C)에 나타낸 트랜지스터(10)와 다르다. 또한 도 6의 (A) 및 (B)는 각각 도 1의 (B) 및 (C)에 대응한다.
절연층(22)은 트랜지스터(10)를 보호하는 보호층으로서 기능한다. 절연층(22)에는 질화 실리콘, 질화산화 실리콘, 산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 질화 알루미늄 등의 무기 절연 재료를 사용할 수 있다. 특히 절연층(22)에 질화 실리콘 또는 산화 알루미늄 등 산소를 확산시키기 어려운 재료를 사용하면, 제작 공정 중에 가해지는 열 등으로 인하여 반도체층(18) 또는 절연층(16)으로부터 절연층(22)을 통하여 외부로 산소가 이탈되는 것을 방지할 수 있기 때문에 바람직하다.
또한 절연층(22)에 평탄화막으로서 기능하는 유기 절연성 재료를 사용하여도 좋다. 또는 절연층(22)으로서 무기 절연 재료를 포함하는 막과 유기 절연 재료를 포함하는 막의 적층막을 사용하여도 좋다.
[변형예 5]
도 6의 (C)에 나타낸 트랜지스터(10)는 도전층(12a) 및 도전층(12b)이 각각 피형성면 측으로부터 도전층(13a), 도전층(13b), 및 도전층(13c)이 이 순서대로 적층된 적층 구조를 갖는 점에서 도 1의 (A) 내지 (C)에 나타낸 트랜지스터(10)와 다르다. 또한 도 6의 (C)는 도 1의 (B)에 대응한다.
도전층(13b)에는 저항이 낮은 도전성 재료를 사용하는 것이 바람직하다. 도전층(13b)에는 구리, 은, 금, 또는 알루미늄 등을 포함하는 저항이 낮은 도전성 재료를 사용하는 것이 바람직하다. 특히, 도전층(13b)은 구리 또는 알루미늄을 포함하는 것이 바람직하다. 도전층(13b)에는 도전층(13a) 및 도전층(13c)보다 저항이 낮은 도전성 재료를 사용하는 것이 바람직하다. 이에 의하여 도전층(12a) 및 도전층(12b)의 저항을 매우 낮게 할 수 있다.
도전층(12a) 및 도전층(12b)에서 가장 상부에 위치하는 도전층(13c)은, 구리 또는 알루미늄 등을 포함하는 도전막보다 산소와 결합되기 어려운 재료, 또는 산화되어도 도전성이 저하되기 어려운 재료를 포함하는 것이 바람직하다. 또한 반도체층(18)과 접촉하는 도전층(13a)에는 반도체층(18) 내의 산소가 확산되기 어려운 재료를 사용하는 것이 바람직하다. 가장 상부에 위치하는 도전층(13c), 및 반도체층과 접촉하는 도전층(13a)에는 예를 들어 타이타늄, 텅스텐, 몰리브데넘, 크로뮴, 탄탈럼, 아연, 인듐, 백금, 또는 루테늄 등을 포함하는 도전성 재료를 사용할 수 있다. 도전층(13a) 및 도전층(13c)에는 같은 도전성 재료를 사용할 수 있다. 예를 들어 도전층(13a) 및 도전층(13c)에 타이타늄을 사용하고 도전층(13b)에 알루미늄을 사용하는 구성으로 하면 좋다. 또한 도전층(13a) 및 도전층(13c)에는 상이한 도전성 재료를 사용하여도 좋다.
이와 같이, 구리 또는 알루미늄 등을 포함하는 도전층(13b)을 도전층(13a)과 도전층(13c) 사이에 둠으로써, 도전층(13b)의 표면의 산화되는 것 및 도전층(13b)의 원소가 주변의 층으로 확산되는 것을 억제할 수 있다. 특히 반도체층(18)과 도전층(13b) 사이에 도전층(13a)을 제공함으로써, 도전층(13a)에 포함되는 금속 원소가 반도체층(18) 내로 확산되는 것을 방지할 수 있어, 신뢰성이 높은 트랜지스터(10)를 실현할 수 있다.
또한 도전층(12a) 및 도전층(12b)의 구성은 3층 구조에 한정되지 않고 2층 구조 또는 4층 구조로 하여도 좋다. 예를 들어 도전층(12a) 및 도전층(12b)으로서 도전층(13a)과 도전층(13b)을 적층한 2층 구조로 하여도 좋고, 도전층(13b)과 도전층(13c)을 적층한 2층 구조로 하여도 좋다.
또한 도 6의 (C)에는 도전층(13a)의 단부, 도전층(13b)의 단부, 및 도전층(13c)의 단부 모두가 일치 또는 실질적으로 일치하는 예를 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않는다. 도전층(13a)의 단부, 도전층(13b)의 단부, 및 도전층(13c)의 단부 중 어느 것이 일치하지 않거나 실질적으로 일치하지 않아도 된다.
<반도체 장치의 구성 요소>
이하에서는, 본 실시형태의 반도체 장치에 포함되는 구성 요소에 대하여 이하에서 자세히 설명한다.
[기판]
기판(11)의 재질 등에 큰 제한은 없지만 적어도 나중의 열처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어 실리콘 또는 탄소화 실리콘을 재료로서 사용한 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 저마늄 등으로 이루어지는 화합물 반도체 기판, SOI 기판, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(11)으로서 사용하여도 좋다. 또한, 이들 기판 위에 반도체 소자가 제공된 것을 기판(11)으로서 사용하여도 좋다.
기판(11)으로서 가요성 기판을 사용하고, 가요성 기판 위에 직접 트랜지스터(10) 등을 형성하여도 좋다. 또는 기판(11)과 트랜지스터(10) 등 사이에 박리층을 제공하여도 좋다. 박리층은 그 위에 반도체 장치를 일부 또는 전부 완성시킨 후, 기판(11)으로부터 분리시키고, 다른 기판에 전재(轉載)하는 데 사용할 수 있다. 이때, 트랜지스터(10) 등을 내열성이 떨어지는 기판 및 가요성 기판에도 전재할 수 있다.
[절연층(17)]
절연층(17)은 예를 들어 산화물 절연막 또는 질화물 절연막을 단층으로 또는 적층하여 형성할 수 있다. 또한 반도체층(18)과의 계면 특성을 향상시키기 위하여, 절연층(17)에서 적어도 반도체층(18)과 접촉하는 영역은 산화물 절연막으로 형성하는 것이 바람직하다. 또한 절연층(17)에는 가열에 의하여 산소를 방출하는 막을 사용하는 것이 바람직하다.
절연층(17)으로서, 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn 산화물 등을 사용하면 좋고, 단층으로 또는 적층하여 제공할 수 있다.
절연층(17)의 반도체층(18)과 접촉하는 측에 질화 실리콘막 등의 산화물막 이외의 막을 사용한 경우, 반도체층(18)과 접촉하는 표면에 대하여 산소 플라스마 처리 등의 전처리를 수행하여, 상기 표면 또는 표면 근방을 산화시키는 것이 바람직하다.
[도전막]
게이트 전극으로서 기능하는 도전층(15) 및 도전층(20), 소스 전극으로서 기능하는 도전층(12a), 드레인 전극으로서 기능하는 도전층(12b) 등, 반도체 장치를 구성하는 도전막으로서는 크로뮴, 구리, 알루미늄, 금, 은, 아연, 몰리브데넘, 탄탈럼, 타이타늄, 텅스텐, 망가니즈, 니켈, 철, 코발트 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하여 각각 형성할 수 있다.
특히, 소스 전극으로서 기능하는 도전층(12a), 드레인 전극으로서 기능하는 도전층(12b)으로서는, 구리, 은, 금, 또는 알루미늄 등을 포함하는 저항이 낮은 도전성 재료를 사용하여도 좋다.
반도체 장치를 구성하는 상기 도전막으로서, In-Sn 산화물, In-W 산화물, In-W-Zn 산화물, In-Ti 산화물, In-Ti-Sn 산화물, In-Zn 산화물, In-Sn-Si 산화물, In-Ga-Zn 산화물 등의 산화물 도전체 또는 금속 산화물막을 적용할 수도 있다.
여기서 산화물 도전체(OC: OxideConductor)에 대하여 설명한다. 예를 들어 반도체 특성을 갖는 금속 산화물에 산소 결손을 형성하고 상기 산소 결손에 수소를 첨가하면, 전도대 근방에 도너 준위가 형성된다. 이 결과 금속 산화물은 도전성이 높아져 도전체화된다. 도전체화된 금속 산화물을 산화물 도전체라고 할 수 있다.
반도체 장치를 구성하는 상기 도전막은 상기 산화물 도전체(금속 산화물)를 포함하는 도전막과, 금속 또는 합금을 포함하는 도전막의 적층 구조를 가져도 좋다. 금속 또는 합금을 포함한 도전막을 사용함으로써, 배선 저항을 감소시킬 수 있다. 이때 게이트 절연막으로서 기능하는 절연층과 접촉하는 측에는 산화물 도전체를 포함하는 도전막을 적용하는 것이 바람직하다.
도전층(15), 도전층(20), 도전층(12a), 도전층(12b)에는 Cu-X 합금막(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)을 적용하여도 좋다. Cu-X 합금막을 사용함으로써 웨트 에칭 공정으로 가공할 수 있기 때문에 제조 비용을 절감할 수 있게 된다.
[절연층(16)]
반도체층(18) 위에 제공되는 절연층(16)으로서, PECVD법, 스퍼터링법, ALD법 등으로 형성된, 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막 등을 1종류 이상 포함하는 절연층을 사용할 수 있다. 특히 플라스마 CVD법으로 형성된 산화 실리콘막 또는 산화질화 실리콘막을 사용하는 것이 바람직하다. 또한 절연층(16)을 2층 이상의 적층 구조로 하여도 좋다.
[절연층(22)]
보호층으로서 기능하는 절연층(22)으로서, PECVD법, 스퍼터링법, ALD법 등으로 형성된 질화산화 실리콘막, 질화 실리콘막, 질화 알루미늄막, 질화산화 알루미늄막 등을 1종류 이상 포함하는 절연층을 사용할 수 있다. 또한 절연층(22)을 2층 이상의 적층 구조로 하여도 좋다.
[반도체층(18)]
반도체층(18)이 In-M-Zn 산화물인 경우, In-M-Zn 산화물을 형성하기 위하여 사용하는 스퍼터링 타깃은 In의 원자수비가 원소 M의 원자수비 이상인 것이 바람직하다. 이와 같은 스퍼터링 타깃의 금속 원소의 원자수비로서는 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:3, In:M:Zn=4:2:4.1, In:M:Zn=5:1:3, In:M:Zn=5:1:6, In:M:Zn=5:1:7, In:M:Zn=5:1:8, In:M:Zn=6:1:6, In:M:Zn=5:2:5 등을 들 수 있다.
반도체층(18)으로서 특히 In-Ga-Zn 산화물(IGZO)을 적합하게 사용할 수 있다. 반도체층(18)이 In-Ga-Zn 산화물인 경우, In-Ga-Zn 산화물을 형성하기 위하여 사용하는 스퍼터링 타깃은 In의 원자수비가 원소 M의 원자수비 이상인 것이 바람직하다. 이와 같은 스퍼터링 타깃의 금속 원소의 원자수비로서는, In:Ga:Zn=1:1:1, In:Ga:Zn=1:1:1.2, In:Ga:Zn=2:1:3, In:Ga:Zn=3:1:2, In:Ga:Zn=4:2:3, In:Ga:Zn=4:2:4.1, In:Ga:Zn=5:1:3, In:Ga:Zn=5:1:6, In:Ga:Zn=5:1:7, In:Ga:Zn=5:1:8, In:Ga:Zn=6:1:6, In:Ga:Zn=5:2:5 등을 들 수 있다.
스퍼터링 타깃으로서는 다결정 산화물을 포함하는 타깃을 사용하면, 결정성을 갖는 반도체층(18)을 형성하기 쉬워지기 때문에 바람직하다. 또한 형성되는 반도체층(18)의 원자수비는 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40%의 변동을 포함한다. 예를 들어 반도체층(18)에 사용하는 스퍼터링 타깃의 조성(원자수비)이 In:Ga:Zn=4:2:4.1인 경우, 형성되는 반도체층(18)의 조성(원자수비)은 In:Ga:Zn=4:2:3 또는 그 근방인 경우가 있다.
또한 원자수비가 In:Ga:Zn=4:2:3 또는 그 근방이라고 기재된 경우, In을 4로 하였을 때 Ga가 1 이상 3 이하이고 Zn이 2 이상 4 이하인 경우를 포함한다. 또한 원자수비가 In:Ga:Zn=5:1:6 또는 그 근방이라고 기재된 경우, In을 5로 하였을 때 Ga가 0.1보다 크고 2 이하이고 Zn이 5 이상 7 이하인 경우를 포함한다. 또한 원자수비가 In:Ga:Zn=1:1:1 또는 그 근방이라고 기재된 경우, In을 1로 하였을 때 Ga가 0.1보다 크고 2 이하이고 Zn이 0.1보다 크고 2 이하인 경우를 포함한다.
반도체층(18)은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상이다. 이와 같이, 실리콘보다 에너지 갭이 넓은 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
반도체층(18)은 비단결정 구조를 갖는 것이 바람직하다. 비단결정 구조에는, 예를 들어 후술하는 CAAC 구조, 다결정 구조, 미결정 구조, 또는 비정질 구조가 포함된다. 비단결정 구조 중, 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC 구조는 결함 준위 밀도가 가장 낮다.
이하에서는, CAAC(c-axis aligned crystal)에 대하여 설명한다. CAAC는 결정 구조의 일례를 나타낸다.
CAAC 구조는 복수의 나노 결정(최대 직경이 10nm 미만인 결정 영역)을 갖는 박막 등의 결정 구조의 하나이고, 각 나노 결정은 c축이 특정의 방향으로 배향하고, 또한 a축 및 b축은 배향성을 갖지 않고, 나노 결정들이 입계를 형성하지 않고 연속적으로 연결된다는 특징을 갖는 결정 구조이다. 특히 CAAC 구조를 갖는 박막은 각 나노 결정의 c축이 박막의 두께 방향, 피형성면의 법선 방향, 또는 박막의 표면의 법선 방향으로 배향하기 쉽다는 특징을 갖는다.
CAAC-OS(Oxide Semiconductor)는 결정성이 높은 산화물 반도체이다. 한편, CAAC-OS에서는 명확한 결정립계를 확인할 수 없기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 산화물 반도체의 결정성은 불순물의 혼입 또는 결함의 생성 등으로 인하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물 및 결함(산소 결손 등)이 적은 산화물 반도체라고 할 수도 있다. 따라서 CAAC-OS를 포함하는 산화물 반도체는 물리적 성질이 안정된다. 그러므로 CAAC-OS를 포함하는 산화물 반도체는 열에 강하고 신뢰성이 높다.
여기서, 결정학에서 단위 격자를 구성하는 a축, b축, 및 c축의 3개의 축(결정축)에 대하여 특이적인 축을 c축으로 한 단위 격자를 선택하는 것이 일반적이다. 특히 층상 구조를 갖는 결정에서는 층의 면 방향에 평행한 2개의 축을 a축 및 b축으로 하고, 층과 교차하는 축을 c축으로 하는 것이 일반적이다. 이러한 층상 구조를 갖는 결정의 대표적인 예로서 육방정계로 분류되는 그래파이트가 있고, 그 단위 격자의 a축 및 b축은 벽개(劈開)면에 평행하고, c축은 벽개면과 직교한다. 예를 들어 층상 구조인 YbFe2O4형의 결정 구조를 갖는 InGaZnO4의 결정은 육방정계로 분류될 수 있고, 그 단위 격자의 a축 및 b축은 층의 면 방향에 평행하고, c축은 층(즉 a축 및 b축)과 직교한다.
금속 산화물의 결정 구조의 일례에 대하여 설명한다. 또한 여기서는 In-Ga-Zn 산화물 타깃(In:Ga:Zn=4:2:4.1<원자수비>)을 사용하여, 스퍼터링법으로 형성된 금속 산화물을 일례로서 설명한다. 상기 타깃을 사용하여, 기판 온도를 100℃ 이상 130℃ 이하로 하고 스퍼터링법으로 형성한 금속 산화물은, nc(nano crystal) 구조 및 CAAC 구조 중 어느 한쪽의 결정 구조 또는 이들이 혼재된 구조를 갖기 쉽다. 한편, 기판 온도를 실온(R.T.)으로 하고 스퍼터링법으로 형성한 금속 산화물은 nc의 결정 구조를 갖기 쉽다. 또한 여기서 실온(R.T.)은 기판을 가열하지 않는 경우의 온도를 포함한다.
여기까지가 구성 요소에 대한 설명이다.
<제작 방법예>
이하에서는, 본 발명의 일 형태의 반도체 장치의 제작 방법에 대하여 도 7의 (A) 내지 도 9의 (C)를 참조하여 설명한다. 여기서는, 도 1의 (A) 내지 (C)에 나타낸 트랜지스터(10)를 예로 들어 설명한다.
또한 반도체 장치를 구성하는 박막(절연막, 반도체막, 도전막 등)은 스퍼터링법, CVD법, 진공 증착법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, ALD법 등을 사용하여 형성할 수 있다. CVD법으로서는 플라스마 화학 기상 퇴적(PECVD)법 및 열 CVD법 등이 있다. 또한 열 CVD법 중 하나에 유기 금속 화학 기상 퇴적(MOCVD: Metal Organic Chemical Vapor Deposition)법이 있다.
반도체 장치를 구성하는 박막(절연막, 반도체막, 도전막 등)은 스핀 코팅, 디핑(dipping), 스프레이 코팅, 잉크젯, 디스펜싱, 스크린 인쇄, 오프셋 인쇄, 닥터 나이프, 슬릿 코팅, 롤 코팅, 커튼 코팅, 나이프 코팅 등의 방법에 의하여 형성할 수 있다.
반도체 장치를 구성하는 박막을 가공하는 경우에는, 포토리소그래피법 등을 사용할 수 있다. 이 외에, 나노임프린트법, 샌드블라스트법, 리프트 오프법 등에 의하여 박막을 가공하여도 좋다. 또한 메탈 마스크 등의 차폐 마스크를 사용하는 성막 방법에 의하여 섬 형상의 박막을 직접 형성하여도 좋다.
포토리소그래피법에는 대표적으로는 다음 두 가지 방법이 있다. 하나는 가공하려고 하는 박막 위에 레지스트 마스크를 형성하고, 에칭 등에 의하여 상기 박막을 가공하고, 레지스트 마스크를 제거하는 방법이다. 다른 하나는 감광성을 갖는 박막을 형성한 후에, 노광, 현상을 수행하여 상기 박막을 원하는 형상으로 가공하는 방법이다.
포토리소그래피법에서 노광에 사용하는 광으로서는 예를 들어 i선(파장 365nm), g선(파장 436nm), h선(파장 405nm), 또는 이들을 혼합한 광을 사용할 수 있다. 이들 외에, 자외선, KrF 레이저 광, 또는 ArF 레이저 광 등을 사용할 수도 있다. 또한 액침 노광 기술에 의하여 노광을 수행하여도 좋다. 또한 노광에 사용하는 광으로서는 극단 자외광(EUV: Extreme Ultra-violet) 또는 X선을 사용하여도 좋다. 또한 노광에 사용하는 광 대신 전자 빔을 사용할 수도 있다. 극단 자외광, X선, 또는 전자 빔을 사용하면, 매우 미세한 가공을 수행할 수 있기 때문에 바람직하다. 또한 전자 빔 등의 빔을 주사하여 노광을 수행하는 경우에는 포토마스크를 사용하지 않아도 된다.
박막의 에칭에는 드라이 에칭법, 웨트 에칭법, 샌드블라스트법 등을 사용할 수 있다.
도 7 내지 도 9는 각각 트랜지스터(10)의 제작 방법을 설명하는 도면이다. 각 도면에서는, 왼쪽에 채널 길이 방향의 단면을 나타내고, 오른쪽에 채널 폭 방향의 단면을 나타내었다.
[도전층(15)의 형성]
기판(11) 위에 도전막을 형성하고, 상기 도전막 위에 리소그래피 공정에 의하여 레지스트마스크를 형성한 후, 도전막을 에칭함으로써 보텀 게이트 전극으로서 기능하는 도전층(15)을 형성한다.
[절연층(17)의 형성]
다음으로 도전층(15) 및 기판(11)을 덮는 절연층(17)을 형성한다(도 7의 (A)). 절연층(17)은 예를 들어 PECVD법 등으로 형성할 수 있다.
도 5의 (A) 및 (B)에 나타낸 바와 같이 절연층(17)을 절연층(17a)과 절연층(17b)의 적층 구조로 하는 경우, 절연층(17a)으로서 PECVD법으로 질화 실리콘막을 성막하고 절연층(17b)으로서 PECVD법으로 산화질화 실리콘막을 성막하면 좋다.
절연층(17)을 형성한 후에 가열 처리를 수행하여도 좋다. 가열 처리를 수행함으로써, 절연층(17)의 표면 및 막 내에서 물 및 수소를 이탈시킬 수 있다.
가열 처리의 온도는 150℃ 이상 기판의 변형점 미만이 바람직하고, 250℃ 이상 450℃ 이하가 더 바람직하고, 300℃ 이상 450℃ 이하가 더욱 바람직하다. 가열 처리는 비활성 기체, 질소, 및 산소 중 하나 이상을 포함하는 분위기에서 수행할 수 있다. 질소를 포함하는 분위기 또는 산소를 포함하는 분위기로서 초건조 공기(CDA: Clean Dry Air)를 사용하여도 좋다. 또한 상기 분위기에서는 수소, 물 등의 함유량이 가능한 한 적은 것이 바람직하다. 상기 분위기로서는 이슬점이 -60℃ 이하, 바람직하게는 -100℃ 이하인 고순도 가스를 사용하는 것이 바람직하다. 수소, 물 등의 함유량이 가능한 한 적은 분위기를 사용함으로써, 절연층(17)에 수소, 물 등이 들어가는 것을 최대한 방지할 수 있다. 가열 처리에는 오븐, 급속 가열(RTA: Rapid Thermal Annealing) 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 가열 처리 시간을 단축할 수 있다.
[산소의 공급]
다음으로 절연층(17)에 대하여 산소를 공급하는 처리를 수행하는 것이 바람직하다(도 7의 (B)). 산소의 공급 처리로서는, 절연층(17)에 대하여 이온 도핑법, 이온 주입법, 플라스마 처리 등에 의하여, 산소 라디칼, 산소 원자, 산소 원자 이온, 산소 분자 이온 등(도 7의 (B)의 파선으로 표시)을 공급한다. 예를 들어 산소를 포함하는 분위기에서 플라스마 처리를 수행하는 것이 바람직하다.
또한 도 7의 (B)에 나타낸 바와 같이 절연층(17) 위에 마스크층(25)을 형성한 후, 상기 막을 통하여 절연층(17)에 산소를 첨가하여도 좋다. 마스크층(25)은 산소를 첨가한 후에 제거되는 것이 바람직하다. 마스크층(25)은 산소의 이탈을 억제하는 기능을 갖는다. 마스크층(25)을 통하여 산소의 첨가를 수행함으로써 산소의 첨가 중에 절연층(17) 내의 산소가 외방 확산되는 것을 억제할 수 있기 때문에 절연층(17)에 충분한 산소를 공급할 수 있다. 마스크층(25)으로서 인듐, 아연, 갈륨, 주석, 알루미늄, 크로뮴, 탄탈럼, 타이타늄, 몰리브데넘, 니켈, 철, 코발트, 및 텅스텐 중 하나 이상을 포함한 도전막 또는 반도체막을 사용할 수 있다. 예를 들어 마스크층(25)으로서 인듐 갈륨 아연 산화물을 사용할 수 있다. 이 경우, 마스크층(25)은 후술하는 반도체층(18)과 같은 방법으로 성막하면 좋다.
이와 같이 절연층(17)에 충분한 양의 산소를 공급함으로써 상술한 바와 같이 채널 길이를 서브 미크론 사이즈로 하여도 트랜지스터(10)의 오프 전류를 충분히 저감할 수 있다.
[반도체층(18)의 형성]
이어서 절연층(17) 위에 금속 산화물막(18A)을 성막한다(도 7의 (C)). 금속 산화물막(18A)은 금속 산화물 타깃을 사용한 스퍼터링법에 의하여 형성하는 것이 바람직하다.
금속 산화물막(18A)은 가능한 한 결함이 적은, 치밀한 막인 것이 바람직하다. 또한, 금속 산화물막(18A)은 가능한 한 수소 및 물 등의 불순물이 저감되고, 순도가 높은 막인 것이 바람직하다. 특히 금속 산화물막(18A)으로서는 결정성을 갖는 금속 산화물막을 사용하는 것이 바람직하다.
금속 산화물막(18A)을 형성할 때, 산소 가스 외에 불활성 가스(예를 들어 헬륨 가스, 아르곤 가스, 제논 가스 등)를 혼합시켜도 좋다. 또한 금속 산화물막을 형성할 때의 성막 가스 전체에서 차지하는 산소 가스의 비율(이하, 산소 유량비라고도 함)로서는, 0% 이상 100% 이하의 범위로 할 수 있다.
산소 유량비를 높이고, 결정성이 비교적 높은 금속 산화물막으로 함으로써, 에칭 내성이 높고, 전기적으로 안정된 금속 산화물막을 얻을 수 있다. 또한 산소 유량비를 낮추고, 결정성이 비교적 낮은 금속 산화물막으로 함으로써, 도전성이 높은 금속 산화물막을 얻을 수 있다.
예를 들어 금속 산화물막(18A)의 형성 조건으로서는, 기판 온도를 실온 이상 200℃ 이하, 바람직하게는 기판 온도를 실온 이상 140℃ 이하로 하면 좋다. 금속 산화물막의 형성 시의 기판 온도를 예를 들어 실온 이상 140℃ 미만으로 하면, 생산성이 높아지기 때문에 바람직하다.
금속 산화물막(18A)을 적층 구조로 하여도 좋다. 예를 들어 아래층에 성막 시의 산소 유량비를 낮추고 결정성이 비교적이 낮은 금속 산화물막을 사용하고, 위층에 산소 유량비를 높이고 결정성이 비교적이 높은 금속 산화물을 제공하는 구성으로 하여도 좋다. 또한 금속 산화물막(18A)의 위층과 아래층은 상이한 조성의 막이어도 좋다.
다음으로 금속 산화물막(18A) 위에 레지스트 마스크를 형성하고 금속 산화물막(18A)을 에칭에 의하여 가공한 후, 레지스트 마스크를 제거함으로써 섬 형상의 반도체층(18)을 형성할 수 있다(도 7의 (D)).
금속 산화물막(18A)의 가공에는 웨트 에칭법 및 드라이 에칭법 중 한쪽 또는 양쪽을 사용하면 좋다.
또한 반도체층(18)의 형성 시에, 반도체층(18)과 중첩되는 영역에서의 절연층(17)의 막 두께보다, 반도체층(18)과 중첩되지 않는 영역에서의 절연층(17)의 막 두께가 얇아지는 경우가 있다.
금속 산화물막(18A)을 형성한 후 또는 반도체층(18)으로 가공한 후에 가열 처리를 수행하여도 좋다. 가열 처리를 수행함으로써, 금속 산화물막(18A) 또는 반도체층(18)의 표면 및 막 내의 수소 및 물을 제거할 수 있다. 또한 가열 처리를 수행하면, 금속 산화물막(18A) 또는 반도체층(18)의 에칭 속도가 느려지므로, 추후의 공정(예를 들어 도전층(12a) 및 도전층(12b)의 형성)에서 반도체층(18)이 소실되는 것을 억제할 수 있다.
가열 처리의 온도는 150℃ 이상 기판의 변형점 미만이 바람직하고, 250℃ 이상 450℃ 이하가 더 바람직하고, 300℃ 이상 450℃ 이하가 더욱 바람직하다. 가열 처리는 비활성 기체 및 질소 중 하나 이상을 포함하는 분위기에서 수행할 수 있다. 또는 상기 분위기에서 가열한 후, 산소를 포함하는 분위기에서 더 가열하여도 좋다. 질소를 포함하는 분위기 또는 산소를 포함하는 분위기로서 초건조 공기(CDA)를 사용하여도 좋다. 또한 상기 분위기에서는 수소, 물 등의 함유량이 가능한 한 적은 것이 바람직하다. 상기 분위기로서는 이슬점이 -60℃ 이하, 바람직하게는 -100℃ 이하인 고순도 가스를 사용하는 것이 바람직하다. 수소, 물 등의 함유량이 가능한 한 적은 분위기를 사용함으로써, 반도체층(18)에 수소, 물 등이 들어가는 것을 가능한 한 방지할 수 있다. 가열 처리에는 오븐, 급속 가열(RTA) 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 가열 처리 시간을 단축할 수 있다.
[도전막(12A), 마스크막(19A)의 성막]
다음으로 절연층(17) 및 반도체층(18)을 덮어 도전막(12A) 및 마스크막(19A)을 적층하여 형성한다(도 8의 (A)). 도전막(12A) 및 마스크막(19A)은 스퍼터링법, 증착법, 또는 도금법 등을 사용하여 성막할 수 있다. 또한 본 명세서 등에서 마스크막을 희생막이라고 호칭하여도 좋다.
도전막(12A)은 추후 공정에서 도전층(12a) 및 도전층(12b)이 되는 막이며 상술한 도전성 재료를 포함하는 구성으로 하면 좋다. 예를 들어 도전막(12A)으로서 스퍼터링법으로 성막한 텅스텐을 사용하면 좋다.
마스크막(19A)은 추후 공정에서 마스크층(19)이 되는 막이며 상술한 무기 재료를 포함하는 구성으로 하면 좋다. 예를 들어 마스크막(19A)으로서 스퍼터링법으로 성막한 인듐 갈륨 아연 산화물을 사용하면 좋다.
[마스크층(19)의 형성]
다음으로 마스크막(19A) 위의 도전층(12a)이 형성되는 영역 위에 레지스트 마스크(30)를 형성한다(도 8의 (B)). 레지스트 마스크(30)에는 포지티브형 레지스트 재료 또는 네거티브형 레지스트 재료 등, 감광성 수지를 포함하는 유기 재료를 사용할 수 있다.
다음으로 레지스트 마스크(30)를 사용하여 에칭 처리를 수행하여 마스크막(19A)을 가공하여 마스크층(19)을 형성한다(도 8의 (C)). 마스크층(19)은 추후 공정에서 도전층(12a)을 형성할 때에 하드 마스크로서 기능한다. 본 에칭 처리로서는 웨트 에칭법 및 드라이 에칭법 중 어느 것을 사용하여 수행하면 좋다. 다만 본 에칭 처리는 도전막(12A)에 대하여 높은 에칭 선택비를 갖는 조건으로 수행한다. 예를 들어 마스크막(19A)에 인듐 갈륨 아연 산화물을 사용하고, 도전막(12A)에 텅스텐을 사용하는 경우, 질산, 아세트산, 및 인산을 포함하는 수용액을 사용하여 웨트 에칭 처리를 수행하면 좋다.
[도전층(12a), 도전층(12b)의 형성]
다음으로 도전막(12A) 위의 도전층(12b)이 형성되는 영역 위에 레지스트 마스크(40)를 형성한다(도 8의 (D)). 레지스트 마스크(40)도 레지스트 마스크(30)와 마찬가지로 포지티브형 레지스트 재료 또는 네거티브형 레지스트 재료 등, 감광성 수지를 포함하는 유기 재료를 사용할 수 있다.
이어서 마스크층(19)과 레지스트 마스크(40)를 사용하여 에칭 처리를 수행하여 도전막(12A)을 가공하여 도전층(12a) 및 도전층(12b)을 형성한다(도 9의 (A)). 본 에칭 처리로서는 웨트 에칭법 및 드라이 에칭법 중 어느 것을 사용하여 수행하면 좋다. 다만 본 에칭 처리는 마스크층(19)에 대하여 높은 에칭 선택비를 갖는 조건으로 수행한다. 예를 들어 마스크층(19)에 인듐 갈륨 아연 산화물을 사용하고, 도전막(12A)에 텅스텐을 사용하는 경우, 에칭 가스에 SF6 가스를 사용하여 드라이 에칭 처리를 수행하면 좋다.
도전층(12a) 및 도전층(12b)은 도 9의 (A)에 나타낸 바와 같이 반도체층(18)의 채널 형성 영역 위에서 이격되도록 가공되는 것이 바람직하다. 바꿔 말하면, 도전층(12a) 및 도전층(12b)은, 이들이 대향하는 단부가 도전층(15)과 반도체층(18) 모두와 중첩되도록 가공되는 것이 바람직하다.
상술한 바와 같이 본 실시형태에서는 도전층(12a)과 도전층(12b)을 상이한 마스크를 사용하여 패턴 형성한다. 더블 패터닝에 의하여 도전층(12a)과 도전층(12b)의 대향하는 단부 사이의 거리를 포토리소그래피의 노광 한계가 아니라 마스크층(19)과 레지스트 마스크(40)의 위치 맞춤 정밀도의 한계까지 단축할 수 있다. 따라서 도전층(12a) 및 도전층(12b)의 대향하는 단부 사이의 거리(채널 길이 L)를 3μm 이하, 바람직하게는 2μm 이하, 더 바람직하게는 1μm 이하, 더 바람직하게는 0.7μm 이하, 더 바람직하게는 0.5μm 이하로 할 수 있다. 이와 같은 구성으로 함으로써 트랜지스터(10)의 온 전류를 높일(온 특성을 향상시킨다고 바꿔 말하여도 좋음) 수 있다.
또한 도전층(12a) 및 도전층(12b)의 형성 시에, 도전층(12a) 및 도전층(12b)과 중첩되는 영역에서의 반도체층(18)의 막 두께보다, 도전층(12a) 및 도전층(12b)과 중첩되지 않는 영역에서의 반도체층(18)의 막 두께가 얇아지는 경우가 있다.
또한 도전층(12a) 및 도전층(12b)의 형성 시에, 도전층(12a) 및 도전층(12b)과 중첩되는 영역에서의 절연층(17)의 막 두께보다, 도전층(12a) 및 도전층(12b)과 중첩되지 않는 영역에서의 절연층(17)의 막 두께가 얇아지는 경우가 있다.
또한 도전층(12a) 및 도전층(12b)의 형성 후에 마스크층(19)을 제거하여도 좋다.
[절연층(16)의 형성]
이어서, 도전층(12a), 도전층(12b), 마스크층(19), 반도체층(18), 및 절연층(17)을 덮도록 절연층(16)을 성막한다(도 9의 (B)).
절연층(16)은, 예를 들어 산소를 포함하는 분위기에서 형성하는 것이 바람직하다. 특히 산소를 포함하는 분위기에서 플라스마 CVD법으로 형성하는 것이 바람직하다. 이에 의하여 결함이 적은 절연층(16)으로 할 수 있다.
절연층(16)으로서는 예를 들어 산화 실리콘막 또는 산화질화 실리콘막 등의 산화물막을 플라스마 화학 기상 퇴적 장치(PECVD 장치 또는 단순히 플라스마 CVD 장치라고 함)를 사용하여 형성하는 것이 바람직하다. 이 경우, 원료 가스로서는 실리콘을 갖는 퇴적성 가스 및 산화성 가스를 포함하는 혼합 가스를 사용하는 것이 바람직하다. 실리콘을 갖는 퇴적성 가스로서 상술한 가스를 사용할 수 있다. 산화성 가스로서 상술한 가스를 사용할 수 있다.
예를 들어 절연층(16)으로서 산화 질화 실리콘을 사용하는 경우에는 예를 들어 모노실레인 및 일산화 이질소를 포함하는 혼합 가스를 사용하여 성막하면 좋다.
또한 절연층(16)의 성막 전에, 반도체층(18)의 표면에 대하여 플라스마 처리를 수행하는 것이 바람직하다. 상기 플라스마 처리에 의하여, 반도체층(18)의 표면에 흡착된 물 등의 불순물을 감소시킬 수 있다. 그러므로 반도체층(18)과 절연층(16)의 계면에서의 불순물을 감소시킬 수 있기 때문에, 신뢰성이 높은 트랜지스터를 실현할 수 있다. 플라스마 처리로서는 예를 들어 산소, 오존, 질소, 일산화 이질소, 및 아르곤 중 어느 하나의 분위기하 또는 복수를 혼합한 분위기하에서 수행할 수 있다. 또한 플라스마 처리와 절연층(16)의 성막은 대기에 노출시키지 않고 연속적으로 수행되는 것이 바람직하다.
여기서 절연층(16)을 성막한 후에 가열 처리를 수행하여도 좋다. 가열 처리에 의하여, 절연층(16) 내에 포함되거나 표면에 흡착된 수소 또는 물을 제거할 수 있다. 또한 절연층(16) 내의 결함을 저감할 수 있다. 가열 처리의 조건에 대해서는, 앞의 기재를 원용할 수 있다.
또한 상기 가열 처리는 불필요하면 수행하지 않아도 된다. 또한 여기서는 가열 처리를 수행하지 않고, 나중의 공정에서 수행되는 가열 처리가 여기서의 가열 처리로서 기능하여도 좋다. 또한 나중의 공정에서의 고온하에서의 처리(예를 들어 성막 공정 등) 등이 여기서의 가열 처리로서 기능할 수 있는 경우도 있다.
[도전층(20)의 형성]
이어서 절연층(17) 및 절연층(16)의 일부를 에칭함으로써, 도전층(15)에 도달하는 개구부(42)를 형성한다.
그리고 개구부(42)를 덮도록 도전막을 형성한 후에, 상기 도전막을 가공함으로써, 도전층(20)을 형성할 수 있다(도 9의 (C)). 도전층(20)으로서는 상술한 도전성 재료를 사용할 수 있다.
상술한 공정에 의하여 트랜지스터(10)를 제작할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치를 사용할 수 있는 발광 장치 또는 표시 장치의 구성예에 대하여 설명한다.
본 발명의 일 형태는 발광 소자(발광 디바이스라고도 함)를 갖는 표시 장치이다. 예를 들어 각각 적색(R), 녹색(G), 또는 청색(B)의 광을 방출하는 3종류의 발광 소자를 가짐으로써, 풀 컬러의 표시 장치를 실현할 수 있다. 또는 본 발명의 일 형태는 수광 소자(수광 디바이스라고도 함)를 갖는 구성으로 하여도 좋다.
본 발명의 일 형태는 메탈 마스크 등의 섀도 마스크를 사용하지 않고 EL층들을 포토리소그래피법에 의하여 미세한 패턴으로 가공한다. 이에 의하여, 지금까지 실현하기 어려웠던 높은 정세도와 큰 개구율을 갖는 표시 장치를 실현할 수 있다. 또한 EL층을 구분 형성할 수 있기 때문에, 매우 선명하고 콘트라스트가 높고 표시 품질이 높은 표시 장치를 실현할 수 있다.
화소끼리의 거리에 대하여 예를 들어 메탈 마스크를 사용한 형성 방법으로는 10μm 미만으로 하는 것은 어렵지만, 상기 방법으로는 8μm 이하, 3μm 이하, 2μm 이하, 또는 1μm 이하까지 좁힐 수 있다. 여기서 화소끼리의 거리는 인접한 화소 전극의 대향하는 단부 사이의 거리로 규정할 수 있다. 또는 화소끼리의 거리는 인접한 EL층의 대향하는 단부 사이의 거리로 규정할 수 있다.
화소끼리의 간격을 상술한 바와 같이 축소함으로써 2개의 발광 소자 사이에 존재할 수 있는 비발광 영역의 면적을 크게 축소할 수 있고, 개구율을 100%에 가깝게 할 수 있다. 예를 들어 50% 이상, 60% 이상, 70% 이상, 80% 이상, 나아가서는 90% 이상이며 100% 미만의 개구율을 실현할 수도 있다.
또한 EL층 자체의 패턴(가공 사이즈라고도 함)도 메탈 마스크를 사용한 경우에 비하여 매우 작게 할 수 있다. 또한 예를 들어 EL층을 구분 형성하기 위하여 메탈 마스크를 사용한 경우에는, EL층의 중앙과 끝부분에서 두께에 편차가 발생하기 때문에, EL층의 면적에 대하여 발광 영역으로서 사용할 수 있는 유효 면적이 작아진다. 한편, 상기 제작 방법에서는 균일한 두께로 성막한 막을 가공함으로써 EL층을 형성하기 때문에, EL층 내에서 두께를 균일하게 할 수 있어, 미세한 패턴이어도 거의 전체 영역을 발광 영역으로서 사용할 수 있다. 그러므로 상기 제작 방법을 사용하면, 높은 정세도와 높은 개구율을 모두 실현할 수 있다.
FMM(Fine Metal Mask)을 사용하여 형성된 유기막은 단부에 가까울수록 두께가 얇아지는, 테이퍼 각이 매우 작은(예를 들어 0° 보다 크고 30° 미만인) 막이 되는 경우가 많다. 그러므로 FMM을 사용하여 형성된 유기막은 그 측면과 상면이 연속적으로 이어지기 때문에 측면을 명확하게 확인하는 것은 어렵다. 한편, 본 발명의 일 형태에서는 FMM을 사용하지 않고 가공한 EL층을 포함하기 때문에 명확한 측면을 포함한다. 특히, 본 발명의 일 형태는 EL층의 테이퍼 각이 30° 이상 120° 이하, 바람직하게는 60° 이상 120° 이하인 부분을 갖는 것이 바람직하다.
또한 본 명세서 등에서 "대상물의 단부가 테이퍼 형상을 갖는다"란, 그 단부의 영역에서 측면(표면)과 바닥면(피형성면)이 이루는 각도가 0°보다 크고 90° 미만이고, 단부로부터 두께가 연속적으로 증가하는 단면 형상을 갖는 것을 말한다. 또한 테이퍼 각이란 대상물의 단부에서의 바닥면(피형성면)과 측면(표면)이 이루는 각을 말한다.
앞의 실시형태에 나타낸 바와 같이 본 발명의 일 형태의 트랜지스터는 채널 길이가 3μm 이하, 바람직하게는 2μm 이하, 더 바람직하게는 1μm 이하, 더 바람직하게는 0.7μm 이하, 더 바람직하게는 0.5μm 이하인 영역을 갖도록 할 수 있다. 이에 의하여 본 발명의 일 형태의 트랜지스터는 온 특성이 높다. 또한 트랜지스터의 온 전류를 비교적 높은 상태로 하여 채널 폭의 축소를 도모할 수 있다. 이와 같은 트랜지스터를 사용함으로써 화소 회로의 소형화를 도모할 수 있다.
따라서 상술한 바와 같이 표시 장치가 고정세화되고 화소 면적이 축소되어도 앞의 실시형태에 기재된 트랜지스터를 사용함으로써 축소된 화소 면적 내에 화소 회로를 배치할 수 있다. 또한 상기 화소에서 큰 전류가 요구되는 구동 트랜지스터 등도 앞의 실시형태에 기재된 트랜지스터를 사용할 수 있다.
이하에서는 더 구체적인 예에 대하여 설명한다.
도 10의 (A)에는 표시 장치(100)의 상면 개략도를 나타내었다. 표시 장치(100)는 반도체 회로를 갖는 기판(101) 위에 적색을 나타내는 발광 소자(90R), 녹색을 나타내는 발광 소자(90G), 및 청색을 나타내는 발광 소자(90B)를 각각 복수로 포함한다. 도 10의 (A)에서는, 각 발광 소자의 구별을 용이하게 하기 위하여, 각 발광 소자의 발광 영역 내에 R, G, B의 부호를 부여하였다. 또한 기판(101)은 앞의 실시형태에 나타내는 트랜지스터가 형성된 기판이고 자세한 사항에 대해서는 앞의 실시형태의 기재를 참작할 수 있다.
발광 소자(90R), 발광 소자(90G), 및 발광 소자(90B)는 각각 스트라이프 형상으로 배열되어 있다. 도 10의 (A)에는 한 방향으로 2개의 소자가 번갈아 배열되는 구성을 나타내었다. 또한 발광 소자의 배열 방법은 이에 한정되지 않고, S 스트라이프 배열, 델타 배열, 베이어 배열, 지그재그 배열 등의 배열 방법을 적용하여도 좋고, 펜타일 배열, 다이아몬드 배열 등을 사용할 수도 있다.
또한 도 10의 (A)에는 공통 전극(113)에 전기적으로 접속되는 접속 전극(111C)을 나타내었다. 접속 전극(111C)에는 공통 전극(113)에 공급하기 위한 전위(예를 들어 애노드 전위 또는 캐소드 전위)가 공급된다. 접속 전극(111C)은 발광 소자(90R) 등이 배열되는 표시 영역의 외부에 제공된다. 또한 도 10의 (A)에서는 공통 전극(113)을 파선으로 나타내었다.
접속 전극(111C)은 표시 영역의 외주를 따라 제공될 수 있다. 예를 들어 표시 영역의 외주의 한 변을 따라 제공되어도 좋고, 표시 영역의 외주의 두 변 이상을 따라 제공되어도 좋다. 즉 표시 영역의 상면 형상이 직사각형인 경우에는, 접속 전극(111C)의 상면 형상은 띠 형상, L자 형상, ㄷ자 형상(각괄호 형상), 또는 사각형 등으로 할 수 있다.
도 10의 (B)는 도 10의 (A)에서의 일점쇄선 A1-A2 및 일점쇄선 C1-C2에 대응하는 단면 개략도이다. 도 10의 (B)에는 발광 소자(90B), 발광 소자(90R), 발광 소자(90G), 및 접속 전극(111C)의 단면 개략도를 나타내었다.
발광 소자(90B)는 화소 전극(111), 유기층(112B), 유기층(114), 및 공통 전극(113)을 포함한다. 발광 소자(90R)는 화소 전극(111), 유기층(112R), 유기층(114), 및 공통 전극(113)을 포함한다. 발광 소자(90G)는 화소 전극(111), 유기층(112G), 유기층(114), 및 공통 전극(113)을 포함한다. 유기층(114)과 공통 전극(113)은 발광 소자(90B), 발광 소자(90R), 및 발광 소자(90G)에 공통적으로 제공된다. 유기층(114)은 공통층이라고 할 수도 있다. 각 발광 소자 사이 및 발광 소자와 수광 소자 사이에서 화소 전극(111)은 이격되어 제공되어 있다.
유기층(112R)은 적어도 적색의 파장 영역에 강도를 갖는 광을 방출하는 발광성 유기 화합물을 갖는다. 유기층(112G)은 적어도 녹색의 파장 영역에 강도를 갖는 광을 방출하는 발광성 유기 화합물을 갖는다. 유기층(112B)은 적어도 청색의 파장 영역에 강도를 갖는 광을 방출하는 발광성 유기 화합물을 갖는다. 유기층(112R), 유기층(112G), 및 유기층(112B)은 각각 EL층이라고 부를 수도 있다.
유기층(112R), 유기층(112B), 및 유기층(112G)은 각각 전자 주입층, 전자 수송층, 정공 주입층, 및 정공 수송층 중 하나 이상을 포함하여도 좋다. 유기층(114)은 발광층을 포함하지 않는 구성으로 할 수 있다. 예를 들어 유기층(114)은 전자 주입층, 전자 수송층, 정공 주입층, 및 정공 수송층 중 하나 이상을 포함한다.
여기서 유기층(112R)의 적층 구조, 유기층(112B)의 적층 구조, 및 유기층(112G)의 적층 구조에서 가장 위쪽에 위치하는 층, 즉 유기층(114)과 접촉하는 층은 발광층 이외의 층으로 하는 것이 바람직하다. 예를 들어 발광층을 덮어 전자 주입층, 전자 수송층, 정공 주입층, 정공 수송층, 또는 이들 이외의 층을 제공하고, 상기 층과 유기층(114)이 접촉하는 구성으로 하는 것이 바람직하다. 이와 같이 각 발광 소자를 제작할 때에 발광층의 상면을 다른 층으로 보호한 상태로 함으로써, 발광 소자의 신뢰성을 향상시킬 수 있다.
각 EL층을 포토리소그래피법을 사용하여 가공함으로써 각 화소 사이의 거리를 8μm 이하, 3μm 이하, 2μm 이하, 또는 1μm 이하까지 좁힐 수 있다. 여기서 각 화소 사이의 거리란 예를 들어 유기층(112B)과 유기층(112R)의 대향하는 단부 사이의 거리, 유기층(112B)과 유기층(112G)의 대향하는 단부 사이의 거리, 및 유기층(112R)과 유기층(112G)의 대향하는 단부 사이의 거리로 규정할 수 있다. 또는 인접한 같은 색의 EL층의 대향하는 단부 사이의 거리로 규정할 수 있다. 또는 인접한 화소 전극(111)의 대향하는 단부 사이의 거리로 규정할 수 있다. 이와 같이 각 화소 사이의 거리를 좁힘으로써 높은 정세도와 큰 개구율을 갖는 표시 장치를 제공할 수 있다.
화소 전극(111)은 각각 소자마다 제공되어 있다. 또한 공통 전극(113) 및 유기층(114)은 각 발광 소자에서 공유되는 하나의 연속적인 층으로서 제공되어 있다. 각 화소 전극 및 공통 전극(113) 중 어느 한쪽에 가시광에 대하여 투과성을 갖는 도전막을 사용하고, 다른 쪽에 반사성을 갖는 도전막을 사용한다. 각 화소 전극에 광 투과성을 부여하고, 공통 전극(113)에 반사성을 부여함으로써, 하면 방출형(보텀 이미션(bottom-emission)형)의 표시 장치로 할 수 있고, 반대로 각 화소 전극에 반사성을 부여하고, 공통 전극(113)에 광 투과성을 부여함으로써, 상면 방출형(톱 이미션(top-emission)형)의 표시 장치로 할 수 있다. 또한 각 화소 전극과 공통 전극(113)의 양쪽에 광 투과성을 부여함으로써, 양면 방출형(듀얼 이미션(dual-emission)형)의 표시 장치로 할 수도 있다.
화소 전극(111)은 기판(101)의 반도체 회로에 제공된 트랜지스터에 전기적으로 접속된다. 기판(101)에 제공된 트랜지스터는 앞의 실시형태에 나타낸 바와 같이 채널 길이가 축소되고 미세화되어 있다. 그러므로 상술한 바와 같이 표시 장치가 고정세화되고 화상 면적이 축소되어도 축소된 화소 면적 내에 화소 회로를 배치할 수 있다.
화소 전극(111)의 단부를 덮어 절연층(131)이 제공되어 있다. 절연층(131)의 단부는 테이퍼 형상을 갖는 것이 바람직하다. 또한 본 명세서 등에서 "대상물의 단부가 테이퍼 형상을 갖는다"란, 그 단부의 영역에서 표면과 피형성면이 이루는 각도가 0°보다 크고 90° 미만이고, 단부로부터 두께가 연속적으로 증가하는 단면 형상을 갖는 것을 말한다.
또한 절연층(131)에 유기 수지를 사용함으로써, 그 표면을 완만한 곡면으로 할 수 있다. 그러므로 절연층(131) 위에 형성되는 막의 피복성을 높일 수 있다.
절연층(131)에 사용할 수 있는 재료로서는 예를 들어 아크릴 수지, 폴리이미드 수지, 에폭시 수지, 폴리아마이드 수지, 폴리이미드아마이드 수지, 실록세인 수지, 벤조사이클로뷰텐계 수지, 페놀 수지, 및 이들 수지의 전구체 등을 들 수 있다.
또는 절연층(131)으로서 무기 절연 재료를 사용하여도 좋다. 절연층(131)에 사용할 수 있는 무기 절연 재료로서는, 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 또는 산화 하프늄 등의 산화물 또는 질화물막을 사용할 수 있다. 또한 산화 이트륨, 산화 지르코늄, 산화 갈륨, 산화 탄탈럼, 산화 마그네슘, 산화 란타넘, 산화 세륨, 및 산화 네오디뮴 등을 사용하여도 좋다.
도 10의 (B)에 나타낸 바와 같이 상이한 색의 발광 소자 사이 및 발광 소자와 수광 소자 사이에서 2개의 유기층은 이격되어 제공되고 이들 사이에 틈이 제공되어 있다. 이와 같이 유기층(112R), 유기층(112B), 및 유기층(112G)이 서로 접촉하지 않도록 제공되어 있는 것이 바람직하다. 이에 의하여 인접한 2개의 유기층을 통하여 전류가 흘러, 의도치 않은 발광이 발생되는 것을 적합하게 방지할 수 있다. 그러므로, 콘트라스트를 높일 수 있고, 표시 품질이 높은 표시 장치를 실현할 수 있다.
유기층(112R), 유기층(112B), 및 유기층(112G)은 테이퍼 각이 30° 이상인 것이 바람직하다. 유기층(112R), 유기층(112G), 및 유기층(112B)은 단부에서의 측면(표면)과 바닥면(피형성면)이 이루는 각도가 30° 이상 120° 이하인 것이 바람직하고, 더 바람직하게는 45° 이상 120° 이하이고, 더욱 바람직하게는 60° 이상 120°이다. 또는 유기층(112R), 유기층(112G), 및 유기층(112B)은 테이퍼 각이 각각 90° 또는 그 근방(예를 들어 80° 이상 100° 이하)인 것이 바람직하다.
공통 전극(113) 위에는 보호층(121)이 제공되어 있다. 보호층(121)은 위쪽으로부터 각 발광 소자로 물 등의 불순물이 확산되는 것을 방지하는 기능을 갖는다.
보호층(121)은 예를 들어 적어도 무기 절연막을 포함하는 단층 구조 또는 적층 구조를 가질 수 있다. 무기 절연막으로서는, 예를 들어 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화질화 알루미늄막, 산화 하프늄막 등의 산화물막 또는 질화물막이 있다. 또는 보호층(121)에 인듐 갈륨 산화물, 인듐 갈륨 아연 산화물 등의 반도체 재료를 사용하여도 좋다.
또한 보호층(121)으로서 무기 절연막과 유기 절연막의 적층막을 사용할 수도 있다. 예를 들어 한 쌍의 무기 절연막 사이에 유기 절연막을 끼운 구성이 바람직하다. 또한 유기 절연막이 평탄화막으로서 기능하는 것이 바람직하다. 이에 의하여, 유기 절연막의 상면을 평탄하게 할 수 있기 때문에, 그 위의 무기 절연막의 피복성이 향상되어, 배리어성을 높일 수 있다. 또한 보호층(121)의 상면이 평탄하게 되기 때문에 보호층(121)의 위쪽에 구조물(예를 들어 컬러 필터, 터치 센서의 전극, 또는 렌즈 어레이 등)을 제공하는 경우에 아래쪽의 구조에 기인하는 요철 형상의 영향을 경감할 수 있어 바람직하다.
접속부(130)에서는 접속 전극(111C) 위에 공통 전극(113)이 접촉하여 제공되고, 공통 전극(113)을 덮어 보호층(121)이 제공되어 있다. 또한 접속 전극(111C)의 단부를 덮어 절연층(131)이 제공되어 있다.
이하에서는, 도 10의 (B)와 일부의 구성이 상이한 표시 장치의 구성예에 대하여 설명한다. 구체적으로는 절연층(131)을 제공하지 않는 경우의 예를 나타내었다.
도 11의 (A) 내지 (C)에는, 화소 전극(111)의 측면과, 유기층(112R), 유기층(112B), 또는 유기층(112G)의 측면이 실질적으로 일치하는 경우의 예를 나타내었다.
도 11의 (A)에서는, 유기층(114)이 유기층(112R), 유기층(112B), 및 유기층(112G)의 상면 및 측면을 덮어 제공되어 있다. 유기층(114)에 의하여, 화소 전극(111)과 공통 전극(113)이 접촉하고 전기적으로 단락되는 것을 방지할 수 있다.
도 11의 (B)에는, 유기층(112R), 유기층(112B), 및 유기층(112G), 그리고 화소 전극(111)의 측면과 접촉하여 제공되는 절연층(125)을 포함하는 예를 나타내었다. 절연층(125)에 의하여, 화소 전극(111)과 공통 전극(113)의 전기적인 단락, 및 이들 사이의 누설 전류를 효과적으로 억제할 수 있다.
절연층(125)은 무기 재료를 포함한 절연층으로 할 수 있다. 절연층(125)으로서는 예를 들어 산화 절연막, 질화 절연막, 산화질화 절연막, 및 질화산화 절연막 등의 무기 절연막을 사용할 수 있다. 절연층(125)은 단층 구조를 가져도 좋고, 적층 구조를 가져도 좋다. 산화 절연막으로서는 산화 실리콘막, 산화 알루미늄막, 산화 마그네슘막, 인듐 갈륨 아연 산화물막, 산화 갈륨막, 산화 저마늄막, 산화 이트륨막, 산화 지르코늄막, 산화 란타넘막, 산화 네오디뮴막, 산화 하프늄막, 및 산화 탄탈럼막 등을 들 수 있다. 질화 절연막으로서는 질화 실리콘막 및 질화 알루미늄막 등을 들 수 있다. 산화질화 절연막으로서는 산화질화 실리콘막, 산화질화 알루미늄막 등을 들 수 있다. 질화산화 절연막으로서는 질화산화 실리콘막, 질화산화 알루미늄막 등을 들 수 있다. 특히 ALD법에 의하여 형성한 산화 알루미늄막, 산화 하프늄막, 산화 실리콘막 등의 무기 절연막을 절연층(125)에 적용함으로써, 핀홀이 적고, 유기층을 보호하는 기능이 우수한 절연층(125)을 형성할 수 있다.
절연층(125)의 형성에는 스퍼터링법, CVD법, PLD법, ALD법 등을 사용할 수 있다. 절연층(125)은 피복성이 양호한 ALD법을 사용하여 형성하는 것이 바람직하다.
도 11의 (C)에서는, 인접한 2개의 발광 소자 사이 또는 발광 소자와 수광 소자 사이에서 대향하는 2개의 화소 전극의 틈, 및 대향하는 2개의 유기층의 틈을 채우도록 수지층(126)이 제공되어 있다. 수지층(126)에 의하여, 유기층(114), 공통 전극(113) 등의 피형성면을 평탄화할 수 있기 때문에 인접한 발광 소자 사이의 단차 피복 불량에 의하여 공통 전극(113)이 단선되는 것을 방지할 수 있다.
수지층(126)으로서는 유기 재료를 포함한 절연층을 적합하게 사용할 수 있다. 예를 들어 수지층(126)에는 아크릴 수지, 폴리이미드 수지, 에폭시 수지, 이미드 수지, 폴리아마이드 수지, 폴리이미드아마이드 수지, 실리콘(silicone) 수지, 실록세인 수지, 벤조사이클로뷰텐계 수지, 페놀 수지, 및 이들 수지의 전구체 등을 적용할 수 있다. 또한 수지층(126)에는 폴리바이닐알코올(PVA), 폴리바이닐뷰티랄, 폴리바이닐피롤리돈, 폴리에틸렌글라이콜, 폴리글리세린, 풀루란, 수용성 셀룰로스, 또는 알코올 가용성 폴리아마이드 수지 등의 유기 재료를 사용하여도 좋다. 또한 수지층(126)에는 감광성 수지를 사용할 수 있다. 감광성 수지로서는 포토레지스트를 사용하여도 좋다. 감광성 수지로서는 포지티브형 재료 또는 네거티브형 재료를 사용할 수 있다.
또한 수지층(126)에 착색된 재료(예를 들어 흑색의 안료를 포함한 재료 등)를 사용함으로써, 인접한 화소로부터의 미광을 차단하고 혼색을 억제하는 기능을 부여하여도 좋다.
도 11의 (D)에서는, 절연층(125)과, 절연층(125) 위의 수지층(126)이 제공되어 있다. 절연층(125)에 의하여, 유기층(112R) 등과 수지층(126)이 접촉하지 않기 때문에 수지층(126)에 포함되는 수분 등의 불순물이 유기층(112R) 등으로 확산되는 것을 방지할 수 있어 신뢰성이 높은 표시 장치로 할 수 있다.
또한 절연층(125)과 수지층(126) 사이에 반사막(예를 들어 은, 팔라듐, 구리, 타이타늄, 및 알루미늄 등 중에서 선택되는 하나 또는 복수를 포함한 금속막)을 제공하고, 발광층으로부터 방출되는 광을 상기 반사막에서 반사함으로써 광 추출 효율을 향상시키는 기구를 제공하여도 좋다.
도 12의 (A) 내지 (C)에는, 화소 전극(111)의 폭이 유기층(112R), 유기층(112B), 또는 유기층(112G)의 폭보다 큰 경우의 예를 나타내었다. 유기층(112R) 등은 화소 전극(111)의 단부보다 내측에 제공되어 있다.
도 12의 (A)에는 절연층(125)을 포함하는 경우의 예를 나타내었다. 절연층(125)은 발광 소자 또는 수광 소자가 갖는 유기층의 측면과 화소 전극(111)의 상면의 일부 및 측면을 덮어 제공되어 있다.
도 12의 (B)에는 수지층(126)을 포함하는 경우의 예를 나타내었다. 수지층(126)은 인접한 2개의 발광 소자 사이 또는 발광 소자와 수광 소자 사이에 위치하고, 유기층의 측면 및 화소 전극(111)의 상면 및 측면을 덮어 제공되어 있다.
도 12의 (C)에는 절연층(125)과 수지층(126)의 양쪽을 포함하는 경우의 예를 나타내었다. 유기층(112R) 등과 수지층(126) 사이에는 절연층(125)이 제공되어 있다.
도 13의 (A) 내지 (D)에는, 화소 전극(111)의 폭이 유기층(112R), 유기층(112B), 또는 유기층(112G)의 폭보다 작은 경우의 예를 나타내었다. 유기층(112R) 등은 화소 전극(111)의 단부보다 외측으로 연장되어 있다.
도 13의 (B)에는 절연층(125)을 포함하는 예를 나타내었다. 절연층(125)은 인접한 2개의 발광 소자의 유기층의 측면과 접촉하여 제공되어 있다. 또한 절연층(125)은 유기층(112R) 등의 측면뿐만 아니라 상면의 일부를 덮어 제공되어 있어도 좋다.
도 13의 (C)에는 수지층(126)을 포함하는 예를 나타내었다. 수지층(126)은 인접한 2개의 발광 소자 사이에 위치하고, 유기층(112R) 등의 측면 및 상면의 일부를 덮어 제공되어 있다. 또한 수지층(126)은 유기층(112R) 등의 측면과 접촉하고 상면을 덮지 않는 구성으로 하여도 좋다.
도 13의 (D)에는 절연층(125)과 수지층(126)의 양쪽을 포함하는 경우의 예를 나타내었다. 유기층(112R) 등과 수지층(126) 사이에는 절연층(125)이 제공되어 있다.
여기서 상기 수지층(126)의 구성예에 대하여 설명한다.
수지층(126)의 상면은 평탄할수록 바람직하지만, 수지층(126)의 피형성면의 요철 형상, 수지층(126)의 형성 조건 등에 따라, 수지층(126)의 표면이 오목 형상 또는 볼록 형상이 되는 경우가 있다.
도 14의 (A) 내지 도 15의 (F)에는 발광 소자(90R)가 갖는 화소 전극(111R)의 단부, 발광 소자(90G)가 갖는 화소 전극(111G)의 단부, 및 이들 근방의 확대도를 나타내었다.
도 14의 (A), (B), (C)에는, 수지층(126)의 상면이 평탄한 경우의 수지층(126) 및 그 근방의 확대도를 나타내었다. 도 14의 (A)는 화소 전극(111)보다 유기층(112R) 등의 폭이 큰 경우의 예이다. 도 14의 (B)는 이들의 폭이 실질적으로 일치하는 경우의 예이다. 도 14의 (C)는 화소 전극(111)보다 유기층(112R) 등의 폭이 작은 경우의 예이다.
도 14의 (A)에 나타낸 바와 같이, 유기층(112R) 등이 화소 전극(111)의 단부를 덮어 제공되기 때문에 화소 전극(111)의 단부는 테이퍼 형상인 것이 바람직하다. 이에 의하여, 유기층(112R) 등의 단차 피복성이 향상되어 신뢰성이 높은 표시 장치로 할 수 있다.
도 14의 (D), (E), (F)에는, 수지층(126)의 상면이 오목 형상인 경우의 예를 나타내었다. 여기서 도 14의 (D)는 도 14의 (A)에, 도 14의 (E)는 도 14의 (B)에, 도 14의 (F)는 도 14의 (C)에 대응한다. 이때 유기층(114), 공통 전극(113), 및 보호층(121)의 상면에는, 수지층(126)의 오목 형상의 상면을 반영한 오목부가 형성된다.
도 15의 (A), (B), (C)에는, 수지층(126)의 상면이 볼록 형상인 경우의 예를 나타내었다. 여기서 도 15의 (A)는 도 14의 (A)에, 도 15의 (B)는 도 14의 (B)에, 도 15의 (C)는 도 14의 (C)에 대응한다. 이때 유기층(114), 공통 전극(113), 및 보호층(121)의 상면에는, 수지층(126)의 볼록 형상의 상면을 반영한 볼록부가 형성된다.
도 15의 (D), (E), (F)에는, 수지층(126)의 일부가 유기층(112R)의 상단부 및 상면의 일부, 및 유기층(112G)의 상단부 및 상면의 일부를 덮는 경우의 예를 나타내었다. 여기서 도 15의 (D)는 도 14의 (A)에, 도 15의 (E)는 도 14의 (B)에, 도 15의 (F)는 도 14의 (C)에 대응한다. 이때 수지층(126)과 유기층(112R) 또는 유기층(112G)의 상면 사이에는 절연층(125)이 제공되어 있다.
또한 도 15의 (D), (E), (F)에는, 수지층(126)의 상면의 일부가 오목 형상인 경우의 예를 나타내었다. 이때 유기층(114), 공통 전극(113), 및 보호층(121)에는, 수지층(126)의 형상을 반영한 요철 형상이 형성된다.
여기까지가 수지층의 구성예에 대한 설명이다.
[화소 레이아웃]
다음으로 도 10의 (A)와는 상이한 화소 레이아웃에 대하여 설명한다. 부화소의 배열은 특별히 한정되지 않고, 다양한 방법을 적용할 수 있다. 부화소의 배열로서는, 예를 들어 스트라이프 배열, S 스트라이프 배열, 매트릭스 배열, 델타 배열, 베이어 배열, 펜타일 배열 등이 있다.
또한 부화소의 상면 형상으로서는, 예를 들어 삼각형, 사각형(직사각형, 정사각형을 포함함), 오각형 등의 다각형, 이들 다각형의 모서리가 둥근 형상, 타원형, 또는 원형 등이 있다. 여기서 부화소의 상면 형상은 발광 소자의 발광 영역의 상면 형상에 상당한다.
도 16의 (A)에 나타낸 화소에는 S 스트라이프 배열이 적용되어 있다. 도 16의 (A)에 나타낸 화소는 적색의 부화소(R), 녹색의 부화소(G), 및 청색의 부화소(B)의 3개의 부화소로 구성된다. 부화소(R), 부화소(G), 및 부화소(B)의 배치는 서로 바꿔도 좋다.
도 16의 (B)에 나타낸 화소는 모서리가 둥근 대략 사다리꼴형의 상면 형상을 갖는 부화소(R)와, 모서리가 둥근 대략 삼각형의 상면 형상을 갖는 부화소(G)와, 모서리가 둥근 대략 사각형 또는 대략 육각형의 상면 형상을 갖는 부화소(B)를 포함한다. 또한 부화소(G)는 부화소(R)보다 발광 면적이 넓다. 이와 같이, 각 부화소의 형상 및 크기는 각각 독립적으로 결정할 수 있다. 예를 들어 발광 소자의 신뢰성이 높을수록 부화소의 크기를 작게 할 수 있다. 또한 부화소(R), 부화소(G), 및 부화소(B)의 배치는 서로 바꿔도 좋다.
도 16의 (C)에 나타낸 화소(124a) 및 화소(124b)에는 펜타일 배열이 적용되어 있다. 도 16의 (C)에는 부화소(R) 및 부화소(G)를 포함한 화소(124a)와 부화소(G) 및 부화소(B)를 포함한 화소(124b)가 번갈아 배치된 예를 나타내었다. 또한 부화소(R), 부화소(G), 및 부화소(B)의 배치는 서로 바꿔도 좋다.
도 16의 (D)에 나타낸 화소(124a) 및 화소(124b)에는 델타 배열이 적용되어 있다. 화소(124a)는 위쪽 행(제 1 행)에 2개의 부화소(부화소(R) 및 부화소(G))를 포함하고, 아래쪽 행(제 2 행)에 하나의 부화소(부화소(B))를 포함한다. 화소(124b)는 위쪽 행(제 1 행)에 하나의 부화소(부화소(B))를 포함하고, 아래쪽 행(제 2 행)에 2개의 부화소(부화소(R) 및 부화소(G))를 포함한다. 또한 부화소(R), 부화소(G), 및 부화소(B)의 배치는 서로 바꿔도 좋다.
도 16의 (D)는 각 부화소가 모서리가 둥근 대략 사각형의 상면 형상을 갖는 예이지만 이에 한정되지 않고 예를 들어 각 부화소가 원형의 상면 형상을 갖는 구성으로 하여도 좋다.
도 16의 (E)에는 각 색의 부화소가 지그재그로 배치된 예를 나타내었다. 구체적으로는, 상면에서 보았을 때, 열 방향으로 배치된 2개의 부화소(예를 들어 부화소(R)와 부화소(G) 또는 부화소(G)와 부화소(B))의 상변의 위치가 어긋나 있다. 또한 부화소(R), 부화소(G), 및 부화소(B)의 배치는 서로 바꿔도 좋다.
포토리소그래피법에서는, 가공하는 패턴이 미세해질수록 광의 회절의 영향을 무시할 수 없게 되기 때문에, 노광에 의하여 포토마스크의 패턴을 전사할 때의 충실성(fidelity)이 저하되어, 레지스트 마스크를 원하는 형상으로 가공하기 어려워진다. 그러므로 포토마스크의 패턴이 직사각형이어도 모서리가 둥근 패턴이 형성되기 쉽다. 따라서 부화소의 상면 형상이 다각형의 모서리가 둥근 형상, 타원형, 또는 원형 등이 되는 경우가 있다.
또한 본 발명의 일 형태의 표시 장치의 제작 방법에서는, 레지스트 마스크를 사용하여 EL층을 섬 형상으로 가공한다. EL층 위에 형성한 레지스트막은 EL층의 내열 온도보다 낮은 온도에서 경화될 필요가 있다. 그러므로 EL층의 재료의 내열 온도 및 레지스트 재료의 경화 온도에 따라서는 레지스트막의 경화가 불충분한 경우가 있다. 경화가 불충분한 레지스트막은 가공에 의하여 원하는 형상과는 다른 형상이 될 수 있다. 그 결과, EL층의 상면 형상이 다각형의 모서리가 둥근 형상, 타원형, 또는 원형 등이 되는 경우가 있다. 예를 들어 상면 형상이 정사각형인 레지스트 마스크를 형성하는 경우에, 원형의 상면 형상을 갖는 레지스트 마스크가 형성되어 EL층의 상면 형상이 원형이 되는 경우가 있다.
또한 EL층의 상면 형상을 원하는 형상으로 하기 위하여, 설계 패턴과 전사 패턴이 일치하도록 마스크 패턴을 미리 보정하는 기술(OPC(Optical Proximity Correction: 광 근접 효과 보정) 기술)을 사용하여도 좋다. 구체적으로는, OPC 기술에서는 마스크 패턴 상의 도형의 코너부 등에 보정용 패턴을 추가한다.
[수광 소자를 갖는 표시 장치]
또한 본 발명의 일 형태의 표시 장치(100)는 수광 소자(90S)를 더 제공하는 구성으로 하여도 좋다. 도 17의 (A)에는 표시 장치(100)의 상면 개략도를 나타내었다. 표시 장치(100)는 적색을 나타내는 발광 소자(90R), 녹색을 나타내는 발광 소자(90G), 청색을 나타내는 발광 소자(90B), 및 수광 소자(90S)를 각각 복수로 포함한다. 도 10의 (A)에서는, 각 발광 소자의 구별을 용이하게 하기 위하여, 각 발광 소자 또는 수광 소자의 발광 영역 내에 R, G, B, S의 부호를 부여하였다.
발광 소자(90R), 발광 소자(90G), 발광 소자(90B), 및 수광 소자(90S)는 각각 매트릭스상으로 배열되어 있다. 도 17의 (A)에는 한 방향으로 2개의 소자가 번갈아 배열되는 구성을 나타내었다. 또한 발광 소자의 배열 방법은 이에 한정되지 않고, 스트라이프 배열, S 스트라이프 배열, 델타 배열, 베이어 배열, 지그재그 배열 등의 배열 방법을 적용하여도 좋고, 펜타일 배열, 다이아몬드 배열 등을 사용할 수도 있다.
또한 도 17의 (B)에는 도 17의 (A)에서의 일점쇄선 A1-A2 및 일점쇄선 C1-C2에 대응하는 단면 개략도를 나타내었다. 또한 도 17의 (A) 및 (B)에 나타낸 표시 장치(100)는 수광 소자(90S)를 제공하는 점 이외에서는 도 10의 (A) 및 (B)에 나타낸 표시 장치(100)와 같은 구성을 갖는다. 도 10의 (A) 및 (B)에 나타낸 표시 장치(100)와 같은 구성에 대해서는 같은 부호를 부여하고 자세한 사항에 대해서는 상기의 기재를 참작할 수 있다.
도 17의 (B)에는 발광 소자(90B), 발광 소자(90R), 발광 소자(90S), 및 접속 전극(111C)의 단면 개략도를 나타내었다. 또한 단면 개략도에 나타내지 않은 발광 소자(90G)에 대해서는 발광 소자(90B) 또는 발광 소자(90R)와 같은 구성으로 할 수 있다.
수광 소자(90S)는 화소 전극(111), 유기층(115), 유기층(114), 및 공통 전극(113)을 포함한다. 유기층(114)과 공통 전극(113)은 발광 소자(90B), 발광 소자(90R), 및 수광 소자(90S)에 공통적으로 제공된다.
유기층(115)은 가시광 또는 적외광의 파장 영역에 감도를 갖는 광전 변환 재료를 갖는다. 또한 유기층(115)은 전자 주입층, 전자 수송층, 정공 주입층, 및 정공 수송층 중 하나 이상을 포함하여도 좋다.
도 17의 (B)에 나타낸 바와 같이 상이한 색의 발광 소자 사이 및 발광 소자와 수광 소자 사이에서 2개의 유기층은 이격되어 제공되고 이들 사이에 틈이 제공되어 있다. 이와 같이 유기층(112R), 유기층(112B), 및 유기층(115)이 서로 접촉하지 않도록 제공되어 있는 것이 바람직하다. 이에 의하여 인접한 2개의 유기층을 통하여 전류가 흘러, 의도치 않은 발광이 발생되는 것을 적합하게 방지할 수 있다. 그러므로, 콘트라스트를 높일 수 있고, 표시 품질이 높은 표시 장치를 실현할 수 있다.
유기층(115)은 테이퍼 각이 30° 이상인 것이 바람직하다. 유기층(115)은 단부에서의 측면(표면)과 바닥면(피형성면)이 이루는 각도가 30° 이상 120° 이하, 바람직하게는 45° 이상 120° 이하, 더 바람직하게는 60° 이상 120°인 것이 바람직하다. 또는 유기층(115)은 테이퍼 각이 90° 또는 그 근방(예를 들어 80° 이상 100° 이하)인 것이 바람직하다.
또한 수광 소자(90S)가 갖는 유기층(115)도 발광 소자(90R)가 갖는 유기층(112R)과 마찬가지로 도 11 내지 도 15에 나타낸 바와 같은 구성으로 하여도 좋다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태의 수광 소자를 갖는 발광 장치(이하, 수발광 장치라고 부르는 경우가 있음)에 대하여 설명한다. 이하에서 예시하는 표시 장치는 앞의 실시형태에서 설명한 표시 장치의 수발광부에 적합하게 사용할 수 있다.
본 발명의 일 형태의 수발광 장치의 수발광부는 수광 소자(수광 디바이스라고도 함)와 발광 소자(발광 디바이스라고도 함)를 갖는다. 수발광부는 발광 소자를 사용하여 화상을 표시하는 기능을 갖는다. 또한 상기 수발광부는 수광 소자를 사용하여 촬상하는 기능 및 센싱하는 기능 중 한쪽 또는 양쪽을 갖는다. 그러므로, 본 발명의 일 형태의 수발광 장치는 표시 장치라고도 표현할 수 있고, 수발광부는 표시부라고도 표현할 수 있다.
또는, 본 발명의 일 형태의 수발광 장치는 수발광 소자(수발광 디바이스라고도 함)와 발광 소자를 갖는 구성으로 하여도 좋다.
우선, 수광 소자와 발광 소자를 갖는 수발광 장치에 대하여 설명한다.
본 발명의 일 형태의 수발광 장치는 수발광부에 수광 소자와 발광 소자를 갖는다. 본 발명의 일 형태의 수발광 장치에서는, 수발광부에 발광 소자가 매트릭스상으로 배치되어 있고, 상기 수발광부에 화상을 표시할 수 있다. 또한, 상기 수발광부에는 수광 소자가 매트릭스상으로 배치되어 있고, 수발광부는 촬상 기능 및 센싱 기능 중 한쪽 또는 양쪽도 갖는다. 수발광부는 이미지 센서, 터치 센서 등으로서 사용할 수 있다. 즉 수발광부에서 광을 검출함으로써, 화상을 촬상하거나 대상물(손가락, 펜 등)의 터치 조작을 검출할 수 있다. 또한, 본 발명의 일 형태의 수발광 장치에서는, 발광 소자를 센서의 광원으로서 이용할 수 있다. 따라서, 수발광 장치와는 별도로 수광부 및 광원을 제공하지 않아도 되기 때문에, 전자 기기의 부품 점수를 삭감할 수 있다.
본 발명의 일 형태의 수발광 장치에서는, 수발광부가 갖는 발광 소자로부터 방출된 광이 대상물에 반사(또는 산란)될 때, 수광 소자가 그 반사광(또는 산란광)을 검출할 수 있기 때문에, 어두운 곳에서도 촬상, 터치 조작의 검출 등이 가능하다.
본 발명의 일 형태의 수발광 장치가 갖는 발광 소자는 표시 소자(표시 디바이스라고도 함)로서 기능한다.
발광 소자로서는 OLED, QLED 등의 EL 소자(EL 디바이스라고도 함)를 사용하는 것이 바람직하다. EL 소자에 포함되는 발광 물질로서는 형광을 방출하는 물질(형광 재료), 인광을 방출하는 물질(인광 재료), 무기 화합물(퀀텀닷(quantum dot) 재료 등), 열 활성화 지연 형광을 나타내는 물질(열 활성화 지연 형광(TADF) 재료) 등을 들 수 있다. 또한 발광 소자로서 마이크로 LED 등의 LED를 사용할 수도 있다.
본 발명의 일 형태의 수발광 장치는 수광 소자를 사용하여 광을 검출하는 기능을 갖는다.
수광 소자를 이미지 센서로서 사용하는 경우, 수발광 장치는 수광 소자를 사용하여 화상을 촬상할 수 있다. 예를 들어 수발광 장치는 스캐너로서 사용할 수 있다.
본 발명의 일 형태의 수발광 장치가 적용된 전자 기기는 이미지 센서로서의 기능을 사용하여 지문, 장문 등의 생체 정보에 따른 데이터를 취득할 수 있다. 즉, 수발광 장치에 생체 인증용 센서를 내장시킬 수 있다. 수발광 장치가 생체 인증용 센서를 내장함으로써, 수발광 장치와는 별도로 생체 인증용 센서를 제공하는 경우와 비교하여 전자 기기의 부품 점수를 적게 할 수 있기 때문에, 전자 기기의 소형화 및 경량화가 가능하다.
또한, 수광 소자를 터치 센서로서 사용하는 경우, 수발광 장치는 수광 소자를 사용하여 대상물의 터치 조작을 검출할 수 있다.
수광 소자로서는 예를 들어 pn형 또는 pin형 포토다이오드를 사용할 수 있다. 수광 소자는 수광 소자에 입사하는 광을 검출하고 전하를 발생시키는 광전 변환 소자(광전 변환 디바이스라고도 함)로서 기능한다. 수광 소자에 입사하는 광의 양에 따라 수광 소자로부터 발생하는 전하의 양이 결정된다.
특히 수광 소자로서 유기 화합물을 포함하는 층을 갖는 유기 포토다이오드를 사용하는 것이 바람직하다. 유기 포토다이오드는 박형화, 경량화, 및 대면적화가 용이하고, 또한 형상 및 디자인의 자유도가 높기 때문에, 다양한 장치에 적용할 수 있다.
본 발명의 일 형태에서는, 발광 소자로서 유기 EL 소자(유기 EL 디바이스라고도 함)를 사용하고, 수광 소자로서 유기 포토다이오드를 사용한다. 유기 EL 소자 및 유기 포토다이오드는 동일한 기판에 형성할 수 있다. 따라서 유기 EL 소자를 사용한 표시 장치에 유기 포토다이오드를 포함시킬 수 있다.
유기 EL 소자 및 유기 포토다이오드를 구성하는 모든 층을 따로따로 형성하는 경우, 성막 공정 수가 매우 많아진다. 그러나, 유기 포토다이오드는 유기 EL 소자와 공통된 구성으로 할 수 있는 층이 많기 때문에, 공통된 구성으로 할 수 있는 층은 일괄적으로 성막함으로써 성막 공정수의 증가를 억제할 수 있다.
예를 들어 한 쌍의 전극 중 한쪽(공통 전극)을 수광 소자 및 발광 소자에서 공통된 층으로 할 수 있다. 또한, 예를 들어 정공 주입층, 정공 수송층, 전자 수송층, 및 전자 주입층 중 적어도 하나를 수광 소자 및 발광 소자에서 공통된 층으로 하여도 좋다. 이와 같이 수광 소자 및 발광 소자가 공통된 층을 가짐으로써, 성막 횟수 및 마스크의 개수를 줄일 수 있어, 수발광 장치의 제작 공정을 삭감하고 제작 비용을 절감할 수 있다. 또한, 표시 장치의 기존의 제조 장치 및 제조 방법을 사용하여 수광 소자를 갖는 수발광 장치를 제작할 수 있다.
다음으로, 수발광 소자와 발광 소자를 갖는 수발광 장치에 대하여 설명한다. 또한, 상기와 같은 기능, 작용, 효과 등에 대해서는 설명을 생략하는 경우가 있다.
본 발명의 일 형태의 수발광 장치에서, 어느 색을 나타내는 부화소는 발광 소자 대신에 수발광 소자를 갖고, 그 이외의 색을 나타내는 부화소는 발광 소자를 갖는다. 수발광 소자는 광을 방출하는 기능(발광 기능)과 수광하는 기능(수광 기능)의 양쪽을 갖는다. 예를 들어 화소가 적색의 부화소, 녹색의 부화소, 청색의 부화소의 3개의 부화소를 갖는 경우, 적어도 하나의 부화소가 수발광 소자를 갖고, 다른 부화소가 발광 소자를 갖는 구성으로 한다. 따라서, 본 발명의 일 형태의 수발광 장치의 수발광부는 수발광 소자와 발광 소자의 양쪽을 사용하여 화상을 표시하는 기능을 갖는다.
수발광 소자가 발광 소자와 수광 소자를 겸함으로써, 화소에 포함되는 부화소의 개수를 늘리지 않고, 화소에 수광 기능을 부여할 수 있다. 이에 의하여 화소의 개구율(각 부화소의 개구율) 및 수발광 장치의 정세도를 유지하면서, 수발광 장치의 수발광부에 촬상 기능 및 센싱 기능 중 한쪽 또는 양쪽을 부가할 수 있다. 따라서, 본 발명의 일 형태의 수발광 장치는, 발광 소자를 갖는 부화소와는 별도로 수광 소자를 갖는 부화소를 제공하는 경우와 비교하여 화소의 개구율을 높일 수 있고, 또한 고정세화가 용이하다.
본 발명의 일 형태의 수발광 장치에서는, 수발광부에 수발광 소자와 발광 소자가 매트릭스상으로 배치되어 있고, 상기 수발광부에 화상을 표시할 수 있다. 또한 수발광부는 이미지 센서, 터치 센서 등으로서 사용할 수 있다. 본 발명의 일 형태의 수발광 장치에서는, 발광 소자를 센서의 광원으로서 이용할 수 있다. 그러므로 어두운 곳에서도 촬상, 터치 조작의 검출 등이 가능하다.
수발광 소자는 유기 EL 소자와 유기 포토다이오드를 조합하여 제작할 수 있다. 예를 들어 유기 EL 소자의 적층 구조에 유기 포토다이오드의 활성층을 추가함으로써 수발광 소자를 제작할 수 있다. 또한 유기 EL 소자와 유기 포토다이오드를 조합하여 제작하는 수발광 소자는 유기 EL 소자와 공통되는 구성으로 할 수 있는 층을 일괄적으로 성막함으로써, 성막 공정의 증가를 억제할 수 있다.
예를 들어 한 쌍의 전극 중 한쪽(공통 전극)을 수발광 소자 및 발광 소자에서 공통된 층으로 할 수 있다. 또한, 예를 들어 정공 주입층, 정공 수송층, 전자 수송층, 및 전자 주입층 중 적어도 하나를 수발광 소자 및 발광 소자에서 공통된 층으로 하여도 좋다.
또한, 수발광 소자가 갖는 층은 수발광 소자가 수광 소자로서 기능하는 경우와 발광 소자로서 기능하는 경우에서 기능이 상이한 경우가 있다. 본 명세서 중에서는 수발광 소자가 발광 소자로서 기능하는 경우에서의 기능에 기초하여 구성 요소를 호칭한다.
본 실시형태의 수발광 장치는 발광 소자 및 수발광 소자를 사용하여 화상을 표시하는 기능을 갖는다. 즉, 발광 소자 및 수발광 소자는 표시 소자로서 기능한다.
본 실시형태의 수발광 장치는 수발광 소자를 사용하여 광을 검출하는 기능을 갖는다. 수발광 소자는 수발광 소자 자체가 방출하는 광보다 파장이 짧은 광을 검출할 수 있다.
수발광 소자를 이미지 센서로서 사용하는 경우, 본 실시형태의 수발광 장치는 수발광 소자를 사용하여 화상을 촬상할 수 있다. 또한, 수발광 소자를 터치 센서로서 사용하는 경우, 본 실시형태의 수발광 장치는 수발광 소자를 사용하여 대상물의 터치 조작을 검출할 수 있다.
수발광 소자는 광전 변환 소자로서 기능한다. 수발광 소자는 상기 발광 소자의 구성에 수광 소자의 활성층을 추가함으로써 제작할 수 있다. 수발광 소자로서는 예를 들어 pn형 또는 pin형 포토다이오드의 활성층을 사용할 수 있다.
특히 수발광 소자로서는 유기 화합물을 포함하는 층을 갖는 유기 포토다이오드의 활성층을 사용하는 것이 바람직하다. 유기 포토다이오드는 박형화, 경량화, 및 대면적화가 용이하고, 또한 형상 및 디자인의 자유도가 높기 때문에, 다양한 장치에 적용할 수 있다.
이하에서는, 본 발명의 일 형태의 수발광 장치의 일례인 표시 장치에 대하여 도면을 사용하여 더 구체적으로 설명한다.
[표시 장치의 구성예]
[구성예]
도 18의 (A)는 표시 패널(200)의 모식도이다. 표시 패널(200)은 기판(201), 기판(202), 수광 소자(212), 발광 소자(211R), 발광 소자(211G), 발광 소자(211B), 기능층(203) 등을 갖는다.
발광 소자(211R), 발광 소자(211G), 발광 소자(211B), 및 수광 소자(212)는 기판(201)과 기판(202) 사이에 제공되어 있다. 발광 소자(211R), 발광 소자(211G), 발광 소자(211B)는 각각 적색(R), 녹색(G), 또는 청색(B)의 광을 방출한다. 또한, 이하에서는 발광 소자(211R), 발광 소자(211G), 및 발광 소자(211B)를 구별하지 않는 경우에 발광 소자(211)라고 기재하는 경우가 있다.
표시 패널(200)은 매트릭스상으로 배치된 복수의 화소를 갖는다. 하나의 화소는 하나 이상의 부화소를 포함한다. 하나의 부화소는 하나의 발광 소자를 갖는다. 예를 들어 화소에는 부화소를 3개 포함하는 구성(R, G, B의 3색 또는 황색(Y), 시안(C), 및 마젠타(M)의 3색 등) 또는 부화소를 4개 포함하는 구성(R, G, B, 백색(W)의 4색 또는 R, G, B, Y의 4색 등)을 적용할 수 있다. 또한, 화소는 수광 소자(212)를 갖는다. 수광 소자(212)는 모든 화소에 제공되어 있어도 좋고, 일부의 화소에 제공되어 있어도 좋다. 또한, 하나의 화소가 복수의 수광 소자(212)를 가져도 좋다.
도 18의 (A)에는 기판(202)의 표면에 손가락(220)이 접촉된 모습을 나타내었다. 발광 소자(211G)가 방출하는 광의 일부는 기판(202)과 손가락(220)의 접촉부에서 반사된다. 그리고 반사광의 일부가 수광 소자(212)에 입사함으로써 손가락(220)이 기판(202)에 접촉된 것을 검출할 수 있다. 즉, 표시 패널(200)은 터치 패널로서 기능할 수 있다.
기능층(203)은 발광 소자(211R), 발광 소자(211G), 발광 소자(211B)를 구동하는 회로, 및 수광 소자(212)를 구동하는 회로를 갖는다. 기능층(203)에는 스위치, 트랜지스터, 용량 소자, 배선 등이 제공된다. 또한 발광 소자(211R), 발광 소자(211G), 발광 소자(211B), 및 수광 소자(212)를 패시브 매트릭스 방식으로 구동시키는 경우에는 스위치, 트랜지스터 등을 제공하지 않는 구성으로 하여도 좋다.
표시 패널(200)은 손가락(220)의 지문을 검출하는 기능을 갖는 것이 바람직하다. 도 18의 (B)에는 기판(202)에 손가락(220)이 접촉된 상태에서의 접촉부의 확대도를 모식적으로 나타내었다. 또한, 도 18의 (B)에는 번갈아 배열된 발광 소자(211)와 수광 소자(212)를 나타내었다.
손가락(220)에는 오목부 및 볼록부에 의하여 지문이 형성되어 있다. 그러므로, 도 18의 (B)에 나타낸 바와 같이 지문의 볼록부가 기판(202)에 접촉된다.
어떤 표면, 계면 등에서 반사되는 광에는 정반사와 확산 반사가 있다. 정반사광은 입사각과 반사각이 일치하는, 지향성이 높은 광이고, 확산 반사광은 강도의 각도 의존성이 낮은, 지향성이 낮은 광이다. 손가락(220)의 표면에서 반사되는 광은 정반사와 확산 반사 중, 확산 반사의 성분이 지배적이다. 한편으로, 기판(202)과 대기의 계면에서 반사되는 광은 정반사의 성분이 지배적이다.
손가락(220)과 기판(202)의 접촉면 또는 비접촉면에서 반사되고, 이들의 직하에 위치하는 수광 소자(212)에 입사하는 광의 강도는 정반사광과 확산 반사광을 합한 것이다. 상술한 바와 같이, 손가락(220)의 오목부에서는 기판(202)과 손가락(220)이 접촉되지 않기 때문에 정반사광(실선 화살표로 나타냄)이 지배적이고, 볼록부에서는 이들이 접촉되기 때문에 손가락(220)으로부터의 확산 반사광(파선 화살표로 나타냄)이 지배적이다. 따라서, 오목부의 직하에 위치하는 수광 소자(212)에서 수광하는 광의 강도는 볼록부의 직하에 위치하는 수광 소자(212)보다 높아진다. 이에 의하여 손가락(220)의 지문을 촬상할 수 있다.
수광 소자(212)의 배열 간격은 지문의 2개의 볼록부 사이의 거리, 바람직하게는 인접한 오목부와 볼록부 사이의 거리보다 짧은 간격으로 함으로써, 선명한 지문의 화상을 취득할 수 있다. 사람의 지문의 오목부와 볼록부의 간격은 대략 200μm임에 의거하여, 예를 들어 수광 소자(212)의 배열 간격을 400μm 이하로, 바람직하게는 200μm 이하로, 더 바람직하게는 150μm 이하로, 더 바람직하게는 100μm 이하로, 더 바람직하게는 50μm 이하로 하고, 1μm 이상으로, 바람직하게는 10μm 이상으로, 더 바람직하게는 20μm 이상으로 한다.
표시 패널(200)로 촬상한 지문의 화상의 예를 도 18의 (C)에 나타내었다. 도 18의 (C)에는 촬상 범위 (223) 내에 손가락(220)의 윤곽을 파선으로 나타내고, 접촉부(221)의 윤곽을 일점쇄선으로 나타내었다. 접촉부(221) 내에서, 수광 소자(212)에 입사하는 광량의 차이에 의하여 콘트라스트가 높은 지문(222)을 촬상할 수 있다.
표시 패널(200)은 터치 패널, 펜 태블릿으로서도 기능할 수 있다. 도 18의 (D)에는 스타일러스(225)의 펜촉을 기판(202)에 접촉시킨 상태로 파선 화살표 방향으로 움직이는 모습을 나타내었다.
도 18의 (D)에 나타낸 바와 같이, 스타일러스(225)의 펜촉과 기판(202)의 접촉면에서 확산되는 확산 반사광이 상기 접촉면과 중첩되는 부분에 위치하는 수광 소자(212)에 입사함으로써, 스타일러스(225)의 펜촉의 위치를 높은 정밀도로 검출할 수 있다.
도 18의 (E)에는 표시 패널(200)로 검출한 스타일러스(225)의 궤적(226)의 예를 나타내었다. 표시 패널(200)은 스타일러스(225) 등의 피검출체의 위치를 높은 위치 정밀도로 검출할 수 있기 때문에, 묘화 애플리케이션 등에서 고정세의 묘화를 수행할 수도 있다. 또한 정전 용량식 터치 센서, 전자기 유도형 터치펜 등을 사용한 경우와 달리, 절연성이 높은 피검출체이어도 위치 검출이 가능하기 때문에 스타일러스(225)의 선단부의 재료를 불문하고 다양한 필기구(예를 들어 붓, 유리펜, 깃펜 등)를 사용할 수도 있다.
여기서, 도 18의 (F) 내지 (H)에는 표시 패널(200)에 적용할 수 있는 화소의 일례를 나타내었다.
도 18의 (F) 및 (G)에 나타낸 화소는 각각 적색(R)의 발광 소자(211R), 녹색(G)의 발광 소자(211G), 청색(B)의 발광 소자(211B), 및 수광 소자(212)를 갖는다. 화소는 각각 발광 소자(211R), 발광 소자(211G), 발광 소자(211B), 및 수광 소자(212)를 구동하기 위한 화소 회로를 갖는다.
도 18의 (F)는 2×2의 매트릭스상으로 3개의 발광 소자와 하나의 수광 소자가 배치되어 있는 예이다. 도 18의 (G)는 3개의 발광 소자가 1열로 배열되고, 그 아래 측에 가로로 긴 하나의 수광 소자(212)가 배치되어 있는 예이다.
도 18의 (H)에 나타낸 화소는 백색(W)의 발광 소자(211W)를 갖는 예이다. 여기서는 4개의 발광 소자가 1열로 배치되고, 그 아래 측에 수광 소자(212)가 배치되어 있다.
또한, 화소의 구성은 상기에 한정되지 않고 다양한 배치 방법을 채용할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 형태인 표시 장치에 사용할 수 있는 발광 소자(발광 디바이스라고도 함) 및 수광 소자(수광 디바이스라고도 함)에 대하여 설명한다.
본 명세서 등에서, 메탈 마스크 또는 FMM(파인 메탈 마스크, 고정세 메탈 마스크)을 사용하여 제작되는 표시 장치를 MM(메탈 마스크) 구조의 표시 장치라고 부르는 경우가 있다. 또한 본 명세서 등에서, 메탈 마스크 또는 FMM을 사용하지 않고 제작되는 표시 장치를 MML(메탈 마스크리스) 구조의 표시 장치라고 부르는 경우가 있다.
또한 본 명세서 등에서, 각 색의 발광 디바이스(여기서는 청색(B), 녹색(G), 및 적색(R))의 발광층을 구분 형성하거나 개별 도포하는 구조를 SBS(Side By Side) 구조라고 부르는 경우가 있다. 또한 본 명세서 등에서, 백색의 광을 방출할 수 있는 발광 디바이스를 백색 발광 디바이스라고 부르는 경우가 있다. 또한 백색 발광 디바이스와 착색층(예를 들어 컬러 필터)을 조합함으로써, 풀 컬러 표시의 표시 장치를 실현할 수 있다.
[발광 디바이스]
또한 발광 디바이스는 싱글 구조와 탠덤 구조로 크게 나눌 수 있다. 싱글 구조의 디바이스는 한 쌍의 전극 사이에 하나의 발광 유닛을 포함하고, 상기 발광 유닛은 하나 이상의 발광층을 포함하는 것이 바람직하다. 싱글 구조에서 백색 발광을 얻기 위해서는, 보색의 광을 방출하도록 2개 이상의 발광층을 각각 선택하면 좋다. 예를 들어 제 1 발광층의 발광색과 제 2 발광층의 발광색을 보색으로 함으로써, 발광 디바이스 전체로서 백색의 광을 방출하는 구성을 얻을 수 있다. 또한 3개 이상의 발광층을 포함한 발광 디바이스의 경우도 마찬가지이다.
탠덤 구조의 디바이스는 한 쌍의 전극 사이에 2개 이상의 복수의 발광 유닛을 포함하고, 각 발광 유닛은 하나 이상의 발광층을 포함하는 것이 바람직하다. 각 발광 유닛에서 같은 색의 광을 방출하는 발광층을 사용함으로써, 소정의 전류당 휘도를 높일 수 있고, 싱글 구조보다 신뢰성이 높은 발광 디바이스로 할 수 있다. 탠덤 구조에서 백색 발광을 얻기 위해서는, 복수의 발광 유닛의 발광층으로부터의 광을 조합하여 백색 발광이 얻어지는 구성으로 하면 좋다. 또한 백색 발광이 얻어지는 발광색의 조합은 싱글 구조의 구성과 같다. 또한 탠덤 구조의 디바이스에서, 복수의 발광 유닛들 사이에는 전하 발생층 등의 중간층을 제공하는 것이 바람직하다.
또한 상술한 백색 발광 디바이스(싱글 구조 또는 탠덤 구조)와 SBS 구조의 발광 디바이스를 비교한 경우, SBS 구조의 발광 디바이스는 백색 발광 디바이스보다 소비 전력을 낮게 할 수 있다. 소비 전력을 낮게 억제하려고 하는 경우에는, SBS 구조의 발광 디바이스를 사용하는 것이 바람직하다. 한편, 백색 발광 디바이스는 제조 공정이 SBS 구조의 발광 디바이스보다 간단하기 때문에, 제조 비용을 낮게 하거나 제조 수율을 높일 수 있어 바람직하다.
<발광 디바이스의 구성예>
도 19의 (A)에 나타낸 바와 같이, 발광 디바이스는 한 쌍의 전극(하부 전극(791), 상부 전극(792)) 사이에 EL층(790)을 포함한다. EL층(790)은 층(720), 발광층(711), 층(730) 등의 복수의 층으로 구성할 수 있다. 층(720)은 예를 들어 전자 주입성이 높은 물질을 포함한 층(전자 주입층) 및 전자 수송성이 높은 물질을 포함한 층(전자 수송층) 등을 포함할 수 있다. 발광층(711)은 예를 들어 발광성 화합물을 포함한다. 층(730)은 예를 들어 정공 주입성이 높은 물질을 포함한 층(정공 주입층) 및 정공 수송성이 높은 물질을 포함한 층(정공 수송층)을 포함할 수 있다.
한 쌍의 전극 사이에 제공된 층(720), 발광층(711), 및 층(730)을 포함한 구성은 단일의 발광 유닛으로서 기능할 수 있고, 본 명세서에서는 도 19의 (A)의 구성을 싱글 구조라고 부른다.
또한 도 19의 (B)는 도 19의 (A)에 나타낸 발광 디바이스에 포함되는 EL층(790)의 변형예이다. 구체적으로는, 도 19의 (B)에 나타낸 발광 디바이스는 하부 전극(791) 위의 층(730-1)과, 층(730-1) 위의 층(730-2)과, 층(730-2) 위의 발광층(711)과, 발광층(711) 위의 층(720-1)과, 층(720-1) 위의 층(720-2)과, 층(720-2) 위의 상부 전극(792)을 포함한다. 예를 들어 하부 전극(791)을 양극으로 하고, 상부 전극(792)을 음극으로 한 경우, 층(730-1)이 정공 주입층으로서 기능하고, 층(730-2)이 정공 수송층으로서 기능하고, 층(720-1)이 전자 수송층으로서 기능하고, 층(720-2)이 전자 주입층으로서 기능한다. 또는 하부 전극(791)을 음극으로 하고, 상부 전극(792)을 양극으로 한 경우, 층(730-1)이 전자 주입층으로서 기능하고, 층(730-2)이 전자 수송층으로서 기능하고, 층(720-1)이 정공 수송층으로서 기능하고, 층(720-2)이 정공 주입층으로서 기능한다. 이러한 층 구조로 함으로써, 발광층(711)에 캐리어가 효율적으로 주입되어, 발광층(711) 내에서의 캐리어의 재결합의 효율을 높일 수 있다.
또한 도 19의 (C), (D)에 나타낸 바와 같이, 층(720)과 층(730) 사이에 복수의 발광층(711), 발광층(712), 발광층(713)이 제공된 구성도 싱글 구조의 베리에이션이다.
또한 도 19의 (E), (F)에 나타낸 바와 같이, 복수의 발광 유닛(EL층(790a), EL층(790b))이 중간층(전하 발생층)(740)을 사이에 두고 직렬로 접속된 구성을 본 명세서에서는 탠덤 구조라고 부른다. 또한 본 명세서 등에서는, 도 19의 (E), (F)에 나타낸 구성을 탠덤 구조라고 부르지만, 이에 한정되지 않고, 예를 들어 탠덤 구조를 스택 구조라고 불러도 좋다. 또한 탠덤 구조로 함으로써, 고휘도 발광이 가능한 발광 디바이스로 할 수 있다.
도 19의 (C)에서 발광층(711), 발광층(712), 및 발광층(713)에 같은 색의 광을 방출하는 발광 재료를 사용하여도 좋다.
또한 발광층(711), 발광층(712), 및 발광층(713)에 서로 다른 발광 재료를 사용하여도 좋다. 예를 들어 발광층(711), 발광층(712), 및 발광층(713) 각각이 방출하는 광에 의하여 백색 발광이 얻어진다. 도 19의 (D)에는 컬러 필터로서 기능하는 착색층(795)이 제공된 예를 나타내었다. 백색의 광이 컬러 필터를 투과함으로써, 원하는 색의 광을 얻을 수 있다.
또한 도 19의 (E)에서 발광층(711)과 발광층(712)에 같은 발광 재료를 사용하여도 좋다. 또는 발광층(711)과 발광층(712)에 서로 다른 색의 광을 방출하는 발광 재료를 사용하여도 좋다. 발광층(711)이 방출하는 광과 발광층(712)이 방출하는 광이 보색 관계에 있는 경우, 백색 발광이 얻어진다. 도 19의 (F)에는 착색층(795)이 더 제공된 예를 나타내었다.
또한 도 19의 (C), (D), (E), (F)에서도, 도 19의 (B)에 나타낸 바와 같이, 층(720)과 층(730)은 2층 이상의 층으로 이루어지는 적층 구조를 가져도 좋다.
또한 도 19의 (D)에서 발광층(711), 발광층(712), 및 발광층(713)에 같은 발광 재료를 사용하여도 좋다. 이와 마찬가지로 도 19의 (F)에서 발광층(711)과 발광층(712)에 같은 발광 재료를 사용하여도 좋다. 이때, 착색층(795) 대신에 색 변환층을 적용함으로써, 발광 재료와 상이한 원하는 색의 광을 얻을 수 있다. 예를 들어 각 발광층에 청색 발광 재료를 사용하고, 청색광이 색 변환층을 투과함으로써 청색보다 파장이 긴 광(예를 들어 적색, 녹색 등)을 얻을 수 있다. 색 변환층으로서는 형광 재료, 인광 재료, 또는 퀀텀닷 등을 사용할 수 있다.
발광 디바이스마다 발광층(여기서는 청색(B), 녹색(G), 및 적색(R))을 구분 형성하는 구조를 SBS(Side By Side) 구조라고 부르는 경우가 있다.
발광 디바이스의 발광색은 EL층(790)을 구성하는 재료에 따라 적색, 녹색, 청색, 시안, 마젠타, 황색, 또는 백색 등으로 할 수 있다. 또한 발광 디바이스가 마이크로캐비티 구조를 가짐으로써, 색 순도를 더 높일 수 있다.
백색의 광을 방출하는 발광 디바이스는 발광층에 2종류 이상의 발광 물질을 포함하는 것이 바람직하다. 2종류의 발광 물질을 사용하여 백색 발광을 얻는 경우, 보색의 광을 방출하도록 2종류 이상의 발광 물질을 각각 선택하면 좋다. 예를 들어 제 1 발광층의 발광색과 제 2 발광층의 발광색을 보색으로 함으로써, 발광 디바이스 전체로서 백색의 광을 방출하는 발광 디바이스를 얻을 수 있다. 또한 발광 물질을 3종류 이상 갖는 발광 디바이스의 경우, 3종류 이상의 발광 물질의 각 발광색이 합해져서 발광 디바이스 전체로서 백색 발광을 얻을 수 있는 구성으로 하면 좋다.
발광층은 R(적색), G(녹색), B(청색), Y(황색), O(주황색) 등의 광을 방출하는 발광 물질을 2개 이상 포함하는 것이 바람직하다. 또는 발광층은 2개 이상의 발광 물질을 포함하고, 각각의 발광 물질의 발광은 R, G, B 중 2개 이상의 색의 스펙트럼 성분을 포함하는 것이 바람직하다.
[수광 디바이스]
도 20의 (A)에는 발광 디바이스(750R), 발광 디바이스(750G), 발광 디바이스(750B), 및 수광 디바이스(760)의 단면 개략도를 나타내었다. 발광 디바이스(750R), 발광 디바이스(750G), 발광 디바이스(750B), 및 수광 디바이스(760)는 공통의 층으로서 상부 전극(792)을 갖는다.
발광 디바이스(750R)는 화소 전극(791R), 층(751), 층(752), 발광층(753R), 층(754), 층(755), 및 상부 전극(792)을 갖는다. 발광 디바이스(750G)는 화소 전극(791G), 발광층(753G)을 갖는다. 발광 디바이스(750B)는 화소 전극(791B), 발광층(753B)을 갖는다.
층(751)은 예를 들어 정공 주입성이 높은 물질을 포함하는 층(정공 주입층) 등을 갖는다. 층(752)은 예를 들어 정공 수송성이 높은 물질을 포함하는 층(정공 수송층) 등을 갖는다. 층(754)은 예를 들어 전자 수송성이 높은 물질을 포함하는 층(전자 수송층) 등을 갖는다. 층(755)은 예를 들어 전자 주입성이 높은 물질을 포함하는 층(전자 주입층) 등을 갖는다.
또는 층(751)이 전자 주입층을 갖고, 층(752)이 전자 수송층을 갖고, 층(754)이 정공 수송층을 갖고, 층(755)이 정공 주입층을 갖는 구성으로 하여도 좋다.
또한 도 20의 (A)에서는 층(751)과 층(752)을 나누어 명시하였지만 이에 한정되지 않는다. 예를 들어 층(751)이 정공 주입층과 정공 수송층의 양쪽의 기능을 갖는 구성을 갖는 경우, 또는 층(751)이 전자 주입층과 전자 수송층의 양쪽의 기능을 갖는 구성을 갖는 경우에는 층(752)을 생략하여도 좋다.
또한 발광 디바이스(750R)에 포함되는 발광층(753R)은 적색광을 나타내는 발광 물질을 포함하고, 발광 디바이스(750G)에 포함되는 발광층(753G)은 녹색광을 나타내는 발광 물질을 포함하고, 발광 디바이스(750B)에 포함되는 발광층(753B)은 청색광을 나타내는 발광 물질을 포함한다. 또한 발광 디바이스(750G), 발광 디바이스(750B)는 각각 발광 디바이스(750R)에 포함되는 발광층(753R)을 발광층(753G), 발광층(753B)으로 치환한 구성을 가지며, 이 외의 구성은 발광 디바이스(750R)와 같다.
또한 층(751), 층(752), 층(754), 층(755)은 각 색의 발광 디바이스에서 동일한 구성(재료, 막 두께 등)을 가져도 좋고, 서로 다른 구성을 가져도 좋다.
수광 디바이스(760)는 화소 전극(791PD), 층(761), 층(762), 층(763), 및 상부 전극(792)을 갖는다. 수광 디바이스(760)는 정공 주입층 및 전자 주입층을 갖지 않는 구성으로 할 수 있다.
층(762)은 활성층(광전 변환층이라고도 부름)을 갖는다. 층(762)은 특정의 파장 범위의 광을 흡수하고 캐리어(전자와 정공)를 생성하는 기능을 갖는다.
층(761)과 층(763)은 예를 들어 각각 정공 수송층 및 전자 수송층 중 어느 한쪽을 갖는다. 층(761)이 정공 수송층을 갖는 경우, 층(763)은 전자 수송층을 갖는다. 한편 층(761)이 전자 수송층을 갖는 경우, 층(763)은 정공 수송층을 갖는다.
또한 수광 디바이스(760)는 화소 전극(791PD)이 애노드, 상부 전극(792)이 캐소드이어도 좋고, 화소 전극(791PD)이 캐소드, 상부 전극(792)이 애노드이어도 좋다.
도 20의 (B)는 도 20의 (A)의 변형예이다. 도 20의 (B)는 층(755)을 상부 전극(792)과 마찬가지로 각 발광 소자 사이 및 각 수광 소자 사이에서 공통적으로 제공한 경우의 예이다. 이때 층(755)을 공통층이라고 할 수 있다. 이와 같이 각 발광 소자 사이 및 각 수광 소자 사이에 하나 이상의 공통층을 제공함으로써, 제작 공정을 간략화할 수 있기 때문에, 제조 비용을 절감할 수 있다.
여기서, 층(755)은 발광 디바이스(750R) 등의 전자 주입층 또는 정공 주입층으로서 기능한다. 이때 층(755)은 수광 디바이스(760)의 전자 수송층 또는 정공 수송층으로서 기능한다. 그러므로 도 20의 (B)에 나타낸 수광 디바이스(760)에는 전자 수송층 또는 정공 수송층으로서 기능하는 층(763)을 제공하지 않아도 된다.
[발광 디바이스]
여기서, 발광 디바이스의 구체적인 구성예에 대하여 설명한다.
발광 디바이스는 적어도 발광층을 포함한다. 또한 발광 디바이스는 발광층 이외의 층으로서, 정공 주입성이 높은 물질, 정공 수송성이 높은 물질, 정공 차단 재료, 전자 수송성이 높은 물질, 전자 차단 재료, 전자 주입성이 높은 물질, 전자 차단 재료, 또는 양극성 물질(전자 수송성 및 정공 수송성이 높은 물질) 등을 포함한 층을 더 포함하여도 좋다.
발광 디바이스에는 저분자계 화합물 및 고분자계 화합물 중 어느 쪽이든 사용할 수 있고, 무기 화합물이 포함되어도 좋다. 발광 디바이스를 구성하는 층은 각각 증착법(진공 증착법을 포함함), 전사법, 인쇄법, 잉크젯법, 도포법 등의 방법으로 형성할 수 있다.
예를 들어 발광 디바이스는 정공 주입층, 정공 수송층, 정공 차단층, 전자 차단층, 전자 수송층, 및 전자 주입층 중 하나 이상을 포함할 수 있다.
정공 주입층은 양극으로부터 정공 수송층에 정공을 주입하는 층이고, 정공 주입성이 높은 재료를 포함한다. 정공 주입성이 높은 재료로서는, 방향족 아민 화합물, 및 정공 수송성 재료와 억셉터성 재료(전자 수용성 재료)를 포함한 복합 재료 등을 들 수 있다.
정공 수송층은 정공 주입층에 의하여 양극으로부터 주입된 정공을 발광층으로 수송하는 층이다. 정공 수송층은 정공 수송성 재료를 포함한다. 정공 수송성 재료는 정공 이동도가 1×10-6cm2/Vs 이상인 것이 바람직하다. 또한 전자 수송성보다 정공 수송성이 높은 물질이면, 이들 이외의 물질을 사용할 수도 있다. 정공 수송성 재료로서는 π전자 과잉형 헤테로 방향족 화합물(예를 들어 카바졸 유도체, 싸이오펜 유도체, 퓨란 유도체 등), 방향족 아민(방향족 아민 골격을 갖는 화합물) 등의 정공 수송성이 높은 재료가 바람직하다.
전자 수송층은 전자 주입층에 의하여 음극으로부터 주입된 전자를 발광층으로 수송하는 층이다. 전자 수송층은 전자 수송성 재료를 포함한다. 전자 수송성 재료는 전자 이동도가 1×10-6cm2/Vs 이상인 것이 바람직하다. 또한 정공 수송성보다 전자 수송성이 높은 물질이면, 이들 이외의 물질을 사용할 수도 있다. 전자 수송성 재료로서는 퀴놀린 골격을 갖는 금속 착체, 벤조퀴놀린 골격을 갖는 금속 착체, 옥사졸 골격을 갖는 금속 착체, 싸이아졸 골격을 갖는 금속 착체 등 외에, 옥사다이아졸 유도체, 트라이아졸 유도체, 이미다졸 유도체, 옥사졸 유도체, 싸이아졸 유도체, 페난트롤린 유도체, 퀴놀린 리간드를 포함한 퀴놀린 유도체, 벤조퀴놀린 유도체, 퀴녹살린 유도체, 다이벤조퀴녹살린 유도체, 피리딘 유도체, 바이피리딘 유도체, 피리미딘 유도체, 그 외에 질소 함유 헤테로 방향족 화합물을 포함한 π전자 부족형 헤테로 방향족 화합물 등의 전자 수송성이 높은 재료를 사용할 수 있다.
전자 주입층은 음극으로부터 전자 수송층에 전자를 주입하는 층이고, 전자 주입성이 높은 재료를 포함한다. 전자 주입성이 높은 재료로서는, 알칼리 금속, 알칼리 토금속, 또는 이들의 화합물을 사용할 수 있다. 전자 주입성이 높은 재료로서는, 전자 수송성 재료와 도너성 재료(전자 공여성 재료)를 포함한 복합 재료를 사용할 수도 있다.
전자 주입층에는 예를 들어 리튬, 세슘, 이터븀, 플루오린화 리튬(LiF), 플루오린화 세슘(CsF), 플루오린화 칼슘(CaF2), 8-(퀴놀리놀레이토)리튬(약칭: Liq), 2-(2-피리딜)페놀레이토리튬(약칭: LiPP), 2-(2-피리딜)-3-피리디놀레이토리튬(약칭: LiPPy), 4-페닐-2-(2-피리딜)페놀레이토리튬(약칭: LiPPP), 리튬 산화물(LiOx), 탄산 세슘 등의 알칼리 금속, 알칼리 토금속, 또는 이들의 화합물을 사용할 수 있다. 또한 전자 주입층으로서는 2층 이상의 적층 구조를 가져도 좋다. 상기 적층 구조로서는 예를 들어 제 1 층에 플루오린화 리튬을 사용하고, 제 2 층에 이터븀을 제공하는 구성으로 할 수 있다.
또는 상술한 전자 주입층에는 전자 수송성 재료를 사용하여도 좋다. 예를 들어 비공유 전자쌍을 갖고 전자 부족형 헤테로 방향족 고리를 갖는 화합물을 전자 수송성 재료로서 사용할 수 있다. 구체적으로는, 피리딘 고리, 다이아진 고리(피리미딘 고리, 피라진 고리, 피리다진 고리), 트라이아진 고리 중 적어도 하나를 갖는 화합물을 사용할 수 있다.
또한 비공유 전자쌍을 갖는 유기 화합물의 LUMO(Lowest Unoccupied Molecular Orbital)가 -3.6eV 이상 -2.3eV 이하인 것이 바람직하다. 또한 일반적으로 CV(사이클릭 볼타메트리), 광전자 분광법, 광 흡수 분광법, 역광전자 분광법 등에 의하여 유기 화합물의 HOMO(Highest Occupied Molecular Orbital) 준위 및 LUMO 준위를 추정할 수 있다.
예를 들어 4,7-다이페닐-1,10-페난트롤린(약칭: BPhen), 2,9-비스(나프탈렌-2-일)-4,7-다이페닐-1,10-페난트롤린(약칭: NBPhen), 다이퀴녹살리노[2,3-a:2',3'-c]페나진(약칭: HATNA), 2,4,6-트리스[3'-(피리딘-3-일)바이페닐-3-일]-1,3,5-트라이아진(약칭: TmPPPyTz) 등을 비공유 전자쌍을 갖는 유기 화합물로서 사용할 수 있다. 또한 NBPhen은 BPhen보다 유리 전이 온도(Tg)가 높기 때문에, 내열성이 우수하다.
발광층은 발광 물질을 포함하는 층이다. 발광층은 1종류 또는 복수 종류의 발광 물질을 포함할 수 있다. 발광 물질로서는 청색, 자색, 청자색, 녹색, 황록색, 황색, 주황색, 적색 등의 발광색을 나타내는 물질을 적절히 사용한다. 또한 발광 물질로서는 근적외광을 방출하는 물질을 사용할 수도 있다.
발광 물질로서는 형광 재료, 인광 재료, TADF 재료, 퀀텀닷 재료 등을 들 수 있다.
형광 재료로서는 예를 들어 피렌 유도체, 안트라센 유도체, 트라이페닐렌 유도체, 플루오렌 유도체, 카바졸 유도체, 다이벤조싸이오펜 유도체, 다이벤조퓨란 유도체, 다이벤조퀴녹살린 유도체, 퀴녹살린 유도체, 피리딘 유도체, 피리미딘 유도체, 페난트렌 유도체, 나프탈렌 유도체 등이 있다.
인광 재료로서는 예를 들어 4H-트라이아졸 골격, 1H-트라이아졸 골격, 이미다졸 골격, 피리미딘 골격, 피라진 골격, 또는 피리딘 골격을 갖는 유기 금속 착체(특히 이리듐 착체), 전자 흡인기를 갖는 페닐피리딘 유도체를 리간드로서 포함하는 유기 금속 착체(특히 이리듐 착체), 백금 착체, 희토류 금속 착체 등이 있다.
발광층은 발광 물질(게스트 재료)에 더하여 1종류 또는 복수 종류의 유기 화합물(호스트 재료, 어시스트 재료 등)을 포함하여도 좋다. 1종류 또는 복수 종류의 유기 화합물로서는 정공 수송성 재료 및 전자 수송성 재료 중 한쪽 또는 양쪽을 사용할 수 있다. 또한 1종류 또는 복수 종류의 유기 화합물로서 양극성 재료 또는 TADF 재료를 사용하여도 좋다.
발광층은 예를 들어 인광 재료와, 들뜬 복합체를 형성하기 쉬운 정공 수송성 재료와 전자 수송성 재료의 조합을 포함하는 것이 바람직하다. 이러한 구성으로 함으로써, 들뜬 복합체로부터 발광 물질(인광 재료)로의 에너지 이동인 ExTET(Exciplex-Triplet Energy Transfer)를 사용한 발광을 효율적으로 얻을 수 있다. 발광 물질의 가장 낮은 에너지 측의 흡수대의 파장과 중첩되는 광을 나타내는 들뜬 복합체를 형성하는 조합을 선택함으로써, 에너지 이동이 원활해져 발광을 효율적으로 얻을 수 있다. 이 구성에 의하여, 발광 디바이스의 고효율, 저전압 구동, 장수명을 동시에 실현할 수 있다.
[수광 디바이스]
수광 디바이스에 포함되는 활성층은 반도체를 포함한다. 상기 반도체로서는 실리콘 등의 무기 반도체 및 유기 화합물을 포함한 유기 반도체를 들 수 있다. 본 실시형태에서는, 활성층에 포함되는 반도체로서 유기 반도체를 사용하는 예에 대하여 설명한다. 유기 반도체를 사용함으로써, 발광층과 활성층을 같은 방법(예를 들어 진공 증착법)으로 형성할 수 있기 때문에, 제조 장치를 공통화할 수 있어 바람직하다.
활성층에 포함되는 n형 반도체 재료로서는, 풀러렌(예를 들어 C60, C70 등), 풀러렌 유도체 등의 전자 수용성 유기 반도체 재료를 들 수 있다. 풀러렌은 축구공과 같은 형상을 갖고, 상기 형상은 에너지적으로 안정적이다. 풀러렌은 HOMO 준위 및 LUMO 준위 모두가 깊다(낮다). 풀러렌은 LUMO 준위가 깊기 때문에 전자 수용성(억셉터성)이 매우 높다. 일반적으로, 벤젠과 같이 평면에 π전자 공액(공명)이 확장되면, 전자 공여성(도너성)이 높아지지만, 풀러렌은 구체 형상을 갖기 때문에, π전자 공액이 크게 확장되어도 전자 수용성이 높아진다. 전자 수용성이 높으면, 전하 분리가 고속으로 효율적으로 일어나기 때문에, 수광 디바이스에 유익하다. C60, C70은 모두 가시광 영역에 넓은 흡수대를 갖고, 특히 C70은 C60보다 π전자 공액계가 크고, 장파장 영역에도 넓은 흡수대를 갖기 때문에 바람직하다. 이 외에 풀러렌 유도체로서는, [6,6]-페닐-C71-뷰티르산 메틸 에스터(약칭: PC70BM), [6,6]-페닐-C61-뷰티르산 메틸 에스터(약칭: PC60BM), 1',1'',4',4''-테트라하이드로-다이[1,4]메타노나프탈레노[1,2:2',3',56,60:2'',3''][5,6]풀러렌-C60(약칭: ICBA) 등을 들 수 있다.
또한 n형 반도체 재료로서는, 퀴놀린 골격을 갖는 금속 착체, 벤조퀴놀린 골격을 갖는 금속 착체, 옥사졸 골격을 갖는 금속 착체, 싸이아졸 골격을 갖는 금속 착체, 옥사다이아졸 유도체, 트라이아졸 유도체, 이미다졸 유도체, 옥사졸 유도체, 싸이아졸 유도체, 페난트롤린 유도체, 퀴놀린 유도체, 벤조퀴놀린 유도체, 퀴녹살린 유도체, 다이벤조퀴녹살린 유도체, 피리딘 유도체, 바이피리딘 유도체, 피리미딘 유도체, 나프탈렌 유도체, 안트라센 유도체, 쿠마린 유도체, 로다민 유도체, 트라이아진 유도체, 퀴논 유도체 등을 들 수 있다.
활성층에 포함되는 p형 반도체 재료로서는, 구리(II) 프탈로사이아닌(Copper(II) phthalocyanine; CuPc), 테트라페닐다이벤조페리플란텐(Tetraphenyldibenzoperiflanthene; DBP), 아연 프탈로사이아닌(Zinc Phthalocyanine; ZnPc), 주석 프탈로사이아닌(SnPc), 퀴나크리돈 등의 전자 공여성 유기 반도체 재료를 들 수 있다.
또한 p형 반도체 재료로서는, 카바졸 유도체, 싸이오펜 유도체, 퓨란 유도체, 방향족 아민 골격을 갖는 화합물 등을 들 수 있다. 또한 p형 반도체 재료로서는, 나프탈렌 유도체, 안트라센 유도체, 피렌 유도체, 트라이페닐렌 유도체, 플루오렌 유도체, 피롤 유도체, 벤조퓨란 유도체, 벤조싸이오펜 유도체, 인돌 유도체, 다이벤조퓨란 유도체, 다이벤조싸이오펜 유도체, 인돌로카바졸 유도체, 포르피린 유도체, 프탈로사이아닌 유도체, 나프탈로사이아닌 유도체, 퀴나크리돈 유도체, 폴리페닐렌바이닐렌 유도체, 폴리파라페닐렌 유도체, 폴리플루오렌 유도체, 폴리바이닐카바졸 유도체, 폴리싸이오펜 유도체 등을 들 수 있다.
전자 공여성 유기 반도체 재료의 HOMO 준위는 전자 수용성 유기 반도체 재료의 HOMO 준위보다 얕은(높은) 것이 바람직하다. 전자 공여성 유기 반도체 재료의 LUMO 준위는 전자 수용성 유기 반도체 재료의 LUMO 준위보다 얕은(높은) 것이 바람직하다.
전자 수용성 유기 반도체 재료로서 구체 형상을 갖는 풀러렌을 사용하고, 전자 공여성 유기 반도체 재료로서 대략 평면 형상을 갖는 유기 반도체 재료를 사용하는 것이 바람직하다. 형상이 비슷한 분자들은 응집하기 쉬운 경향이 있고, 같은 종류의 분자들이 응집하면, 분자 궤도의 에너지 준위가 서로 가깝기 때문에 캐리어 수송성을 높일 수 있다.
예를 들어 활성층은 n형 반도체와 p형 반도체를 공증착하여 형성되는 것이 바람직하다. 또는 활성층은 n형 반도체와 p형 반도체를 적층하여 형성되어도 좋다.
수광 디바이스는 활성층 이외에도, 정공 수송성이 높은 물질, 전자 수송성이 높은 물질, 또는 양극성 물질(전자 수송성 및 정공 수송성이 높은 물질) 등을 포함한 층을 더 포함하여도 좋다. 또한 상기에 한정되지 않고, 정공 주입성이 높은 물질, 정공 차단 재료, 전자 주입성이 높은 재료, 전자 차단 재료 등을 포함한 층을 더 포함하여도 좋다.
수광 디바이스에는 저분자 화합물 및 고분자 화합물 중 어느 쪽이든 사용할 수 있고, 무기 화합물이 포함되어도 좋다. 수광 디바이스를 구성하는 층은 각각 증착법(진공 증착법을 포함함), 전사법, 인쇄법, 잉크젯법, 도포법 등의 방법으로 형성할 수 있다.
예를 들어 정공 수송성 재료 또는 전자 차단 재료로서, 폴리(3,4-에틸렌다이옥시싸이오펜)/폴리(스타이렌설폰산)(PEDOT/PSS) 등의 고분자 화합물, 및 몰리브데넘 산화물, 아이오딘화 구리(CuI) 등의 무기 화합물을 사용할 수 있다. 또한 전자 수송성 재료 또는 정공 차단 재료로서, 산화 아연(ZnO) 등의 무기 화합물, 폴리에틸렌이민에톡시레이트(PEIE) 등의 유기 화합물을 사용할 수 있다. 수광 디바이스는 예를 들어 PEIE와 ZnO의 혼합막을 가져도 좋다.
또한 활성층에 도너로서 기능하는 폴리[[4,8-비스[5-(2-에틸헥실)-2-싸이엔일]벤조[1,2-b:4,5-b']다이싸이오펜-2,6-다이일]-2,5-싸이오펜다이일[5,7-비스(2-에틸헥실)-4,8-다이옥소-4H,8H-벤조[1,2-c:4,5-c']다이싸이오펜-1,3-다이일]]폴리머(약칭: PBDB-T) 또는 PBDB-T 유도체 등의 고분자 화합물을 사용할 수 있다. 예를 들어 PBDB-T 또는 PBDB-T 유도체에 억셉터 재료를 분산시키는 방법 등을 사용할 수 있다.
또한 활성층에는 3종류 이상의 재료를 혼합하여도 좋다. 예를 들어 파장 영역을 확대하는 목적으로 n형 반도체 재료와 p형 반도체 재료에 더하여 제 3 재료를 혼합하여도 좋다. 이때 제 3 재료는 저분자 화합물이어도 좋고 고분자 화합물이어도 좋다.
여기까지가 수광 디바이스의 설명이다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 사용할 수 있는 표시 장치의 구성예에 대하여 설명한다.
또한 본 실시형태의 표시 장치는 고해상도 표시 장치 또는 대형 표시 장치로 할 수 있다. 따라서 본 실시형태의 표시 장치는 예를 들어 텔레비전 장치, 데스크톱형 또는 노트북형 퍼스널 컴퓨터, 컴퓨터용 등의 모니터, 디지털 사이니지, 파친코기 등의 대형 게임기 등 비교적 큰 화면을 갖는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 휴대 전화기, 휴대용 게임기, 스마트폰, 손목시계형 단말기, 태블릿 단말기, 휴대 정보 단말기, 음향 재생 장치의 표시부에 사용할 수도 있다.
[표시 장치(400)]
도 21은 표시 장치(400)의 사시도이고, 도 22는 표시 장치(400)의 단면도이다.
표시 장치(400)는 기판(454)과 기판(453)이 접합된 구성을 갖는다. 도 21에서는 기판(454)을 파선으로 명시하였다.
표시 장치(400)는 표시부(462), 회로(464), 배선(465) 등을 포함한다. 도 21에는 표시 장치(400)에 IC(473) 및 FPC(472)가 실장된 예를 나타내었다. 그러므로 도 21에 나타낸 구성은 표시 장치(400), IC(집적 회로), 및 FPC를 포함하는 표시 모듈이라고도 할 수 있다.
회로(464)로서는 예를 들어 주사선 구동 회로를 사용할 수 있다.
배선(465)은 표시부(462) 및 회로(464)에 신호 및 전력을 공급하는 기능을 갖는다. 상기 신호 및 전력은 외부로부터 FPC(472)를 통하여 배선(465)에 입력되거나 IC(473)로부터 배선(465)에 입력된다.
도 21에는 COG(Chip On Glass) 방식 또는 COF(Chip On Film) 방식 등에 의하여 기판(453)에 IC(473)가 제공된 예를 나타내었다. IC(473)로서는 예를 들어 주사선 구동 회로 또는 신호선 구동 회로 등을 포함한 IC를 적용할 수 있다. 또한 표시 장치(400) 및 표시 모듈에는 IC가 제공되지 않아도 된다. 또한 IC를 COF 방식 등에 의하여 FPC에 실장하여도 좋다.
도 22에는 표시 장치(400) 중 FPC(472)를 포함한 영역의 일부, 회로(464)의 일부, 표시부(462)의 일부, 및 접속부를 포함한 영역의 일부를 각각 절단한 경우의 단면의 일례를 나타내었다. 도 22에는 표시부(462) 중 특히 녹색의 광(G)을 방출하는 발광 소자(430b)와 청색의 광(B)을 방출하는 발광 소자(430c)를 포함한 영역을 절단한 경우의 단면의 일례를 나타내었다.
도 22에 나타낸 표시 장치(400)는 기판(453)과 기판(454) 사이에 트랜지스터(252), 트랜지스터(260), 발광 소자(430b), 및 발광 소자(430c) 등을 포함한다. 여기서 트랜지스터(252)는 회로(464)(예를 들어 주사선 구동 회로)를 구성하는 트랜지스터이다. 또한 트랜지스터(260)는 표시부(462)에 제공된 화소 회로를 구성하는 트랜지스터이다.
트랜지스터(252) 및 트랜지스터(260)에는 앞에서 예시한 트랜지스터를 적용할 수 있다. 또한 발광 소자(430b) 및 발광 소자(430c)에는 앞에서 예시한 발광 소자를 적용할 수 있다.
여기서, 표시 장치의 화소가 서로 다른 색의 광을 방출하는 발광 소자를 포함한 부화소를 3종류 포함하는 경우, 상기 3종류의 부화소로서는 적색(R), 녹색(G), 청색(B)의 3색의 부화소, 황색(Y), 시안(C), 및 마젠타(M)의 3색의 부화소 등을 들 수 있다. 상기 부화소를 4종류 포함하는 경우, 상기 4종류의 부화소로서는 R, G, B, 백색(W)의 4색의 부화소, R, G, B, Y의 4색의 부화소 등을 들 수 있다. 또는 부화소가 적외광을 방출하는 발광 소자를 가져도 좋다.
도한 상기 실시형태에서 나타낸 바와 같이 수광 소자를 제공하는 구성으로 하여도 좋다. 수광 소자로서는 적색, 녹색, 또는 청색의 파장 영역의 광에 감도를 갖는 광전 변환 소자 또는 적외 파장 영역의 광에 감도를 갖는 광전 변환 소자를 사용할 수 있다.
기판(454)과 보호층(416)은 접착층(442)에 의하여 접착되어 있다. 접착층(442)은 발광 소자(430b) 및 발광 소자(430c)와 각각 중첩되어 제공되어 있고, 표시 장치(400)에는 고체 밀봉 구조가 적용되어 있다. 기판(454)에는 차광층(417)이 제공되어 있다.
발광 소자(430b) 및 발광 소자(430c)는 화소 전극으로서 도전층(411a), 도전층(411b), 및 도전층(411c)을 포함한다. 도전층(411b)은 가시광에 대하여 반사성을 갖고, 반사 전극으로서 기능한다. 도전층(411c)은 가시광에 대하여 투과성을 갖고, 광학 조정층으로서 기능한다.
발광 소자(430b) 및 발광 소자(430c)가 갖는 도전층(411a)은 절연층(264), 절연층(265), 및 절연층(275)에 제공된 개구부를 통하여 트랜지스터(260)에 포함되는 마스크층(274)에 접속되어 있다. 트랜지스터(260)는 발광 소자의 구동을 제어하는 기능을 갖는다.
화소 전극을 덮어 EL층(412G) 또는 EL층(412B)이 제공되어 있다. EL층(412G)의 측면 및 EL층(412B)의 측면과 접촉하여 절연층(421)이 제공되고, 절연층(421)의 오목부를 매립하도록 수지층(422)이 제공되어 있다. EL층(412G) 및 EL층(412B)을 덮어 유기층(414), 공통 전극(413), 및 보호층(416)이 제공되어 있다. 발광 소자를 덮는 보호층(416)을 제공함으로써, 발광 소자에 물 등의 불순물이 들어가는 것을 억제하여, 발광 소자의 신뢰성을 높일 수 있다.
각 EL층을 포토리소그래피법을 사용하여 가공함으로써 각 화소 사이의 거리를 8μm 이하, 3μm 이하, 2μm 이하, 또는 1μm 이하까지 좁힐 수 있다. 여기서 각 화소 사이의 거리란 예를 들어 EL층(412G)과 EL층(412B)의 대향하는 단부 사이의 거리로 규정할 수 있다. 도 22에서는 도시하지 않았지만 적색을 나타낸 EL층과 EL층(412G) 또는 EL층(412B)의 대향하는 단부 사이의 거리로 규정할 수도 있다. 또는 인접한 같은 색의 EL층의 대향하는 단부 사이의 거리로 규정할 수 있다. 또는 인접한 화소 전극(도전층(411a), 도전층(411b), 및 도전층(411c) 중 어느 층)의 대향하는 단부 사이의 거리로 규정할 수 있다. 이와 같이 각 화소 사이의 거리를 좁힘으로써 높은 정세도와 큰 개구율을 갖는 표시 장치를 제공할 수 있다.
발광 소자(430b)로부터 방출되는 광(G) 및 발광 소자(430c)로부터 방출되는 광(B)은 기판(454) 측에 방출된다. 기판(454)에는 가시광 투과성이 높은 재료를 사용하는 것이 바람직하다.
트랜지스터(252) 및 트랜지스터(260)는 모두 기판(453) 위에 형성되어 있다. 이들 트랜지스터는 동일한 재료를 사용하여 동일한 공정으로 제작할 수 있다.
또한 트랜지스터(252) 및 트랜지스터(260)는 상이한 구성을 갖도록 구분 형성되어도 좋다. 예를 들어 백 게이트를 포함하는 트랜지스터와 백 게이트를 포함하지 않는 트랜지스터를 구분 형성하여도 좋고, 반도체, 게이트 전극, 게이트 절연층, 소스 전극, 및 드레인 전극의 재료 및 두께 중 한쪽 또는 양쪽이 다른 트랜지스터를 구분 형성하여도 좋다.
기판(453)과 절연층(262)은 접착층(455)에 의하여 접합되어 있다.
표시 장치(400)의 제작 방법으로서는, 먼저 절연층(262), 각 트랜지스터, 각 발광 소자, 수광 소자 등이 제공된 제작 기판과, 차광층(417)이 제공된 기판(454)을 접착층(442)에 의하여 접합한다. 그리고 제작 기판을 박리하여 노출된 면에 기판(453)을 접합함으로써, 제작 기판 위에 형성된 각 구성 요소를 기판(453)으로 전치한다. 기판(453) 및 기판(454)은 각각 가요성을 갖는 것이 바람직하다. 이에 의하여, 표시 장치(400)의 가요성을 높일 수 있다.
기판(453)에서 기판(454)이 중첩되지 않은 영역에는 접속부(254)가 제공되어 있다. 접속부(254)에서는 배선(465)이 도전층(466) 및 접속층(292)을 통하여 FPC(472)에 전기적으로 접속되어 있다. 도전층(466)은 화소 전극과 동일한 도전막을 가공하여 얻을 수 있다. 이에 의하여, 접속부(254)와 FPC(472)를 접속층(292)을 통하여 전기적으로 접속할 수 있다.
트랜지스터(252) 및 트랜지스터(260)는 보텀 게이트로서 기능하는 도전층(271), 보텀 게이트 절연층으로서 기능하는 절연층(261), 채널 형성 영역을 갖는 반도체층(281), 소스 및 드레인 중 한쪽으로서 기능하는 도전층(272a), 소스 및 드레인 중 다른 쪽으로서 기능하는 도전층(272b), 하드 마스크로서 기능하는 마스크층(274), 톱 게이트 절연층으로서 기능하는 절연층(275), 톱 게이트로서 기능하는 도전층(273), 그리고 도전층(273)을 덮는 절연층(265)을 갖는다.
트랜지스터(252) 및 트랜지스터(260)로서는 앞의 실시형태에 기재된 트랜지스터를 사용할 수 있다. 본 실시형태에는 트랜지스터(252) 및 트랜지스터(260)로서 도 6의 (A) 및 (B)에 나타낸 트랜지스터를 제공하는 예를 나타내었다.
여기서 도전층(271)은 앞의 실시형태에 나타낸 도전층(15)에 대응하고, 절연층(261)은 앞의 실시형태에 나타낸 절연층(17)에 대응하고, 반도체층(281)은 앞의 실시형태에 나타낸 반도체층(18)에 대응하고, 도전층(272a)은 앞의 실시형태에 나타낸 도전층(12a)에 대응하고, 도전층(272b)은 앞의 실시형태에 나타낸 도전층(12b)에 대응하고, 마스크층(274)은 앞의 실시형태에 나타낸 마스크층(19)에 대응하고, 절연층(275)은 앞의 실시형태에 나타낸 절연층(16)에 대응하고, 도전층(273)은 앞의 실시형태에 나타낸 도전층(20)에 대응하고, 절연층(265)은 앞의 실시형태에 나타낸 절연층(22)에 대응한다. 따라서 트랜지스터 및 트랜지스터의 각 구성 요소의 자세한 내용에 대해서는 앞의 실시형태의 기재를 참작할 수 있다. 또한 트랜지스터(252) 및 트랜지스터(260)에서는 도전층(272b) 위에 마스크층(274)을 제공하고, 마스크층(19)이 도전층(12a) 위에 제공되는, 도 6의 (A) 및 (B)에 나타낸 트랜지스터와 위치가 반대가 되어 있다.
도 22에 나타낸 바와 같이 마스크층(274)의 상면은 화소 전극을 구성하는 도전층(411a)의 하면과 접한다. 따라서 트랜지스터(260)의 소스 및 드레인 중 다른 쪽으로서 기능하는 도전층(272b)은 도전성을 갖는 마스크층(274)을 통하여 화소 전극을 구성하는 도전층(411a)과 전기적으로 접속되어 있다.
또한 마스크층(274)으로서 무기 절연막을 사용하는 경우에는 마스크층(274)에도 개구부를 제공하고, 도전층(272b)의 상면과 도전층(411a)의 상면이 직접 접촉하는 구성으로 하면 좋다. 또한 마스크층(274)을 도전층(272a) 위에 제공하는 구성으로 하여도 좋다. 이 경우에도 도전층(272b)의 상면과 도전층(411a)의 상면이 직접 접촉하는 구성이 된다.
앞의 실시형태에 나타낸 바와 같이 트랜지스터(260)에서 도전층(272a) 및 도전층(272b)의 대향하는 단부 사이의 거리(채널 길이 L)가 3μm 이하, 바람직하게는 2μm 이하, 더 바람직하게는 1μm 이하, 더 바람직하게는 0.7μm 이하, 더 바람직하게는 0.5μm 이하인 영역을 갖도록 할 수 있다. 이와 같은 구성으로 함으로써 트랜지스터(260)의 온 전류를 높일(온 특성을 향상시킨다고 바꿔 말하여도 좋음) 수 있다. 또는 트랜지스터(260)의 온 전류를 비교적 높은 상태로 하여 채널 폭의 축소를 도모할 수 있다.
이에 의하여 표시부(462)가 고정세화(예를 들어 인접 화소 사이의 거리가 8μm 이하)되고 각 화소의 면적이 축소되어도 트랜지스터(260)를 사용하여 화소 회로를 형성할 수 있다. 큰 전류가 요구되는 구동 트랜지스터에도 트랜지스터(260)를 사용할 수 있다.
또한 트랜지스터(252)에 대해서도 마찬가지로 온 전류를 높일 수 있다. 또는 트랜지스터(260)의 온 전류를 비교적 높은 상태로 하여 채널 폭의 축소를 도모할 수 있다.
이에 의하여 큰 전류가 요구되는 주사선 구동 회로 등에 트랜지스터(252)를 사용할 수 있다. 또한 트랜지스터(260)를 축소함으로써 상기 주사선 구동 회로의 소형화를 도모할 수 있다. 이에 의하여 표시 장치를 슬림 베젤화할 수 있다.
또한 본 실시형태에서는 표시 장치(400)에 도 6의 (A) 및 (B)에 나타낸 트랜지스터를 제공하는 구성에 대하여 나타내었지만 본 발명은 이에 한정되지 않는다. 표시 장치의 회로 구성 등에 맞추어 앞의 실시형태에 나타낸 각 트랜지스터를 적절히 제공할 수 있다.
또한 회로(464)에 포함되는 트랜지스터와 표시부(462)에 포함되는 트랜지스터는 같은 구조를 가져도 좋고, 다른 구조를 가져도 좋다. 회로(464)에 포함되는 복수의 트랜지스터에는 하나의 구조를 채용하여도 좋고, 2종류 이상의 구조를 채용하여도 좋다. 마찬가지로, 표시부(462)에 포함되는 복수의 트랜지스터에는 하나의 구조를 채용하여도 좋고, 2종류 이상의 구조를 채용하여도 좋다.
트랜지스터를 덮는 절연층 중 적어도 하나에 물 및 수소 등의 불순물이 확산되기 어려운 재료를 사용하는 것이 바람직하다. 이에 의하여, 상기 절연층을 배리어층으로서 기능시킬 수 있다. 이러한 구성으로 함으로써, 외부로부터 트랜지스터로 불순물이 확산되는 것을 효과적으로 억제할 수 있어, 표시 장치의 신뢰성을 높일 수 있다.
절연층(261), 절연층(262), 절연층(265), 및 절연층(275)으로서는 각각 무기 절연막을 사용하는 것이 바람직하다. 무기 절연막으로서는 예를 들어 질화 실리콘막, 산화질화 실리콘막, 산화 실리콘막, 질화산화 실리콘막, 산화 알루미늄막, 질화 알루미늄막 등을 사용할 수 있다. 또한 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막 등을 사용하여도 좋다. 또한 상술한 무기 절연막을 2개 이상 적층하여 사용하여도 좋다.
여기서, 유기 절연막은 무기 절연막보다 배리어성이 낮은 경우가 많다. 그러므로 유기 절연막은 표시 장치(400)의 단부 근방에 개구부를 갖는 것이 바람직하다. 이에 의하여, 표시 장치(400)의 단부로부터 유기 절연막을 통하여 불순물이 들어가는 것을 억제할 수 있다. 또는 유기 절연막의 단부가 표시 장치(400)의 단부보다 내측에 위치하도록 유기 절연막을 형성하여, 표시 장치(400)의 단부에서 유기 절연막이 노출되지 않도록 하여도 좋다.
평탄화층으로서 기능하는 절연층(264)에는 유기 절연막이 적합하다. 유기 절연막에 사용할 수 있는 재료로서는, 아크릴 수지, 폴리이미드 수지, 에폭시 수지, 폴리아마이드 수지, 폴리이미드아마이드 수지, 실록세인 수지, 벤조사이클로뷰텐계 수지, 페놀 수지, 및 이들 수지의 전구체 등을 들 수 있다.
기판(454)의 기판(453) 측의 면에는 차광층(417)을 제공하는 것이 바람직하다. 또한 기판(454)의 외측에는 각종 광학 부재를 배치할 수 있다. 광학 부재로서는 편광판, 위상차판, 광 확산층(확산 필름 등), 반사 방지층, 및 집광 필름 등을 들 수 있다. 또한 기판(454)의 외측에는 먼지의 부착을 억제하는 대전 방지막, 오염이 부착되기 어렵게 하는 발수막, 사용에 따른 손상의 발생을 억제하는 하드 코트막, 충격 흡수층 등을 배치하여도 좋다.
도 22에는 접속부(278)를 나타내었다. 접속부(278)에서 공통 전극(413)과 배선이 전기적으로 접속된다. 도 22에는 상기 배선이 화소 전극과 동일한 적층 구조를 갖는 경우의 예를 나타내었다.
기판(453) 및 기판(454)에는 각각 유리, 석영, 세라믹, 사파이어, 수지, 금속, 합금, 반도체 등을 사용할 수 있다. 발광 소자로부터의 광이 추출되는 측의 기판에는 상기 광을 투과시키는 재료를 사용한다. 기판(453) 및 기판(454)에 가요성을 갖는 재료를 사용하면, 표시 장치의 가요성을 높이고 플렉시블 디스플레이를 실현할 수 있다. 또한 기판(453) 또는 기판(454)으로서 편광판을 사용하여도 좋다.
기판(453) 및 기판(454)에는 각각 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN) 등의 폴리에스터 수지, 폴리아크릴로나이트릴 수지, 아크릴 수지, 폴리이미드 수지, 폴리메틸메타크릴레이트 수지, 폴리카보네이트(PC) 수지, 폴리에터설폰(PES) 수지, 폴리아마이드 수지(나일론, 아라미드 등), 폴리실록세인 수지, 사이클로올레핀 수지, 폴리스타이렌 수지, 폴리아마이드이미드 수지, 폴리우레탄 수지, 폴리염화 바이닐 수지, 폴리염화 바이닐리덴 수지, 폴리프로필렌 수지, 폴리테트라플루오로에틸렌(PTFE) 수지, ABS 수지, 셀룰로스 나노 섬유 등을 사용할 수 있다. 기판(453) 및 기판(454) 중 한쪽 또는 양쪽으로서 가요성을 가질 정도의 두께를 갖는 유리를 사용하여도 좋다.
또한 표시 장치에 원편광판을 중첩시키는 경우, 표시 장치에 포함되는 기판으로서는 광학 등방성이 높은 기판을 사용하는 것이 바람직하다. 광학 등방성이 높은 기판은 복굴절이 작다(복굴절량이 적다고도 할 수 있음).
광학 등방성이 높은 기판의 위상차(retardation)의 절댓값은 30nm 이하가 바람직하고, 20nm 이하가 더 바람직하고, 10nm 이하가 더욱 바람직하다.
광학 등방성이 높은 필름으로서는, 트라이아세틸셀룰로스(TAC, 셀룰로스트라이아세테이트라고도 함) 필름, 사이클로올레핀 폴리머(COP) 필름, 사이클로올레핀 공중합체(COC) 필름, 및 아크릴 필름 등을 들 수 있다.
또한 기판으로서 필름을 사용하는 경우, 필름이 물을 흡수하면 주름이 생기는 등 표시 패널에 형상 변화가 일어날 우려가 있다. 그러므로 기판으로서는 물 흡수율이 낮은 필름을 사용하는 것이 바람직하다. 예를 들어 물 흡수율이 바람직하게는 1% 이하, 더 바람직하게는 0.1% 이하, 더욱 바람직하게는 0.01% 이하인 필름을 사용한다.
접착층에는, 자외선 경화형 등의 광 경화형 접착제, 반응 경화형 접착제, 열 경화형 접착제, 혐기형 접착제 등 각종 경화형 접착제를 사용할 수 있다. 이들 접착제로서는 에폭시 수지, 아크릴 수지, 실리콘 수지, 페놀 수지, 폴리이미드 수지, 이미드 수지, PVC(폴리바이닐클로라이드) 수지, PVB(폴리바이닐뷰티랄) 수지, EVA(에틸렌바이닐아세테이트) 수지 등을 들 수 있다. 특히 에폭시 수지 등의 투습성이 낮은 재료가 바람직하다. 또한 2액 혼합형 수지를 사용하여도 좋다. 또한 접착 시트 등을 사용하여도 좋다.
접속층(292)으로서는 이방성 도전 필름(ACF: Anisotropic Conductive Film), 이방성 도전 페이스트(ACP: Anisotropic Conductive Paste) 등을 사용할 수 있다.
트랜지스터의 게이트, 소스, 및 드레인 외에, 표시 장치를 구성하는 각종 배선 및 전극 등의 도전층에 사용할 수 있는 재료로서는 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 및 텅스텐 등의 금속, 그리고 상기 금속을 주성분으로서 포함한 합금 등을 들 수 있다. 이들 재료를 포함한 막을 단층으로 또는 적층 구조로 사용할 수 있다.
또한 광 투과성을 갖는 도전 재료로서는 산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 갈륨을 포함한 산화 아연 등의 도전성 산화물 또는 그래핀을 사용할 수 있다. 또는 금, 은, 백금, 마그네슘, 니켈, 텅스텐, 크로뮴, 몰리브데넘, 철, 코발트, 구리, 팔라듐, 및 타이타늄 등의 금속 재료 또는 상기 금속 재료를 포함한 합금 재료를 사용할 수 있다. 또는 상기 금속 재료의 질화물(예를 들어 질화 타이타늄) 등을 사용하여도 좋다. 또한 금속 재료 또는 합금 재료(또는 이들의 질화물)를 사용하는 경우에는, 광 투과성을 가질 정도로 얇게 하는 것이 바람직하다. 또한 상기 재료의 적층막을 도전층으로서 사용할 수 있다. 예를 들어 은과 마그네슘의 합금과, 인듐 주석 산화물의 적층막 등을 사용하면, 도전성을 높일 수 있기 때문에 바람직하다. 이들은 표시 장치를 구성하는 각종 배선 및 전극 등의 도전층, 그리고 발광 소자에 포함되는 도전층(화소 전극 또는 공통 전극으로서 기능하는 도전층)에도 사용할 수 있다.
각 절연층에 사용할 수 있는 절연 재료로서는 예를 들어 아크릴 수지, 에폭시 수지 등의 수지, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄 등의 무기 절연 재료가 있다.
본 실시형태에서 예시한 구성예 및 이들에 대응하는 도면 등은, 적어도 그 일부를 다른 구성예 또는 도면 등과 적절히 조합할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는, 앞의 실시형태에서 설명한 트랜지스터에 사용할 수 있는 금속 산화물(산화물 반도체라고도 함)에 대하여 설명한다.
트랜지스터에 사용하는 금속 산화물은 적어도 인듐 또는 아연을 포함하는 것이 바람직하고, 인듐 및 아연을 포함하는 것이 더 바람직하다. 예를 들어 금속 산화물은 인듐과, M(M은 갈륨, 알루미늄, 이트륨, 주석, 실리콘, 붕소, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘, 및 코발트 중에서 선택된 1종류 또는 복수 종류)과, 아연을 포함하는 것이 바람직하다. 특히 M은 갈륨, 알루미늄, 이트륨, 및 주석 중에서 선택된 1종류 또는 복수 종류인 것이 바람직하고, 갈륨인 것이 더 바람직하다.
또한 금속 산화물은 스퍼터링법, 유기 금속 화학 기상 성장(MOCVD)법 등의 화학 기상 성장(CVD)법, 또는 원자층 퇴적(ALD)법 등에 의하여 형성할 수 있다.
이하에서는, 금속 산화물의 일례로서 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 산화물에 대하여 설명한다. 또한 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 산화물을 In-Ga-Zn 산화물이라고 부르는 경우가 있다.
<결정 구조의 분류>
산화물 반도체의 결정 구조로서는 비정질(completely amorphous를 포함함), CAAC(c-axis-aligned crystalline), nc(nanocrystalline), CAC(cloud-aligned composite), 단결정(single crystal), 및 다결정(poly crystal) 등을 들 수 있다.
또한 막 또는 기판의 결정 구조는 X선 회절(XRD) 스펙트럼을 사용하여 평가할 수 있다. 예를 들어 GIXD(Grazing-Incidence XRD) 측정에 의하여 얻어지는 XRD 스펙트럼을 사용하여 평가할 수 있다. 또한 GIXD법은 박막법 또는 Seemann-Bohlin법이라고도 한다. 또한 이하에서는 GIXD 측정에 의하여 얻어지는 XRD 스펙트럼을 단순히 XRD 스펙트럼이라고 기재하는 경우가 있다.
예를 들어 석영 유리 기판에서는 XRD 스펙트럼의 피크의 형상이 거의 좌우 대칭이다. 한편, 결정 구조를 갖는 In-Ga-Zn 산화물막에서는 XRD 스펙트럼의 피크의 형상이 좌우 비대칭이다. XRD 스펙트럼의 피크의 형상이 좌우 비대칭이라는 것은, 막 내 또는 기판 내의 결정의 존재를 명시한다. 바꿔 말하면, XRD 스펙트럼의 피크의 형상이 좌우 대칭이 아니면, 막 또는 기판은 비정질 상태라고 할 수 없다.
또한 막 또는 기판의 결정 구조는 나노빔 전자 회절법(NBED: Nano Beam Electron Diffraction)으로 관찰되는 회절 패턴(나노빔 전자 회절 패턴이라고도 함)으로 평가할 수 있다. 예를 들어 석영 유리 기판의 회절 패턴에서는 헤일로(halo)가 관찰되므로, 석영 유리 기판이 비정질 상태인 것을 확인할 수 있다. 또한 실온에서 성막한 In-Ga-Zn 산화물막의 회절 패턴에서는 헤일로가 아니라 스폿 형상의 패턴이 관찰된다. 그러므로 실온에서 성막한 In-Ga-Zn 산화물막은 단결정도 다결정도 아니고 비정질 상태도 아닌 중간 상태이고, 비정질 상태라고 결론을 내릴 수 없는 것으로 추정된다.
<<산화물 반도체의 구조>>
또한 산화물 반도체는 구조에 주목한 경우, 상기와는 다른 식으로 분류되는 경우가 있다. 예를 들어 산화물 반도체는 단결정 산화물 반도체와, 그 이외의 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체로서는, 예를 들어 상술한 CAAC-OS 및 nc-OS가 있다. 또한 비단결정 산화물 반도체에는 다결정 산화물 반도체, a-like OS(amorphous-like oxide semiconductor), 비정질 산화물 반도체 등이 포함된다.
여기서, 상술한 CAAC-OS, nc-OS, 및 a-like OS에 대하여 자세히 설명한다.
[CAAC-OS]
CAAC-OS는 복수의 결정 영역을 갖고, 상기 복수의 결정 영역은 c축이 특정 방향으로 배향되는 산화물 반도체이다. 또한 특정 방향이란, CAAC-OS막의 두께 방향, CAAC-OS막의 피형성면의 법선 방향, 또는 CAAC-OS막의 표면의 법선 방향을 말한다. 또한 결정 영역이란, 원자 배열에 주기성을 갖는 영역을 말한다. 또한 원자 배열을 격자 배열로 간주하면, 결정 영역은 격자 배열이 정렬된 영역이기도 하다. 또한 CAAC-OS는 a-b면 방향에서 복수의 결정 영역이 연결되는 영역을 갖고, 상기 영역은 변형을 갖는 경우가 있다. 또한 변형이란, 복수의 결정 영역이 연결되는 영역에서, 격자 배열이 정렬된 영역과, 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 가리킨다. 즉 CAAC-OS는 c축 배향을 갖고, a-b면 방향으로는 명확한 배향을 갖지 않는 산화물 반도체이다.
또한 상기 복수의 결정 영역의 각각은, 하나 또는 복수의 미소한 결정(최대 직경이 10nm 미만인 결정)으로 구성된다. 결정 영역이 하나의 미소한 결정으로 구성되는 경우, 상기 결정 영역의 최대 직경은 10nm 미만이 된다. 또한 결정 영역이 다수의 미소한 결정으로 구성되는 경우, 상기 결정 영역의 크기는 수십nm 정도가 되는 경우가 있다.
또한 In-Ga-Zn 산화물에서, CAAC-OS는 인듐(In) 및 산소를 포함한 층(이하, In층)과, 갈륨(Ga), 아연(Zn), 및 산소를 포함한 층(이하, (Ga,Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 갖는 경향이 있다. 또한 인듐과 갈륨은 서로 치환될 수 있다. 따라서 (Ga,Zn)층에는 인듐이 포함되는 경우가 있다. 또한 In층에는 갈륨이 포함되는 경우가 있다. 또한 In층에는 아연이 포함되는 경우도 있다. 상기 층상 구조는 예를 들어 고분해능 TEM(Transmission Electron Microscope) 이미지에서, 격자상(格子像)으로 관찰된다.
예를 들어 XRD 장치를 사용하여 CAAC-OS막의 구조 해석을 수행할 때, θ/2θ 스캔을 사용한 Out-of-plane XRD 측정에서는, c축 배향을 나타내는 피크가 2θ=31° 또는 그 근방에서 검출된다. 또한 c축 배향을 나타내는 피크의 위치(2θ의 값)는 CAAC-OS를 구성하는 금속 원소의 종류, 조성 등에 따라 변동되는 경우가 있다.
또한 예를 들어 CAAC-OS막의 전자선 회절 패턴에서, 복수의 휘점(스폿)이 관측된다. 또한 어떤 스폿과 다른 스폿은 시료를 투과한 입사 전자선의 스폿(다이렉트 스폿이라고도 함)을 대칭 중심으로 하여 점대칭의 위치에서 관측된다.
상기 특정 방향에서 결정 영역을 관찰한 경우, 상기 결정 영역 내의 격자 배열은 기본적으로 육방 격자이지만, 단위 격자는 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한 오각형, 칠각형 등의 격자 배열이 상기 변형에 포함되는 경우가 있다. 또한 CAAC-OS에서 변형 근방에서도 명확한 결정립계(그레인 바운더리)를 확인할 수는 없다. 즉 격자 배열의 변형에 의하여 결정립계의 형성이 억제되는 것을 알 수 있다. 이는, CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원자가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여 변형을 허용할 수 있기 때문이라고 생각된다.
또한 명확한 결정립계가 확인되는 결정 구조는 소위 다결정(polycrystal)이다. 결정립계는 재결합 중심이 되고, 캐리어가 포획되어 트랜지스터의 온 전류의 저하, 전계 효과 이동도의 저하 등을 일으킬 가능성이 높다. 따라서 명확한 결정립계가 확인되지 않는 CAAC-OS는 트랜지스터의 반도체층에 적합한 결정 구조를 갖는 결정성의 산화물의 하나이다. 또한 CAAC-OS를 구성하기 위해서는, Zn을 포함하는 것이 바람직하다. 예를 들어 In-Zn 산화물 및 In-Ga-Zn 산화물은 In 산화물보다 결정립계의 발생을 더 억제할 수 있기 때문에 적합하다.
CAAC-OS는 결정성이 높고, 명확한 결정립계가 확인되지 않는 산화물 반도체이다. 따라서 CAAC-OS는 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 산화물 반도체의 결정성은 불순물의 혼입, 결함의 생성 등으로 인하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물 및 결함(산소 결손 등)이 적은 산화물 반도체라고 할 수도 있다. 따라서 CAAC-OS를 포함하는 산화물 반도체는 물리적 성질이 안정된다. 그러므로 CAAC-OS를 포함하는 산화물 반도체는 열에 강하고 신뢰성이 높다. 또한 CAAC-OS는 제조 공정에서의 높은 온도(소위 thermal budget)에 대해서도 안정적이다. 따라서 트랜지스터에 CAAC-OS를 사용하면, 제조 공정의 자유도를 높일 수 있다.
[nc-OS]
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 바꿔 말하면, nc-OS는 미소한 결정을 갖는다. 또한 상기 미소한 결정은 크기가 예를 들어 1nm 이상 10nm 이하, 특히 1nm 이상 3nm 이하이기 때문에 나노 결정이라고도 한다. 또한 nc-OS에서는 상이한 나노 결정 간에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서 nc-OS는 분석 방법에 따라서는 a-like OS 또는 비정질 산화물 반도체와 구별할 수 없는 경우가 있다. 예를 들어 XRD 장치를 사용하여 nc-OS막의 구조 해석을 수행할 때, θ/2θ 스캔을 사용한 Out-of-plane XRD 측정에서는, 결정성을 나타내는 피크가 검출되지 않는다. 또한 nc-OS막에 대하여 나노 결정보다 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자선 회절(제한 시야 전자선 회절이라고도 함)을 수행하면, 헤일로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여 나노 결정의 크기와 가깝거나 나노 결정보다 작은 프로브 직경(예를 들어 1nm 이상 30nm 이하)의 전자선을 사용하는 전자선 회절(나노빔 전자 회절이라고도 함)을 수행하면, 다이렉트 스폿을 중심으로 하는 링 형상의 영역 내에 복수의 스폿이 관측되는 전자선 회절 패턴이 취득되는 경우가 있다.
[a-like OS]
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 산화물 반도체이다. a-like OS는 공동(void) 또는 저밀도 영역을 갖는다. 즉 a-like OS는 nc-OS 및 CAAC-OS보다 결정성이 낮다. 또한 a-like OS는 nc-OS 및 CAAC-OS보다 막 내의 수소 농도가 높다.
<<산화물 반도체의 구성>>
다음으로, 상술한 CAC-OS에 대하여 자세히 설명한다. 또한 CAC-OS는 재료 구성에 관한 것이다.
[CAC-OS]
CAC-OS란, 예를 들어 금속 산화물을 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 3nm 이하, 또는 그 근방의 크기로 편재된 재료의 한 구성이다. 또한 이하에서는 금속 산화물에서 하나 또는 복수의 금속 원소가 편재되고, 상기 금속 원소를 포함하는 영역이 0.5nm 이상 10nm 이하, 바람직하게는 1nm 이상 3nm 이하, 또는 그 근방의 크기로 혼합된 상태를 모자이크 패턴 또는 패치 패턴이라고도 한다.
또한 CAC-OS란, 재료가 제 1 영역과 제 2 영역으로 분리되어 모자이크 패턴을 형성하고, 상기 제 1 영역이 막 내에 분포된 구성(이하, 클라우드상이라고도 함)이다. 즉 CAC-OS는 상기 제 1 영역과 상기 제 2 영역이 혼합된 구성을 갖는 복합 금속 산화물이다.
여기서, In-Ga-Zn 산화물에서의 CAC-OS를 구성하는 금속 원소에 대한 In, Ga, 및 Zn의 원자수비를 각각 [In], [Ga], 및 [Zn]이라고 기재한다. 예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에서, 제 1 영역은 [In]이 CAC-OS막의 조성에서의 [In]보다 높은 영역이다. 또한 제 2 영역은 [Ga]이 CAC-OS막의 조성에서의 [Ga]보다 높은 영역이다. 또는 예를 들어 제 1 영역은 [In]이 제 2 영역에서의 [In]보다 높고, [Ga]이 제 2 영역에서의 [Ga]보다 낮은 영역이다. 또한 제 2 영역은 [Ga]이 제 1 영역에서의 [Ga]보다 높고, [In]이 제 1 영역에서의 [In]보다 낮은 영역이다.
구체적으로는, 상기 제 1 영역은 인듐 산화물, 인듐 아연 산화물 등을 주성분으로서 포함한다. 또한 상기 제 2 영역은 갈륨 산화물, 갈륨 아연 산화물 등을 주성분으로서 포함한다. 즉 상기 제 1 영역은 In을 주성분으로서 포함하는 영역이라고 할 수 있다. 또한 상기 제 2 영역은 Ga을 주성분으로서 포함하는 영역이라고 할 수 있다.
또한 상기 제 1 영역과 상기 제 2 영역 사이에서 명확한 경계를 관찰할 수 없는 경우가 있다.
또한 In-Ga-Zn 산화물에서의 CAC-OS란, In, Ga, Zn, 및 O를 포함하는 재료 구성에서, Ga을 주성분으로서 포함하는 영역이 일부에 존재하고, In을 주성분으로서 포함하는 영역이 일부에 존재하고, 이들 영역이 각각 무작위로 존재하여 모자이크 패턴을 형성하는 구성을 말한다. 따라서 CAC-OS는 금속 원소가 불균일하게 분포된 구조를 갖는 것으로 추측된다.
CAC-OS는 예를 들어 기판을 의도적으로 가열하지 않는 조건에서 스퍼터링법에 의하여 형성할 수 있다. 또한 CAC-OS를 스퍼터링법에 의하여 형성하는 경우, 성막 가스로서 불활성 가스(대표적으로는 아르곤), 산소 가스, 및 질소 가스 중에서 선택된 어느 하나 또는 복수를 사용하면 좋다. 또한 성막 시의 성막 가스의 총유량에 대한 산소 가스의 유량비는 낮을수록 바람직하다. 예를 들어 성막 시의 성막 가스의 총유량에 대한 산소 가스의 유량비는 0% 이상 30% 미만, 바람직하게는 0% 이상 10% 이하로 한다.
또한 예를 들어 In-Ga-Zn 산화물에서의 CAC-OS에서는, 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하여 취득한 EDX 매핑으로부터, In을 주성분으로서 포함하는 영역(제 1 영역)과 Ga을 주성분으로서 포함하는 영역(제 2 영역)이 편재되고 혼합된 구조를 갖는 것을 확인할 수 있다.
여기서, 제 1 영역은 제 2 영역보다 도전성이 높은 영역이다. 즉 제 1 영역을 캐리어가 흐름으로써, 금속 산화물의 도전성이 발현된다. 따라서 제 1 영역이 금속 산화물 내에서 클라우드상으로 분포됨으로써, 높은 전계 효과 이동도(μ)를 실현할 수 있다.
한편, 제 2 영역은 제 1 영역보다 절연성이 높은 영역이다. 즉 제 2 영역이 금속 산화물 내에 분포됨으로써, 누설 전류를 억제할 수 있다.
따라서 CAC-OS를 트랜지스터에 사용하는 경우에는, 제 1 영역에 기인하는 도전성과 제 2 영역에 기인하는 절연성이 상보적으로 작용함으로써, 스위칭 기능(On/Off 기능)을 CAC-OS에 부여할 수 있다. 즉 CAC-OS는 재료의 일부에서는 도전성의 기능을 갖고, 재료의 다른 일부에서는 절연성의 기능을 갖고, 재료의 전체에서는 반도체로서의 기능을 갖는다. 도전성의 기능과 절연성의 기능을 분리함으로써, 양쪽의 기능을 최대한 높일 수 있다. 따라서 CAC-OS를 트랜지스터에 사용함으로써, 높은 온 전류(Ion), 높은 전계 효과 이동도(μ), 및 양호한 스위칭 동작을 실현할 수 있다.
또한 CAC-OS를 사용한 트랜지스터는 신뢰성이 높다. 따라서 CAC-OS는 표시 장치를 비롯한 다양한 반도체 장치에 최적이다.
산화물 반도체는 다양한 구조를 취하고, 각각이 다른 특성을 갖는다. 본 발명의 일 형태의 산화물 반도체에는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, CAC-OS, nc-OS, CAAC-OS 중 2종류 이상이 포함되어도 좋다.
<산화물 반도체를 포함하는 트랜지스터>
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
상기 산화물 반도체를 트랜지스터에 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다. 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
트랜지스터에는 캐리어 농도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 예를 들어 산화물 반도체의 캐리어 농도는 1×1017cm-3 이하, 바람직하게는 1×1015cm-3 이하, 더 바람직하게는 1×1013cm-3 이하, 더욱 바람직하게는 1×1011cm-3 이하, 더욱더 바람직하게는 1×1010cm-3 미만이고, 1×10-9cm-3 이상이다. 또한 산화물 반도체막의 캐리어 농도를 낮추는 경우에는, 산화물 반도체막 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서, 불순물 농도가 낮고, 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 또한 캐리어 농도가 낮은 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 하는 경우가 있다.
또한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한 산화물 반도체의 트랩 준위에 포획된 전하는 소실되는 데 걸리는 시간이 길고, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 산화물 반도체에 채널 형성 영역이 형성되는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 산화물 반도체 내의 불순물 농도를 감소시키는 것이 유효하다. 또한 산화물 반도체 내의 불순물 농도를 감소시키기 위해서는, 근접한 막 내의 불순물 농도도 감소시키는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다. 또한 산화물 반도체 내의 불순물이란 예를 들어 산화물 반도체를 구성하는 주성분 외의 것을 말한다. 예를 들어 농도가 0.1atomic% 미만인 원소는 불순물이라고 할 수 있다.
<불순물>
여기서, 산화물 반도체 내에서의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체에 14족 원소 중 하나인 실리콘 또는 탄소가 포함되면, 산화물 반도체에서 결함 준위가 형성된다. 그러므로 산화물 반도체에서의 실리콘 또는 탄소의 농도와, 산화물 반도체와의 계면 근방의 실리콘 또는 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위가 형성되고 캐리어가 생성되는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로 SIMS에 의하여 얻어지는 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한 산화물 반도체에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 농도가 증가되어 n형화되기 쉽다. 그러므로 질소가 포함되는 산화물 반도체를 반도체로서 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 또는 산화물 반도체에 질소가 포함되면, 트랩 준위가 형성되는 경우가 있다. 이 결과, 트랜지스터의 전기 특성이 불안정해지는 경우가 있다. 그러므로 SIMS에 의하여 얻어지는 산화물 반도체 내의 질소 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자가 생성되는 경우가 있다. 따라서 수소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, SIMS에 의하여 얻어지는 산화물 반도체 내의 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 형태의 전자 기기에 대하여 도 23 내지 도 26을 사용하여 설명한다.
본 실시형태의 전자 기기는 본 발명의 일 형태의 표시 장치를 포함한다. 본 발명의 일 형태의 표시 장치는 고정세화, 고해상도화, 대형화가 각각 용이하다. 따라서 본 발명의 일 형태의 표시 장치는 다양한 전자 기기의 표시부에 사용할 수 있다.
또한 본 발명의 일 형태의 표시 장치는 낮은 비용으로 제작할 수 있기 때문에 전자 기기의 제조 비용을 절감할 수 있다.
전자 기기로서는, 예를 들어 텔레비전 장치, 데스크톱형 또는 노트북형 퍼스널 컴퓨터, 컴퓨터용 등의 모니터, 디지털 사이니지, 파친코기 등의 대형 게임기 등 비교적 큰 화면을 갖는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말기, 음향 재생 장치 등이 있다.
특히 본 발명의 일 형태의 표시 장치는 정세도를 높일 수 있기 때문에, 비교적 작은 표시부를 갖는 전자 기기에 적합하게 사용할 수 있다. 이러한 전자 기기로서는 예를 들어 손목시계형, 팔찌형 등의 정보 단말기(웨어러블 기기), 헤드 마운트 디스플레이 등의 VR(Virtual Reality)용 기기, 및 안경형 AR(Augmented Reality)용 기기 등, 머리에 장착할 수 있는 웨어러블 기기 등이 있다. 또한 웨어러블 기기로서는 SR(Substitutional Reality)용 기기 및 MR(Mixed Reality)용 기기도 들 수 있다.
본 발명의 일 형태의 표시 장치는 HD(화소수 1280×720), FHD(화소수 1920×1080), WQHD(화소수 2560×1440), WQXGA(화소수 2560×1600), 4K2K(화소수 3840×2160), 8K4K(화소수 7680×4320) 등으로 해상도가 매우 높은 것이 바람직하다. 특히 4K2K, 8K4K, 또는 이들 이상의 해상도로 하는 것이 바람직하다. 또한 본 발명의 일 형태의 표시 장치에서의 화소 밀도(정세도)는 300ppi 이상이 바람직하고, 500ppi 이상이 더 바람직하고, 1000ppi 이상이 더 바람직하고, 2000ppi 이상이 더 바람직하고, 3000ppi 이상이 더 바람직하고, 5000ppi 이상이 더 바람직하고, 7000ppi 이상이 더 바람직하다. 이러한 해상도 또는 정세도가 높은 표시 장치를 사용함으로써, 휴대용 또는 가정용 등의 개인적 사용을 위한 전자 기기에서 현장감 및 깊이감 등을 더 높일 수 있다.
본 실시형태의 전자 기기는 가옥 또는 빌딩의 내벽 또는 외벽, 혹은 자동차의 내장 또는 외장의 곡면을 따라 제공할 수 있다.
본 실시형태의 전자 기기는 안테나를 포함하여도 좋다. 안테나로 신호를 수신함으로써, 표시부에서 영상 및 정보 등을 표시할 수 있다. 또한 전자 기기가 안테나 및 이차 전지를 포함하는 경우, 안테나를 비접촉 전력 전송(傳送)에 사용하여도 좋다.
본 실시형태의 전자 기기는 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도(硬度), 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 갖는 것)를 포함하여도 좋다.
본 실시형태의 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)를 실행하는 기능, 무선 통신 기능, 기록 매체에 저장된 프로그램 또는 데이터를 판독하는 기능 등을 가질 수 있다.
도 23의 (A)에 나타낸 전자 기기(6500)는 스마트폰으로서 사용할 수 있는 휴대 정보 단말기이다.
전자 기기(6500)는 하우징(6501), 표시부(6502), 전원 버튼(6503), 버튼(6504), 스피커(6505), 마이크로폰(6506), 카메라(6507), 및 광원(6508) 등을 포함한다. 표시부(6502)는 터치 패널 기능을 갖는다.
표시부(6502)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
도 23의 (B)는 하우징(6501)의 마이크로폰(6506) 측의 단부를 포함한 단면 개략도이다.
하우징(6501)의 표시면 측에는 광 투과성을 갖는 보호 부재(6510)가 제공되고, 하우징(6501)과 보호 부재(6510)로 둘러싸인 공간 내에 표시 패널(6511), 광학 부재(6512), 터치 센서 패널(6513), 인쇄 기판(6517), 배터리(6518) 등이 배치되어 있다.
보호 부재(6510)에는 표시 패널(6511), 광학 부재(6512), 및 터치 센서 패널(6513)이 접착층(도시하지 않았음)에 의하여 고정되어 있다.
표시부(6502)보다 외측의 영역에서 표시 패널(6511)의 일부가 접혀 있고, 이 접힌 부분에 FPC(6515)가 접속되어 있다. FPC(6515)에는 IC(6516)가 실장되어 있다. FPC(6515)는 인쇄 기판(6517)에 제공된 단자에 접속되어 있다.
표시 패널(6511)에는 본 발명의 일 형태의 플렉시블 디스플레이(가요성을 갖는 표시 장치)를 적용할 수 있다. 그러므로 매우 가벼운 전자 기기를 실현할 수 있다. 또한 표시 패널(6511)이 매우 얇기 때문에, 전자 기기의 두께를 억제하면서 대용량 배터리(6518)를 탑재할 수도 있다. 또한 표시 패널(6511)의 일부를 접어 화소부의 이면 측에 FPC(6515)와의 접속부를 배치함으로써, 슬림 베젤의 전자 기기를 실현할 수 있다.
도 24의 (A)에는 텔레비전 장치의 일례를 나타내었다. 텔레비전 장치(7100)에서는, 하우징(7101)에 표시부(7000)가 포함되어 있다. 여기서는, 스탠드(7103)에 의하여 하우징(7101)을 지지한 구성을 나타내었다.
표시부(7000)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
도 24의 (A)에 나타낸 텔레비전 장치(7100)의 조작은 하우징(7101)이 갖는 조작 스위치 및 별체의 리모트 컨트롤러(7111)에 의하여 수행할 수 있다. 또는 표시부(7000)에 터치 센서를 포함하여도 좋고, 손가락 등으로 표시부(7000)를 터치함으로써 텔레비전 장치(7100)를 조작하여도 좋다. 리모트 컨트롤러(7111)는 상기 리모트 컨트롤러(7111)로부터 출력되는 정보를 표시하는 표시부를 가져도 좋다. 리모트 컨트롤러(7111)가 갖는 조작 키 또는 터치 패널에 의하여 채널 및 음량을 조작할 수 있고, 표시부(7000)에 표시되는 영상을 조작할 수 있다.
또한 텔레비전 장치(7100)는 수신기 및 모뎀 등을 포함한다. 수신기에 의하여 일반적인 텔레비전 방송을 수신할 수 있다. 또한 모뎀을 통하여 유선 또는 무선으로 통신 네트워크에 접속함으로써, 한 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 사이, 또는 수신자끼리 등)의 정보 통신을 수행할 수도 있다.
도 24의 (B)에는 노트북형 퍼스널 컴퓨터의 일례를 나타내었다. 노트북형 퍼스널 컴퓨터(7200)는 하우징(7211), 키보드(7212), 포인팅 디바이스(7213), 외부 접속 포트(7214) 등을 포함한다. 하우징(7211)에 표시부(7000)가 포함되어 있다.
표시부(7000)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
도 24의 (C) 및 (D)에는 디지털 사이니지의 일례를 나타내었다.
도 24의 (C)에 나타낸 디지털 사이니지(7300)는 하우징(7301), 표시부(7000), 및 스피커(7303) 등을 포함한다. 또한 LED 램프, 조작 키(전원 스위치 또는 조작 스위치를 포함함), 접속 단자, 각종 센서, 마이크로폰 등을 포함할 수 있다.
도 24의 (D)에는 원기둥 모양의 기둥(7401)에 장착된 디지털 사이니지(7400)를 나타내었다. 디지털 사이니지(7400)는 기둥(7401)의 곡면을 따라 제공된 표시부(7000)를 포함한다.
도 24의 (C) 및 (D)에서는, 표시부(7000)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
표시부(7000)가 넓을수록 한번에 제공할 수 있는 정보량을 늘릴 수 있다. 또한 표시부(7000)가 넓을수록 사람의 눈에 띄기 쉽기 때문에, 예를 들어 광고의 홍보 효과를 높일 수 있다.
표시부(7000)에 터치 패널을 적용함으로써, 표시부(7000)에 화상 또는 동영상을 표시할 뿐만 아니라, 사용자가 직관적으로 조작할 수도 있어 바람직하다. 또한 노선 정보 또는 교통 정보 등의 정보를 제공하기 위한 용도로 사용하는 경우에는, 직관적인 조작에 의하여 사용성을 높일 수 있다.
또한 도 24의 (C) 및 (D)에 나타낸 바와 같이, 디지털 사이니지(7300) 또는 디지털 사이니지(7400)는 사용자가 소유하는 스마트폰 등의 정보 단말기(7311) 또는 정보 단말기(7411)와 무선 통신에 의하여 연계 가능한 것이 바람직하다. 예를 들어 표시부(7000)에 표시되는 광고의 정보를 정보 단말기(7311) 또는 정보 단말기(7411)의 화면에 표시할 수 있다. 또한 정보 단말기(7311) 또는 정보 단말기(7411)를 조작함으로써, 표시부(7000)의 표시를 전환할 수 있다.
또한 디지털 사이니지(7300) 또는 디지털 사이니지(7400)에 정보 단말기(7311) 또는 정보 단말기(7411)의 화면을 조작 수단(컨트롤러)으로서 사용한 게임을 실행시킬 수도 있다. 이에 의하여, 불특정 다수의 사용자가 동시에 게임에 참가하여 즐길 수 있다.
도 25의 (A)는 파인더(8100)가 장착된 상태의 카메라(8000)의 외관을 나타낸 도면이다.
카메라(8000)는 하우징(8001), 표시부(8002), 조작 버튼(8003), 셔터 버튼(8004) 등을 포함한다. 또한 카메라(8000)에는 탈착 가능한 렌즈(8006)가 장착되어 있다. 또한 카메라(8000)에서 렌즈(8006)와 하우징은 일체화되어도 좋다.
카메라(8000)는 셔터 버튼(8004)을 누르거나 터치 패널로서 기능하는 표시부(8002)를 터치함으로써 촬상할 수 있다.
하우징(8001)은 전극을 포함한 마운트를 포함하고, 파인더(8100) 외에 스트로보 라이트 등이 접속될 수 있다.
파인더(8100)는 하우징(8101), 표시부(8102), 버튼(8103) 등을 포함한다.
하우징(8101)은 카메라(8000)의 마운트와 결합하는 마운트에 의하여 카메라(8000)에 장착되어 있다. 파인더(8100)에서는 카메라(8000)로부터 수신한 영상 등을 표시부(8102)에 표시할 수 있다.
버튼(8103)은 전원 버튼 등으로서의 기능을 갖는다.
카메라(8000)의 표시부(8002) 및 파인더(8100)의 표시부(8102)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다. 또한 파인더가 내장된 카메라(8000)이어도 좋다.
도 25의 (B)는 헤드 마운트 디스플레이(8200)의 외관을 나타낸 도면이다.
헤드 마운트 디스플레이(8200)는 장착부(8201), 렌즈(8202), 본체(8203), 표시부(8204), 케이블(8205) 등을 포함한다. 또한 장착부(8201)에는 배터리(8206)가 내장되어 있다.
케이블(8205)은 배터리(8206)로부터 본체(8203)에 전력을 공급한다. 본체(8203)는 무선 수신기 등을 포함하고, 수신한 영상 정보를 표시부(8204)에 표시할 수 있다. 또한 본체(8203)는 카메라를 포함하고, 사용자의 안구 또는 눈꺼풀의 움직임의 정보를 입력 수단으로서 사용할 수 있다.
또한 장착부(8201)는 사용자와 접촉하는 위치에 사용자의 안구의 움직임에 따라 흐르는 전류를 검지할 수 있는 복수의 전극이 제공되어, 시선을 인식하는 기능을 가져도 좋다. 또한 상기 전극을 흐르는 전류에 의하여 사용자의 맥박을 모니터링하는 기능을 가져도 좋다. 또한 장착부(8201)는 온도 센서, 압력 센서, 가속도 센서 등의 각종 센서를 가져도 좋고, 사용자의 생체 정보를 표시부(8204)에 표시하는 기능, 사용자의 머리의 움직임에 맞추어 표시부(8204)에 표시되는 영상을 변화시키는 기능 등을 가져도 좋다.
표시부(8204)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
도 25의 (C) 내지 (E)는 헤드 마운트 디스플레이(8300)의 외관을 나타낸 도면이다. 헤드 마운트 디스플레이(8300)는 하우징(8301)과, 표시부(8302)와, 밴드상의 고정구(8304)와, 한 쌍의 렌즈(8305)를 포함한다.
사용자는 렌즈(8305)를 통하여 표시부(8302)의 표시를 시인할 수 있다. 또한 표시부(8302)를 만곡시켜 배치하면, 사용자는 높은 현장감을 느낄 수 있어 바람직하다. 또한 표시부(8302)의 다른 영역에 표시된 다른 화상을 렌즈(8305)를 통하여 시인함으로써, 시차를 사용한 3차원 표시 등을 할 수도 있다. 또한 하나의 표시부(8302)를 제공하는 구성에 한정되지 않고, 2개의 표시부(8302)를 제공하여 사용자의 한쪽 눈마다 하나의 표시부를 배치하여도 좋다.
표시부(8302)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다. 본 발명의 일 형태의 표시 장치는 매우 높은 정세도를 실현할 수도 있다. 예를 들어 도 25의 (E)와 같이 렌즈(8305)를 사용하여 표시가 확대되어 시인되는 경우에도 사용자에게 화소가 시인되기 어렵다. 즉 표시부(8302)를 사용하여 사용자에게 현실감이 높은 영상을 시인시킬 수 있다.
도 25의 (F)는 고글형 헤드 마운트 디스플레이(8400)의 외관을 나타낸 도면이다. 헤드 마운트 디스플레이(8400)는 한 쌍의 하우징(8401)과, 장착부(8402)와, 완충 부재(8403)를 포함한다. 한 쌍의 하우징(8401) 내에는 각각 표시부(8404) 및 렌즈(8405)가 제공된다. 한 쌍의 표시부(8404)에 서로 다른 화상을 표시함으로써, 시차를 사용한 3차원 표시를 수행할 수 있다.
사용자는 렌즈(8405)를 통하여 표시부(8404)를 시인할 수 있다. 렌즈(8405)는 초점 조정 기구를 갖고, 사용자의 시력에 따라 위치를 조정할 수 있다. 표시부(8404)는 정사각형 또는 가로로 긴 직사각형인 것이 바람직하다. 이에 의하여, 현장감을 높일 수 있다.
장착부(8402)는 사용자의 얼굴 크기에 따라 조정되고, 흘러내리지 않도록 가소성 및 탄성을 갖는 것이 바람직하다. 또한 장착부(8402)의 일부는 골전도 이어폰으로서 기능하는 진동 기구를 갖는 것이 바람직하다. 이에 의하여, 이어폰, 스피커 등의 음향 기기가 별도로 불필요하고, 장착하기만 하면 영상과 음성을 즐길 수 있다. 또한 하우징(8401)이 무선 통신에 의하여 음성 데이터를 출력하는 기능을 가져도 좋다.
장착부(8402)와 완충 부재(8403)는 사용자의 얼굴(이마, 뺨 등)에 접촉되는 부분이다. 완충 부재(8403)가 사용자의 얼굴과 밀착되면, 광 누설을 방지할 수 있기 때문에, 몰입감을 더 높일 수 있다. 사용자가 헤드 마운트 디스플레이(8400)를 장착한 경우에 사용자의 얼굴에 밀착되도록, 완충 부재(8403)로서는 부드러운 소재를 사용하는 것이 바람직하다. 예를 들어 고무, 실리콘 고무, 우레탄, 스펀지 등의 소재를 사용할 수 있다. 또한 스펀지 등의 표면을 천, 피혁(천연 피혁 또는 합성 피혁) 등으로 덮은 것을 사용하면, 사용자의 얼굴과 완충 부재(8403) 사이에 틈이 생기기 어렵기 때문에, 광 누설을 적합하게 방지할 수 있다. 또한 이러한 소재를 사용하면, 촉감이 좋고, 추운 계절 등에 장착한 경우에 사용자가 차갑다고 느끼지 않기 때문에 바람직하다. 완충 부재(8403) 또는 장착부(8402) 등, 사용자의 피부에 접촉되는 부재를 탈착 가능한 구성으로 하면, 클리닝 또는 교환이 용이해지기 때문에 바람직하다.
도 26의 (A) 내지 (F)에 나타낸 전자 기기는 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 갖는 것), 마이크로폰(9008) 등을 포함한다.
도 26의 (A) 내지 (F)에 나타낸 전자 기기는 다양한 기능을 갖는다. 예를 들어 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 기록 매체에 저장된 프로그램 또는 데이터를 판독하여 처리하는 기능 등을 가질 수 있다. 또한 전자 기기의 기능은 이들에 한정되지 않고, 다양한 기능을 가질 수 있다. 전자 기기는 복수의 표시부를 가져도 좋다. 또한 전자 기기는 카메라 등이 제공되고, 정지 화상 또는 동영상을 촬영하고 기록 매체(외부 기록 매체 또는 카메라에 내장된 기록 매체)에 저장하는 기능, 촬영한 화상을 표시부에 표시하는 기능 등을 가져도 좋다.
표시부(9001)에 본 발명의 일 형태의 표시 장치를 적용할 수 있다.
도 26의 (A) 내지 (F)에 나타낸 전자 기기의 자세한 사항에 대하여 이하에서 설명한다.
도 26의 (A)는 휴대 정보 단말기(9101)를 나타낸 사시도이다. 휴대 정보 단말기(9101)는 예를 들어 스마트폰으로서 사용할 수 있다. 또한 휴대 정보 단말기(9101)에는 스피커(9003), 접속 단자(9006), 센서(9007) 등을 제공하여도 좋다. 또한 휴대 정보 단말기(9101)는 문자 및 화상 정보를 그 복수의 면에 표시할 수 있다. 도 26의 (A)에는 3개의 아이콘(9050)을 표시한 예를 나타내었다. 또한 파선의 직사각형으로 나타낸 정보(9051)를 표시부(9001)의 다른 면에 표시할 수도 있다. 정보(9051)의 예로서는 전자 메일, SNS, 전화 등의 착신의 알림, 전자 메일, SNS 등의 제목, 송신자명, 일시, 시각, 배터리의 잔량, 안테나의 수신 강도 등이 있다. 또는 정보(9051)가 표시되는 위치에는 아이콘(9050) 등을 표시하여도 좋다.
도 26의 (B)는 휴대 정보 단말기(9102)를 나타낸 사시도이다. 휴대 정보 단말기(9102)는 표시부(9001)의 3면 이상에 정보를 표시하는 기능을 갖는다. 여기서는 정보(9052), 정보(9053), 정보(9054)가 각각 다른 면에 표시되어 있는 예를 나타내었다. 예를 들어 사용자는 옷의 가슴 포켓에 휴대 정보 단말기(9102)를 수납한 상태에서, 휴대 정보 단말기(9102) 위쪽에서 볼 수 있는 위치에 표시된 정보(9053)를 확인할 수도 있다. 사용자는 휴대 정보 단말기(9102)를 포켓에서 꺼내지 않고 표시를 확인하고, 예를 들어 전화를 받을지 여부를 판단할 수 있다.
도 26의 (C)는 손목시계형 휴대 정보 단말기(9200)를 나타낸 사시도이다. 휴대 정보 단말기(9200)는 예를 들어 스마트워치(등록 상표)로서 사용할 수 있다. 또한 표시부(9001)는 그 표시면이 만곡되어 제공되고, 만곡된 표시면을 따라 표시를 할 수 있다. 또한 휴대 정보 단말기(9200)가, 예를 들어 무선 통신이 가능한 헤드셋과 상호 통신함으로써, 핸즈프리로 통화를 할 수도 있다. 또한 휴대 정보 단말기(9200)는 접속 단자(9006)에 의하여 다른 정보 단말기와 상호로 데이터를 주고받거나 충전을 할 수도 있다. 또한 충전 동작은 무선 급전에 의하여 수행하여도 좋다.
도 26의 (D) 내지 (F)는 접을 수 있는 휴대 정보 단말기(9201)를 나타낸 사시도이다. 또한 도 26의 (D)는 펼친 상태의 휴대 정보 단말기(9201)를 나타낸 사시도이고, 도 26의 (F)는 접은 상태의 휴대 정보 단말기(9201)를 나타낸 사시도이고, 도 26의 (E)는 도 26의 (D) 및 (F)에 나타낸 상태 중 한쪽으로부터 다른 쪽으로 변화되는 도중의 상태의 휴대 정보 단말기(9201)를 나타낸 사시도이다. 휴대 정보 단말기(9201)는 접은 상태에서는 휴대성이 뛰어나고, 펼친 상태에서는 이음매가 없고 넓은 표시 영역을 가지므로 표시의 일람성(一覽性)이 뛰어나다. 휴대 정보 단말기(9201)의 표시부(9001)는 힌지(9055)에 의하여 연결된 3개의 하우징(9000)으로 지지되어 있다. 예를 들어 표시부(9001)는 곡률 반경 0.1mm 이상 150mm 이하로 구부릴 수 있다.
본 실시형태에서 예시한 구성예 및 이들에 대응하는 도면 등은, 적어도 그 일부를 다른 구성예 또는 도면 등과 적절히 조합할 수 있다.
(실시예)
본 실시예에서는 본 발명의 일 형태에 따른 제작 방법을 사용하여 트랜지스터를 제작하고 단면 STEM 이미지의 관찰 및 전기 특성의 측정을 수행하였다.
<시료의 제작>
본 실시예에서는 도 7 내지 도 9에 나타낸 방법을 사용하여 도 1에 나타낸 트랜지스터(10)와 같은 구성의 복수의 트랜지스터를 갖는 시료 A 내지 시료 D를 제작하였다. 또한 시료 A에서는 채널 길이의 설곗값을 0.5μm로 하고, 시료 B에서는 채널 길이의 설곗값을 0.7μm로 하고, 시료 C에서는 채널 길이의 설곗값을 1.0μm로 하고, 시료 D에서는 채널 길이의 설곗값을 1.5μm로 하였다. 또한 시료 A 내지 시료 D에서 채널 폭의 설곗값은 5.0μm로 하였다.
우선 기판(11)으로서 유리 기판을 준비하였다. 다음으로 기판(11) 위에 도전층(15)을 형성하였다. 도전층(15)으로서는 스퍼터링법으로 성막한 막 두께 약 100nm의 텅스텐막을 사용하였다. 또한 시료 A 내지 시료 D에서 복수의 트랜지스터의 일부에서는 백 게이트로서 기능하는 도전층(15)을 제공하지 않았다.
다음으로 도전층(15)을 덮어 절연층(17)을 성막하였다. 본 실시예에서는 절연층(17)은 절연층(17a)과 절연층(17a) 위의 절연층(17b)의 적층 구조로 하였다. 절연층(17a)은 PECVD법으로 성막한 막 두께 약 50nm의 질화 실리콘막을 사용하였다. 절연층(17b)은 PECVD법으로 성막한 막 두께 약 100nm의 산화질화 실리콘막을 사용하였다.
다음으로 절연층(17) 위에 막 두께 5nm의 마스크층(25)을 제공하고 플라스마 처리를 수행하여 절연층(17a)에 산소 이온을 첨가하였다. 마스크층(25)은 In-Ga-Zn 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용한 스퍼터링법에 의하여 형성하였다. 플라스마 처리는 O2 가스 300sccm을 사용하여 압력을 25.06Pa로 하고, 상부 전극의 전력을 1000W로 하고, 하부 전극의 전력을 4750W로 하고, 처리 시간을 120초로 하였다. 산소 이온을 첨가한 후, 마스크층(25)은 제거하였다.
다음으로 절연층(17) 위에 막 두께 약 40nm의 반도체층(18)을 형성하였다. 반도체층(18)은 In-Ga-Zn 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용한 스퍼터링법에 의하여 형성하였다. 성막 조건은 압력을 0.6Pa로, 전원 전력을 2.5kW로, 기판 온도를 130℃로 하였다. 성막 가스로서는 산소 가스와 아르곤 가스의 혼합 가스를 사용하고, 산소 유량비를 50%로 하였다.
다음으로 질소 분위기에서 온도 450℃, 30분간의 가열 처리를 수행하고, 이어서 산소와 질소의 혼합 분위기하에서 450℃, 30분간의 가열 처리를 하였다.
다음으로 도전층(12a) 및 도전층(12b)이 되는 막 두께 약 100nm의 도전막(12A)을 성막하고 그 위에 마스크층(19)이 되는 막 두께 50nm의 마스크막(19A)을 성막하였다. 도전막(12A)은 스퍼터링법을 사용하여 성막하였다. 마스크막(19A)은 In-Ga-Zn 산화물 타깃(In:Ga:Zn=5:1:3[원자수비])을 사용한 스퍼터링법에 의하여 형성하였다. 성막 조건은 압력을 0.6Pa로, 전원 전력을 2.5kW로, 기판 온도를 실온으로 하였다. 성막 가스로서는 아르곤 가스를 사용하였다.
다음으로 도전층(12a)이 형성되는 영역 위에 레지스트 마스크(30)를 형성하고, 레지스트 마스크(30)를 사용하여 마스크막(19A)을 웨트 에칭법으로 가공하고, 마스크층(19)을 형성하였다. 웨트 에칭법으로는 혼산 알루미늄액을 사용하여 30초 동안 처리를 수행하였다. 혼산 알루미늄액은 질산 5% 미만, 아세트산 10% 미만, 인산 80% 미만을 포함하는, 수용액이다.
다음으로 도전층(12b)이 형성되는 영역 위에 레지스트 마스크(40)를 형성하고, 마스크층(19)과 레지스트 마스크(40)를 사용하여 도전막(12A)을 드라이 에칭법으로 가공하고, 도전층(12a) 및 도전층(12b)을 형성하였다. 드라이 에칭법으로는 에칭 가스로서 SF6 가스 900sccm을 사용하여 압력을 2.5Pa로 하고, 상부 전극의 전력을 2000W로 하고, 하부 전극의 전력을 1000W로 하고, 처리 시간을 60초로 하였다.
여기서 시료 A에서는 도전층(12a)과 도전층(12b)의 거리가 약 0.5μm가 되도록 하고, 시료 B에서는 도전층(12a)과 도전층(12b)의 거리가 약 0.7μm가 되도록 하고, 시료 C에서는 도전층(12a)과 도전층(12b)의 거리가 약 1.0μm가 되도록 하고, 시료 D에서는 도전층(12a)과 도전층(12b)의 거리가 약 1.5μm가 되도록 하였다.
다음으로 플라스마 처리를 수행하였다. 플라스마 처리에는 유량 10000sccm의 일산화 이질소 가스 사용하여 압력을 200Pa로 하고, 전력을 150W로 하고, 기판 온도를 350℃로 하고, 처리 시간을 30초로 하였다.
다음으로 상술한 플라스마 처리 후, 대기에 노출시키지 않고 연속하여 막 두께 약 100nm의 절연층(16)을 성막하였다. 절연층(16)은 PECVD법으로 성막된 막 두께 약 10nm의 제 1 산화질화 실리콘막과, 막 두께 약 70nm의 제 2 산화질화 실리콘막과, 막 두께 약 20nm의 제 3 산화질화 실리콘막의 적층막이다. 제 1 산화질화 실리콘막은 성막 가스로서 SiH4 가스 50sccm, N2O 가스 18000sccm을 사용하여 압력을 200Pa로 하고, 전력을 500W로 하고, 기판 온도를 350℃로 하였다. 제 2 산화질화 실리콘막은 성막 가스로서 SiH4 가스 200sccm, N2O 가스 12000sccm을 사용하여 압력을 300Pa로 하고, 전력을 700W로 하고, 기판 온도를 350℃로 하였다. 제 3 산화질화 실리콘막은 성막 가스로서 SiH4 가스 70sccm, N2O 가스 10500sccm을 사용하여 압력을 100Pa로 하고, 전력을 700W로 하고, 기판 온도를 350℃로 하였다.
다음으로 절연층(16) 위에 도전층(20)을 형성하였다. 도전층(20)은 막 두께 20nm의 금속 산화물막과 그 위에 스퍼터링법으로 형성된 막 두께 100nm의 MoNb 합금막의 적층막이다. 금속 산화물막은 In-Ga-Zn 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용한 스퍼터링법에 의하여 형성하였다. 성막 조건은 압력을 0.6Pa로, 전원 전력을 2.5kW로, 기판 온도를 130℃로 하였다. 성막 가스로서는 산소 가스를 사용하였다. 또한 상기 금속 산화물막의 성막 후, 산소 분위기에서 300℃, 1시간의 가열 처리를 수행하였다.
다음으로 형성한 트랜지스터를 덮어 막 두께 약 1.5μm의 아크릴 수지를 성막하였다. 그 후, 질소 분위기에서 250℃, 1시간의 가열 처리를 수행하였다.
상술한 식으로 본 실시예에 따른 시료 A 내지 시료 D를 제작하였다.
<트랜지스터의 단면 STEM 이미지의 관찰>
시료 A 내지 시료 C에서 단면 STEM 이미지를 촬영한 결과에 대하여 도 27의 (A) 내지 (D)에 나타내었다. 시료 B에 대해서는 2점 촬영을 수행하였다(이하, 시료 B1 및 시료 B2로 함). 도 27의 (A)는 시료 A의 단면 STEM 이미지이고, 도 27의 (B)는 시료 B1의 단면 STEM 이미지이고, 도 27의 (C)는 시료 B2의 단면 STEM 이미지이고, 도 27의 (D)는 시료 C의 단면 STEM 이미지이다. 또한 시료 A 내지 시료 C는 Hitachi High-Tech Corporation 제조의 주사 투과 전자 현미경(STEM: Scanning Transmission Electron Microscope)(형식 번호: HD-2300)을 사용하여 가속 전압 50kV로 촬영하였다. 또한 본 촬영에서는 백 게이트로서 기능하는 도전층(15)을 형성하지 않는 트랜지스터를 촬영하였다.
도 27의 (A) 내지 (D)에 나타낸 바와 같이 시료 A는 채널 길이 0.51μm, 시료 B1은 채널 길이 0.67μm, 시료 B2는 채널 길이 0.78μm, 시료 C는 채널 길이 1.06μm가 되어 있고 거의 원하는 채널 길이로 형성할 수 있었다.
또한 서브미크론 크기의 채널 길이인 시료 B에서 20점 측정하였지만 채널 길이 평균값이 0.75μm, 3σ=0.14μm이며 기판면 내의 편차에서도 양호한 결과를 얻을 수 있었다. 이와 같이 마스크층(19)과 레지스트 마스크(40)에 의한 더블 패터닝으로 에칭을 수행함으로써 서브미크론 크기의 채널 길이를 갖는 트랜지스터를 기판면 내의 편차를 저감하여 형성할 수 있다는 것이 나타났다.
<트랜지스터의 ID-VG 특성>
다음으로 시료 A 내지 시료 D의 트랜지스터의 ID-VG 특성을 측정한 결과에 대하여 도 28의 (A), (B), 도 29의 (A), 및 (B)에 나타내었다. 도 28의 (A)는 시료 A의 ID-VG 특성을 나타낸 것이고, 도 28의 (B)는 시료 B의 ID-VG 특성을 나타낸 것이고, 도 29의 (A)는 시료 C의 ID-VG 특성을 나타낸 것이고, 도 29의 (B)는 시료 D의 ID-VG 특성을 나타낸 것이다. 또한 시료 A 내지 시료 D 각각에서 ID-VG 특성을 10점 측정하였다.
트랜지스터의 ID-VG 특성의 측정 조건으로서 게이트 전극에 인가하는 전압(이하, 게이트 전압(VG)이라고도 함)을 -10V에서 +10V까지 0.25V의 스텝으로 인가하였다. 또한 소스 전극에 인가하는 전압(이하, 소스 전압(VS)이라고도 함)을 0V로 하고, 드레인 전극에 인가하는 전압(이하, 드레인 전압(VD)이라고도 함)을 0.1V 및 10V로 하였다. 도 28 및 도 29에서는 상기 조건에서 드레인 전극에 흐르는 전류(이하, 드레인 전압(VD)이라고도 함)를 측정하였다.
도 28 및 도 29에 나타낸 바와 같이 시료 A 내지 시료 D의 어느 것에서도 양호한 전기 특성을 얻을 수 있었다. 채널 길이가 약 0.5μm인 시료 A에서는 전기 특성에 약간의 편차가 보였지만 채널 길이가 약 0.7μm인 시료 B에서는 전기 특성의 편차를 저감할 수 있었다.
또한 시료 A 내지 시료 D에 대하여 문턱 전압(Vth)과 온 전류(Id)를 산출한 결과에 대하여 도 30의 (A) 및 (B)에 나타내었다. 도 30의 (A)는 가로축에 채널 길이[μm]를 나타내고 세로축에 Vth[V]를 나타낸 그래프이다. 또한 도 30의 (B)는 가로축에 채널 길이[μm]를 나타내고 세로축에 Id[μA/μm]를 나타낸 그래프이다. 또한 온 전류(Id)는 VD=VG=10V, Vs=0V로 얻어진 드레인 전류 ID를 채널 폭으로 정규화된 값의 10점의 평균값이다.
도 30의 (A)에 나타낸 바와 같이 시료 A 내지 시료 D는 -0.5V 이상 0.5V 이내인 Vth의 수치가 얻어졌다. 구체적으로는 채널 길이가 0.5μm인 시료 A에서는 Vth가 약 -0.50V이고, 채널 길이 약 0.7μm인 시료 B에서는 Vth가 약 -0.18V가이고, 채널 길이가 약 1.0μm인 시료 C에서는 Vth가 약 0.06V이고, 채널 길이가 약 1.5μm인 시료 D는 약 0.14V이었다.
또한 도 30의 (B)에 나타낸 바와 같이 채널 길이의 길이와 온 전류(Id) 사이에 상관성이 보였다. 또한 채널 길이가 짧은 시료 A 및 시료 B에서는 현저한 온 전류의 향상이 보였다.
또한 시료 B와 LTPS(Low Temperature Polycrystalline Silicon)-FET의 전기 특성을 비교한 결과에 대하여 도 31의 (A) 및 (B)에 나타내었다. 도 31의 (A)는 시료 B(실선)와 LTPS-FET(파선)의 ID-VG 특성을 비교한 도면이다. 또한 도 31의 (B)는 시료 B와 LTPS-FET의 온 전류(Id)를 비교한 도면이다. 여기서 LTPS-FET는 채널 길이 약 3μm의 n형 트랜지스터를 사용하였다.
도 31의 (B)에 나타낸 바와 같이 채널 길이 약 0.7μm의 시료 B는 채널 길이 약 3μm의 LTPS-FET보다 양호한 온 특성이 얻어졌다. 또한 도 31의 (A)에 나타낸 바와 같이 시료 B는 서브 미크론 사이즈의 채널 길이에서도 온 전류는 검출 하한 이하이었다.
본 실시예에 따른 트랜지스터는 이와 같이 양호한 온 특성을 갖기 때문에 큰 전류가 요구되는 스위칭 소자(예를 들어 화소 회로에서의 구동 트랜지스터, 또는 게이트 드라이버를 구성하는 트랜지스터 등)로서 적합하게 사용할 수 있다. 또한 채널 폭을 축소하여 회로의 미세화를 도모할 수도 있다. 예를 들어 게이트 드라이버를 축소하여 표시 장치의 슬림 베젤화를 도모할 수도 있다.
<트랜지스터의 신뢰성>
다음으로 시료 B의 트랜지스터의 신뢰성을 평가하였다.
신뢰성 평가로서, 게이트 바이어스 스트레스 시험(GBT 시험)을 수행하였다. 본 실시예에서는 PBTS(Positive Bias Temperature Stress) 시험과 NBTIS(Negative Bias Temperature Illumination Stress) 시험을 수행하였다.
PBTS 시험에서는 트랜지스터가 형성되어 있는 기판을 60℃로 유지하고, 트랜지스터의 소스와 드레인에 0V, 게이트에 +20V의 전압을 인가하고, 이 상태를 1시간 동안 유지하였다. 시험 환경은 암 상태로 하였다.
NBTIS 시험에서는 트랜지스터가 형성되어 있는 기판을 60℃로 유지하고, 10000lx의 백색 LED광을 조사한 상태에서, 트랜지스터의 소스와 드레인에 0V, 게이트에 -20V의 전압을 인가하고, 이 상태를 1시간 동안 유지하였다. 백색 LED광은 유리 기판의 표면 측으로부터 조사하였다.
PBTS 시험 전후 및 NBTIS 시험 전후에서의 시료 B의 문턱 전압의 변동량(ΔVth)을 도 32에 나타내었다.
도 32에 나타낸 바와 같이 시료 B는 PBTS 시험 및 NBTIS 시험 모두 문턱 전압의 변동량이 1V 미만이고 양호한 신뢰성을 나타내었다.
상술한 바와 같이, 본 발명의 일 형태에 따른 트랜지스터는 양호한 전기 특성과 높은 신뢰성을 갖는다는 것이 확인되었다.
10: 트랜지스터, 11: 기판, 12a: 도전층, 12A: 도전막, 12b: 도전층, 13a: 도전층, 13b: 도전층, 13c: 도전층, 15: 도전층, 16: 절연층, 17: 절연층, 17a: 절연층, 17b: 절연층, 18: 반도체층, 18A: 금속 산화물막, 19: 마스크층, 19A: 마스크막, 20: 도전층, 22: 절연층, 25: 마스크층, 30: 레지스트 마스크, 40: 레지스트 마스크, 42: 개구부, 90B: 발광 소자, 90G: 발광 소자, 90R: 발광 소자, 90S: 수광 소자, 100: 표시 장치, 101: 기판, 111: 화소 전극, 111C: 접속 전극, 111G: 화소 전극, 111R: 화소 전극, 112B: 유기층, 112G: 유기층, 112R: 유기층, 113: 공통 전극, 114: 유기층, 115: 유기층, 121: 보호층, 124a: 화소, 124b: 화소, 125: 절연층, 126: 수지층, 130: 접속부, 131: 절연층, 200: 표시 패널, 201: 기판, 202: 기판, 203: 기능층, 211: 발광 소자, 211B: 발광 소자, 211G: 발광 소자, 211R: 발광 소자, 211W: 발광 소자, 212: 수광 소자, 220: 손가락, 221: 접촉부, 222: 지문, 223: 촬상 범위, 225: 스타일러스, 226: 궤적, 252: 트랜지스터, 254: 접촉부, 260: 트랜지스터, 261: 절연층, 262: 절연층, 264: 절연층, 265: 절연층, 271: 도전층, 272a: 도전층, 272b: 도전층, 273: 도전층, 274: 마스크층, 275: 절연층, 278: 접속부, 281: 반도체층, 292: 접속층, 400: 표시 장치, 411a: 도전층, 411b: 도전층, 411c: 도전층, 412B: EL층, 412G: EL층, 413: 공통 전극, 414: 유기층, 416: 보호층, 417: 차광층, 421: 절연층, 422: 수지층, 430b: 발광 소자, 430c: 발광 소자, 442: 접착층, 453: 기판, 454: 기판, 455: 접착층, 462: 표시부, 464: 회로, 465: 배선, 466: 도전층, 472: FPC, 473: IC, 711: 발광층, 712: 발광층, 713: 발광층, 720: 층, 720-1: 층, 720-2: 층, 730: 층, 730-1: 층, 730-2: 층, 750B: 발광 디바이스, 750G: 발광 디바이스, 750R: 발광 디바이스, 751: 층, 752: 층, 753B: 발광층, 753G: 발광층, 753R: 발광층, 754: 층, 755: 층, 760: 수광 디바이스, 761: 층, 762: 층, 763: 층, 790: EL층, 790a: EL층, 790b: EL층, 791: 하부 전극, 791B: 화소 전극, 791G: 화소 전극, 791PD: 화소 전극, 791R: 화소 전극, 792: 상부 전극, 795: 착색층, 6500: 전자 기기, 6501: 하우징, 6502: 표시부, 6503: 전원 버튼, 6504: 버튼, 6505: 스피커, 6506: 마이크로폰, 6507: 카메라, 6508: 광원, 6510: 보호 부재, 6511: 표시 패널, 6512: 광학 부재, 6513: 터치 센서 패널, 6515: FPC, 6516: IC, 6517: 인쇄 기판, 6518: 배터리, 7000: 표시부, 7100: 텔레비전 장치, 7101: 하우징, 7103: 스탠드, 7111: 리모트 컨트롤러, 7200: 노트북형 퍼스널 컴퓨터, 7211: 하우징, 7212: 키보드, 7213: 포인팅 디바이스, 7214: 외부 접속 포트, 7300: 디지털 사이니지, 7301: 하우징, 7303: 스피커, 7311: 정보 단말기, 7400: 디지털 사이니지, 7401: 기둥, 7411: 정보 단말기, 8000: 카메라, 8001: 하우징, 8002: 표시부, 8003: 조작 버튼, 8004: 셔터 버튼, 8006: 렌즈, 8100: 파인더, 8101: 하우징, 8102: 표시부, 8103: 버튼, 8200: 헤드 마운트 디스플레이, 8201: 장착부, 8202: 렌즈, 8203: 본체, 8204: 표시부, 8205: 케이블, 8206: 배터리, 8300: 헤드 마운트 디스플레이, 8301: 하우징, 8302: 표시부, 8304: 고정구, 8305: 렌즈, 8400: 헤드 마운트 디스플레이, 8401: 하우징, 8402: 장착부, 8403: 완충 부재, 8404: 표시부, 8405: 렌즈, 9000: 하우징, 9001: 표시부, 9003: 스피커, 9005: 조작 키, 9006: 접속 단자, 9007: 센서, 9008: 마이크로폰, 9050: 아이콘, 9051: 정보, 9052: 정보, 9053: 정보, 9054: 정보, 9055: 힌지, 9101: 휴대 정보 단말기, 9102: 휴대 정보 단말기, 9200: 휴대 정보 단말기, 9201: 휴대 정보 단말기

Claims (13)

  1. 반도체 장치로서,
    기판 위의 반도체층과,
    상기 반도체층 위에 이격되어 배치된 제 1 도전층 및 제 2 도전층과,
    상기 제 1 도전층의 상면에 접촉하여 배치된 마스크층과,
    상기 반도체층, 상기 제 1 도전층, 상기 제 2 도전층, 및 상기 마스크층을 덮어 배치된 제 1 절연층과,
    상기 제 1 절연층 위에 배치되고, 상기 반도체층과 중첩되는 제 3 도전층을 갖고,
    상기 제 1 절연층은 상기 마스크층의 상면 및 측면과, 상기 제 1 도전층의 측면과, 상기 제 2 도전층의 상면 및 측면과, 상기 반도체층의 상면에 접촉하고,
    상기 제 1 도전층과 상기 제 2 도전층의 대향하는 단부 사이의 거리가 1μm 이하인 영역을 갖는, 반도체 장치.
  2. 제 1 항에 있어서,
    제 4 도전층과 제 2 절연층을 갖고,
    상기 제 4 도전층은 상기 반도체층과 상기 기판 사이에 제공되고,
    상기 제 2 절연층은 상기 반도체층과 상기 제 2 도전층 사이에 제공되는, 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 절연층 및 상기 제 2 절연층에 개구부가 형성되고,
    상기 제 3 도전층은 상기 개구부를 통하여 상기 제 4 도전층에 접촉하는, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반도체층 및 상기 마스크층은 금속 산화물을 갖고,
    상기 제 1 도전층 및 상기 제 2 도전층은 금속을 갖는, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 금속 산화물은 인듐, 원소 M(원소 M은 갈륨, 알루미늄, 및 이트륨 중에서 선택된 1종류 또는 복수 종류), 및 아연을 포함하는, 반도체 장치.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 금속은 텅스텐을 포함하는, 반도체 장치.
  7. 표시 장치로서,
    제 1 항 내지 제 6 항 중 어느 한 항에 기재된 반도체 장치를 갖는, 표시 장치.
  8. 제 7 항에 있어서,
    제 1 화소와 상기 제 1 화소와 인접하여 배치된 제 2 화소를 갖고,
    상기 제 1 화소는 제 1 화소 전극과 상기 제 1 화소 전극 위의 제 1 EL층과 상기 제 1 EL층 위의 공통 전극을 갖고,
    상기 제 2 화소는 제 2 화소 전극과, 상기 제 2 화소 전극 위의 제 2 EL층과, 상기 제 2 EL층 위의 상기 공통 전극을 갖고,
    상기 제 1 화소 전극과 상기 제 2 화소 전극 사이의 거리가 8μm 이하인 영역을 갖는, 표시 장치.
  9. 반도체 장치의 제작 방법으로서,
    기판 위에 금속 산화물을 포함하는 반도체층을 형성하고,
    상기 반도체층을 덮어 도전막을 성막하고,
    상기 도전막 위에 금속 산화물을 포함하는 마스크막을 성막하고,
    상기 마스크막 위에 제 1 레지스트 마스크를 형성하고,
    상기 제 1 레지스트 마스크를 사용하여 상기 마스크막을 가공하여 마스크층을 형성하고,
    상기 도전막 위에 제 2 레지스트 마스크를 형성하고,
    상기 마스크층과 상기 제 2 레지스트 마스크를 사용하여 상기 도전막을 가공하여 제 1 도전층 및 제 2 도전층을 형성하고,
    상기 제 1 도전층, 상기 제 2 도전층, 상기 마스크층, 및 상기 반도체층을 덮어 절연층을 성막하고,
    상기 절연층 위에 상기 반도체층과 중첩되도록 제 3 도전층을 형성하고,
    상기 제 1 도전층과 상기 제 2 도전층의 대향하는 단부 사이의 거리를 1μm 이하로 하는, 반도체 장치의 제작 방법.
  10. 제 9 항에 있어서,
    상기 마스크막의 가공은 웨트 에칭법을 사용하여 수행하는, 반도체 장치의 제작 방법.
  11. 제 9 항 또는 제 10항에 있어서,
    상기 도전막의 가공은 드라이 에칭법을 사용하여 수행하는, 반도체 장치의 제작 방법.
  12. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 반도체층 및 상기 마스크막은 각각 인듐, 원소 M(원소 M은 갈륨, 알루미늄, 및 이트륨 중에서 선택된 1종류 또는 복수 종류), 및 아연을 포함하는, 반도체 장치의 제작 방법,
  13. 제 9 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 도전막은 텅스텐을 포함하는, 반도체 장치의 제작 방법.
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