KR101689725B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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히로키 오하라
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 개구율이 높은 반도체 장치 또는 그 제조 방법을 제공한다. 또한, 소비 전력이 낮은 반도체 장치 또는 그 제조 방법을 제공한다.
제 1 박막 트랜지스터를 가지는 화소부와 제 2 박막 트랜지스터를 가지는 구동 회로부를 가지고, 제 1 박막 트랜지스터는, 게이트 전극층과 게이트 절연층과 반도체층과 소스 전극층 및 드레인 전극층을 가지고, 제 1 박막 트랜지스터의 게이트 전극층, 게이트 절연층, 반도체층, 소스 전극층, 드레인 전극층은 투광성을 가지고, 제 2 박막 트랜지스터의 게이트 전극층은, 제 1 박막 트랜지스터의 게이트 전극층과 재료가 다르고, 제 1 박막 트랜지스터의 게이트 전극층보다 저저항의 도전층을 가지고, 제 2 박막 트랜지스터의 소스 전극층 및 드레인 전극층은, 제 1 박막 트랜지스터의 소스 전극층 및 드레인 전극층과 재료가 다르고, 제 1 박막 트랜지스터의 소스 전극층 및 드레인 전극층보다 저저항의 도전층을 가진다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 반도체 장치, 표시 장치, 그것들을 제작하는 방법, 또는, 그것들을 이용하는 방법에 관한 것이다. 특히, 투광성을 가진 반도체층을 가지는 액정 표시 장치, 그 제작 방법, 또는, 그것을 이용한 방법에 관한 것이다.
근년, 액정 디스플레이(LCD) 등의 플랫 패널 디스플레이가 널리 보급되어 오고 있다. 특히, 각 화소에 박막 트랜지스터를 형성한 액티브 매트릭스형의 LCD가 자주 이용되고 있다. 또한, 소스 드라이버(신호선 구동 회로) 및 게이트 드라이버(주사선 구동 회로) 또는 어느 한쪽의 구동 회로를, 화소부와 동일 기판 위에 일체 형성한 표시 장치도 개발되고 있다. 그 박막 트랜지스터는, 반도체층으로서 아몰퍼스(amorphous)(비정질) 실리콘이나 폴리(다결정) 실리콘을 이용한 것이 많이 사용되고 있다.
그러나, 그와 같은 실리콘 재료 대신에, 투광성을 가지는 금속 산화물이 주목받고 있다. 예를 들면, In-Ga-Zn-O계 산화물 등은, 액정 디스플레이 등의 표시 장치에서 필요로 하는 반도체 재료에 적용하는 것이 기대되고 있다. 특히 박막 트랜지스터의 채널층에 적용하는 것이 검토되고 있고, 또한, 게이트 전극이나 소스 전극 또는 드레인 전극도 투광성을 가지는 전극을 이용함으로써, 개구율을 향상시키는 기술이 검토되고 있다(특허문헌 1, 2 참조).
일본국 특개 2007-123700호 공보 일본국 특개 2007-81362호 공보
통상, 화소부의 박막 트랜지스터를 제어하는 구동 회로부로서, 소스 드라이버 및 게이트 드라이버 또는 어느 한쪽의 구동 회로가, 화소부와 동일 기판 위에 형성된 표시 장치에서는, FPC 단자 등으로부터 리드되는 전원선이나 신호선 등의 리드 배선이나, 소자와 소자, 예를 들면, 박막 트랜지스터와 박막 트랜지스터를 접속하는 배선은, 게이트 전극 및 소스 전극(드레인 전극)을 구성하는 도전층을 그대로 연장하여, 같은 섬(island)에서 형성된다. 따라서, 박막 트랜지스터의 게이트와 다른 박막 트랜지스터의 게이트를 접속하는 배선(게이트 배선이라고 칭함)은, 박막 트랜지스터의 게이트 전극과 같은 층 구조나 같은 재료로 형성되어 있고, 박막 트랜지스터의 소스와 다른 박막 트랜지스터의 소스를 접속하는 배선(소스 배선이라고 칭함)은, 박막 트랜지스터의 소스 전극과 같은 층 구조나 같은 재료로 형성되어 있고, 전원선이나 신호선 등의 리드 배선은, 상기 게이트 배선이나 상기 소스 배선과 같은 층 구조나 같은 재료로 형성되어 있는 것이 많다. 따라서, 게이트 전극 및 소스 전극(드레인 전극)으로서 투광성을 가지는 재료를 이용하여 형성한 경우, 전원선이나 신호선 등의 리드 배선이나, 구동 회로부의 게이트 배선 및 소스 배선이나, 화소부의 게이트 배선 및 소스 배선은, 게이트 전극 및 소스 전극(드레인 전극)과 같이, 투광성을 가지는 재료를 이용하여 형성되어 있는 것이 많다.
그러나, 통상, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO) 등의 투광성을 가지는 도전 재료는, 알루미늄(Al), 몰리브덴(Mo), 티탄(Ti), 텅스텐(W), 네오디뮴(Nd), 구리(Cu), 은(Ag) 등의 차광성 및 반사성을 가지는 도전 재료에 비하여 저항값이 높다. 따라서, 투광성을 가지는 도전 재료를 이용하여 FPC 단자 등으로부터 리드되는 전원선이나 신호선 등의 리드 배선이나, 구동 회로부의 배선을 형성하면, 배선 저항이 높아지게 된다. 특히, 구동 회로부는 고속 동작을 필요로 하기 때문에 배선 저항이 높아지면, 그 배선을 통과하는 신호의 파형이 왜곡되어, 구동 회로부의 고속 동작을 방해하게 된다. 따라서, 정확한 전압이나 전류를 공급하는 것이 곤란하게 되어, 화소부가 정상적인 표시나 동작을 행하는 것이 곤란하게 된다.
한편, 구동 회로부의 게이트 전극 및 소스 전극(드레인 전극)을, 차광성을 가지는 도전 재료로 형성하고, 또한, 게이트 배선 및 소스 배선도 차광성을 가지는 도전 재료로 형성한 경우, 배선의 도전율이 향상되기 때문에, FPC 단자 등으로부터 리드되는 전원선이나 신호선 등의 리드 배선의 배선 저항의 증가나, 구동 회로부의 신호의 파형의 왜곡을 억제할 수 있다. 또한, 화소부의 게이트 전극 및 소스 전극(드레인 전극)을 투광성을 가지는 재료로 형성함으로써, 개구율을 향상시켜, 소비 전력을 낮게 할 수 있다.
또한, 표시 성능의 면에서 화소에는 큰 보유 용량을 갖게 함과 동시에, 고개구율화가 요구되고 있다. 각 화소가 고개구율을 얻음으로써 광이용 효율이 향상되고, 표시 장치의 전력 절약화 및 소형화를 달성할 수 있다. 근년, 화소 사이즈의 미세화가 진행되어, 보다 고정세한 화상이 요구되고 있다. 그러나, 화소 사이즈의 미세화가 진행되면, 각 화소에 차지하는 박막 트랜지스터 및 배선의 형성 면적이 커지기 때문에, 화소 개구율은 저감한다. 따라서, 규정의 화소 사이즈 중에서 각 화소의 고개구율을 얻기 위해서는, 화소의 회로 구성에 필요한 회로 요소를 효율적으로 레이아웃하는 것이 불가결하다.
또한, 투광성을 가지는 반도체층을 이용한 박막 트랜지스터에서는, 박막 트랜지스터의 특성이 노멀리-온(normally-on)이 되기 쉽고, 스레시홀드 전압이 불안정했었기 때문에, 특히 구동 회로부에서는 고속 동작이 어려웠다.
본 발명의 일 양태는, 반도체 장치의 제조 비용을 저감시키는 것을 과제의 하나로 한다.
본 발명의 일 양태는, 화소부의 개구율을 향상시키는 것을 과제의 하나로 한다.
본 발명의 일 양태는, 화소부를 고정세화시키는 것을 과제의 하나로 한다.
본 발명의 일 양태는, 구동 회로부에 있어서, 동작 속도를 향상시키는 것을 과제의 하나로 한다.
본 발명의 일 양태는, 반도체 장치의 신뢰성을 향상시키는 것을 과제의 하나로 한다.
본 발명의 일 양태는, 제 1 박막 트랜지스터를 가지는 화소부와, 제 2 박막 트랜지스터를 가지는 구동 회로부를 가지고, 제 1 박막 트랜지스터의 게이트 전극(게이트 전극층이라고도 함), 소스 전극(소스 전극층이라고도 함), 및 드레인 전극(드레인 전극층이라고도 함)은 각각 투광성을 가지고, 제 2 박막 트랜지스터의 게이트 전극층의 저항값은 제 1 박막 트랜지스터의 게이트 전극층의 저항값보다 낮고, 제 2 박막 트랜지스터의 소스 전극층의 저항값은 제 1 박막 트랜지스터의 소스 전극층의 저항값보다 낮고, 제 2 박막 트랜지스터의 드레인 전극층의 저항값은 제 1 박막 트랜지스터의 드레인 전극층의 저항값보다 낮은 반도체 장치 또는 그 제작 방법이다.
또한, 본 명세서 중에서 이용하는 산화물 반도체는, InMO3(ZnO)m(m＞0)으로 표기되는 박막을 형성하고, 그 박막을 산화물 반도체층으로서 이용한 박막 트랜지스터를 제작한다. 또한, M은, Ga, Fe, Ni, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들면 M으로서, Ga의 경우 외에, Ga와 Ni 또는 Ga와 Fe 등, Ga 이외의 상기 금속 원소가 포함되는 경우가 있다. 또한, 상기 산화물 반도체에 있어서, M으로서 포함되는 금속 원소 외에, 불순물 원소로서 Fe, Ni, 그 외의 천이 금속 원소, 또는 이 천이 금속의 산화물이 포함되어 있는 것이 있다. 본 명세서에서는, InMO3(ZnO)m(m＞0)로 표기되는 구조의 산화물 반도체층 중, M으로서 Ga를 포함하는 구조의 산화물 반도체를 In-Ga-Zn-O계 산화물 반도체라고 부르고, 그 박막을 In-Ga-Zn-O계 비단결정막이라고도 부른다.
또한, 산화물 반도체층에 적용하는 금속 산화물로서 상기 외에도, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계의 금속 산화물을 적용할 수 있다. 또한, 상기 금속 산화물로 이루어지는 산화물 반도체층에 산화규소를 포함시켜도 좋다.
산화물 반도체는, 바람직하게는 In을 함유하는 산화물 반도체, 더욱 바람직하게는, In 및 Ga를 함유하는 산화물 반도체이다. 산화물 반도체층을 I형(진성)으로 하기 위해, 탈수화 또는 탈수소화는 유효하다.
또한, 본 명세서 중에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 표시 장치, 반도체 회로 및 전자기기는 모두 반도체 장치이다.
본 발명의 일 양태에 의해, 구동 회로의 동작 속도를 향상시킬 수 있고, 화소부의 개구율을 향상시킬 수 있다. 또한, 본 발명의 일 양태에 의해, 제조 공정수를 저감할 수 있고, 제조 비용을 저감할 수 있다. 또한, 본 발명의 일 양태는 화소부를 고정세화시킬 수 있다. 또한, 본 발명의 일 양태는 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 양태에 관한 반도체 장치의 상면도 및 단면도.
도 2는 본 발명의 일 양태에 관한 반도체 장치의 상면도 및 단면도.
도 3은 본 발명의 일 양태에 관한 반도체 장치의 제작 방법을 설명한 단면도.
도 4는 본 발명의 일 양태에 관한 반도체 장치의 제작 방법을 설명한 단면도.
도 5는 본 발명의 일 양태에 관한 반도체 장치의 제작 방법을 설명한 단면도.
도 6은 본 발명의 일 양태에 관한 반도체 장치의 제작 방법을 설명한 단면도.
도 7은 본 발명의 일 양태에 관한 반도체 장치의 제작 방법을 설명한 단면도.
도 8은 본 발명의 일 양태에 관한 반도체 장치의 제작 방법을 설명한 단면도.
도 9는 본 발명의 일 양태에 관한 반도체 장치의 제작 방법을 설명한 단면도.
도 10은 본 발명의 일 양태에 관한 반도체 장치의 제작 방법을 설명한 단면도.
도 11은 본 발명의 일 양태에 관한 반도체 장치의 제작 방법을 설명한 단면도.
도 12는 본 발명의 일 양태에 관한 반도체 장치의 제작 방법을 설명한 단면도.
도 13은 본 발명의 일 양태에 관한 반도체 장치의 상면도 및 단면도.
도 14는 본 발명의 일 양태에 관한 반도체 장치의 상면도 및 단면도.
도 15는 본 발명의 일 양태에 관한 반도체 장치의 상면도 및 단면도.
도 16은 본 발명의 일 양태에 적용할 수 있는 다계조 마스크를 설명한 도면.
도 17은 본 발명의 일 양태에 관한 반도체 장치의 상면도 및 단면도.
도 18은 본 발명의 일 양태에 관한 반도체 장치의 단면도.
도 19는 본 발명의 일 양태에 관한 반도체 장치의 단면도.
도 20은 본 발명의 일 양태에 관한 반도체 장치의 단면도.
도 21은 본 발명의 일 양태에 관한 반도체 장치의 상면도 및 단면도.
도 22는 본 발명의 일 양태에 관한 반도체 장치의 회로도.
도 23은 본 발명의 일 양태에 관한 표시 장치를 이용한 전자기기를 설명한 도면.
도 24는 본 발명의 일 양태에 관한 표시 장치를 이용한 전자기기를 설명한 도면.
도 25는 본 발명의 일 양태에 관한 반도체 장치의 회로도 및 타이밍 차트.
도 26은 본 발명의 일 양태에 관한 반도체 장치의 회로도 및 타이밍 차트.
도 27은 본 발명의 일 양태에 관한 반도체 장치의 표시 소자의 전위를 설명한 도면.
도 28은 본 발명의 일 양태에 관한 반도체 장치의 표시 화면을 설명한 도면.
도 29는 본 발명의 일 양태에 관한 표시 장치를 이용한 전자기기를 설명한 도면.
도 30은 본 발명의 일 양태에 관한 표시 장치를 이용한 전자기기를 설명한 도면.
도 31은 본 발명의 일 양태에 관한 표시 장치를 이용한 전자기기를 설명한 도면.
도 32는 본 발명의 일 양태에 관한 반도체 장치의 상면도 및 단면도.
이하, 본 발명의 형태에 대하여 도면을 참조하면서 설명한다. 단, 본 발명은 많은 양태로 실시하는 것이 가능하고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 동일 부분 또는 동일한 기능을 가지는 부분은 다른 도면간에 공통의 부호를 이용하여 나타내고, 동일 부분 또는 동일한 기능을 가지는 부분의 상세한 설명은 생략한다.
[실시형태 1]
본 실시형태에서는, 본 발명의 일 양태인 반도체 장치에 대하여 설명한다.
본 발명의 일 양태인 반도체 장치의 구조에 대하여 도 1 및 도 2를 이용하여 설명한다. 도 1(A)는, 본 실시형태에 관한 반도체 장치의 일례를 나타낸 상면도로서 구동 회로부를 나타내고, 도 1(B)의 A-B 단면은 도 1(A)의 선분 A-B의 단면도이며, 도 1(C)의 C-D 단면은, 도 1(A)의 선분 C-D의 단면도이다. 또한, 도 2(A)는, 본 실시형태에 관한 반도체 장치의 일례를 나타낸 상면도이며 화소부를 나타내고, 도 2(B)의 E-F 단면은, 도 2(A)의 선분 E-F의 단면도이며, 도 2(C)의 G-H 단면은, 도 2(A)의 선분 G-H의 단면도이다.
도 1 및 도 2에 나타낸 바와 같이, 본 실시형태의 반도체 장치는, 제 1 박막 트랜지스터를 가지는 구동 회로와, 제 2 박막 트랜지스터를 가지는 화소부를 동일 기판에 가지는 구조이다. 또한, 도 1 및 도 2에 나타낸 반도체 장치에 대하여 이하에 설명한다.
도 1은, 구동 회로부의 일부를 나타낸다. 도 1에 나타낸 구동 회로부는, 제 1 방향으로 배치된 게이트 배선 및 보유 용량선과, 제 1 방향과 다른 방향이며, 게이트 배선 및 보유 용량선과 교차하는 제 2 방향으로 배치된 소스 배선과, 게이트 배선과 소스 배선의 교차부 부근의 박막 트랜지스터를 포함한다. 도 2는, 화소부의 일부를 나타낸다. 도 2에 나타낸 화소부는 제 1 방향으로 배치된 게이트 배선 및 보유 용량선과, 게이트 배선 및 보유 용량선과 교차하는 제 2 방향으로 배치된 소스 배선과, 게이트 배선과 소스 배선의 교차부 부근의 박막 트랜지스터를 가진다.
도 1에 나타낸 구동 회로부의 박막 트랜지스터(130A)는, 채널 에치형의 박막 트랜지스터이며, 절연 표면을 가지는 기판(101) 위에, 게이트 전극층 또는 게이트 배선으로서의 기능을 가지는 도전층(107a) 및 도전층(110a)의 적층과, 게이트 절연층으로서의 기능을 가지는 절연막(111)과, 채널 형성 영역을 가지는 반도체층(113a)과, 소스 전극층 또는 소스 배선으로서의 기능을 가지는 도전층(119a) 및 도전층(120a)의 적층과, 드레인 전극층으로서의 기능을 가지는 도전층(119b) 및 도전층(120b)의 적층을 포함한다.
도전층(110a)은 도전층(107a)의 일부의 위에 형성되고, 도전층(107a)보다 면적이 작다. 또한, 도전층(110b)은 도전층(107b)의 일부의 위에 형성되고, 도전층(107b)보다 면적이 작다. 즉, 도전층(107a)의 단부는 도전층(110a)의 단부보다 돌출되고, 도전층(107b)의 단부는 도전층(110b)의 단부보다 돌출되어 있다. 또한, 도전층(107a), 도전층(107b)의 각각이 가지는 면적은 도전층(110a), 도전층(110b)의 각각이 가지는 면적보다 크다.
도전층(120a)은, 도전층(119a)의 일부의 위에 형성되고, 도전층(119a)보다 면적이 작다. 또한, 도전층(120b)은 도전층(119b)의 일부의 위에 형성되고, 도전층(119b)보다 면적이 작다. 즉, 도전층(119a)의 단부는, 도전층(120a)의 단부보다 돌출되고, 도전층(119b)의 단부는 도전층(120b)의 단부보다 돌출되어 있다. 또한, 도전층(119a), 도전층(119b)의 각각이 가지는 면적은, 도전층(120a), 도전층(120b)의 각각이 가지는 면적보다 크다.
도전층(110a), 도전층(120a), 및 도전층(120b)으로서는, 예를 들면 배선을 저저항화하기 위해 금속 재료를 이용하는 것이 바람직하다.
구동 회로부의 게이트 배선은, 도전층(107a) 및 도전층(110a)의 적층에 의해 구성되고, 박막 트랜지스터의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되는 소스 배선은, 도전층(119a) 및 도전층(120a)의 적층, 또는 도전층(119b) 및 도전층(120b)의 적층에 의해 구성된다. 즉, 박막 트랜지스터의 게이트 전극층은 게이트 배선을 구성하는 도전층(107a) 및 도전층(110a)의 적층의 일부에서 형성되어 있고, 소스 전극층 또는 드레인 전극층은 소스 배선을 구성하는 도전층(119a) 및 도전층(120a)의 적층, 또는 도전층(119b) 및 도전층(120b)의 적층의 일부에서 형성되어 있다.
또한, 본 명세서에 있어서, 「X와 Y가 접속되어 있다」고 명시적으로 기재하는 경우는, X와 Y가 전기적으로 접속되어 있는 경우와, X와 Y가 기능적으로 접속되어 있는 경우와, X와 Y가 직접 접속되어 있는 경우를 포함하는 것으로 한다. 여기서, X, Y는, 대상물(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다. 따라서, 소정의 접속 관계, 예를 들면, 도면 또는 문장에 나타난 접속 관계에 한정되지 않고, 도면 또는 문장에 나타난 접속 관계 이외의 것도 포함하는 것으로 한다.
또한, 제 1, 제 2, 제 3 등의 어구는, 다양한 요소, 부재, 영역, 층, 구역 등에 대하여, 구별하여 기술하기 위해서 이용된다. 따라서, 제 1, 제 2, 제 3 등의 어구는, 요소, 부재, 영역, 층, 구역 등의 순서 및 개수를 한정하는 것은 아니다. 또한, 예를 들면, 「제 1」을 「제 2」또는 「제 3」 등으로 치환하는 것이 가능하다.
또한, 구동 회로부의 박막 트랜지스터(130A)는, 도 1에 나타낸 바와 같이, 채널 형성 영역 상방에 도전층(400a) 및 도전층(401a)에 의해 구성되는 제 2 게이트 전극층(백 게이트 전극층이라고도 함)을 포함할 수도 있다. 백 게이트 전극층을 하층의 게이트 전극층과 전기적으로 접속하고, 동전위로 함으로써, 하층의 게이트 전극층과 백 게이트 전극층 사이에 배치된 반도체층에 상하로부터 게이트 전압을 인가할 수 있다. 또한, 하층의 게이트 전극층과 백 게이트 전극층을 다른 전위, 예를 들면 백 게이트 전극층을 고정 전위, 접지 전위(GND라고도 함), 0V로 하는 경우에는, TFT의 전기 특성, 예를 들면 스레시홀드 전압 등을 제어할 수 있다. 즉, 도전층(107a) 및 도전층(110a)의 적층을 제 1 게이트 전극층으로서 기능시키고, 도전층(400a) 및 도전층(401a)의 적층을 제 2 게이트 전극층으로서 기능시킴으로써, 박막 트랜지스터(130A)를 4 단자의 박막 트랜지스터로서 이용할 수 있다.
또한, 도 1에 나타낸 구동 회로부는, 도전층(400a)과, 반도체층(113a), 도전층(119a), 도전층(119b), 도전층(120a), 도전층(120b)과의 사이에 절연층(123)을 가진다.
절연층(123)은, 예를 들면 절연막의 단층 또는 적층을 이용할 수 있다.
또한, 절연층(123)과 반도체층(113a) 사이에 산화물 절연막을 형성할 수도 있다. 산화물 절연막을 형성함으로써, 반도체층의 캐리어 농도를 저감할 수 있다.
또한, 도 2에 나타낸 화소의 박막 트랜지스터(130B)는, 절연 표면을 가지는 기판(101) 위에, 게이트 전극층 또는 게이트 배선으로서의 기능을 가지는 도전층(107e)과, 게이트 절연층과, 채널 형성 영역을 가지는 반도체층(113e)과, 소스 전극층 또는 소스 배선으로서의 기능을 가지는 도전층(119h)과, 드레인 전극층으로서의 기능을 가지는 도전층(119e)을 포함한다.
도전층(107e), 반도체층(113e), 도전층(119e), 및 도전층(119h)은, 투광성을 가지는 재료를 이용하여 구성할 수 있다. 이에 의해, 박막 트랜지스터(130B) 전부를 투광성을 가지는 재료를 이용하여 제작할 수 있다.
또한, 본 명세서에 있어서, 투광성을 가지는 층 또는 막은 가시광의 투과율이 75∼100%인 막 또는 층을 가리키고, 그 막 또는 층이 도전성을 가지는 경우는 투광성을 가지는 도전막 또는 도전층이라고도 부른다. 또한, 게이트 전극층, 소스 전극층, 드레인 전극층, 화소 전극, 또는 그 외의 전극이나, 그 외의 배선에 적용하는 금속 산화물로서, 가시광에 대하여 반투명의 도전막을 이용해도 좋다. 가시광에 대하여 반투명이란 가시광의 투과율이 50∼75%인 것을 가리킨다.
반도체층(113a) 또는 반도체층(113e)으로서는, 예를 들면 산화물 반도체를 이용할 수 있다. 산화물 반도체는, 예를 들면 질소, 또는 희가스(아르곤, 헬륨 등)의 불활성 기체 분위기하, 혹은 감압하에서의 가열 처리를 행한 경우, 산화물 반도체층은 가열 처리에 의해 산소 결핍형이 되어 저저항화, 즉 N형화(N-화 등)되고, 그 후, 산화물 반도체층에 접하는 산화물 절연막의 형성을 행하여, 산화물 반도체층을 산소 과잉인 상태로 함으로써 고저항화, 즉 I형화시킬 수 있다. 이에 의해, 전기 특성이 양호하여 신뢰성이 좋은 박막 트랜지스터를 가지는 반도체 장치를 제작하여, 제공하는 것이 가능하게 된다.
탈수화 또는 탈수소화는, 질소, 또는 희가스(아르곤, 헬륨 등)의 불활성 기체 분위기하, 혹은 감압하에서의 350℃ 이상, 바람직하게는 400℃ 이상 기판의 변형점 미만의 가열 처리를 행하여, 산화물 반도체층의 함유 수분 등의 불순물을 저감하는 처리이다.
탈수화 또는 탈수소화는, 탈수화 또는 탈수소화 후의 산화물 반도체층에 대하여 TDS로 450℃까지 측정을 행하여도 물의 2개의 피크, 적어도 300℃ 부근에 나타나는 하나의 피크가 검출되지 않을 정도의 열처리 조건으로 한다. 따라서, 탈수화 또는 탈수소화가 행해진 산화물 반도체층을 이용한 박막 트랜지스터에 대하여 TDS로 450℃까지 측정을 행하여도 적어도 300℃ 부근에 나타나는 물의 피크는 검출되지 않는다.
그리고, 산화물 반도체층에 대하여 탈수화 또는 탈수소화를 행하는 가열 온도(T)로부터 온도를 낮출 때, 탈수화 또는 탈수소화를 행한 같은 노(爐)를 이용하여 대기에 접하지 않고, 물 또는 수소를 다시 혼입시키지 않는 것이 중요하다. 탈수화 또는 탈수소화를 행하여, 산화물 반도체층을 저저항화, 즉 N형화(N-화 등)시킨 후, 고저항화시켜 I형으로 한 산화물 반도체층을 이용하여 박막 트랜지스터를 제작하면, 박막 트랜지스터의 스레시홀드 전압값을 플러스로 할 수 있고, 소위 노멀리-오프(normally-off)의 스위칭 소자를 실현할 수 있다. 박막 트랜지스터의 게이트 전압이 0 V에 가능한 한 가까운 정(正)의 스레시홀드 전압에서 채널이 형성되는 것이 표시 장치에는 바람직하다. 또한, 박막 트랜지스터의 스레시홀드 전압값이 마이너스라면, 게이트 전압이 0 V라도 소스 전극층과 드레인 전극층의 사이에 전류가 흐르는, 소위 노멀리-온이 되기 쉽다. 액티브 매트릭스형의 표시 장치에서는, 회로를 구성하는 박막 트랜지스터의 전기 특성이 중요하고, 이 전기 특성이 표시 장치의 성능을 좌우한다. 특히, 박막 트랜지스터의 전기 특성 중, 스레시홀드 전압(Vth)이 중요하다. 전계 효과 이동도가 높아도 스레시홀드 전압값이 높거나, 혹은 스레시홀드 전압값이 마이너스라면, 회로로서 제어하는 것이 곤란하다. 스레시홀드 전압값이 높고, 스레시홀드 전압의 절대값이 큰 박막 트랜지스터의 경우에는, 구동 전압이 낮은 상태에서는 TFT로서의 스위칭 기능을 하지 못하고, 부하가 될 우려가 있다. n 채널형의 박막 트랜지스터의 경우, 게이트 전압에 정의 전압을 인가하고 나서 비로소 채널이 형성되고, 드레인 전류가 흐르기 시작하는 박막 트랜지스터가 바람직하다. 구동 전압을 높게 하지 않으면 채널이 형성되지 않는 박막 트랜지스터나, 부(負)의 전압 상태에서도 채널이 형성되고, 드레인 전류가 흐르는 박막 트랜지스터는, 회로에 이용하는 박막 트랜지스터로서는 적합하지 않다.
또한, 가열 온도(T)로부터 낮추는 가스 분위기는, 가열 온도(T)까지 승온(昇溫)한 가스 분위기와 다른 가스 분위기로 전환해도 좋다. 예를 들면, 탈수화 또는 탈수소화를 행한 같은 노에서 대기에 접하게 하는 일 없이, 노 내부를 고순도의 산소 가스 또는 N2O 가스로 채워 냉각을 행한다.
탈수화 또는 탈수소화를 행하는 가열 처리에 의해 막 중의 함유 수분을 저감시킨 후, 수분을 포함하지 않는 분위기(이슬점(露点)이 -40℃ 이하, 바람직하게는 -60℃ 이하) 하에서 서랭(또는 냉각)한 산화물 반도체막을 이용하여, 박막 트랜지스터의 전기 특성을 향상시킴과 동시에, 양산성과 고성능의 양쪽 모두를 구비한 박막 트랜지스터를 실현한다.
본 명세서에서는, 질소, 또는 희가스(아르곤, 헬륨 등)의 불활성 기체 분위기하, 혹은 감압하에서의 가열 처리를 탈수화 또는 탈수소화를 위한 가열 처리라고 부른다. 본 명세서에서는, 이 가열 처리에 의해 H2가 이탈한 것만을 탈수소화라고 부르는 것은 아니고, H, OH 등이 이탈한 것을 포함하여, 편의상 탈수화 또는 탈수소화라고 부르기로 한다.
질소, 또는 희가스(아르곤, 헬륨 등)의 불활성 기체 분위기하, 혹은 감압하에서의 가열 처리를 행한 경우, 산화물 반도체층은 가열 처리에 의해 산소 결핍형이 되어 저저항화, 즉 N형화(N-화 등)시킨다. 그 후, 소스 전극층과 중첩되는 영역이 산소 결핍형인 고저항 소스 영역(HRS 영역이라고도 칭함)으로서 형성되고, 드레인 전극층과 중첩되는 영역이 산소 결핍형인 고저항 드레인 영역(HRD 영역이라고도 칭함)으로서 형성된다. 예를 들면, 도 1에 나타낸 박막 트랜지스터에 있어서, 도전층(119a)과 중첩되는 반도체층(113a)의 영역에 고저항 소스 영역을 형성할 수도 있고, 도전층(119b)과 중첩되는 반도체층(113a)의 영역에 고저항 드레인 영역을 형성할 수도 있다. 또한, 도 2에 나타낸 박막 트랜지스터에 있어서, 도전층(119e)과 중첩되는 반도체층(113e)의 영역에 고저항 소스 영역을 형성할 수도 있고, 도전층(119h)과 중첩되는 반도체층(113e)의 영역에 고저항 드레인 영역을 형성할 수도 있다.
고저항 소스 영역 또는 고저항 드레인 영역의 캐리어 농도는, 1×1017/cm3 이상의 범위 내이며, 적어도 채널 형성 영역의 캐리어 농도(1×1017/cm3 미만)보다 높은 영역이다. 또한, 본 명세서의 캐리어 농도는, 실온에서 홀(Hall) 효과 측정으로 구한 캐리어 농도의 값을 가리킨다.
또한, 산화물 반도체층과 금속 재료로 이루어진 드레인 전극층 사이에 저저항 소스 영역(LRS 영역이라고도 칭함) 및 저저항 드레인 영역(LRD 영역이라고도 칭함)을 형성해도 좋다. 저저항 드레인 영역의 캐리어 농도는, 고저항 드레인 영역(HRD 영역)보다 크고, 예를 들면 1×1020/cm3 이상 1×1021/cm3 이하의 범위 내이다. 본 실시형태의 반도체 장치에서는, 도 1에 나타낸 도전층(119a)이 저저항 소스 영역에 상당하고, 또한, 도전층(119b)이 저저항 드레인 영역에 상당한다.
그리고, 탈수화 또는 탈수소화한 산화물 반도체층의 적어도 일부를 산소 과잉의 상태로 함으로써, 고저항화, 즉 I형화시켜 채널 형성 영역을 형성한다. 또한, 탈수화 또는 탈수소화한 산화물 반도체층의 일부를 산소 과잉의 상태로 하는 처리로서는, 탈수화 또는 탈수소화한 산화물 반도체층에 접하는 산화물 절연막의 스퍼터법의 성막, 또는 산화물 절연막 성막 후의 가열 처리, 또는 산화물 절연막 성막 후의 산소를 포함하는 분위기에서의 가열 처리, 또는 산화물 절연막 성막 후의 불활성 가스 분위기하에서 가열한 후에 산소 분위기에서 냉각하는 처리, 산화물 절연막 성막 후의 불활성 가스 분위기하에서 가열한 후에 초건조 에어(이슬점이 -40℃ 이하, 바람직하게는 -60℃ 이하)로 냉각하는 처리 등에 의해 행한다.
또한, 탈수화 또는 탈수소화한 산화물 반도체층의 적어도 일부(게이트 전극(게이트 전극층이라고도 함)과 중첩되는 부분)를 선택적으로 산소 과잉의 상태로 함으로써, 고저항화, 즉 I형화시킬 수도 있다. 이것에 의해, 채널 형성 영역을 형성할 수 있다. 예를 들면, 탈수화 또는 탈수소화한 산화물 반도체층 위에 접하여 Ti 등의 금속 전극으로 이루어지는 소스 전극층이나 드레인 전극층을 형성하고, 소스 전극층이나 드레인 전극층과 중첩되지 않는 노출 영역을 선택적으로 산소 과잉인 상태로 하여 채널 형성 영역을 형성할 수 있다. 선택적으로 산소 과잉의 상태로 하는 경우, 소스 전극층과 중첩되는 고저항 소스 영역과, 드레인 전극층과 중첩되는 고저항 드레인 영역이 형성되고, 고저항 소스 영역과 고저항 드레인 영역과의 사이의 영역이 채널 형성 영역이 된다. 즉, 채널 형성 영역이 소스 전극층 및 드레인 전극층의 사이에 자기 정합적으로 형성된다.
이것에 의해, 전기 특성이 양호하고 신뢰성이 좋은 박막 트랜지스터를 가지는 반도체 장치를 제작하여, 제공하는 것이 가능하게 된다.
또한, 드레인 전극층(및 소스 전극층)과 중첩한 산화물 반도체층에 있어서 고저항 드레인 영역을 형성함으로써, 구동 회로를 형성했을 때의 신뢰성의 향상을 도모할 수 있다. 구체적으로는, 고저항 드레인 영역을 형성함으로써, 드레인 전극층으로부터 고저항 드레인 영역, 채널 형성 영역에 걸쳐, 도전성을 단계적으로 변화시킬 수 있는 구조로 할 수 있다. 그 때문에, 드레인 전극층을 고전원 전위(VDD)를 공급하는 배선에 접속하여 동작시키는 경우, 게이트 전극층과 드레인 전극층과의 사이에 고전계가 인가되어도 고저항 드레인 영역이 버퍼가 되어 국소적인 고전계가 인가되지 않고, 박막 트랜지스터의 내압을 향상시킨 구성으로 할 수 있다.
또한, 드레인 전극층(및 소스 전극층)과 중첩한 산화물 반도체층에 있어서 고저항 드레인 영역(또는 고저항 소스 영역)을 형성함으로써, 구동 회로를 형성했을 때의 채널 형성 영역에서의 리크 전류의 저감을 도모할 수 있다. 구체적으로는, 고저항 드레인 영역(또는 고저항 소스 영역)을 형성함으로써, 드레인 전극층과 소스 전극층과의 사이에 흐르는 박막 트랜지스터의 리크 전류의 경로로서, 드레인 전극층, 드레인 전극층측의 고저항 드레인 영역, 채널 형성 영역, 소스 전극층측의 고저항 소스 영역, 소스 전극층의 순이 된다. 이 때 채널 형성 영역에서는, 드레인 전극층측의 저저항 드레인 영역으로부터 채널 형성 영역으로 흐르는 리크 전류를, 박막 트랜지스터가 오프시에 고저항이 되는 게이트 절연층과 채널 형성 영역의 계면 근방에 집중시킬 수 있고, 백 채널부(게이트 전극층으로부터 떨어져 있는 채널 형성 영역의 표면의 일부)에서의 리크 전류를 저감할 수 있다.
또한, 소스 전극층과 중첩되는 고저항 소스 영역과, 드레인 전극층과 중첩되는 고저항 드레인 영역을 게이트 전극층의 일부와 중첩되도록 형성함으로써, 보다 효과적으로 드레인 전극층의 단부 근방의 전계 강도를 완화시킬 수 있다.
화소부 내의 박막 트랜지스터(130B)의 게이트 전극층과 전기적으로 접속되는 게이트 배선은, 도전층(107e)으로 형성되어 있고, 화소부 내의 박막 트랜지스터(130B)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되는 소스 배선은, 도전층(119e) 또는 도전층(119h)으로 형성되어 있다. 즉, 박막 트랜지스터(130B)의 게이트 전극층은 게이트 배선을 구성하는 도전층(107e)의 일부로 형성되어 있고, 소스 전극층 또는 드레인 전극층은, 소스 배선을 구성하는 도전층(119e 또는 119h)의 일부로 구성되어 있다.
또한, 게이트 전극층으로서의 기능을 가지는 배선이, 게이트 배선으로서 기능하는 배선(또는, 게이트 배선으로서 기능하는 배선 중 적어도 하나의 층)과 접속되어 있다고 생각할 수도 있다. 혹은, 게이트 배선이 가지는 적어도 하나의 층이 게이트 배선이 가지는 다른 층보다, 면적이 큰 상태에서 형성되고, 면적이 큰 층의 적어도 일부는, 게이트 전극층으로서 기능한다고 생각할 수 있다.
또한, 게이트 배선의 적어도 일부가, 게이트 전극층 또는 게이트 전극층의 일부로서 기능한다고 생각할 수도 있다. 또는, 화소부의 게이트 배선, 또는 게이트 배선의 일부로서 기능하고, 또한, 박막 트랜지스터의 게이트 전극층 또는 게이트 전극층의 일부로서 주로 기능하는 도전층의 위에, 구동 회로부의 게이트 배선 또는 게이트 배선의 일부로서 주로 기능하는 도전층이 형성되어 있다고 할 수도 있다.
또한, 화소부의 박막 트랜지스터의 소스 전극층을 포함하는 소스 배선으로서의 기능을 가지는 배선이, 구동 회로부의 박막 트랜지스터의 소스 전극층을 포함하는 소스 배선으로서 기능하는 배선(또는, 구동 회로부의 박막 트랜지스터의 소스 전극층을 포함하는 소스 배선으로서 기능하는 배선 중 적어도 하나의 층)과 접속되어 있다고 생각할 수도 있다. 즉, 구동 회로부의 소스 배선의 일부가, 구동 회로부의 소스 전극층 또는 화소부 내의 소스 전극층의 일부로서 기능한다고 생각할 수 있다. 또는, 화소부 내의 소스 전극층 또는 소스 전극층의 일부로서 주로 기능하는 도전층의 위에, 구동 회로부의 소스 배선 또는 소스 배선의 일부로서 주로 기능하는 도전층이 형성되어 있다고 할 수도 있다.
또한, 화소부의 박막 트랜지스터(130B)는, 채널 형성 영역 상방에 도전층(400e)에 의해 구성되는 제 2 게이트 전극층(백 게이트 전극층이라고도 함)을 포함할 수도 있다. 백 게이트 전극층을 하층의 게이트 전극층과 전기적으로 접속하고, 동전위로 함으로써, 하층의 게이트 전극층과 백 게이트 전극층의 사이에 배치된 반도체층에 상하로부터 게이트 전압을 인가할 수 있다. 또한, 하층의 게이트 전극층과 백 게이트 전극층을 다른 전위, 예를 들면 백 게이트 전극층을 고정 전위, GND, 0 V로 하는 경우에는, TFT의 전기 특성, 예를 들면 스레시홀드 전압 등을 제어할 수 있다.
또한, 도 2에 나타낸 화소부는, 하부 전극으로서 기능하는 도전층(107g), 유전체로서 기능하는 게이트 절연층으로서의 기능을 가지는 절연막(111), 및 상부 전극으로서 기능하는 도전층(119g)에 의해 구성되는 보유 용량을 가지고, 도전층(107g) 및 도전층(119g)에 의해 보유 용량선이 구성된다. 또한, 도전층(400e)과, 반도체층(113e), 및 도전층(119h, 119e)과의 사이에 절연층(122)을 가진다. 절연층(122)은 도 1의 절연층(123)과 마찬가지이므로 설명을 생략한다.
도전층(107g) 및 도전층(119g)은, 투광성을 가지는 재료를 이용하여 형성되기 때문에, 도전층(107g) 및 도전층(119g) 중 어느 한쪽의 적어도 일부의 영역이 용량 배선 또는 용량 배선의 일부로서 기능을 가지고, 다른 한쪽의 일부의 영역이 용량 소자의 전극, 또는 용량 소자의 전극의 일부로서 기능하는 것이 가능하다. 또한 도 2에서, 화소부에 용량 소자를 형성하는 경우에 대하여 설명했지만, 이것에 한정되는 것은 아니고, 구동 회로부에 용량 소자를 형성할 수도 있다. 예를 들면, 투광성을 가지는 도전층과 투광성을 가지는 도전층보다 저항값이 낮은 도전층이 중첩되어 있는 영역으로서, 투광성을 가지는 도전층보다 저항값이 낮은 도전층이 차광성을 가지는 도전층인 경우에는, 구동 회로부에 있어서, 도전층(107g) 및 도전층(119g)의 어느 한쪽의 적어도 일부의 영역이 용량 배선 또는 용량 배선의 일부로서 기능하는 것이 바람직하다. 또한, 차광성을 가지는 도전층이 배치되지 않고, 투광성을 가지는 도전층을 가지는 영역에서는, 화소부 내에서, 도전층(107g) 및 도전층(119g)의 다른 한쪽이 적어도 일부의 영역이 용량 소자의 전극, 또는 용량 소자의 전극의 일부로서 기능하는 것이 바람직하다.
또한, 본 실시형태의 반도체 장치는, 용량 소자의 전극으로서의 기능을 가지는 배선이, 용량 배선으로서 기능하는 배선(또는, 용량 배선으로서 기능하는 배선 중 적어도 하나의 층)과 접속되어 있다고 생각할 수도 있다. 혹은, 용량 배선이 가지는 적어도 하나의 층이 용량 배선이 가지는 다른 층보다 면적이 큰 상태로 형성되고, 면적이 크게 되어 있는 영역의 일부는, 용량 소자의 전극으로서 기능한다고 생각할 수 있다. 또한, 투광성을 가지는 도전층이 차광성을 가지는 도전층보다 면적이 큰 상태로 형성되고, 면적이 큰 도전층의 영역의 일부가 용량 소자의 전극으로서 기능한다고 생각할 수 있다. 또한, 화소부 내의 용량 배선의 적어도 일부가 용량 소자의 전극 또는 용량 소자의 전극의 일부로서 기능한다고 생각할 수 있다. 혹은, 용량 배선이 가지는 적어도 하나의 층이 용량 소자의 전극으로서 기능한다고 생각할 수 있다. 또는, 투광성을 가지는 도전층의 일부가 용량 소자의 전극으로서 기능한다고 생각할 수 있다. 또한, 화소부 내의 용량 소자의 전극 또는 용량 소자의 전극의 일부로서 주로 기능하는 도전층 위에, 구동 회로부의 용량 배선 또는 용량 배선의 일부로서 주로 기능하는 도전층이 형성되어 있다고 생각할 수도 있다.
또한, 차광성을 가지는 도전층 및 투광성을 가지는 도전층은 주로, 그 일부의 영역(주로 차광성을 가지는 도전층의 영역)이 FPC로부터 리드되는 용량 배선, 또는 구동 회로부의 용량 배선의 일부로서 기능하고, 다른 일부의 영역(투광성을 가지는 도전층만을 포함하는 영역)이 화소부의 용량 소자의 전극, 또는 용량 소자의 전극의 일부로서 기능하는 것이 가능하다. 차광성을 가지는 도전층과 투광성을 가지는 도전층이 중첩되어 있는 영역에서는, 도전율이 높고(저항값이 낮음), 차광성을 가지는 도전층을 가지고 있는 경우가 있으므로, 이 영역을 FPC로부터 리드되는 용량 배선 또는 용량 배선의 일부로서 기능시키는 것이 바람직하다. 또는, 차광성을 가지는 도전층이 배치되어 있지 않은 영역에서 투광성을 가지는 도전층은, 화소부 내의 용량 소자의 전극, 또는 용량 소자의 전극의 일부로서 기능하는 것이 바람직하다.
또한, 게이트 배선 위에 박막 트랜지스터를 제작하는 경우, 박막 트랜지스터의 크기는 박막 트랜지스터의 게이트 배선폭에 의존하지만, 본 실시형태에서는, 화소 내에 박막 트랜지스터를 형성하기 때문에, 박막 트랜지스터를 크게 형성할 수 있다. 또한, 이것에 한정되지 않고, 예를 들면, 도 32에 나타낸 바와 같이, 게이트 배선폭보다 큰 박막 트랜지스터를 제작할 수 있다. 박막 트랜지스터를 크게 함으로써, 그 전류 능력을 충분히 높일 수 있고, 화소에 신호를 기입하는 시간을 단축할 수 있다. 따라서, 고정세한 표시 장치를 제공할 수 있다.
또한, 보유 용량부는 게이트 절연막으로서 기능하는 절연막을 유전체로 하여, 하부 전극으로서 기능하는 투광성을 가지는 도전층으로 구성되어 있다. 따라서 이와 같이, 투광성을 가지는 도전층에서 보유 용량부를 구성함으로써, 개구율을 향상시킬 수 있다. 또한, 투광성을 가지는 도전층을 이용하여 보유 용량부를 구성함으로써, 보유 용량부를 크게 할 수도 있기 때문에, 박막 트랜지스터가 오프가 되었을 때에도, 화소 전극의 전위가 보유되기 쉬워진다. 또한, 피드스루(feedthrough) 전위를 작게 할 수 있다.
이상과 같이, 도 1 및 도 2에 나타낸 반도체 장치는, 동일 기판 위에, 각각 박막 트랜지스터를 가지는 구동 회로부 및 화소부를 가지고, 화소부의 박막 트랜지스터의 게이트 전극층 및 소스 전극층이 투광성을 가지는 도전층을 이용하여 구성되고, 반도체층이 투광성을 가지는 반도체 재료를 이용하여 구성되고, 구동 회로부의 박막 트랜지스터의 게이트 전극층 및 소스 전극층이 투광성을 가지는 도전층보다 저항값이 낮은 도전층을 이용하여 구성된 구조이다. 이 구조로 함으로써, 화소부에서 개구율을 향상시킬 수 있고, 또한, 고정세화시킬 수 있고, 구동 회로부에서 배선 저항이 저감됨으로써, 신호의 파형의 왜곡 등이 억제되어, 소비 전력을 저감시킬 수 있고, 또한, 동작 속도를 향상시킬 수 있다. 또한, 반도체 장치의 크기가 커질수록, 배선 저항에 의한 영향이 커진다. 따라서, 본 실시형태의 반도체 장치의 구조는, 반도체 장치를 대형화하는 경우에도 바람직하다.
또한, 도 1 및 도 2에 나타낸 반도체 장치는, 화소부의 보유 용량의 전극 및 배선이 투광성을 가지는 도전층을 이용하여 구성되는 구조로 할 수도 있다. 이 구조로 함으로써, 개구율을 향상시킬 수 있고, 또한, 보유 용량의 면적이 커지는 경우에도 개구율의 저하를 억제할 수 있다.
또한, 도 1 및 도 2에 나타낸 반도체 장치는, 화소부의 전원선이나 신호선 등의 리드 배선, 게이트 배선, 및 소스 배선이 투광성을 가지는 도전층을 이용하여 구성되고, 구동 회로부의 전원선이나 신호선 등의 리드 배선, 게이트 배선, 및 소스 배선이 투광성을 가지는 도전층보다 저항값이 낮은 도전층을 이용하여 구성된 구조로 할 수도 있다. 이 구조로 함으로써, 신호의 파형의 왜곡 등이 억제되어, 소비 전력을 저감시킬 수 있고, 또한, 동작 속도를 향상시킬 수 있다.
또한, 도 1 및 도 2에 나타낸 반도체 장치는, 투광성을 가지고, 또한, 화소부의 박막 트랜지스터의 채널 형성 영역과 중첩되는 도전층과, 투광성을 가지는 도전 재료보다 저항값이 낮은 도전 재료를 이용하여 구성되고, 또한, 구동 회로부의 박막 트랜지스터의 채널 형성 영역과 중첩되는 도전층을 가지는 구조로 할 수도 있다. 화소부 및 구동 회로부에 형성된 이 도전층(채널 형성 영역과 중첩되는 도전층)은, 각각 화소부 또는 구동 회로부의 박막 트랜지스터의 제 2 전극(백 게이트 전극층)으로서 기능시키는 것이 가능한 도전층이다. 이 도전층은 반드시 형성할 필요는 없지만, 백 게이트 전극층을 형성함으로써, 박막 트랜지스터의 스레시홀드 전압을 제어할 수 있고, 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
다음에, 도 3 내지 도 12를 이용하여 본 실시형태에 관한 반도체 장치의 제작 방법의 일례를 나타낸다. 도 3, 도 5, 도 7, 도 9 및 도 10은, 도 1에 나타낸 구동 회로부의 선분 A-B의 단면을 나타낸다. 또한, 도 4, 도 6, 도 8, 도 11, 및 도 12는, 도 2에 나타낸 화소부의 선분 E-F에서의 단면을 나타낸다. 또한, 도 3, 도 5, 도 7, 도 9 및 도 10은, 소스 배선부(301), 박막 트랜지스터부(302), 게이트 배선부(303)를 나타내고, 도 4, 도 6, 도 8, 도 11, 및 도 12는, 소스 배선부(331), 박막 트랜지스터부(332), 게이트 배선부(333), 보유 용량부(334)를 나타낸다. 또한, 도 3 내지 도 12에 나타낸 제작 방법에서는, 일례로서 다계조 마스크를 이용한 제작 방법에 대하여 설명하지만, 이에 한정되는 것은 아니다.
먼저, 도 3(A) 및 도 4(A)에 나타낸 바와 같이, 기판(101) 위에, 도전막(102)과 도전막(103)을 스퍼터링법에 의해 적층 형성한다. 이 공정은 연속적으로 행하는 것이 가능하고, 멀티 체임버를 이용하여 연속 스퍼터링을 행하는 것도 가능하다. 연속적으로 도전막(102)과 도전막(103)을 성막함으로써, 스루풋(throughput)이 향상되어, 불순물이나 오물의 혼입을 억제할 수 있다.
기판(101)은, 광투과율이 높은 재질인 것이 바람직하다. 예를 들면, 유리 기판, 플라스틱 기판, 아크릴 기판, 세라믹 기판 등을 이용할 수 있다.
도전막(102)의 광투과율은 충분히 높은 것이 바람직하다. 또한, 도전막(102)의 광투과율은 도전막(103)의 광투과율보다 높은 것이 바람직하다.
도전막(102)은 가시광에 대하여 투광성을 가지는 도전 재료, 예를 들면, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계의 금속 산화물을 이용하여 형성할 수 있고, 금속 산화물은 예를 들면 스퍼터링법, 진공 증착법(전자빔 증착법 등)이나, 아크 방전 이온 플레이팅법이나, 스프레이법을 이용하여 형성할 수 있다. 또한, 스퍼터법을 이용하는 경우, SiO2를 2 중량% 이상 10 중량% 이하 포함하는 타겟을 이용하여 성막을 행하고, 투광성을 가지는 도전막에 결정화를 저해하는 SiOx(X＞0)를 포함시켜도 좋다. 이것에 의해, 후의 공정에서 탈수화 또는 탈수소화를 위한 가열 처리를 행하는 경우에 금속 산화물이 결정화되는 것을 억제할 수 있다. 또한, 상기에 예로 든 재료의 막을 복수 적층하여 도전막(102)으로 해도 좋다. 적층 구조로 하는 경우에는, 복수의 막의 모든 광투과율이 충분히 높은 것이 바람직하다.
도전막(103)의 저항값은 충분히 낮고, 도전율은 충분히 높은 것이 바람직하다. 또한, 도전막(102)의 저항값은 도전막(103)의 저항값보다 낮은 것이 바람직하다. 단, 도전막(102)은 도전층으로서 기능하기 때문에, 도전막(102)의 저항값은 절연층의 저항값보다 낮은 것이 바람직하다.
도전막(103)은, 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 이용하여, 스퍼터링법 또는 진공 증착법에 의해, 단층 구조 또는 적층 구조로 형성할 수 있다. 또한, 도전막(103)을 적층 구조로 형성하는 경우에는, 복수의 막 중 어느 하나에 투광성을 가지는 도전막이 포함되어 있어도 좋다.
또한, 도전막(102)의 위에, 도전막(103)을 형성한 경우, 양자의 막이 반응을 일으키는 경우가 있다. 예를 들면, 도전막(102)의 상측의 면(도전막(103)과 접하는 면)이 ITO이고, 도전막(103)의 하측의 면(도전막(102)과 접하는 면)이 알루미늄인 경우, 화학 반응이 일어나게 된다. 따라서, 그것을 피하기 위해, 도전막(103)의 하측의 면(도전막(102)과 접하는 면)에는, 고융점 재료를 이용하는 것이 바람직하다. 예를 들면, 고융점 재료의 예로서는, 몰리브덴(Mo), 티탄(Ti), 텅스텐(W), 네오디뮴(Nd) 등을 들 수 있다. 그리고, 고융점 재료를 이용한 막의 위에, 저항값이 낮은 재료를 이용하여, 도전막(103)을 다층막으로 하는 것은 적합하다. 저항값이 낮은 재료로서는, 알루미늄(Al), 구리(Cu), 은(Ag) 등을 들 수 있다. 예를 들면, 도전막(103)을 적층 구조로 형성하는 경우에는, 첫번째층을 몰리브덴(Mo), 두번째층을 알루미늄(Al), 세번째층을 몰리브덴(Mo)의 적층, 혹은, 첫번째층을 몰리브덴(Mo), 두번째층에 네오디뮴(Nd)을 미량으로 포함하는 알루미늄(Al), 세번째층을 몰리브덴(Mo)의 적층으로 형성할 수 있다.
또한, 도시하지 않았지만, 기판(101)과 도전막(102)과의 사이에 하지막으로서, 산화규소, 질화규소, 산화질화규소 등을 형성할 수도 있다. 기판(101)과 투광성을 가지는 도전막과의 사이에 하지막을 형성하는 것에 의해, 기판(101)으로부터 소자로 가동 이온이나 불순물 등이 확산하는 것을 억제하여, 소자의 특성 열화를 방지할 수 있다.
다음에, 도 3(B) 및 도 4(B)에 나타낸 바와 같이, 도전막(103) 위에 구동 회로부에서는 막 두께가 두꺼운 레지스트 마스크(106a, 106b)를, 화소부에서는 레지스트 마스크(106a, 106b)와 비교하여 막 두께가 얇은 레지스트 마스크(106e, 106f, 106g)를 형성한다. 레지스트 마스크(106a, 106b, 106e, 106f, 및 106g)는, 예를 들면, 다계조 마스크를 이용하여 형성할 수 있고, 다계조 마스크를 이용함으로써, 두께가 다른 영역을 가지는 레지스트 마스크를 형성할 수 있다. 다계조 마스크를 이용함으로써, 사용하는 포토마스크의 장수가 저감되어, 제작 공정수가 감소된다. 본 실시형태에 있어서, 도전막(102) 및 도전막(103)의 패턴을 형성하는 공정과, 게이트 전극층으로서 기능하는 투광성을 가지는 도전층을 형성하는 공정에서, 다계조 마스크를 이용할 수 있다.
다계조 마스크는, 다단계의 광량으로 노광을 행하는 것이 가능한 마스크로서, 대표적으로는, 노광 영역, 반노광 영역 및 미노광 영역의 3 단계의 광량으로 노광을 행한다. 다계조 마스크를 이용함으로써, 한 번의 노광 및 현상 공정에 의해, 복수(대표적으로는 2종류)의 두께를 가지는 레지스트 마스크를 형성할 수 있다. 따라서, 다계조 마스크를 이용함으로써, 포토마스크의 장수를 삭감할 수 있다.
도 16(A-1) 및 도 16(B-1)은, 대표적인 다계조 마스크의 단면을 나타낸다. 도 16(A-1)에는, 그레이톤 마스크(180)를 나타내고, 도 16(B-1)에는 하프톤 마스크(185)를 나타낸다.
도 16(A-1)에 나타낸 그레이톤 마스크(180)는, 투광성을 가지는 기판(181)에 차광층에 의해 형성된 차광부(182), 및 차광층의 패턴에 의해 형성된 회절 격자부(183)로 구성되어 있다.
회절 격자부(183)는, 노광에 이용하는 광의 해상도 한계 이하의 간격으로 설치된 슬릿, 도트 또는 메쉬 등을 가짐으로써, 광의 투과량을 제어한다. 또한, 회절 격자부(183)에 설치되는 슬릿, 도트 또는 메쉬는 주기적인 것이어도 좋고, 비주기적인 것이어도 좋다.
투광성을 가지는 기판(181)으로서는, 석영 등을 이용할 수 있다. 차광부(182) 및 회절 격자부(183)를 구성하는 차광층은, 금속막을 이용하여 형성하면 좋고, 바람직하게는 크롬 또는 산화크롬 등에 의해 형성된다.
그레이톤 마스크(180)에 노광하기 위한 광을 조사한 경우, 도 16(A-2)에 나타낸 바와 같이, 차광부(182)에 중첩하는 영역에서의 투광율은 0%가 되고, 차광부(182) 또는 회절 격자부(183)가 형성되지 않은 영역에서의 투광율은 100%가 된다. 또한, 회절 격자부(183)에서의 투광율은, 대체로 10%∼70%의 범위이며, 회절 격자의 슬릿, 도트 또는 메쉬의 간격 등에 의해 조절할 수 있다.
도 16(B-1)에 나타낸 하프톤 마스크(185)는, 투광성을 가지는 기판(186) 위에 반투광층에 의해 형성된 반투광부(187) 및 차광층에 의해 형성된 차광부(188)로 구성되어 있다.
반투광부(187)는, MoSiN, MoSi, MoSiO, MoSiON, CrSi 등의 층을 이용하여 형성할 수 있다. 차광부(188)는 그레이톤 마스크의 차광층과 같은 금속막을 이용하여 형성하면 좋고, 바람직하게는 크롬 또는 산화크롬 등에 의해 형성된다.
하프톤 마스크(185)에 노광하기 위한 광을 조사한 경우, 도 16(B-2)에 나타낸 바와 같이, 차광부(188)에 중첩하는 영역에서의 투광율은 0%가 되고, 차광부(188)도 반투광부(187)도 형성되지 않은 영역에서의 투광율은 100%가 된다. 또한, 반투광부(187)에서의 투광율은, 대체로 10%∼70%의 범위이며, 형성하는 재료의 종류 또는 형성하는 막 두께 등에 의해 조정할 수 있다.
다계조 마스크를 이용하여 노광하여 현상을 행함으로써, 막 두께가 다른 영역을 가지는 레지스트 마스크를 형성할 수 있다. 또한, 막 두께가 다른 레지스트 마스크를 형성할 수 있다.
다음에, 도 3(C) 및 도 4(C)에 나타낸 바와 같이, 레지스트 마스크(106a, 106b, 106e, 106f, 및 106g)를 이용하여 에칭을 행한다. 에칭을 행함으로써, 도전막(102) 및 도전막(103)이 선택적으로 제거되고, 도전층(107a), 도전층(108a), 도전층(107b), 도전층(108b), 도전층(107e), 도전층(108e), 도전층(107f), 도전층(108f), 도전층(107g), 및 도전층(108g)을 형성할 수 있다.
다음에, 도 3(D) 및 도 4(D)에 나타낸 바와 같이, 레지스트 마스크(106a, 106b, 106e, 106f 및 106g)를 애싱한다. 예를 들면, 산소 플라즈마에 의한 애싱 등을 행하면 좋다. 레지스트 마스크(106a 및 106b)를 애싱에 의해 후퇴(축소)시킴으로써, 레지스트 마스크(109a 및 109b)가 형성되고, 도전층(108a 및 108b)의 일부가 노출된다. 또한, 이 애싱 처리로부터, 막 두께가 얇은 화소부의 레지스트 마스크(106e, 106f 및 106g)는 제거되고, 도전층(108e, 108f 및 108g)이 노출된다. 이와 같이 다계조 마스크로 형성한 레지스트 마스크를 이용함으로써, 추가의 레지스트 마스크를 이용하는 일이 없어지므로, 공정을 간략화할 수 있다.
다음에, 도 5(A) 및 도 6(A)에 나타낸 바와 같이, 레지스트 마스크(109a 및 109b)를 이용하여 에칭을 행한다. 그 결과, 도전층(108a)의 일부가 제거되고, 도전층(110a)이 형성되고, 도전층(108b)의 일부가 제거된 도전층(110b)이 형성되고, 도전층(108e, 108f 및 108g)이 제거되고, 그 후 레지스트 마스크(109a 및 109b)를 제거한다. 도전층(108a)의 일부가 제거됨으로써 도전층(107a)의 일부가 노출되고, 도전층(108b)의 일부가 제거됨으로써 도전층(107b)의 일부가 노출된다. 또한, 도전층(108e)이 제거됨으로써 도전층(107e)이 노출되고, 도전층(108f)이 제거됨으로써, 도전층(107f)이 노출되고, 도전층(108g)이 제거됨으로써 도전층(107g)이 노출된다.
또한, 도 5(A)에 나타낸 바와 같이, 레지스트 마스크(106a 및 106b)를 후퇴(축소)시킨 레지스트 마스크(109a 및 109b)를 이용한 에칭에 의해, 도전층(108a 및 108b)의 가장자리부(도전층(108a 및 108b) 중, 레지스트 마스크(109a 및 109b)로부터 노출된 영역)도 동시에 에칭된다. 즉, 도전층(107a)의 단부는, 도전층(108a)(110a)의 단부보다 돌출되고, 도전층(107b)의 단부는, 도전층(108b)(110b)의 단부보다 돌출되어 있다. 또한, 도전층(107a, 107b)의 각각이 가지는 면적은, 도전층(110a, 110b)의 각각이 가지는 면적보다 크다. 또한, 도전층(110a 및 110b)과 도전층(107a 및 107b)은, 도전층(110a 및 110b)과 도전층(107a 및 107b)이 중첩된 영역 및, 도전층(110a 및 110b)과 도전층(107a 및 107b)이 중첩되지 않는 영역을 가진다.
차광성을 가지는 도전층을 제거할 때에, 투광성을 가지는 도전층도 일부(예를 들면, 차광성을 가지는 도전층과 접하고 있던 표면 부분 등)가 제거되는 경우가 있다. 투광성을 가지는 도전층이 어느 정도 제거되는지는 투광성을 가지는 도전층과 차광성을 가지는 도전층의 에칭의 선택비에 의해 결정된다. 따라서, 예를 들면, 차광성을 가지는 도전층으로 덮여 있는 영역의 투광성을 가지는 도전층의 막 두께는, 차광성을 가지는 도전층으로 덮여지지 않은 영역의 투광성을 가지는 도전층의 막 두께보다 두꺼워지는 경우가 많다.
투광성을 가지는 도전층을 남기고, 차광성을 가지는 도전층만을 웨트 에칭으로 제거하는 경우에는, 투광성을 가지는 도전층과 차광성을 가지는 도전층에서 선택비가 높은 에칭 용액을 사용한다. 차광성을 가지는 도전층으로서 예를 들면 첫번째층을 몰리브덴(Mo), 두번째층을 알루미늄(Al), 세번째층을 몰리브덴(Mo)의 적층, 혹은, 첫번째층을 몰리브덴(Mo), 두번째층에 네오디뮴(Nd)을 미량으로 포함하는 알루미늄(Al), 세번째층을 몰리브덴(Mo)의 적층 등을 이용하는 경우에는, 예를 들면 인산, 질산, 초산 및 물로 이루어지는 혼합산(混酸)에 의해 행할 수도 있다. 이 혼합산을 이용함으로써, 균일하게 양호한 순테이퍼 형상을 부여할 수도 있다. 이와 같이 웨트 에칭은, 테이퍼 형상에 의한 피복성 향상에 더하여, 에칭액에 의한 에칭, 순수(純水)에 의한 린스, 건조라는 간단한 공정이면서도 스루풋이 높기 때문에, 상기 차광성을 가지는 도전층의 에칭에 이용하는 것이 적합하다.
다음에, 도 5(B) 및 도 6(B)에 나타낸 바와 같이, 도전층(107a, 107b, 107e, 107f, 및 107g)과 도전층(110a, 110b)을 덮어 게이트 절연층으로서 기능하는 절연막(111)을 형성한다.
절연막(111)은, 단층 구조로 형성해도 좋고, 복수의 막을 적층 구조로 해도 좋다. 복수의 막을 적층 구조로 하는 경우에는, 모든 막에 있어서 광투과율이 충분히 높은 것이 바람직하다. 특히 화소부 내에 있어서는, 광투과율이 충분히 높은 것이 바람직하다.
투광성을 가지는 도전층 및 차광성을 가지는 도전층을 덮는 절연막(111)은, 막 두께 50∼500 nm 정도로 형성한다. 절연막(111)은, 스퍼터링법이나 플라즈마 CVD법 등의 각종 CVD법에 의해, 규소의 산화물 또는 규소의 질화물을 포함하는 막을 단층 또는 적층하여 형성한다. 구체적으로는, 산화규소를 포함하는 막, 산화질화규소를 포함하는 막, 질화산화규소를 포함하는 막을 단층 구조로서 형성하거나, 이들 막을 적절히 적층하여 형성한다.
절연막(111)은, 투광성을 가지는 재료 또는 광투과율이 높은 재료를 가지고 있는 것이 바람직하지만, 도전층(107a, 107b, 107e, 107f, 및 107g)보다 광투과율이 높은 재료를 가지고 있는 것이 바람직하다. 따라서, 양자 광투과율을 비교하면, 절연막(111)의 광투과율은, 도전층(107a, 107b, 107e, 107f, 및 107g)의 광투과율에 비하여 높거나 또는 동일한 정도의 값인 것이 바람직하다. 왜냐하면, 절연막(111)은 대면적으로 형성하는 경우가 있기 때문에, 광이용 효율을 향상시키기 위해서는, 광투과율이 높은 것이 바람직하기 때문이다. 특히 화소부 내에서는, 절연막(111), 도전층(107e, 107f, 및 107g)도 투광성을 가지는 재료에 의해 형성하는 것이 바람직하다.
다음에, 절연막(111) 위에 반도체막(112)을 형성한다.
반도체막(112)은, 단층 구조로 형성해도 좋고, 복수의 막을 적층 구조로 해도 좋다. 복수의 막을 적층 구조로 하는 경우에는, 모든 막에 있어서 광투과율이 충분히 높은 것이 바람직하다. 마찬가지로, 특히 화소부 내에서는, 광투과율이 충분히 높은 것이 바람직하다. 또한, 반도체막(112)은, 투광성을 가지는 재료 또는 광투과율이 높은 재료를 가지고 형성되는 것이 바람직하다. 반도체막(112)은, 예를 들면 산화물 반도체를 이용하여 형성할 수 있다. 산화물 반도체로서, In-Ga-Zn-O계 비단결정막, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계, In-Zn-O계, Sn-Zn-O계, Al-Zn-O계, In-O계, Sn-O계, Zn-O계의 산화물 반도체막을 이용한다. 본 실시형태에서는, In-Ga-Zn-O계 산화물 반도체 타겟을 이용하여 스퍼터법에 의해 성막한다. 또한, 산화물 반도체막은, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기 하에서 스퍼터법에 의해 형성할 수 있다. 또한, 스퍼터법을 이용하는 경우, SiO2를 2 중량% 이상 10 중량% 이하 포함하는 타겟을 이용하여 성막을 행하여, 산화물 반도체막에 결정화를 저해하는 SiOx(x＞0)를 포함시켜 결정화되는 것을 억제할 수도 있다.
또한, 반도체막(112)을 스퍼터법에 의해 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터를 행하여, 절연막(111)의 표면에 부착되어 있는 오물을 제거하는 것이 바람직하다. 역스퍼터란, 타겟측에 전압을 인가하지 않고, 아르곤 분위기하에서 기판측에 RF 전원을 이용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 이용해도 좋다.
또한, 산화물 반도체막에 대하여 성막 후에 불순물인 수분 등을 저감하는 가열 처리(탈수화 또는 탈수소화를 위한 가열 처리)를 행할 수도 있다. 이것에 의해, 박막 트랜지스터의 전기 특성의 향상 및 신뢰성의 향상으로 이어진다. 예를 들면 탈수화 또는 탈수소화를 행하는 가열 처리는, 예를 들면 350℃ 이상 기판의 변형점 미만, 바람직하게는 400℃ 이상 기판의 변형점 미만에서 행하는 것이 바람직하다. 또한, 가열 처리 장치의 하나인 전기로에 기판을 도입하여, 산화물 반도체막에 대하여 질소 분위기 하에서 가열 처리를 행한 후, 대기에 접하지 않게 하여, 산화물 반도체막으로 물이나 수소가 혼입하는 것을 막는 것이 바람직하다. 또한, 산화물 반도체막의 탈수화 또는 탈수소화를 행하는 가열 온도(T)로부터, 다시 물이 들어가지 않는 충분한 온도까지 같은 노를 이용하고, 구체적으로는 가열 온도(T)보다 100℃ 이상 낮출 때까지 질소 분위기하에서 서랭하는 것이 바람직하다. 또한, 질소 분위기에 한정되지 않고, 헬륨, 네온, 아르곤 등의 희가스 분위기하 혹은 감압 하에서 탈수화 또는 탈수소화를 행할 수도 있다.
또한, 가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 예를 들면, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6 N(99.9999%) 이상, 바람직하게는 7 N(99.99999%) 이상, (즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다.
또한, 도전층(107a, 107b, 107e, 107f, 및 107g)의 광투과율은, 반도체막(112)의 광투과율에 비해 높거나 또는 동일한 정도의 값인 것이 바람직하다. 왜냐하면, 도전층(107a, 107b, 107e, 107f, 및 107g)은, 큰 면적에서 이용하는 경우가 있고, 이 때, 광이용 효율을 향상시키기 위해서, 또한 고개구율을 얻어 소비 전력 저감을 실현하기 위해서는, 보다 면적이 큰 막의 광투과율이 높은 것이 바람직하기 때문이다. 또한, 도전층(107a, 107b, 107e, 107f, 및 107g)이 게이트 배선부, 소스 배선부, 박막 트랜지스터부, 또한, 보유 용량부에서 이용된다는 이유도 있다.
또한, 절연막(111)의 광투과율은, 반도체막(112)의 광투과율에 비해 높은 값인 것이 바람직하다. 왜냐하면, 절연막(111)은 반도체막(112)에 비해 대면적에서 이용하는 경우가 있고, 광이용 효율을 향상시키기 위해서는, 보다 면적이 큰 막의 광투과율이 높은 것이 바람직하기 때문이다.
다음에, 반도체막(112) 위에 레지스트 마스크를 제작하고(도시하지 않음), 레지스트 마스크를 이용하여 에칭을 행하여, 도 5(C), 도 6(C)에 나타낸 바와 같이, 소망의 형상으로 가공된 반도체층(섬 형상 반도체층이라고도 함)(113a 및 113e)을 형성한다. 에칭에는 0.05%로 희석한 불산, 염산 등을 이용할 수 있다.
반도체층(113a 및 113e)은 박막 트랜지스터의 반도체층(활성층) 또는 박막 트랜지스터의 반도체층(활성층)의 일부로서 기능시키는 것이 가능하다. 또한, 반도체층(113a 및 113e)은 용량 또는 용량의 일부로서 기능시키는 것이 가능하다. 또한, 반도체층(113a 및 113e)은 배선과 배선과의 교차부에서의 기생 용량을 작게 하기 위한 막으로서 기능시키는 것이 가능하다.
다음에, 도 5(D), 도 6(D)에 나타낸 바와 같이, 반도체층(113a) 및 반도체층(113e) 및 절연막(111)을 덮도록, 도전막(114)과 도전막(115)을 스퍼터링법에 의해 적층 형성한다. 이 공정은 연속적으로 행하는 것이 가능하고, 멀티 체임버를 이용하여 연속 스퍼터링을 행하는 것도 가능하다. 연속적으로, 도전막(114)과 도전막(115)을 성막함으로써, 스루풋이 향상되어, 불순물이나 오물의 혼입을 억제할 수 있다.
도전막(114)의 광투과율은 충분히 높은 것이 바람직하다. 또한, 도전막(114)의 광투과율은 도전막(115)의 광투과율보다 높은 것이 바람직하다.
도전막(114)은 도 3 및 도 4에 나타낸 도전막(102)에 적용할 수 있는 재료의 어느 하나 또는 복수를 이용하여 단층 구조 또는 적층 구조로 형성할 수 있다.
도전막(114)은 도전막(102)을 형성한 재료와 대체로 같은 재료를 가지고 구성되는 것이 바람직하다. 대체로 같은 재료란, 주성분의 원소가 같은 재료로서, 불순물 레벨에서는 포함되는 원소의 종류나 농도 등이 상이한 경우가 있다. 이와 같이, 대체로 같은 재료를 이용함으로써, 스퍼터나 증착 등에 의해 투광성을 가지는 도전막을 형성하는 경우, 재료를 공유할 수 있다는 메리트가 있다. 재료를 공유할 수 있다면, 같은 제조 장치를 이용할 수 있다.
도전막(114)의 저항값은, 도전막(115)의 저항값보다 높은 것이 바람직하다.
도전막(115)은, 도 3 및 도 4에 나타낸 도전막(103)에 적용할 수 있는 재료의 어느 하나 또는 복수를 이용하여 단층 구조 또는 적층 구조로 형성할 수 있다.
또한, 도전막(115)은, 도전막(103)을 형성한 재료와는 다른 재료를 가지고 구성되는 것이 바람직하다. 또는, 도전막(115)은 차광성을 가지는 도전막과는 다른 적층 구조를 가지고 구성되는 것이 바람직하다.
도전막(114) 위에 도전막(115)을 형성한 경우, 양자의 막이 반응을 일으키는 경우가 있다. 예를 들면, 도전막(114)의 상측의 면(도전막(115)과 접하는 면)이 ITO인 경우에, 도전막(115)의 하측의 면(도전막(114)과 접하는 면)이 알루미늄인 경우, 화학 반응이 일어나게 된다. 따라서, 그것을 피하기 위해, 도전막(115)의 하측의 면(도전막(114)과 접하는 면)에는, 고융점 재료를 이용하는 것이 바람직하다. 예를 들면, 고융점 재료의 예로서는, 몰리브덴(Mo), 티탄(Ti), 텅스텐(W), 네오디뮴(Nd) 등을 들 수 있다. 그리고, 그들 막의 위에, 저항값이 낮은 재료를 이용하여, 도전막(115)을 다층막으로 하는 것은 바람직하다. 저항값이 낮은 재료로서는, 알루미늄(Al), 구리(Cu), 은(Ag) 등을 들 수 있다. 이들 재료는 차광성 및 반사성을 가지고 있다.
다음에, 도 7(A) 및 도 8(A)에 나타낸 바와 같이, 도전막(115) 위에 레지스트 마스크(118a, 118b, 118e, 118g, 및 118h)를 형성한다. 레지스트 마스크(118a, 118b, 118e, 118g, 및 118h)는, 다계조 마스크를 이용함으로써, 두께가 다른 영역을 가지는 레지스트 마스크이며, 구동 회로부에 배치되는 레지스트 마스크(118a 및 118b)는, 화소부에 배치되는 레지스트 마스크(118e, 118g, 및 118h)보다 두꺼운 막 두께를 가지고 있다.
다음에 도 7(B) 및 도 8(B)에 나타낸 바와 같이, 레지스트 마스크(118a, 118b, 118e, 118g, 및 118h)를 이용하여 도전막(114) 및 도전막(115)의 에칭을 행한다. 에칭을 행함으로써, 도전층(119a), 도전층(120a), 도전층(119b), 도전층(120b), 도전층(119e), 도전층(120e), 도전층(119g), 도전층(120g), 도전층(119h), 및 도전층(120h)을 형성할 수 있다. 또한, 반도체층(113a 및 113e)에 대하여, 채널 형성 영역의 일부를 에칭할 수 있다.
다음에, 도 7(C) 및 도 8(C)에 나타낸 바와 같이, 레지스트 마스크(118a, 118b, 118e, 118g 및 118h)를 애싱한다. 예를 들면, 산소 플라즈마에 의한 애싱 등을 행하면 좋다. 레지스트 마스크(118a 및 118b)를 애싱에 의해 후퇴(축소)시킴으로써, 레지스트 마스크(121a 및 121b)가 형성되고, 도전층(120a 및 120b)의 일부가 노출된다. 또한, 이 애싱 처리에 의해, 막 두께가 얇은 화소부의 레지스트 마스크(118e, 118g 및 118h)는 제거되고, 도전층(120e, 120g 및 120h)이 노출된다. 이와 같이 다계조 마스크로 형성한 레지스트 마스크를 이용함으로써, 추가의 레지스트 마스크를 이용하는 일이 없어지므로, 공정을 간략화할 수 있다.
다음에, 도 9(A) 및 도 11(A)에 나타낸 바와 같이, 레지스트 마스크(121a 및 121b)를 이용하여, 도전층(120a, 120b, 120e, 120g, 및 120h)에 대하여 에칭을 행한다. 그 결과, 도전층(120a 및 120b)의 일부가 제거된 도전층(104a 및 104b)이 형성되고, 도전층(119a 및 119b)의 일부가 노출된다. 또한, 도전층(119a)의 단부는, 도전층(104a)의 단부보다 돌출되고, 도전층(119b)의 단부는, 도전층(104b)의 단부보다 돌출되어 있다. 또한, 도전층(120e, 120g 및 120h)이 제거됨으로써, 도전층(119e, 119g 및 119h)이 노출된다. 에칭 후, 레지스트 마스크(121a 및 121b)를 제거한다.
이상에 의해, 도 1 및 도 2에 나타낸 박막 트랜지스터(130A 및 130B), 및 용량 소자(131)를 제작할 수 있고, 박막 트랜지스터(130B) 및 용량 소자(131)를 투광성을 가지는 소자로 할 수 있다. 또한, 화소부 내에서의 소스 배선부, 및 게이트 배선부도 투광성을 가지는 소자로 할 수 있다.
또한, 이 때의 에칭 공정은, 하층의 반도체층(113a 및 113e)이 잔존하도록, 에칭 조건을 적절히 설정하면 좋다. 예를 들면, 에칭 시간을 제어하면 좋다. 또한, 반도체층(113a 및 113e)을 구성하는 재료 및 도전층(119a, 119b, 119e, 119g, 119h)을 구성하는 재료로서, 에칭 선택비가 높은 재료를 각각 이용하는 것이 바람직하다. 예를 들면, 반도체층을 구성하는 재료로서, Sn을 포함하는 금속 산화물 재료(예를 들면 SnZnOx(x＞0), 또는 SnGaZnOx(x＞0) 등)를 이용하고, 도전층(119a, 119b, 119e, 119g, 119h)을 구성하는 재료로서 ITO 등을 이용하면 좋다. 또한, 차광성을 가지는 도전층을 제거할 때에, 투광성을 가지는 도전층도 일부(예를 들면, 차광성을 가지는 도전층과 접하고 있던 표면 부분 등)가 제거되는 경우가 있다. 따라서, 예를 들면, 도전층(119a 및 119b)의 막 두께는, 도전층(119e, 119g, 및 119h)의 막 두께보다 두꺼워지는 경우가 많다.
다음에, 도 9(B) 및 도 11(B)에 나타낸 바와 같이, 제작한 박막 트랜지스터(130A 및 130B), 및 용량 소자(131) 위에 절연층(123)을 형성한다. 절연층(123)은 단층 구조 또는 적층 구조로 형성할 수 있다. 적층 구조로 형성하는 경우에는, 각각의 막의 광투과율이 충분히 높은 것이 바람직하다. 절연층(123)은 불순물 등으로부터 박막 트랜지스터를 보호하는 막으로서 기능한다. 또한, 절연층(123)은 박막 트랜지스터, 용량 소자, 또는 배선 등에 의한 요철을 완화하여, 박막 트랜지스터, 용량 소자, 또는 배선 등이 형성된 표면을 평탄하게 하는 막으로서 기능하는 것이 가능하다.
특히, 화소부 내의 박막 트랜지스터(130B) 및 용량 소자(131)를 투광성을 가지는 소자로서 형성할 수 있기 때문에, 그것들이 배치되어 있는 영역도 표시 영역으로서 이용할 수 있도록 하기 위해, 박막 트랜지스터(130B), 용량 소자(131) 또는 배선 등에 의한 요철을 완화하여, 이들 소자가 형성된 상부를 평탄하게 하는 것은 유익하다.
절연층(123)은 질화규소를 가지는 막으로 형성되는 것이 바람직하다. 질화규소막은 불순물을 차단하는 효과가 높기 때문에 바람직하다. 또는, 절연층(123)은 유기 재료를 가지는 막으로 형성되는 것이 바람직하다. 유기 재료의 예로서, 아크릴, 폴리이미드, 폴리아미드 등이 적합하다. 이러한 유기 재료는 요철을 평탄하게 하는 기능이 높기 때문에 적합하다. 따라서, 절연층(123)을 질화규소막과 유기 재료의 막의 적층 구조로 하는 경우에는, 하측에 질화규소막을 배치하고, 상측에 유기 재료의 막을 배치하는 것이 매우 적합하다.
또한, 절연층(123)의 형성 전에, 반도체층(113a) 및 반도체층(113e)에 접하여 산화물 절연막의 형성 등을 행할 수도 있다. 이것에 의해 반도체층의 캐리어 농도를 저감할 수 있다.
이 때 산화물 절연막은, 적어도 1 nm 이상의 막 두께로 하여, 스퍼터링법 등 산화물 절연막에 물, 수소 등의 불순물을 혼입시키지 않는 방법을 적절히 이용하여 형성할 수 있다. 성막시의 기판 온도는, 실온 이상 300℃ 이하로 하면 좋다. 산화규소막의 스퍼터링법에 의한 성막은 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기 하에서 행할 수 있다. 또한, 타겟으로서 산화규소 타겟 또는 규소 타겟을 이용할 수 있다. 예를 들면, 규소 타겟을 이용하여, 산소, 및 질소 분위기하에서 스퍼터링법에 의해 산화규소를 형성할 수 있다. 탈수화 또는 탈수소화에 의해 저저항화한 산화물 반도체층에 접하여 형성하는 산화물 절연막은, 수분이나, 수소 이온이나, OH- 등의 불순물을 포함하지 않고, 이것들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용하고, 대표적으로는 산화규소막, 질화산화규소막, 산화알루미늄막, 또는 산화질화알루미늄 등을 이용한다.
또한, 불활성 가스 분위기하, 또는 산소 가스 분위기하에서 가열 처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하)를 행하여도 좋다. 이것에 의해 반도체층(113a) 및 반도체층(113e)의 홈부가 산화물 절연막과 접한 상태에서 가열된다.
이상의 공정을 거침으로써, 성막 후의 산화물 반도체막에 대하여 탈수화 또는 탈수소화를 위한 가열 처리를 행하여 저저항화하고 고저항 소스 영역 또는 고저항 드레인 영역으로 바꾸고, 그 고저항 드레인 영역의 일부를 선택적으로 산소 과잉의 상태로 한다. 그 결과, 게이트 전극층과 중첩되는 채널 형성 영역은 I형이 되고, 소스 전극층과 중첩되는 고저항 소스 영역과, 드레인 전극층과 중첩되는 고저항 드레인 영역이 자기 정합적으로 형성된다. 또한, 산화물 반도체층은 전체가 I형화되어, 채널 형성 영역을 포함하는 산화물 반도체층이 된다.
다음에, 도 9(C) 및 도 11(C)에 나타낸 바와 같이, 절연층(123) 위에, 도전막(206)과 도전막(207)을 스퍼터링법에 의해 적층 형성한다. 이 공정은 연속적으로 행해지고, 멀티 체임버를 이용하여 연속 스퍼터링을 행하는 것도 가능하다. 연속적으로, 도전막(206)과 도전막(207)을 성막함으로써, 스루풋이 향상되어, 불순물이나 오물의 혼입을 억제할 수 있다.
도전막(206)의 광투과율은 충분히 높은 것이 바람직하다. 또한, 도전막(206)의 광투과율은 도전막(207)의 광투과율보다 높은 것이 바람직하다.
도전막(206)은 도 3 및 도 4에 나타낸 도전막(102)에 적용할 수 있는 재료의 어느 하나 또는 복수를 이용하여 단층 구조 또는 적층 구조로 형성할 수 있다.
도전막(206)은, 도전막(102) 및 도전막(114)을 형성한 재료와 대체로 같은 재료를 가지고 구성되는 것이 바람직하다. 대체로 같은 재료란, 주성분의 원소가 같은 재료를 말하는 것으로, 예를 들면 불순물로 된 원소의 종류나 농도 등이 차이가 나는 경우가 있다. 이와 같이, 대체로 같은 재료를 이용함으로써, 스퍼터나 증착 등으로 투광성을 가지는 도전막을 형성하는 경우, 재료를 공유할 수 있다는 메리트가 있다. 재료를 공유할 수 있다면, 같은 제조 장치를 이용할 수 있고, 제조 공정을 순조롭게 진행할 수 있고, 스루풋을 향상시키는 것이 가능하게 되어, 저비용화를 실현하는 것이 가능하게 된다.
도전막(207)의 저항값은 충분히 낮고, 도전율은 충분히 높은 것이 바람직하다. 또한, 도전막(206)의 저항값은 도전막(207)의 저항값보다 높은 것이 바람직하다.
도전막(207)은 도 3 및 도 4에 나타낸 도전막(103)에 적용할 수 있는 재료의 어느 하나 또는 복수를 이용하여 단층 구조 또는 적층 구조로 형성할 수 있다. 또한, 도전막(206)은 도전막(207)을 형성한 재료와는 다른 재료를 가지고 형성되는 것이 바람직하다. 또는, 도전막(207)은 차광성을 가지는 도전막과는 다른 적층 구조를 가지고 형성되는 것이 바람직하다. 왜냐하면, 제조 공정에 있어서, 가해지는 온도가 도전막(206)과 도전막(207)에서는 다른 경우가 많기 때문이다. 통상, 도전막(207)이 고온의 상태가 되는 경우가 많다. 또한, 도전막(207)은 배선 저항이 작은 재료의 층의 단층 구조 또는 적층 구조를 이용하는 것이 바람직하다. 또한, 도전막(206)은 투광성을 가지는 재료로 형성되는 것이 바람직하다.
도전막(206) 위에, 도전막(207)을 형성한 경우, 양자의 막이 반응을 일으키는 경우가 있다. 예를 들면, 도전막(206)의 상측의 면(도전막(207)과 접하는 면)이 ITO이고, 도전막(207)의 하측의 면(도전막(206)과 접하는 면)이 알루미늄인 경우, 화학 반응이 일어나게 된다. 따라서, 그것을 피하기 위해서, 도전막(207)의 하측의 면(도전막(206)과 접하는 면)에는, 고융점 재료를 이용하는 것이 바람직하다. 예를 들면, 고융점 재료의 예로서는, 몰리브덴(Mo), 티탄(Ti), 텅스텐(W), 네오디뮴(Nd) 등을 들 수 있다. 그리고, 그들 막 위에 저항값이 낮은 재료를 이용하여, 도전막(207)을 다층막으로 하는 것은 바람직하다. 저항값이 낮은 재료로서는, 알루미늄(Al), 구리(Cu), 은(Ag) 등을 들 수 있다. 이들 재료는 차광성 및 반사성을 가지고 있다.
다음에, 도 9(D) 및 도 11(D)에 나타낸 바와 같이 도전막(207) 위에 레지스트 마스크(300a 및 300e)를 형성한다. 레지스트 마스크(300a 및 300e)는, 다계조 마스크를 이용함으로써, 두께가 다른 영역을 가지는 레지스트 마스크이며, 구동 회로부에 배치되는 레지스트 마스크(300a)는, 화소부에 배치되는 레지스트 마스크(300e)보다 두꺼운 막 두께를 가지고 있다.
다음에, 도 10(A), 및 도 12(A)에 나타낸 바와 같이, 레지스트 마스크(300a 및 300e)를 이용하여 도전막(206) 및 도전막(207)의 에칭을 행한다. 이것에 의해, 도전층(400a, 400e) 및 도전층(105 a, 105e)을 형성할 수 있다.
다음에, 도 10(B) 및 도 12(B)에 나타낸 바와 같이, 레지스트 마스크(300a, 300e)를 애싱한다. 예를 들면, 산소 플라즈마에 의한 애싱 등을 행하면 좋다. 레지스트 마스크(300a)를 애싱에 의해 후퇴(축소)시킴으로써, 레지스트 마스크(116a)가 형성되고, 도전층(105a)의 일부가 노출된다. 또한, 이 애싱 처리에 의해, 막 두께가 얇은 화소부의 레지스트 마스크(300e)는 제거되고, 도전층(105e)이 노출된다. 이와 같이 다계조 마스크로 형성한 레지스트 마스크를 이용함으로써, 추가의 레지스트 마스크를 이용하는 일이 없어지므로, 공정을 간략화할 수 있다.
다음에, 도 10(C) 및 도 12(C)에 나타낸 바와 같이, 레지스트 마스크(116a)를 이용하여, 도전층(105a)에 대하여 에칭을 행한다. 그 결과, 도전층(105a)의 일부가 제거된 도전층(401a)이 형성되고, 도전층(400a)의 일부가 노출된다. 또한, 도전층(105e)이 제거되고, 도전층(400e)이 노출된다. 또한, 도전층(400a)의 단부는 도전층(401a)의 단부보다 노출되어 있다. 또한, 도전층(400a)과 도전층(401a)은 각각의 층이 가지는 면적이 크게 상이하다. 즉, 도전층(400a)이 가지는 면적은 도전층(401a)이 가지는 면적보다 크다. 또한, 에칭 후, 레지스트 마스크(116a)를 제거한다.
다음에, 도 10(D) 및 도 12(D)에 나타낸 바와 같이, 도전층(400a, 400e) 및 도전층(401a)의 위에 절연층(208)을 형성한다. 절연층(208)은 단층 구조 또는 적층 구조로 형성할 수 있다. 적층 구조로 형성하는 경우에는, 각각의 막의 광투과율이 충분히 높은 것이 바람직하다. 절연층(208)은 도전층(400a, 400e) 및 도전층(401a)에 의한 요철을 완화하여, 표면을 평탄하게 하는 절연막으로서 기능하는 것이 가능하다. 즉, 절연층(208)은 평탄화막으로서 기능하는 것이 가능하다. 절연층(208)은 질화규소를 가지는 막으로 형성되는 것이 바람직하다. 질화규소막은 불순물을 차단하는 효과가 높기 때문에 적합하다. 또는, 절연층(208)은 유기 재료를 가지는 막으로 형성되는 것이 바람직하다. 유기 재료의 예로서, 아크릴, 폴리이미드, 폴리아미드 등이 적합하다. 이러한 유기 재료는, 요철을 평탄하게 하는 기능이 높기 때문에 적합하다. 따라서, 절연층(208)을 질화규소막과 유기 재료의 막으로 적층 구조로 하는 경우에는, 하측에 질화규소막을 배치하고, 상측에 유기 재료의 막을 배치하는 것이 적합하다.
또한, 절연층(123) 및 절연층(208)은 컬러 필터로서의 기능을 가지는 것이 가능하다. 기판(101) 위에 컬러 필터를 형성함으로써, 대향 기판에 컬러 필터를 형성할 필요가 없어져, 2개의 기판의 위치를 조정하기 위한 마진이 필요없게 되기 때문에, 패널의 제조를 용이하게 할 수 있다.
다음에 절연층(208) 위에 레지스트 마스크를 형성하고, 레지스트 마스크를 이용하여 에칭을 행함으로써, 절연층(123) 및 절연층(208)의 일부분을 제거하여 콘택트홀(117)을 형성한다.
다음에, 도 12(E)에 나타낸 바와 같이, 절연층(123) 및 콘택트홀(117) 위에 도전막을 형성하고, 도전막 위에 레지스트 마스크를 형성하고, 레지스트 마스크를 이용하여 에칭을 행함으로써 이 도전막의 일부를 제거하고, 도전층(124e, 124g, 124h)을 형성한다. 도전막은 단층 구조 또는 적층 구조로 형성할 수 있다. 적층 구조로 하는 경우에는, 각각의 막의 광투과율이 충분히 높은 것이 바람직하다.
도전층(124e, 124g, 및 124h)은 화소 전극으로서 기능시킬 수 있다. 또는, 도전층(124e, 124g, 및 124h)은 용량 소자의 전극으로서 기능시킬 수 있다. 그 때문에, 도전층(124e, 124g, 및 124h)은 투광성을 가지는 재료 또는 광투과율이 높은 재료를 가지고 구성되는 것이 바람직하다.
도전층(124e, 124g, 및 124h)은 콘택트홀(117)을 통하여, 소스 배선, 소스 전극층, 게이트 배선, 게이트 전극층, 화소 전극, 용량 배선, 용량 소자의 전극 등과 접속하는 것이 가능하다. 따라서, 도전층(124e, 124g, 및 124h)은, 도체와 도체를 접속하기 위한 배선으로서 기능시킬 수 있다.
도전층(124e, 124g, 및 124h)과 도전막(102)은 대체로 같은 재료를 가지고 구성되는 것이 바람직하다. 혹은, 도전층(124e, 124g, 및 124h)과 도전막(114)은, 대체로 같은 재료를 가지고 구성되는 것이 바람직하다. 혹은, 도전층(124e, 124g, 및 124h)과 도전막(206)은, 대체로 같은 재료를 가지고 구성되는 것이 바람직하다. 이와 같이, 대체로 같은 재료로 형성함으로써, 스퍼터나 증착 등으로 투광성을 가지는 도전막을 형성하는 경우, 재료를 공유할 수 있다는 메리트가 있다. 재료를 공유할 수 있다면, 같은 제조 장치를 이용할 수 있고, 제조 공정을 순조롭게 진행할 수 있고, 스루풋을 향상시키는 것이 가능하여, 저비용화를 실현하는 것이 가능하게 된다.
이상, 도 3 내지 도 12에 나타낸 공정에 의해, 6장의 마스크를 이용하여, 동일 기판 위에 구동 회로부의 박막 트랜지스터(130A) 및 화소부의 박막 트랜지스터(130B)를 나누어 제작할 수 있다. 또한, 용량 소자(131)도 동일 기판 위에 형성할 수 있다. 박막 트랜지스터(130B)와 용량 소자(131)를 개개의 화소에 대응하여 매트릭스 형상으로 배치함으로써 액티브 매트릭스형의 표시 장치를 제작하기 위한 한쪽의 기판으로 할 수 있다. 본 명세서에서는 편의상 이러한 기판을 액티브 매트릭스 기판이라고 기재한다.
또한, 도 3 내지 도 12에 나타낸 반도체 장치의 제작 방법에서는, 투광성을 가지는 도전막 및 투광성을 가지는 도전막의 위에 이 투광성을 가지는 도전막보다 저항값이 낮은 도전막을 적층하고, 다계조 마스크를 이용하여 이 적층막을 선택적으로 에칭함으로써, 투광성을 가지는 도전막과, 투광성을 가지는 도전막보다 저항값이 낮은 도전층의 적층에 의해 구성되는 구동 회로부의 박막 트랜지스터의 게이트 전극층, 소스 전극층, 또는 드레인 전극층과, 투광성을 가지는 도전막에 의해 구성되는 화소부의 박막 트랜지스터의 게이트 전극층, 소스 전극층, 또는 드레인 전극층을 형성한다. 이것에 의해, 마스크수를 늘리지 않고, 구동 회로부 및 화소부에서, 다른 구조의 게이트 전극층, 소스 전극층, 또는 드레인 전극층을 나누어 만들 수 때문에, 제작 공정수를 저감시킬 수 있어, 제조 비용을 저감시킬 수 있다.
또한, 도 3 내지 도 12에 나타낸 반도체 장치의 제작 방법에서는, 투광성을 가지는 도전막 및 투광성을 가지는 도전막 위에 이 투광성을 가지는 도전막보다 저항값이 낮은 도전막을 적층하고, 다계조 마스크를 이용하여 이 적층막을 선택적으로 에칭함으로써, 투광성을 가지는 도전막과, 투광성을 가지는 도전막보다 저항값이 낮은 도전층의 적층에 의해 구성되는 구동 회로부의 박막 트랜지스터의 게이트 배선, 소스 배선, 또는 그 외의 리드 배선과, 투광성을 가지는 도전막에 의해 구성되는 화소부의 박막 트랜지스터의 게이트 배선, 소스 배선, 또는 그 외의 리드 배선을 형성할 수도 있다. 이것에 의해, 마스크수를 늘리지 않고, 구동 회로부 및 화소부에서, 다른 구조의 게이트 배선, 소스 배선, 또는 그 외의 리드 배선을 나누어 만들 수 있기 때문에, 제작 공정수를 저감시킬 수 있어, 제조 비용을 저감시킬 수 있다.
또한, 도 3 내지 도 12에 나타낸 반도체 장치의 제작 방법에서는, 상기 화소부의 박막 트랜지스터와 동일 공정으로 투광성을 가지는 도전층과 유전체층에 의해 구성되는 보유 용량을 구성할 수도 있다. 이것에 의해, 마스크수를 늘리지 않고, 화소부에서, 박막 트랜지스터 및 보유 용량을 나누어 만들 수 있기 때문에, 제작 공정수를 저감시킬 수 있어, 제조 비용을 저감시킬 수 있다.
또한, 도 3 내지 도 12에 나타낸 반도체 장치의 제작 방법에서는, 투광성을 가지는 도전막 위에 투광성을 가지는 도전막보다 저항값이 낮은 도전막을 적층하고, 예를 들면 다계조 마스크를 이용하여 이 적층막을 선택적으로 에칭함으로써, 투광성을 가지는 도전막 및 투광성을 가지는 도전막보다 저항값이 낮은 도전층의 적층에 의해 구성되는 구동 회로부의 박막 트랜지스터의 채널 형성 영역과 중첩되는 도전층과, 투광성을 가지는 도전막에 의해 형성되는 화소부의 박막 트랜지스터의 채널 형성 영역과 중첩되는 도전층을 형성할 수도 있다. 상기에 예로 든 각각의 박막 트랜지스터의 채널 형성 영역과 중첩되는 도전층은 각 박막 트랜지스터의 백 게이트 전극층으로서 기능시키는 것이 가능한 도전층이다. 도 3 내지 도 12에 나타낸 반도체 장치의 제작 방법에 의해, 마스크수를 늘리지 않고, 구동 회로부 및 화소부에서, 다른 구조의 도전층을 나누어 만들 수 있기 때문에, 제작 공정수를 저감시킬 수 있어, 제조 비용을 저감시킬 수 있다.
다음에, 도 2에 나타낸 화소부와 다른 반도체 장치의 구조의 일례에 대하여 도 13을 이용하여 설명한다. 도 13(A)는 본 실시형태에 관한 반도체 장치의 상면도이며, 도 13(B)는 도 13(A)에서의 I-J의 단면도이다. 도 2와 다른 점은 보유 용량부의 하부 전극의 면적을 크게 하고, 보유 용량부의 상부 전극을 화소 전극(124)으로 하고 있는 점에 있다. 보유 용량부의 크기는, 화소 피치의 7할 이상, 또는 8할 이상으로 하는 것이 바람직하다. 이하, 구동 회로부 및 보유 용량부 및 보유 용량 배선 이외의 구성은, 도 2에 나타낸 구성과 마찬가지이므로, 상세한 설명은 생략한다.
이러한 구성으로 함으로써, 소스 배선 및 소스 전극층 또는 드레인 전극층을 형성할 때에, 보유 용량부의 상부 전극을 형성할 필요가 없어지기 때문에, 투과율을 높일 수 있다. 또한, 투과율이 높은 보유 용량부를 크게 형성할 수 있다. 보유 용량부를 크게 하는 것에 의해, 박막 트랜지스터가 오프가 되었을 때에도, 화소 전극의 전위가 보유되기 쉬워진다. 또한, 피드스루 전위를 작게 할 수 있다. 또한, 보유 용량부를 크게 형성한 경우에도, 개구율을 높일 수 있고 소비 전력을 저감시킬 수 있다. 또한, 절연막을 2층으로 되어 있기 때문에, 절연막에 형성되는 핀홀 등에 의한 층 사이 쇼트를 방지시키고, 용량 배선의 요철을 저감시켜, 액정의 배향 혼란을 억제시킬 수 있다.
다음에, 도 2와 다른 반도체 장치의 구조의 일례에 대하여 도 14를 이용하여 설명한다. 도 14(A)는 본 실시형태에 관한 반도체 장치의 상면도이며, 도 14(B)는 도 14(A)에서의 K-L의 단면도이다. 도 2와 다른 점은, 보유 용량부의 하부 전극을 크게 하고, 용량 배선, 게이트 배선, 및, 소스 배선을, 투광성을 가지는 도전층에서 형성하여, 보유 용량부의 상부 전극을 크게 하는 점에 있다. 보유 용량부의 크기는 화소 피치의 7할 이상, 또는 8할 이상으로 하는 것이 바람직하다. 이하, 보유 용량부 이외의 구성은 도 2에 나타낸 구성과 마찬가지이므로, 상세한 설명은 생략한다.
이러한 구성으로 함으로써, 용량 배선을 저항값이 낮고 도전율이 높은 재료를 이용하여 형성할 수 있기 때문에, 신호의 파형 왜곡을 저감시켜, 배선 저항에 의한 전압 강하를 저감시킬 수 있다. 또한, 화소 전극의 콘택트홀에 의한 요철에 의해, 액정의 배향이 흐트러졌다고 하더라도, 용량 배선의 차광성을 가지는 도전층에 의해, 광 누출을 방지시킬 수 있다. 또한, 보유 용량을 크게 함으로써, 박막 트랜지스터가 오프가 되었을 때에도, 화소 전극의 전위가 보유되기 쉬워진다. 또한, 피드스루 전위를 작게 할 수 있다. 또한, 보유 용량을 크게 형성한 경우에도, 개구율을 높일 수 있고, 소비 전력을 저감시킬 수 있다.
다음에, 도 2와 다른 반도체 장치의 구조의 일례에 대하여 도 15를 이용하여 설명한다. 도 15(A)는 본 실시형태에 관한 반도체 장치의 상면도이며, 도 15(B)는 도 15(A)에서의 M-N의 단면도이다. 도 2와 다른 점은, 보유 용량부의 하부 전극으로서 기능하는 투광성을 가지는 도전층을 크게 하고, 보유 용량부의 상부 전극으로서 기능하는 투광성을 가지는 도전층을 크게 하고 있다는 점에 있다. 보유 용량부의 크기는, 화소 피치의 7할 이상, 또는 8할 이상으로 하는 것이 바람직하다. 이하, 보유 용량부 이외의 구성은 도 2에 나타낸 구성과 마찬가지이므로, 상세한 설명은 생략한다.
이러한 구성으로 함으로써, 투과율이 높은 보유 용량을 크게 형성할 수 있다. 보유 용량을 크게 함으로써, 박막 트랜지스터가 오프가 되었을 때에도, 화소 전극의 전위가 보유되기 쉬워진다. 또한, 피드스루 전위를 작게 할 수 있다. 또한, 보유 용량을 크게 형성한 경우에도, 개구율을 높일 수 있고, 소비 전력을 저감시킬 수 있다.
본 실시형태는 다른 실시형태와 자유롭게 조합할 수 있다.
[실시형태 2]
본 발명의 일 양태에 의해 박막 트랜지스터를 제작하고, 이 박막 트랜지스터를 화소부와 구동 회로에 이용하여 표시 기능을 가지는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한, 박막 트랜지스터를 형성한 구동 회로의 일부 또는 전체와, 박막 트랜지스터를 형성한 화소부를 동일 기판 위에 일체 형성하여, 시스템 온 패널을 형성할 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 이용할 수 있다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electro Luminescence) 소자, 유기 EL 소자 등이 포함된다. 또한, 전자 잉크 등 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
또한, 표시 장치는 표시 소자가 봉지된 상태에 있는 패널과, 이 패널에 콘트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다. 또한, 이 표시 장치를 제작하는 과정에서의 표시 소자가 완성되기 전의 일 형태에 상당하는 소자 기판은 전류를 표시 소자에 공급하기 위한 수단을 복수의 각 화소에 구비한다. 소자 기판은 구체적으로는, 표시 소자의 화소 전극만이 형성된 상태이어도 좋고, 화소 전극이 되는 도전막을 성막한 후이고, 에칭하여 화소 전극을 형성하기 전 상태이어도 좋고, 모든 형태가 적합하다.
또한, 본 명세서 중에서의 표시 장치는, 화상 표시 디바이스, 표시 디바이스, 혹은 광원(조명 장치 포함함)을 가리킨다. 또한, 커넥터, 예를 들면 FPC(Flexible Printed Circuit) 혹은 TAB(Tape Automated Bonding) 테이프 혹은 TCP(Tape Carrier Package)가 장착된 모듈, TAB 테이프나 TCP의 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG(Chip On Glass) 방식에 의해 IC(집적회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
반도체 장치의 일 형태에 상당하는 액정 표시 패널의 외관 및 단면에 대하여, 도 17을 이용하여 설명한다. 도 17(A)는 박막 트랜지스터(4010, 4011), 및 액정 소자(4013)를 제 1 기판(4001) 및 제 2 기판(4006)과의 사이에 시일재(4005)에 의해 봉지한 패널의 평면도이며, 도 17(B)는 도 17(A)의 Q-R의 단면도에 상당한다.
또한, 도 17에 나타낸 박막 트랜지스터(4010 및 4011)는 게이트 전극층, 게이트 절연층, 반도체층, 소스 전극층, 및 드레인 전극층의 단부가 테이퍼로 되어 있다. 이와 같이, 각층의 단부를 테이퍼로 함으로써, 각각의 층에 접하여 상부에 형성되는 층의 피복성을 향상시켜, 단이 끊어지는 것을 방지시킬 수 있고, 반도체 장치의 수율을 향상시킬 수 있다. 단, 본 실시형태는 이 구성에 한정되지 않고, 게이트 전극층, 게이트 절연층, 반도체층, 또는, 소스 전극층 혹은 드레인 전극층의 단부를 반드시 테이퍼로 할 필요는 없다. 또한, 어느 하나 또는 복수의 층이 테이퍼로 되어 있어도 좋다.
제 1 기판(4001) 위에 형성된 화소부(4002)와, 신호선 구동 회로(4003)와, 주사선 구동 회로(4004)를 둘러싸도록 하여, 시일재(4005)가 형성되어 있다. 또한, 화소부(4002)와 신호선 구동 회로(4003)와 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 설치되어 있다. 따라서 화소부(4002)와 신호선 구동 회로(4003)와 주사선 구동 회로(4004)는, 제 1 기판(4001)과 시일재(4005)와 제 2 기판(4006)에 의해, 액정(4008)과 함께 봉지되어 있다. 또한, 본 실시형태에서는, 화소부(4002)와 신호선 구동 회로(4003)와 주사선 구동 회로(4004)를, 제 1 기판(4001) 위에 일체 형성한 예에 대하여 설명하지만, 신호선 구동 회로(4003) 또는 주사선 구동 회로(4004)의 어느 한쪽을 별도 준비된 기판 위에, 다결정 반도체나 단결정 반도체를 이용한 박막 트랜지스터로 형성하고, 제 1 기판(4001) 위에 부착시키도록 해도 좋다. 도 17에서는, 화소부(4002)와 신호선 구동 회로(4003)와 주사선 구동 회로(4004)는, 산화물 반도체로 형성된 박막 트랜지스터를 예시한다.
또한, 제 1 기판(4001) 위에 형성된 화소부(4002)와 신호선 구동 회로(4003)와 주사선 구동 회로(4004)는, 박막 트랜지스터를 복수 가지고 있고, 도 17(B)에서는 화소부(4002)에 포함되는 박막 트랜지스터(4010)와 신호선 구동 회로(4003)에 포함되는 박막 트랜지스터(4011)를 예시하고 있다. 박막 트랜지스터(4010) 및 박막 트랜지스터(4011)는 N형의 반도체층을 이용한 박막 트랜지스터에 상당한다. 화소부(4002)에는 보유 용량부가 도시되지 않았지만, 도 2, 도 13 내지 도 15에 도시한 바와 같은 보유 용량부를 형성할 수도 있다.
상술한 바와 같이, 구동 회로부는 박막 트랜지스터의 게이트 전극층과 전기적으로 접속되는 게이트 전극층을 포함하는 게이트 배선은, 투광성을 가지는 도전층과 차광성을 가지는 도전율이 높은 도전층의 순으로 적층되어 있고, 박막 트랜지스터의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되는 소스 전극층을 포함하는 소스 배선은, 투광성을 가지는 도전층과 도전율이 높은 차광성을 가지는 도전층의 순으로 적층되어 있다. 또한, 화소부는, 박막 트랜지스터의 게이트 전극층과 전기적으로 접속되는 게이트 전극층을 포함하는 게이트 배선은, 투광성을 가지는 도전층만으로 형성되어 있고, 박막 트랜지스터의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되는 소스 전극층을 포함하는 소스 배선은 투광성을 가지는 도전층으로만 형성되어 있다. 즉, 화소부의 박막 트랜지스터의 게이트 전극층과 전기적으로 접속되는 게이트 전극층을 포함하는 게이트 배선은, 구동 회로부의 박막 트랜지스터의 게이트 전극층과 전기적으로 접속되는 게이트 전극층을 포함하는 게이트 배선을 구성하는 투광성을 가지는 도전층의 일부로 형성되어 있고, 화소부의 박막 트랜지스터의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되는 소스 전극층을 포함하는 소스 배선은 구동 회로부의 박막 트랜지스터의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되는 소스 전극층을 포함하는 소스 배선을 구성하는 투광성을 가지는 도전층의 일부로 형성되어 있다.
구동 회로부는 게이트 전극층을 포함하는 게이트 배선과 소스 전극층을 포함하는 소스 배선과 백 게이트를, 투광성을 가지는 도전층과 차광성을 가지는 도전율이 높은 도전층의 순으로 적층함으로써, 배선 저항을 저감시키고, 소비 전력을 저감시킬 수 있다. 또한, 화소부에 백 게이트를 형성하는 경우, 백 게이트를 구성하는 도전막의 하나에, 차광성을 가지는 도전막을 이용하기 때문에, 화소간을 차광시킬 수 있다. 즉, 블랙 매트릭스를 이용하는 일 없이 화소간을 차광시킬 수 있다.
이와 같이 하여, 화소부의 보유 용량부도, 투광성을 가지는 도전층으로 형성함으로써 개구율을 향상시킬 수 있다. 또한, 투광성을 가지는 도전층으로 보유 용량부를 형성함으로써, 보유 용량부를 크게 할 수 있기 때문에, 박막 트랜지스터가 오프가 되었을 때에도, 화소 전극의 전위가 보유되기 쉬워진다.
또한, 부호 4013은 액정 소자에 상당하고, 액정 소자(4013)가 가지는 화소 전극(4030)은, 박막 트랜지스터(4010)와 배선(4040)을 통하여 전기적으로 접속되어 있다. 그리고 액정 소자(4013)의 대향 전극(4031)은 제 2 기판(4006) 위에 형성되어 있다. 화소 전극(4030)과 대향 전극(4031)과 액정(4008)이 중첩되어 있는 부분이 액정 소자(4013)에 상당한다.
또한, 제 1 기판(4001), 제 2 기판(4006)으로서는, 유리, 금속(대표적으로는 스테인리스 스틸), 세라믹, 플라스틱을 이용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름, 또는 아크릴 수지 필름을 이용할 수 있다. 또한, 알루미늄 호일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 이용할 수도 있다.
또한, 부호 4035는 구상(球狀)의 스페이서이며, 화소 전극(4030)과 대향 전극(4031)과의 사이의 거리(셀 갭)를 제어하기 위해 형성되어 있다. 또한 절연막을 선택적으로 에칭함으로써 얻어지는 스페이서를 이용해도 좋다.
또한, 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 부여되는 각종 신호 및 전위는, 리드 배선(4014, 4015)을 통하여, FPC(4018)로부터 공급되고 있다.
본 실시형태에서는, 접속 단자 전극(4016)이 액정 소자(4013)가 가지는 화소 전극(4030)과 같은 도전막으로 형성되어 있다. 또한, 리드 배선(4015)은 배선(4040)과 같은 도전막으로 형성되어 있다.
접속 단자 전극(4016)은 FPC(4018)가 가지는 단자와, 이방성 도전막(4019)을 통하여 전기적으로 접속되어 있다.
또한, 도시하지 않았지만, 본 실시형태에 나타낸 액정 표시 장치는 배향막을 가지고 있어도 좋다. 또는, 배향막을 이용하지 않는 블루상(blue phase)을 나타낸 액정을 이용해도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온해 가면, 콜레스테릭상(cholesteric phase)으로부터 등방상으로 전이(轉移)하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위해 5 중량% 이상의 카이럴제를 혼합시킨 액정 조성물을 이용하여 액정(4008)에 이용한다. 블루상을 나타낸 액정과 카이럴제를 포함하는 액정 조성물은, 응답 속도가 1 msec 이하로 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다.
또한 투과형 액정 표시 장치 외에, 반투과형액정 표시 장치에서도 적용할 수 있다.
또한, 액정 표시 장치에서는, 기판의 외측(시인측)에 편광판을 형성하고, 내측에 착색층(컬러 필터), 표시 소자에 이용하는 전극층과 같은 순으로 형성하는 예를 나타내지만, 편광판은 기판의 내측에 형성해도 좋다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정 조건에 따라 적절히 설정하면 좋다. 또한, 표시부 이외에 블랙 매트릭스로서 기능하는 차광막을 형성해도 좋다.
절연층(4021) 위에, 구동 회로용의 박막 트랜지스터(4011)의 산화물 반도체층의 채널 형성 영역과 중첩되는 위치에 도전층(4050)이 형성되어 있다. 도전층(4050)을 산화물 반도체층의 채널 형성 영역과 중첩되는 위치에 형성함으로써, BT 시험 전후에 있어서의 박막 트랜지스터(4011)의 스레시홀드 전압의 변화량을 저감할 수 있다. 또한, 도전층(4050)은 전위가 박막 트랜지스터(4011)의 게이트 전극층과 같아도 좋고, 상이하여도 좋고, 제 2 게이트 전극층으로서 기능시킬 수도 있다. 또한, 도전층(4050)의 전위가 GND, 0 V, 혹은 플로팅 상태여도 좋다. 또한, 화소부의 박막 트랜지스터(4010)의 산화물 반도체층의 채널 형성 영역과 중첩되는 위치에, 투광성을 가지는 도전성 재료를 이용하여 도전층(4060)을 형성해도 좋다.
또한, 평탄화 절연막으로서 절연층(4021)을 형성한다. 절연층(4021)으로서는, 실시형태 1에 나타낸 평탄화 절연층(454)과 같은 재료 및 방법으로 형성하면 좋고, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의 내열성을 가지는 유기 재료를 이용할 수 있다. 또한 상기 유기 재료 외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(phosphosilicate glass: 인 유리), BPSG(borophosphosilicate glass: 인 붕소 유리) 등을 이용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연층(4021)을 형성해도 좋다.
또한, 실록산계 수지란, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서는 유기기(예를 들면, 알킬기나 아릴기)나 플루오로기를 이용해도 좋다. 또한, 유기기는 플루오로기를 가지고 있어도 좋다.
절연층(4021)의 형성법은 특별히 한정되지 않고, 그 재료에 따라, 스퍼터법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤코터, 커튼 코터, 나이프 코터 등을 이용할 수 있다. 절연층(4021)의 소성 공정과 반도체층의 어닐을 겸함으로써 효율적으로 반도체 장치를 제작하는 것이 가능하게 된다.
화소 전극(4030), 대향 전극(4031)은 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(ITO), 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 투광성의 도전성 재료를 이용할 수 있다.
또한, 화소 전극(4030), 대향 전극(4031)으로서, 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 이용하여 형성할 수 있다. 도전성 조성물을 이용하여 형성한 화소 전극은, 시트 저항이 10000 Ω／□ 이하, 파장 550 nm에서의 투광율이 70% 이상인 것이 바람직하다. 시트 저항은, 보다 낮은 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위, π 전자 공액계 도전성 고분자를 이용할 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 혹은 이들의 2종 이상의 공중합체 등을 들 수 있다.
또한, 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 부여되는 각종 신호 및 전위는, FPC(4018)로부터 공급되고 있다.
접속 단자 전극(4016)이, 액정 소자(4013)가 가지는 화소 전극(4030)과 같은 도전막으로 형성되고, 리드 배선(4015)은 박막 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되어 있다.
접속 단자 전극(4016)은, FPC(4018)가 가지는 단자와 이방성 도전막(4019)을 통하여 전기적으로 접속되어 있다.
또한, 도 17에서는, 신호선 구동 회로(4003)를 별도 형성하여, 제 1 기판(4001)에 실장하고 있는 예를 나타내고 있지만 이 구성에 한정되는 것은 아니다. 주사선 구동 회로를 별도 형성하여 실장해도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장해도 좋다.
도 18은, 본 명세서에 개시하는 제작 방법에 의해 제작되는 TFT 기판(2600)을 이용하여 반도체 장치로서 액정 표시 모듈을 구성하는 일례를 나타낸다.
도 18은 액정 표시 모듈의 일례이며, TFT 기판(2600)과 대향 기판(2601)이 시일재(2602)에 의해 고착되어, 그 사이에 TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 착색층(2605)이 형성되어 표시 영역을 형성하고 있다. 착색층(2605)은 컬러 표시를 행하는 경우에 필요하고, RGB 방식의 경우는, 적, 녹, 청의 각 색에 대응한 착색층이 각 화소에 대응하여 형성되어 있다. TFT 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606), 편광판(2607), 확산판(2613)이 배치되어 있다. 광원은 냉음극관(2610)과 반사판(2611)에 의해 구성되고, 회로 기판(2612)은 플렉서블 배선 기판(2609)에 의해 TFT 기판(2600)의 배선 회로부(2608)와 접속되고, 컨트롤 회로나 전원 회로 등의 외부 회로가 내장되어 있다. 또한, 편광판과 액정층과의 사이에 위상차판을 가진 상태로 적층해도 좋다.
액정 표시 모듈에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 이용할 수 있다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 액정 표시 패널을 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 3]
반도체 장치의 일 형태로서 전자 페이퍼의 예를 나타낸다.
스위칭 소자와 전기적으로 접속하는 소자를 이용하여 전자 잉크를 구동시키는 전자 페이퍼에 이용해도 좋다. 전자 페이퍼는, 전기 영동 표시 장치(전기 영동 디스플레이)라고도 불리고 있고, 종이와 같이 읽기 쉽고, 다른 표시 장치에 비해 저소비 전력이며, 얇고 가벼운 형상으로 하는 것이 가능하다는 이점을 가지고 있다.
전기 영동 디스플레이는, 다양한 형태를 생각할 수 있지만, 플러스의 전하를 가지는 제 1 입자와 마이너스의 전하를 가지는 제 2 입자를 포함하는 마이크로 캡슐이 용매 또는 용질에 복수 분산된 것이고, 마이크로 캡슐에 전계를 인가함으로써, 마이크로 캡슐 중의 입자를 서로 반대 방향으로 이동시켜 한쪽에 집합한 입자의 색만을 표시하는 것이다. 또한, 제 1 입자 또는 제 2 입자는 염료를 포함하고, 전계가 없는 경우에 이동하지 않는 것이다. 또한, 제 1 입자의 색과 제 2 입자의 색은 다른 것(무색을 포함함)으로 한다.
이와 같이, 전기 영동 디스플레이는, 유전정수가 높은 물질이 높은 전계 영역으로 이동하는, 소위 유전 영동적 효과를 이용한 디스플레이이다. 또한 전기 영동 디스플레이는, 액정 표시 장치에는 필요한 편광판이 필요없다.
상기 마이크로 캡슐을 용매 중에 분산시킨 것이 전자 잉크로 불리는 것이고, 이 전자 잉크는 유리, 플라스틱, 천, 종이 등의 표면에 인쇄할 수 있다. 또한, 컬러 필터나 색소를 가지는 입자를 이용하는 것에 의해 컬러 표시도 가능하다.
또한, 액티브 매트릭스 기판 위에 적절히, 2개의 전극의 사이에 끼워지도록 상기 마이크로 캡슐을 복수 배치하면 액티브 매트릭스형의 표시 장치가 완성되고, 마이크로 캡슐에 전계를 인가하면 표시를 행할 수 있다. 예를 들면, 실시형태 1의 박막 트랜지스터에 의해 얻어지는 액티브 매트릭스 기판을 이용할 수 있다.
또한, 마이크로 캡슐 중의 제 1 입자 및 제 2 입자는, 도전체 재료, 절연체 재료, 반도체 재료, 자성 재료, 액정 재료, 강유전성 재료, 일렉트로 루미네센트 재료, 일렉트로 크로믹 재료, 자기 영동 재료에서 선택된 일종의 재료, 또는 이들의 복합 재료를 이용하면 좋다.
도 19는, 반도체 장치의 예로서, 액티브 매트릭스형의 전자 페이퍼를 나타낸다. 반도체 장치에 이용되는 박막 트랜지스터(581)로서는, 실시형태 1에 나타낸 박막 트랜지스터와 마찬가지로 제작할 수 있고, 산화물 반도체층을 포함하는 신뢰성이 높은 박막 트랜지스터이다.
도 19의 전자 페이퍼는, 트위스트 볼 표시 방식을 이용한 표시 장치의 예이다. 트위스트 볼 표시 방식이란, 흰색과 검은색으로 나누어 도포된 구형 입자를 표시 소자에 이용하는 전극층인 제 1 전극층 및 제 2 전극층의 사이에 배치하고, 제 1 전극층 및 제 2 전극층에 전위차를 발생시켜 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
기판(580) 위에 형성된 박막 트랜지스터(581)는 보텀 게이트 구조의 박막 트랜지스터이며, 산화물 반도체층과 접하는 절연막(586) 및 절연막(586)에 접하는 절연막(585)으로 덮여 있다. 기판(580)과 기판(596)과의 사이에 봉지되는 박막 트랜지스터(581)의 소스 전극층 또는 드레인 전극층에 의해 제 1 전극층(587)과 절연막(585)에 형성하는 개구에서 접하여 전기적으로 접속되어 있다. 제 1 전극층(587)과 기판(596) 위에 형성된 제 2 전극층(588)과의 사이에는 검은색 영역(590a) 및 흰색 영역(590b)을 가지고, 주위에 액체로 채워져 있는 캐비티(594)를 포함하는 구형 입자(589)가 형성되어 있고, 구형 입자(589)의 주위는 수지 등의 충전재(595)로 충전되어 있다(도 19 참조). 또한, 박막 트랜지스터(581)를 덮는 절연막(585)은 단층 구조이어도 적층 구조이어도 좋다. 제 1 전극층(587)이 화소 전극에 상당하고, 제 2 전극층(588)이 공통 전극에 상당한다. 제 2 전극층(588)은, 박막 트랜지스터(581)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 이용하여, 기판(580)과 기판(596) 사이에 배치되는 도전성 입자를 통하여 제 2 전극층(588)과 공통 전위선을 전기적으로 접속할 수 있다.
또한, 도 19에 나타낸 박막 트랜지스터(581)에 있어서, 게이트 전극층, 게이트 절연층, 반도체층, 소스 전극층, 및 드레인 전극층의 단부가 테이퍼로 되어 있다. 이와 같이, 각층의 단부를 테이퍼로 함으로써, 각각의 층에 접하여 상부에 형성되는 층의 피복성을 향상시켜, 단이 끊어지는 것을 방지시킬 수 있고, 반도체 장치의 수율을 향상시킬 수 있다. 단, 본 실시형태는 이 구성에 한정되지 않고, 게이트 전극층, 게이트 절연층, 반도체층, 또는, 소스 전극층 혹은 드레인 전극층의 단부를 반드시 테이퍼로 할 필요는 없다. 또한, 어느 하나 또는 복수의 층이 테이퍼로 되어 있어도 좋다.
또한, 트위스트 볼을 이용한 소자 대신에, 전기 영동 소자를 이용하는 것도 가능하다. 투명한 액체와, 정으로 대전한 흰 미립자와 부로 대전한 검은 미립자를 봉입한 직경 10 ㎛∼200 ㎛ 정도의 마이크로 캡슐을 이용한다. 제 1 전극층과 제 2 전극층과의 사이에 형성되는 마이크로 캡슐은, 제 1 전극층과 제 2 전극층에 의해, 전장이 부여되면, 흰 미립자와 검은 미립자가 역의 방향으로 이동하고, 흰색 또는 검은색을 표시할 수 있다. 이 원리를 응용한 표시 소자가 전기 영동 표시 소자이며, 전기 영동 표시 소자를 이용한 디바이스는 일반적으로 전자 페이퍼라고 불린다. 전기 영동 표시 소자는, 액정 표시 소자에 비해 반사율이 높기 때문에, 보조 라이트는 불필요하고, 또한 소비 전력이 작고, 어두컴컴한 장소에서도 표시부를 인식하는 것이 가능하다. 또한, 표시부에 전원이 공급되지 않는 경우에도, 한 번 표시한 상(像)을 보유하는 것이 가능하기 때문에, 전원으로부터 표시 기능이 있는 반도체 장치(단순히 표시 장치, 또는 표시 장치를 구비하는 반도체 장치라고도 함)를 절단한 경우에도, 표시된 상을 보존해 두는 것이 가능하게 된다.
이상의 공정에 의해, 반도체 장치로서 신뢰성이 높은 전자 페이퍼를 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
[실시형태 4]
본 실시형태에서는, 반도체 장치로서 발광 표시 장치의 예를 나타낸다. 표시 장치가 가지는 표시 소자로서는, 여기에서는 일렉트로 루미네슨스를 이용하는 발광 소자를 이용하여 나타낸다. 일렉트로 루미네슨스를 이용하는 발광 소자는, 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되고, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불리고 있다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어 전류가 흐른다. 그리고, 그들 캐리어(전자 및 정공)가 재결합함으로써 발광한다. 이러한 메카니즘으로부터, 이 발광 소자는 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는 그 소자 구성에 따라, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 가지는 것이고, 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층으로 끼워넣고, 또 그것을 전극으로 끼운 구조이며, 발광 메카니즘은 금속 이온의 내각 전자 천이를 이용하는 국재형 발광이다. 또한, 여기에서는, 발광 소자로서 유기 EL 소자를 이용하여 설명한다.
발광 소자의 구성에 대하여, 도 20을 이용하여 설명한다. 여기에서는, 구동용 TFT가 n형인 경우를 예로 들어, 화소의 단면 구조에 대하여 설명한다. 도 20(A), 도 20(B), 도 20(C)의 반도체 장치에 이용되는 TFT(701), TFT(711), TFT(721)는, 앞의 실시형태에 나타낸 박막 트랜지스터와 마찬가지로 제작할 수 있다.
발광 소자는, 광을 취출하기 위해, 양극 또는 음극의 적어도 한쪽이 투명하게 되어 있다. 여기서 투명하다는 것은, 적어도 발광 파장에 있어서의 투과율이 충분히 높은 것을 의미한다. 광의 취출 방식으로서는, 기판 위에 박막 트랜지스터 및 발광 소자를 형성하고, 이 기판과는 반대측의 면으로부터 광을 취출하는 상면 사출 방식(상면 취출 방식)이나, 기판측의 면에서 광을 취출하는 하면 사출 방식(하면 취출 방식), 기판측 및 그 반대측의 면에서 광을 취출하는 양면 사출 방식(양면 취출 방식) 등이 있다.
상면 사출 방식의 발광 소자에 대하여 도 20(A)를 참조하여 설명한다.
도 20(A)는, 발광 소자(702)로부터 발해지는 광이 양극(705)측으로 빠지는 경우의 화소의 단면도를 나타낸다. 여기에서는, 구동용 TFT(701)와 전기적으로 접속된 투광성을 가지는 도전층(707) 위에, 발광 소자(702)가 형성되어 있고, 음극(703) 위에 발광층(704), 양극(705)이 순차로 적층되어 있다. 음극(703)으로서는, 일 함수가 작고, 광을 반사하는 도전막을 이용할 수 있다. 예를 들면, Ca, Al, Mg-Ag, Al-Li 등의 재료를 이용하여 음극(703)을 형성하는 것이 바람직하다. 발광층(704)은 단층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 좋다. 복수의 층으로 구성되어 있는 경우, 음극(703) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순으로 적층하면 좋지만, 물론, 이들 층을 모두 형성할 필요는 없다. 양극(705)은 광을 투과하는 도전성 재료를 이용하여 형성한다. 예를 들면, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(ITO), 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 이용하면 좋다.
음극(703) 및 양극(705)으로 발광층(704)을 끼운 구조를, 발광 소자(702)라고 부를 수 있다. 도 20(A)에 나타낸 화소의 경우, 발광 소자(702)로부터 발해지는 광은, 화살표로 나타내는 바와 같이 양극(705)측으로 사출된다. 발광 소자(702)의 구조는, 마이크로 캐비티 구조로 해도 좋다. 이것에 의해, 취출 파장을 선택하는 것이 가능하게 되므로, 색순도를 향상시킬 수 있다. 또한, 이 경우에는, 취출 파장에 맞추어 발광 소자(702)를 구성하는 각층의 두께를 설정하게 된다. 또한, 소정의 반사율을 가지는 재료를 이용하여 전극을 형성하면 좋다.
양극(705)의 위에는, 질화실리콘, 산화실리콘 등을 포함하는 절연층을 형성해도 좋다. 이것에 의해, 발광 소자의 열화를 억제할 수 있다.
다음에, 하면 사출 방식의 발광 소자에 대하여 도 20(B)를 참조하여 설명한다.
도 20(B)는, 발광 소자(712)로부터 발해지는 광이 음극(713)측으로 빠지는 경우의 화소의 단면도를 나타낸다. 여기에서는, 구동용 TFT(711)와 전기적으로 접속된 투광성을 가지는 도전층(717) 위에, 발광 소자(712)의 음극(713)이 형성되어 있고, 음극(713) 위에 발광층(714), 양극(715)이 순차로 적층되어 있다. 또한, 양극(715)이 투광성을 가지는 경우, 이 양극(715) 위를 덮도록 차광막(716)을 형성해도 좋다. 음극(713)은 도 20(A)의 경우와 마찬가지로, 일 함수가 작은 도전성 재료를 이용할 수 있다. 단, 그 막 두께는 광을 투과하는 정도(바람직하게는, 5 nm∼30 nm 정도)로 한다. 예를 들면 20 nm 정도의 막 두께를 가지는 알루미늄막을 음극(713)으로서 이용할 수 있다. 발광층(714)은 도 20(A)와 마찬가지로, 단층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 좋다. 양극(715)은 광을 투과할 필요는 없지만, 도 20(A)와 마찬가지로, 투광성을 가지는 도전성 재료를 이용하여 형성해도 좋다. 차광막(716)에는 광을 반사하는 금속 등을 이용할 수 있지만, 이것에 한정되는 것은 아니다. 또한, 차광막(716)에 반사 기능을 가지게 함으로써, 광의 취출 효율을 향상시키는 것이 가능하다.
음극(713) 및 양극(715)으로, 발광층(714)을 끼운 구조를 발광 소자(712)라고 부를 수 있다. 도 20(B)에 나타낸 화소의 경우, 발광 소자(712)로부터 발해지는 광은 화살표로 나타내는 바와 같이 음극(713)측으로 사출된다. 발광 소자(712)의 구조는 마이크로 캐비티 구조로 해도 좋다. 또한, 양극(715)의 위에는 절연층을 형성해도 좋다.
다음에, 양면 사출 방식의 발광 소자에 대하여, 도 20(C)를 참조하여 설명한다.
도 20(C)는 구동용 TFT(721)와 전기적으로 접속된 투광성을 가지는 도전층(727) 위에, 발광 소자(722)의 음극(723)이 형성되어 있고, 음극(723) 위에 발광층(724), 양극(725)이 순차로 적층되어 있다. 음극(723)은, 도 20(A)의 경우와 마찬가지로, 일 함수가 작은 도전성 재료를 이용할 수 있다. 단, 그 막 두께는, 광을 투과하는 정도로 한다. 예를 들면 20 nm의 막 두께를 가지는 알루미늄막을 음극(723)으로서 이용할 수 있다. 발광층(724)은, 도 20(A)와 마찬가지로, 단층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 좋다. 양극(725)은 도 20(A)와 마찬가지로, 투광성을 가지는 도전성 재료를 이용하여 형성할 수 있다.
음극(723)과 발광층(724)과 양극(725)이 중첩된 구조를 발광 소자(722)라고 부를 수 있다. 도 20(C)에 나타낸 화소의 경우, 발광 소자(722)로부터 발해지는 광은, 화살표로 나타내는 바와 같이 양극(725)측과 음극(723)측의 양쪽으로 사출된다. 발광 소자(722)의 구조는, 마이크로 캐비티 구조로 해도 좋다. 또한, 양극(725)의 위에는 절연층을 형성해도 좋다.
또한, 여기에서는, 발광 소자로서 유기 EL 소자에 대하여 설명했지만, 발광 소자로서 무기 EL 소자를 형성하는 것도 가능하다. 또한, 여기에서는, 발광 소자의 구동을 제어하는 박막 트랜지스터(발광 소자 구동용 TFT)와 발광 소자가 전기적으로 접속되어 있는 예를 나타냈지만, 발광 소자 구동용 TFT와 발광 소자와의 사이에 전류 제어용 TFT가 접속되어 있는 구성이어도 좋다.
또한, 본 실시형태에 나타낸 반도체 장치는, 도 20에 나타낸 구성에 한정되는 것은 아니고, 각종 변형이 가능하다.
다음에, 반도체 장치의 일 형태에 상당하는 발광 표시 패널(발광 패널이라고도 함)의 외관 및 단면에 대하여, 도 21을 참조하여 설명한다. 도 21은, 제 1 기판(4501) 위에 형성된 박막 트랜지스터(4509), 박막 트랜지스터(4510) 및 발광 소자(4511)를 제 2 기판(4506)과 시일재(4505)에 의해 봉지한 패널의 평면도 및 단면도이다. 여기서, 도 21(A)는 평면도를 나타내고, 도 21(B)는, 도 21(A)의 S-T에 있어서의 단면도에 상당한다.
제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a), 주사선 구동 회로(4504b)를 둘러싸도록 하여, 시일재(4505)가 형성되어 있다. 또한, 화소부(4502), 신호선 구동 회로(4503a), 신호선 구동 회로(4503b), 주사선 구동 회로(4504a), 주사선 구동 회로(4504b)의 위에 제 2 기판(4506)이 설치되어 있다. 즉, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a), 주사선 구동 회로(4504b)는, 제 1 기판(4501)과 시일재(4505)와 제 2 기판(4506)에 의해, 충전재(4507)와 함께 밀봉되어 있다. 이와 같이, 기밀성이 높고, 탈가스가 적은 보호 필름(부착 필름, 자외선 경화 수지 필름 등)이나 커버재 등을 이용하여 패키징(봉입)하는 것이 바람직하다.
또한, 제 1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동 회로(4503a), 신호선 구동 회로(4503b), 주사선 구동 회로(4504a), 주사선 구동 회로(4504b)는, 박막 트랜지스터를 복수 가지고 있고, 도 21(B)에서는, 화소부(4502)에 포함되는 박막 트랜지스터(4510)와, 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시하고 있다.
박막 트랜지스터(4509), 박막 트랜지스터(4510)는, 실시형태 1 내지 3에서 나타낸 박막 트랜지스터를 적용할 수 있다. 또한, 본 실시형태에 있어서, 박막 트랜지스터(4509), 박막 트랜지스터(4510)는 n 채널형 박막 트랜지스터이다.
또한, 부호 4511은 발광 소자에 상당하고, 발광 소자(4511)가 가지는 화소 전극인 제 1 전극층(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되어 있다. 또한, 발광 소자(4511)의 구성은, 제 1 전극층(4517), 제 2 전극(4512), 전계 발광층(4513), 제 3 전극층(4514)의 적층 구조이지만, 본 실시형태에 나타낸 구성에 한정되지 않는다. 발광 소자(4511)로부터 취출하는 광의 방향 등에 맞추어, 상기 구성은 적절히 변경할 수 있다.
격벽(4520)은, 유기 수지막, 무기 절연막, 유기 폴리실록산 등을 이용하여 형성한다. 특히, 감광성을 가지는 재료를 이용하여 제 1 전극층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 가지는 경사면이 되도록 하는 것이 바람직하다.
전계 발광층(4513)은, 단층으로 구성되어 있어도, 복수의 층이 적층되도록 구성되어 있어도 좋다.
발광 소자(4511)에 산소, 수소, 물, 이산화탄소 등이 침입하지 않도록, 제 3 전극층(4514) 및 격벽(4520) 위에 보호막을 형성해도 좋다. 보호막으로서는, 질화규소막, 질화산화규소막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a), 신호선 구동 회로(4503b), 주사선 구동 회로(4504a), 주사선 구동 회로(4504b), 화소부(4502) 등에 부여되는 각종 신호는 FPC(4518a), FPC(4518b)로부터 공급된다.
본 실시형태에서는, 접속 단자 전극(4515)이 발광 소자(4511)의 제 1 전극층(4517)과 같은 도전막으로 형성되고, 단자 전극(4516)은 박막 트랜지스터(4509)나 박막 트랜지스터(4510)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성되는 예에 대하여 나타낸다.
접속 단자 전극(4515)은 FPC(4518a)가 가지는 단자와 이방성 도전막(4519)을 통하여 전기적으로 접속되어 있다.
발광 소자(4511)로부터의 광의 취출 방향에 위치하는 기판은, 가시광에 대한 투광성을 가져야 한다. 가시광에 대한 투광성을 가지는 기판으로서는, 유리판, 플라스틱판, 폴리에스테르 필름, 아크릴 필름 등이 있다.
충전재(4507)로서는, 질소나 아르곤 등의 불활성인 기체 외에, 자외선 경화 수지나 열경화 수지 등을 이용할 수 있다. 예를 들면, PVC(폴리비닐클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄), EVA(에틸렌비닐아세테이트) 등을 이용할 수 있다. 본 실시형태에서는, 충전재로서 질소를 이용하는 예에 대하여 나타낸다.
필요하다면, 발광 소자의 사출면에 편광판, 원편광판(타원 편광판을 포함함), 위상차판(λ／4판, λ／2판), 컬러 필터 등의 광학 필름을 형성해도 좋다. 또한, 표면에는 반사 방지 처리를 실시해도 좋다. 예를 들면, 표면의 요철에 의해 반사광을 확산하여, 반사를 저감할 수 있는 안티글레어(anti-glare) 처리를 실시할 수 있다.
신호선 구동 회로(4503a), 신호선 구동 회로(4503b), 주사선 구동 회로(4504a), 주사선 구동 회로(4504b)는, 별도 준비된 기판 위의 단결정 반도체 또는 다결정 반도체에 의해 형성되어 있어도 좋다. 또한, 신호선 구동 회로만, 혹은 그 일부, 또는 주사선 구동 회로만, 혹은 그 일부만을 별도 형성하여 실장해도 좋고, 본 실시형태는 도 21의 구성에 한정되지 않는다.
이상의 공정에 의해, 고성능의 발광 표시 장치(표시 패널)를 제작할 수 있다.
다음에, 디지털 시간 계조 구동을 적용할 수 있는 화소 구성 및 그 동작에 대하여 설명한다. 도 22는, 디지털 시간 계조 구동을 적용할 수 있는 화소 구성의 예를 나타낸 도면이다. 여기에서는, 산화물 반도체층(In-Ga-Zn-O계 비단결정막)을 채널 형성 영역에 이용하는 n 채널형의 박막 트랜지스터를 하나의 화소에 2개 이용하는 예를 나타낸다.
도 22(A)에서, 화소(6400)는 스위칭용 박막 트랜지스터(6401), 발광 소자 구동용 박막 트랜지스터(6402), 발광 소자(6404) 및 용량 소자(6403)를 가지고 있다. 스위칭용 박막 트랜지스터(6401)는 게이트가 주사선(6406)에 접속되고, 제 1 전극(소스 전극층 및 드레인 전극층의 한쪽)이 신호선(6405)에 접속되고, 제 2 전극(소스 전극층 및 드레인 전극층의 다른 한쪽)이 발광 소자 구동용 박막 트랜지스터(6402)의 게이트에 접속되어 있다. 발광 소자 구동용 박막 트랜지스터(6402)는 게이트가 용량 소자(6403)를 통하여 전원선(6407)에 접속되고, 제 1 전극이 전원선(6407)에 접속되고, 제 2 전극이 발광 소자(6404)의 제 1 전극(화소 전극)에 접속되어 있다. 발광 소자(6404)의 제 2 전극은 공통 전극(6408)에 상당한다.
또한, 발광 소자(6404)의 제 2 전극(공통 전극(6408)측)과 제 1 전극(전원선(6407)측)의 전위의 관계는, 어느 쪽이 고전위가 되도록 설정되어도 좋다. 발광 표시 장치에서는 고전위와 저전위와의 전위차를 발광 소자(6404)에 인가하여, 그에 따라 발생하는 전류로 발광 소자(6404)를 발광시키기 때문에, 고전위와 저전위와의 전위차가 발광 소자(6404)의 스레시홀드 전압 이상이 되도록, 각각의 전위를 설정하면 좋다.
또한, 용량 소자(6403)는 발광 소자 구동용 박막 트랜지스터(6402)의 게이트 용량을 대용하여 생략하는 것도 가능하다. 발광 소자 구동용 박막 트랜지스터(6402)의 게이트 용량은 채널 영역과 게이트 전극층과의 사이에 용량이 형성되는 것이어도 좋다.
여기서, 전압 입력 전압 구동 방식의 경우에는, 발광 소자 구동용 박막 트랜지스터(6402)의 게이트에는 발광 소자 구동용 박막 트랜지스터(6402)가 온 상태 또는 오프 상태가 되는 비디오 신호를 입력한다. 즉, 발광 소자 구동용 박막 트랜지스터(6402)는 선형 영역에서 동작시킨다.
또한, 입력 신호를 다르게 함으로써, 도 22(A)와 같은 화소 구성을 이용하여 아날로그 계조 구동이 가능하다. 예를 들면, 비디오 신호를 아날로그로 함으로써, 발광 소자(6404)에 비디오 신호에 따른 전류를 흘려, 아날로그 계조 구동을 행할 수 있다. 비디오 신호는 발광 소자 구동용 박막 트랜지스터(6402)가 포화 영역에서 동작하는 신호로 하는 것이 바람직하다.
또한, 전원선(6407)의 전위는, 펄스상으로 변화하는 것이어도 좋다. 이 경우, 도 22(B)와 같은 구성을 채용하면 바람직하다.
또한, 도 22(A)의 구성에서, 어느 화소의 발광 소자(6404)의 제 2 전극의 전위는, 다른 화소의 제 2 전극의 전위와 공통으로 하는 것이 많지만(공통 전극(6408)의 전위), 음극을 화소마다 패터닝하여, 각각 구동 박막 트랜지스터와 접속시키는 구성으로 해도 좋다.
또한, 개시하는 발명의 일 양태는, 도 22에 나타낸 화소 구성에 한정하여 해석되지 않는다. 예를 들면, 도 22에 나타낸 화소에 새로 스위치, 저항 소자, 용량 소자, 박막 트랜지스터, 논리 회로 등을 추가해도 좋다.
또한, 본 실시형태는, 다른 실시형태와 적절히 조합하여 이용할 수 있다.
[실시형태 5]
반도체 장치는, 전자 페이퍼로서 적용할 수 있다. 전자 페이퍼는, 정보를 표시하는 모든 분야의 전자기기에 이용하는 것이 가능하다. 예를 들면, 전자 페이퍼를 전자 서적(전자 북), 포스터, 전철 등의 탈 것의 차내 광고, 신용카드 등의 각종 카드의 표시 부분 등에 적용할 수 있다. 전자기기의 일례를 도 23, 도 24에 나타낸다.
도 23(A)는, 전자 페이퍼로 만들어진 포스터(2631)를 나타낸다. 광고 매체가 종이의 인쇄물인 경우에는, 광고의 교환은 사람의 손에 의해 행해지지만, 전자 페이퍼를 이용하면 단시간에 광고의 표시를 바꿀 수 있다. 또한, 표시도 깨지지 않고 안정된 화상을 얻을 수 있다. 또한, 포스터는 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다.
또한, 도 23(B)는, 전철 등의 탈 것의 차내 광고(2632)를 나타낸다. 광고 매체가 종이의 인쇄물인 경우에는, 광고의 교환은 사람의 손에 의해 행해지지만, 전자 페이퍼를 이용하면 사람의 손을 많이 거치지 않고 단시간에 광고의 표시를 바꿀 수 있다. 또한, 표시도 깨지지 않고 안정된 화상을 얻을 수 있다. 또한, 포스터는 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다.
또한, 도 24는 전자 서적(2700)을 나타낸다. 예를 들면, 전자 서적(2700)은 케이스(2701) 및 케이스(2703)의 2개의 케이스로 구성되어 있다. 케이스(2701) 및 케이스(2703)는, 축부(2711)에 의해 일체로 되어 있고, 이 축부(2711)를 축으로 하여 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 종이 서적과 같은 동작을 행하는 것이 가능하게 된다.
케이스(2701)에는 표시부(2705)가 짜넣어지고, 케이스(2703)에는 표시부(2707)가 조립되어 있다. 표시부(2705) 및 표시부(2707)는, 이어지는 화면을 표시하는 구성으로 해도 좋고, 다른 화면을 표시하는 구성으로 해도 좋다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들면 우측의 표시부(도 24에서는 표시부(2705))에 문장을 표시하고, 좌측의 표시부(도 24에서는 표시부(2707))에 화상을 표시할 수 있다.
또한, 도 24에서는 케이스(2701)에 조작부 등을 구비한 예를 나타낸다. 예를 들면, 케이스(2701)에서, 전원(2721), 조작 키(2723), 스피커(2725) 등을 구비한다. 조작 키(2723)에 의해, 페이지를 보낼 수 있다. 또한, 케이스의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비한 구성으로 해도 좋다. 또한, 케이스의 뒷면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비한 구성으로 해도 좋다. 또한, 전자 서적(2700)은 전자 사전으로서의 기능을 갖게 한 구성으로 해도 좋다.
또한, 전자 서적(2700)은 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 전자 서적 서버로부터, 소망의 서적 데이터 등을 구입하여, 다운로드하는 구성으로 하는 것도 가능하다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 이용할 수 있다.
[실시형태 6]
본 실시형태에서는, 액정 표시 장치에 적용할 수 있는 화소의 구성 및 화소의 동작에 대하여 설명한다. 또한, 본 실시형태에서의 액정 소자의 동작 모드로서 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 이용할 수 있다.
도 25(A)는 액정 표시 장치에 적용할 수 있는 화소 구성의 일례를 나타낸 도면이다. 화소(5080)는 박막 트랜지스터(5081), 액정 소자(5082) 및 용량 소자(5083)를 가지고 있다. 박막 트랜지스터(5081)의 게이트는 배선(5085)과 전기적으로 접속된다. 박막 트랜지스터(5081)의 제 1 단자는 배선(5084)과 전기적으로 접속된다. 박막 트랜지스터(5081)의 제 2 단자는 액정 소자(5082)의 제 1 단자와 전기적으로 접속된다. 액정 소자(5082)의 제 2 단자는 배선(5087)과 전기적으로 접속된다. 용량 소자(5083)의 제 1 단자는 액정 소자(5082)의 제 1 단자와 전기적으로 접속된다. 용량 소자(5083)의 제 2 단자는 배선(5086)과 전기적으로 접속된다. 또한, 박막 트랜지스터의 제 1 단자는 소스 또는 드레인의 어느 한쪽이며, 박막 트랜지스터의 제 2 단자는 소스 또는 드레인의 다른 한쪽을 말한다. 즉, 박막 트랜지스터의 제 1 단자가 소스인 경우는, 박막 트랜지스터의 제 2 단자는 드레인이 된다. 마찬가지로, 박막 트랜지스터의 제 1 단자가 드레인인 경우는, 박막 트랜지스터의 제 2 단자는 소스가 된다.
배선(5084)은 신호선으로서 기능시킬 수 있다. 신호선은, 화소의 외부로부터 입력된 신호 전압을 화소(5080)에 전달하기 위한 배선이다. 배선(5085)은 주사선으로서 기능시킬 수 있다. 주사선은 박막 트랜지스터(5081)의 온 오프를 제어하기 위한 배선이다. 배선(5086)은 용량선으로서 기능시킬 수 있다. 용량선은 용량 소자(5083)의 제 2 단자에 소정의 전압을 가하기 위한 배선이다. 박막 트랜지스터(5081)는 스위치로서 기능시킬 수 있다. 용량 소자(5083)는 보유 용량으로서 기능시킬 수 있다. 보유 용량은 스위치가 오프 상태에서도, 신호 전압이 액정 소자(5082)에 계속하여 가해지도록 하기 위한 용량 소자이다. 배선(5087)은 대향 전극으로서 기능시킬 수 있다. 대향 전극은 액정 소자(5082)의 제 2 단자에 소정의 전압을 가하기 위한 배선이다. 또한, 각각의 배선이 가질 수 있는 기능은 이것에 한정되지 않고, 다양한 기능을 가질 수 있다. 예를 들면, 용량선에 가하는 전압을 변화시킴으로써, 액정 소자에 가해지는 전압을 조정할 수도 있다. 또한, 박막 트랜지스터(5081)는 스위치로서 기능하면 좋기 때문에, 박막 트랜지스터(5081)의 극성은 P 채널형이어도 좋고, N 채널형이어도 좋다.
도 25(B)는 액정 표시 장치에 적용할 수 있는 화소 구성의 일례를 나타낸 도면이다. 도 25(B)에 나타낸 화소 구성예는, 도 25(A)에 나타낸 화소 구성예에 비하여, 배선(5087)이 생략되고, 또한, 액정 소자(5082)의 제 2 단자와 용량 소자(5083)의 제 2 단자가 전기적으로 접속되어 있는 점이 다르다는 것 이외에는, 도 25(A)에 나타낸 화소 구성예와 같은 구성으로 한다. 도 25(B)에 나타낸 화소 구성예는 특히, 액정 소자가 횡전계 모드(IPS 모드, FFS 모드를 포함함)인 경우에 적용할 수 있다. 왜냐하면, 액정 소자가 횡전계 모드인 경우, 액정 소자(5082)의 제 2 단자 및 용량 소자(5083)의 제 2 단자를 동일한 기판 위에 형성시킬 수 있기 때문에, 액정 소자(5082)의 제 2 단자와 용량 소자(5083)의 제 2 단자를 전기적으로 접속시키는 것이 용이하기 때문이다. 도 25(B)에 나타낸 바와 같은 화소 구성으로 함으로써, 배선(5087)을 생략할 수 있으므로, 제조 공정을 간략한 것으로 할 수 있어, 제조 비용을 저감할 수 있다.
도 25(A) 또는 도 25(B)에 나타낸 화소 구성은, 매트릭스 형상으로 복수 배치될 수 있다. 이렇게 함으로써, 액정 표시 장치의 표시부가 형성되고, 다양한 화상을 표시할 수 있다. 도 25(C)는 도 25(A)에 나타낸 화소 구성이 매트릭스 형상으로 복수 배치되어 있는 경우의 회로 구성을 나타낸 도면이다. 도 25(C)에 나타낸 회로 구성은 표시부가 가지는 복수의 화소 중, 4개의 화소를 뽑아 도시한 도면이다. 그리고, i열 j행(i, j는 자연수)에 위치하는 화소를, 화소(5080_i, j)라고 표기하고, 화소(5080_i, j)에는 배선(5084_i), 배선(5085_j), 배선(5086_j)이 각각 전기적으로 접속된다. 마찬가지로, 화소(5080_i＋1, j)에 대해서는, 배선(5084_i＋1), 배선(5085_j), 배선(5086_j)과 전기적으로 접속된다. 마찬가지로 화소(5080_i, j＋1)에 대해서는, 배선(5084_i), 배선(5085_j＋1), 배선(5086_j＋1)과 전기적으로 접속된다. 마찬가지로, 화소(5080_i＋1, j＋1)에 대해서는, 배선(5084_i＋1), 배선(5085_j＋1), 배선(5086_j＋1)과 전기적으로 접속된다. 또한, 각 배선은 같은 열 또는 행에 속하는 복수의 화소에 의해 공유될 수 있다. 또한, 도 25(C)에 나타낸 화소 구성에서 배선(5087)은 대향 전극이며, 대향 전극은 모든 화소에서 공통이므로, 배선(5087)에 대해서는 자연수 i 또는 j에 의한 표기는 행하지 않기로 한다. 또한, 도 25(B)에 나타낸 화소 구성을 이용하는 것도 가능하기 때문에, 배선(5087)이 기재되어 있는 구성이어도 배선(5087)은 필수는 아니고, 다른 배선과 공유되는 것 등에 의해 생략될 수 있다.
도 25(C)에 나타낸 화소 구성은, 다양한 방법에 의해 구동될 수 있다. 특히, 교류 구동으로 불리는 방법에 의해 구동됨으로써, 액정 소자의 열화(burn-in)를 억제할 수 있다. 도 25(D)는 교류 구동의 하나인, 도트 반전 구동이 행해지는 경우의 도 25(C)에 나타낸 화소 구성에서의 각 배선에 가해지는 전압의 타이밍 차트를 나타낸 도면이다. 도트 반전 구동이 행해짐으로써, 교류 구동이 행해지는 경우에 시인되는 플리커(깜박거림)를 억제할 수 있다.
도 25(C)에 나타낸 화소 구성에 있어서, 배선(5085_j)과 전기적으로 접속되어 있는 화소에서의 스위치는, 1 프레임 기간 중의 제 j 게이트 선택 기간에 있어서 선택 상태(온 상태)가 되고, 그 이외의 기간에서는 비선택 상태(오프 상태)가 된다. 그리고, 제 j 게이트 선택 기간 후에, 제 j＋1 게이트 선택 기간이 제공된다. 이와 같이 순차 주사가 행해짐으로써, 1 프레임 기간 내에 모든 화소가 순차로 선택 상태가 된다. 도 25(D)에 나타낸 타이밍 차트에서는, 전압이 높은 상태(하이 레벨)가 됨으로써, 이 화소에서의 스위치가 선택 상태가 되고, 전압이 낮은 상태(로 레벨)가 됨으로써 비선택 상태가 된다. 또한, 이것은 각 화소에서의 박막 트랜지스터가 N 채널형인 경우이며, P 채널형의 박막 트랜지스터가 이용되는 경우, 전압과 선택 상태의 관계는 N 채널형의 경우와는 반대가 된다.
도 25(D)에 나타낸 타이밍 차트에서는, 제 k 프레임(k는 자연수)에서의 제 j 게이트 선택 기간에 있어서, 신호선으로서 이용하는 배선(5084_i)에 정의 신호 전압이 가해지고, 배선(5084_i＋1)에 부의 신호 전압이 가해진다. 그리고, 제 k 프레임에서의 제 j＋1 게이트 선택 기간에 있어서, 배선(5084_i)에 부의 신호 전압이 가해지고, 배선(5084_i＋1)에 정의 신호 전압이 가해진다. 그 후에도, 각각의 신호선은 게이트 선택 기간마다 극성이 반전한 신호가 번갈아 가해진다. 그 결과, 제 k 프레임에서는, 화소(5080_i, j)에는 정의 신호 전압, 화소(5080_i＋1, j)에는 부의 신호 전압, 화소(5080_i, j＋1)에는 부의 신호 전압, 화소(5080_i＋1, j＋1)에는 정의 신호 전압이 각각 가해지게 된다. 그리고, 제 k＋1 프레임에서는, 각각의 화소에서, 제 k 프레임에서 기입된 신호 전압과는 역의 극성의 신호 전압이 기입된다. 그 결과, 제 k＋1 프레임에서는, 화소(5080_i, j)에는 부의 신호 전압, 화소(5080_i＋1, j)에는 정의 신호 전압, 화소(5080_i, j＋1)에는 정의 신호 전압, 화소(5080_i＋1, j＋1)에는 부의 신호 전압이 각각 가해지게 된다. 이와 같이, 같은 프레임에 있어서는 인접하는 화소들 간에 다른 극성의 신호 전압이 가해지고, 또한, 각각의 화소에서는 1 프레임마다 신호 전압의 극성이 반전되는 구동 방법이 도트 반전 구동이다. 도트 반전 구동에 의해, 액정 소자의 열화를 억제하면서, 표시되는 화상 전체 또는 일부가 균일한 경우에 시인되는 플리커를 저감할 수 있다. 또한, 배선(5086_j), 배선(5086_j＋1)을 포함하는 모든 배선(5086)에 가해지는 전압은 일정한 전압으로 할 수 있다. 또한, 배선(5084)의 타이밍 차트에서의 신호 전압의 표기는 극성만으로 되어 있지만, 실제로는, 표시된 극성에서 다양한 신호 전압의 값을 취할 수 있다. 또한, 여기에서는 1 도트(1 화소)마다 극성을 반전시키는 경우에 대하여 설명했지만, 이것에 한정되지 않고, 복수의 화소마다 극성을 반전시킬 수도 있다. 예를 들면, 2 게이트 선택 기간마다 기입하는 신호 전압의 극성을 반전시킴으로써, 신호 전압의 기입에 걸리는 소비 전력을 저감시킬 수 있다. 그 밖에도, 1열마다 극성을 반전(소스 라인 반전)시킬 수도 있고, 1행마다 극성을 반전(게이트 라인 반전)시킬 수도 있다.
또한, 화소(5080)에서, 용량 소자(5083)의 제 2 단자에는 1 프레임 기간에서 일정한 전압이 가해지면 좋다. 여기서, 주사선으로서 이용하는 배선(5085)에 가해지는 전압은 1 프레임 기간의 대부분에 있어서 로 레벨이며, 거의 일정한 전압이 가해지고 있기 때문에, 화소(5080)에서, 용량 소자(5083)의 제 2 단자를 접속하는 곳은 배선(5085)이어도 좋다. 도 25(E)는, 액정 표시 장치에 적용할 수 있는 화소 구성의 일례를 나타낸 도면이다. 도 25(E)에 나타낸 화소 구성은 도 25(C)에 나타낸 화소 구성과 비교하면, 배선(5086)이 생략되고, 또한, 화소(5080) 내의 용량 소자(5083)의 제 2 단자와, 하나 앞의 행에서의 배선(5085)이 전기적으로 접속되어 있는 것을 특징으로 하고 있다. 구체적으로는, 도 25(E)에 표기되어 있는 범위에서는, 화소(5080_i, j＋1) 및 화소(5080_i＋1, j＋1)에서의 용량 소자(5083)의 제 2 단자는 배선(5085_j)과 전기적으로 접속된다. 이와 같이, 화소(5080) 내의 용량 소자(5083)의 제 2 단자와, 하나 앞의 행에서의 배선(5085)을 전기적으로 접속시킴으로써, 배선(5086)을 생략할 수 있으므로, 화소의 개구율을 향상시킬 수 있다. 또한, 용량 소자(5083)의 제 2 단자를 접속하는 곳은, 하나 앞의 행에서의 배선(5085)이 아니라, 다른 행에서의 배선(5085)이어도 좋다. 또한, 도 25(E)에 나타낸 화소 구성의 구동 방법은 도 25(C)에 나타낸 화소 구성의 구동 방법과 같은 것을 이용할 수 있다.
또한, 용량 소자(5083) 및 용량 소자(5083)의 제 2 단자에 전기적으로 접속되는 배선을 이용하여, 신호선으로서 이용하는 배선(5084)에 가하는 전압을 작게 할 수 있다. 이 때의 화소 구성 및 구동 방법에 대하여, 도 25(F) 및 도 25(G)를 이용하여 설명한다. 도 25(F)에 나타낸 화소 구성은, 도 25(A)에 나타낸 화소 구성에 비하여, 배선(5086)을 1 화소열당 2개로 하고, 또한, 화소(5080)에서의 용량 소자(5083)의 제 2 단자와의 전기적인 접속을 인접하는 화소와 번갈아 행하는 것을 특징으로 한다. 또한, 2개로 한 배선(5086)은, 각각 배선(5086-1) 및 배선(5086-2)이라고 부르기로 한다. 구체적으로는, 도 25(F)에 표기되어 있는 범위에서는, 화소(5080_i, j)에서의 용량 소자(5083)의 제 2 단자는 배선(5086-1_j)과 전기적으로 접속되고, 화소(5080_i＋1, j)에서의 용량 소자(5083)의 제 2 단자는, 배선(5086-2_j)과 전기적으로 접속되고, 화소(5080_i, j＋1)에서의 용량 소자(5083)의 제 2 단자는, 배선(5086-2_j＋1)과 전기적으로 접속되고, 화소(5080_i＋1, j＋1)에서의 용량 소자(5083)의 제 2 단자는 배선(5086-1_j＋1)과 전기적으로 접속된다.
그리고, 예를 들면, 도 25(G)에 나타낸 바와 같이, 제 k 프레임에서 화소(5080_i, j)에 정의 극성의 신호 전압이 기입되는 경우, 배선(5086-1_j)은 제 j 게이트 선택 기간에서는 로 레벨로 하고, 제 j 게이트 선택 기간의 종료 후, 하이 레벨로 변화시킨다. 그리고, 1 프레임 기간 중은 그대로 하이 레벨을 유지하고, 제 k＋1 프레임에서의 제 j 게이트 선택 기간에 부의 극성의 신호 전압이 기입된 후, 로 레벨로 변화시킨다. 이와 같이, 정의 극성의 신호 전압이 화소에 기입된 후에, 용량 소자(5083)의 제 2 단자에 전기적으로 접속되는 배선의 전압을 정의 방향으로 변화시킴으로써, 액정 소자에 가해지는 전압을 정의 방향으로 소정의 양만큼 변화시킬 수 있다. 즉, 그 만큼 화소에 기입하는 신호 전압을 작게 할 수 있기 때문에, 신호 기입에 걸리는 소비 전력을 저감시킬 수 있다. 또한, 제 j 게이트 선택 기간에 부의 극성의 신호 전압이 기입되는 경우는, 부의 극성의 신호 전압이 화소에 기입된 후에, 용량 소자(5083)의 제 2 단자에 전기적으로 접속되는 배선의 전압을 부의 방향으로 변화시킴으로써, 액정 소자에 가해지는 전압을 부의 방향으로 소정의 양만큼 변화시킬 수 있으므로, 정의 극성의 경우와 마찬가지로, 화소에 기입하는 신호 전압을 작게 할 수 있다. 즉, 용량 소자(5083)의 제 2 단자에 전기적으로 접속되는 배선은, 같은 프레임의 같은 행에서, 정의 극성의 신호 전압이 가해지는 화소와, 부의 극성의 신호 전압이 가해지는 화소에서, 각각 다른 배선인 것이 바람직하다. 도 25(F)는, 제 k 프레임에서 정의 극성의 신호 전압이 기입되는 화소에는 배선(5086-1)이 전기적으로 접속되고, 제 k 프레임에서 부의 극성의 신호 전압이 기입되는 화소에는 배선(5086-2)이 전기적으로 접속되는 예이다. 단, 이것은 일례이며, 예를 들면, 정의 극성의 신호 전압이 기입되는 화소와 부의 극성의 신호 전압이 기입되는 화소가 2 화소마다 나타나는 구동 방법의 경우에는, 배선(5086-1) 및 배선(5086-2)의 전기적 접속도 그에 맞추어, 2 화소마다 교대로 행해지는 것이 바람직하다. 또한, 1행의 모든 화소와 같은 극성의 신호 전압이 기입되는 경우(게이트 라인 반전)에는, 배선(5086)은 1행당 1개면 된다. 즉, 도 25(C)에 나타낸 화소 구성에 있어서서도, 도 25(F) 및 도 25(G)를 이용하여 설명한 바와 같은, 화소에 기입하는 신호 전압을 작게 하는 구동 방법을 이용할 수 있다.
다음에, 액정 소자가, MVA 모드 또는 PVA 모드 등으로 대표되는 수직 배향(VA) 모드인 경우에 특히 바람직한 화소 구성 및 그 구동 방법에 대하여 설명한다. VA 모드는, 제조시에 러빙 공정이 불필요하고, 검은색 표시시의 광 누출이 적고, 구동 전압이 낮다는 등의 뛰어난 특징을 가지지만, 화면을 기울어진 상태에서 보았을 때에 화질이 열화된다(시야각이 좁다)는 문제점도 가진다. VA 모드의 시야각을 넓게 하려면, 도 26(A) 및 도 26(B)에 나타낸 바와 같이, 1 화소에 복수의 부화소(서브 픽셀)를 가지는 화소 구성으로 하는 것이 유효하다. 도 26(A) 및 도 26(B)에 나타낸 화소 구성은 화소(5080)가 2개의 부화소(부화소(5080-1), 부화소(5080-2))를 포함하는 경우의 일례를 나타낸 것이다. 또한, 하나의 화소에서의 부화소의 수는 2개로 한정되지 않고, 다양한 수의 부화소를 이용할 수 있다. 부화소의 수가 클수록, 보다 시야각을 넓게 할 수 있다. 복수의 부화소는 서로 동일한 회로 구성으로 할 수 있고, 여기에서는, 모든 부화소가 도 25(A)에 나타낸 회로 구성과 같은 것으로 하여 설명한다. 또한, 제 1 부화소(5080-1)는 박막 트랜지스터(5081-1), 액정 소자(5082-1), 용량 소자(5083-1)를 가지는 것으로 하고, 각각의 접속 관계는 도 25(A)에 나타낸 회로 구성에 준하는 것으로 한다. 마찬가지로, 제 2 부화소(5080-2)는 박막 트랜지스터(5081-2), 액정 소자(5082-2), 용량 소자(5083-2)를 가지는 것으로 하고, 각각의 접속 관계는 도 25(A)에 나타낸 회로 구성에 준하는 것으로 한다.
도 26(A)에 나타낸 화소 구성은, 1 화소를 구성하는 2개의 부화소에 대하여, 주사선으로서 이용하는 배선(5085)을 2개(배선(5085-1), 배선(5085-2)) 가지고, 신호선으로서 이용하는 배선(5084)을 1개 가지고, 용량선으로서 이용하는 배선(5086)을 1개 가지는 구성을 나타낸 것이다. 이와 같이, 신호선 및 용량선을 2개의 부화소 사이에서 공용함으로써, 개구율을 향상시킬 수 있고, 또한, 신호선 구동 회로를 간단한 것으로 할 수 있으므로 제조 비용을 저감할 수 있고, 또한, 액정 패널과 구동 회로 IC의 접속 점수를 저감할 수 있으므로, 수율을 향상시킬 수 있다. 도 26(B)에 나타낸 화소 구성은 1 화소를 구성하는 2개의 부화소에 대하여, 주사선으로서 이용하는 배선(5085)을 1개 가지고, 신호선으로서 이용하는 배선(5084)을 2개(배선(5084-1), 배선(5084-2)) 가지고, 용량선으로서 이용하는 배선(5086)을 1개 가지는 구성을 나타낸 것이다. 이와 같이, 주사선 및 용량선을 2개의 부화소 사이에서 공용함으로써, 개구율을 향상시킬 수 있고, 또한, 전체의 주사선 개수를 저감할 수 있으므로, 고정세한 액정 패널에 있어서도 1개당의 게이트선 선택 기간을 충분히 길게 할 수 있어, 각각의 화소에 적절한 신호 전압을 기입할 수 있다.
도 26(C) 및 도 26(D)는, 도 26(B)에 나타낸 화소 구성에서, 액정 소자를 화소 전극의 형상으로 치환하고, 각 소자의 전기적 접속 상태를 모식적으로 나타낸 예이다. 도 26(C) 및 도 26(D)에 있어서, 전극(5088-1)은 제 1 화소 전극을 나타내고, 전극(5088-2)은 제 2 화소 전극을 나타내는 것으로 한다. 도 26(C)에 있어서, 제 1 화소 전극(5088-1)은 도 26(B)에서의 액정 소자(5082-1)의 제 1 단자에 상당하고, 제 2 화소 전극(5088-2)은, 도 26(B)에서의 액정 소자(5082-2)의 제 1 단자에 상당한다. 즉, 제 1 화소 전극(5088-1)은 박막 트랜지스터(5081-1)의 소스 또는 드레인의 한쪽과 전기적으로 접속되고, 제 2 화소 전극(5088-2)은, 박막 트랜지스터(5081-2)의 소스 또는 드레인의 한쪽과 전기적으로 접속된다. 한편, 도 26(D)에서는, 화소 전극과 박막 트랜지스터의 접속 관계를 반대로 한다. 즉, 제 1 화소 전극(5088-1)은 박막 트랜지스터(5081-2)의 소스 또는 드레인의 한쪽과 전기적으로 접속되고, 제 2 화소 전극(5088-2)은 박막 트랜지스터(5081-1)의 소스 또는 드레인의 한쪽과 전기적으로 접속되는 것으로 한다.
도 26(C) 및 도 26(D)에 나타낸 바와 같은 화소 구성을, 매트릭스 형상으로 번갈아 배치함으로써, 특별한 효과를 얻을 수 있다. 이러한 화소 구성 및 그 구동 방법의 일례를 도 26(E) 및 도 26(F)에 나타낸다. 도 26(E)에 나타낸 화소 구성은, 화소(5080_i, j) 및 화소(5080_i＋1, j＋1)에 상당하는 부분을 도 26(C)에 나타낸 구성으로 하고, 화소(5080_i＋1, j) 및 화소(5080_i, j＋1)에 상당하는 부분을 도 26(D)에 나타낸 구성으로 한 것이다. 이 구성에 있어서, 도 26(F)에 나타낸 타이밍 차트와 같이 구동하면, 제 k 프레임의 제 j 게이트 선택 기간에 있어서, 화소(5080_i, j)의 제 1 화소 전극 및 화소(5080_i＋1, j)의 제 2 화소 전극에 정의 극성의 신호 전압이 기입되고, 화소(5080_i, j)의 제 2 화소 전극 및 화소(5080_i＋1, j)의 제 1 화소 전극에 부의 극성의 신호 전압이 기입된다. 또한, 제 k 프레임의 제 j＋1 게이트 선택 기간에 있어서, 화소(5080_i, j＋1)의 제 2 화소 전극 및 화소(5080_i＋1, j＋1)의 제 1 화소 전극에 정의 극성의 신호 전압이 기입되고, 화소(5080_i, j＋1)의 제 1 화소 전극 및 화소(5080_i＋1, j＋1)의 제 2 화소 전극에 부의 극성의 신호 전압이 기입된다. 제 k＋1 프레임에서는, 각 화소에 있어서 신호 전압의 극성이 반전된다. 이렇게 함으로써, 부화소를 포함하는 화소 구성에서 도트 반전 구동에 상당하는 구동을 실현하면서, 신호선에 가해지는 전압의 극성을 1 프레임 기간 내에 동일한 것으로 할 수 있으므로, 화소의 신호 전압 기입에 걸리는 소비 전력을 큰폭으로 저감할 수 있다. 또한, 배선(5086_j), 배선(5086_j＋1)을 포함하는 모든 배선(5086)에 가해지는 전압은 일정한 전압으로 할 수 있다.
또한, 도 26(G) 및 도 26(H)에 나타낸 화소 구성 및 그 구동 방법에 의해, 화소에 기입되는 신호 전압의 크기를 작게 할 수 있다. 이것은, 각각의 화소가 가지는 복수의 부화소에 전기적으로 접속되는 용량선을, 부화소마다 다르게 하는 것이다. 즉, 도 26(G) 및 도 26(H)에 나타낸 화소 구성 및 그 구동 방법에 의해, 동일한 프레임 내에서 동일한 극성이 기입되는 부화소에 대해서는, 동일행 내에서 용량선을 공통으로 하고, 동일한 프레임 내에서 다른 극성이 기입되는 부화소에 대해서는, 동일행 내에서 용량선을 다르게 한다. 그리고, 각 행의 기입이 종료된 시점에서, 각각의 용량선의 전압을, 정의 극성의 신호 전압이 기입된 부화소에서는 정의 방향, 부의 극성의 신호 전압이 기입된 부화소에서는 부의 방향으로 변화시킴으로써, 화소에 기입되는 신호 전압의 크기를 작게 할 수 있다. 구체적으로는, 용량선으로서 이용하는 배선(5086)을 각 행에서 2개(배선(5086-1), 배선(5086-2))로 하고, 화소(5080_i, j)의 제 1 화소 전극과 배선(5086-1_j)이 용량 소자를 통하여 전기적으로 접속되고, 화소(5080_i, j)의 제 2 화소 전극과 배선(5086-2_j)이 용량 소자를 통하여 전기적으로 접속되고, 화소(5080_i＋1, j)의 제 1 화소 전극과 배선(5086-2_j)이 용량 소자를 통하여 전기적으로 접속되고, 화소(5080_i＋1, j)의 제 2 화소 전극과 배선(5086-1_j)이 용량 소자를 통하여 전기적으로 접속되고, 화소(5080_i, j＋1)의 제 1 화소 전극과 배선(5086-2_j＋1)이 용량 소자를 통하여 전기적으로 접속되고, 화소(5080_i, j＋1)의 제 2 화소 전극과 배선(5086-1_j＋1)이 용량 소자를 통하여 전기적으로 접속되고, 화소(5080_i＋1, j＋1)의 제 1 화소 전극과 배선(5086-1_j＋1)이 용량 소자를 통하여 전기적으로 접속되고, 화소(5080_i＋1, j＋1)의 제 2 화소 전극과 배선(5086-2_j＋1)이 용량 소자를 통하여 전기적으로 접속된다. 단, 이것은 일례이며, 예를 들면, 정의 극성의 신호 전압이 기입되는 화소와 부의 극성의 신호 전압이 기입되는 화소가 2 화소마다 나타나는 구동 방법의 경우는, 배선(5086-1) 및 배선(5086-2)의 전기적 접속도 그에 맞추어, 2 화소마다 교대로 행해지는 것이 바람직하다. 또한, 1행의 모든 화소에서 같은 극성의 신호 전압이 기입되는 경우(게이트 라인 반전)는, 배선(5086)은 1행당 1개면 된다. 즉, 도 26(E)에 나타낸 화소 구성에 있어서도, 도 26(G) 및 도 26(H)을 이용하여 설명한 바와 같은, 화소에 기입하는 신호 전압을 작게 하는 구동 방법을 이용할 수 있다.
[실시형태 7]
다음에, 표시 장치의 다른 구성예 및 그 구동 방법에 대하여 설명한다. 본 실시형태에 있어서는, 신호 기입에 대한 휘도의 응답이 늦은(응답 시간이 긴) 표시 소자를 이용한 표시 장치의 경우에 대하여 설명한다. 본 실시형태에 있어서는, 응답 시간이 긴 표시 소자로서 액정 소자를 예로 들어 설명하지만, 본 실시형태에서의 표시 소자는 이것에 한정되지 않고, 신호 기입에 대한 휘도의 응답이 늦은 다양한 표시 소자를 이용할 수 있다.
일반적인 액정 표시 장치의 경우, 신호 기입에 대한 휘도의 응답이 늦고, 액정 소자에 신호 전압을 계속 가한 경우에도, 응답이 완료될 때까지 1 프레임 기간 이상의 시간이 걸리는 경우가 있다. 이러한 표시 소자로 동영상을 표시하더라도, 동영상을 충실히 재현할 수 없다. 또한, 액티브 매트릭스 구동의 경우, 하나의 액정 소자에 대한 신호 기입의 시간은, 통상, 신호 기입 주기(1 프레임 기간 또는 1 서브 프레임 기간)를 주사선수로 나눈 시간(1 주사선 선택 기간)에 지나지 않고, 액정 소자는 이 약간의 시간 내에 응답할 수 없는 경우가 많다. 따라서, 액정 소자의 응답의 대부분은, 신호 기입을 하지 않는 기간에 행해지게 된다. 여기서, 액정 소자의 유전율은, 이 액정 소자의 투과율에 따라 변화하지만, 신호 기입이 행해지지 않는 기간에 액정 소자가 응답한다는 것은, 액정 소자의 외부와 전하의 교환을 하지 않는 상태(정전하 상태)에서 액정 소자의 유전율이 변화하는 것을 의미한다. 즉, (전하) = (용량)·(전압)의 식에서, 전하가 일정한 상태에서 용량이 변화하게 되기 때문에, 액정 소자에 가하는 전압은, 액정 소자의 응답에 따라, 신호 기입시의 전압으로부터 변화하게 된다. 따라서, 신호 기입에 대한 휘도의 응답이 늦은 액정 소자를 액티브 매트릭스로 구동하는 경우, 액정 소자에 가하는 전압은, 신호 기입시의 전압에 원리적으로 도달할 수 없다.
본 실시형태에서의 표시 장치는, 표시 소자를 신호 기입 주기 내에 소망의 휘도까지 응답시키기 위해, 신호 기입시의 신호 레벨을 미리 보정된 것(보정 신호)으로 함으로써, 상기의 문제점을 해결할 수 있다. 또한, 액정 소자의 응답 시간은 신호 레벨이 클수록 짧아지므로, 보정 신호를 기입함으로써, 액정 소자의 응답 시간을 짧게 할 수도 있다. 이러한 보정 신호를 가하는 구동 방법은, 오버드라이브라고도 불린다. 본 실시형태에서의 오버드라이브는, 신호 기입 주기가 표시 장치에 입력되는 화상 신호의 주기(입력 화상 신호 주기(Tin))보다 짧은 경우에도, 신호 기입 주기에 맞추어 신호 레벨이 보정됨으로써, 신호 기입 주기 내에 표시 소자를 소망의 휘도까지 응답시킬 수 있다. 신호 기입 주기가 입력 화상 신호 주기(Tin)보다 짧은 경우는, 예를 들면, 하나의 원화상(original image)을 복수의 서브 화상으로 분할하고, 이 복수의 서브 화상을 1 프레임 기간 내에 순차 표시시키는 경우를 들 수 있다.
다음에, 액티브 매트릭스 구동의 표시 장치에 있어서 신호 기입시의 신호 레벨을 보정하는 방법의 예에 대하여, 도 27(A) 및 도 27(B)를 참조하여 설명한다. 도 27(A)는 횡축을 시간, 종축을 신호 기입시의 신호 레벨로 하고, 어느 하나의 표시 소자에서의 신호 기입시의 신호 레벨의 시간 변화를 모식적으로 나타낸 그래프이다. 도 27(B)는 횡축을 시간, 종축을 표시 레벨로 하고, 어느 하나의 표시 소자에서의 표시 레벨의 시간 변화를 모식적으로 나타낸 그래프이다. 또한, 표시 소자가 액정 소자인 경우는, 신호 기입시의 신호 레벨은 전압, 표시 레벨은 액정 소자의 투과율로 할 수 있다. 이 이후는, 도 27(A)의 종축은 전압, 도 27(B)의 종축은 투과율인 것으로 하여 설명한다. 또한, 본 실시형태에서의 오버드라이브는, 신호 레벨이 전압 이외(듀티비, 전류 등)인 경우도 포함한다. 또한, 본 실시형태에서의 오버드라이브는 표시 레벨이 투과율 이외(휘도, 전류 등)인 경우도 포함한다. 또한, 액정 소자에는 전압이 0일 때에 검은색 표시가 되는 노멀리-블랙형(예: VA 모드, IPS 모드 등)과, 전압이 0일 때에 흰색 표시가 되는 노멀리-화이트형(예: TN 모드, OCB 모드 등)이 있지만, 도 27(B)에 나타낸 그래프는 어느 쪽에도 대응하고, 노멀리-블랙형의 경우는 그래프의 상방으로 갈수록 투과율이 큰 것으로 하고, 노멀리-화이트형의 경우는 그래프의 하부로 갈수록 투과율이 큰 것으로 하면 좋다. 즉, 본 실시형태에서의 액정 모드는, 노멀리-블랙형이어도 좋고, 노멀리-화이트형이어도 좋다. 또한, 시간 축에는 신호 기입 타이밍을 점선으로 나타내고, 신호 기입을 하고 나서 다음의 신호 기입을 할 때까지의 기간을 보유 기간(Fi)이라고 부르기로 한다. 본 실시형태에 있어서는, i는 정수이며, 각각의 보유 기간을 나타내는 인덱스인 것으로 한다. 도 27(A) 및 도 27(B)에서는, i는 0에서 2까지로 하여 나타내고 있지만, i는 이것 이외의 정수도 취할 수 있다(0에서 2 이외에 대해서는 도시하지 않음). 또한, 보유 기간(Fi)에서, 화상 신호에 대응하는 휘도를 실현하는 투과율을 Ti라고 하고, 정상 상태에서 투과율(Ti)을 부여하는 전압을 Vi라고 한다. 또한, 도 27(A) 중의 파선(5101)은, 오버드라이브를 행하지 않는 경우의 액정 소자에 걸리는 전압의 시간 변화를 나타내고, 실선(5102)은 본 실시형태에서의 오버드라이브를 행하는 경우의 액정 소자에 걸리는 전압의 시간 변화를 나타낸다. 마찬가지로, 도 27(B) 중의 파선(5103)은 오버드라이브를 행하지 않는 경우의 액정 소자의 투과율의 시간 변화를 나타내고, 실선(5104)은 본 실시형태에서의 오버드라이브를 행하는 경우의 액정 소자의 투과율의 시간 변화를 나타낸다. 또한, 보유 기간(Fi)의 말미에서의 소망의 투과율(Ti)과 실제의 투과율과의 차(差)를 오차(αi)라고 표기하기로 한다.
도 27(A)에 나타낸 그래프에 있어서, 보유 기간(F0)에서는 파선(5101)과 실선(5102) 모두 소망의 전압(V0)이 가해지고 있고, 도 27(B)에 나타낸 그래프에서도, 파선(5103)과 실선(5104) 모두 소망의 투과율(T0)이 얻어지는 것으로 한다. 그리고, 오버드라이브가 행해지지 않는 경우, 파선(5101)으로 나타내는 바와 같이, 보유 기간(F1)의 첫머리에서 소망의 전압(V1)이 액정 소자에 가해지지만, 이미 서술한 바와 같이 신호가 기입되는 기간은 보유 기간에 비해 매우 짧고, 보유 기간 중 대부분의 기간은 정전하 상태가 되기 때문에, 보유 기간에서 액정 소자에 걸리는 전압은 투과율의 변화와 함께 변화해 가고, 보유 기간(F1)의 말미에는 소망의 전압(V1)과 크게 다른 전압이 되게 된다. 이 때, 도 27(B)에 나타낸 그래프에서의 파선(5103)도, 소망의 투과율(T1)과 크게 다르게 되어 버린다. 따라서, 화상 신호에 충실한 표시를 행할 수 없고, 화질이 저하되게 된다. 한편, 본 실시형태에서의 오버드라이브가 행해지는 경우, 실선(5102)으로 나타내는 바와 같이, 보유 기간(F1)의 첫머리에서, 소망의 전압(V1)보다 큰 전압(V1')이 액정 소자에 가해지도록 한다. 즉, 보유 기간(F1)에서 서서히 액정 소자에 걸리는 전압이 변화하는 것을 예측하여, 보유 기간(F1)의 말미에 액정 소자에 걸리는 전압이 소망의 전압(V1) 근방의 전압이 되도록, 보유 기간(F1)의 첫머리에서 소망의 전압(V1)으로부터 보정된 전압(V1')을 액정 소자에 가함으로써, 정확하게 소망의 전압(V1)을 액정 소자에 가하는 것이 가능하게 된다. 이 때, 도 27(B)에 나타낸 그래프에서의 실선(5104)으로 나타내는 바와 같이, 보유 기간(F1)의 말미에 있어서 소망의 투과율(T1)이 얻어진다. 즉, 보유 기간 중 대부분의 기간에서 정전하 상태가 되는 것에도 불구하고, 신호 기입 주기 내에서의 액정 소자의 응답을 실현할 수 있다. 다음에, 보유 기간(F2)에서는, 소망의 전압(V2)이 전압(V1)보다 작은 경우를 나타내고 있지만, 이 경우도 보유 기간(F1)과 마찬가지로, 보유 기간(F2)에 있어서 서서히 액정 소자에 걸리는 전압이 변화하는 것을 예측하여, 보유 기간(F2)의 말미에서 액정 소자에 가해지는 전압이 소망의 전압(V2) 근방의 전압이 되도록, 보유 기간(F2)의 첫머리에서 소망의 전압(V2)으로부터 보정된 전압(V2')을 액정 소자에 가하면 좋다. 이렇게 함으로써, 도 27(B)에 나타낸 그래프에서의 실선(5104)으로 나타내는 바와 같이, 보유 기간(F2)의 말미에서 소망의 투과율(T2)이 얻어진다. 또한, 보유 기간(F1)과 같이, Vi가 Vi-1에 비해 커지는 경우는, 보정된 전압(Vi')은 소망의 전압(Vi)보다 커지도록 보정되는 것이 바람직하다. 또한, 보유 기간(F2)과 같이, Vi가 Vi-1에 비해 작아지는 경우는, 보정된 전압(Vi')은 소망의 전압(Vi)보다 작아지도록 보정되는 것이 바람직하다. 또한, 구체적인 보정값에 대해서는, 미리 액정 소자의 응답 특성을 측정함으로써 도출할 수 있다. 장치에 실장하는 방법으로서는, 보정식을 정식화하여 논리 회로에 짜넣는 방법, 보정값을 룩업 테이블(look-up table)로서 메모리에 보존해 두고, 필요에 따라 보정값을 판독하는 방법 등을 이용할 수 있다.
또한, 본 실시형태에서의 오버드라이브를 실제로 장치로서 실현하는 경우에는, 여러가지 제약이 존재한다. 예를 들면, 전압의 보정은 소스 드라이버의 정격 전압의 범위 내에서 행해져야 한다. 즉, 소망의 전압이 원래 큰 값이어서, 이상적인 보정 전압이 소스 드라이버의 정격 전압을 초과하는 경우는 다 보정할 수 없게 된다. 이러한 경우의 문제점에 대하여, 도 27(C) 및 도 27(D)를 참조하여 설명한다. 도 27(C)는 도 27(A)과 같이, 횡축을 시간, 종축을 전압으로 하고, 어느 하나의 액정 소자에서의 전압의 시간 변화를 실선(5105)으로 하여 모식적으로 나타낸 그래프이다. 도 27(D)는 도 27(B)과 마찬가지로, 횡축을 시간, 종축을 투과율로 하여, 어느 하나의 액정 소자에서의 투과율의 시간 변화를 실선(5106)으로 하여 모식적으로 나타낸 그래프이다. 또한, 그 외의 표기 방법에 대해서는 도 27(A) 및 도 27(B)과 마찬가지이므로, 설명을 생략한다. 도 27(C) 및 도 27(D)은, 보유 기간(F1)에서의 소망의 투과율(T1)을 실현하기 위한 보정 전압(V1')이 소스 드라이버의 정격 전압을 초과하기 때문에, V1' = V1로 하지 않을 수 없게 되어, 충분한 보정을 할 수 없는 상태를 나타낸다. 이 때, 보유 기간(F1)의 말미에서의 투과율은 소망의 투과율(T1)과 오차(α1)만큼 어긋난 값이 되어 버린다. 단, 오차(α1)가 커지는 것은, 소망의 전압이 원래 큰 값일 때로 한정되기 때문에, 오차(α1)의 발생에 의한 화질 저하 자체는 허용 범위 내인 경우도 많다. 그러나, 오차(α1)가 커짐에 따라, 전압 보정의 알고리즘 내의 오차도 커지게 된다. 즉, 전압 보정의 알고리즘에 있어서, 보유 기간의 말미에 소망의 투과율을 얻어진다고 가정하는 경우, 실제로는 오차(α1)가 큼에도 불구하고, 오차(α1)가 작은 것으로 판단하여 전압의 보정을 행하기 때문에, 다음의 보유 기간(F2)에서의 보정에 오차가 포함되게 되고, 그 결과, 오차(α2)까지도 커지게 된다. 또한, 오차(α2)가 커지면, 그 다음의 오차(α3)가 더욱 커지게 되고, 이와 같이, 오차가 점차 커져, 결과적으로 현저하게 화질 저하가 나타나게 된다. 본 실시형태의 오버드라이브에서는, 이와 같이 오차가 커져 버리는 것을 억제하기 위해, 보유 기간(Fi)에서 보정 전압(Vi')이 소스 드라이버의 정격 전압을 초과할 때, 보유 기간(Fi)의 말미에서의 오차(αi)를 추정하여, 이 오차(αi)의 크기를 고려하여, 보유 기간(Fi＋1)에서의 보정 전압을 조정할 수 있다. 이렇게 함으로써, 오차(αi)가 커지더라도, 그것이 오차(αi＋1)에 주는 영향을 최소한으로 할 수 있기 때문에, 오차가 커지는 것을 억제할 수 있다. 본 실시형태의 오버드라이브에 있어서, 오차(α2)를 최소한으로 하는 예에 대하여, 도 27(E) 및 도 27(F)를 참조하여 설명한다. 도 27(E)에 나타낸 그래프는, 도 27(C)에 나타낸 그래프의 보정 전압(V2')을 더 조정하여, 보정 전압(V2'')으로 한 경우의 전압의 시간 변화를 실선(5107)으로서 나타낸다. 도 27(F)에 나타낸 그래프는, 도 27(E)에 나타낸 그래프에 의해 전압의 보정이 이루어진 경우의 투과율의 시간 변화를 나타낸다. 도 27(D)에 나타낸 그래프에서의 실선(5106)에서는, 보정 전압(V2')에 의해 과잉 보정(오차가 큰 상황에서의 보정을 말함)이 발생하였지만, 도 27(F)에 나타낸 그래프의 실선(5108)에서는, 오차(α1)를 고려하여 조정된 보정 전압(V2'')에 의해 과잉 보정을 억제하고, 오차(α2)를 최소한으로 하고 있다. 또한, 구체적인 보정값에 대해서는, 미리 액정 소자의 응답 특성을 측정함으로써 도출할 수 있다. 장치에 실장하는 방법으로서는, 보정식을 정식화하여 논리 회로에 짜넣는 방법, 보정값을 룩업 테이블로서 메모리에 보존해 두고, 필요에 따라 보정값을 판독하는 방법 등을 이용할 수 있다. 그리고, 이러한 방법을 보정 전압(Vi')을 계산하는 부분과는 별도로 추가하거나, 또는 보정 전압(Vi')을 계산하는 부분에 짜넣을 수 있다. 또한, 오차(αi-1)를 고려하여 조정된 보정 전압(Vi'')의 보정량(소망의 전압(Vi)과의 차)은, Vi'의 보정량보다 작은 것으로 하는 것이 바람직하다. 즉,｜Vi''-Vi｜＜｜Vi'-Vi｜로 하는 것이 바람직하다.
또한, 이상적인 보정 전압이 소스 드라이버의 정격 전압을 초과하는 것에 의한 오차(αi)는, 신호 기입 주기가 짧을 수록 커진다. 왜냐하면, 신호 기입 주기가 짧을 수록 액정 소자의 응답 시간도 짧게 할 필요가 있고, 그 결과, 보다 큰 보정 전압이 필요하기 때문이다. 또한, 필요하게 되는 보정 전압이 커진 결과, 보정 전압이 소스 드라이버의 정격 전압을 넘어 버리는 빈도도 커지기 때문에, 큰 오차(αi)가 발생하는 빈도도 커진다. 따라서, 본 실시형태의 오버드라이브는 신호 기입 주기가 짧은 경우일수록 유효하다고 할 수 있다. 구체적으로는, 하나의 원화상을 복수의 서브 화상으로 분할하고, 이 복수의 서브 화상을 1 프레임 기간 내에 순차 표시시키는 경우, 복수의 화상으로부터 화상에 포함되는 움직임을 검출하고, 이 복수의 화상의 중간 상태의 화상을 생성하고, 이 복수의 화상의 사이에 삽입하여 구동하는(소위 모션 보상 배속 구동) 경우, 또는 이것들을 조합시키는 경우 등의 구동 방법이 행해지는 경우에, 본 실시형태의 오버드라이브가 이용되는 것은 각별한 효과를 얻게 된다.
또한, 소스 드라이버의 정격 전압은, 상술한 상한 외에, 하한도 존재한다. 예를 들면, 전압 0보다 작은 전압이 가해지지 않는 경우를 들 수 있다. 이 때, 상술한 상한의 경우와 마찬가지로, 이상적인 보정 전압이 가해지지 않게 되기 때문에, 오차(αi)가 커지게 된다. 그러나, 이 경우에도, 상술한 방법과 마찬가지로, 보유 기간(Fi)의 말미에서의 오차(αi)를 추정하고, 이 오차(αi)의 크기를 고려하여, 보유 기간(Fi＋1)에서의 보정 전압을 조정할 수 있다. 또한, 소스 드라이버의 정격 전압으로서 전압 0보다 작은 전압(부의 전압)을 가할 수 있는 경우는, 보정 전압으로서 액정 소자에 부의 전압을 가하여도 좋다. 이렇게 함으로써, 정전하 상태에 의한 전위의 변동을 예측하여, 보유 기간(Fi)의 말미에서 액정 소자에 부여되는 전압이 소망의 전압(Vi) 근방의 전압이 되도록 조정할 수 있다.
또한, 액정 소자의 열화를 억제하기 위해, 액정 소자에 가하는 전압의 극성을 정기적으로 반전시키는, 소위 반전 구동을 오버드라이브와 조합하여 실시할 수 있다. 즉, 본 실시형태의 오버드라이브는, 반전 구동과 동시에 행해지는 경우도 포함한다. 예를 들면, 신호 기입 주기가 입력 화상 신호 주기(Tin)의 1/2인 경우에, 극성을 반전시키는 주기와 입력 화상 신호 주기(Tin)가 동일한 정도라면, 정극성의 신호의 기입과 부극성의 신호의 기입이, 2회마다 번갈아 행해지게 된다. 이와 같이, 극성을 반전시키는 주기를 신호 기입 주기보다 길게 함으로써, 화소의 충방전의 빈도를 저감할 수 있으므로, 소비 전력을 저감할 수 있다. 단, 극성을 반전시키는 주기를 너무 길게 하면, 극성의 차이에 의한 휘도차가 플리커로서 인식되는 문제가 생기는 경우가 있기 때문에, 극성을 반전시키는 주기는 입력 화상 신호 주기(Tin)와 동일한 정도이거나 짧은 것이 바람직하다.
[실시형태 8]
다음에, 표시 장치의 다른 구성예 및 그 구동 방법에 대하여 설명한다. 본 실시형태에 있어서는, 표시 장치의 외부로부터 입력되는 화상(입력 화상)의 움직임을 보간하는 화상을, 복수의 입력 화상을 기초로 하여 표시 장치의 내부에서 생성하고, 이 생성된 화상(생성 화상)과 입력 화상을 순차 표시시키는 방법에 대하여 설명한다. 또한, 생성 화상을, 입력 화상의 움직임을 보간하는 것과 같은 화상으로 함으로써, 동영상의 움직임을 매끄럽게 할 수 있고, 또한, 홀드 구동에 의한 잔상 등에 의해 동영상의 품질이 저하되는 문제를 개선할 수 있다. 여기서, 동영상의 보간에 대하여, 이하에 설명한다. 동영상의 표시는, 이상적으로는, 개개의 화소의 휘도를 리얼타임으로 제어함으로써 실현되는 것이지만, 화소의 리얼타임 개별 제어는, 제어 회로의 수가 방대하게 되는 문제, 배선 스페이스의 문제, 및 입력 화상의 데이터량이 방대하게 되는 문제 등이 존재하여, 실현이 곤란하다. 따라서, 표시 장치에 의한 동영상의 표시는, 복수의 정지 화면을 일정한 주기로 순차 표시함으로써, 표시가 동영상으로 보이도록 하여 행해지고 있다. 이 주기(본 실시형태에 있어서는 입력 화상 신호 주기라고 부르고, Tin이라고 나타냄)는 규격화되어 있고, 예로서 NTSC 규격에서는 1/60초, PAL 규격에서는 1/50초이다. 이 정도의 주기라도, 임펄스(inpulse)형 표시 장치인 CRT에서는 동영상 표시에 문제는 일어나지 않았다. 그러나, 홀드(hold)형 표시 장치에서는, 이러한 규격에 준한 동영상을 그대로 표시하면, 홀드형인 것에 기인하는 잔상 등에 의해 표시가 불선명하게 되는 문제(홀드 번짐: hold blur)가 발생하게 된다. 홀드 번짐은, 사람의 눈의 추종(tracking)에 의한 무의식적인 움직임의 보간과, 홀드형의 표시와의 불일치(discrepancy)에 의해 인식되는 것이므로, 종래의 규격보다 입력 화상 신호 주기를 짧게 함으로써(화소의 리얼타임 개별 제어에 가깝게 함으로써) 저감시킬 수 있지만, 입력 화상 신호 주기를 짧게 하는 것은 규격의 변경을 수반하고, 또한, 데이터량도 증대하게 되므로 곤란하다. 그러나, 규격화된 입력 화상 신호를 기초로 하여, 입력 화상의 움직임을 보간하는 것과 같은 화상을 표시 장치 내부에서 생성하고, 이 생성 화상에 의해 입력 화상을 보간하여 표시함으로써, 규격의 변경 또는 데이터량의 증대없이, 홀드 번짐을 저감할 수 있다. 이와 같이, 입력 화상 신호를 기초로 하여 표시 장치 내부에서 화상 신호를 생성하여, 입력 화상의 움직임을 보간하는 것을 동영상의 보간이라고 부르기로 한다.
본 실시형태에서의 동영상의 보간 방법에 의해, 동영상 번짐을 저감시킬 수 있다. 본 실시형태에서의 동영상의 보간 방법은, 화상 생성 방법과 화상 표시 방법으로 나눌 수 있다. 그리고, 특정 패턴의 움직임에 대해서는 다른 화상 생성 방법 및/또는 화상 표시 방법을 이용함으로써, 효과적으로 동영상 번짐을 저감시킬 수 있다. 도 28(A) 및 도 28(B)는, 본 실시형태에서의 동영상의 보간 방법의 일례를 설명하기 위한 모식도이다. 도 28(A) 및 도 28(B)에 있어서, 횡축은 시간이며, 횡방향의 위치에 따라, 각각의 화상이 다루어지는 타이밍을 나타낸다. 「입력」이라고 기록된 부분은, 입력 화상 신호가 입력되는 타이밍을 나타낸다. 여기에서는, 시간적으로 인접한 2개의 화상으로서 화상(5121) 및 화상(5122)에 주목하고 있다. 입력 화상은, 주기(Tin)의 간격으로 입력된다. 또한, 주기(Tin) 1개분의 길이를 1 프레임 혹은 1 프레임 기간이라고 기재하기도 한다. 「생성」이라고 기록된 부분은, 입력 화상 신호로부터 새로 화상이 생성되는 타이밍을 나타낸다. 여기에서는, 화상(5121) 및 화상(5122)을 기초로 하여 생성되는 생성 화상인 화상(5123)에 주목하고 있다. 「표시」라고 기록된 부분은, 표시 장치에 화상이 표시되는 타이밍을 나타낸다. 또한, 주목하고 있는 화상 이외의 화상에 대해서는 단지 파선으로 나타내고 있지만, 주목하고 있는 화상과 마찬가지로 취급함으로써, 본 실시형태에 있어서의 동영상의 보간 방법의 일례를 실현할 수 있다.
본 실시형태에서의 동영상의 보간 방법의 일례는, 도 28(A)에 나타낸 바와 같이, 시간적으로 인접한 2개의 입력 화상을 기초로 하여 생성된 생성 화상을, 이 2개의 입력 화상이 표시되는 타이밍의 간극에 표시시킴으로써, 동영상의 보간을 행할 수 있다. 이 때, 표시 화상의 표시 주기는, 입력 화상의 입력 주기의 1/2로 하는 것이 바람직하다. 단, 이것에 한정되지 않고, 다양한 표시 주기로 할 수 있다. 예를 들면, 표시 주기를 입력 주기의 1/2보다 짧게 함으로써, 동영상을 보다 매끄럽게 표시할 수 있다. 또는, 표시 주기를 입력 주기의 1/2보다 길게 함으로써, 소비 전력을 저감할 수 있다. 또한, 여기에서는, 시간적으로 인접한 2개의 입력 화상을 기초로 하여 화상을 생성하지만, 기초로 하는 입력 화상은 2개로 한정되지 않고, 다양한 수를 이용할 수 있다. 예를 들면, 시간적으로 인접한 3개(3개 이상이어도 좋음)의 입력 화상을 기초로 하여 화상을 생성하면, 2개의 입력 화상을 기초로 하는 경우보다, 정도(精度)가 좋은 생성 화상을 얻을 수 있다. 또한, 화상(5121)의 표시 타이밍을 화상(5122)의 입력 타이밍과 동(同)시각, 즉 입력 타이밍에 대한 표시 타이밍을 1 프레임 지연으로 하고 있지만, 본 실시형태에서의 동영상의 보간 방법에서의 표시 타이밍은 이것에 한정되지 않고, 다양한 표시 타이밍을 이용할 수 있다. 예를 들면, 입력 타이밍에 대한 표시 타이밍을 1 프레임 이상 늦출 수 있다. 이렇게 함으로써, 생성 화상인 화상(5123)의 표시 타이밍을 늦출 수 있으므로, 화상(5123)의 생성에 걸리는 시간에 여유를 갖게 할 수 있어, 소비 전력 및 제조 비용의 저감으로 이어진다. 또한, 입력 타이밍에 대한 표시 타이밍을 너무 늦게 하면, 입력 화상을 보유해 두는 기간이 길어져, 보유에 걸리는 메모리 용량이 증대되므로, 입력 타이밍에 대한 표시 타이밍은, 1 프레임 지연에서 2 프레임 지연 정도가 바람직하다.
여기서, 화상(5121) 및 화상(5122)을 기초로 하여 생성되는 화상(5123)의 구체적인 생성 방법의 일례에 대하여 설명한다. 동영상을 보간하기 위해서는 입력 화상의 움직임을 검출할 필요가 있지만, 본 실시형태에서는, 입력 화상의 움직임의 검출을 위해, 블록 매칭법이라고 불리는 방법을 이용할 수 있다. 단, 이것에 한정되지 않고, 다양한 방법(화상 데이터의 차분(差分)을 취하는 방법, 푸리에(Fourier) 변환을 이용하는 방법 등)을 이용할 수 있다. 블록 매칭법에서는, 먼저, 입력 화상 1장분의 화상 데이터(여기에서는 화상(5121)의 화상 데이터)를, 데이터 기억 수단(반도체 메모리, RAM 등의 기억 회로 등)에 기억시킨다. 그리고, 다음의 프레임에서의 화상(여기에서는 화상(5122))을 복수의 영역으로 분할한다. 또한, 분할된 영역은 도 28(A)에 나타낸 바와 같이, 같은 형상의 직사각형으로 할 수 있지만, 이것에 한정되지 않고, 다양한 것(화상에 의해 형상 또는 크기를 바꾸는 것 등)으로 할 수 있다. 그 후, 분할된 영역마다, 데이터 기억 수단에 기억시키기 전의 프레임의 화상 데이터(여기에서는 화상(5121)의 화상 데이터)와 데이터의 비교를 행하여, 화상 데이터가 비슷한 영역을 탐색한다. 도 28(A)의 예에서는, 화상(5122)의 영역(5124)과 데이터가 비슷한 영역을 화상(5121) 중에서 탐색하여, 영역(5126)이 탐색된 것으로 한다. 또한, 화상(5121) 중을 탐색할 때, 탐색 범위는 한정되는 것이 바람직하다. 도 28(A)의 예에서는, 탐색 범위로서 영역(5124)의 면적의 4배 정도의 크기인 영역(5125)을 설정한다. 또한, 탐색 범위를 이것보다 크게 함으로써, 움직임이 빠른 동영상에서도 검출 정도를 높게 할 수 있다. 단, 너무 넓게 탐색을 행하면 탐색 시간이 방대하게 되어, 움직임의 검출의 실현이 곤란해지기 때문에, 영역(5125)은 영역(5124)의 면적의 2배에서 6배 정도의 크기인 것이 바람직하다. 그 후, 탐색된 영역(5126)과 화상(5122)에서의 영역(5124)과의 위치의 차이를 모션 벡터(5127)로서 구한다. 모션 벡터(5127)는 영역(5124)에서의 화상 데이터의 1 프레임 기간의 움직임을 나타낸 것이다. 그리고, 움직임의 중간 상태를 나타낸 화상을 생성하기 위해, 모션 벡터의 방향은 그대로 크기를 바꾼 화상 생성용 벡터(5128)를 만들어, 화상(5121)에서의 영역(5126)에 포함되는 화상 데이터를 화상 생성용 벡터(5128)에 따라 이동시킴으로써, 화상(5123)에서의 영역(5129) 내의 화상 데이터를 형성시킨다. 이러한 일련의 처리를 화상(5122)의 모든 영역에 대하여 행함으로써, 화상(5123)을 생성할 수 있다. 그리고, 화상(5121), 화상(5123), 화상(5122)을 순차 표시함으로써, 동영상을 보간할 수 있다. 또한, 화상 중의 물체(5130)는, 화상(5121) 및 화상(5122)에서 위치가 상이하지만(즉 움직이지만), 생성된 화상(5123)은 화상(5121) 및 화상(5122)에서의 물체의 중간점으로 되어 있다. 이러한 화상을 표시함으로써, 동영상의 움직임을 매끄럽게 할 수 있어, 잔상 등에 의한 동영상의 불선명함을 개선할 수 있다.
또한, 화상 생성용 벡터(5128)의 크기는, 화상(5123)의 표시 타이밍에 따라 결정할 수 있다. 도 28(A)의 예에서는, 화상(5123)의 표시 타이밍은 화상(5121) 및 화상(5122)의 표시 타이밍의 중간점(1/2)으로 하기 때문에, 화상 생성용 벡터(5128)의 크기는 모션 벡터(5127)의 1/2로 하지만, 그 밖에도, 예를 들면, 표시 타이밍이 1/3의 시점이라면 크기를 1/3로 하고, 표시 타이밍이 2/3의 시점이라면 크기를 2/3로 할 수 있다.
또한, 이와 같이, 다양한 모션 벡터를 가진 복수의 영역을 각각 움직여 새로운 화상을 만드는 경우는, 이동할 곳의 영역 내에 다른 영역이 이미 이동된 부분(중복)이나, 어느 영역으로부터도 이동되지 않는 부분(공백)이 생기는 경우도 있다. 이러한 부분에 대해서는, 데이터를 보정할 수 있다. 중복 부분의 보정 방법으로서는, 예를 들면, 중복 데이터의 평균을 취하는 방법, 모션 벡터의 방향 등에 의해 우선도를 붙여 두고, 우선도가 높은 데이터를 생성 화상 내의 데이터로 하는 방법, 색(또는 밝기)은 어느 쪽인가를 우선시키지만 밝기(또는 색)는 평균을 취하는 방법 등을 이용할 수 있다. 공백 부분의 보정 방법으로서는, 화상(5121) 또는 화상(5122)의 이 위치에서의 화상 데이터를 그대로 생성 화상 내의 데이터로 하는 방법, 화상(5121) 또는 화상(5122)의 이 위치에서의 화상 데이터의 평균을 취하는 방법 등을 이용할 수 있다. 그리고, 생성된 화상(5123)을 화상 생성용 벡터(5128)의 크기에 따른 타이밍에 표시시킴으로써, 동영상의 움직임을 매끄럽게 할 수 있고, 또한, 홀드 구동에 의한 잔상 등에 의해 동영상의 품질이 저하되는 문제를 개선할 수 있다.
본 실시형태에서의 동영상의 보간 방법의 다른 예는, 도 28(B)에 나타낸 바와 같이, 시간적으로 인접한 2개의 입력 화상을 기초로 하여 생성된 생성 화상을, 이 2개의 입력 화상이 표시되는 타이밍의 간극에 표시시킬 때에, 각각의 표시 화상을 복수의 서브 화상으로 분할하여 표시함으로써, 동영상의 보간을 행할 수 있다. 이 경우, 화상 표시 주기가 짧아지는 것에 의한 이점뿐만 아니라, 어두운 화상이 정기적으로 표시되는(표시 방법이 임펄스형에 가까워지는) 것에 의한 이점도 얻을 수 있다. 즉, 화상 표시 주기가 화상 입력 주기에 비해 단지 1/2의 길이로 하는 경우보다, 잔상 등에 의한 동영상의 불선명함을 더욱 개선할 수 있다. 도 28(B)의 예에서는, 「입력」 및 「생성」에 대해서는 도 28(A)의 예와 같은 처리를 행할 수 있으므로 설명을 생략한다. 도 28(B)의 예에서의 「표시」는 하나의 입력 화상 또는/및 생성 화상을 복수의 서브 화상으로 분할하여 표시를 행할 수 있다. 구체적으로는, 도 28(B)에 나타낸 바와 같이, 화상(5121)을 서브 화상(5121a 및 5121b)으로 분할하여 순차 표시함으로써, 사람의 눈에는 화상(5121)이 표시된 것처럼 지각시키고, 화상(5123)을 서브 화상(5123a 및 5123b)으로 분할하여 순차 표시함으로써, 사람의 눈에는 화상(5123)이 표시된 것처럼 지각시키고, 화상(5122)을 서브 화상(5122a 및 5122b)으로 분할하여 순차 표시함으로써, 사람의 눈에는 화상(5122)이 표시된 것처럼 지각시킨다. 즉, 사람의 눈에 지각되는 화상으로서는 도 28(A)의 예와 같은 것으로 하면서, 표시 방법을 임펄스형에 가깝게 할 수 있으므로, 잔상 등에 의한 동영상의 불선명함을 더욱 개선할 수 있다. 또한, 서브 화상의 분할수는, 도 28(B)에서는 2개로 하고 있지만, 이것에 한정되지 않고 다양한 분할수를 이용할 수 있다. 또한, 서브 화상이 표시되는 타이밍은, 도 28(B)에서는 등간격(1/2)으로 하고 있지만, 이것에 한정되지 않고 다양한 표시 타이밍을 이용할 수 있다. 예를 들면, 어두운 서브 화상(5121b, 5122b, 5123b)의 표시 타이밍을 빠르게 함으로써(구체적으로는, 1/4에서 1/2의 타이밍), 표시 방법을 보다 임펄스형에 가깝게 할 수 있기 때문에, 잔상 등에 의한 동영상의 불선명함을 더욱 개선할 수 있다. 또는, 어두운 서브 화상의 표시 타이밍을 늦춤으로써(구체적으로는, 1/2에서 3/4의 타이밍), 밝은 화상의 표시 기간을 길게 할 수 있으므로, 표시 효율을 높일 수 있어, 소비 전력을 저감할 수 있다.
본 실시형태에서의 동영상의 보간 방법의 다른 예는, 화상 내에서 움직이고 있는 물체의 형상을 검출하고, 움직이고 있는 물체의 형상에 따라서 다른 처리를 행하는 예이다. 도 28(C)에 나타낸 예는, 도 28(B)의 예와 마찬가지로 표시의 타이밍을 나타내지만, 표시되어 있는 내용이 움직이는 문자(스크롤 텍스트, 자막, 캡션 등이라고도 불림)인 경우를 나타낸다. 또한, 「입력」 및 「생성」에 대해서는, 도 28(B)과 마찬가지로 해도 좋기 때문에, 도시하지 않았다. 홀드 구동에서의 동영상의 불선명함은 움직이고 있는 것의 성질에 따라 정도가 다른 경우가 있다. 특히, 문자가 움직이고 있는 경우에 현저하게 인식되는 경우가 많다. 왜냐하면, 움직이는 문자를 읽을 때는 아무래도 시선을 문자에 추종시켜 버리므로, 홀드 번짐이 발생하기 쉬워지기 때문이다. 또한, 문자는 윤곽이 뚜렷한 것이 많기 때문에, 홀드 번짐에 의한 불선명함이 더욱 강조되는 경우도 있다. 즉, 화상 내를 움직이는 물체가 문자인지 아닌지를 판별하여, 문자인 경우는 더욱 특별한 처리를 행하는 것은, 홀드 번짐의 저감을 위해서는 유효하다. 구체적으로는, 화상 내를 움직이고 있는 물체에 대하여, 윤곽 검출 또는/및 패턴 검출 등을 행하여, 이 물체가 문자라고 판단된 경우에는, 같은 화상으로부터 분할된 서브 화상들이어도 움직임 보간을 행하고, 움직임의 중간 상태를 표시하도록 하여, 움직임을 매끄럽게 할 수 있다. 이 물체가 문자가 아니라고 판단된 경우에는, 도 28(B)에 나타낸 바와 같이, 같은 화상으로부터 분할된 서브 화상이라면 움직이고 있는 물체의 위치는 바꾸지 않고 표시할 수 있다. 도 28(C)의 예에서는, 문자라고 판단된 영역(5131)이 상방향으로 움직이고 있는 경우를 나타내지만, 서브 화상(5121a)과 서브 화상(5121b)에서, 영역(5131)의 위치를 다르게 한다. 서브 화상(5123a)과 서브 화상(5123b), 서브 화상(5122a)과 서브 화상(5122b)에 대해서도 마찬가지이다. 이렇게 함으로써, 홀드 번짐이 특히 인식되기 쉬운 움직이는 문자에 대해서는, 통상의 모션 보상 배속 구동보다 더욱 움직임을 매끄럽게 할 수 있으므로, 잔상 등에 의한 동영상의 불선명함을 더욱 개선할 수 있다.
[실시형태 9]
반도체 장치는, 다양한 전자기기(유기기도 포함함)에 적용할 수 있다. 전자기기로서는, 예를 들면, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
도 29(A)는, 텔레비전 장치의 일례를 나타낸다. 텔레비전 장치(9600)는, 케이스(9601)에 표시부(9603)가 내장되어 있다. 표시부(9603)에 의해, 영상을 표시하는 것이 가능하다. 또한, 여기에서는, 스탠드(9605)에 의해 케이스(9601)를 지지한 구성을 나타낸다.
텔레비전 장치(9600)의 조작은, 케이스(9601)가 구비한 조작 스위치나, 별체의 리모콘 조작기(9610)에 의해 행할 수 있다. 리모콘 조작기(9610)가 구비한 조작 키(9609)에 의해, 채널이나 음량의 조작을 행할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모콘 조작기(9610)에 이 리모콘 조작기(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 해도 좋다.
또한, 텔레비전 장치(9600)는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반의 텔레비전 방송의 수신을 행할 수 있고, 또한, 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 혹은 수신자들간 등)의 정보통신을 행하는 것도 가능하다.
도 29(B)는, 디지털 포토 프레임의 일례를 나타낸다. 예를 들면, 디지털 포토 프레임(9700)은, 케이스(9701)에 표시부(9703)가 내장되어 있다. 표시부(9703)는 각종 화상을 표시하는 것이 가능하고, 예를 들면 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 통상의 포토 프레임과 마찬가지로 기능시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비한 구성으로 한다. 이러한 구성은, 표시부와 동일면에 내장되어 있어도 좋지만, 측면이나 뒷면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들면, 디지털 포토 프레임의 기록 매체 삽입부에, 디지털 카메라로 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 전송하고, 전송된 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 소망의 화상 데이터를 전송하여, 표시시키는 구성으로 할 수도 있다.
도 30(A)는 휴대형 유기기이며, 케이스(9881)와 케이스(9891)의 2개의 케이스로 구성되어 있고, 연결부(9893)에 의해, 개폐 가능하게 연결되어 있다. 케이스(9881)에는 표시부(9882)가 내장되고, 케이스(9891)에는 표시부(9883)가 내장되어 있다. 또한, 도 30(A)에 나타낸 휴대형 유기기는, 그 외, 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광,액, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새나 또는 적외선을 측정하는 기능을 포함하는 것), 마이크로폰(9889)) 등을 구비하고 있다. 물론, 휴대형 유기기의 구성은 상술한 것에 한정되지 않고, 적어도 반도체 장치를 구비한 구성이면 좋고, 그 외 부속설비가 적절히 설치된 구성으로 할 수 있다. 도 30(A)에 나타낸 휴대형 유기기는, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능이나, 다른 휴대형 유기기와 무선통신을 행하여 정보를 공유하는 기능을 가진다. 또한, 도 30(A)에 나타낸 휴대형 유기기가 가지는 기능은 이것에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 30(B)는 대형 유기기인 슬롯 머신의 일례를 나타낸다. 슬롯 머신(9900)은, 케이스(9901)에 표시부(9903)가 내장되어 있다. 또한, 슬롯 머신(9900)은 그 외에 스타트 레버나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 구비하고 있다. 물론, 슬롯 머신(9900)의 구성은 상술한 것에 한정되지 않고, 적어도 반도체 장치를 구비한 구성이면 좋고, 그 외 부속설비가 적절히 설치된 구성으로 할 수 있다.
도 31(A)는 휴대전화기의 일례를 나타낸다. 휴대전화기(1000)는 케이스(1001)에 내장된 표시부(1002) 외에 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 마이크(1006) 등을 구비한다.
도 31(A)에 나타낸 휴대전화기(1000)는 표시부(1002)를 손가락 등으로 터치함으로써 정보를 입력할 수 있다. 또한, 전화를 걸거나, 또는 메세지를 작성하는 등의 조작은, 표시부(1002)를 손가락 등으로 터치함으로써 행할 수 있다.
표시부(1002)의 화면은 주로 3개의 모드가 있다. 제 1은, 화상의 표시를 주로 하는 표시 모드이며, 제 2는, 문자 등의 정보의 입력을 주로 하는 입력 모드이다. 제 3은 표시 모드와 입력 모드의 2개의 모드가 혼합된 표시＋입력 모드이다.
예를 들면, 전화를 걸거나, 또는 메세지를 작성하는 경우는, 표시부(1002)를 문자의 입력을 주로 하는 문자 입력 모드로 하고, 화면에 표시시킨 문자의 입력 조작을 행하면 좋다. 이 경우, 표시부(1002)의 화면의 대부분에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대전화기(1000) 내부에, 자이로스코프, 가속도 센서 등의 기울기를 검출하는 센서를 가지는 검출 장치를 제공함으로써, 휴대전화기(1000)의 방향(세로인지 가로인지)을 판단하여, 표시부(1002)의 화면 표시를 자동적으로 바꾸도록 할 수 있다.
또한, 화면 모드의 변환은 표시부(1002)를 터치하는 것, 또는 케이스(1001)의 조작 버튼(1003)의 조작에 의해 행해진다. 또한, 표시부(1002)에 표시되는 화상의 종류에 따라 바꾸도록 할 수도 있다. 예를 들면, 표시부에 표시하는 화상 신호가 동영상의 데이터라면 표시 모드, 텍스트 데이터라면 입력 모드로 전환한다.
또한, 입력 모드에서, 표시부(1002)의 광 센서로 검출되는 신호를 검지하여, 표시부(1002)의 터치 조작에 의한 입력이 일정기간 없는 경우에는, 화면의 모드를 입력 모드로부터 표시 모드로 전환하도록 제어해도 좋다.
표시부(1002)는 이미지 센서로서 기능시킬 수도 있다. 예를 들면, 표시부(1002)에 손바닥이나 손가락을 대어 장문(掌紋), 지문(指紋) 등을 촬상함으로써, 본인 인증을 행할 수 있다. 또한, 표시부에 근적외광을 발광하는 백 라이트 또는 근적외광을 발광하는 센싱용 광원을 이용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
도 31(B)도 휴대전화기의 일례이다. 도 31(B)의 휴대전화기는 케이스(9411)에, 표시부(9412), 및 조작 버튼(9413)을 포함하는 표시 장치(9410)와, 케이스(9401)에 조작 버튼(9402), 외부 입력 단자(9403), 마이크(9404), 스피커(9405), 및 착신시에 발광하는 발광부(9406)를 포함하는 통신 장치(9400)를 가지고 있고, 표시 기능을 가지는 표시 장치(9410)는 전화 기능을 가지는 통신 장치(9400)와 화살표의 2 방향으로 탈착 가능하다. 따라서, 표시 장치(9410)와 통신 장치(9400)의 단축들을 부착시킬 수도, 표시 장치(9410)와 통신 장치(9400)의 장축들을 부착시킬 수도 있다. 또한, 표시 기능만을 필요로 하는 경우, 통신 장치(9400)로부터 표시 장치(9410)를 떼어내어, 표시 장치(9410)를 단독으로 이용할 수도 있다. 통신 장치(9400)와 표시 장치(9410)는 무선 통신 또는 유선 통신에 의해 화상 또는 입력 정보를 수수할 수 있고, 각각 충전 가능한 배터리를 가진다.
또한, 본 실시형태는, 다른 실시형태와 적절히 조합하여 이용할 수 있다.
101: 기판 102: 도전막
103: 도전막 108: 도전층
111: 절연막 112: 반도체막
114: 도전막 115: 도전막
117: 콘택트홀 123: 절연층
124: 화소 전극 131: 용량 소자
180: 그레이톤 마스크 181: 기판
182: 차광부 183: 회절 격자부
185: 하프톤 마스크 187: 반투광부
188: 차광부 201: 도전막
206: 도전막 207: 도전막
208: 절연층 300: 실온 이상
301: 소스 배선부 302: 박막 트랜지스터부
303: 게이트 배선부 331: 소스 배선부
332: 박막 트랜지스터부

Claims (22)

  1. 반도체 장치에 있어서,
    기판 위의 제 1 박막 트랜지스터를 가지는 화소부; 및
    상기 기판 위에 제 2 박막 트랜지스터를 포함하는 구동 회로부를 포함하고,
    상기 제 1 박막 트랜지스터는:
    제 1 게이트 전극층;
    상기 제 1 게이트 전극층 위의 제 1 게이트 절연층;
    상기 제 1 게이트 절연층 위의 제 1 반도체층; 및
    상기 제 1 반도체층 위의 제 1 소스 전극층 및 제 1 드레인 전극층을 포함하고,
    상기 제 2 박막 트랜지스터는:
    제 2 게이트 전극층;
    상기 제 2 게이트 전극층 위의 제 2 게이트 절연층;
    상기 제 2 게이트 절연층 위의 제 2 반도체층; 및
    상기 제 2 반도체층 위의 제 2 소스 전극층 및 제 2 드레인 전극층을 포함하고,
    상기 제 1 게이트 전극층, 상기 제 1 게이트 절연층, 상기 제 1 반도체층, 상기 제 1 소스 전극층, 및 상기 제 1 드레인 전극층 각각은 투광성을 가지고,
    상기 제 1 게이트 전극층의 재료는 상기 제 2 게이트 전극층의 재료와 다르고,
    상기 제 2 게이트 전극층의 저항은 상기 제 1 게이트 전극층의 저항보다 낮고,
    상기 제 1 소스 전극층 및 상기 제 1 드레인 전극층의 재료는 상기 제 2 소스 전극층 및 상기 제 2 드레인 전극층의 재료와 다르고,
    상기 제 2 소스 전극층 및 상기 제 2 드레인 전극층의 저항은 상기 제 1 소스 전극층과 상기 제 1 드레인 전극층의 저항보다 낮은, 반도체 장치.
  2. 반도체 장치에 있어서,
    기판 위의 제 1 박막 트랜지스터를 포함하는 화소부; 및
    상기 기판 위의 제 2 박막 트랜지스터를 포함하는 구동 회로부를 포함하고,
    상기 제 1 박막 트랜지스터는:
    제 1 게이트 전극층;
    상기 제 1 게이트 전극층 위의 제 1 게이트 절연층;
    상기 제 1 게이트 절연층 위의 제 1 반도체층; 및
    상기 제 1 반도체층 위의 제 1 소스 전극층 및 제 1 드레인 전극층을 포함하고,
    상기 제 2 박막 트랜지스터는:
    제 2 게이트 전극층;
    상기 제 2 게이트 전극층 위의 제 2 게이트 절연층;
    상기 제 2 게이트 절연층 위의 제 2 반도체층; 및
    상기 제 2 반도체층 위의 제 2 소스 전극층 및 제 2 드레인 전극층을 포함하고,
    상기 제 1 게이트 전극층, 상기 제 1 게이트 절연층, 상기 제 1 반도체층, 상기 제 1 소스 전극층, 및 상기 제 1 드레인 전극층 각각은 투광성을 가지고,
    상기 제 1 게이트 전극층의 재료는 상기 제 2 게이트 전극층의 재료와 다르고,
    상기 제 2 게이트 전극층의 저항은 상기 제 1 게이트 전극층의 저항보다 낮고,
    상기 제 1 소스 전극층 및 상기 제 1 드레인 전극층의 재료는 상기 제 2 소스 전극층 및 상기 제 2 드레인 전극층의 재료와 다르고,
    상기 제 2 소스 전극층 및 상기 제 2 드레인 전극층의 저항은 상기 제 1 소스 전극층 및 상기 제 1 드레인 전극층의 저항보다 낮고,
    상기 제 1 반도체층은 산화물 반도체를 포함하는, 반도체 장치.
  3. 반도체 장치에 있어서,
    기판 위의 제 1 박막 트랜지스터를 포함하는 화소부; 및
    상기 기판 위의 제 2 박막 트랜지스터를 포함하는 구동 회로부를 포함하고,
    상기 제 1 박막 트랜지스터는:
    제 1 게이트 전극층;
    상기 제 1 게이트 전극층 위의 제 1 게이트 절연층;
    상기 제 1 게이트 절연층 위의 제 1 반도체층; 및
    상기 제 1 반도체층 위의 제 1 소스 전극층 및 제 1 드레인 전극층을 포함하고,
    상기 제 2 박막 트랜지스터는:
    제 2 게이트 전극층;
    상기 제 2 게이트 전극층 위의 제 2 게이트 절연층;
    상기 제 2 게이트 절연층 위의 제 2 반도체층; 및
    상기 제 2 반도체층 위의 제 2 소스 전극층 및 제 2 드레인 전극층을 포함하고,
    상기 제 1 게이트 전극층, 상기 제 1 게이트 절연층, 상기 제 1 반도체층, 상기 제 1 소스 전극층, 및 상기 제 1 드레인 전극층 각각은 투광성을 가지고,
    상기 제 1 게이트 전극층의 재료는 상기 제 2 게이트 전극층의 재료와 다르고,
    상기 제 2 게이트 전극층의 저항은 상기 제 1 게이트 전극층의 저항보다 낮고,
    상기 제 1 소스 전극층 및 상기 제 1 드레인 전극층의 재료는 상기 제 2 소스 전극층 및 상기 제 2 드레인 전극층의 재료와 다르고,
    상기 제 2 소스 전극층 및 상기 제 2 드레인 전극층의 저항은 상기 제 1 소스 전극층 및 상기 제 1 드레인 전극층의 저항보다 낮고,
    상기 제 2 반도체층은 산화물 반도체를 포함하는, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 소스 전극층과 상기 제 2 드레인 전극층은 금속 재료를 포함하는, 반도체 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 기판 위의 용량부를 더 포함하고,
    상기 용량부는 용량 배선 및 상기 용량 배선과 중첩되는 용량 전극을 포함하고,
    상기 용량 배선 및 상기 용량 전극 각각은 투광성을 가지는, 반도체 장치.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 상기 제 2 반도체층 위에 절연층을 더 포함하고,
    상기 절연층 위에 제공되어 있는 도전층이 상기 제 2 반도체층과 중첩하는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 도전층의 재료는 상기 제 1 게이트 전극층의 재료와 다르고,
    상기 도전층의 저항은 상기 제 1 게이트 전극층의 저항보다 낮은, 반도체 장치.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 소스 전극층 및 상기 제 2 드레인 전극층과 중첩되어 있는 상기 제 2 반도체층의 제 1 영역의 저항은 상기 제 1 영역 이외의 상기 제 2 반도체층의 제 2 영역의 저항보다 낮은, 반도체 장치.
  9. 제 1 박막 트랜지스터를 포함하는 화소부와 제 2 박막 트랜지스터를 포함하는 구동 회로부를 포함하는 반도체 장치의 제작 방법에 있어서,
    기판 위에 투광성을 가지는 제 1 도전막을 형성하는 단계;
    상기 투광성을 가지는 제 1 도전막 위에 제 2 도전막을 형성하는 단계로서, 상기 제 2 도전막의 저항은 상기 투광성을 가지는 제 1 도전막의 저항보다 낮은 단계;
    상기 제 2 도전막 위에, 제 1 영역 및 상기 제 1 영역보다 막 두께가 얇은 제 2 영역을 포함하는 제 1 레지스트 마스크를 형성하는 단계;
    상기 화소부에서의 상기 제 2 도전막과 상기 투광성을 가지는 제 1 도전막의 일부, 상기 구동 회로부에서의 상기 제 2 도전막의 일부와 상기 투광성을 가지는 제 1 도전막의 일부가 제거되도록 상기 제 1 레지스트 마스크를 이용하여 에칭을 행함으로써, 상기 제 1 박막 트랜지스터의 제 1 게이트 전극층, 및 상기 제 2 박막 트랜지스터의 제 2 게이트 전극층을 형성하는 단계;
    상기 제 1 게이트 전극층 위에 제 1 게이트 절연막을 형성하고 상기 제 2 게이트 전극층 위에 제 2 게이트 절연막을 형성하는 단계;
    상기 제 1 게이트 절연막 위에 제 1 반도체층을 형성하고 상기 제 2 게이트 절연막 위에 제 2 반도체층을 형성하는 단계;
    상기 제 1 반도체층과 상기 제 2 반도체층 위에 투광성을 가진 제 3 도전막을 형성하는 단계;
    상기 투광성을 가진 제 3 도전막 위에 제 4 도전막을 형성하는 단계로서, 상기 제 4 도전막의 저항은 상기 투광성을 가진 제 3 도전막의 저항보다 낮은 단계;
    제 3 영역과, 상기 제 3 영역의 막 두께보다 얇은 막 두께를 가지는 제 4 영역을 포함하는 제 2 레지스트 마스크를 상기 제 4 도전막 위에 형성하는 단계; 및
    상기 화소부에서의 상기 투광성을 가진 제 3 도전막의 일부와 상기 제 4 도전막과, 상기 구동 회로부에서의 상기 제 4 도전막의 일부와 상기 투광성을 가지는 제 3 도전막의 일부가 제거되도록 상기 제 2 레지스트 마스크를 이용하여 에칭을 행함으로써, 상기 제 1 게이트 절연막 위에 제 1 소스 전극층 및 제 1 드레인 전극층을 형성하고, 상기 제 2 게이트 절연막 위에 제 2 소스 전극층 및 제 2 드레인 전극층을 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  10. 제 9 항에 있어서,
    상기 제 1 레지스트 마스크 및 상기 제 2 레지스트 마스크는 다계조 마스크를 이용하여 형성하는, 반도체 장치의 제작 방법.
  11. 제 9 항에 있어서,
    상기 제 1 소스 전극층, 상기 제 1 드레인 전극층, 상기 제 2 소스 전극층, 및 상기 제 2 드레인 전극층의 위에 절연층을 형성하는 단계;
    상기 절연층 위에 투광성을 가진 제 5 도전막을 형성하는 단계;
    상기 투광성을 가진 제 5 도전막 위에 제 6 도전막을 형성하는 단계로서, 상기 제 6 도전막의 저항은 상기 투광성을 가진 제 5 도전막의 저항보다 낮은 단계;
    제 5 영역과, 상기 제 5 영역의 막 두께보다 얇은 막 두께를 가지는 제 6 영역을 포함하는 제 3 레지스트 마스크를 상기 제 6 도전막 위에 형성하는 단계; 및
    상기 화소부에서의 상기 제 6 도전막과 상기 투광성을 가진 제 5 도전막의 일부와, 상기 구동 회로부에서의 상기 투광성을 가진 제 5 도전막의 일부와 상기 제 6 도전막의 일부가 제거되도록 상기 제 3 레지스트 마스크를 이용하여 에칭을 행함으로써, 상기 제 1 박막 트랜지스터의 제 1 채널 형성 영역과 중첩되는 제 1 도전층과, 상기 제 2 박막 트랜지스터의 제 2 채널 형성 영역과 중첩되는 제 2 도전층을 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  12. 제 11 항에 있어서,
    상기 제 3 레지스트 마스크는 다계조 마스크를 이용하여 형성하는, 반도체 장치의 제작 방법.
  13. 삭제
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  15. 삭제
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