JP5663535B2 - 分子接合による結合のためのプロセスおよび装置 - Google Patents

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Description

本発明の分野は、２つの基板を互いに分子接合により結合するという分野である。
本発明は結合プロセスおよび結合装置に関する。本発明は、更に、半導体材料から構成される薄層を備える構造を支持基板上に形成することにも及ぶ。そのような構造を形成するため、一般的な処理は、ドナー基板を支持基板と密着させた状態で配置して、基板同士の分子接合による結合を行なうことである。この後、ドナー基板の一部が支持基板に対して転写されることにより、支持基板上に薄層が形成される。
分子接合による結合（英語の専門用語によれば、「ダイレクトウエハボンディング」または「融着」）とは、接着剤（ガムタイプ、糊など）を塗布することなく好ましくは平らな表面（研磨ミラー）を有する２つの基板を互いに貼り付けることができる技術のことである。
当該表面は、一般に、絶縁材料（例えば、石英、ガラス）または半導体材料（例えば、Ｓｉ，ＧａＡｓ，ＳｉＣ，Ｇｅなど）から構成される基板の表面である。
結合（ｂｏｎｄｉｎｇ）は、一般に、密着した状態に置かれる２つの基板に対して軽い圧力を局所的に加えることにより開始される。その後、結合面（ｂｏｎｄｉｎｇ ｆｒｏｎｔ）が基板の全範囲にわたって数秒で広がる。
周囲温度で得られる結合エネルギは、一般に、共有結合、イオン結合、金属結合を成す２つの固体間で観察される結合エネルギに対して十分に低い。
したがって、多数の用途において、結合は、熱アニーリングを行なうことによって補強される。シリコン表面が他のシリコンまたはシリコン酸化物の表面上に貼り付けられる場合、結合エネルギは、１１００℃〜１２００℃程度の温度で行なわれる結合補強アニーリングの後に最大値に達する。
また、２つの基板の満足な結合を得るため、結合前の典型的な処理は、貼り付けられるべき表面の一方および／または他方の前処理である。これは、機械的性能を高めることおよび／または結合界面の質を高めることを意味する。
表面を更に親水性にすることを目的とする貼り付けられるべき表面の前処理は、結合中の基板間の機械的挙動を改善するためのそのような処理の一例である。親水性結合の範囲内では、貼り付けられるべき基板にとって以下の特性が好ましい。
粒子が無いこと；
炭化水素が無いこと；
金属汚染物質が無いこと；
一般に５ÅＲＭＳ未満の低い表面粗さ；
強い親水性、すなわち、貼り付けられるべき表面を終結させるかなりの濃度のＳｉ−ＯＨシラノール結合。
貼り付けられるべき表面の前処理は、一般に、１つ以上の化学処理を利用することにより完了される。（親水性）接着前の化学処理の一例としては、以下を挙げることができる。
ＲＣＡタイプの洗浄、すなわち、粒子の減少に適するＳＣ１（ＮＨ４ＯＨ，Ｈ２Ｏ２，Ｈ２Ｏ）槽と金属汚染物質の減少に適する炭化水素・ＳＣ２（ＨＣｌ，Ｈ２Ｏ２，Ｈ２Ｏ）槽との組み合わせ；
有機汚染物質の減少に適するオゾン溶液（Ｏ３）を用いた洗浄；
硫酸と過酸化水素水との混合物を含む溶液（または、ＳＰＭ溶液、硫酸過酸化物混合物）を用いた洗浄。
貼り付けられるべき表面の前処理は、化学処理を補うための、すなわち化学処理ではない、表面の機械的処理（軽い研磨、ブラッシング）を更に備えることができる。
分子接合による従来の結合方法を補って完全にするものとして、極最近、ヘテロ構造（異なるタイプの２つの材料の接合）を形成するため、部分的に或いは全体的に製造された電子部品を備える基板（パターン基板および構造化ウエハとしても知られる）を貼り付けるため、或いは更には、高温でのアニーリング中に改質され得る基板を貼り付けるために、低温での強力結合技術が開発されてきた。
プラズマ活性化を用いる分子接合による結合は、低温で行なわれるそのような強力結合技術の一例である。
貼り付けられるべき表面の一方および／または他方を結合前にプラズマに対して晒すと、低温（一般に６００℃未満）で行なわれる結合の比較的短い（約２時間）補強アニーリング後に強力な結合エネルギに達することができる。例えば、以下の論文を挙げることができる。
“Ｅｆｆｅｃｔｓ ｏｆ ｐｌａｓｍａ ａｃｔｉｖａｔｉｏｎ ｏｎ ｈｙｄｒｏｐｈｉｌｉｃ ｂｏｎｄｉｎｇ ｏｆ Ｓｉ ａｎｄ ＳｉＯ２”（Ｔ． Ｓｕｎｉ ｅｔ ａｌ．， Ｊ． Ｅｌｅｃｔｒｏｃｈ． Ｓｏｃ， Ｖｏｌ． １４９． Ｎｏ． ６， ｐ． ３４８ （２００２））；
“Ｔｉｍｅ−ｄｅｐｅｎｄｅｎｔ ｓｕｒｆａｃｅ ｐｒｏｐｅｒｔｉｅｓ ａｎｄ ｗａｆｅｒ ｂｏｎｄｉｎｇ ｏｆ Ｏ２−ｐｌａｓｍａ ｔｒｅａｔｅｄ ｓｉｌｉｃｏｎ （１００） ｓｕｒｆａｃｅｓ”（Ｍ． Ｗｉｅｇａｎｄ ｅｔ ａｌ．， Ｊ． Ｅｌｅｃｔｒｏｃｈ． Ｓｏｃ． Ｖｏｌ． １４７， Ｎｏ． ７， ｐ． ２７３４ （２０００））。
先に体系的に述べた表面処理のための異なる技術は、少なくとも１つの湿潤段階を組み入れており、すなわち、脱イオン水による表面の濯ぎを少なくとも組み入れている。
その後、基板は、例えば遠心力（ドライスピン）によって乾燥される。基板の親水性度合いに応じて、乾燥後、基板の表面は吸着水の幾つかの単層を有しており、これらの単層が接触中に接合を担う分子間力の根源である。
基板同士の分子接合による結合は、一般に、欠陥を引き起こす。結合によって引き起こされる欠陥の一例として、注目に値する例は、２つの基板間の結合界面の位置にある泡タイプ（または、泡）の欠陥、および、転写後に得られる最終的な構造体の薄層、すなわち、「支持基板上の薄層」の位置にあるエッジタイプ（または、エッジボイド）の欠陥である。
泡は、２つの基板間の結合界面でかきならされるガスおよび／または水から生じる欠陥として理解される。泡は、接合された構造体に対して少量の熱を加えた後（例えば、２時間にわたって２００℃で熱アニーリングを加えた後）に現れる可能性があるとともに、赤外線カメラを使用する或いはまた超音波顕微鏡検査による結合界面の検査によって観察できる。泡は、転写後に得られる最終的な構造体の位置での非転写領域の存在に関与する。
Ｘ． ＺｈａｎｇおよびＪ−Ｐ． Ｒａｓｋｉｎによる論文“Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ Ｗａｆｅｒ Ｂｏｎｄｉｎｇ， Ｏｐｔｉｍａｌ Ｏ２ Ｐｌａｓｍａ Ｓｕｒｆａｃｅ Ｐｒｅｔｒｅａｔｍｅｎｔ Ｔｉｍｅ”（Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ ａｎｄ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｌｅｔｔｅｒｓ， ７ （８） Ｇ １７２−Ｇ１７４ （２００４））は、結合界面での泡の形成の現象について説明している。
エッジボイドは、結合により生じ且つ最終的な構造体（一般に、円形プレートの形態を成す）の外周で一般に観察される欠陥を意味すると理解される。
ダイレクトボンディングの用途は、「絶縁体上の半導体」ＳｅＯＩタイプ（絶縁体上の半導体）の構造、特に「絶縁体上のシリコン」ＳＯＩ構造（絶縁体上のシリコン）を形成するという範囲内で行なわれる用途である。用途のこの範囲内で、貼り付けられるべき基板の少なくとも一方は酸化物の表面層を有している。一例として、ＳＯＩ構造を形成するためにＳｉ／ＳｉＯ２結合またはＳｉＯ２／ＳｉＯ２結合が一般に起こされる。
ダイレクトボンディングによってＳｅＯＩ構造を形成するための３つの主な方法、すなわち、ＳＭＡＲＴ ＣＵＴ（登録商標）、ＢＳＯＩ（およびＢＥＳＯＩ）、および、ＥＬＴＲＡＮ（登録商標）がある。これらの各方法に関連するプロセスの説明は、研究「Ｓｉｌｉｃｏｎ ｗａｆｅｒ ｂｏｎｄｉｎｇ ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ＶＬＳＩ ａｎｄ ＭＥＭＳ ａｐｐｌｉｃａｔｉｏｎｓ」（Ｓ． Ｓ． Ｌｙｅｒ ａｎｄ Ａ． Ｊ． Ａｕｂｅｒｔｏｎ−Ｈｅｒｖｅ， ＩＥＥ （２００２））において見出すことができる。
しかし、結合ステップによって引き起こされるエッジボイドタイプの欠陥は、ドナー基板から支持基板への薄層の転写後に出現し得る。
ＳＯＩ構造の形成に関する図１に概略的に示されるように、エッジボイドＰは、支持基板Ａに対して転写されないドナー基板の領域に対応する薄い転写層中の（一般に１００ｍ〜１ｍｍの直径の）穴である。
エッジボイドは、殆どの場合、「支持基板上の薄層」構造（円形ウエハ）の縁部（外周領域）に現れ、これらのエッジボイドはウエハ縁部の一般に１ｍｍ〜５ｍｍの距離に位置される。
エッジボイドは、ウエハの縁部での弱い結合に関与する肉眼で見える欠陥である。これらのエッジボイドは致命的な欠陥となり得る。これは、電子部品の形成のための活性層として作用する薄層がエッジボイドの場所に無いと、この場所で部品を製造できないからである。エッジボイドのサイズを考えると、少なくとも１つのエッジボイドを備える電子部品は必然的に欠陥となる。
また、ＳＭＡＲＴ ＣＵＴ（登録商標）タイプの転写プロセスは、それがドナー基板のリサイクルを可能にするという点で、特に興味深い。そのため、リサイクルされたドナー基板の接合が完了される（すなわち、ドナー基板は、薄層の除去および転写の役目を既に果たしてしまっている；「リフレッシュ」ウエハとして知られる）と、当初のドナー基板の結合が完了される（薄層の除去および／または転写する役目を何ら果たしていない；「フレッシュ」ウエハとして知られる）ときよりも多くの数のエッジボイドが観察される。エッジボイドの存在のこのような増大は、リサイクルを妨げる傾向がある。
エッジボイドの存在は、質および歩留りに関する損失をもたらすため、そのような欠陥の形成を防止する必要がある。
文献ＥＰ １ ５６６ ８３０においては、分子結合の結果として得られるＳＯＩウエハ縁部のボイドタイプの欠陥の数を制限することが提案された。この文献によれば、これらの欠陥は、常に、ウエハの中心に対して特定の位置に位置されており、ウエハの縁部の形態に起因していると思われる。したがって、欠陥の数を減らすために、この文献は、ウエハの製造中にウエハの縁部の形態を変えることを提案している。より正確には、この文献は、縁部降下のカーブをウエハの外周から３ｍｍ〜１０ｍｍの範囲の領域で変えることを提案している。したがって、この解決策は、ウエハに対して先の機械的な介入を必要とするという欠点を有している。
ダイレクトボンディングの他の用途は、ＤＳＢタイプのＳｉ／Ｓｉ結合の用途（ダイレクトＳｉボンディング）である。先に言及したように、泡タイプの欠陥は、結合界面に全く同様に現れ得る。
泡の形成を減少させるための１つの解決策は、貼り付けられるべき表面のプラズマ活性化を引き起こして、良好な接合エネルギを得ることからなる。この解決策も同様に、結合界面での泡の数を満足に減らすことができないのが分かる。
本発明の目的は、従来技術のこれらの欠点を是正する結合技術を提案することである。
第１の態様によれば、本発明は、２つの基板同士の分子接合による結合プロセスであって、このプロセス中に上記基板の表面が密着した状態に置かれ、上記基板間で結合面の伝播（ｐｒｏｐａｇａｔｉｏｎ）によって結合が起こるプロセスにおいて、結合前に、上記基板の一方および／または他方の表面状態を改質して結合面の伝播速度を調整することから構成されるステップを備えることを特徴とする、プロセスに関する。
このプロセスの第１の可能な実施形態の非限定的な特定の好ましい態様は以下の通りである。
表面状態の上記改質は、貼り付けられるべき上記基板の一方および／または他方の表面に吸着される水の層の厚さの減少である；
表面状態の上記改質が加熱によって完了される；
上記加熱は、基板が互いに密着した状態に置かれる前に且つ少なくとも結合の開始まで適用される；
上記加熱は、１〜９０秒の継続時間にわたって、好ましくは３０秒にわたって行なわれる；
上記加熱は、貼り付けられるべき基板の一方を支持するプレートからの熱の伝達による熱伝導によって行なわれる；
上記加熱は、貼り付けられるべき基板の一方を照らすランプからの輻射によって行なわれる；
上記ランプは、０．８ｍ〜５ｍの波長をもって赤外線範囲で放射するランプである；
上記加熱は、３０℃〜９０℃の温度、好ましくは５０℃〜６０℃の温度で行なわれる；
上記加熱は、貼り付けられるべき基板の全面にわたって均一に適用される；
上記加熱は、貼り付けられるべき基板の外周領域で局所的に適用される：
接合が中心で開始され、上記外周領域は、貼り付けられるべき基板の全周に及ぶ；
接合が縁部で開始され、上記外周領域は、開始縁部の正反対で約１２０°の中心角によって制限される円の円弧を描く；
結合前に、プロセスは、貼り付けられるべき表面の一方および／または他方のプラズマ活性化の段階を備える。
このプロセスの第２の可能な実施形態の非限定的な好ましい特定の態様は以下の通りである。
表面状態の上記改質が表面の粗面化によって形成される；
表面状態の上記改質ステップは、貼り付けられるべき基板の一方および／または他方の粗い表面層を形成することから構成される；
上記粗い層を形成するため、プロセスは、基板の一方および／または他方を熱酸化することにより基板の一方および／または他方の表面に熱酸化物層を形成する熱酸化作業と、上記酸化物層をエッチングするようになっている熱酸化物層処理のための作業とを備える；
上記熱酸化物層処理が化学処理である；
上記熱酸化物層がＳｉＯ２層であり、上記化学処理は、３分を越える継続時間、好ましくは１０分間にわたって５０℃〜８０℃の温度で行なわれるＳＣ１処理である；
上記粗い層を形成するため、プロセスは、基板の一方および／または他方の表面上に酸化物層を堆積させるための作業を備える；
上記堆積は、ＴＥＯＳ酸化物層の堆積、ＬＴＯ酸化物層の堆積、または、窒化物層の堆積を行なうことから構成される；
−プロセスは、結合前に且つ表面状態の上記改質ステップ後に、貼り付けられるべき表面の一方および／または他方のプラズマ活性化段階を備える。
第２の態様によれば、本発明は、２つの基板同士の分子接合による結合装置であって、結合前に基板の一方および／または他方の表面状態を改質して結合面の伝播速度を調整するための手段、特に、結合前に基板の一方および／または他方の温度を上げて制御するようになっている加熱手段を備えることを特徴とする、結合装置に関する。
また、本発明は、他の態様下で、半導体材料から構成される薄層を備える構造を支持基板上に形成するためのプロセスであって、ドナー基板、例えばリサイクルにより生じる「リフレッシュ」基板を支持基板と密着した状態で配置して、上記基板間での結合面の伝播にしたがって上記基板同士の分子接合による結合を行なうステップと、ドナー基板の一部を支持基板へ転写して、支持基板上に上記薄層を形成するステップとを備えるプロセスにおいて、結合前に、ドナー基板および／または支持基板の表面状態を改質して結合面の伝播速度を調整することから構成されるステップを備えることを特徴とする、プロセスに関する。また、本発明は、無論、このプロセスを実施することにより得られる「支持基板上の薄層」構造にまでも及ぶ。
本発明の他の態様、目的、利点は、非限定的な例として与えられ且つすでに言及した図１以外の添付図面を参照してなされる本発明の好ましい実施形態の以下の詳細な説明を読むことにより更にはっきりと明らかになる。
ＳＯＩ構造の形成に関する図である。 接合の開始点の場所に応じたエッジボイドの形成を示している。 本発明の第２の態様に係る装置の異なる図を表わしている。 分子接合による基板の結合をもたらすために密着した状態に置かれる２つの基板の均一な加熱を示している。 分子接合による基板の結合をもたらすために密着した状態に置かれる２つの基板の局所的な加熱を示している。 エッジボイドの形成を結合面の伝播速度の関数として示す図である。 本発明の第１の態様に係る結合プロセスの一実施形態を示す図である。
第１の態様によれば、本発明は、２つの基板を分子接合によって互いに結合するプロセスに関し、このプロセス中、上記基板が密着した状態に置かれ、上記基板間での結合面（ｂｏｎｄｉｎｇ ｆｒｏｎｔ）の伝播により結合が起こる。
本発明は２つの基板同士の分子接合による結合に限定されず、半導体材料の薄層を備える構造を支持基板上に形成することであって、その形成中にドナー基板と支持基板との分子接合による結合が行なわれ、その後、ドナー基板から支持基板へ薄層を転写することにも同様に本発明が及ぶことは言うまでもない。
前述したように、ＳＭＡＲＴ ＣＵＴ（登録商標）プロセス、ＢＳＯＩ（およびＢＥＳＯＩ）プロセス、および、ＥＬＴＲＡＮ（登録商標）プロセスは、分子接合による結合を利用するプロセスの例である。
ＳＭＡＲＴ ＣＵＴ（登録商標）プロセスによれば、結合前に、ドナー基板の厚さにおいて原子種またはイオン種の注入により脆化領域が形成され、結合後に、薄層を支持基板に対して転写するため、脆化領域でドナー基板の分離が行なわれる。
分子接合を行なうため、一般的な処理は、ドナー基板および支持基板を密接な接触状態に置き、その後、密接な接触状態に置かれた２つの基板に対して軽い圧力を局所的に印加することにより結合を開始することである。その後、結合面が基板の全範囲にわたって広がる。
最近、結合によって生じる欠陥の根源が確かに決定されていない。
出願人による分析によれば、貼り付けられるべき基板の表面には酸化物層（自然酸化物以外）が存在しないため、Ｓｉ／Ｓｉ ＤＳＢタイプの結合の範囲内では泡型の欠陥が特に現れることが分かっている。出願人は、事実上、酸化物層の存在を伴う接合の場合（例えば、ＳｅＯＩ構造の形成を考慮したＳｉ／ＳｉＯ２結合の場合）には、水と結合中に封入され或いはその後（例えば、結合の熱圧密処理中）に現れるガスとが酸化物層中に好ましくは拡散することにより結合界面へと拡散しにくいと予測する。しかしながら、そのような酸化物層が存在しないＤＳＢ結合の場合には、出願人は、水と結合中に封入され或いは結果として現れるガスとが結合界面へと拡散し、そこでこれらがかきならされて泡を形成する傾向があると予測する。
エッジボイド型の欠陥に関して、出願人の分析によれば、これらは、貼り付けられた基板の縁部と結合面が接触する結合の終りに伴って形成する欠陥であることが分かっている。
図２の例は、エッジボイドの形成に関して出願人により行なわれた解析を示している。図２において、矢印は、結合面の伝播方向を表わしており、点線は、異なる瞬間における結合面の位置を表わしており、また、点は、エッジボイドを表わしている。
図２の左側に示されるように、出願人は、（圧力の局所的な印加により）結合が中心で開始されるときにエッジボイドが支持基板の全周にわたって見出される場合があることを効果的に決定することができた。しかしながら、図２の右側に示されるように、結合がウエハの縁で（一般的には、ウエハの操作を容易にするためにウエハの縁に形成される「切り欠き」として知られる凹部の位置で）開始される際には、エッジボイドは、開始点の正反対で約１２０°の中心角によって制限される円の円弧を描く支持基板の外周領域で現れ得る。
一般に、本発明は、結合面の伝播速度を調整することにより、結合によって引き起こされる欠陥の形成を制限することを提案するとともに、そのような欠陥の形成を完全に防止することをも提案する。
「調整する」とは、現象の進展を制御し、維持し、および、保つことを意味すると理解される。本発明の範囲内で、現象とは、結合面の伝播の現象であり、また、現象の進展は、結合面の伝播速度に対応する。
伝播の速度は、そのような制御の存在なくして通常において観察される速度に対して減少されるように、より正確に調整される。
結合面の伝播速度の調整を可能にするため、本発明は、結合前に、貼り付けられるべき表面の一方および／または他方の表面状態の改質ステップを行なうことを提案する。
第１の可能な実施形態によれば、このことは、特に、表面で吸着される水の量を制御すること、より正確には、全く同様に完全に排除することなく、正常に吸着された水の層の厚さに対して吸着される水の層の厚さを減少させることを意味する。すなわち、このことは、表面で吸着される水の単層の数を減らすことを意味する。
分子接合による結合は、それが（ガムまたは他の接着タイプの）接着剤の塗布を必要としない結合に関するものであることから、ダイレクトボンディングとしても知られている。実際には、各表面（水の幾つかの単層）上に吸着され且つ接触状態に置かれる水が、接着剤として作用するとともに、ファン・デル・ワールス力によって接合を確保する。
この第１の実施形態の範囲内で、基板の表面状態が改質され、したがって、結合前に上記基板の温度を利用することにより結合面の伝播速度が調整される。
分子接合による結合は、従来、手動結合の場合であろうと或いは自動結合の場合であろうと、周囲温度（２０℃〜２５℃）で行なわれる。
出願人は、基板が密接な接触状態に置かれる前および置かれるまで予熱されるとエッジボイドおよび泡が部分的に或いは全体的に排除され得ることを確かめることができた。加熱は、実際に、接触状態に置かれた基板の表面状態の改質をもたらし、それにより、結合面の伝播速度を低下させることができる。この加熱を制御することにより、結合面の伝播速度を調整すること、すなわち、結合面の伝播速度の減少を制御することができる。
図６は、Ｓｉ／ＳｉＯ２結合において転写後に観察されるエッジボイドの数Ｎｐを結合面の伝播速度Ｖｐ（ｃｍ／ｓで表わされる）の関数として示す曲線を描いている。
図６は、単に例示的に与えられた図にすぎない。また、異なる数値例は、明らかに、接合のために利用される基板（リサイクル「リフレッシュ基板」によりもたらされる基板、すなわち、「フレッシュ基板」ではない；基板を構成する材料のタイプ、特にその柔軟性など）に依存している。
低い結合速度（一般に、１．７ｃｍ／ｓ未満）において、出願人はエッジボイドを全く記録しなかった。１．７ｃｍ／ｓの速度において、出願人は０〜１個のエッジボイドを観察した。
その後、エッジボイドの数は、結合面の伝播速度が上がるときに急速に増大する。したがって、出願人は、２ｃｍ／ｓ程度の速度においては５個のエッジボイドを数えることができ、３ｃｍ／ｓ程度の速度においては５０〜１００個のエッジボイドを数えることができた。
貼り付けられるべき基板の標準的な洗浄（例えばＲＣＡ）のみが結合前に行なわれる場合、出願人は、１ｃｍ／ｓ〜２．５ｃｍ／ｓ（図のＧＮ範囲）の結合面の全伝播速度を観察することができた。平均して、ＲＣＡ洗浄後に結合が完了されると、転写後に得られる全ての構造においてエッジボイドは何ら観察されない。しかし、特定の構造はかなりの数のエッジボイドを有し、これらの構造は、一般に、結合面が１．７ｃｍ／ｓよりも速い速度で伝播された場合の構造である。
ここで、良好な結合エネルギと結合面の急速な伝播とが一般に関連付けられることを言及しなければならない。文献ＵＳ ６ ８８１ ５９６は、結合面の伝播速度を測定することにより結合界面の質を決定することを提案している。
Ｒｉｅｕｔｏｒｄ， Ｂａｔａｉｌｌｏｕ および Ｍｏｒｉｃｅａｕによる論文“Ｄｙｎａｍｉｃｓ ｏｆ ａ Ｂｏｎｄｉｎｇ Ｆｒｏｎｔ”（Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｌｅｔｔｅｒ， ＰＲＬ ９４， ２３６１０１）は、結合エネルギが増大する場合に伝播速度が大きくなることを示す式（方程式５を参照）を提案している。
先に既に述べたように、標準的なＲＣＡ洗浄を補って完全にするものとしてプラズマ活性化を行なうことができた。このプラズマ活性化は、結合エネルギを増大させることに特に焦点を合わせている。
出願人は、貼り付けられるべき基板のプラズマ活性化後に伝播速度がより重要であることを確かめることができた。図６は、ＲＣＡ洗浄処理＋プラズマ活性化（ここでは、貼り付けられるべき表面のうちの一方のみの活性化）の範囲内における伝播速度を概略的に示している。なお、伝播速度の増大は、かなりの数のエッジボイドの形成を伴う（図のＧＮ＋Ｐ範囲を参照）。
本発明の説明に関連して、結合前、貼り付けられるべき基板の一方および／または他方の表面状態は、結合面の伝播速度を調整するように改質される。図６における例の範囲内で、この調整は、エッジボイドの形成を防止するべく結合面の速度がＧＲ範囲内（一般に、直径が３００ｍｍのウエハの形態を成す基板においては、０．８ｃｍ／ｓ〜１．７ｃｍ／ｓ；すなわち、１８〜３５秒の全結合時間）となるように行なわれる。
加熱による調整から構成される第１の適用は、２つの基板の結合後のＳｅＯＩ構造の形成に関するものであり、上記基板のうちの少なくとも一方が表面酸化物層を有している。
実際には、結合面の速度を低下させることにより、より良質な結合を（特に、ウエハの縁部で）得ることができ、それにより、支持基板に対するドナー基板の特定の領域の非転写、したがって、エッジボイドの形成を防止することができる。出願人は、そのようなホットコンタクトを使用することによりエッジボイドが観察されないのに対し、周囲温度で接触状態に置かれることによる結合により生じるＳＯＩ構造では８０〜１００個程度のエッジボイドを数えることができることを確かめた。なお、この良質な結合を得ることにより、リサイクル、すなわち、リフレッシュ型の基板の利用が可能になる。
この第１の適用の範囲内で、加熱は、３０℃〜９０℃、好ましくは５０℃〜６０℃の温度で行なわれる。この温度範囲は、２５℃（周囲温度）に近い温度でのエッジボイドの出現と過度な温度での結合エネルギの降下の観察との間の歩み寄りによってもたらされる。
基板が過度な温度まで加熱される場合には、表面で吸着される水の大部分（その全てさえも）が蒸発し、結合力が急激に降下する虞がある。過度に低い結合エネルギによって他のタイプの欠陥が引き起こされる可能性がある。極端な場合には、分子接合が生み出されないこともあり得る。
結合エネルギの降下を明らかにするため、“Ｅｆｆｅｃｔｓ ｏｆ Ｐｌａｓｍａ Ａｃｔｉｖａｔｉｏｎ ｏｎ Ｈｙｄｒｏｐｈｉｌｉｃ Ｂｏｎｄｉｎｇ ｏｆ Ｓｉ ａｎｄ ＳｉＯ２”と題されたＳｕｎｉ等による論文（Ｊ． Ｅｌｅｃｔｒｏｃｈｅｍ． Ｓｏｃ． Ｖｏｌ． １４９ Ｎｏ． ６ ｐｐ． ３４８−３５１， ２００２）を参照することができる。この論文では、２００℃で行なわれる結合補強アニーリング後、結合エネルギが２．５Ｊ／ｍ２（周囲温度での結合の場合）から１Ｊ／ｍ２（１５０℃で行なわれる結合の場合）へと降下することが記載されている。
この第１の適用の範囲内で、本発明は、結合エネルギの有害な降下を引き起こさないように、エッジポイントを消失させ得る最低温度を使用することを提案する。
図６の例を参照すると、狙いは、結合エネルギの有害な降下を引き起こさないようにするべく０．８ｃｍ／ｓ以上の結合面の伝播速度であり、いかなる場合でも、エッジボイドの形成を回避するべく１．７ｃｍ／ｓ未満の伝播速度である。したがって、結合前に行なわれる表面処理に関係なく、ここでの狙いは、特に制御された態様で加熱によりこの速度を低下させることによる、ＧＲ範囲の速度である。なお、結合面の速度を調整する範囲内でプラズマ活性化を同様に利用でき、その場合、プラズマ活性化が結合面の伝播の加速（または、伝播速度の増大）を効果的に引き起こす。
この第１の可能な実施形態の第１の変形は、貼り付けられるべき基板の一方および／または他方の全体を均一に加熱することから構成される。
第２の変形は、エッジボイドが消失し得る領域に限定された、貼り付けられるべき基板の一方および／または他方の局所的な加熱を行なうことを備える。図２に関して前述したように、これは結合面の終端領域の付近であり、この領域の局在性および範囲は、結合が開始された態様に依存している。
したがって、２つの円形基板の結合が中心で開始される場合、本発明は、外周領域全体（すなわち、基板の全周）を加熱することを提案する。単なる例示として、この外周領域は、直径が３００ｍｍのウエハの縁部から５０ｍｍ幅の外周帯を占めるものと見なされ得る。
しかしながら、２つの円形基板の結合が縁部で開始される場合、本発明は、このポイントと正反対の縁部（特に、約１２０°の中心角によって画定される外周領域）だけを加熱することを有利に提案する。
局所的加熱を使用することにより、結合面は、局所的に独自に減速される。これは、結合の残りの部分（非加熱領域）が変えられることなく且つ結合エネルギに関して損失を受けることなくエッジボイドの形成を防止する。
加熱（局在化され、あるいは、基板の一方および／または他方の全てにまで及ぶ）は、熱伝導によって行なうことができる。貼り付けられるべき基板の一方をその熱を伝えるために載置するためのプレート（「チャック」プレート）を設けることができる。
加熱されるべき基板の全てまたは一部を照らす例えば１つ以上のハロゲンランプを使用することにより、加熱を輻射によって行なうこともできる。
加熱は、貼り付けられるべき表面が密着した状態に置かれる前（このとき、基板は、一般に、スペーサによって数ミリメートルだけ離間されて対向配置される）に且つ少なくとも結合の開始まで（このとき、基板は密着した状態に置かれている）完了される。特に、エッジボイドが出現し得る領域が、この領域で基板が接合されるまで所望の温度のままとなるように、加熱が行なわれる（仮説により、結合が終了される前に、局所的に脱着された水が凝縮できなくてもよい）。
加熱の継続時間は、加熱される領域の温度を上昇させた後に制御するために利用される装置に大きく依存する。継続時間は一般に１〜９０秒である。
一例として、５００Ｗハロゲンランプを用いると、加熱の継続時間は一般に３０〜９０秒である。
なお、この時間範囲は、例えばランプと基板との間の距離などの他のパラメータにも同様に依存する。
加熱して水を脱着させるために利用されるランプのスペクトル分布は、同様に、加熱の継続時間に影響を与えるパラメータである。実際に、主に赤外モードの光（平均波長が約３ｍ、一般には０．８μｍ〜５μｍ）を発するランプは、水の脱着を行なうのに特に有効であり（水の分子の吸収帯は３ｍに近いのが有効である）、したがって、超急速な加熱をもたらし、吸着される水の層の厚さを殆ど瞬間的に減少させる。また、そのような赤外線の利用は、赤外線中では比較的透明な材料であるシリコンウエハを殆ど加熱することなく吸着された水を選択的に加熱するのに役立つ。
加熱による第２の適用は、ＤＳＢタイプの接合を行なうことに関する。
出願人は、基板が密接な接触状態に置かれる前および置かれるまで基板が均一に加熱されるとＤＳＢタイプのＳｉ／Ｓｉ接合の範囲内で泡を部分的に或いは全体的に排除できることを効果的に決定することができた。したがって、ＩＲ観察は、かなりの減少を示し、泡が消失したことさえも示した。
加熱は、実質的に、基板の表面で吸着された水の層の厚さを減少させる。この場合、結合界面で拡散できる水（および／またはガス）の量が減少され、それにより、結合界面での泡の出現を消失させることができる。
加熱を行なう様々な方法に関する先の議論は、貼り付けられるべき基板の一方および／または他方の均一な加熱がここで行なわれるのが好ましいことを全く同様に言及することにより、この第２の適用にも同様に当てはまる。
ＤＳＢ結合は、特に、異なる結晶配向を有する基板或いはまた異なるドーピングを有する基板あるいは更には異なるレベルの制約を有する基板のＳｉ／Ｓｉ結合を形成するために利用することができる。基板の一方の一部の他方に対する転写後、そこで薄層を形成するために、「支持基板上の薄層」構造が生成される。この場合、一方側の薄層および他方側の支持基板は異なる特性を有する。
結合面の伝播速度の調整を可能にするために、本発明は、接合前に、貼り付けられるべき基板の一方および／または他方の表面状態の改質ステップを行なうことを提案する。第２の可能な実施形態によれば、基板の表面状態は、結合前に表面粗さを変えることにより改質される。
この第２の実施形態は、薄層と支持基板との間に絶縁層が介挿される（埋込層としても知られる）ＳｅＯＩ構造の形成に特に適合される。この絶縁層は、通常、ドナー基板および／または支持基板の熱酸化によって或いはまたドナー基板および／または支持基板の表面上に酸化物の層を堆積させることによって形成される。
この実施形態は、超薄絶縁層を有するＳｅＯＩ構造の形成に特に有利なのが分かる。実際に、従来技術を使用すると、薄層と支持基板との間に介挿されたそのような超薄層と欠陥を伴うことなく接合および／または転写を行なうことが特に難しいのが分かる。
超薄絶縁層とは、ここでは、厚さが５００Å未満、更には２００Å未満の層であると一般に理解される。
結合面の伝播速度は、接触状態に置かれる基板の表面状態に影響される。結合前に行なわれる異なる表面洗浄および／または処理オプションだけでなく、表面粗さも、結合面が広がる速さに影響を与える。この第２の実施形態の範囲内で、出願人は、結合面の伝播速度を調整するために、すなわち、結合面の伝播速度の減少を制御するように、酸化物の層の表面粗さを制御することを提案する。結合面は減速されるため、この結果として、ウエハの縁部におけるエッジボイドの数が減少する。
この第２の実施形態の第１の変形は、結合前に、ドナー基板または支持基板の一方の表面上に形成され且つ埋込層を形成するようになっている熱酸化物層の表面状態を、上記酸化物層の表面の「侵襲的な」洗浄を行なうことにより改質することからなる。
この洗浄は、任意のプラズマ活性化の前に行なわれる。
無論、酸化物の熱層はドナー基板上および支持基板上のそれぞれに形成することができ、また、そのような「侵襲的な」洗浄は、上記熱酸化物層の表面の一方および／または他方で行なうことができる。
例えば、２５０Å〜５００Å程度の埋込超薄熱酸化物層（そのような層は「Ｕｌｔｒａ Ｔｈｉｎ ＢＯＸ」として知られる）を備えるＳＯＩ構造を形成する場合には、酸化物層の表面を軽くエッチングするために、適合された化学処理を行なうことができる。
例えば、標準的な洗浄処理中に遵守される条件よりも重要な条件（温度、継続時間）にしたがってＳＣ１処理が適用される。したがって、ＳＣ１処理は、３分を越える、例えば１０分程度の処理継続時間を伴って、５０℃〜８０℃の温度、例えば７０℃程度の温度で本発明の範囲内において適用され得る。
図７は、本発明の第１の態様のこの変形例に係る結合プロセスを示す図である。段階１では、２つの基板Ａ，Ｂが存在する。段階Ｂにおいて、処理は、基板Ａの表面に酸化物層Ｏを形成するために基板Ａの熱酸化を伴う。段階３では、基板Ａの表面に粗い層Ｏ´を得るために、酸化物層Ｏの侵襲的な洗浄が完了される。段階４では、基板Ａ，Ｂが粗い層Ｏ´を介して密接な接触状態に置かれ、結合面が結合界面へと広がるように結合が開始される。
この第２の実施形態の第２の変形は、結合前に、ドナー基板および支持基板の一方および／または他方の表面状態を、上記基板の一方および／または他方の上に粗い層を堆積させることによって改質することからなる。
図７の例の範囲内において、この第２の変形によれば、基板Ａの表面上に粗い層Ｏ´を堆積させることにより、図３のステップ２，３が同時に完了されるのが分かる。
例えば、酸化物のＴＥＯＳ層を堆積させる（例えば、ＬＰＣＶＤ−低圧化学気相堆積−によって、または、ＰＥＣＶＤ−プラズマ化学気相堆積によって堆積される）こと、酸化物のＬＴＯ層を堆積させる（シランと酸素との化学反応により）こと、或いはまた、窒化物の層を堆積させることが必要とされる。
堆積は、特定の粗さ、特に表面状態が結合面の伝播速度を制限するような粗さを目標とするべく、所望の最終的な厚さに応じて、適合された堆積条件にしたがって行なわれる。
一例として、２Å ＲＭＳ〜５Å ＲＭＳの酸化物のＴＥＯＳ層の粗さは、良好な結合エネルギを保持すると同時に、結合面の伝播速度を制限する。
ここで、ＴＥＯＳ堆積が超薄酸化物（５００Å未満の厚さ、あるいは、更には２５０Å未満の厚さ）の形成に特に適合されることを明確に述べておく。事実上、そのような堆積された酸化物の粗さは、更なる処理を必要とすることなく、一般に望まれる粗さである。
適切な粗さを目標にするのに役立つ堆積条件は、例えば以下の通りである。すなわち、３００ｍＴ〜７００ｍＴの圧力、６５０℃〜７００℃の温度である。なお、圧力の増大および温度の増大は、粗さの減少をもたらす。
この第２の変形は、プラズマ活性化処理をその後に受け或いは受けない超薄膜の堆積および酸化物の厚い堆積の両方に適用できる。
また、本発明は、第２の態様にしたがって、２つの基板同士の分子接合を可能にする装置を提案する。
分子接合によって手動結合するための装置は一般に支持体を備えており、この支持体上に第１の基板が配置され、その後、第２の基板が第１の基板に対して返される。結合（局所的な圧力）の開始は、スタイラスによって手動で確保される。
自動装置は、特に、以下を備えていてもよい。
ウエハの中心および方向を登録するためのアライナ（特に、「切り欠き」として知られる凹部の存在のおかげによる）；
結合前の表面処理のための１つ以上のステーション（洗浄、濯ぎ、乾燥等のための作業）；
第１の基板を受け、その後、結合の終りに第２の基板を受ける接合支持体。基板同士が接触状態に置かれる前に第２の基板を第１の基板よりも数ミリメートル上側に保つためにスペーサを更に設けることもできる；
結合の開始を確保する自動ピストン；
貼り付けられるべき或いは既に貼り付けられた基板のカセットを受ける１つ以上のローディングポート；
装置の１つの要素から他の要素へのウエハの輸送を確保するロボット。
一般に、本発明の第２の態様に係る装置は、分子接合による結合装置の伝統的な構成（手動または自動）を必要とするが、貼り付けられるべき基板の一方および／または他方の表面状態を接合前に改質するための手段を更に備えている。これらは、特に、ドナー基板および支持基板の一方および／または他方の温度をこれらの基板が密接な接触状態に置かれる前に且つ密接な接触状態に置かれている最中（すなわち、結合面の伝播中）に上昇させて制御するための加熱手段である。
これらの加熱手段は、いつでも貼り付けられ得る状態にある基板の上および／または下に熱を分配することができる。
以下、図３を参照すると、加熱のための装置の一例として、「加熱ウエハ」を形成する「チャック」Ｃを設けることができる。これは、例えば、その塊中に１つ以上の電気抵抗Ｒが組み込まれるチャック（図３の左側の図を参照）、あるいは、その温度が調整される流体を循環させるための手段Ｆがその塊中に組み込まれる「チャック」Ｃ（図３の中央）である。同様に、１つ以上の加熱ランプＬを利用することもでき（図３の右側）、これら加熱ランプＬは、それらの熱を「チャック」へ伝え、あるいは、透明プレート（少なくともＩＲ放射線を透過する）を介して基板のうちの１方の後面を直接に照らす。
図３（後述する図４および図５も同様）において明らかなように、ドナー基板および支持基板は、密接な接触状態に置かれる前に対向される（一般に、スペーサＥによって数ミリメートルだけ離間される）ように示されている。
これらの異なる技術は、別個に或いは組み合わせて、局所的に或いはチャックの全体において利用できる。表面の範囲にわたって温度勾配を形成することができ、或いはまた、温度の局所的制御を生み出すこともできる。
上から加熱することができる装置の一例として、基板上に対して直接に放射するランプの配列を均一に或いは意図的に（特に、エッジボイドが出現し得る場所に）局在化して設けることができる。
加熱領域の温度を制御するために（１つまたは複数の基板の一部であろうが全部であろうが）、装置は、加熱領域の温度を測定するためのデバイス（図示せず；例えば、パイロメータまたは熱電対の形態を成す）を有利に備えることもできる。
また、装置は、手動バージョンまたは自動バージョンで利用することもできる。
以下、ＳＭＡＲＴ ＣＵＴ（登録商標）タイプの転写プロセスの範囲内で本発明の第１の態様に係るプロセスの第１の実施形態を使用してＳＯＩ構造を形成する２つの例が与えられる。
第１の例は、加熱チャックを用いた基板の均一加熱の例である。様々な段階は以下の通りである。
ＲＣＡ洗浄とオゾンに基づく処理とを組み合わせる湿潤洗浄による、貼り付けられるべき表面の前処理；
ドナー基板の表面の随意的なプラズマ活性化（Ｏ２）；
ブラッシングおよびその後の超純水を用いた濯ぎ並びに遠心力を用いた乾燥による結合直前の表面の洗浄；
貼り付けられるべき基板の加熱チャックを用いた均一な加熱。チャック上には、基板が接触状態で配置されず、基板が数ミリメートル離間して互いに対向して配置される（図４参照）。加熱は、加熱デバイスの電力にしたがって、数秒間（１〜９０秒、一般的に３０秒）にわたって行なわれる；
基板を密着した状態に置き、結合を開始する；
加熱の終了。
第２の例は、エッジボイドが出現し得る領域での局所的加熱の例であり、以下の段階を含んでいる。
ＲＣＡ洗浄とオゾンに基づく処理とを組み合わせる湿潤洗浄による、貼り付けられるべき表面の前処理；
ドナー基板の表面の随意的なプラズマ活性化（Ｏ２）；
ブラッシングおよびその後の超純水を用いた濯ぎ並びに遠心力を用いた乾燥による接合直前の表面の洗浄；
接触状態ではなく数ミリメートル離間して互いに対向して配置される基板の上側に位置されたランプＬを使用する、開始点の反対側の領域のみにおける、貼り付けられるべき基板の加熱（図５参照）。加熱は、加熱デバイスの電力にしたがって、数秒間（１〜９０秒、一般的に３０秒）にわたって行なわれる；
接触した状態に置き、接合を開始する（ＩＣ ウエハ縁部での局所的な開始）；
−ウエハの加熱の終了。

Claims (14)

  1. ２つの基板を互いに分子接合により結合するためのプロセスであって、当該プロセス中に前記基板の表面が密着した状態に置かれ、前記基板間で結合面の伝播によって分子接合により結合が起こるプロセスにおいて、
    結合前に、加熱により、結合されるべき前記基板の一方および／または他方の表面に吸着されている水の層の厚さを減少させて前記結合面の伝播速度を調整するステップを備えることを特徴とし、
    結合されるべき前記基板の一方を支持するプレートからの熱の伝達による熱伝導によって前記加熱が行なわれ、
    前記加熱が、結合されるべき前記基板の外周領域の全体のみ又は一部のみに加えられ、前記加熱が加えられた結合されるべき前記基板の前記外周領域の前記全体又は前記一部とは異なる点で接合が開始される、ことを特徴とする、プロセス。
  2. 前記加熱が、前記基板同士を密着した状態に置く前に、かつ、少なくとも前記基板同士の結合の開始まで適用されることを特徴とする、請求項１に記載のプロセス。
  3. 前記加熱が、１〜９０秒の継続時間にわたって、好ましくは３０秒にわたって行なわれることを特徴とする、請求項１に記載のプロセス。
  4. 前記加熱が、３０℃〜９０℃の温度、好ましくは５０℃〜６０℃の温度で行なわれることを特徴とする、請求項１に記載のプロセス。
  5. 接合が中心で開始され、前記加熱が、結合されるべき前記基板の前記外周領域の前記全体のみに加えられる、ことを特徴とする、請求項１に記載のプロセス。
  6. 接合が縁部で開始され、前記加熱が、結合されるべき前記基板の前記外周領域の前記一部のみに加えられ、前記外周領域の前記一部が、開始縁部の正反対で約１２０°の中心角によって制限される円の円弧を描くことを特徴とする、請求項１に記載のプロセス。
  7. 結合前に、結合されるべき表面の一方および／または他方をプラズマ活性化させるステップを更に備えることを特徴とする、請求項１に記載のプロセス。
  8. 前記プラズマ活性化により、約２時間の結合の補強アニーリング後、強力な結合エネルギに達することができることを特徴とする、請求項７に記載のプロセス。
  9. 前記アニーリングが６００℃未満の温度で行なわれることを特徴とする、請求項８に記載のプロセス。
  10. 前記プラズマ活性が、加熱により、結合されるべき前記基板の一方および／または他方の前記表面に吸着されている前記水の層の厚さを減少させて前記結合面の伝播速度を調整する前記ステップの前に行なわれることを特徴とする、請求項７〜９のいずれか一項に記載のプロセス。
  11. ２つの基板同士を当該基板間での結合面の伝播にしたがって分子接合により結合するための装置であって、
    結合前に、結合されるべき前記基板の一方および／または他方の表面に吸着されている水の層の厚さを減少させるための手段と、分子接合による結合を開始するために、密着した状態に置かれている前記２つの基板に対して局所的に圧力を印加するための手段と、を備え、
    前記水の層の厚さを減少させるための手段は、前記基板同士が密着した状態に置かれる前に、かつ、少なくとも前記基板同士の結合の開始まで前記基板の一方および／または他方の温度を上げて制御するようになっている加熱手段から構成され、
    前記加熱手段は、結合されるべき前記基板の外周領域の全体のみ又は一部のみに熱を加えるようになっており、
    前記局所的に圧力を印加するための手段は、前記加熱手段によって前記熱が加えられた前記基板の前記外周領域の前記全体又は前記一部とは異なる点に圧力を印加するようになっている、ことを特徴とする、装置。
  12. 貼り付けられるべき前記基板の一方が配置されるプレートを備え、
    前記プレートが加熱ウエハを形成することを特徴とする、請求項１１に記載の装置。
  13. １つ以上の電気抵抗が前記プレートの塊中に組み込まれることを特徴とする、請求項１２に記載の装置。
  14. 温度が調整される流体を循環させることができる手段が前記プレートの塊中に組み込まれることを特徴とする、請求項１２に記載の装置。
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Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2809534B1 (fr) * 2000-05-26 2005-01-14 Commissariat Energie Atomique Dispositif semiconducteur a injection electronique verticale et son procede de fabrication
US7601271B2 (en) * 2005-11-28 2009-10-13 S.O.I.Tec Silicon On Insulator Technologies Process and equipment for bonding by molecular adhesion
FR2912839B1 (fr) * 2007-02-16 2009-05-15 Soitec Silicon On Insulator Amelioration de la qualite de l'interface de collage par nettoyage froid et collage a chaud
FR2915624A1 (fr) * 2007-04-26 2008-10-31 Soitec Silicon On Insulator Procedes de collage et de fabrication d'un substrat du type a couche enterree tres fine.
FR2920912B1 (fr) 2007-09-12 2010-08-27 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure par transfert de couche
EP2091071B1 (en) 2008-02-15 2012-12-12 Soitec Process for bonding two substrates
JP5391599B2 (ja) * 2008-07-14 2014-01-15 オムロン株式会社 基板接合方法及び電子部品
FR2938202B1 (fr) * 2008-11-07 2010-12-31 Soitec Silicon On Insulator Traitement de surface pour adhesion moleculaire
FR2938702B1 (fr) * 2008-11-19 2011-03-04 Soitec Silicon On Insulator Preparation de surface d'un substrat saphir pour la realisation d'heterostructures
FR2943177B1 (fr) 2009-03-12 2011-05-06 Soitec Silicon On Insulator Procede de fabrication d'une structure multicouche avec report de couche circuit
FR2947380B1 (fr) 2009-06-26 2012-12-14 Soitec Silicon Insulator Technologies Procede de collage par adhesion moleculaire.
SG176276A1 (en) * 2009-07-17 2012-01-30 Soitec Silicon On Insulator Method of bonding using a bonding layer based on zinc, silicon and oxygen and corresponding structures
FR2953643B1 (fr) 2009-12-08 2012-07-27 Soitec Silicon On Insulator Cellule memoire flash sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante
US8508289B2 (en) 2009-12-08 2013-08-13 Soitec Data-path cell on an SeOI substrate with a back control gate beneath the insulating layer
FR2953641B1 (fr) 2009-12-08 2012-02-10 S O I Tec Silicon On Insulator Tech Circuit de transistors homogenes sur seoi avec grille de controle arriere enterree sous la couche isolante
FR2957193B1 (fr) 2010-03-03 2012-04-20 Soitec Silicon On Insulator Cellule a chemin de donnees sur substrat seoi avec grille de controle arriere enterree sous la couche isolante
FR2955203B1 (fr) 2010-01-14 2012-03-23 Soitec Silicon On Insulator Cellule memoire dont le canal traverse une couche dielectrique enterree
FR2955195B1 (fr) 2010-01-14 2012-03-09 Soitec Silicon On Insulator Dispositif de comparaison de donnees dans une memoire adressable par contenu sur seoi
FR2955204B1 (fr) 2010-01-14 2012-07-20 Soitec Silicon On Insulator Cellule memoire dram disposant d'un injecteur bipolaire vertical
FR2955200B1 (fr) 2010-01-14 2012-07-20 Soitec Silicon On Insulator Dispositif, et son procede de fabrication, disposant d'un contact entre regions semi-conductrices a travers une couche isolante enterree
WO2011097102A1 (en) * 2010-02-04 2011-08-11 S.O.I.Tec Silicon On Insulator Technologies Bonded semiconductor structures and methods of forming same
FR2957186B1 (fr) 2010-03-08 2012-09-28 Soitec Silicon On Insulator Cellule memoire de type sram
FR2957449B1 (fr) 2010-03-11 2022-07-15 S O I Tec Silicon On Insulator Tech Micro-amplificateur de lecture pour memoire
FR2958441B1 (fr) 2010-04-02 2012-07-13 Soitec Silicon On Insulator Circuit pseudo-inverseur sur seoi
EP2375442A1 (en) 2010-04-06 2011-10-12 S.O.I.Tec Silicon on Insulator Technologies Method for manufacturing a semiconductor substrate
EP2381470B1 (en) 2010-04-22 2012-08-22 Soitec Semiconductor device comprising a field-effect transistor in a silicon-on-insulator structure
US20120045883A1 (en) * 2010-08-23 2012-02-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate
CN108766873B (zh) * 2011-01-25 2023-04-07 Ev 集团 E·索尔纳有限责任公司 用于永久接合晶片的方法
EP2695182B1 (de) * 2011-04-08 2016-03-30 Ev Group E. Thallner GmbH Verfahren zum permanenten bonden von wafern
KR101550121B1 (ko) 2011-04-08 2015-09-03 에베 그룹 에. 탈너 게엠베하 웨이퍼 영구 결합 방법
EP2695183A1 (de) * 2011-04-08 2014-02-12 Ev Group E. Thallner GmbH Verfahren zum permanenten bonden von wafern
CN102543828B (zh) * 2011-11-02 2014-12-10 上海华力微电子有限公司 一种soi硅片的制备方法
FR2990054B1 (fr) 2012-04-27 2014-05-02 Commissariat Energie Atomique Procede de collage dans une atmosphere de gaz presentant un coefficient de joule-thomson negatif.
US9329336B2 (en) * 2012-07-06 2016-05-03 Micron Technology, Inc. Method of forming a hermetically sealed fiber to chip connection
SG2014009930A (en) * 2012-07-24 2014-05-29 Ev Group E Thallner Gmbh Method and device for permanent bonding of wafers
WO2015000527A1 (de) 2013-07-05 2015-01-08 Ev Group E. Thallner Gmbh Verfahren zum bonden von metallischen kontaktflächen unter lösen einer auf einer der kontaktflächen aufgebrachten opferschicht in mindestens einer der kontaktflächen
EP3051574A4 (en) * 2013-09-25 2017-05-10 Shibaura Mechatronics Corporation Substrate treatment device, method for separating bonded substrate, and method for removing adhseive
US9922851B2 (en) 2014-05-05 2018-03-20 International Business Machines Corporation Gas-controlled bonding platform for edge defect reduction during wafer bonding
CN105197880B (zh) * 2014-06-24 2018-03-20 中芯国际集成电路制造(上海)有限公司 一种带空腔晶片的键合方法
WO2016073049A1 (en) 2014-08-11 2016-05-12 Massachusetts Institute Of Technology Semiconductor structures for assembly in multi-layer semiconductor devices including at least one semiconductor structure
CN104900615A (zh) * 2015-05-08 2015-09-09 武汉新芯集成电路制造有限公司 一种提高键合力的方法及一种半导体键合结构
FR3036845B1 (fr) * 2015-05-28 2017-05-26 Soitec Silicon On Insulator Procede de transfert d'une couche d'un substrat monocristallin
US10134972B2 (en) 2015-07-23 2018-11-20 Massachusetts Institute Of Technology Qubit and coupler circuit structures and coupling techniques
WO2017015432A1 (en) 2015-07-23 2017-01-26 Massachusetts Institute Of Technology Superconducting integrated circuit
CN105140143B (zh) * 2015-07-30 2019-01-22 武汉新芯集成电路制造有限公司 一种晶圆键合工艺
CN105185720B (zh) * 2015-08-03 2018-05-08 武汉新芯集成电路制造有限公司 一种增强键合强度的超薄热氧化晶圆键合工艺
CN105206536B (zh) * 2015-08-17 2018-03-09 武汉新芯集成电路制造有限公司 一种增强键合强度的晶圆键合方法及结构
US10242968B2 (en) 2015-11-05 2019-03-26 Massachusetts Institute Of Technology Interconnect structure and semiconductor structures for assembly of cryogenic electronic packages
US10121754B2 (en) 2015-11-05 2018-11-06 Massachusetts Institute Of Technology Interconnect structures and methods for fabricating interconnect structures
EP3227907B1 (de) * 2016-02-16 2018-05-23 Ev Group E. Thallner GmbH Verfahren zum bonden von substraten
US10586909B2 (en) 2016-10-11 2020-03-10 Massachusetts Institute Of Technology Cryogenic electronic packages and assemblies
JP6558355B2 (ja) * 2016-12-19 2019-08-14 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP6854696B2 (ja) * 2017-05-02 2021-04-07 東京エレクトロン株式会社 接合装置および接合方法
FR3103629B1 (fr) * 2019-11-25 2021-10-22 Soitec Silicon On Insulator Procédé de collage de deux substrats
CN112259677B (zh) * 2020-10-19 2022-11-01 济南晶正电子科技有限公司 一种具有图案的薄膜键合体、制备方法及电子器件
CN112233974A (zh) * 2020-10-26 2021-01-15 广州粤芯半导体技术有限公司 防止湿法刻蚀中侧面侵蚀的方法及沟槽栅的形成方法
JP7105956B2 (ja) * 2021-03-12 2022-07-25 東京エレクトロン株式会社 接合装置
FR3134650B1 (fr) 2022-04-19 2024-03-01 Soitec Silicon On Insulator Procede d’assemblage de deux substrats par adhesion moleculaire, et structure obtenue par un tel procede

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2751261B2 (ja) * 1988-11-16 1998-05-18 ソニー株式会社 半導体基体の張り合わせ方法
US4883215A (en) 1988-12-19 1989-11-28 Duke University Method for bubble-free bonding of silicon wafers
US4962879A (en) * 1988-12-19 1990-10-16 Duke University Method for bubble-free bonding of silicon wafers
JP2512243B2 (ja) * 1991-03-29 1996-07-03 信越半導体株式会社 半導体素子形成用基板の製造方法
JPH05190406A (ja) * 1992-01-10 1993-07-30 Nippon Steel Corp 半導体基板貼付装置
US5236118A (en) 1992-05-12 1993-08-17 The Regents Of The University Of California Aligned wafer bonding
US5503704A (en) 1993-01-06 1996-04-02 The Regents Of The University Of California Nitrogen based low temperature direct bonding
JP3431951B2 (ja) * 1993-06-16 2003-07-28 キヤノン株式会社 半導体基板貼り合わせ装置
JP2796661B2 (ja) * 1994-03-04 1998-09-10 三菱マテリアル株式会社 張り合わせ半導体基板の製造方法
JP2929949B2 (ja) * 1994-08-29 1999-08-03 信越半導体株式会社 ウエーハの結合方法
JP3088250B2 (ja) * 1994-10-28 2000-09-18 日本電気株式会社 乾燥装置
JPH10335448A (ja) * 1997-06-03 1998-12-18 Oki Electric Ind Co Ltd 誘電体分離基板の製造方法
US6388290B1 (en) 1998-06-10 2002-05-14 Agere Systems Guardian Corp. Single crystal silicon on polycrystalline silicon integrated circuits
JP3385972B2 (ja) 1998-07-10 2003-03-10 信越半導体株式会社 貼り合わせウェーハの製造方法および貼り合わせウェーハ
JP2000076710A (ja) * 1998-08-26 2000-03-14 Matsushita Electric Ind Co Ltd 光ディスク用基板の貼り合わせ方法および装置
US6423613B1 (en) 1998-11-10 2002-07-23 Micron Technology, Inc. Low temperature silicon wafer bond process with bulk material bond strength
JP2000223679A (ja) * 1999-01-27 2000-08-11 Sharp Corp 半導体基板及びその製造方法
CN1161770C (zh) * 1999-03-23 2004-08-11 大日本油墨化学工业株式会社 光盘制造装置
US6566233B2 (en) 1999-12-24 2003-05-20 Shin-Etsu Handotai Co., Ltd. Method for manufacturing bonded wafer
US6902987B1 (en) * 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
FR2835096B1 (fr) 2002-01-22 2005-02-18 Procede de fabrication d'un substrat auto-porte en materiau semi-conducteur monocristallin
FR2823599B1 (fr) 2001-04-13 2004-12-17 Commissariat Energie Atomique Substrat demomtable a tenue mecanique controlee et procede de realisation
FR2839147B1 (fr) * 2002-04-30 2004-07-09 Soitec Silicon On Insulator Dispositif et procede de controle automatique de l'etat de surface de plaque par mesure de vitesse de collage
KR101018259B1 (ko) 2002-09-10 2011-03-03 액셀리스 테크놀로지스, 인크. 일정 온도 척을 사용하여 가변 온도 프로세스로 기판을 가열하는 방법
US20040060899A1 (en) 2002-10-01 2004-04-01 Applied Materials, Inc. Apparatuses and methods for treating a silicon film
JP2004186226A (ja) * 2002-11-29 2004-07-02 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法
JP2004266070A (ja) * 2003-02-28 2004-09-24 Canon Inc 貼り合わせシステム
US20040262686A1 (en) 2003-06-26 2004-12-30 Mohamad Shaheen Layer transfer technique
WO2005022610A1 (ja) * 2003-09-01 2005-03-10 Sumco Corporation 貼り合わせウェーハの製造方法
JPWO2005027217A1 (ja) * 2003-09-08 2007-11-08 株式会社Sumco Ｓｏｉウェーハおよびその製造方法
FR2860178B1 (fr) * 2003-09-30 2005-11-04 Commissariat Energie Atomique Procede de separation de plaques collees entre elles pour constituer une structure empilee.
US6911376B2 (en) 2003-10-01 2005-06-28 Wafermasters Selective heating using flash anneal
JP2005158813A (ja) * 2003-11-20 2005-06-16 Toshiba Ceramics Co Ltd 接着半導体の製造方法
FR2868599B1 (fr) 2004-03-30 2006-07-07 Soitec Silicon On Insulator Traitement chimique optimise de type sc1 pour le nettoyage de plaquettes en materiau semiconducteur
US7261793B2 (en) 2004-08-13 2007-08-28 Hewlett-Packard Development Company, L.P. System and method for low temperature plasma-enhanced bonding
JP2006080314A (ja) * 2004-09-09 2006-03-23 Canon Inc 結合基板の製造方法
FR2884966B1 (fr) 2005-04-22 2007-08-17 Soitec Silicon On Insulator Procede de collage de deux tranches realisees dans des materiaux choisis parmi les materiaux semiconducteurs
US20060292823A1 (en) * 2005-06-28 2006-12-28 Shriram Ramanathan Method and apparatus for bonding wafers
US20070090479A1 (en) * 2005-10-20 2007-04-26 Chien-Hua Chen Controlling bond fronts in wafer-scale packaging
US7601271B2 (en) * 2005-11-28 2009-10-13 S.O.I.Tec Silicon On Insulator Technologies Process and equipment for bonding by molecular adhesion

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