TWI402170B - 鍵結兩底材之方法 - Google Patents
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Description
本發明係有關於兩底材鍵結之方法，且特別係關於兩底材其中至少有一底材包含有處理過或部份處理過之元件者。此種鍵結情況係，例如，發生在背照式CMOS成像器構造之製程中，其將第一片含有CMOS成像器光電元件的底材鍵結在第二片底材上。在鍵結之後，即對第一片底材施以薄化，且最好是以研磨的方式進行，如此光線才得以由背面進入元件內。
在鍵結時，係透過分子力(凡得瓦爾力)把兩片底材鍵著起來。為了達到高品質的鍵結以及為了便利於後續之薄化步驟，其必須獲得高鍵結能量，且能量至少要介於700到1000 mJ/m2之間或更高。在先前技術中，其係對已組合之結構加熱，以達到高鍵結能量，且溫度通常超過1000℃。
遺憾的是，在有些情況中是不可能把已鍵結的組合暴露在高溫下的。例如當元件位在其中一片底材上時，則無法進行用以增進鍵結能量的標準熱處理。標準熱處理其高達1000到1100℃的高溫，確實會對元件的功能產生負面影響，此係因為其會使摻雜質之集中散佈開來，或使構成元件的金屬發生擴散等。應用上述的溫度範圍時，已有觀察到其鍵結能量係介於1.5J/m2到2 J/m2之間。
除了對已鍵結組件的高溫回火之外，也有人提議，透過表面活化步驟達到高鍵結能量，例如對需要鍵結的表面先施以電漿活化，接著再低溫回火。然而，有人觀察到，這些步驟可能會導致鍵結空隙，亦即邊緣空隙，因此造成鍵結表面的瑕疵。有人進一步觀察到，鍵結能量愈高，邊緣空隙的數量也愈多。這種現象對於製造良率有不良影響，特別是當非轉移層內含有電子元件的時候。
因此，本發明之目的係為提供一種鍵結的方法，其得以在不使用高溫熱處理的情況下達到適當的鍵結能量。
該目的係透過申請專利範圍第1項的方法達成。本發明鍵結兩片底材之新方法，包含步驟a)兩片底材中，至少其中一片施以活化處理，及b)在部份真空的情況下，進行兩片底材的接合步驟。
本發明令人驚訝的發現，係為把步驟a)及b)組合起來，達到理想的鍵結能量程度，亦即700到1000 mJoule/m2之間的等級，而且跟已知鍵結程序相比，還能降低邊緣空隙的數量。此外，僅透過施以部份真空的方式，其利用標準的低階幫浦即可輕易達成者，就可以快速且輕易完成這個程序。即使兩片底材的熱膨脹係數相當不同，無法使用標準熱回火方法，還是可以達到高鍵結品質，亦即不會有邊緣空隙，或是減少邊緣空隙數量。最後，使用本發明所達成的鍵結品質足以用來進行依Smart CutTM技術所進行的層轉移，也就是把離子植入一施體晶圓(donor wafer)，以界定出一弱面。然後包含施體晶圓的已鍵結的組件，就可以在雖然相對較低溫的環境下被分離開來，而不會產生邊緣瑕疵或是使得瑕疵的數量減少。
較佳之情況為，兩片底材中至少一片可以包含處理過或至少部份處理過之元件。
在此情況下，「元件」一詞係指在至少其中一片底材上之任何結構，其至少部份地屬於包含了電容及/或電晶體結構等的諸如電子元件或光電元件的最終元件。本發明的特殊優勢在於，其可以適用在需要高鍵結能量、但不能暴露在高溫及/或容易有邊緣空隙之任何鍵結結構。亦即，當其中一片底材之內或之上已有元件的情況。
根據本發明之較佳實施例，部份真空可以有1至50 Torr的壓力(13.3 mbar-66.7 mbar)，較佳者為1至20 Torr(1.33 mbar-26.6 mbar)，最好介於10至20 Torr(13.3 mbar-26.6 mbar)。這種程度的真空狀態，可以藉由低階幫浦輕易且迅速達成，同時又具成本優勢。因此不需要追加到二次真空，就可以達到理想的鍵結能量並且減少瑕疵。
有利的是，步驟b)可以在室溫中執行，特別是在介於18至26℃之間的溫度範圍。在部份真空的室溫情況下執行接合步驟之可能性，有利於此程序之實現。
較佳的情況是，在鍵結之後以及在後續處理步驟之中，已鍵結之底材所暴露的溫度最高只有500℃，其較佳者為最高300℃。使用此創新方法，可以讓鍵結能量達到足夠進行後續處理步驟的強度，同時跟先前技術相比，還能減少鍵結空隙的數量，如此更可以增進鍵結品質。此外，還能避免因金屬擴散、金屬線融合及/或接觸，而降低以處理過層上之裝置品質，如背側成像器。
根據一較佳實施例，活化處理可以包含對所欲鍵結的表面，進行至少一電漿活化、一研磨步驟、一清潔步驟、及一刷洗步驟。在此情況下，其較佳者為，就未包含有已處理過或部份處理過元件之底材而言，其活化處理依序包含一清潔步驟、一電漿活化、一清潔步驟及一刷洗步驟。此外，就包含有已處理過或部份處理元件之底材，其活化處理在較佳的情況下，可以依序包含一研磨步驟及一清潔步驟。另一較佳情況是，活化處理在清潔完成後，可以進一步包含一電漿活化步驟及/或刷洗步驟。使用這些處理方式，就可以在鍵結能量上進一步達到較佳化的結果。
依據本發明之一有利實施例，其接合步驟係在乾燥氣體中進行，特別是在低於100ppm的H2O分子之中。乾燥氣體可進一步減少缺陷發生的情形，特別是邊緣空隙之發生。
更為有利的是，接合步驟可以在中性氣體中執行，特別是在氬及/或氮之氣體之中。
根據一較佳之變化作法，本發明可進一步包含在已處理原件上提供介電質層之步驟，特別是氧化層，其鍵結係發生在介電質層表面與第二片底材表面之間。此介電質層可為電漿增強化學氣相沈積(PECVD)所沈積之氧化物層，且此氧化物層進一步經過表面平坦化，使其表面粗糙度低於5 Å RMS。因此，無須考量在預定情況下至少一片底材上之處理過元件結構之空間拓樸情況，仍依舊可以進行鍵結。
在較佳情況下，本發明可以包含一額外步驟，亦即在鍵結完成後將兩底材中之一片薄化。由於本發明使用高鍵結能量，及鍵結空隙數量降低，所以可以在鍵結完成後進行薄化的步驟，即便在有限度熱處理之後亦然。
最後，本發明亦相關於依上述方法所製作底材上所提供之光電元件。
圖1a顯示第一底材1，此底材亦稱為施體底材。在此實施例中，施體底材係一絕緣體上矽晶圓，其矽晶圓層3位於埋置之氧化層5之上，而該氧化層則位於基底之底材7之上，例如一矽晶圓。除SOI底材外，任何其它合適之底材，如單純之矽晶圓(plain silicon wafer)、砷化鍺晶圓、或絕緣體上鍺晶圓等等，均可作為第一底材1。諸如電子元件或光電元件等已處理之元件9，已經被製造在第一底材1之半導體層3之內及/或之上。一般而言，半導體層3跟元件9合計的厚度大約介於2到30 μm之間，例如15 μm。位於第一底材1上之元件9，可為已處理，亦可僅為部份處理，意思就是，該元件將會在後續程序步驟中處理完成，例如供予電氣連結等。
圖1b說明本方法的下個步驟，該步驟包含在元件9上提供一介電質層11，例如氧化物層。本實施例中之介電質層11，係透過適當程序沈積，例如電漿增強CVD。在介電質層11沈積後，接著執行表面平坦化步驟，例如使用化學機械研磨CMP，使表面粗度低於5 Å RMS，以便讓介電質層11可以作為平整層。
圖1c顯示第二底材13，在此稱為支撐底材，一般是一片矽晶圓，但是也可以是其它合適之材料。在鍵結前先進行氧化步驟，以便在支撐底材13上提供氧化物層15，其厚度約0.5到2.5 μm之間。或者，在進行後續之鍵結時，不施予任何氧化物形成之步驟，或是在支撐底材上沈積氧化物。
如圖1d所示，具有元件及介電質層11之 施體底材1，及/或具有氧化物層15之支撐底材13，接著接受活化。
就施體底材1活化而言，首先，要進一步進行第二次的研磨步驟。除去之材質一般而言，都低於1微米，甚至低於0.3微米，以便使表面活化，並做好鍵結的準備。研磨步驟後是清潔步驟，而清潔步驟可包含擦洗表面及標準清理(SC)1，以便除去顆粒或研磨漿料殘餘物。這些步驟均在介電質層11之表面進行，而該介電質層即為後續步驟中用來進行鍵結之處。然而在某些情況下，研磨步驟可以省略。
根據一種變化作法，施體底材之活化，可以再補以O2及/或N2電漿之電漿活化，無論後續是否有刷洗步驟。此步驟在於把即將要鍵結之施體底材表面，暴露在氧分子電漿或含有O2之電漿。電漿暴露工具可以是反應性離子蝕刻(Reactive Ion Etching)工具，其電漿能量就一片200 mm晶圓來說，大約介於100W到1000W之間，其電漿壓力大約1到100 mTorr(1.33 mbar到133 mbar)。
支撐底材13之活化，依次為清潔表面，例如使用30到80℃之SC1大約十分鐘，及在前述相同情況下之O2及/或N2電漿活化，接著是進一步的清潔，及最後氧化物層15表面的刷洗步驟，後續步驟中的鍵結會發生在該氧化物層上。
活化步驟之作用，係在於為表面做好鍵結之準備，以便能獲得高鍵結能量。
接著，如圖1e所示，第一和第二底材放入鍵結腔17內，支撐底材13上氧化物層15之表面，朝著施體底材1上介電質層11之表面21。一般而言，兩底材都沿著切槽排列。在放入底材並排列好後，就把鍵結腔關上，並把內部排氣成真空，依序是1到50 Torr，再來較佳情況為1到20 Torr，而最佳情況則是10到20 Torr。一般而言，此程序會花上大約2到3分鐘，而就本發明之目的而言，部份真空的程度，如與高或超高真空狀態相比，會在適當時間內增進鍵結能量。此外，諸如主流低階幫浦這種較不複雜之真空幫浦，就足以供本發明之用。
本實施例中鍵結腔內的氣體，主要是由乾燥氣體所組成，特別是少於100 ppm之H2O分子，及/或較佳的情況是中
性氣壓，例如由氬及/或氮所組成。鍵結腔要維持在室溫的溫度，也就是介於18到26℃之間。
當達到理想的壓力程度時，此兩表面19及21就會如圖1f所示，相互接觸，開始鍵結的步驟。一般而言，鍵結會始於一點，且鍵結波會傳播開來，最後表面19和21會透過分子鍵著力(van der Waals力)而結合在一起，並形成施體-支撐組合體23。剛開始可以用機械手指對其側邊或中心點施予壓力，使其發生初始接觸。
使用上述鍵結方法時，由於同時進行表面活化步驟及在部份真空下進行接觸，具有綜合效果之優勢，所以可以達到至少介於700-1000 mJoule/m2之鍵結能量，同時降低鍵結瑕疵程度，甚至沒有任何瑕疵。此外，並不需要在鍵結完成後，進行溫度高於500℃之高溫回火，就可以達到理想結果。我們觀察到，邊緣空隙的發生可以受到抑制或限制(與先前鍵結技術相比，大幅降低了至少一個數量級)，除了因其中一片底材在鍵結前就出現粒子而造成空隙之外。
依據本實施例之一種變化作法，施體底材1可以施以薄化，如圖1g所示。薄化可藉由磨削及/或研磨步驟達成，接著再施以化學蝕刻，且蝕刻止於最初SOI施體底材1內埋置之氧化物層5。最後，可以再進行額外的結束步驟，如邊緣研磨及/或磨削。薄化沒有必要止於埋置之氧化物層5。依據進一步之變化作打法，甚至氧化物層5亦可移除。在此情況下，矽晶圓層3及氧化物層5最後會轉移至第二底材上。在這種情況下，本發明之鍵結方法進一步展現較佳的效果，且係再次基於其所達到的高鍵結能量，轉移層之邊緣品質優良，展現出有規則之外型，未因施體晶圓所承受之機械式薄化而使晶圓邊緣產生裂縫或破裂情形。
如圖1g所示，SOI元件層3的初始元件9，此時已經轉移至支撐底材13上。為完成該元件，可以進行額外的處理步驟，如電連結等。
此外，圖1g之結構25可以在後續的製造程序步驟中，作為支撐底材13。在此情況中，施體底材及支撐底材可以包含有元件。
在光電應用上，如圖1g所示之結構，會透過埋置的氧化層5接收光線，以便讓其照射在電子元件9之背面。
依據一種變化作法，薄化可以藉由使用Smart CutTM方式來達到。在這種情況下，於鍵結前，如氦或氫這類型的淡種源，會植入在施體底材1上，形成預定之分離區塊。接著再將已鍵結之組件23如圖1f所示，暴露在比室溫還高的溫度(例如介於300到500度℃間)時或之後，就可以達成分離的步驟。
在此實施例中，第一底材1上已載有元件9。不過本發明並不受限於這種情況，因為無論有沒有元件結構之任何底材，均可以依本發明加以處理，並因此獲致高鍵結能量及降低邊緣空隙密度。
1‧‧‧第一底材
3‧‧‧矽晶圓層
5‧‧‧氧化層
7‧‧‧底材
9‧‧‧元件
11‧‧‧介電質層
13‧‧‧第二底材
15‧‧‧氧化物層
17‧‧‧鍵結腔
19、21‧‧‧表面
23‧‧‧支撐組合體
本發明之較佳實施例配合所附圖式加以詳細說明：
圖1a-1g說明了依本發明之鍵結方法之一實施例。
Claims (7)
- 鍵結兩底材之方法，包含以下步驟：a.於兩底材(1，13)之至少其中之一之上提供已處理過或至少部份處理過之元件(9)；b.於元件(9)上提供一介電質層(11)；c.在兩片底材(1，13)中的至少其中一片上施予包括電漿處理的一活化處理；d.在部份真空下對兩片底材(1，13)進行接合步驟，其中該部份真空之壓力係在1至50 Torr(1.33 mbar至66.7 mbar)之間；與e.於鍵結之後將兩底材(1，13)之至少其中之一加以薄化；其中步驟d)係於室溫之下，特別是在18℃至26℃的溫度範圍之內進行，其中接合步驟係在乾燥氣體之中，特別是在少於100ppmH2O分子之氣體中進行，且其中在鍵結之後及在後續處理步驟期間，被鍵結之底材係曝露在最高500℃，特別是最高300℃的溫度之下。
- 如申請專利範圍第1項之方法，其中活化處理包含對欲鍵結之表面進行一研磨步驟，一清潔步驟，及一刷洗步驟其中之至少一步驟。
- 如申請專利範圍第2項之方法，其中對一片未具有處理過或至少部份處理過元件(9)底材之活化處理依序包含一清潔，一電漿活化，一清潔及一刷洗步驟。
- 如申請專利範圍第2或3項之方法，其中對一片具有處理過或至少部份處理過元件(9)底材之活化處理依序包含一研磨及一清潔步驟。
- 如申請專利範圍第4項之方法，其中活化處理進一步包含在清潔之後之一電漿活化步驟及/或一刷洗步驟。
- 如申請專利範圍第4項之方法，其中接合步驟係在中性氣體中進行，特別是在氬及/或氮之氣體之中。
- 如申請專利範圍第4項之方法，其中鍵結係在介電質層(11)與第二底材(13)之一表面之間發生。
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