KR101265506B1 - 두 기판들의 접합 방법 - Google Patents

두 기판들의 접합 방법 Download PDF

Info

Publication number
KR101265506B1
KR101265506B1 KR1020097016685A KR20097016685A KR101265506B1 KR 101265506 B1 KR101265506 B1 KR 101265506B1 KR 1020097016685 A KR1020097016685 A KR 1020097016685A KR 20097016685 A KR20097016685 A KR 20097016685A KR 101265506 B1 KR101265506 B1 KR 101265506B1
Authority
KR
South Korea
Prior art keywords
substrates
bonding
bath
cleaning
bonded
Prior art date
Application number
KR1020097016685A
Other languages
English (en)
Other versions
KR20090111838A (ko
Inventor
세바스티엥 케르딜르
윌리 미쉘
왈테르 슈워젠바흐
다니엘 델프라
모아메드 나디아 벤
Original Assignee
소이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소이텍 filed Critical 소이텍
Publication of KR20090111838A publication Critical patent/KR20090111838A/ko
Application granted granted Critical
Publication of KR101265506B1 publication Critical patent/KR101265506B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02043Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02052Wet cleaning only

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Cleaning Or Drying Semiconductors (AREA)

Abstract

본 발명은 두 기판들의 표면들이 서로 접촉하는 동안에 상기 두 기판들을 서로 접합하는(bonding) 방법을 제공하는데, 상기 방법은 상기 기판들의 상기 표면들이 접촉하기 전에 상기 접합될 기판들 중 하나 및/또는 다른 하나의 상기 표면을 세정하는 적어도 하나의 단계를 포함하고, 상기 세정하는 단계는, 상기 세정된 각각의 표면이 거의 거칠어지지 않도록 수행되며, 추가적으로 적어도 하나의 접합될 기판을 가열하는 단계가 상기 접합에 앞서서 수행되고, 상기 가열하는 단계는 상기 기판들의 상기 표면들이 접촉하기 전에 시작되어 적어도 상기 표면들이 접촉시켜질 때까지 계속되는 것을 특징으로 한다. 또한, 본 발명은 도너(donor) 기판에서 제2 기판 상으로 전달되는 반도체 물질의 박막을 포함하는 구조물을 형성하는 방법을 제공하는데, 상기 방법은 상기 전달될 박막의 경계를 정하는 약화된 지역을 생성하기 위하여 상기 도너 기판 안으로 두 원자종들(atomic species)을 함께 주입하는(co-implanting) 단계, 및 상기 기판들을 서로 접합하는 단계를 포함하고, 상기 두 원자종들은 그들의 피크들이 상기 도너 기판의 두께 방향으로 200 Å 미만의 오프셋(offset)을 가지도록 주입되고, 상기 접합하는 단계는 상술된 방법으로 수행되는 것을 특징으로 한다.
기판 접합, 에지 보이드, 블리스터

Description

두 기판들의 접합 방법{Method of bonding two substrates}
본 발명은 전자공학, 광학 또는 마이크로 전자공학의 복합 구조물들(composite structures)의 제조에 관한 것이다.
더욱 정확하게는, 본 발명은 두 기판들을 서로 접합하는 방법에 관한 것이다.
또한, 본 발명은 두 기판들의 접합으로 형성된 도너(donor) 기판으로부터 획득한 반도체 물질 층을 포함하는 구조물을 형성하는 방법에 관한 것이다.
두 기판들을 서로 접합하기 위해서는, 이러한 기판들의 서로에 대한 분자 접착(molecular adhesion)에 의한 접합을 형성하도록 제1 기판이 일반적으로 제2 기판과 접촉하게 된다.
이러한 접합의 하나의 적용은 "반도체 온 인슐레이터(semiconductor on insulator, SeOI)" 타입의 구조물들, 그리고, 구체적으로 "실리콘 온 인슐레이터(silicon on insulator, SOI)" 타입의 구조물들의 제조의 범위에서 수행된다.
이러한 적용 분야의 맥락에서, 접합될 기판들 중 적어도 하나는 표면 산화막을 가지는데, 다시 말해 SOI 구조물을 형성하기 위하여 예를 들어, Si/SiO2 접합 또 는 SiO2/SiO2 접합이 일반적으로 수행된다.
분자 접착에 의한 접합은 (본더(bonder), 글루(glue) 등과 같은) 접착제를 사용하지 않고, 완벽하게 평평한 표면들("거울처럼 연마된(mirror polished)")을 가지는 두 기판들이 서로 접착되게 만드는 기술이다.
일반적으로 이러한 문제의 표면들은 전기적 절연 물질(예를 들어, 석영, 유리) 또는 반도체 물질(예를 들어, Si, GaAs, SiC, Ge)로 만들어진 기판들의 표면들이다.
일반적으로 이러한 접합은 접촉하게 된 하나의 기판 또는 양쪽 기판들 상에 경미한 압력을 국부적으로 인가함으로써 시작된다.
이어서, 접합파(bonding wave)가 수 초 내에 상기 기판들의 전체 영역에 걸쳐 전파되면서, 이러한 두 기판들이 원자 수준에서 서로 결합된다.
일반적으로 실온에서 획득된 접합 에너지는, 공유 결합된, 이온 결합된 또는 금속 결합된 두 개의 고체들 사이에서 관찰된 에너지에 비해 상당히 낮다.
두 기판들의 서로에 대한 충분한 접합을 달성하기 위해서는, 일반적으로 접합될 표면들 중 하나 및/또는 다른 하나가 접합 전에 미리 조치된다. 이것의 목적은 기계적 강도를 증가시키고, 또는 접합 계면(interface)의 품질을 향상시키기 위한 것이다.
일반적으로 이러한 사전 조치는 접합될 기판들의 표면들의 화학 처리(세정이라고 할 수 있음)를 포함한다.
세정은 구체적으로 후술되는 특성들 중 하나 또는 그 이상을 접합될 표면들로 전달하는 것이 의도된다.
- 입자들(particles)의 부재(absence);
- 탄화수소들(hydrocarbons)의 부재;
- 금속 오염물질들의 부재;
- 일반적으로 5 Å rms 미만의 낮은 표면 거칠기;
- 강한 소수성(hydrophobicity), 다시 말해, 접합될 표면들이 고밀도의 실라놀(silanol) 결합들(Si-OH 결합들)로써 마감되게 하기(terminating).
접합 전의 세정의 예들로서 아래와 같은 것들이 있을 수 있다.
- RCA 타입의 세정, 즉, 입자들과 탄화수소들을 제거하려는 것으로서, 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 물(H2O)을 포함하는 SC1 배쓰(bath)("standard clean 1"), 및 금속 오염물질들을 제거하려는 것으로서, 염산(HCl), 과산화수소(H2O2) 및 물(H2O)을 포함하는 SC2 배쓰("standard clean 2")의 조합;
- 유기 오염물질들을 제거하고자 오존화(ozonized) 용액(O3)으로 세정;
- 황산과 과산화수소수(oxygenated water)의 혼합물(SPM("sulfuric peroxide mixture"))을 포함하는 용액으로 세정.
이러한 다양한 세정 파라미터들(특히 배쓰들의 온도)을 조절하는 것은 접합된 구조물의 접합 계면 상의 어떤 결함들의 출현(appearance)을 예방하는 것을 가 능하게 한다.
이러한 유발된 결함들은 예를 들어, 두 개의 기판들 사이의 접합 계면 상의 블리스터들(blisters)이다.
더욱이 다른 타입의 결함은 박막 형태의 도너 기판이 핸들 기판으로 전달(transfer)되는 경우에 관찰될 수 있는데, Smart CutTM 타입의 방법들이 이러한 전달의 바람직한 예이다(Smart CutTM 타입의 방법들에 관하여, 본 기술분야에서 통상의 지식을 가진 자는 예를 들어, 라이어(S.S lyer)와 오베르톤(A.J. Auberton-Herve)이 2002년 IEE에 개시한 "Silicon Waver bonding technology for VLSI and MEMS applications"을 참조할 수 있다). 이 경우에, 상기 핸들 기판의 주변 영역에 위치한 홀들(holes)이 전달된 박막에서 실제로 관찰될 수 있다. 상기 구조물의 에지(edge)로부터 0.5와 5 mm 사이에 위치하고, 50 μm와 2 mm 사이의 직경을 가지는 이와 같은 전달되지 않은 지역들은 "에지 보이드들(voids)"이라고 지칭된다.
도 1은 에지 보이드를 가지는 SOI의 단면도를 개략적으로 나타낸다. 핸들 기판 상으로 전달된 층들이, 구조물의 에지로부터 1 - 5 mm에 자리잡은, 일반적으로 50 μm와 2 mm 사이에 놓인 직경을 가지는 홀들을 가지는 경우이다.
그러므로, 이러한 에지 보이드들은 에지에서 기판들의 불량한 접합에 관련되는 거시적인(macroscopic) 결함들이다. 이것들은 심각하고 일반적으로 중대한 결함들이다. 그 이유는, 에지 보이드의 위치에서 전자 부품들의 형성을 위한 활성 층으로 작용하는 박막이 없음으로 인하여, 그 위치에서는 어떠한 부품도 제조될 수 없기 때문이다. 이와 같은 에지 보이드들의 사이즈를 고려하면, 적어도 하나의 에지 보이드를 포함하는 전자 부품은 필연적으로 결함이 있을 것이다.
"블리스터" 타입의 결함들은 전달된 박막과 핸들 기판 사이의 국부적인 박리(disbonding)에 대응된다. 예를 들어, Smart CutTM 방법으로 획득된 SOI의 경우에, Si 핸들 기판을 어떤 산화되고 주입된(implanted) 도너 기판에 접합시키는 것은 전달 후에 획득된 구조물 상에 블리스터들이 관찰되는 현상을 야기할 수 있다. 도 2에 도식화된 바와 같이, 이러한 블리스터들은 핸들 기판과 전달된 박막의 산화물 사이의 국부적인 박리로 인한 것이다.
이러한 국부적인 박리는, 접촉하게 된 하나의 기판 및/또는 양쪽 기판들의 표면 상의 임의의 입자들, 탄화수소 트레이스(trace) 또는 표면 불규칙성들(국부적으로 높은 미세-거칠기)로 인해 촉진된다.
Smart CutTM 타입의 전달을 위하여 접합이 수행되는 경우에(단순화를 위하여, 본 명세서에서는 이하에서 이러한 경우는 "SOI 형성"으로 지칭될 것임), 도너 기판과 핸들 기판 사이의 접합 계면에서 생성된 블리스터들은, 이러한 전달과 관련된 개별적인 어닐링(anneal) 중에 확대될 수 있고, 이것은 전달 후에 획득된 최종 구조물의 작업(working) 층을 손상시킬 수 있다.
도 2에 도식화된 바와 같이, SOI 형성의 범위에서 블리스터들은 구조물의 중앙에 그리고 주변에 위치할 수 있다.
그러므로, 이러한 블리스터들은, 박막의 전달 후에 일반적으로 0.1 mm와 3 mm 사이에 놓인 직경을 가지는 거시적인 원형의 결함들이다.
이러한 경우에, 블리스터들은 SOI에게 중대한 결함들이다.
블리스터와 에지 보이드 타입의 결함들이 접합 및 표면 준비 작업과 관련이 있다는 점은 알려졌다.
더욱 정확하게는, 접합 전의 세정의 어떤 조건들이 접합을 이끌어 낸다는 점이 관찰되어 왔다.
- 접합 계면 상의 블리스터 타입의 결함들의 출현은 구체적으로, 낮은 농도와, 무엇보다도 낮은 온도(일반적으로 대략 최대 65 ℃)를 가진 SC1 배쓰를 이용하여 예방되고,
- 전달 후의 접합 계면 상의 에지 보이드 타입의 결함들의 출현은 구체적으로, 높은 온도(일반적으로 대략 최소 70 ℃)에서 SC1 배쓰를 이용하여 예방된다.
그러므로, 블리스터 및 에지 보이드 타입의 결함들을 예방기 위한 상술된 조건들은 서로 상충된다.
그 결과, 실제로, 세정에 의한 준비 단계는, 그 상에 더 많은 또는 더 적은 블리스터들과 에지 보이드들이 관찰될 접합 계면을 획득하기 위하여, (구체적으로, 접합 전에 세정이 수행되는 온도에 관하여) 절충안(compromise)을 발견하는 것을 수반한다.
본 발명은 상술된 문제점들을 극복할 것을 제안하고, 구체적으로 두 기판들 사이에서 에지 보이드 타입의 결함들의 출현과 블리스터 타입의 결함들의 출현을 예방하기 위하여, 세정 조건들(구체적으로 온도)을 제한하는 절충안에 대한 필요성을 제거할 것을 제안한다.
이 때문에, 본 발명의 제1 양상은 두 기판들의 표면들이 서로 접촉하는 동안에 상기 두 기판들을 서로 접합하는 방법으로, 상기 기판들의 상기 표면들이 접촉하기 전에 상기 접합될 기판들 중 하나 및/또는 다른 하나의 상기 표면을 세정하는 적어도 하나의 단계를 포함하고,
- 상기 세정하는 단계는, 상기 세정된 각각의 표면이 상당히 거칠어지지 않도록 수행되고,
- 추가적으로, 적어도 하나의 접합될 기판을 가열하는 단계가 상기 접합에 앞서서 수행되고, 상기 가열하는 단계는 상기 기판들의 상기 표면들이 접촉하기 전에 시작되어 적어도 상기 표면들이 접촉시켜질 때까지 지속되는 것을 특징으로 하는 두 기판들의 접합 방법을 제공한다.
상기 방법의 바람직한, 그러나 한정하지 않는 양상들은 아래와 같다.
- 상기 가열하는 단계는 늦어도 상기 두 기판들 사이의 접합파의 전파가 끝나는 시점에서 종료하고;
- 상기 접합될 기판들 중 하나 및/또는 다른 하나의 상기 표면들을 세정하는 단계는 식각하는 단계를 포함하고, 상기 식각하는 단계는, 상기 식각된 표면의 거칠기에서 0에서 20% 사이의 증가를 이끌며;
- 상기 접합될 기판들 중 하나 및/또는 다른 하나를 세정하는 단계는 15 옹스트롬(angstroms) 미만의 두께를 식각하는 단계를 포함하고;
- 상기 세정하는 단계는 65 ℃ 미만의 온도에서 배쓰에 의하여 수행되며;
- 상기 세정하는 단계는 NH4OH, H2O2, H2O 기반의 배쓰에 의하여 수행되거나, 또는 NH4OH, H2O2, H2O 기반의 배쓰와, 상기 NH4OH, H2O2, H2O 기반의 배쓰에 후속하는 HCl, H2O2, H2O 기반의 배쓰에 의하여 수행되거나, 또는 오존화 배쓰와, 상기 오존화 배쓰에 후속하는 NH4OH, H2O2, H2O 기반의 배쓰와, 상기 NH4OH, H2O2, H2O 기반의 배쓰에 후속하는 HCl, H2O2, H2O 기반의 배쓰를 이용하여 수행되거나, 또는 황산과 과산화수소수의 배쓰와, 상기 황산과 과산화수소수의 배쓰에 후속하는 NH4OH, H2O2, H2O 기반의 배쓰와, 상기 NH4OH, H2O2, H2O 기반의 배쓰에 후속하는 HCl, H2O2, H2O 기반의 배쓰를 이용하여 수행되며;
- 상기 세정하는 단계는 드라이 오존(dry ozone)과, 상기 드라이 오존에 후속하는 NH4OH, H2O2, H2O 기반의 배쓰와, 상기 NH4OH, H2O2, H2O 기반의 배쓰에 후속하는 HCl, H2O2, H2O 기반의 배쓰를 이용하여 수행되고;
- 상기 방법은 상기 세정하는 단계 후에, 그리고 상기 접합될 기판들 중 하나 및/또는 다른 하나의 접합 단계 전에 수행되는 플라즈마 활성화(plasma activation) 단계를 더 포함할 수 있으며;
- 상기 플라즈마는 O2 및/또는 N2를 기초로 하고;
- 상기 플라즈마는 상기 접합될 기판들 중 하나 및/또는 다른 하나의 거칠기의 감소를 가져오며;
- 상기 NH4OH, H2O2, H2O 기반의 배쓰의 온도는 65 ℃ 미만이고;
- 상기 NH4OH, H2O2, H2O 기반의 배쓰는:
- 일반적으로 1/2과 6/6 사이의, 그리고 바람직하게는 1/2와 3/4 사이의 NH4OH/H2O2 질량 퍼센트 도즈(mass percentage dose)를 가지고,
- 5 ℃에서 60 ℃ 사이의, 바람직하게는 40 ℃에서 55 ℃ 사이의 온도이며,
- 수 분 동안, 바람직하게는 3분 동안 적용되며;
- 상기 HCl, H2O2, H2O 기반의 배쓰는:
- 0.3 %와 2% 사이의 HCl 질량 퍼센트 도즈를 가지고,
- 0.3 %와 2 % 사이의 H2O2 질량 퍼센트 도즈를 가지며,
- 30 ℃의 온도이고,
- 수 분 동안, 바람직하게는 3 분 동안 적용되고;
- 상기 접합하는 단계 전에 상기 가열하는 단계는 상기 접합될 두 기판들 중 적어도 하나의 주변 지역에 국부적으로 적용되거나, 또는 상기 가열하는 단계는 상기 접합될 두 기판들 중 적어도 하나의 크기에 걸쳐서 균일하게 적용되고, 35 ℃와 90 ℃ 사이의, 일반적으로 45 ℃에서 70 ℃ 사이의 온도에서 수행되며;
더욱이, 상기 가열하는 단계는 열전도에 의해 또는 복사에 의해 달성된다.
또한, 본 발명은 도너 기판에서 제2 기판 상으로 전달되는 반도체 물질의 박막을 포함하는 구조물을 형성하는 방법에 관한 것으로, 상기 방법은,
- 상기 전달될 박막의 경계를 정하는 약화된 지역을 생성하기 위하여 상기 도너 기판 안으로 두 원자종들(atomic species)을 함께 주입하는(co-implanting) 단계로서, 상기 원자종들의 각각은 소위 "피크(peak)" 깊이에서 최대 농도를 가지는 단계,
- 접합될 상기 기판들의 표면들이 밀접하게(intimate) 접촉하기 전에 상기 기판들 중 하나 및/또는 다른 하나의 상기 표면을 세정하는 단계,
- 상기 기판들을 서로 접합시키기 위하여 상기 제2 기판을 상기 도너 기판에 접촉시키는 단계,
- 상기 제2 기판 상에 상기 박막을 형성하기 위하여 상기 도너 기판의 일부를 상기 제2 기판으로 전달하는 단계를 포함하고,
상기 두 원자종들은 그들의 피크들이 상기 도너 기판의 두께 방향으로 200 Å 미만의 오프셋(offset)을 가지도록 주입되고, 상기 접합은 상술된 접합 방법에 따라 수행되는 것을 특징으로 한다.
상기 두 원자종들은 바람직하게는 수소 및 헬륨이고, 상기 두 원자종들의 상기 피크들은 바람직하게는 상기 도너 기판의 동일한 깊이에서 정렬된다.
구체적인 실시예에 따르면, 상기 수소 주입 피크가 상기 도너 기판에서 2450 Å의 깊이에 놓이도록, 1450 Å의 산화막으로 뒤덮인 실리콘 도너 기판에서 상기 수소의 주입 에너지는 32 keV에서 선택되고, 상기 헬륨의 주입 에너지는 47에서 50 keV 사이에 놓이며, 바람직하게는 49 keV이다.
본 발명의 다른 특성들 및 이점들은 후술되는 설명에서 더욱 발견될 수 있는데, 이러한 설명은 단순히 예시적이고 비제한적이며 첨부된 도면들을 참조하여 이해되어야 한다. 이미 논의된 도 1 및 2를 제외하고,
도 3은 블리스터들(실선들)과 에지 보이드들(점선들)의 발생을 SC1 배쓰의 온도의 함수로써 나타낸다.
도 4A 및 4B는 접합이 구조물의 중앙에서부터 시작되었는지(도 4A) 또는 구조물의 에지에서부터 시작되었는지(도 4B)에 따른 접합파의 전파를 나타내는데, 발생 가능한 에지 보이드들이 예상되는 주변 영역은 점들로 표시되었다.
도 5는 기판의 위쪽 부분에서 15 초의 국부적인 가열 후에 직경이 300 mm인 실리콘 기판 상의 온도 지도를 나타내는데, 이 경우 상기 기판의 아래쪽 부분에서 시작된 접합 때문에 이와 같은 위쪽 부분에서 에지 보이드들이 예상된다.
도 6은 헬륨 피크들의 옵셋(offset)을 나타내는데, 수소 피크를 기준으로 정렬된 것이다.
도 7은 세 개의 비교 방법 옵션들에 따른 "밀집 지역" 타입의 결함들의 분포를 나타낸다.
도 8A 내지 8C는 주입과 세정의 다양한 조건들 아래에서 일반적으로 25개의 중첩된 웨이퍼들에 걸쳐서 관찰된 결함 지도들의 중첩에 의하여 밀집 지역의 존재를 나타낸다.
이미 언급된 바와 같이, 본 발명은 두 기판들을 서로 접합하는 방법에 관한 것이다.
본 발명은 구체적으로, 상술된 바와 같은 블리스터들 및 에지 보이드들의 출현에 관련된 절충안을 제거하는 것이 의도된다.
본 출원인은 접합될 표면들의 세정에 이용되는 배쓰들의 파라미터들을 변경함으로써 블리스터 타입의 결함들의 발생을 줄일 수 있다는 것을 알고 있다.
그러나, 이미 언급된 바와 같이, 블러스터들의 감소를 위한 세정 조건들은 전달의 경우에 에지 보이드들의 발생을 증가시키는 경향이 있다.
그 결과, 일반적으로, 현재 알려진 관행은 (구체적으로) 온도 및 블리스터들과 에지 보이드들의 수용 가능한 개수의 함수로써 세정 조건들을 한정하는 절충안을 만드는 단계를 포함한다.
도 3은 이러한 절충안의 원리를 개략적으로 나타내는데, 블리스터들(실선들)과 에지 보이드들(점선들)의 발생이 SC1 배쓰의 온도의 함수로써 나타남을 설명한다.
그러므로,
- 세정되는 기판들의 표면의 식각(etching) 또는 거칠어짐(roughening)을 야기하는 고온에서의 SC1 배쓰에 의한 세정은, 에지 보이드들을 예방하는 것을 가능하게 하지만 블리스터들의 출현을 촉진시키고,
- 세정되는 기판들의 표면들의 거칠어짐은 거의 없고, 매우 경미한 식각(15 옹스트롬 미만, 일반적으로 5-10 Å의 제거)을 야기하는 저온에서의, 일반적으로 65 ℃ 미만에서의 SC1 배쓰에 의한 세정은, 블리스터들을 예방하는 것을 가능하게 하지만 에지 보이드들의 출현을 촉진시킨다.
에지 보이드들의 부존재를 결정하는 세부 조건들(specifications)이 더욱더 엄격해지고 있다는 점에 유의해야 한다.
본 출원인은 기판들의 표면들의 세정 중에 블리스터들의 출현을 예방하는 것을 목적으로 하면서, 동시에 이러한 세정 중에 에지 보이드들의 가능한 출현에 관련된 걱정들을 극복하는 조건들을 선택할 것을 제안한다.
그러므로 이러한 세정 조건들은, 낮은 레벨의 식각으로 인하여 세정에 의해 "실질적으로" 변하지 않은 거칠기와 두께를 가지는 세정된 표면들을 제조하여야 한다.
접합될 기판들 중 하나 및/또는 다른 하나의 낮은 레벨의 품질 저하는 일반적으로 65 ℃ 미만의 낮은 온도에서 SC1 배쓰에 의해 달성된다는 점에 유의해야 한다.
더욱 일반적으로는, 세정 후에 각각의 세정된 표면이 세정에 의해 변하지 않는 거칠기를 가지는 방식 또는 최악의 경우에 세정 전의 그 값에 대하여 20 %까지 증가된 경우로 세정 단계가 수행되는 것을 허용하는 한, 임의의 타입의 세정이 이용될 수 있다. 이를 위하여, 이러한 거칠기는 10×10 μm2의 표면들에 걸쳐서 원자력 현미경(atomic force microscope, AFM)에 의해 측정된다. 이어서, 거칠어짐이 세정 후의 거칠기와 세정 전의 거칠기를 비교하여 평가될 수 있다.
나아가, 세정에 의한 거칠어짐은 세정으로 인한 식각과 관련이 있다. 그 결과, 15 옹스트롬 미만이, 일반적으로 5 - 10 Å이 식각되는 것으로 이어지는 임의의 타입의 세정을 이용하는 것이 적합하다.
접합될 기판들 중 하나 및/또는 다른 하나의 표면들의 성능을 저하시키지 않는 것의 효과는 블리스터들의 출현을 제한하는 것이다.
이어서, 에지 보이드들의 출현은 접합될 기판들 중 하나 및/또는 다른 하나를 가열하는 방법에 의해 기판들의 접합을 제어(접합파의 전파 속도를 조절)함으로써 예방된다.
본 출원인은 접합될 기판들 중 하나 및/또는 다른 하나를 가열하여 접합파의 전파 속도를 조절하는 것을 기초로 하여 에지 보이드들의 발생을 감소시키는 방법을 개발해왔다.
구체적으로, 접합파의 전파 속도는 한편으로는 친수성에 의해, 다른 한편으로는 접합될 기판들의 표면들의 낮은 거칠기에 의해 영향을 받는 것으로 나타난다.
그 결과, 블리스터들의 출현과 에지 보이드들의 출현은 독립적으로 제어될 수 있는 것으로 보인다.
그러므로, 본 발명은 한편으로는, 세정 후에, 접합될 기판들의 세정된 표면들이 상당히 거칠어지지 않도록(블리스터들의 출현을 예방하는데 도움이 되는 조건), 접합될 기판들 중 하나 및/또는 다른 하나를 세정할 것을 제안한다.
"상당히 거칠어지지 않음"이라는 용어는 거칠기에서 제한된 증가를 나타내는 점에 유의하여야 한다. 더욱 정확하게는, 이것은 일반적으로 세정된 표면의 거칠기에서 0에서 20 % 사이의 증가에 대응된다.
상당히 거칠어지지 않은 표면을 획득하기 위해서는, 세정은 15 옹스트롬 미만의 두께를 식각하는 것을 포함할 수 있다.
또한, 수행되는 세정은 복수의 단계들을 포함할 수 있다. 예상되는 모든 경우들에서, 각각의 세정된 표면은 세정 후에 "상당히 거칠어지지 않을" 것이다.
더욱이, 접합 전에, 적어도 하나의 접합될 기판을 세정하는 것을, 기판들의 표면들이 접촉하기 전에 시작하여, 그리고, 적어도 그것들이 실제로 접촉에 이르게 될 때까지 지속하는 것을 제안한다.
가열은 늦어도 두 기판들 사이의 접합파의 전파가 끝나는 시점에는 종료한다는 점에 유의해야 한다.
가열이 기판들 중 하나 및/또는 다른 하나의 전체 표면에 필수적으로 적용되어야 하는 것은 아니며, 오히려 기판들의 특정 영역에 제한될 수도 있다는 점에 유의해야 한다. 그러므로, 가열은 기판의 한정된 표면에, 그리고, 구체적으로 에지 보이드 타입의 결함들이 생기기 쉬운 주변 영역에는 제한되는 것이 바람직할 것이다.
접합될 기판들 중 하나 및/또는 다른 하나의 세정은 복수의 배쓰들을 조합하여 수행될 수 있다.
세정 단계 중에 이용되는 배쓰들은 접합될 기판들 중 하나 및/또는 다른 하나의 거칠기가 0에서 20% 사이로 증가하고, 15 옹스트롬 미만의 두께가 식각되는 결과로 이어진다.
65 ℃ 미만의 온도에서 수행되는 세정은 이러한 결과들로 이어지는 세정이다.
바람직하게는, 상기 이용되는 세정은 SC1 배쓰(NH4OH, H2O2, H2O 기반의 혼합물)를 포함한다.
구체적으로, SC1 배쓰는 상당히 낮은 농도로서, 수 분(일반적으로 3 분) 동안 5 ℃와 60 ℃ 사이의 온도에서 이용될 수 있다.
SC1 배쓰에서의 NH4OH/H2O2의 (질량 퍼센트로 표현된) 농도는 일반적으로 1/2와 6/6 사이이다. 이러한 질량 퍼센트 도즈(doses)는 바람직하게는 1/2 또는 3/4와 같다.
일반적으로 SC1 배쓰를 이용하는 이러한 세정은, 이러한 SOI를 형성하기 위해 필요한 이온 주입에 의해 약화된 열산화물로부터 약 5 - 15 옹스트롬이 식각되는 것을 이끈다.
바람직하게는 SC1 배쓰의 이전에, 구체적으로, 유기 오염물질을 제거하기 위하여, 오존 배쓰, SPM(H2SO4/H2O2 기반의 혼합물), 또는 드라이 오존(UV/O3 분위기)을 기초로 하는 세정이 먼저 수행될 수 있다.
또한, 바람직하게는 SC1 배쓰의 이후에, 약 3 분과 같은 시간 동안, (질량 퍼센트로 표현되는) 낮은 농도로, 일반적으로 HCl의 경우 0.3 - 2 %이고 H2O2의 경우 0.3 - 2 %로(나머지는 물), 낮은 온도(일반적으로 30 ℃)에서 이용되는 SC2 배 쓰가 수행될 수 있다.
이러한 SC2를 이용하는 것은 접합될 기판들의 친수성의 성능 저하 없이 금속 오염물질의 대부분을 제거하는 것을 가능하게 하고, 이것은 접합이 시작될 때에 접합파의 전파에 유리하다.
또한, 이런 방식으로 세정되는, 접합될 기판들 중 하나 및/또는 다른 하나는 바람직하게는 O2 및/또는 N2 플라즈마로, 플라즈마 활성(activation) 처리를 하게 될 수 있다.
플라즈마 활성 단계는 또한 평활 효과(smoothing effect)를 가지는 일종의 드라이 세정 단계로 여겨질 수 있고, 그러므로, 추가적인 세정 단계에 대응하는 점에 유의해야 한다. 그 이용은 접합될 기판들 중 하나 및/또는 다른 하나의 표면 상태의 향상으로 이어진다.
플라즈마 활성이 세정 단계로 여겨짐에 따라, 결과적으로 "세정"이 일련의 단계들인 점을 알 수 있다. 본 발명에 따르면, 세정 단계들은 전체로서, 접합될 표면들의 거칠기 제약들을 만족해야 한다.
이러한 플라즈마 활성 처리는 바람직하게는 세정과 접합 사이에 원래 수행되지만, 이것은 유기 오염물질을 제거하기 위하여 SC1 배쓰 전에 수행될 수도 있음에 유의한다.
접합될 기판들 중 하나 및/또는 다른 하나가 가열될 때, 에지 보이드들이 제거되는 것을 허용하는 온도 범위는 35 ℃에서 90 ℃까지, 일반적으로 45 ℃ - 70 ℃에 이른다.
이러한 온도 범위는, 접합 에너지를 감소시키면서까지 온도가 지나치게 많이 상승해서는 안 된다는 사실에 의해 제약을 받는다는 점에 유의해야 한다.
구체적으로, 기판들이 너무 높은 온도에서 접합되는 경우, 접합은 효율적이지 않을 것이다. 특정한 경우들에서, 접합은 심지어 불가능한 것으로 판명될 수 있다.
이것은 접합이 실제로 본더(bonder) 또는 다른 글루(glue)를 적용하지 않고 수행되기 때문이다. 접촉된 각각의 표면 상으로 흡수되는 물(몇 개의 단일 층들로 이루어진 물)이 본더로 작용하고, 반 데르 발스 힘(Van der Waals forces)에 의해 두 표면들이 서로 접촉하게 한다.
그러므로, 기판들이 지나치게 높은 온도까지 가열될 경우, 흡수된 물 중 지나치게 많은 부분이(또는 심지어 흡수된 물의 전부가) 증발할 것이고, 이것은 접합을 불가능하게 만들며, 이어서 접합파는 접합될 기판들 중 하나 및/또는 다른 하나의 표면의 전체에 걸쳐 정확하게 전파되는 것이 불가능하다.
그 결과, 가열의 경우에, 다른 결함들(예를 들어, 박막의 전달 후의 블리스터들)의 출현을 수반할 정도로 접합 에너지를 감소시키지 않을 수 있도록, 에지 보이드들이 제거되는 것을 허용하는 온도들 중 가장 낮은 온도를 이용하는 것이 적합하다.
유익하게는, 접합될 두 기판들 중 하나 및/또는 다른 하나의 전체 표면을 가열하는 것은 적당하지 않다. 그것들 중 오직 하나만 가열하는 것도 가능하다.
또한, 에지 보이드들이 나타날 만한 지역만 가열하는 것도 가능하다.
예를 들어, (원형의) 두 기판들의 접합이 에지로부터 시작된 경우, 이 지점에서 지름 방향으로 마주하는(diametrically opposite) 에지만을 가열하는 것이 가능하다. 그 결과, 에지 보이드들의 출현의 임계 지역(critical zone)은 접합의 나머지 부분들에 영향을 미치지 않고 가열될 것이고, 이에 따라 접합될 기판들의 표면의 나머지에 걸쳐 접합파를 전파하는 것을 촉진한다.
도 4A 및 4B는 두 기판들의 접합이 중앙으로부터 시작되었는지(도 5A 참조) 또는 에지로부터 시작되었는지(도 5B 참조)에 따른 접합파의 전파를 나타낸다.
국부적인 가열, 또는 한쪽 또는 양쪽 기판들의 전부에 걸친 가열은, 예를 들어, 열전도에 의해(예를 들어, 열을 전달하는 지지부와 접촉하여) 또는 복사에 의해(예를 들어, 가열될 기판 또는 기판들의 전부 또는 일부를 조명하는 할로겐 램프) 수행될 수 있다.
구체적으로, 에지 보이드들이 나타날 지역은, 두 표면들이 이러한 지역에서도 접합이 완료될 때까지 소정의 온도로 남아있어야 할 것이다.
가열 시간은, 가열된 지역의 온도를 상승시키고 이어서 조절하는데 이용되는 장치에 강하게 의존한다.
예를 들어, 500 와트(watts)의 전력을 전달하는 할로겐 램프를 이용할 때에 일반적인 가열 시간은 15 초와 90 초 사이에 놓인다(이러한 시간 범위는 기판들과 램프 사이의 거리에 강하게 의존한다).
15 초의 시간 동안 가열한 후에, 예를 들어, 접합이 기판의 에지로부터 시작 된 경우에, 반대편의 에지가 바람직하게는 가장 뜨거운 곳으로서 약 50 ℃의 온도를 가진다.
예를 들어, 동일한 조건에서 50 초의 시간 동안 가열한 후에, 기판들 중 하나 및/또는 다른 하나에서 측정된 최대 온도는 70 ℃에 가까운 값에 도달한다.
도 5는 기판의 아래쪽에서 시작된 접합 때문에 기판의 위쪽에서 에지 보이드들이 예상되는 경우에, 15 초의 국부적인 가열 후에, 300 mm와 같은 직경을 가진 실리콘 기판 상의 온도 지도를 나타낸다.
본 발명의 방법은 SOI를 형성한다는 맥락에서 더 나은 품질의 접합을 제조하는 것을 가능하게 한다.
Smart CutTM 기술의 경우, 이러한 방법은 그 결과 에지 보이드들과 블리스터들을 (종종 거시적인 중대한 결함들을) 동시에 예방하는 것을 가능하게 하고, 이는 획득되는 구조물들의 생산량과 품질의 증가를 이끈다.
블리스터들과 에지 보이드들의 이러한 실질적인 제거는, 구체적으로 블리스터들의 출현을 촉진시키는 조건들, 다시 말해, 높은 도즈의 수소가 (수소만) 주입될 때 또는 예를 들어, 헬륨과 수소를 함께 주입하는 경우에 관련이 있다.
구체적으로, Smart CutTM 방법에 따르면, 접합 전에 원자종(atomic species) 또는 이온종(ionic species)을 도너 기판의 두께 안으로 주입함으로써 약화된 지역이 형성되어 있을 것이고, 제2 기판 상으로 박막을 전달할 수 있도록 접합 후에 상기 약화된 지역에서 도너 기판의 분리가 수행될 것이다.
일반적으로, 헬륨과 수소는, 이러한 두 종들의 주입 피크들(implantation peaks)을 오프셋시키는(offsetting) 상태에서 함께 주입된다(co-implanted). 이는 수소의 피크가 실질적으로 분리 면의 깊이에 위치하도록 수소를 주입하고, 한편 헬륨의 피크는 도너 기판의 두께에 있어 약간 더 깊이 위치하도록 헬륨을 주입함으로써, 블리스터들의 문제에 관하여, 더 나은 결과들이 획득되었음을 알 수 있기 때문이다. 본 명세서의 전반에 걸쳐서, 이러한 피크라는 용어는 주입된 종의 농도가 최대인 깊이로 정의될 것이다.
오프셋이라는 용어는 도너 기판 내의 깊이에서 차이를 의미하는 것으로 의도된다. 도 6을 참조하면, z 축은 증가하는 깊이의 방향으로 도너 기판의 표면에 수직이고, 이때 원점(origin)은 주입된 면에서 기판의 표면에 위치한다. 피크들 사이의 오프셋은 이중 화살표(D)로 나타난다.
실제로, 헬륨 원자와 수소 원자가 동일한 깊이에서 정렬되는 피크들을 가지고 함께 주입될 때에, 블리스터들의 상당한 형성이 접합 계면에서 관찰된다. 반대로, 수소 주입 피크에 대하여 헬륨 주입 피크가 도너 기판의 깊이에서 오프셋될 때, 블리스터들의 형성이 예방되는 것이 관찰된다. 이러한 문제점은 미국 특허 출원 번호 제2006/0060943호에 설명된다.
본 명세서에서 최종 거칠기(final roughness)라는 용어는 약화된 지역에서의 분리 후에 SOI 웨이퍼 상의 "밀집 지역"의 존재를 의미하는 것으로 의도된다. 밀집 지역은 개방되지는(open) 않았지만 퍼져 있는 얕은 결함들을 포함한다. 이것은 웨이퍼의 전체 표면에 걸쳐서 나타나지는 않으나, 밀집 지역(ZD)을 화살표로 나타 낸 도 8A 내지 8C에 도시된 바와 같이, 분리 시작 영역에서 국부화된다.
밀집 지역은 구체적으로, 30×30 μm2 또는 40×40 μm2의 사이즈를 가진 영역들에 걸쳐서 원자력 현미경 검사(atomic force microscopy)로 드러난, "저 주파수" 거칠기를 유발한다. 또한, 이러한 결함 밀도는 서프스캔(Surfscan) 타입의 도구로 수행되는 "헤이즈(haze)" 측정을 통해 측정될 수 있다. 밀집 지역을 평가하기 위한 서프스캔 SP2 장치의 조사 임계의 전형적인 값은 90 nm이다.
밀집 지역의 거칠기는, 한편으로는 웨이퍼의 조사 임계를 제한하고, 다른 한편으로는 표면 품질의 성능 저하를 암시한다. 그 결과, 이러한 타입의 결함의 형성을 제한하는 것이 바람직하다.
이러한 맥락에서, 본 출원인은 헬륨 피크가 도너 기판의 두께 내에서 수소 피크에 대해 오프셋을 가지는 상태에서 도너 기판이 헬륨과 수소의 동시 주입을 겪은 구조물에 본 발명에 따른 방법을 적용한 후에, 밀집 지역에서 측정들을 수행해왔다. 낮은 온도에서 SC1 배쓰에 의한 세정은 블리스터들의 형성에 유리한 영향을 가지지만 밀집 지역의 사이즈에 대하여 불리한 영향을 가지는 것이 관찰되었다.
반대로, 본 출원인은 수소 주입 피크와 헬륨 주입 피크를 도너 기판의 두께 내에서 실질적으로 동일한 레벨에 정렬시킴으로써, 그리고 본 발명에 따른 낮은 온도에서 세정함으로써, 블리스터들의 형성이 감소되고, 밀집 지역도 이로 인해 감소되는 것을 관찰해왔다. 에지 보이드들의 형성도 접합 중에 가열에 의해 제한된다. 실질적으로 동일한 깊이라는 용어는 두 피크들이 동일한 깊이이거나 또는 수소 피 크와 헬륨 피크 사이에 200 Å 미만의 깊이 오프셋을 의미하는 것으로 의도된다.
그러므로, 수소 피크와 헬륨 피크의 정렬을 낮은 온도의 세정과 결합하는 것은 블리스터들의 형성을 예방할 뿐 아니라, 최종 SOI 상의 밀집 지역의 결함 밀도를 줄이는 것을 가능하게 만든다.
구체적으로 유익하게는, 수소 주입 에너지는 소정의 주입 깊이 그리고 결과적으로 전달될 박막의 두께의 함수로서 선택될 것이다. 이러한 에너지를 결정하는 것은 본 기술분야에서 통상의 지식을 가진 자의 능력 범위 내에 속하는 것이고, 이러한 에너지는 또한 주입될 기판에 따라 정해진다.
그 다음, 헬륨 주입 에너지는 수소의 피크와 정렬되거나 수소 피크에 대해 200 Å 미만의 오프셋을 가지는 헬륨 피크를 얻을 수 있도록 한정될 것이다.
논의된 김에 도 6을 참조하면, 수소 피크와 헬륨 피크는 서로 다른 형태를 가지는데, 수소 피크(H)는 상대적으로 좁은 반면 헬륨 피크(He)는 더 넓은 점을 알 수 있을 것이다.
예를 들어, 도 6을 참조하면, 1450 Å의 산화막으로 뒤덮인 실리콘 도너 기판 안으로 수소와 헬륨이 함께 주입되고, 주입 피크가 2450 Å의 깊이에 위치하도록 수소 에너지는 32 keV에서 선택된다. 종래 기술에서 피크들을 오프셋하기 위하여, 약 52 keV의 헬륨 주입 에너지가 선택되고, 이는 피크들 사이의 약 500 Å의 오프셋으로 나타난다. 밀집 지역의 결함 밀도는 일반적으로 300 mm의 직경을 가진 슬라이스(slice)에 걸쳐 200개 이상의 결함들로서, 이러한 결함들은 90 nm 임계로 측정된 것들이다(도 7의 B의 경우). 피크들을 정렬시키기 위하여, 헬륨 주입 에너 지는 47에서 50 keV 사이의 값까지, 바람직하게는 49 keV까지 감소된다. 그 다음, 마찬가지로 90 nm 임계로 측정된 경우에, 밀집 지역의 결함 밀도는 300 mm의 직경을 가진 슬라이스에 걸쳐 약 80개 정도의 결함들이다(도 7의 A의 경우). 비교를 위하여, 종래 기술에 따른 방법에서는, 즉, 65 ℃에서의 세정과 B의 경우와 동일한 피크들 사이의 오프셋에서, 밀집 지역의 결함 밀도는 약 80개의 결함들이다(도 7의 C의 경우).
이러한 결과들은 도 8A 내지 8C에서 관찰될 수 있다.
도 8A는 정렬된 피크들을 가지는 수소와 헬륨이 함께 주입되고(헬륨 주입 에너지는 49 keV임), 접합 전에 55 ℃에서 SC1 배쓰에서 세정되는 SOI 웨이퍼 상의 밀집 지역(ZD)의 존재를 나타낸다.
도 8B는 오프셋 피크들을 가지는 수소와 헬륨이 함께 주입되고(헬륨 주입 에너지는 52 keV임), 접합 전에 55 ℃에서 SC1 배쓰에서 세정되는 웨이퍼 상의 밀집 지역(ZD)을 나타낸다. 이러한 밀집 지역은 이전 경우보다 훨씬 많이 확대된다.
도 8C는 오프셋 피크들을 가지는 수소와 헬륨이 함께 주입되고(헬륨 주입 에너지는 52 keV임), 접합 전에 65 ℃에서 SC1 배쓰에서 세정되는 밀집 지역을 나타낸다.
이러한 도면들은 수소 주입 피크와 헬륨 주입 피크를 정렬하는 것이 밀집 지역의 결함 밀도가 실질적으로 줄어들게 하고, 여기서, 접합 전에 세정 시의 SC1의 온도를 감소시킬 때에 관찰되는 성능 저하를 보상한다는 점을 보여준다.
이제 본 발명에 따른 접합 방법으로 돌아가면, 상기 접합 방법은 또한 상기 방법의 초반에(upstream)에 기판들을 분류(sorting)하는 단계를 회피하는 것을 가능하게 만든다는 것이 판명되었다. 구체적으로, 종래에는 에지 보이드들이 나타나기 쉬운 위치에서, 상술된 바와 같이, 접합될 기판들의 에지 특성들을 기초로 분류가 수행되어 왔다. 이러한 분류는 기판들의 높은 거절율로 이어졌다.
더욱이, RCA 세정 배쓰들에 대하여 낮은 온도들을 이용하는 것은 경제적인 이점을 가지고, 이러한 조건들에서 배쓰들을 구성하는 화학적 제품들의 증발이 거의 없기 때문에 배쓰들의 수명이 길어진다. 이것은 시간이 지난 후에 용액들의 농도를 안정화시키기 위하여 부가되는 화학적 제품들의 양을 제한하는 것의 이점을 나타낸다.
무엇보다도, 이러한 세정 조건들은 Smart CutTM 방법(산화 후의, 열처리들 후의 세정 등)에 포함된 다른 세정들과 매우 유사하거나 동일하다.
그러므로, 산업상으로, 상기 방법의 모든 단계들에 대하여 하나의 배쓰만을 이용하는 것과, 잠재적으로는 하나의 제조 장치만을 이용하는 것으로도 충분하다.
그러므로, 접합 시간과 온도의 파라미터들을 변경함으로써, 세정 단계를 최적화하는 것과 접합 단계에 대해 필요한 변경(adaptation)을 만들어 내는 것을 꾀하는 것이 가능하다.
더욱이, 본 발명의 방법은 접합 전에 낮은 거칠기를 가지는 기판들을 이끌고, 더욱 강한 접합 및 그 후에 안정화되기 쉬운 접합 계면을 제공한다.
또한, 본 발명에 따른 방법은 접합될 기판들 중 하나 및/또는 다른 하나를 세정할 때에 SC1 배쓰의 온도를 변경함으로써 획득되는 에지 보이드/블리스터의 절충안을 제거하는 것을 가능하게 한다.
그러므로, 블리스터들의 출현을 최소화하는 세정 조건들 및 에지 보이드들을 제거하기 위한 접합 조건들에 관하여 독립적인 조절이 수행될 수 있으므로, 본 방법의 파라미터들의 조절 가능성들이 단순화되는 것을 알 수 있다.
본 발명의 방법을 이용하여 획득된 결과들은 아래와 같다.
Smart CutTM에 의한 SOI를 제조하기 위하여 Si/주입된 SiO2의 접합의 경우에, Si 핸들 기판은 세정에 대하여 덜 민감하다(덜 쉽게 식각 및/또는 거칠어짐). 이러한 핸들 기판의 일반적인 거칠기는 10×10 μm2의 표면들에 걸쳐 원자력 현미경으로 측정되는데, 1 옹스트롬 rms 보다 작거나 동일하다. 표면 상에서 산화되고 이어서 예를 들어, 헬륨과 수소가 함께 주입되는 실리콘으로 구성되는 도너 기판은, 자기 입장에서는 세정에 의해 훨씬 많이 쉽게 거칠어지고 식각되는데, 이것은 도너 기판이 주입에 의해 약화되었기 때문이다. 세정 전에 1.2 - 1.4 옹스트롬 rms에 가까웠던 그 거칠기는, 75 ℃의 온도에서 SC1으로의 RCA 세정 후에 30 옹스트롬이 식각되었을 때, 약 2 옹스트롬 rms에 도달한다. 동일한 도너 기판이 40 ℃에서 동일하게 세정될 경우에, 반대로, 그 거칠기는 1.2 - 1.4 옹스트롬 rms의 범위에서 변하지 않게 남아있고, 대응되는 식각은 5 옹스트롬에 가까운 값이다. 따라서, 블리스터들의 발생은 75℃에서 동일한 세정에 비해 40 ℃에서 세정 후에 약 4배 이하이다.
블리스터들 또는 에지 보이드들이 없는 구조물을 제조하는 실시예들은 아래와 같다.
제1 실시예에서, SOI는 단기간의(short-term) 국부적인 가열과 Smart CutTM 방법에 따라 획득된다:
- 열산화 및 각각 약 1×1016 at/cm2과 1×1016 at/cm2의 농도를 가진 헬륨과 수소를 함께 주입,
- 세정 단계:
- 오존 배쓰, 그리고 이어지는 헹굼(rinsing)에 의하여 두 기판들을 세정,
- 3 분 동안 40 ℃에서 SC1 배쓰, 그리고 이어지는 헹굼에 의한 세정(NH4OH의 경우 3 %의 질량 퍼센트 도즈, 그리고 H2O2의 경우 4 %의 질량 퍼센트 도즈, 그 나머지는 물),
- 3분 동안 30 ℃에서 SC2 배쓰, 그리고 이어지는 헹굼에 의한 세정(HCl의 경우 0.7 %의 질량 퍼센트 도즈, 그리고 H2O2의 경우 0.5 %의 질량 퍼센트 도즈),
- 건조
- 단기간의 국부적인 가열로 접합:
- 접합 전에 두 기판들의 솔질(brushing)과 헹굼,
- 원심 분리(centrifuging)에 의한 건조,
- 접합 스테이션(station) 상에 접합될 기판들을 서로 마주보게 배치,
- 기판들을 접촉하게 하고, 이어서 36 초 동안 500 와트와 같은 전력을 가진 할로겐 램프에 의해 국부적인 가열을 시작,
- 국부적인 가열을 하면서, 국부적인 가열을 시작한지 20 초가 되었을 때에 접합을 시작, 및
- Smart CutTM 방법에 따라 SOI를 분리하고 마무리하기.
제2 실시예에서, SOI는 중기간의(medium-term) 국부적인 가열과 Smart CutTM에 따라 획득된다.
- 열산화 및 약 7×1016 at/cm2의 높은 도즈로 수소를 주입,
- 세정 단계:
- 3 분 동안 50 ℃에서 SC1 배쓰, 그리고 이어지는 헹굼에 의하여 세정,
- 3 분 동안 30 ℃에서 SC2 배쓰, 그리고 이어지는 헹굼에 의한 세정,
- 건조,
- 순수한 O2 플라즈마로 도너 기판을 활성화,
- 중기간의 국부적인 가열로 접합:
- 접합 전에 솔질(brushing), 그리고 접합될 기판들의 헹굼이 이어짐,
- 원심 분리에 의한 건조,
- 접합 스테이션 상에 접합될 기판들을 서로 마주보게 배치,
- 기판들을 접촉하게 하고, 이어서 50 초 동안 500 와트와 같은 전력을 가진 할로겐 램프에 의해 국부적인 가열을 시작,
- 국부적인 가열을 하면서, 국부적인 가열이 시작한지 35 초가 될 때에 접합을 시작, 및
- Smart CutTM 방법에 따라 SOI를 분리하고 마무리하기.
상기 접합 방법은 또한 상기 방법의 초반에(upstream)에 기판들을 분류(sorting)하는 단계를 회피하는 것을 가능하게 만든다는 것이 판명되었다. 구체적으로, 종래에는 에지 보이드들이 나타나기 쉬운 위치에서, 상술된 바와 같이, 접합될 기판들의 에지 특성들을 기초로 분류가 수행되어 왔다. 이러한 분류는 기판들의 높은 거절율로 이어졌다.
더욱이, RCA 세정 배쓰들에 대하여 낮은 온도들을 이용하는 것은 경제적인 이점을 가지고, 이러한 조건들에서 배쓰들을 구성하는 화학적 제품들의 증발이 거의 없기 때문에 배쓰들의 수명이 길어진다. 이것은 시간이 지난 후에 용액들의 농 도를 안정화시키기 위하여 부가되는 화학적 제품들의 양을 제한하는 것의 이점을 나타낸다.
무엇보다도, 이러한 세정 조건들은 Smart CutTM 방법(산화 후의, 열처리들 후의 세정 등)에 포함된 다른 세정들과 매우 유사하거나 동일하다.
그러므로, 산업상으로, 상기 방법의 모든 단계들에 대하여 하나의 배쓰만을 이용하는 것과, 잠재적으로는 하나의 제조 장치만을 이용하는 것으로도 충분하다.
그러므로, 접합 시간과 온도의 파라미터들을 변경함으로써, 세정 단계를 최적화하는 것과 접합 단계에 대해 필요한 변경(adaptation)을 만들어 내는 것을 꾀하는 것이 가능하다.
더욱이, 본 발명의 방법은 접합 전에 낮은 거칠기를 가지는 기판들을 이끌고, 더욱 강한 접합 및 그 후에 안정화되기 쉬운 접합 계면을 제공한다.
또한, 본 발명에 따른 방법은 접합될 기판들 중 하나 및/또는 다른 하나를 세정할 때에 SC1 배쓰의 온도를 변경함으로써 획득되는 에지 보이드/블리스터의 절충안을 제거하는 것을 가능하게 한다.
그러므로, 블리스터들의 출현을 최소화하는 세정 조건들 및 에지 보이드들을 제거하기 위한 접합 조건들에 관하여 독립적인 조절이 수행될 수 있으므로, 본 방법의 파라미터들의 조절 가능성들이 단순화되는 것을 알 수 있다.

Claims (27)

  1. 두 기판들의 표면들이 서로 접촉하는 동안에 상기 두 기판들을 서로 접합하는(bonding) 방법으로,
    상기 기판들의 상기 표면들이 접촉하기 전에, 상기 두 기판들 사이에 블리스터들(blisters)을 감소 또는 제거하기 위하여 상기 접합될 기판들 중 하나 또는 모두의 상기 표면을 세정하는 적어도 하나의 단계를 포함하고,
    추가적으로, 상기 접합 중에 에지 보이드들(edge voids)을 감소 또는 제거하도록 적어도 하나의 접합될 기판을 가열하는 단계가 상기 접합에 앞서서 수행되고, 상기 가열하는 단계는 상기 기판들의 상기 표면들이 접촉하기 전에 시작되어 적어도 상기 표면들이 접촉시켜질 때까지 지속되고,
    상기 표면을 세정하는 단계는 상기 표면을 식각하는 단계를 포함하고,
    상기 표면을 식각하는 단계는, 상기 식각된 표면의 거칠기에 있어서 0에서 20% 사이의 증가를 이끌고,
    상기 가열하는 단계는 상기 에지 보이드들이 제거되는 것을 허용하는 온도들 중 가장 낮은 온도에서 수행되는 것을 특징으로 하는 두 기판들의 접합 방법.
  2. 제1항에 있어서,
    상기 가열하는 단계는 늦어도 상기 두 기판들 사이의 접합파(bonding wave)의 전파가 끝나는 시점에서 종료하는 것을 특징으로 하는 두 기판들의 접합 방법.
  3. 삭제
  4. 제1항 또는 제2항에 있어서,
    상기 접합될 기판들 중 하나 또는 모두를 세정하는 단계는 15 옹스트롬(angstroms) 미만의 두께를 식각하는 단계를 포함하는 것을 특징으로 하는 두 기판들의 접합 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 세정하는 단계는 65 ℃ 미만의 온도에서 배쓰(bath)에 의하여 수행되는 것을 특징으로 하는 두 기판들의 접합 방법.
  6. 제1항에 있어서,
    상기 세정하는 단계는 NH4OH, H2O2, H2O 기반의 배쓰에 의하여 수행되는 것을 특징으로 하는 두 기판들의 접합 방법.
  7. 제1항에 있어서,
    상기 세정하는 단계는 NH4OH, H2O2, H2O 기반의 배쓰와, 상기 NH4OH, H2O2, H2O 기반의 배쓰에 후속하는 HCl, H2O2, H2O 기반의 배쓰에 의하여 수행되는 것을 특징으로 하는 두 기판들의 접합 방법.
  8. 제1항에 있어서,
    상기 세정하는 단계는 오존화(ozonized) 배쓰와, 상기 오존화 배쓰에 후속하는 NH4OH, H2O2, H2O 기반의 배쓰와, 상기 NH4OH, H2O2, H2O 기반의 배쓰에 후속하는 HCl, H2O2, H2O 기반의 배쓰를 이용하여 수행되는 것을 특징으로 하는 두 기판들의 접합 방법.
  9. 제1항에 있어서,
    상기 세정하는 단계는 황산과 과산화수소수(oxygenated water)의 배쓰와, 상기 황산과 과산화수소수의 배쓰에 후속하는 NH4OH, H2O2, H2O 기반의 배쓰와, 상기 NH4OH, H2O2, H2O 기반의 배쓰에 후속하는 HCl, H2O2, H2O 기반의 배쓰를 이용하여 수행되는 것을 특징으로 하는 두 기판들의 접합 방법.
  10. 제1항에 있어서,
    상기 세정하는 단계는 드라이 오존(dry ozone)과, 상기 드라이 오존에 후속하는 NH4OH, H2O2, H2O 기반의 배쓰와, 상기 NH4OH, H2O2, H2O 기반의 배쓰에 후속하는 HCl, H2O2, H2O 기반의 배쓰를 이용하여 수행되는 것을 특징으로 하는 두 기판들의 접합 방법.
  11. 제1항에 있어서,
    상기 방법은 플라즈마 활성화(plasma activation) 단계를 더 포함하는 것을 특징으로 하는 두 기판들의 접합 방법.
  12. 제11항에 있어서,
    상기 플라즈마 활성화 단계는 상기 세정하는 단계 후에, 그리고 상기 접합될 기판들 중 하나 또는 모두의 접합 단계 전에 수행되는 것을 특징으로 하는 두 기판들의 접합 방법.
  13. 제11항 또는 제12항에 있어서,
    상기 플라즈마는 O2 및 N2 중 적어도 하나를 기초로 하는 것을 특징으로 하는 두 기판들의 접합 방법.
  14. 제11항 또는 제12항에 있어서,
    상기 플라즈마는 상기 접합될 기판들 중 하나 또는 모두의 거칠기의 감소를 가져오는 것을 특징으로 하는 두 기판들의 접합 방법.
  15. 제6항 내지 제10항 중 어느 하나의 항에 있어서,
    상기 NH4OH, H2O2, H2O 기반의 배쓰의 온도는 65 ℃ 미만인 것을 특징으로 하는 두 기판들의 접합 방법.
  16. 제6항 내지 제10항 중 어느 하나의 항에 있어서,
    상기 NH4OH, H2O2, H2O 기반의 배쓰는,
    - 1/2과 6/6 사이의 NH4OH/H2O2 질량 퍼센트 도즈(mass percentage dose)를 가지고,
    - 5 ℃에서 60 ℃ 사이의 온도이며,
    - 수 분 동안 적용되는 것을 특징으로 하는 두 기판들의 접합 방법.
  17. 제7항 내지 제10항 중 어느 하나의 항에 있어서,
    상기 HCl, H2O2, H2O 기반의 배쓰는,
    - 0.3 %와 2% 사이의 HCl 질량 퍼센트 도즈를 가지고,
    - 0.3 %와 2 % 사이의 H2O2 질량 퍼센트 도즈를 가지며,
    - 30 ℃의 온도이고,
    - 수 분 동안 적용되는 것을 특징으로 하는 두 기판들의 접합 방법.
  18. 제1항에 있어서,
    상기 가열하는 단계는 상기 접합될 두 기판들 중 적어도 하나의 주변 지역에 국부적으로 적용되는 것을 특징으로 하는 두 기판들의 접합 방법.
  19. 제1항에 있어서,
    상기 가열하는 단계는 상기 접합될 두 기판들 중 적어도 하나의 전체에 걸쳐서 균일하게 적용되는 것을 특징으로 하는 두 기판들의 접합 방법.
  20. 제18항 또는 제19항에 있어서,
    상기 가열하는 단계는 35 ℃에서 90 ℃ 사이의 온도에서 수행되는 것을 특징으로 하는 두 기판들의 접합 방법.
  21. 제18항 또는 제19항에 있어서,
    상기 가열하는 단계는 열전도에 의해 달성되는 것을 특징으로 하는 두 기판들의 접합 방법.
  22. 제18항 또는 제19항에 있어서,
    상기 가열하는 단계는 복사에 의해 달성되는 것을 특징으로 하는 두 기판들의 접합 방법.
  23. 도너(donor) 기판에서 제2 기판 상으로 전달되는 반도체 물질의 박막을 포함하는 구조물을 형성하는 방법으로서, 상기 방법은
    - 상기 전달될 박막의 경계를 정하고 상기 도너 기판의 분리가 수행될 취약화 지역(weakened zone)을 생성하기 위하여 상기 도너 기판 안으로 두 원자종들(atomic species)을 함께 주입하는(co-implanting) 단계로서, 상기 원자종들의 각각은 소위 "피크(peak)" 깊이에서 최대 농도를 가지는 단계,
    - 접합될 상기 기판들의 표면들이 밀접하게(intimate) 접촉하기 전에 상기 기판들 중 하나 또는 모두의 상기 표면을 세정하는 단계,
    - 상기 기판들을 서로 접합시키기 위하여 상기 제2 기판을 상기 도너 기판에 접촉시키는 단계,
    - 상기 제2 기판 상에 상기 박막을 형성하기 위하여 상기 도너 기판의 일부를 상기 제2 기판으로 전달하는 단계를 포함하고,
    상기 두 원자종들은 그들의 피크들이 상기 도너 기판의 두께 방향으로 200 Å 미만의 오프셋(offset)을 가지도록 주입되고,
    상기 접합은 제1항, 제2항, 제6항 내지 제12항, 제18항 및 제19항 중 하나의 방법으로 수행되는 것을 특징으로 하는 방법.
  24. 제23항에 있어서,
    상기 두 원자종들의 상기 피크들은 상기 도너 기판의 동일한 깊이에서 정렬되는 것을 특징으로 하는 방법.
  25. 제23항 또는 제24항에 있어서,
    상기 두 원자종들은 수소 및 헬륨인 것을 특징으로 하는 방법.
  26. 제25항에 있어서,
    상기 수소 주입 피크가 상기 도너 기판에서 2450 Å의 깊이에 놓이도록, 1450 Å의 산화막으로 뒤덮인 실리콘 도너 기판에서 상기 수소의 주입 에너지는 32 keV에서 선택되고, 상기 헬륨의 주입 에너지는 47에서 50 keV 사이에 놓이는 것을 특징으로 하는 방법.
  27. 제26항에 있어서,
    상기 헬륨의 주입 에너지는 49 keV인 것을 특징으로 하는 방법.
KR1020097016685A 2007-02-16 2007-11-23 두 기판들의 접합 방법 KR101265506B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR0753318 2007-02-16
FR0753318A FR2912839B1 (fr) 2007-02-16 2007-02-16 Amelioration de la qualite de l'interface de collage par nettoyage froid et collage a chaud
PCT/EP2007/062750 WO2008107029A1 (fr) 2007-02-16 2007-11-23 Procédé de collage de deux substrats

Publications (2)

Publication Number Publication Date
KR20090111838A KR20090111838A (ko) 2009-10-27
KR101265506B1 true KR101265506B1 (ko) 2013-05-20

Family

ID=38474455

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097016685A KR101265506B1 (ko) 2007-02-16 2007-11-23 두 기판들의 접합 방법

Country Status (7)

Country Link
US (2) US7645682B2 (ko)
EP (1) EP2115768B1 (ko)
JP (1) JP5349333B2 (ko)
KR (1) KR101265506B1 (ko)
CN (1) CN101601123B (ko)
FR (1) FR2912839B1 (ko)
WO (1) WO2008107029A1 (ko)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2935536B1 (fr) * 2008-09-02 2010-09-24 Soitec Silicon On Insulator Procede de detourage progressif
EP2200077B1 (en) * 2008-12-22 2012-12-05 Soitec Method for bonding two substrates
US8871109B2 (en) * 2009-04-28 2014-10-28 Gtat Corporation Method for preparing a donor surface for reuse
KR20190130050A (ko) 2010-06-04 2019-11-20 아브락시스 바이오사이언스, 엘엘씨 췌장암의 치료 방법
FR2961630B1 (fr) 2010-06-22 2013-03-29 Soitec Silicon On Insulator Technologies Appareil de fabrication de dispositifs semi-conducteurs
US8338266B2 (en) 2010-08-11 2012-12-25 Soitec Method for molecular adhesion bonding at low pressure
FR2964193A1 (fr) 2010-08-24 2012-03-02 Soitec Silicon On Insulator Procede de mesure d'une energie d'adhesion, et substrats associes
JP2012054451A (ja) * 2010-09-02 2012-03-15 Shin Etsu Chem Co Ltd 貼り合わせ基板の製造方法および半導体基板洗浄液
FR2965974B1 (fr) * 2010-10-12 2013-11-29 Soitec Silicon On Insulator Procédé de collage moléculaire de substrats en silicium et en verre
CN102064090B (zh) * 2010-10-15 2013-01-09 北京通美晶体技术有限公司 化合物半导体晶片清洗方法
JP5902917B2 (ja) * 2010-11-12 2016-04-13 株式会社半導体エネルギー研究所 半導体基板の作製方法
KR101503027B1 (ko) * 2010-11-19 2015-03-18 한국전자통신연구원 웨이퍼 접합방법
FR2981941B1 (fr) * 2011-10-26 2014-06-06 Commissariat Energie Atomique Procede de traitement et de collage direct d'une couche de materiau
FR2990054B1 (fr) * 2012-04-27 2014-05-02 Commissariat Energie Atomique Procede de collage dans une atmosphere de gaz presentant un coefficient de joule-thomson negatif.
FR2991099B1 (fr) 2012-05-25 2014-05-23 Soitec Silicon On Insulator Procede de traitement d'une structure semi-conducteur sur isolant en vue d'uniformiser l'epaisseur de la couche semi-conductrice
SG11201706844QA (en) 2015-04-10 2017-10-30 Ev Group E Thallner Gmbh Substrate holder and method for bonding two substrates
FR3036223B1 (fr) 2015-05-11 2018-05-25 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de collage direct de substrats avec amincissement des bords d'au moins un des deux substrats
CN106409650B (zh) * 2015-08-03 2019-01-29 沈阳硅基科技有限公司 一种硅片直接键合方法
WO2017140348A1 (de) 2016-02-16 2017-08-24 Ev Group E. Thallner Gmbh Verfahren zum bonden von substraten
KR102494914B1 (ko) 2016-02-16 2023-02-01 에베 그룹 에. 탈너 게엠베하 기판을 접합하기 위한 방법 및 장치
EP3690926B1 (de) 2016-09-29 2022-08-17 EV Group E. Thallner GmbH Vorrichtung und verfahren zum bonden zweier substrate
JP6558355B2 (ja) * 2016-12-19 2019-08-14 信越半導体株式会社 Soiウェーハの製造方法
CN110214369A (zh) * 2017-03-02 2019-09-06 Ev 集团 E·索尔纳有限责任公司 用于键合芯片的方法和装置
JP7160943B2 (ja) * 2018-04-27 2022-10-25 グローバルウェーハズ カンパニー リミテッド 半導体ドナー基板からの層移転を容易にする光アシスト板状体形成
FR3094563A1 (fr) * 2019-03-29 2020-10-02 Soitec Procede de fabrication d’un substrat de type semi-conducteur sur isolant
CN110718453B (zh) * 2019-11-15 2021-08-20 武汉新芯集成电路制造有限公司 半导体器件及其制造方法
FR3103629B1 (fr) 2019-11-25 2021-10-22 Soitec Silicon On Insulator Procédé de collage de deux substrats
CN113105105B (zh) * 2020-01-13 2022-10-14 维达力实业(赤壁)有限公司 玻璃熔接方法及复合玻璃器件
US20220048762A1 (en) * 2020-08-14 2022-02-17 Beijing Voyager Technology Co., Ltd. Void reduction on wafer bonding interface

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050148163A1 (en) * 2003-12-19 2005-07-07 Nguyet-Phuong Nguyen Method of catastrophic transfer of a thin film after co-implantation
US20060273068A1 (en) * 2004-03-30 2006-12-07 Commissariat A L'energie Atomique (Cea) Methods for preparing a bonding surface of a semiconductor wafer
US20070020947A1 (en) * 2005-07-13 2007-01-25 Nicolas Daval Method of reducing roughness of a thick insulating layer

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5223168A (en) * 1989-12-12 1993-06-29 Gary Holt Surface cleaner and treatment
JPH05166689A (ja) * 1991-11-19 1993-07-02 Sumitomo Metal Mining Co Ltd 半導体基板の接合方法
EP0622897B1 (en) * 1993-04-28 2001-03-07 Matsushita Electric Industrial Co., Ltd. Surface acoustic wave device and method of manufacturing the same
TW437078B (en) * 1998-02-18 2001-05-28 Canon Kk Composite member, its separation method, and preparation method of semiconductor substrate by utilization thereof
US6388290B1 (en) * 1998-06-10 2002-05-14 Agere Systems Guardian Corp. Single crystal silicon on polycrystalline silicon integrated circuits
JP3385972B2 (ja) * 1998-07-10 2003-03-10 信越半導体株式会社 貼り合わせウェーハの製造方法および貼り合わせウェーハ
US6902987B1 (en) * 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
FR2823596B1 (fr) * 2001-04-13 2004-08-20 Commissariat Energie Atomique Substrat ou structure demontable et procede de realisation
JP4628580B2 (ja) * 2001-04-18 2011-02-09 信越半導体株式会社 貼り合せ基板の製造方法
US6562127B1 (en) * 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
JP4016701B2 (ja) * 2002-04-18 2007-12-05 信越半導体株式会社 貼り合せ基板の製造方法
US20040262686A1 (en) 2003-06-26 2004-12-30 Mohamad Shaheen Layer transfer technique
CN1529343A (zh) * 2003-10-13 2004-09-15 华中科技大学 一种基于金锡共晶的硅/硅键合方法
JP2005217142A (ja) * 2004-01-29 2005-08-11 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
CN101027768B (zh) 2004-09-21 2010-11-03 S.O.I.Tec绝缘体上硅技术公司 根据避免气泡形成和限制粗糙度的条件来进行共注入步骤的薄层转移方法
FR2884966B1 (fr) * 2005-04-22 2007-08-17 Soitec Silicon On Insulator Procede de collage de deux tranches realisees dans des materiaux choisis parmi les materiaux semiconducteurs
US20070090479A1 (en) * 2005-10-20 2007-04-26 Chien-Hua Chen Controlling bond fronts in wafer-scale packaging
US7601271B2 (en) * 2005-11-28 2009-10-13 S.O.I.Tec Silicon On Insulator Technologies Process and equipment for bonding by molecular adhesion
US7456080B2 (en) * 2005-12-19 2008-11-25 Corning Incorporated Semiconductor on glass insulator made using improved ion implantation process
US7598153B2 (en) * 2006-03-31 2009-10-06 Silicon Genesis Corporation Method and structure for fabricating bonded substrate structures using thermal processing to remove oxygen species

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050148163A1 (en) * 2003-12-19 2005-07-07 Nguyet-Phuong Nguyen Method of catastrophic transfer of a thin film after co-implantation
US20060273068A1 (en) * 2004-03-30 2006-12-07 Commissariat A L'energie Atomique (Cea) Methods for preparing a bonding surface of a semiconductor wafer
US20070020947A1 (en) * 2005-07-13 2007-01-25 Nicolas Daval Method of reducing roughness of a thick insulating layer

Also Published As

Publication number Publication date
EP2115768B1 (fr) 2012-11-14
WO2008107029A1 (fr) 2008-09-12
CN101601123A (zh) 2009-12-09
US8349703B2 (en) 2013-01-08
JP2010518639A (ja) 2010-05-27
US20100093152A1 (en) 2010-04-15
US20080200008A1 (en) 2008-08-21
US7645682B2 (en) 2010-01-12
FR2912839B1 (fr) 2009-05-15
EP2115768A1 (fr) 2009-11-11
FR2912839A1 (fr) 2008-08-22
KR20090111838A (ko) 2009-10-27
CN101601123B (zh) 2010-12-22
JP5349333B2 (ja) 2013-11-20

Similar Documents

Publication Publication Date Title
KR101265506B1 (ko) 두 기판들의 접합 방법
KR101041015B1 (ko) 분자 접착에 의한 결합 방법 및 장치
KR100562437B1 (ko) Soi웨이퍼제조방법및그방법에의해제조된soi웨이퍼
US7645392B2 (en) Methods for preparing a bonding surface of a semiconductor wafer
JP4479010B2 (ja) 半導体基板の熱処理方法
US8202785B2 (en) Surface treatment for molecular bonding
JP2012004599A (ja) 電子工学、光学または光電子工学に使用される2つの基板を直接接合する方法
US20110195560A1 (en) Method of producing a silicon-on-sapphire type heterostructure
KR20110086038A (ko) 헤테로 구조체를 제작하기 위한 사파이어 기판의 표면 준비
CN102197473A (zh) 低温下剥离半导体层的方法
JP2008021992A (ja) 接合界面安定化のための熱処理
WO2009141954A1 (ja) 貼り合わせウェーハの製造方法及び貼り合わせウェーハ
KR100253583B1 (ko) 접합형 에스. 오. 아이 웨이퍼 제조방법
KR102562239B1 (ko) 반도체 도너 기판으로부터의 층 전이를 용이하게 하는 광 지원형 소판 형성

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180510

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190430

Year of fee payment: 7