JP3769418B2 - 半導体パッケージ及びその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体パッケージ及びその製造方法に関し、特にチップスケールパッケージ及びウェーハレベルでこれを製造する方法に関する。
【０００２】
【従来の技術】
近年、電子産業は、機器を軽量化、小形化、高速化、多機能化、高性能化し、高い信頼性を有する製品を安価に製造することを求められている。このような製品設計の目標達成を可能とする重要技術の一つが、パッケージの組立技術である。チップスケールパッケージ（以下「チップスケールパッケージ」を「ＣＳＰ」という。）またはチップサイズパッケージは、最近、開発および提案されている新たなパッケージの類型であり、典型的なプラスチックパッケージに比べて多くの長所を有する。チップスケールパッケージの一番大きな長所は、パッケージのサイズである。ＪＥＤＥＣ（Joint Electron Device Engineering Council）、ＥＩＡＪ（Electronic Industry Association of Japan）のような国際半導体協会の定義によると、チップスケールパッケージは、半導体チップの１．２倍以内のパッケージサイズを有する。
【０００３】
しかしながら、ＣＳＰは、サイズの面において利点を有するが、まだ、既存のプラスチックパッケージに比べ種々の短所がある。その中の一つは、信頼性の確保が難しいということで、他の一つは、チップスケールパッケージの製造に追加投入される製造設備や所要資材が多く、製造コストが高く価格競争力が劣るということである。
【０００４】
【発明が解決しようとする課題】
そこで、本発明の目的は、パッケージの信頼性を向上させることができるチップスケールパッケージ及びウェーハレベルでこれを製造する方法を提供することにある。
【０００５】
【課題を解決するための手段】
本発明によると、ＣＳＰはウェーハ状態で製造される。ＣＳＰは、半導体チップ上にチップパッドを再配列するための金属配線層と、一つまたは二つの絶縁層と、ＣＳＰの端子として働き前記金属配線層により各々のチップパッドに接続されるソルダボールとを含む。本発明による第１実施例において、金属配線層は、半導体ウェーハの表面又はパッシベーション層の上に直接形成され、第２実施例においては、半導体ウェーハの表面に絶縁層が形成された後、絶縁層上に金属配線層が形成される。第１実施例及び第２実施例において、金属配線層上に他の絶縁層を形成し、また、界面保全性（interface integrity）を向上するため、チップパッドと金属配線層の間及びソルダボールと金属配線層の間に、付加的な金属障壁層を形成することができる。
【０００６】
加えて、ＣＳＰの信頼性を向上するため、補強層、エッジ保護層及びチップ保護層が提供される。絶縁層の上部に形成された補強層は、ＣＳＰが回路基板に実装されて使用される場合、ソルダボールに加えられる衝撃を緩和し、ソルダボールの寿命を延長させる。エッジ保護層は、半導体ウェーハ上のチップ切断線に沿って半導体ウェーハの上面に形成され、チップ保護層は、半導体ウェーハの裏面に形成される。エッジ保護層及びチップ保護層は、外部圧力によるＣＳＰの損傷を防ぐ。半導体ウェーハ上にＣＳＰの構成要素を全部形成した後、半導体ウェーハが切断され、個別ＣＳＰを形成する。
【０００７】
本発明によるＣＳＰの製造方法は、広く利用可能な技術を使用し、よって、新たな技術や設備の開発は要求されない。さらに、本発明によるウェーハレベルでＣＳＰを製造する方法は、従来のチップレベルＣＳＰの製造方法に比べて生産性の点から有利である。
【０００８】
【発明の実施の形態】
以下、図面を参照しつつ、本発明の二つの実施例をより詳しく説明する。
（第１実施例）
図２乃至図１４は、本発明の第１実施例によるＣＳＰ及びその製造方法に関する。特に図１４はＣＳＰの部分断面図である。
【０００９】
図１に示すように、図１４のＣＳＰを製造するためには、まず、複数の半導体集積回路チップ５０ならびに半導体チップ５０間のチップ切断線５２を有する半導体ウェーハ４０を準備する。図２は、半導体チップのチップパッド１２及びパッシベーション層１４を示す半導体ウェーハ４０の一部横断面図である。チップパッド１２は、半導体チップの回路素子（図示せず）と接続する複数のチップパッドの一つであり、外部との電気的接続のためのアクセスを提供する。図１における半導体ウェーハ４０の作製は公知の技術であるため、その詳細な説明は省略する。
【００１０】
図３を参照すると、チップパッド１２及びパッシベーション層１４を含む半導体ウェーハ４０の全面に金属層１６が形成され、これにより、金属層１６とチップパッド１２とが電気的に接続される。金属層１６の厚さは、パッシベーション層１４の下部にチップ回路パターンを構成する金属層（図示せず）より大きく、約１〜５μｍであることが望ましい。金属層１６は、銅、アルミニウム、ニッケル、銅合金、アルミニウム合金及びニッケル合金等の種々の材質で形成されるが、これらに限るものではない。
【００１１】
半導体ウェーハ４０の表面上に金属層１６を形成した後、図４乃至図６に示すように、金属層１６をパターニングして金属配線層１７を形成する。まず、図４に示すように、金属層１６上に所定のパターンを有するホトレジスト層１８を形成する。ホトレジスト層１８は、金属配線層１７となる領域だけを覆う。その後、図５に示すように金属層１６をエッチングし、図６に示すようにホトレジスト層１８を除去すると、金属配線層１７が形成される。金属配線層１７のパターンは、チップパッド１２をどのように再配列すべきかによって任意に形成することができる。
【００１２】
金属配線層１７を形成するための他の方法としては、導体ペースト（図示せず）をチップパッド１２及びパッシベーション層１４の上面に直接スクリーンプリントし、ペーストを硬化することにより金属配線層１７を形成する方法がある。ペーストの好ましい例としては、金属粒子とバインダー樹脂の混合物が用いられる。
【００１３】
図７は、金属配線層１７を形成した後、半導体ウェーハ４０の全面に絶縁層２４を形成した状態を示す。絶縁層２４は、図１４におけるＣＳＰの一部となり、そのため、例えば、低吸湿率、低誘電率及び低熱膨張係数を有するような望ましい特性を有しなければならない。このような特性を考慮すると、絶縁層２４としては、ベンゾシクロブテン（ＢＣＢ：Benzo Cyclo Butene）が好適である。絶縁層２４としては、ＢＣＢだけでなく、例えば、ポリイミド、エポキシのような他のポリマー、ならびに窒化ケイ素、二酸化ケイ素、窒化ケイ素と二酸化ケイ素の化合物のような無機材料などが用いられる。ポリマー絶縁層は、従来のスピン−コーティング法により形成し、無機絶縁層は、従来の気相蒸着法により形成することができる。これら両方の方法において、絶縁層の厚さは２〜５０μｍであることが望ましい。
【００１４】
図８を参照すると、絶縁層２４を部分的に除去してバンプパッド２２のための開口部を形成し、前記バンプパッド２２は、開口部から露出する金属配線層１７の一部である。バンプパッド２２は、再配列されたチップパッド１２と言うことができ、バンプパッド２２の位置は、バンプパッド２２を含んだＣＳＰが実装される基板の形態による。
【００１５】
開口部を形成した後、図９に示すように、絶縁層２４及びバンプパッド２２を覆うように金属障壁層２６が形成される。障壁層２６は、図１４における金属配線層１７とソルダボール３２間の拡散を防ぐとともに、金属配線層１７とソルダボール３２間の接着を強化する。さらに、障壁層２６は、電気メッキによりバンプパッド２２上にバンプ３２を形成する際、電気的供給媒体を提供する。障壁層２６は、通常二つ又は三つの層を含み、例えば、チタニウム／銅、チタニウム／チタニウム−銅／銅、クロム／クロム−銅／銅、チタニウム−タングステン／銅、アルミニウム／ニッケル／銅、又はアルミニウム／ニッケル−バナジウム／銅の構造を含む。チタニウム／チタニウム−銅／銅またはクロム／クロム−銅／銅の構造において、中間層であるチタニウム−銅層またはクロム−銅層を形成するために、二つのターゲットをもって同時にスパッタリングする同時スパッタリング（co-sputtering）法を用いる。図３の金属層１６を形成する前、チップパッド１２と金属層１６の間に金属障壁層２６と同様の構造を有する接着層（図示せず）を形成することができる。障壁層２６及び接着層の厚さは１μｍ以下であり、好ましくは、０．８〜１．０μｍである。
【００１６】
図１０に示すように、絶縁層２４の開口部及び開口部を取り囲む領域が露出するように、障壁層２６の上部には他のホトレジスト層２８が形成される。その後、ソルダバンプ３０のための金属、好ましくはソルダ合金がメッキされて、図１１に示すように、ホトレジスト層２８で被覆されない領域にソルダバンプ３０が形成される。メッキ法の代わりに、スクリーンプリント法、ボール配置（ball placement）法またはメタルジェット（metaljet）法により、バンプ３０を形成することができる。ここで、スクリーンプリント法は、マスクを用いてソルダペーストを印刷する方法であり、ボール配置法は、直ちにボールの形態を有するソルダを載置する方法であり、メタルジェット法は、絶縁層の開口部に液状のソルダをスプレーする方法である。ソルダバンプ３０を形成する前、数μｍ〜数十μｍの厚さを有する銅層（図示せず）をバンプパッド２２の障壁層２６に形成することができる。この銅層は、ソルダバンプ３０を溶融してソルダボール３２を形成するリフロー工程の間、ソルダバンプ３０と障壁層２６間の拡散により発生する信頼性不良を防止するためのものである。
【００１７】
ソルダバンプ３０を形成した後、エッチングによりホトレジスト層２８及び障壁層２６が除去され、図１２に示すように、ソルダバンプ３０下の障壁金属部２７だけが残る。それから、図１３に示すように、従来のリフロー法により、ソルダバンプ３０がソルダボール３２の形態を取ることになる。本実施例において、ソルダボール３２の高さは、３５０μｍ〜５００μｍである。
【００１８】
さらに、図１４に示すように、ソルダボール３２を支持し、且つＣＳＰが回路板（図示せず）上に実装される際にソルダボール３２に加わるストレスを吸収するため、絶縁層２４の上部に補強層３４を形成することができる。また、補強層３４は、耐久寿命を向上させる効果がある。従来のＣＳＰにおいて、前記のようなストレスに起因する不良が時々起こる。補強層３４を形成するため、低粘度を有する液状のポリマーを供給し硬化させることができる。低粘度の液状ポリマーは、表面張力によりポリマーをソルダボール３２の側面に引き付けることが可能であり、ボール３２の凹状支持部を形成することになる。補強層は、曲げ強さ（flexural strength）が高いほど、ソルダボール３２からより多くのストレスを吸収することができるので、硬化した後のポリマーは、高い曲げ強さを有することが好ましい。補強層３４は、ソルダボール３２の最上部を被覆してはならない。また、補強層３４は、ソルダボールの高さの１／４程度ソルダボール３２の最上部より低い地点までソルダボール３２と接触することが好ましい。
【００１９】
終わりに、図２乃至図１４で図示された段階を経た半導体ウェーハ４０は、チップ切断線５２に沿って切断され、図１５で概略的に示す個別ＣＳＰ９０が製造される。
【００２０】
（第２実施例）
実際に使用する間、ＣＳＰに加わる外部衝撃及び熱・機械的ストレスからＣＳＰを保護するため、本発明の第２実施例は、二つの絶縁層及び付加的な保護層を含む。この第２実施例を図１６乃至図２４を参照して説明する。
図１６を参照すると、チップパッド１２及びパッシベーション層１４を含む半導体ウェーハ４０の上に、下部絶縁層６０が形成される。半導体ウェーハ４０の全面に絶縁層を形成した後、チップパッド１２上の絶縁層をエッチングし、開口部を形成する。従来のエッチング法によりチップパッド１２上の絶縁層を除去することができる。下部絶縁層６０は、図２２に示すＣＳＰの一部となり、低吸湿率、低誘電率及び低熱膨張係数を有するような好ましい特徴を有しなければならない。下部絶縁層６０としては、ＢＣＢ、ポリイミド及びエポキシのようなポリマー、並びに窒化ケイ素、二酸化ケイ素、窒化ケイ素と二酸化ケイ素の化合物のような無機材料が用いられる。その中でＢＣＢが好ましい。下部絶縁層６０を形成する工程は、前述したように、絶縁層２４を形成する工程と同様である。下部絶縁層６０の厚さは２〜５０μｍであることが望ましい。
【００２１】
下部絶縁層６０を形成した後、図１７に示すように、下部絶縁層６０及びチップパッド１２を覆うように、接着層６２が形成される。接着層６２は、図１９の金属配線層６６とチップパッド１２間の接着を強化する。接着層６２は、チタニウム／銅、チタニウム／チタニウム−銅／銅、クロム／クロム−銅／銅、チタニウム−タングステン／銅又はアルミニウム／ニッケル／銅のような、通常二つまたは三つの層を含む。接着層６２の厚さは約０．５μｍである。
【００２２】
図１８乃至図２０を参照して、金属配線層６６の形成を説明する。まず、金属配線層６６が形成される部分を除き、接着層６２を含む下部絶縁層６０上に所定のパターンを有するホトレジスト層６４を形成する。次に、蒸着法により、ホトレジスト層６４を介して露出される接着層６２上に金属配線層６６を形成する。剥離法によりホトレジスト層６４を除去し、エッチング法により接着層６２を露出させる。金属配線層６６は、銅、アルミニウム、ニッケル、銅合金、アルミニウム合金及びニッケル合金を含む種々の材料で形成されるが、これらに限定されるものではない。金属配線層６６は、図３乃至図６を参照して説明した前述の方法と類似の方法で形成することもできる。
【００２３】
図２１に示すように、金属配線層６６を形成した後、金属配線層６６の上部にバンプ７４が形成されるべき部分を残して上部絶縁層６８を形成する。その後、障壁層７２、ソルダボール７４及び補強層７６を形成し、図２２に示すＣＳＰを製造する。上部絶縁層６８の形成から補強層７６の形成に至る製造段階は、図７乃至図１４を参照して説明した前述の段階と同様である。また、上部絶縁層６８、障壁層７２、ソルダボール７４及び補強層７６の特徴も、前述したものと同様である。
【００２４】
本実施例は保護層、即ち、エッジ保護層８０及びチップ保護層８２をさらに含むことができる。図２３は、チップ切断線５２に沿って半導体ウェーハ４０上に形成されたエッジ保護層８０及び半導体ウェーハ４０の裏面に形成されたチップ保護層８２を示す。図２３の半導体ウェーハ４０を切断すると、図２４のＣＳＰ１００になる。エッジ保護層８０及びチップ保護層８２が形成されていない場合、ウェーハの切断及び後続のＣＳＰ１００の取扱過程で、図２５に示すようなエッジチッピング（edge chipping）という問題をもたらすことができる。
【００２５】
エッジ保護層８０は、ソルダボール７４を形成する前、例えば、エポキシ樹脂のようなポリマーをドッティングするか、スクリーンプリントし、ポリマーを硬化することにより形成することができる。エッジ保護層８０の幅はチップ切断線５２より広いことが好ましく、これによりエッジ保護層８０の一部は、図２４に示すように、外周に沿ってＣＳＰ１００上に残る。エッジ保護層８０の高さはソルダボール７４より低い。好ましくは、エッジ保護層８０の高さは、ソルダボール７４の高さの１／１０より低い。
【００２６】
チップ保護層８２は、半導体ウェーハを作製した後、ポリイミド及びエポキシのようなポリマーを半導体ウェーハの裏面にスピンコーティングすることにより形成することができる。チップ保護層の厚さは２〜５０μｍであることが好ましい。
【００２７】
【発明の効果】
本発明によるＣＳＰは、従来のＣＳＰとは異なり、多くの長所を有する。即ち、ソルダボールの信頼性を向上させ、エッジ保護層及びチップ保護層によりＣＳＰを保護することができ、コスト低減を図ることができる。補強層は、ＣＳＰが回路基板に実装される際、ソルダボールに加えられるストレスを吸入し、ソルダボールの寿命を延長させ、そのため、ＣＳＰの寿命が延長される。エッジ保護層及びチップ保護層は、ＣＳＰが外部の圧力により損することを防止する。本発明によるＣＳＰの製造方法は、既存の設備及び技術を使用し、そのため、新たな技術や設備を必要としない。さらに、本発明によるウェーハレベルＣＳＰの製造は、半導体集積回路チップを切断した後にＣＳＰを製造するチップレベルＣＳＰの製造より生産性面において有利である。
【図面の簡単な説明】
【図１】本発明の第１実施例に用いられる半導体集積回路チップ及び切断線を含む半導体ウェーハの概略的な平面図である。
【図２】本発明の第１実施例による図１における半導体ウェーハの部分断面図である。
【図３】本発明の第１実施例において、半導体ウェーハの上面に金属層を形成した後の構造を示す。
【図４】本発明の第１実施例において、金属層上に所定のパターンを有するホトレジスト層を形成した後の構造を示す。
【図５】本発明の第１実施例において、金属配線層を形成するため、マスクとしてホトレジスト層を用いて金属層をエッチングした後の構造を示す。
【図６】本発明の第１実施例において、ホトレジスト層を除去した後の構造を示す。
【図７】本発明の第１実施例において、金属配線層を含んだ半導体ウェーハの全面に絶縁層を形成した後の構造を示す。
【図８】本発明の第１実施例において、金属バンプが金属配線層に接続される部分の導体層を露出するため、開口部を形成した後の構造を示す。
【図９】本発明の第１実施例において、半導体ウェーハの全面に障壁層を形成した後の構造を示す。
【図１０】本発明の第１実施例において、絶縁層の開口部及び開口部を取り囲む絶縁層の一部が露出されるように、他のホトレジスト層を形成した後の構造を示す。
【図１１】本発明の第１実施例において、ホトレジストで被覆されていない領域にバンプを形成した後の構造を示す。
【図１２】本発明の第１実施例において、ホトレジスト層を除去した後の構造を示す。
【図１３】本発明の第１実施例において、障壁層を除去した後の構造を示す。
【図１４】絶縁層上に補強層を形成した後の構造を示し、本発明の第１実施例によるＣＳＰの概略断面図である。
【図１５】本発明によるＣＳＰの底面図である。
【図１６】本発明の第２実施例において、チップパッドを除いた半導体ウェーハの全面に下部絶縁層を形成した後の構造を示す。
【図１７】本発明の第２実施例において、半導体ウェーハの全面に接着層を形成した後の構造を示す。
【図１８】本発明の第２実施例において、接着層上に所定のパターンを有するホトレジスト層を形成した後の構造を示す。
【図１９】本発明の第２実施例において、ホトレジスト層で被覆されない接着層上に金属配線層を形成した後の構造を示す。
【図２０】本発明の第２実施例において、ホトレジスト層及びホトレジスト層下部の接着層を除去した後の構造を示す。
【図２１】本発明の第２実施例において、ソルダボールが形成されるべき部分を除いた半導体ウェーハの全面に上部絶縁層を形成した後の構造を示す。
【図２２】上部絶縁層上に補強層が形成された後の構造を示し、本発明の第２実施例によるＣＳＰの断面図である。
【図２３】本発明によるエッジ保護層及びチップ保護層を含む半導体ウェーハの一部を示す。
【図２４】図２３の半導体ウェーハから切断されたＣＳＰの断面図を示す。
【図２５】エッジ保護層及びチップ保護層が形成されていない場合、発生し得る損傷を有するＣＳＰの断面図を示す。
【符号の説明】
１２：チップパッド
１４：パッシベーション層
１７、６６：金属配線層
２４：絶縁層
２７、６３、７２：金属障壁層
３２、７４：ボール
３４、７６：補強層
４０：半導体ウェーハ
５０：半導体チップ
６０：下部絶縁層
７０：ボールパッド
６８：上部絶縁層
８０：エッジ保護層
８２：チップ保護層

Claims (10)

  1. 複数のチップパッド及びパッシベーション層を有する半導体集積回路チップと、
    前記各々のチップパッドに電気的に接続される複数の突出した外部端子と、
    前記外部端子の各々に前記チップパッドを接続する金属配線層と、
    前記複数の外部端子間の空間を被覆し、前記外部端子を支持する補強層と、
    前記半導体パッケージの上面のうち周縁部のみを覆うように形成されるエッジ保護層と、
    を含むことを特徴とする半導体パッケージ。
  2. 前記金属配線層上に形成される上部絶縁層をさらに含み、
    前記上部絶縁層は、前記外部端子と前記金属配線層とを接続するための複数の開口部を有することを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記上部絶縁層は、ベンゾシクロブテン、ポリイミド及びエポキシ樹脂よりなる群から選ばれる高分子材料を含有することを特徴とする請求項２に記載の半導体パッケージ。
  4. 前記半導体チップのパッシベーション層と前記金属配線層の間に形成される下部絶縁層をさらに含み、
    前記下部絶縁層は、前記チップパッドと前記金属配線層とを接続するための複数の開口部を有することを特徴とする請求項１に記載の半導体パッケージ。
  5. 前記半導体チップの裏面に形成されるチップ保護層をさらに含むことを特徴とする請求項１に記載の半導体パッケージ。
  6. 前記チップ保護層はポリマーを含有することを特徴とする請求項５に記載の半導体パッケージ。
  7. 前記チップ保護層の厚さは２μｍ以上５０μｍ以下であることを特徴とする請求項５に記載の半導体パッケージ。
  8. 前記エッジ保護層はポリマーで形成されることを特徴とする請求項１に記載の半導体パッケージ。
  9. 前記補強層は、前記複数の外部端子の先端を連結する表面より下側に位置することを特徴とする請求項１に記載の半導体パッケージ。
  10. 前記表面から前記補強層と前記外部端子が接触している地点までの垂直距離は、８７．５μｍ以上１２５μｍ以下であることを特徴とする請求項９に記載の半導体パッケージ。
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Families Citing this family (166)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW396462B (en) * 1998-12-17 2000-07-01 Eriston Technologies Pte Ltd Bumpless flip chip assembly with solder via
US6303423B1 (en) * 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
JP3756689B2 (ja) * 1999-02-08 2006-03-15 沖電気工業株式会社 半導体装置及びその製造方法
ES2287001T3 (es) * 1999-03-23 2007-12-16 Hibernation Therapeutics Limited Parada, proteccion y conservacion de organos.
US6277669B1 (en) * 1999-09-15 2001-08-21 Industrial Technology Research Institute Wafer level packaging method and packages formed
KR100313706B1 (ko) 1999-09-29 2001-11-26 윤종용 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법
US6528349B1 (en) * 1999-10-26 2003-03-04 Georgia Tech Research Corporation Monolithically-fabricated compliant wafer-level package with wafer level reliability and functionality testability
US6507113B1 (en) * 1999-11-19 2003-01-14 General Electric Company Electronic interface structures and methods of fabrication
JP2001185845A (ja) * 1999-12-15 2001-07-06 Internatl Business Mach Corp <Ibm> 電子部品の製造方法及び該電子部品
US6710454B1 (en) * 2000-02-16 2004-03-23 Micron Technology, Inc. Adhesive layer for an electronic apparatus having multiple semiconductor devices
MY131961A (en) * 2000-03-06 2007-09-28 Hitachi Chemical Co Ltd Resin composition, heat-resistant resin paste and semiconductor device using them and method for manufacture thereof
JP3968554B2 (ja) * 2000-05-01 2007-08-29 セイコーエプソン株式会社 バンプの形成方法及び半導体装置の製造方法
JP2002050647A (ja) * 2000-08-01 2002-02-15 Sharp Corp 半導体装置及びその製造方法
TW494548B (en) * 2000-08-25 2002-07-11 I-Ming Chen Semiconductor chip device and its package method
JP2002198374A (ja) * 2000-10-16 2002-07-12 Sharp Corp 半導体装置およびその製造方法
US6693358B2 (en) * 2000-10-23 2004-02-17 Matsushita Electric Industrial Co., Ltd. Semiconductor chip, wiring board and manufacturing process thereof as well as semiconductor device
US6498088B1 (en) 2000-11-09 2002-12-24 Micron Technology, Inc. Stacked local interconnect structure and method of fabricating same
US7498196B2 (en) * 2001-03-30 2009-03-03 Megica Corporation Structure and manufacturing method of chip scale package
KR100424168B1 (ko) * 2001-06-07 2004-03-24 주식회사 하이닉스반도체 웨이퍼 레벨 패키지의 제조방법
JP2003045877A (ja) * 2001-08-01 2003-02-14 Sharp Corp 半導体装置およびその製造方法
US6747348B2 (en) * 2001-10-16 2004-06-08 Micron Technology, Inc. Apparatus and method for leadless packaging of semiconductor devices
KR100429856B1 (ko) * 2001-11-15 2004-05-03 페어차일드코리아반도체 주식회사 스터드 범프가 있는 웨이퍼 레벨 칩 스케일 패키지 및 그 제조 방법
KR100403352B1 (ko) * 2001-12-21 2003-10-30 주식회사 하이닉스반도체 솔더 페이스트 웨이퍼 레벨 패키지 및 그 제조 방법
US6750547B2 (en) * 2001-12-26 2004-06-15 Micron Technology, Inc. Multi-substrate microelectronic packages and methods for manufacture
TW503496B (en) * 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW544882B (en) * 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
US6635503B2 (en) * 2002-01-28 2003-10-21 Cree, Inc. Cluster packaging of light emitting diodes
US6614091B1 (en) * 2002-03-13 2003-09-02 Motorola, Inc. Semiconductor device having a wire bond pad and method therefor
KR100461718B1 (ko) * 2002-03-18 2004-12-14 삼성전기주식회사 칩 패키지 및 그 제조방법
KR100452819B1 (ko) * 2002-03-18 2004-10-15 삼성전기주식회사 칩 패키지 및 그 제조방법
US6836023B2 (en) * 2002-04-17 2004-12-28 Fairchild Semiconductor Corporation Structure of integrated trace of chip package
US6903001B2 (en) * 2002-07-18 2005-06-07 Micron Technology Inc. Techniques to create low K ILD for BEOL
JP2004063672A (ja) * 2002-07-26 2004-02-26 Oki Electric Ind Co Ltd 有機絶縁膜の形成方法、及び半導体装置の製造方法
US6845901B2 (en) * 2002-08-22 2005-01-25 Micron Technology, Inc. Apparatus and method for depositing and reflowing solder paste on a microelectronic workpiece
US6885101B2 (en) * 2002-08-29 2005-04-26 Micron Technology, Inc. Methods for wafer-level packaging of microelectronic devices and microelectronic devices formed by such methods
US20050012225A1 (en) * 2002-11-15 2005-01-20 Choi Seung-Yong Wafer-level chip scale package and method for fabricating and using the same
US20050176233A1 (en) * 2002-11-15 2005-08-11 Rajeev Joshi Wafer-level chip scale package and method for fabricating and using the same
US20040191955A1 (en) * 2002-11-15 2004-09-30 Rajeev Joshi Wafer-level chip scale package and method for fabricating and using the same
KR100490886B1 (ko) * 2002-11-22 2005-05-23 삼성물산 주식회사 삼축압축시험기
CA2551169A1 (en) * 2002-12-23 2004-07-08 Global Cardiac Solutions Pty Ltd Organ preconditioning, arrest, protection, preservation and recovery
US6762074B1 (en) 2003-01-21 2004-07-13 Micron Technology, Inc. Method and apparatus for forming thin microelectronic dies
JP3918936B2 (ja) * 2003-03-13 2007-05-23 セイコーエプソン株式会社 電子装置及びその製造方法、回路基板並びに電子機器
SG137651A1 (en) * 2003-03-14 2007-12-28 Micron Technology Inc Microelectronic devices and methods for packaging microelectronic devices
US6885108B2 (en) 2003-03-18 2005-04-26 Micron Technology, Inc. Protective layers formed on semiconductor device components so as to reduce or eliminate the occurrence of delamination thereof and cracking therein
TWI242848B (en) * 2003-03-26 2005-11-01 Advanced Semiconductor Eng Chip scale package and method for marking the same
DE10318074B4 (de) * 2003-04-17 2009-05-20 Qimonda Ag Verfahren zur Herstellung von BOC Modul Anordnungen mit verbesserten mechanischen Eigenschaften
US7312101B2 (en) * 2003-04-22 2007-12-25 Micron Technology, Inc. Packaged microelectronic devices and methods for packaging microelectronic devices
US6992001B1 (en) * 2003-05-08 2006-01-31 Kulicke And Soffa Industries, Inc. Screen print under-bump metalization (UBM) to produce low cost flip chip substrate
TWI231555B (en) * 2003-06-30 2005-04-21 Advanced Semiconductor Eng Wafer level package and fabrication process thereof
US6974776B2 (en) * 2003-07-01 2005-12-13 Freescale Semiconductor, Inc. Activation plate for electroless and immersion plating of integrated circuits
TWI228306B (en) * 2003-07-21 2005-02-21 Advanced Semiconductor Eng Method for forming a bump protective collar
US6937047B2 (en) * 2003-08-05 2005-08-30 Freescale Semiconductor, Inc. Integrated circuit with test pad structure and method of testing
JP4360873B2 (ja) * 2003-09-18 2009-11-11 ミナミ株式会社 ウエハレベルｃｓｐの製造方法
US7256074B2 (en) * 2003-10-15 2007-08-14 Micron Technology, Inc. Methods for wafer-level packaging of microelectronic devices and microelectronic devices formed by such methods
US7091124B2 (en) * 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US20050104171A1 (en) * 2003-11-13 2005-05-19 Benson Peter A. Microelectronic devices having conductive complementary structures and methods of manufacturing microelectronic devices having conductive complementary structures
CN100350578C (zh) * 2004-03-02 2007-11-21 沈育浓 半导体晶片封装体的封装方法
CN100350580C (zh) * 2004-03-02 2007-11-21 沈育浓 半导体晶片封装体及其封装方法
CN100350600C (zh) * 2004-03-02 2007-11-21 沈育浓 半导体晶片封装体及其封装方法
JP4094574B2 (ja) * 2004-03-08 2008-06-04 シャープ株式会社 半導体装置及びその製造方法
JP4264823B2 (ja) * 2004-03-08 2009-05-20 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP4747508B2 (ja) * 2004-04-21 2011-08-17 カシオ計算機株式会社 半導体装置
US7259468B2 (en) * 2004-04-30 2007-08-21 Advanced Chip Engineering Technology Inc. Structure of package
US20050247039A1 (en) * 2004-05-04 2005-11-10 Textron Inc. Disposable magnetic bedknife
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
US7242102B2 (en) * 2004-07-08 2007-07-10 Spansion Llc Bond pad structure for copper metallization having increased reliability and method for fabricating same
KR100630698B1 (ko) * 2004-08-17 2006-10-02 삼성전자주식회사 솔더볼 접착 신뢰도를 높이는 반도체 패키지 및 그 제조방법
US7425499B2 (en) * 2004-08-24 2008-09-16 Micron Technology, Inc. Methods for forming interconnects in vias and microelectronic workpieces including such interconnects
US7417305B2 (en) * 2004-08-26 2008-08-26 Micron Technology, Inc. Electronic devices at the wafer level having front side and edge protection material and systems including the devices
SG120200A1 (en) * 2004-08-27 2006-03-28 Micron Technology Inc Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
JP4379284B2 (ja) * 2004-09-29 2009-12-09 株式会社日立製作所 電子装置
KR100676493B1 (ko) * 2004-10-08 2007-02-01 디엔제이 클럽 인코 재배선 기판을 이용한 웨이퍼 레벨 칩 스케일 패키지의제조 방법
US7339275B2 (en) * 2004-11-22 2008-03-04 Freescale Semiconductor, Inc. Multi-chips semiconductor device assemblies and methods for fabricating the same
KR101030238B1 (ko) * 2004-12-27 2011-04-22 매그나칩 반도체 유한회사 반도체 소자의 범프 형성 방법
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US20060162850A1 (en) * 2005-01-24 2006-07-27 Micron Technology, Inc. Methods and apparatus for releasably attaching microfeature workpieces to support members
US7316572B2 (en) * 2005-02-03 2008-01-08 International Business Machines Corporation Compliant electrical contacts
US8384189B2 (en) * 2005-03-29 2013-02-26 Megica Corporation High performance system-on-chip using post passivation process
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7169248B1 (en) * 2005-07-19 2007-01-30 Micron Technology, Inc. Methods for releasably attaching support members to microfeature workpieces and microfeature assemblies formed using such methods
KR100647483B1 (ko) * 2005-08-19 2006-11-23 삼성전자주식회사 반도체 패키지의 배선 구조물 및 이의 제조 방법, 이를이용한 웨이퍼 레벨 패키지 및 이의 제조 방법
US7807505B2 (en) * 2005-08-30 2010-10-05 Micron Technology, Inc. Methods for wafer-level packaging of microfeature devices and microfeature devices formed using such methods
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7622377B2 (en) * 2005-09-01 2009-11-24 Micron Technology, Inc. Microfeature workpiece substrates having through-substrate vias, and associated methods of formation
US7271086B2 (en) * 2005-09-01 2007-09-18 Micron Technology, Inc. Microfeature workpieces and methods of forming a redistribution layer on microfeature workpieces
DE102005055280B3 (de) * 2005-11-17 2007-04-12 Infineon Technologies Ag Verbindungselement zwischen Halbleiterchip und Schaltungsträger sowie Verfahren zur Herstellung und Verwendung des Verbindungselements
US7749349B2 (en) 2006-03-14 2010-07-06 Micron Technology, Inc. Methods and systems for releasably attaching support members to microfeature workpieces
US7910385B2 (en) * 2006-05-12 2011-03-22 Micron Technology, Inc. Method of fabricating microelectronic devices
WO2007137321A1 (en) 2006-05-29 2007-12-06 Hibernation Therapeutics Limited Improved tissue maintenance
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US8592977B2 (en) * 2006-06-28 2013-11-26 Megit Acquisition Corp. Integrated circuit (IC) chip and method for fabricating the same
TWI328844B (en) * 2006-07-12 2010-08-11 Ind Tech Res Inst A packaging structure with protective layers and manufacture method thereof
SG139573A1 (en) * 2006-07-17 2008-02-29 Micron Technology Inc Microelectronic packages with leadframes, including leadframes configured for stacked die packages, and associated systems and methods
ES2539762T3 (es) * 2006-07-25 2015-07-03 Hibernation Therapeutics, A Kf Llc Tratamiento de traumatismos
US7944048B2 (en) * 2006-08-09 2011-05-17 Monolithic Power Systems, Inc. Chip scale package for power devices and method for making the same
US7749882B2 (en) * 2006-08-23 2010-07-06 Micron Technology, Inc. Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
US7868440B2 (en) * 2006-08-25 2011-01-11 Micron Technology, Inc. Packaged microdevices and methods for manufacturing packaged microdevices
US7629249B2 (en) * 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
KR100848198B1 (ko) * 2006-09-19 2008-07-24 어드벤스드 칩 엔지니어링 테크놀로지, 인크. 반도체 디바이스 보호 구조체 및 그 제조 방법
KR100818101B1 (ko) 2006-11-08 2008-03-31 주식회사 하이닉스반도체 웨이퍼 레벨 칩 사이즈 패키지
SG143098A1 (en) * 2006-12-04 2008-06-27 Micron Technology Inc Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
US20080169539A1 (en) * 2007-01-12 2008-07-17 Silicon Storage Tech., Inc. Under bump metallurgy structure of a package and method of making same
TW200837943A (en) * 2007-01-22 2008-09-16 Led Lighting Fixtures Inc Fault tolerant light emitters, systems incorporating fault tolerant light emitters and methods of fabricating fault tolerant light emitters
JP2010517274A (ja) 2007-01-22 2010-05-20 クリー レッド ライティング ソリューションズ、インコーポレイテッド 外部で相互接続された発光素子のアレイを用いる照明デバイスとその製造方法
TW200832542A (en) * 2007-01-24 2008-08-01 Chipmos Technologies Inc Semiconductor structure and method for forming the same
TWI419242B (zh) * 2007-02-05 2013-12-11 Chipmos Technologies Inc 具有加強物的凸塊結構及其製造方法
US20100119554A1 (en) * 2007-03-02 2010-05-13 Hibernation Therapeutics Limited Transplants
US7750449B2 (en) 2007-03-13 2010-07-06 Micron Technology, Inc. Packaged semiconductor components having substantially rigid support members and methods of packaging semiconductor components
CN101295688B (zh) * 2007-04-24 2011-05-11 中芯国际集成电路制造(上海)有限公司 再分布结构及其制作方法和再分布凸点及其制作方法
US20080265394A1 (en) * 2007-04-30 2008-10-30 Mtekvision Co., Ltd. Wafer level package and fabricating method thereof
US20080284041A1 (en) * 2007-05-18 2008-11-20 Samsung Electronics Co., Ltd. Semiconductor package with through silicon via and related method of fabrication
US20090008764A1 (en) * 2007-07-02 2009-01-08 Hsin-Hui Lee Ultra-Thin Wafer-Level Contact Grid Array
SG149726A1 (en) 2007-07-24 2009-02-27 Micron Technology Inc Microelectronic die packages with metal leads, including metal leads for stacked die packages, and associated systems and methods
JP2010534208A (ja) * 2007-07-25 2010-11-04 ハイバーネイション セラピューティクス リミテッド 改善された臓器の保護、保存および回復
SG150396A1 (en) * 2007-08-16 2009-03-30 Micron Technology Inc Microelectronic die packages with leadframes, including leadframe-based interposer for stacked die packages, and associated systems and methods
KR100905779B1 (ko) * 2007-08-20 2009-07-02 주식회사 하이닉스반도체 반도체 패키지
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
CN101459088B (zh) * 2007-12-13 2010-06-09 中芯国际集成电路制造(上海)有限公司 再分布金属层及再分布凸点的制作方法
CN101459087B (zh) * 2007-12-13 2011-03-23 中芯国际集成电路制造(上海)有限公司 再分布金属线及再分布凸点的制作方法
US8343809B2 (en) 2010-03-15 2013-01-01 Stats Chippac, Ltd. Semiconductor device and method of forming repassivation layer with reduced opening to contact pad of semiconductor die
US9318441B2 (en) 2007-12-14 2016-04-19 Stats Chippac, Ltd. Semiconductor device and method of forming sacrificial adhesive over contact pads of semiconductor die
US8456002B2 (en) 2007-12-14 2013-06-04 Stats Chippac Ltd. Semiconductor device and method of forming insulating layer disposed over the semiconductor die for stress relief
US7767496B2 (en) 2007-12-14 2010-08-03 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure for encapsulated die having pre-applied protective layer
US8183095B2 (en) * 2010-03-12 2012-05-22 Stats Chippac, Ltd. Semiconductor device and method of forming sacrificial protective layer to protect semiconductor die edge during singulation
US20090294961A1 (en) * 2008-06-02 2009-12-03 Infineon Technologies Ag Semiconductor device
US8076786B2 (en) * 2008-07-11 2011-12-13 Advanced Semiconductor Engineering, Inc. Semiconductor package and method for packaging a semiconductor package
US7982311B2 (en) * 2008-12-19 2011-07-19 Intel Corporation Solder limiting layer for integrated circuit die copper bumps
US8426256B2 (en) * 2009-03-20 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming stacked-die packages
CN101882589B (zh) * 2009-05-06 2013-01-16 台湾积体电路制造股份有限公司 集成电路结构的形成方法
KR101055491B1 (ko) * 2009-05-26 2011-08-08 주식회사 네패스 반도체 패키지 및 그 제조 방법
KR101018172B1 (ko) 2009-08-18 2011-02-28 삼성전기주식회사 웨이퍼 레벨 디바이스 패키지의 제조 방법
JP2010016397A (ja) * 2009-09-09 2010-01-21 Seiko Epson Corp 半導体装置、回路基板及び電子機器
US9548240B2 (en) 2010-03-15 2017-01-17 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming repassivation layer for robust low cost fan-out semiconductor package
US8362612B1 (en) 2010-03-19 2013-01-29 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
KR101680082B1 (ko) 2010-05-07 2016-11-29 삼성전자 주식회사 웨이퍼 레벨 패키지 및 웨이퍼 레벨 패키지의 형성방법
US8198739B2 (en) 2010-08-13 2012-06-12 Endicott Interconnect Technologies, Inc. Semi-conductor chip with compressible contact structure and electronic package utilizing same
JP2012129452A (ja) * 2010-12-17 2012-07-05 Toshiba Corp 半導体装置、半導体パッケージおよび半導体装置の製造方法
US8912649B2 (en) 2011-08-17 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy flip chip bumps for reducing stress
US10015888B2 (en) 2013-02-15 2018-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect joint protective layer apparatus and method
US9607921B2 (en) 2012-01-12 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package interconnect structure
US9589862B2 (en) 2013-03-11 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same
US9401308B2 (en) 2013-03-12 2016-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging devices, methods of manufacture thereof, and packaging methods
US9437564B2 (en) 2013-07-09 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of fabricating same
US9257333B2 (en) 2013-03-11 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same
US9368398B2 (en) 2012-01-12 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of fabricating same
US9263839B2 (en) 2012-12-28 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved fine pitch joint
US9082780B2 (en) 2012-03-23 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming a robust fan-out package including vertical interconnects and mechanical support layer
CN102623429A (zh) * 2012-04-11 2012-08-01 日月光半导体制造股份有限公司 封装载体结构
US9082776B2 (en) 2012-08-24 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having protective layer with curved surface and method of manufacturing same
KR101514137B1 (ko) * 2013-08-06 2015-04-21 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
US10163828B2 (en) * 2013-11-18 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and fabricating method thereof
CN105789368B (zh) * 2014-12-22 2017-07-21 中国科学院微电子研究所 半导体器件
KR102333092B1 (ko) * 2015-07-15 2021-12-01 삼성전기주식회사 회로 기판 및 그 제조 방법
US9892962B2 (en) 2015-11-30 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level chip scale package interconnects and methods of manufacture thereof
US10787303B2 (en) 2016-05-29 2020-09-29 Cellulose Material Solutions, LLC Packaging insulation products and methods of making and using same
US9935068B2 (en) 2016-06-21 2018-04-03 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR101952863B1 (ko) * 2016-06-21 2019-02-28 삼성전기주식회사 팬-아웃 반도체 패키지
US11078007B2 (en) 2016-06-27 2021-08-03 Cellulose Material Solutions, LLC Thermoplastic packaging insulation products and methods of making and using same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5287983A (en) * 1976-01-19 1977-07-22 Hitachi Ltd Production of semiconductor device
JPH053249A (ja) * 1991-06-25 1993-01-08 Sony Corp 半導体装置及びその製造方法
AU2554192A (en) * 1992-09-14 1994-04-12 Pierre Badehi Methods and apparatus for producing integrated circuit devices
JP2833996B2 (ja) * 1994-05-25 1998-12-09 日本電気株式会社 フレキシブルフィルム及びこれを有する半導体装置
JP3278533B2 (ja) * 1994-07-28 2002-04-30 三菱電機株式会社 樹脂封止型半導体装置の製造方法
US5904546A (en) * 1996-02-12 1999-05-18 Micron Technology, Inc. Method and apparatus for dicing semiconductor wafers
US5682065A (en) * 1996-03-12 1997-10-28 Micron Technology, Inc. Hermetic chip and method of manufacture

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