KR101055491B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR101055491B1
KR101055491B1 KR1020090045791A KR20090045791A KR101055491B1 KR 101055491 B1 KR101055491 B1 KR 101055491B1 KR 1020090045791 A KR1020090045791 A KR 1020090045791A KR 20090045791 A KR20090045791 A KR 20090045791A KR 101055491 B1 KR101055491 B1 KR 101055491B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
substrate
layer
metal layer
die attach
Prior art date
Application number
KR1020090045791A
Other languages
English (en)
Other versions
KR20100127370A (ko
Inventor
정기조
전병율
Original Assignee
주식회사 네패스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 네패스 filed Critical 주식회사 네패스
Priority to KR1020090045791A priority Critical patent/KR101055491B1/ko
Publication of KR20100127370A publication Critical patent/KR20100127370A/ko
Application granted granted Critical
Publication of KR101055491B1 publication Critical patent/KR101055491B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 하면에 금속층이 형성된 반도체 칩과, 상면에 솔더층이 형성된 기판을 포함하며, 상기 반도체 칩과 기판은 상기 금속층과 솔더층이 직접 접합된 상태로 다이 어태치되어 있는 것을 특징으로 하는 반도체 패키지를 제공한다. 상기 금속층은 Cu 층 또는 Ni 층일 수 있고, 박막 증착, 도금, 라미네이션 등의 방법으로 형성할 수 있다. 본 발명에 따르면, 솔더층의 표면장력에 의한 자기 정렬 특성을 이용함으로써, 저가의 다이 어태치 장비로도 단시간에 정밀한 다이 어태치 공정을 실행할 수 있다.
다이 어태치, 금속층, 솔더층, 정렬 정밀도, 자기 정렬

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND FABRICATION METHOD THEREOF}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 상세하게는 새로운 다이 어태치 방식에 따른 반도체 패키지를 제안한다.
통합형 반도체 제품으로서, 반도체 부품을 기판 내에 집적하여 시스템 사이즈를 축소시킴과 동시에 집적도는 향상시키는 기술이 지속적으로 발전하고 있다.
많은 회로 부품을 하나의 칩에 집적해내는 시스템 온 칩(SoC)이 제안된 바 있고, 최근에는 시스템 인 패키지(SiP), 시스템 온 패키지(SoP), 패키지 온 패키지 (PoP),·멀티칩패키지(MCP) 등의 다양한 적층 기술이 회로집적의 한계를 극복하기 위한 대안으로 제시되고 있다.
휴대형 통신 기기 등의 고성능화 및 박형화 수단으로 첨단의 통합형 패키지에 대한 시장의 요구가 증가하고 있다. 특히, 모바일폰, PDA, DSC 등의 응용 제품의 소형화, 고기능화, 슬림화 등의 추세로 인하여 패키지 기판 및 메인 보드 내부에 수동 소자 및 능동 소자를 매립하려는 시도가 활발히 이루어지고 있다.
통합형 패키지에 있어서, 패키지 기판 또는 메인 보드 등의 기판에 반도체 칩을 접합시키는 방식에는 플립칩 본딩과 다이 어태치 방식 등이 있다.
기존의 다이 어태치 기술은 정밀한 다이 본딩을 위해 정밀한 다이 어태치 장비를 사용하여, 도 1에서와 반도체 칩(101)의 접속 면에 (일반적으로 칩 뒷면에) 접착 필름(104)을 부착하고, 이러한 반도체 칩을 기판(102)의 접합 위치(103)에 배열하여 가(假)본딩 후 접착 필름을 경화(curing)시켜 접속하고 있다.
그런데, 이와 같은 반도체 칩의 다이 어태치 부착 방식에서는 다이 어태치 장비의 정밀도에 의해 정렬 정밀도(align accuracy)가 결정되며, 정렬 정밀도를 증가시키기 위해서는 고가의 장비를 사용해야 할 뿐만 아니라, 정렬 정밀도를 높일수록 공정 시간이 증가하는 문제가 있다.
또한, 고 정밀도의 다이 어태치 장비를 사용한다고 하더라도, 반도체 칩의 가본딩 시 또는 반도체 칩의 툴을 놓으면서 기판 위에 배열하는 과정에서 최종적인 정렬 상태가 틀어 지는 경우가 발생한다(도 1의 105 참조).
이와 같은 문제점은 개별 칩의 다이 어태치 공정은 물론, 복수의 칩을 일괄적으로 다이 어태치 시키는 경우에 공정 신뢰성을 저하시키는 요인이 되고 있으며, 통합형 패키지 공정에서 제품의 신뢰성을 떨어뜨려 패키지 동작 오류를 발생시키고 있다.
본 발명은 전술한 기술적 배경하에서 창안된 것으로, 본 발명의 목적은 개선된 다이 어태치 방식에 따른 반도체 패키지를 제공하는 것이다.
본 발명의 다른 목적은 반도체 패키지 제조 시 다이 어태치 정밀도를 향상시키는 것이다.
본 발명의 또 다른 목적은 반도체 패키지 제조 공정의 신뢰성 및 경제성을 향상시키는 것이다.
상기 목적을 달성하기 위하여, 본 발명은 하면에 금속층이 형성된 반도체 칩과, 상면에 솔더층이 형성된 기판을 포함하며, 상기 반도체 칩과 기판은 상기 금속층과 솔더층이 직접 접합된 상태로 다이 어태치되어 있는 것을 특징으로 하는 반도체 패키지를 제공한다.
상기 금속층은 Cu 층 또는 Ni 층일 수 있고, 박막 증착, 도금, 라미네이션 등의 방법으로 형성할 수 있다.
본 발명은 또한, 개별 칩으로 분리된 반도체 칩의 하면에 금속층을 형성하고, 상기 반도체 칩이 접합되는 기판의 상면에 솔더층을 형성하고, 상기 반도체 칩 하면의 금속층과 상기 기판 상면의 솔더층을 접합시키고, 상기 기판 상면의 솔더층을 리플로우시켜 상기 솔더층이 표면 장력에 의해 상기 금속층과 자기정렬된 상태로 상기 반도체 칩을 기판에 다이 어태치시키는 것을 특징으로 하는 반도체 패키지 제조 방법을 제공한다.
본 발명에 따르면, 솔더층의 표면장력에 의한 자기 정렬 특성을 이용함으로써, 저가의 다이 어태치 장비로도 단시간에 정밀한 다이 어태치 공정을 실행할 수 있다.
또한, 솔더층의 자기 정렬 특성에 의하여 가본딩시 정렬 상태가 틀어진 칩들도 일괄적으로 정렬된 다이 어태치가 실시되어 반도체 패키지 공정의 신뢰성을 크게 향상시킨다.
뿐만 아니라, 반도체 칩 후면의 솔더층이 접착 필름에 비해 열전달이 우수하여 반도체 패키지의 열 방출 특성을 개선시킨다.
본 발명은 솔더의 표면장력에 의한 자기 정렬(self-alignment) 특성을 이용한 기술로 다이 어태치 시 정렬 정밀도를 증가시키는데 특징이 있다.
도 2는 본 발명의 일실시예에 따른 단일 반도체 칩(201)이 기판(202)에 다이 어태치된 모습을 보인 단면도이다.
반도체 칩(201)은 상면 또는 내부에 각종 전자 소자 내지 부품, 기타 전기 배선 등을 포함하고 있으며, 상면에는 외부 회로와의 전기적인 연결을 위한 전극 단자(또는 패드)가 형성될 수 있다. 반도체 칩(201)의 하면에는 박형의 금속층(204)이 형성되어 있다.
한편, 상기 기판(202)의 상면에는 반도체 칩이 접합될 위치(203)에 박형의 솔더층(205)이 형성되어 있다. 상기 기판은 인쇄회로기판(PCB)일 수 있으며, 유리와 같은 강성 기판 또는 플라스틱 필름과 같은 절곡성(flexible) 기판도 사용가능하다. 또한, 상기 기판은 웨이퍼레벨에서 형성된 반도체 장치일 수 있다.
상기 반도체 칩(201)과 기판(202)은 접착 필름의 개입 없이 금속층(204)과 솔더층(205)의 접합에 의하여 다이 어태치되어 있다. 또한, 상기 반도체 칩(201)은 기판 상면의 접합 위치(203)에 정밀한 정확도로 부착되어 있다. 이와 같은 다이 어태치 정확도는 접합에 관여하는 솔더층이 리플로우 과정에서 표면 장력에 의하여 금속층의 접합 위치를 조정하는데 기인한다.
본 발명에 따른 반도체 패키지 제조 방법을 도 3 내지 도 6을 참조하여 좀더 구체적으로 설명한다.
도 3은 박막 공정을 거쳐 내부에 각종 회로 부품 또는 전자적 구성 요소가 형성된 반도체 칩(201)을 도시하고 있다. 이 반도체 칩은 웨이퍼 상태에서 박막 공정이 완료된 후 개별 단위로 절단된 것이다. 상기 반도체 칩은 후면을 연마하여 박형화시킨 것일 수 있다.
상기 반도체 칩(201)의 후면, 즉 표면에 박막 요소들이 형성된 면의 반대쪽 면에 금속층(204)이 형성되어 있다.
본 발명에 있어서, 반도체 칩의 후면에 형성되는 금속층은 특별히 제한될 필요는 없으나 Cu 또는 Ni를 사용하는 것이 바람직하다. 후속적으로 금속층과 접합되는 솔더층과의 관계에서 볼 때 Cu 와 Ni이 접착성이 우수하며, 특히 Cu의 경우 다른 금속들에 비해 열전도가 좋아 열 방출 특성을 향상시키고, Ni의 경우는 다른 금 속들과 비교할 때 층간금속화합물(Intermetallic conpound)의 두께가 적어 낮은 두께로 형성할 수 있는 장점이 있다.
반도체 칩의 후면에 Cu 또는 Ni 층을 형성하는 방법은 박막 증착, 도금 그리고 메탈 포일을 라미네이션등의 방법이 있을 수 있다. 반도체 칩 후면에 형성하는 금속층의 두께는 후속적으로 기판의 솔더층과 양호한 접합을 이룰 수 있다면 특별한 제한이 없으며, 수 나노미터에서 수 마이크로 범위에서 금속층의 두께를 조절할 수 있을 것이다.
상기 금속층의 형성 시기는 웨이퍼 레벨에서의 반도체 칩에서 범프 형성, 후면 연마(back-grinding) 공정을 진행한 후에 형성하는 것이 적당하다. 금속층이 형성된 후에 웨이퍼 상태의 반도체 칩을 개별 칩으로 절단(sawing)하여 기판과의 다이 어태치 공정을 진행할 수 있을 것이다.
도 4는 기판(202) 상면에 형성된 솔더층(205)을 보이고 있다. 솔더층에 사용되는 솔더의 종류에는 특별한 제한이 없으며, 솔더층의 두께도 반도체 칩의 금속층과 양호한 접합을 이룰 수 있다면 특별한 제한이 없다.
기판 표면에 솔더를 형성하는 방법은 일반적으로 솔더를 형성하는 모든 방법이 가능하며, 솔더 프린팅, 도금 등의 방법을 이용할 수 있다. 솔더층의 형성 위치는 기판(202)의 상면에는 반도체 칩이 접합될 위치(203)와 동일하다.
도 5는 금속층이 형성된 반도체 칩(201)과 솔더층이 형성된 기판(202)을 접합 위치에 정렬시켜 상호 가접합 시킨 상태를 보인 것이다. 반도체 칩(201)은 기판 표면에 장착시키는 과정에서 접합 위치(203)로부터 벗어날 수 있다.
그러나, 후속적인 솔더층의 리플로우 과정에서 솔더층과 금속층이 접합하면서 솔더층의 표면 장력에 의하여 반도체 칩은 정확한 접합 위치(203)로 정렬되면서 도 6에서와 같이 효과적으로 다이 어태치 공정이 마무리될 수 있다.
본 발명에서는 기존 다이 어태치 공정에서 사용되는 접착 필름이 전혀 필요 없으며, 접착 필름의 일괄적인 경화(curing) 시간보다 솔더의 리플로우에 의한 일괄적인 본딩 시간이 더 짧기 때문에 공정을 단축시킬 수 있는 장점이 있다. 또한, 반도체 칩 후면의 금속층과 접합되는 솔더층이 기존 다이 어태치 공정에서의 접착 필름에 비해 열전달이 우수하여 반도체 칩의 열 방출 특성도 향상되는 장점이 있다.
설명의 편의를 위하여 하나의 반도체 칩에 대해 기판과의 다이 어태치 방법을 기술하였으나, 복수의 반도체 칩을 하나의 기판 위에 동시에 다이 어태치하는 경우에도 동일하게 적용할 수 있다.
즉, 리플로우 과정에서 솔더층의 표면 장력에 따른 자기 정렬 특성에 의하여 가본딩시 정렬 상태가 틀어진 복수의 반도체 칩들을 일괄적으로 정렬시키는 다이 어태치 공정을 실시하여 정밀한 접합을 이룰 수 있다. 이와 같이, 본 발명은 솔더의 표면장력에 의한 자기 정렬 특성을 이용함으로써, 복수의 반도체 칩들에 대해 저가의 다이 어태치 장비로도 단시간에 정밀한 다이 어태치 공정을 실행할 수 있다.
또한, 본 발명은 웨이퍼레벨 시스템 인 패키지(System In Package) 공정에도 효과적으로 적용할 수 있을 것이다.
단일 칩 패키지를 위한 다이 어태치의 경우에는 고정밀도의 다이 어태치가 크게 요구되지 않을 수 있지만, SiP의 경우 여러 개의 칩이 다이 어태치되고 다이 어태치된 칩 위에 포토 공정 등의 후속 공정 진행 시 칩의 정확한 위치가 매우 중요하다. 다이 어태치된 칩이 정확한 위치에 있지 않으면 칩 패드와 마스크의 패턴 간에 정렬 오차(mismatch)가 발생하게 되어 반도체 패키지의 동작에 큰 오류가 발생될 수 있다.
특히 웨이퍼레벨 SiP의 경우 칩들을 웨이퍼 또는 웨이퍼 형태의 몰드에 다이 어태치 한 후 배선을 위한 포토 공정을 진행하는데, 이때 칩의 다이 어태치 정밀도가 매우 중요하다.
도 7은 본 발명의 제조 방법을 적용하여 형성된 시스템 인 패키지의 일례를 보인 것이다.
기판(202) 표면에 다이 어태치 방식으로 반도체 칩(201)이 접합되어 있다. 상기 반도체 칩과 기판은 앞선 도 2의 실시예에서와 마찬가지로 반도체 칩의 하면에 형성된 금속층과 반도체 기판의 상면에 형성된 솔더층이 직접 접합된 상태로 다이 어태치되어 있다.
상기 기판은 표면 또는 내부에 박막 소자 또는 회로 요소를 포함하는 반도체 기판일 수 있으며, 기판 표면에 다이 어태치 방식으로 접합된 반도체 칩은 하나 이상일 수 있다.
상기 반도체 칩은 기판 표면에 형성된 몰드층(214)에 의하여 매립되어 있으며, 기판 표면에는 전도성 포스트(210)가 형성되어 있고, 이 포스트 상면에서는 (직접적으로 또는) 배선층(216)을 매개로 범프(212)가 형성되어 있다. 반도체 칩(201) 상면의 전극 패드(220)는 배선층을 통해 범프와 전기적으로 연결된다. 반도체 칩과 기판과의 다이 어태치 정밀도가 확보된 상태에서 후속적인 배선층 형성 과정에서의 공정 오차를 크게 감소시킬 수 있다.
상기 반도체 칩의 주변으로 상기 기판 위에 형성되는 또 다른 반도체 칩 또는 박막 소자를 더 포함할 수 있다. 상기 기판은 웨이퍼레벨에서 형성된 반도체 장치일 수 있으며, 이 경우 도 7의 실시예는 웨이퍼 상태의 시스템 인 패키지 제조 공정에서 개별 단위로 절단된 패키지에 해당한다.
상기 반도체 칩(201)을 기판(202)에 다이 어태치 시 접착 필름 대신 금속층과 솔더층의 접합을 이용함으로써 솔더의 표면 장력에 따른 자기 정렬 특성으로 인해 접합 정확도를 확보할 수 있을 뿐만 아니라, 다이 어태치 공정에서 각 반도체 칩에 대하여 일괄적인 리플로우 공정을 통해 금속층과 솔더층의 접합이 이루어지므로 다이 어태치 공정 시간을 단축할 수 있어 웨이퍼레벨 시스템 인 패키지 공정의 신뢰성 및 경제성을 향상시킬 수 있을 것이다.
이상에서 바람직한 실시예를 통하여 본 발명을 예시적으로 설명하였으나, 본 발명은 이와 같은 특정 실시예에만 한정되는 것은 아니며 본 발명에서 제시한 기술적 사상, 구체적으로는 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선될 수 있을 것이다.
도 1은 다이 어태치된 종래의 반도체 칩을 보인 단면도.
도 2는 본 발명의 반도체 패키지 제조 방법에 따른 다이 어태치 공정에 의해 접합된 반도체 칩을 보인 단면도.
도 3 내지 도 6은 본 발명의 바람직한 실시예에 따른 다이 어태치 공정을 보인 순서도.
도 7은 본 발명에 따라 제조된 시스템 인 패키지를 보인 단면도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
201:반도체 칩 202:기판
203:접합 위치 204:금속층
205:솔더층

Claims (11)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 개별 칩으로 분리된 반도체 칩의 하면에 Cu 또는 Ni 금속층을 형성하고,
    상기 반도체 칩이 접합되는 기판의 상면에 솔더층을 형성하고,
    상기 반도체 칩 하면의 금속층과 상기 기판 상면의 솔더층을 접합시키고,
    상기 기판 상면의 솔더층을 리플로우시켜 상기 솔더층이 표면 장력에 의해 상기 금속층과 자기정렬된 상태로 상기 반도체 칩을 기판에 다이 어태치시키는 것을 특징으로 하는
    반도체 패키지 제조 방법.
  7. 삭제
  8. 제6항에 있어서, 상기 반도체 칩 상부 또는 주변으로 몰드층을 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  9. 제6항에 있어서, 상기 금속층은 박막 증착, 도금, 또는 금속 박편의 라미네이션에 의하여 형성하는 반도체 패키지 제조 방법.
  10. 제6항에 있어서, 상기 솔더층은 도금 또는 프린팅에 의하여 형성하는 반도체 패키지 제조 방법.
  11. 삭제
KR1020090045791A 2009-05-26 2009-05-26 반도체 패키지 및 그 제조 방법 KR101055491B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090045791A KR101055491B1 (ko) 2009-05-26 2009-05-26 반도체 패키지 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090045791A KR101055491B1 (ko) 2009-05-26 2009-05-26 반도체 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20100127370A KR20100127370A (ko) 2010-12-06
KR101055491B1 true KR101055491B1 (ko) 2011-08-08

Family

ID=43504603

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090045791A KR101055491B1 (ko) 2009-05-26 2009-05-26 반도체 패키지 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR101055491B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9859244B2 (en) 2016-03-24 2018-01-02 International Business Machines Corporation Chip alignment utilizing superomniphobic surface treatment of silicon die

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63142638A (ja) * 1986-12-05 1988-06-15 Sumitomo Electric Ind Ltd 半導体装置の製造方法
KR100269540B1 (ko) * 1998-08-28 2000-10-16 윤종용 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63142638A (ja) * 1986-12-05 1988-06-15 Sumitomo Electric Ind Ltd 半導体装置の製造方法
KR100269540B1 (ko) * 1998-08-28 2000-10-16 윤종용 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9859244B2 (en) 2016-03-24 2018-01-02 International Business Machines Corporation Chip alignment utilizing superomniphobic surface treatment of silicon die
US10396050B2 (en) 2016-03-24 2019-08-27 International Business Machines Corporation Chip alignment utilizing superomniphobic surface treatment of silicon die

Also Published As

Publication number Publication date
KR20100127370A (ko) 2010-12-06

Similar Documents

Publication Publication Date Title
KR102205119B1 (ko) 반도체 디바이스 및 그 제조 방법
KR102540522B1 (ko) 반도체 장치 및 반도체 다이 주위에 절연 층을 형성하는 방법
US8786102B2 (en) Semiconductor device and method of manufacturing the same
US8247269B1 (en) Wafer level embedded and stacked die power system-in-package packages
TWI553794B (zh) 半導體裝置及在膠封期間形成黏著材料於半導體晶粒和載體上以減少晶粒位移之方法
US9312240B2 (en) Semiconductor packages and methods of packaging semiconductor devices
US8836097B2 (en) Semiconductor device and method of forming pre-molded substrate to reduce warpage during die molding
KR102457900B1 (ko) 인캡슐런트로부터 연장되어 나오는 전기 컴포넌트 단자를 갖는 sip를 형성하는 반도체 장치 및 그 방법
US11296069B2 (en) Substrate interposer on a leaderframe
US10121736B2 (en) Method of fabricating packaging layer of fan-out chip package
TW201834084A (zh) 半導體裝置及形成具有嵌入式電感或封裝的整合式系統級封裝模組之方法
US20080230884A1 (en) Semiconductor device package having multi-chips with side-by-side configuration and method of the same
US10937761B2 (en) Semiconductor device package and method for manufacturing the same
EP3147942B1 (en) Semiconductor package, semiconductor device using the same and manufacturing method thereof
US20100190294A1 (en) Methods for controlling wafer and package warpage during assembly of very thin die
JP2010262992A (ja) 半導体モジュールおよび携帯機器
KR20200018357A (ko) 노출된 다이 후면을 갖는 플립 칩 패키지를 위한 emi 차폐
KR100726892B1 (ko) 3차원 칩 적층 패키지 모듈 및 이의 제조방법
KR20090052282A (ko) 반도체 장치 및 그 제조 방법
KR101055491B1 (ko) 반도체 패키지 및 그 제조 방법
US11862544B2 (en) Electronic assembly
US20240096725A1 (en) Electronic devices and methods of manufacturing electronic devices
KR20230169840A (ko) 개선된 열 소산 반도체 디바이스 및 그 제조 방법
KR20230115251A (ko) 테이프 부착을 사용하는 반도체 디바이스 및 그 제조방법
JP2008306037A (ja) 半導体モジュール及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151228

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160729

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180627

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190701

Year of fee payment: 9